KR20220131453A - 표시 장치 - Google Patents

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KR20220131453A
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이용희
곽진선
김경배
이지혜
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삼성디스플레이 주식회사
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Abstract

본 발명은 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴, 상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴, 상기 비표시 영역의 상기 제1 변과 교차하는 제3 변에 배치되며, 상기 제1 전압 패턴과 연결되는 제1 전압 연장 배선, 및 상기 비표시 영역의 상기 제3 변과 대향하는 제4 변에 배치되며, 상기 제2 전압 패턴과 연결되는 제2 전압 연장 배선을 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 최소화할 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴, 상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴, 상기 비표시 영역의 상기 제1 변과 교차하는 제3 변에 배치되며, 상기 제1 전압 패턴과 연결되는 제1 전압 연장 배선, 및 상기 비표시 영역의 상기 제3 변과 대향하는 제4 변에 배치되며, 상기 제2 전압 패턴과 연결되는 제2 전압 연장 배선을 포함할 수 있다.
상기 제1 전압 패턴은 상기 표시 영역을 사이에 두고 상기 제1 서브 전압 패턴과 대향하고, 상기 제2 전압 패턴은 상기 표시 영역을 사이에 두고 상기 제2 서브 전압 패턴과 대향할 수 있다.
상기 제1 전압 연장 배선은 상기 제1 전압 패턴으로부터 연장되어 상기 제1 서브 전압 패턴에 연결되고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴으로부터 연장되어 상기 제2 서브 전압 패턴에 연결될 수 있다.
상기 제1 전압 연장 배선은 상기 제1 변 및 상기 제2 변으로 연장되고, 상기 제2 전압 연장 배선은 상기 제1 변 및 상기 제2 변으로 연장될 수 있다.
상기 제1 전압 연장 배선은 상기 제1 전압 패턴 및 상기 제1 서브 전압 패턴과 일체로 이루어지고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴 및 상기 제2 서브 전압 패턴과 일체로 이루어지며, 상기 제1 전압 연장 배선과 상기 제2 전압 연장 배선은 동일한 물질로 이루어질 수 있다.
상기 제1 전압 연장 배선은 상기 제1 전압 패턴으로부터 연장되되 상기 제1 서브 전압 패턴과 이격되고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴으로부터 연장되되 상기 제2 서브 전압 패턴과 이격될 수 있다.
상기 제1 전압 연장 배선은 상기 제1 변으로 연장되되 상기 제2 변과 이격되고, 상기 제2 전압 연장 배선은 상기 제1 변으로 연장되되 상기 제2 변과 이격될 수 있다.
상기 제1 전압 연장 배선은 상기 제1 전압 패턴과 일체로 이루어지고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴과 일체로 이루어지며, 상기 제1 전압 연장 배선과 상기 제2 전압 연장 배선은 동일한 물질로 이루어질 수 있다.
상기 제1 서브 전압 패턴과 상기 제1 전압 연장 배선 사이 및 상기 제2 서브 전압 패턴과 상기 제2 전압 연장 배선 사이에 각각 배치되는 얼라인 키를 더 포함할 수 있다.
상기 제1 전압 패턴은 상기 제1 변의 일단에 배치되고 상기 제1 서브 전압 패턴은 상기 제2 변의 일단에 배치되며, 상기 제2 전압 패턴은 상기 제1 변의 타단에 배치되고 상기 제2 서브 전압 패턴은 상기 제2 변의 타단에 배치될 수 있다.
상기 제1 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제1 서브 전압 패턴에 연결되는 제1 전압 배선, 및 상기 제2 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제2 서브 전압 패턴에 연결되는 제2 전압 배선을 더 포함할 수 있다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴, 상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴, 상기 비표시 영역의 상기 제1 변과 교차하는 제3 변에 배치되며, 상기 제1 전압 패턴과 이격된 복수의 제1 분할 패턴, 및 상기 비표시 영역의 상기 제3 변과 대향하는 제4 변에 배치되며, 상기 제2 전압 패턴과 이격된 복수의 제2 분할 패턴을 포함할 수 있다.
상기 복수의 제1 분할 패턴 및 상기 복수의 제2 분할 패턴 각각은 섬형상의 패턴으로 이루어질 수 있다.
상기 제1 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제1 서브 전압 패턴에 연결되는 제1 전압 배선, 및 상기 제2 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제2 서브 전압 패턴에 연결되는 제2 전압 배선을 더 포함할 수 있다.
상기 표시 영역을 지나며 상기 제1 전압 배선과 연결되는 제1 전압 보조 배선, 및 상기 표시 영역을 지나며 상기 제2 전압 배선과 연결되는 제2 전압 보조 배선을 더 포함하며, 상기 복수의 제1 분할 패턴은 상기 제1 전압 보조 배선과 연결되고, 상기 복수의 제2 분할 패턴은 상기 제2 전압 보조 배선과 연결될 수 있다.
일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 기판, 상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴, 상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴, 상기 제1 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제1 서브 전압 패턴에 연결되는 제1 전압 배선, 상기 제2 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제2 서브 전압 패턴에 연결되는 제2 전압 배선, 및 상기 비표시 영역의 상기 제1 변과 교차하는 적어도 두 개의 변에 배치되며, 상기 제1 전압 패턴 또는 상기 제2 전압 패턴과 연결되는 복수의 전압 연장 배선을 포함할 수 있다.
상기 제1 전압 패턴은 상기 제1 변의 일단과 타단에 각각 배치되고, 상기 제1 서브 전압 패턴은 상기 제2 변의 일단과 타단에 각각 배치될 수 있다.
상기 복수의 전압 연장 배선은 상기 제1 변과 교차하는 제3 변 및 제4 변에 각각 배치되며, 상기 제1 전압 패턴 또는 상기 제1 전압 패턴과 상기 제1 서브 전압 패턴에 연결되는 제1 전압 연장 배선일 수 있다.
상기 제2 전압 패턴은 상기 제1 변의 일단과 타단에 각각 배치되고, 상기 제2 서브 전압 패턴은 상기 제2 변의 일단과 타단에 각각 배치될 수 있다.
상기 복수의 전압 연장 배선은 상기 제1 변과 교차하는 제3 변 및 제4 변에 각각 배치되며, 상기 제2 전압 패턴 또는 상기 제2 전압 패턴과 상기 제2 서브 전압 패턴에 연결되는 제2 전압 연장 배선일 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 표시 영역을 둘러싸는 비표시 영역에 DC 전압이 인가되는 패턴들 및 배선들을 각각 배치함으로써, 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
또한, 실시예들에 따른 표시 장치에 의하면, 배선들 간의 단차로 인해 절연막들에 심이 발생하는 것을 방지하여, 배선들 간의 쇼트나 번트의 발생을 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 개략적으로 나타낸 단면도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 6은 도 5의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다.
도 7은 일 실시예에 따른 발광 소자의 사시도이다.
도 8은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 9는 도 8의 A 영역을 개략적으로 나타낸 평면도이다.
도 10은 도 9의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다.
도 11은 도 8의 B 영역을 개략적으로 나타낸 평면도이다.
도 12는 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 13은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 14는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 15는 도 14의 C 영역을 개략적으로 나타낸 평면도이다.
도 16은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 제3 방향(DR3)의 일 방향을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3)의 타 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(DR1)의 일 방향, “우”는 제1 방향(DR1)의 타 방향, “상”은 제2 방향(DR2)의 일 방향, “하”는 제2 방향(DR2)의 타 방향을 가리킨다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시할 수 있다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함할 수 있다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 배선 패턴(CWL)과 연결되고, 신호 배선 패턴(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 배선(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 배치된다. 후술하는 바와 같이, 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분이 서로 다른 층에 배치된 도전층으로 이루어지고, 표시 영역(DPA) 전면에서 메쉬(Mesh) 구조를 가질 수 있다. 다만, 이에 제한되지 않는다. 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 배선(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함), 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치될 수 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX) 또는 서브 화소(SPXn, n은 1 내지 3의 정수)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 각 서브 화소(SPXn)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 일 서브 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPXn)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 배선(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)의 구조에 대하여 상세히 설명하기로 한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 표시 장치(10)의 표시 영역(DPA)은 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 포함할 수 있다. 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각은 표시 장치(10)의 발광 소자(30)에서 생성된 광이 표시 장치(10)의 외부로 방출되는 영역일 수 있다.
표시 장치(10)는 기판(11), 버퍼층(12), 트랜지스터층(TFTL), 발광 소자층(EML), 파장 변환층(WLCL), 컬러 필터층(CFL), 및 봉지층(TFE)을 포함할 수 있다.
기판(11)은 베이스 기판 또는 베이스 부재일 수 있고, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 예를 들어, 기판(11)은 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉서블(Flexible) 기판일 수 있다. 기판(11)은 폴리이미드(PI)를 포함할 수 있으나, 이에 한정되지 않는다.
버퍼층(12)은 기판(11) 상에 배치될 수 있다. 버퍼층(12)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 교번하여 적층된 복수의 무기막을 포함할 수 있다.
버퍼층(12) 상에 트랜지스터층(TFTL)이 배치될 수 있다. 트랜지스터층(TFTL)은 제1 트랜지스터(T1), 제1 게이트 절연층(13), 제1 층간 절연층(15), 제2 층간 절연층(17), 및 제1 평탄화층(19)을 포함할 수 있다.
제1 트랜지스터(T1)는 버퍼층(BF) 상에 배치될 수 있고, 복수의 화소 각각의 화소 회로를 구성할 수 있다. 예를 들어, 제1 트랜지스터(T1)는 화소 회로의 구동 트랜지스터 또는 스위칭 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 액티브층(ACT), 게이트 전극(G1), 소스 전극(SE), 및 드레인 전극(DE)을 포함할 수 있다. 액티브층(ACT)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다.
트랜지스터층(TFTL) 상에 발광 소자층(EML)이 배치될 수 있다. 발광 소자층(EML)은 뱅크 패턴(BP), 발광 소자(30), 및 뱅크(BNL)를 포함할 수 있다. 발광 소자(30)는 제1 트랜지스터(T1) 상에 배치될 수 있다. 발광 소자(30)는 제1 전극과 제2 전극 사이에 배치되고 제1 연결 전극과 제2 연결 전극에 각각 연결될 수 있다.
전술한 트랜지스터층(TFTL)과 발광 소자층(EML)의 구체적인 설명은 후술하기로 한다.
발광 소자층(EML) 상에 제2 평탄화층(41)이 배치되어 발광 소자층(EML)의 상단을 평탄화시킬 수 있다. 제2 평탄화층(41)은 유기 물질을 포함할 수 있다. 예를 들어, 제2 평탄화층(41)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 및 폴리이미드 수지(Polyimide Resin) 중 적어도 하나를 포함할 수 있다.
파장 변환층(WLCL)은 제1 캡핑층(CAP1), 제1 차광 부재(BK1), 제1 파장 변환부(WLC1), 제2 파장 변환부(WLC2), 광 투과부(LTU), 제2 캡핑층(CAP2), 및 제3 평탄화층(43)을 포함할 수 있다.
제1 캡핑층(CAP1)은 발광 소자층(EML)의 제2 평탄화층(41) 상에 배치될 수 있다. 제1 캡핑층(CAP1)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 하면을 밀봉할 수 있다. 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다. 예를 들어, 제1 캡핑층(CAP1)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물, 세륨 산화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 차광 부재(BK1)는 제1 캡핑층(CAP1) 상의 제1 내지 제3 차광 영역(BA1, BA2, BA3)에 배치될 수 있다. 제1 차광 부재(BK1)는 뱅크(BNL)와 두께 방향으로 중첩될 수 있다. 제1 차광 부재(BK1)는 광의 투과를 차단할 수 있다. 제1 차광 부재(BK1)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 간에 광이 침범하여 혼색되는 것을 방지함으로써, 색 재현율을 향상시킬 수 있다. 제1 차광 부재(BK1)는 평면 상에서 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 둘러싸는 격자 형태로 배치될 수 있다.
제1 차광 부재(BK1)는 유기 차광 물질과 발액 성분을 포함할 수 있다. 여기에서, 발액 성분은 불소 함유 단량체 또는 불소 함유 중합체로 이루어질 수 있고, 구체적으로 불소 함유 지방족 폴리카보네이트를 포함할 수 있다. 예를 들어, 제1 차광 부재(BK1)는 발액 성분을 포함한 블랙 유기 물질로 이루어질 수 있다. 제1 차광 부재(BK1)는 발액 성분을 포함한 유기 차광 물질의 코팅 및 노광 공정 등을 통해 형성될 수 있다.
제1 차광 부재(BK1)는 발액 성분을 포함함으로써, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 대응되는 발광 영역(LA)으로 분리시킬 수 있다. 예를 들어, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)가 잉크젯 방식으로 형성되는 경우, 잉크 조성물이 제1 차광 부재(BK1)의 상면에 흐를 수 있다. 이 경우, 제1 차광 부재(BK1)는 발액 성분을 포함함으로써, 잉크 조성물이 각각의 발광 영역으로 흘러가도록 유도할 수 있다. 따라서, 제1 차광 부재(BK1)는 잉크 조성물이 혼합되는 것을 방지할 수 있다.
제1 파장 변환부(WLC1)는 제1 캡핑층(CAP1) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 파장 변환부(WLC1)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제1 파장 변환부(WLC1)는 제1 베이스 수지(BS1), 제1 산란체(SCT1) 및 제1 파장 시프터(WLS1)를 포함할 수 있다.
제1 베이스 수지(BS1)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제1 베이스 수지(BS1)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제1 베이스 수지(BS1)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
제1 산란체(SCT1)는 제1 베이스 수지(BS1)와 상이한 굴절률을 가질 수 있고, 제1 베이스 수지(BS1)와 광학 계면을 형성할 수 있다. 예를 들어, 제1 산란체(SCT1)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제1 산란체(SCT1)는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(AlxOy), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자를 포함하거나, 아크릴계 수지 또는 우레탄계 수지 등의 유기 입자를 포함할 수 있다. 제1 산란체(SCT1)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
제1 파장 시프터(WLS1)는 입사광의 피크 파장을 제1 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제1 파장 시프터(WLS1)는 표시 장치(10)에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광으로 변환하여 방출할 수 있다. 제1 파장 시프터(WLS1)는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
예를 들어, 양자점은 반도체 나노 결정 물질일 수 있다. 양자점은 그 조성 및 크기에 따라 특정 밴드 갭을 가져 빛을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
예를 들어, 양자점은 전술한 나노 결정을 포함하는 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층 역할과, 양자점에 전기 영동 특성을 부여하기 위한 차징층(Charging Layer)의 역할을 수행할 수 있다. 쉘은 단층 또는 다중층일 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(Gradient)를 가질 수 있다. 양자점의 쉘은 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등으로 이루어질 수 있다.
제1 파장 시프터(WLS1)가 방출하는 광은 45nm 이하, 또는 40nm 이하, 또는 30nm 이하의 발광 파장 스펙트럼 반치폭(Full Width of Half Maximum, FWHM)을 가질 수 있고, 표시 장치(10)가 표시하는 색의 색 순도와 색 재현성을 더욱 개선할 수 있다. 제1 파장 시프터(WLS1)가 방출하는 광은 입사광의 입사 방향과 무관하게 여러 방향을 향하여 방출될 수 있다. 따라서, 제1 발광 영역(LA1)에서 표시되는 적색의 측면 시인성을 향상시킬 수 있다.
발광 소자층(EML)에서 제공된 청색 광의 일부는 제1 파장 시프터(WLS1)에 의해 적색 광으로 변환되지 않고 제1 파장 변환부(WLC1)를 투과할 수 있다. 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환되지 않고 제1 컬러 필터(CF1)에 입사한 광은 제1 컬러 필터(CF1)에 의해 차단될 수 있다. 그리고, 발광 소자층(EML)에서 제공된 청색 광 중 제1 파장 변환부(WLC1)에 의해 변환된 적색 광은 제1 컬러 필터(CF1)를 투과하여 외부로 출사될 수 있다. 따라서, 제1 발광 영역(LA1)은 적색 광을 방출할 수 있다.
제2 파장 변환부(WLC2)는 제1 캡핑층(CAP1) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 파장 변환부(WLC2)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 제2 파장 변환부(WLC2)는 제2 베이스 수지(BS2), 제2 산란체(SCT2) 및 제2 파장 시프터(WLS2)를 포함할 수 있다.
제2 베이스 수지(BS2)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제2 베이스 수지(BS2)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제2 베이스 수지(BS2)는 제1 베이스 수지(BS1)와 동일 물질로 이루어지거나, 제1 베이스 수지(BS1)에서 예시된 물질로 이루어질 수 있다.
제2 산란체(SCT2)는 제2 베이스 수지(BS2)와 상이한 굴절률을 가질 수 있고, 제2 베이스 수지(BS2)와 광학 계면을 형성할 수 있다. 예를 들어, 제2 산란체(SCT2)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제2 산란체(SCT2)는 제1 산란체(SCT1)와 동일 물질로 이루어지거나, 제1 산란체(SCT1)에서 예시된 물질로 이루어질 수 있다. 제2 산란체(SCT2)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
제2 파장 시프터(WLS2)는 입사광의 피크 파장을 제1 파장 시프터(WLS1)의 제1 피크 파장과 다른 제2 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 제2 파장 시프터(WLS2)는 표시 장치(10)에서 제공된 청색 광을 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 제2 파장 시프터(WLS2)는 양자점, 양자 막대 또는 형광체일 수 있다. 제2 파장 시프터(WLS2)는 제1 파장 시프터(WLS1)에서 예시된 물질과 동일 취지의 물질을 포함할 수 있다. 제2 파장 시프터(WLS2)의 파장 변환 범위는 제1 파장 시프터(WLS1)의 파장 변환 범위와 다르도록 양자점, 양자 막대 또는 형광체로 이루어질 수 있다.
광 투과부(LTU)는 제1 캡핑층(CAP1) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 광 투과부(LTU)는 제1 차광 부재(BK1)에 의해 둘러싸일 수 있다. 광 투과부(LTU)는 입사광의 피크 파장을 유지하여 투과시킬 수 있다. 광 투과부(LTU)는 제3 베이스 수지(BS3) 및 제3 산란체(SCT3)를 포함할 수 있다.
제3 베이스 수지(BS3)는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 제3 베이스 수지(BS3)는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 제3 베이스 수지(BS3)는 제1 또는 제2 베이스 수지(BS1, BS2)와 동일 물질로 이루어지거나, 제1 또는 제2 베이스 수지(BS1, BS2)에서 예시된 물질로 이루어질 수 있다.
제3 산란체(SCT3)는 제3 베이스 수지(BS3)와 상이한 굴절률을 가질 수 있고, 제3 베이스 수지(BS3)와 광학 계면을 형성할 수 있다. 예를 들어, 제3 산란체(SCT3)는 투과광의 적어도 일부를 산란시키는 광 산란 물질 또는 광 산란 입자를 포함할 수 있다. 예를 들어, 제3 산란체(SCT3)는 제1 또는 제2 산란체(SCT1, SCT2)와 동일 물질로 이루어지거나, 제1 또는 제2 산란체(SCT1, SCT2)에서 예시된 물질로 이루어질 수 있다. 제3 산란체(SCT3)는 입사광의 피크 파장을 실질적으로 변환시키지 않으면서, 입사광의 입사 방향과 무관하게 광을 랜덤 방향으로 산란시킬 수 있다.
파장 변환층(WLCL)은 발광 소자층(EML)의 제2 평탄화층(41) 상에 직접 배치됨으로써, 표시 장치(10)는 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 각각에 용이하게 얼라인될 수 있고, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2), 광 투과부(LTU), 및 제1 차광 부재(BK1)를 덮을 수 있다. 예를 들어, 제2 캡핑층(CAP2)은 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)를 밀봉하여 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 손상 또는 오염을 방지할 수 있다. 제2 캡핑층(CAP2)은 제1 캡핑층(CAP1)과 동일 물질로 이루어지거나, 제1 캡핑층(CAP1)에서 예시된 물질로 이루어질 수 있다.
제3 평탄화층(43)은 제2 캡핑층(CAP2)의 상부에 배치되어, 제1 및 제2 파장 변환부(WLC1, WLC2)와 광 투과부(LTU)의 상단을 평탄화시킬 수 있다. 제3 평탄화층(43)은 유기 물질을 포함할 수 있다. 예를 들어, 제3 평탄화층(43)은 아크릴 수지(Acryl Resin), 에폭시 수지(Epoxy Resin), 페놀 수지(Phenolic Resin), 폴리아미드 수지(Polyamide Resin), 및 폴리이미드 수지(Polyimide Resin) 중 적어도 하나를 포함할 수 있다.
컬러 필터층(CFL)은 제2 차광 부재(BK2), 제1 내지 제3 컬러 필터(CF1, CF2, CF3), 및 보호층(PRT)을 포함할 수 있다.
제2 차광 부재(BK2)는 파장 변환층(WLCL)의 제3 평탄화층(43) 상에서, 제1 내지 제3 차광 영역(BA1, BA2, BA3)에 배치될 수 있다. 제2 차광 부재(BK2)는 제1 차광 부재(BK1) 또는 뱅크(BNL)와 두께 방향으로 중첩될 수 있다. 제2 차광 부재(BK2)는 광의 투과를 차단할 수 있다. 제2 차광 부재(BK2)는 제1 내지 제3 발광 영역(LA1, LA2, LA3) 간에 광이 침범하여 혼색되는 것을 방지함으로써, 색 재현율을 향상시킬 수 있다. 제2 차광 부재(BK2)는 평면 상에서 제1 내지 제3 발광 영역(LA1, LA2, LA3)을 둘러싸는 격자 형태로 배치될 수 있다.
제1 컬러 필터(CF1)는 제3 평탄화층(OC3) 상의 제1 발광 영역(LA1)에 배치될 수 있다. 제1 컬러 필터(CF1)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제1 컬러 필터(CF1)는 제1 파장 변환부(WLC1)와 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있으며, 적색의 색재(Red Colorant)를 포함할 수 있다. 적색의 색재(Red Colorant)는 적색 염료(Red Dye) 또는 적색 안료(Red Pigment)로 이루어질 수 있다.
제2 컬러 필터(CF2)는 제3 평탄화층(43) 상의 제2 발광 영역(LA2)에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제2 컬러 필터(CF2)는 제2 파장 변환부(WLC2)와 두께 방향으로 중첩될 수 있다. 제2 컬러 필터(CF2)는 제2 색의 광(예를 들어, 녹색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 녹색의 색재(Green Colorant)를 포함할 수 있다. 녹색의 색재(Green Colorant)는 녹색 염료(Green Dye) 또는 녹색 안료(Green Pigment)로 이루어질 수 있다.
제3 컬러 필터(CF3)는 제3 평탄화층(43) 상의 제3 발광 영역(LA3)에 배치될 수 있다. 제3 컬러 필터(CF3)는 제2 차광 부재(BK2)에 의해 둘러싸일 수 있다. 제3 컬러 필터(CF3)는 광 투과부(LTU)와 두께 방향으로 중첩될 수 있다. 제3 컬러 필터(CF3)는 제3 색의 광(예를 들어, 청색 광)을 선택적으로 투과시키고, 제1 색의 광(예를 들어, 적색 광) 및 제2 색의 광(예를 들어, 녹색 광)을 차단하거나 흡수할 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있으며, 청색의 색재(Blue Colorant)를 포함할 수 있다. 청색의 색재(Blue Colorant)는 청색 염료(Blue Dye) 또는 청색 안료(Blue Pigment)로 이루어질 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치(10)의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 파장 변환층(WLCL)의 제3 평탄화층(43) 상에 직접 배치됨으로써, 표시 장치(10)는 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 위한 별도의 기판을 필요로 하지 않을 수 있다. 따라서, 표시 장치(10)의 두께가 상대적으로 감소될 수 있다.
제3 보호층(PRT)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 덮을 수 있다. 제3 보호층(PRT)은 제1 내지 제3 컬러 필터(CF1, CF2, CF3)를 보호할 수 있다.
봉지층(TFE)은 컬러 필터층(CFL)의 제3 보호층(PRT) 상에 배치될 수 있다. 봉지층(TFE)은 표시층의 상면 및 측면을 덮을 수 있다. 예를 들어, 봉지층(TFE)은 적어도 하나의 무기막을 포함하여, 산소 또는 수분이 침투되는 것을 방지할 수 있다. 또한, 봉지층(TFE)은 적어도 하나의 유기막을 포함하여, 표시 장치(10)를 먼지와 같은 이물질로부터 보호할 수 있다.
이하, 일 실시예에 따른 표시 장치의 일 화소의 평면과 단면 구조를 통해 트랜지스터층(TFTL)과 발광 소자층(EML)에 대해 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 5를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(SPXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 5에서는 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
또한, 각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(CBA)을 포함할 수 있다. 서브 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 서브 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 서브 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 서브 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 서브 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 서브 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 서브 영역(CBA)들 및 발광 영역(EMA)들 사이에는 뱅크(BNL)가 배치되고, 이들 사이의 간격은 뱅크(BNL)의 폭에 따라 달라질 수 있다. 서브 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(SPXn)마다 배치되는 전극(21, 22)들은 서브 영역(CBA)에서 서로 분리되어 배치될 수 있다.
도 6은 도 5의 Q1-Q1'선, Q2-Q2'선 및 Q3-Q3'선을 따라 자른 단면도이다. 도 6은 도 5의 제1 서브 화소(SPX1)에 배치된 발광 소자(30)의 양 단부를 가로지르는 단면을 도시하고 있다.
도 5와 결부하여 도 6을 참조하면, 표시 장치(10)는 기판(11), 및 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
차광층(BML)은 기판(11) 상에 배치될 수 있다. 차광층(BML)은 표시 장치(10)의 제1 트랜지스터(T1)의 액티브층(ACT)과 중첩하도록 배치될 수 있다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치될 수 있다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
한편 도면에서는 표시 장치(10)의 서브 화소(SPXn)에 포함된 트랜지스터들 중 제1 트랜지스터(T1)만을 도시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)는 더 많은 수의 트랜지스터들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(SPXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들을 포함할 수도 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT)은 복수의 도체화 영역(ACTa, ACTb) 및 이들 사이의 채널 영역(ACTc)을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12)상에 배치될 수 있다. 제1 게이트 절연층(13)은 반도체층을 포함하여, 버퍼층(12) 상에 배치될 수 있다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치될 수 있다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)과 스토리지 커패시터의 제1 용량 전극(CSE1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT)의 채널 영역(ACTc)과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 용량 전극(CSE1)은 후술하는 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제1 용량 전극(CSE1)은 게이트 전극(G1)과 연결되어 일체화될 수 있다. 제1 용량 전극(CSE1)은 제2 용량 전극(CSE2)과 두께 방향으로 중첩하도록 배치되고 이들 사이에는 스토리지 커패시터가 형성될 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치될 수 있다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치될 수 있다. 제1 데이터 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(SE)과 제1 드레인 전극(DE), 데이터 배선(DTL), 및 제2 용량 전극(CSE2)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(SE)과 제1 드레인 전극(DE)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT)의 도핑 영역(ACTa, ACTb)과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(SE)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
데이터 배선(DTL)은 표시 장치(10)에 포함된 다른 트랜지스터(미도시)에 데이터 신호를 인가할 수 있다. 도면에서는 도시되지 않았으나, 데이터 배선(DTL)은 다른 트랜지스터의 소스/드레인 전극과 연결되어 데이터 배선(DTL)에서 인가되는 신호를 전달할 수 있다.
제2 용량 전극(CSE2)은 제1 용량 전극(CSE1)과 두께 방향으로 중첩하도록 배치될 수 있다. 일 실시예에서, 제2 용량 전극(CSE2)은 제1 소스 전극(SE)과 일체화되어 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치될 수 있다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치될 수 있다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제2 용량 전극(CSE2)과 연결될 수 있다. 제2 용량 전극(CSE2)은 제1 트랜지스터(T1)의 제1 소스 전극(SE)과 일체화될 수 있고, 제1 도전 패턴(CDP)은 제1 소스 전극(SE)과 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 후술하는 제1 전극(21)과도 접촉하며, 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치될 수 있다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 표면 평탄화 기능을 수행할 수 있다.
제1 평탄화층(19) 상에는 복수의 뱅크 패턴(BP)들, 복수의 전극(21, 22)들, 발광 소자(30), 복수의 연결 전극(CNE1, CNE2)들 및 뱅크(BNL)가 배치될 수 있다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3, PAS4)들이 배치될 수 있다.
복수의 뱅크 패턴(BP)들은 제1 평탄화층(19) 상에 직접 배치될 수 있다. 복수의 뱅크 패턴(BP)들은 각 서브 화소(SPXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(SPXn)로 연장되지 않으며 발광 영역(EMA) 내에 배치될 수 있다. 또한, 복수의 뱅크 패턴(BP)들은 제1 방향(DR1)으로 서로 이격되어 배치되고, 이들 사이에 발광 소자(30)가 배치될 수 있다. 복수의 뱅크 패턴(BP)들은 각 서브 화소(SPXn)마다 배치되어 표시 장치(10)의 표시 영역(DPA)에서 선형의 패턴을 형성할 수 있다. 도면에서는 2개의 뱅크 패턴(BP)들이 도시되어 있으나, 이에 제한되지 않는다. 전극(21, 22)의 수에 따라 더 많은 수의 뱅크 패턴(BP)들이 배치될 수도 있다.
뱅크 패턴(BP)은 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP)의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 뱅크 패턴(BP) 상에 배치되는 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 뱅크 패턴(BP)은 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사격벽의 기능을 수행할 수도 있다. 뱅크 패턴(BP)의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 뱅크 패턴(BP)은 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(21, 22)들은 뱅크 패턴(BP)과 제1 평탄화층(19) 상에 배치될 수 있다. 복수의 전극(21, 22)은 제1 전극(21) 및 제2 전극(22)을 포함할 수 있다. 제1 전극(21) 및 제2 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다.
제1 전극(21)과 제2 전극(22)은 각각 서브 화소(SPXn) 내에서 제2 방향(DR2)으로 연장되되, 서브 영역(CBA)에서 다른 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)의 발광 영역(EMA)들 사이에는 서브 영역(CBA)이 배치되고, 제1 전극(21) 및 제2 전극(22)은 서브 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn)에 배치된 다른 제1 전극(21) 및 제2 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 전극(21, 22)들은 각 서브 화소(SPXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(SPXn) 넘어 연장되어 배치되거나, 제1 전극(21) 또는 제2 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(21)은 뱅크(BNL)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전극(22)도 뱅크(BNL)의 제1 방향(DR1)으로 연장된 부분에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 뱅크(BNL)와 중첩하지 않도록 뱅크(BNL)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
도면에서는 각 서브 화소(SPXn)마다 하나의 제1 전극(21)과 제2 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(SPXn)마다 배치되는 제1 전극(21)과 제2 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(SPXn)에 배치된 제1 전극(21)과 제2 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(21)과 제2 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 전극(21) 및 제2 전극(22)은 각각 뱅크 패턴(BP)들 상에 직접 배치될 수 있다. 제1 전극(21)과 제2 전극(22)은 각각 뱅크 패턴(BP)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 전극(21)과 제2 전극(22)은 각각 뱅크 패턴(BP)의 외면을 덮도록 배치될 수 있다. 뱅크 패턴(BP)의 측면 상에는 제1 전극(21)과 제2 전극(22)이 각각 배치되고, 제1 전극(21)과 제2 전극(22) 사이의 간격은 뱅크 패턴(BP) 사이의 간격보다 좁을 수 있다. 또한, 제1 전극(21)과 제2 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 전극(21, 22)들은 그 폭이 뱅크 패턴(BP)보다 작을 수도 있다. 다만, 각 전극(21, 22)들은 적어도 뱅크 패턴(BP)의 일 측면은 덮도록 배치되어 발광 소자(30)에서 방출된 광을 반사시킬 수 있다.
각 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 전극(21, 22)은 발광 소자(30)에서 방출되어 뱅크 패턴(BP)의 측면으로 진행하는 광을 각 서브 화소(SPXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 전극(21, 22)들은 연결 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 전극(21, 22)들로 인가된 전기 신호를 연결 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달할 수 있다.
제1 전극(21)과 제2 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(SPXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 전극(21)과 제2 전극(22) 상에 형성된 전계에 의해 제1 전극(21)과 제2 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 전극(21, 22)들 상에 분사될 수 있다. 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 전극(21, 22)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 전극(21, 22) 상에 생성된 전계에 의해 유전영동힘을 받아 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치될 수 있다. 제1 절연층(PAS1)은 뱅크 패턴(BP)들, 및 제1 전극(21)과 제2 전극(22)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
일 실시예에서, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 부분적으로 노출하는 개구부(OP)를 포함할 수 있다. 각 개구부(OP)는 각 전극(21, 22)들 중 뱅크 패턴(BP)의 상면에 배치된 부분을 일부 노출시킬 수 있다. 연결 전극(CNE1, CNE2) 중 일부는 개구부(OP)를 통해 노출된 각 전극(21, 22)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 예를 들어, 제1 절연층(PAS1)은 제1 전극(21)과 제2 전극(22)을 덮도록 배치됨에 따라 그 하부에 배치된 전극(21, 22)의 형상에 따라 그 상면이 단차질 수 있다. 다만, 이에 제한되지 않는다.
뱅크(BNL)는 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크(BNL)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크(BNL)는 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다.
또한, 뱅크(BNL)는 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(CBA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 제1 전극(21)과 제2 전극(22)은 제2 방향(DR2)으로 연장되어 뱅크(BNL)의 제1 방향(DR1)으로 연장된 부분을 가로질러 배치될 수 있다. 뱅크(BNL)의 제2 방향(DR2)으로 연장된 부분은 발광 영역(EMA) 사이에 배치된 부분은 서브 영역(CBA) 사이에 배치된 부분보다 큰 폭을 가질 수 있다. 이에 따라, 서브 영역(CBA)들 사이의 간격은 발광 영역(EMA)들 사이의 간격보다 작을 수 있다.
뱅크(BNL)는 뱅크 패턴(BP)보다 더 큰 높이를 갖도록 형성될 수 있다. 뱅크(BNL)는 표시 장치(10)의 제조 공정의 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지하여 다른 서브 화소(SPXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 뱅크(BNL)는 뱅크 패턴(BP)과 같이 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(30)는 제1 절연층(PAS1) 상에 배치될 수 있다. 복수의 발광 소자(30)들은 각 전극(21, 22)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 7의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(SPXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 뱅크 패턴(BP)들 사이에서 양 단부가 각 전극(21, 22) 상에 배치될 수 있다. 발광 소자(30)의 연장된 길이는 제1 전극(21)과 제2 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 전극(21)과 제2 전극(22) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 일 단부가 제1 전극(21) 상에 놓이고, 타 단부가 제2 전극(22) 상에 놓이도록 배치될 수 있다.
발광 소자(30)는 기판(11) 또는 제1 평탄화층(19)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)의 상면과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 평탄화층(19)의 상면에 수직한 방향으로 배치될 수도 있다.
발광 소자(30)의 양 단부는 각각 연결 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 7의 '38')이 형성되지 않고 반도체층(도 7의 '31', '32') 또는 전극층(도 7의 '37) 일부가 노출될 수 있고, 상기 노출된 반도체층(도 7의 '31', '32') 또는 전극층(도 7의 '37)은 연결 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층(도 7의 '31', '32')의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층 반도체층(도 7의 '31', '32')의 측면은 연결 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(30)를 감싸면서 발광 소자(30)의 양 단부가 노출되도록 발광 소자(30)의 길이보다 작은 폭을 갖고 발광 소자(30) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(30), 전극(21, 22)들 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(30)의 양 단부를 노출하도록 제거될 수 있다. 제2 절연층(PAS2)은 평면상 제1 절연층(PAS1) 상에서 제2 방향(DR2)으로 연장되어 배치됨으로써 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시킬 수 있다.
제2 절연층(PAS2) 상에는 복수의 연결 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 연결 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 전극(21, 22) 상에 배치될 수 있다. 연결 전극(CNE1, CNE2)은 제1 전극(21) 상에 배치된 제1 연결 전극(CNE1)과 제2 전극(22) 상에 배치된 제2 연결 전극(CNE2)을 포함할 수 있다. 각 연결 전극(CNE1, CNE2)들은 서로 이격되거나 대향하며 배치될 수 있다. 예를 들어, 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제1 전극(21)과 제2 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 연결 전극(CNE1, CNE2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 스트라이프형 패턴을 형성할 수 있다.
복수의 연결 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 연결 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 연결 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층과 접촉하여 이와 전기적으로 연결될 수 있다. 연결 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 연결 전극(CNE1)은 제1 전극(21)의 상면 일부를 노출하는 개구부(OP)를 통해 제1 전극(21)과 접촉하고, 제2 연결 전극(CNE2)은 제2 전극(22)의 상면 일부를 노출하는 개구부(OP)를 통해 제2 전극(22)과 접촉할 수 있다.
각 연결 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 연결 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 전극(21)과 제2 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 연결 전극(CNE1, CNE2)들은 그 폭이 전극(21, 22)보다 크게 형성되어 전극(21, 22)의 양 측변들을 덮을 수도 있다.
연결 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 연결 전극(CNE1, CNE2)을 투과하여 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(SPXn)에 2개의 연결 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 연결 전극(CNE1, CNE2)들의 개수는 각 서브 화소(SPXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 연결 전극(CNE1)을 덮도록 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)을 포함하여 제2 절연층(PAS2)을 기준으로 제1 연결 전극(CNE1)이 배치된 일 측을 덮도록 배치될 수 있다. 예를 들어, 제3 절연층(PAS3)은 제1 연결 전극(CNE1)과 제1 전극(21) 상에 배치된 제1 절연층(PAS1)들을 덮도록 배치될 수 있다. 이러한 배치는 제3 절연층(PAS3)을 이루는 절연 물질층이 발광 영역(EMA)에 전면적으로 배치된 후, 제2 연결 전극(CNE2)을 형성하기 위해 상기 절연 물질층을 일부 제거하는 공정에 의해 형성된 것일 수 있다. 상기 공정에서 제3 절연층(PAS3)을 이루는 절연 물질층은 제2 절연층(PAS2)을 이루는 절연 물질층과 함께 제거될 수 있고, 제3 절연층(PAS3)의 일 측은 제2 절연층(PAS2)의 일 측과 상호 정렬될 수 있다. 제2 연결 전극(CNE2)은 일 측이 제3 절연층(PAS3) 상에 배치되며, 이를 사이에 두고 제1 연결 전극(CNE1)과 상호 절연될 수 있다.
제4 절연층(PAS4)은 기판(11)의 표시 영역(DPA)에 전면적으로 배치될 수 있다. 제4 절연층(PAS4)은 기판(11) 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다. 다만, 제4 절연층(PAS4)은 생략될 수도 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 제3 절연층(PAS3) 및 제4 절연층(PAS4)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 7은 일 실시예에 따른 발광 소자의 사시도이다.
도 7을 참조하면, 발광 소자(30)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(30)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(30)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(30)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(30)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(30)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(30)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(30)는 무기 발광 다이오드일 수 있다. 구체적으로 발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
일 실시예에 따른 발광 소자(30)는 길이 방향으로 순차 적층된 제1 반도체층(31), 활성층(33), 제2 반도체층(32), 및 전극층(37)을 포함할 수 있다. 발광 소자는 제1 반도체층(31), 제2 반도체층(32), 활성층(33)의 외표면을 감싸는 절연막(38)을 더 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치될 수 있다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치될 수 있다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 7에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치될 수 있다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, AlxOy) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
상술한 일 실시예에 따른 표시 장치(10)는 각 화소(PX)에 연결되는 제1 전압 배선(VDL), 제2 전압 배선(VSL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2), 제3 데이터 배선(DTL3), 및 초기화 전압 배선(VIL) 등을 포함할 수 있다. 이들은 비표시 영역(NDA)에서 각각 연장되어 구동 집적 회로에 연결될 수 있다. 이중 제1 전압 배선(VDL)은 제1 보조 배선으로 연장되며, 제2 전압 배선(VSL)은 제2 보조 배선으로 연장될 수 있다.
비표시 영역(NDA)에는 초기화 전압 배선(VIL) 및 제1 내지 제3 데이터 배선(DTL1, DTL2, DTL3)들이 최하부층에 배치되고, 그 상부에 제1 보조 배선이 배치되고, 제1 보조 배선 상부에 제2 보조 배선이 배치되며, 이들 사이마다 절연막이 배치되어 서로 중첩될 수 있다. 이 경우, 초기화 전압 배선(VIL) 및 제1 내지 제3 데이터 배선(DTL1, DTL2, DTL3)들의 단차로 인해 절연막들에 심(seam)이 발생하고, 이 절연막 상에 형성되는 제1 보조 배선과 제2 보조 배선 간에 쇼트나 번트가 발생할 수 있다.
또한, 표시 장치(10)는 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호에 노출되어 표시 장치(10)의 불량을 야기할 수도 있다.
하기에서는, 배선들 간의 쇼트나 번트가 발생하는 것을 방지하고, 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 저감할 수 있는 표시 장치를 개시한다.
도 8은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 도 9는 도 8의 A 영역을 개략적으로 나타낸 평면도이다. 도 10은 도 9의 Q4-Q4'선 및 Q5-Q5'선을 따라 자른 단면도이다. 도 11은 도 8의 B 영역을 개략적으로 나타낸 평면도이다.
도 8 내지 도 10을 참조하면, 일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)을 둘러싸는 비표시 영역(NDA)을 포함하며, 비표시 영역(NDA)에 복수의 배선들과 전압 패턴들이 배치될 수 있다.
표시 장치(10)의 일 변, 예를 들어 하측의 제2 방향(DR2)으로 연장된 변에는 표시 영역(DPA)으로부터 비표시 영역(NDA)으로 연장된 제1 전압 배선(VDL), 제2 전압 배선(VSL), 초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)이 배치될 수 있다. 이들은 표시 영역(DPA)의 화소들로부터 비표시 영역(NDA)으로 연장된 배선들일 수 있다. 제1 전압 배선(VDL), 제2 전압 배선(VSL), 초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)은 표시 영역(DPA)에서 제1 도전층, 제2 도전층 또는 제3 도전층으로 각각 이루어져 비표시 영역(NDA)으로 연장될 수 있다.
비표시 영역(NDA)에는 구동 집적 회로(IC)들이 배치될 수 있다. 구동 집적 회로(IC)들은 상기 복수의 배선들에 외부로부터 인가된 신호를 전달할 수 있다. 표시 장치(10)의 해상도에 따라 비표시 영역(NDA)에 배치되는 구동 집적 회로(IC)들의 개수는 다양하게 조절될 수 있다.
구체적으로, 도 9 및 도 10을 참조하면, 초기화 전압 배선(VIL)은 표시 영역(DPA)으로부터 비표시 영역(NDA)에 연장되어, 구동 집적 회로(IC)에 연결될 수 있다. 초기화 전압 배선(VIL)은 표시 영역(DPA)에서 제1 도전층으로 이루어져 비표시 영역(NDA)까지 일체(one body)로 이루어질 수 있다.
제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)은 표시 영역(DPA)으로부터 비표시 영역(NDA)에 연장되어, 구동 집적 회로(IC)에 연결될 수 있다. 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)은 표시 영역(DPA)에서 제1 도전층으로 이루어져 비표시 영역(NDA)까지 일체로 이루어질 수 있다.
일 실시예에 따른 표시 장치(10)는 구동 집적 회로(IC)에 인접한 비표시 영역(NDA)에는 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)이 배치될 수 있다. 구동 집적 회로(IC)를 기준으로 일측에 제1 전압 패턴(VDA)이 배치되고, 타측에 제2 전압 패턴(VSA)이 배치될 수 있다. 예를 들어, 구동 집적 회로(IC)를 기준으로 좌측에 제1 전압 패턴(VDA)이 배치되고, 우측에 제2 전압 패턴(VSA)이 배치될 수 있다. 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)은 제2 방향(DR3)으로 서로 비중첩할 수 있고, 제1 방향(DR1)으로 서로 이격하여 배치될 수 있다.
제1 전압 패턴(VDA)은 일단이 구동 집적 회로(IC)에 연결될 수 있다. 제1 전압 패턴(VDA)은 표시 영역(DPA)으로부터 연장된 복수의 제1 전압 배선(VDL)이 연결되는 배선일 수 있다. 제2 전압 패턴(VSA)은 일단이 구동 집적 회로(IC)에 연결될 수 있다. 제2 전압 패턴(VSA)은 표시 영역(DPA)으로부터 연장된 복수의 제2 전압 배선(VSL)이 연결되는 배선일 수 있다. 상술한 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)은 각각 제3 도전층으로 이루어질 수 있으며, 평면상 서로 이격되어 배치될 수 있다.
제1 전압 배선(VDL)은 표시 영역(DPA)으로부터 비표시 영역(NDA)에 연장되어, 구동 집적 회로(IC)에 연결될 수 있다. 제1 전압 배선(VDL)은 표시 영역(DPA)에서 제1 도전층으로 이루어져 비표시 영역(NDA)으로 연장될 수 있다. 제1 전압 배선(VDL)은 비표시 영역(NDA)에서 제1 연결 배선(VDC)으로 점핑되어 제1 전압 패턴(VDA)에 연결됨으로써 구동 집적 회로(IC)에 연결될 수 있다. 제1 전압 배선(VDL)은 제1 배선 컨택홀(LCT1)을 통해 제1 연결 배선(VDC)에 연결되어 제1 전압 패턴(VDA)과 연결될 수 있다.
제2 전압 패턴(VSA)과 제2 방향(DR2)으로 이격하는 제1 전압 배선(VDL)은 표시 영역(DPA)에서 비표시 영역(NDA)으로 연장되지 않으며, 비표시 영역(NDA)과 비중첩하여 배치될 수 있다. 다만, 제1 전압 배선(VDL)은 표시 영역(DPA)에서 다른 제1 전압 배선(VDL)들과 연결될 수 있다.
제2 전압 배선(VSL)은 표시 영역(DPA)으로부터 비표시 영역(NDA)에 연장되어, 구동 집적 회로(IC)에 연결될 수 있다. 제2 전압 배선(VSL)은 표시 영역(DPA)에서 제1 도전층으로 이루어져 비표시 영역(NDA)으로 연장될 수 있다. 제2 전압 배선(VSL)은 비표시 영역(NDA)에서 제2 연결 배선(VSC)으로 점핑되어 제2 전압 패턴(VSA)과 연결됨으로써 구동 집적 회로(IC)에 연결될 수 있다. 제2 전압 배선(VSL)은 비표시 영역(NDA)에서 제2 전압 패턴(VSA)과 연결될 수 있다. 제2 전압 배선(VSL)은 제2 배선 컨택홀(LCT2)을 통해 제2 연결 배선(VSC)과 연결되어 제2 전압 패턴(VSA)과 연결될 수 있다.
제1 전압 패턴(VDA)과 제2 방향(DR2)으로 이격하는 제2 전압 배선(VSL)은 표시 영역(DPA)에서 비표시 영역(NDA)으로 연장되지 않으며, 비표시 영역(NDA)과 비중첩하여 배치될 수 있다. 제2 전압 배선(VSL)은 표시 영역(DPA)에서 다른 제2 전압 배선(VSL)과 연결될 수 있다. 이에 따라, 제1 전압 패턴(VDA)과 제2 방향(DR2)으로 이격하는 제2 전압 배선(VSL)은 제2 전압 패턴(VSA)과 연결된 제2 전압 배선(VSL)을 통해 제2 전압이 인가될 수 있다. 또한, 제2 전압 패턴(VSA)과 제2 방향(DR2)으로 이격하는 제1 전압 배선(VDL)은 표시 영역(DPA)에서 다른 제1 전압 배선(VDL)과 연결될 수 있다. 이에 따라, 제2 전압 패턴(VSA)과 제2 방향(DR2)으로 이격하는 제1 전압 배선(VDL)은 제1 전압 패턴(VDA)과 연결된 제1 전압 배선(VDL)을 통해 제1 전압이 인가될 수 있다.
도 9와 결부하여, 도 10을 참조하면, 제1 기판(SUB) 상에 제1 도전층이 배치될 수 있다. 제1 도전층은 초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2), 제3 데이터 배선(DTL3), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)을 포함할 수 있다.
초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2), 제3 데이터 배선(DTL3), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 상에 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)이 순차적으로 배치될 수 있다.
제1 층간 절연층(IL1) 상에 제1 전압 패턴(VDA) 및 제2 전압 패턴(VSA)이 배치될 수 있다. 구체적으로, 제1 전압 패턴(VDA)은 초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)과 중첩하여 배치될 수 있다. 제2 전압 패턴(VSA)은 초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)과 중첩하여 배치될 수 있다.
제1 전압 배선(VDL)은 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하여 제1 전압 배선(VDL)을 노출하는 제1 배선 컨택홀(LCT1)을 통해 제1 연결 배선(VDC)에 연결되어 제1 전압 배선(VDL)과 연결될 수 있다. 제2 전압 배선(VSL)은 버퍼층(BF), 제1 게이트 절연층(GI) 및 제1 층간 절연층(IL1)을 관통하여 제2 전압 배선(VSL)을 노출하는 제2 배선 컨택홀(LCT2)을 통해 제2 연결 배선(VSC)에 연결되어 제2 전압 배선(VSL)과 연결될 수 있다.
제1 전압 패턴(VDA) 및 제2 전압 패턴(VSA) 상에 제2 층간 절연층(IL2)이 배치될 수 있다.
상술한 일 실시예에서는 비표시 영역(NDA)에 제1 도전층으로 이루어진 초기화 전압 배선(VIL), 제1 데이터 배선(DTL1), 제2 데이터 배선(DTL2) 및 제3 데이터 배선(DTL3)을 형성하고, 제3 도전층으로 이루어진 제1 전압 패턴(VDA) 및 제2 전압 패턴(VSA)을 형성한다. 즉, 비표시 영역에서 제1 도전층과 제3 도전층 사이에 어떠한 도전층도 배치하지 않음으로써, 제1 도전층에 의한 단차에 의해 상부에 적층된 도전층들끼리 쇼트가 발생하는 것을 방지할 수 있다.
한편, 도 8 및 도 11을 참조하면, 표시 장치(10)는 표시 영역(DPA)을 둘러싸는 비표시 영역(NDA)에 복수의 전압 패턴(VDA, VSA)들이 배치될 수 있다. 표시 장치(10)의 비표시 영역(NDA) 중 제1 변(LS1), 예컨데 표시 영역(DPA)의 하측 변에는 복수의 제1 전압 패턴(VDA)과 복수의 제2 전압 패턴(VSA)들이 서로 교번하여 배치될 수 있다. 예를 들어, 비표시 영역(NDA)의 제1 변(LS1)에서 제1 방향(DR1)으로 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)이 순서대로 교번하여 배치될 수 있다.
표시 장치(10)의 비표시 영역(NDA) 중 제1 변(LS1)과 마주보는 제2 변(LS2), 예컨데 표시 영역(DPA)의 상측 변에는 복수의 제1 서브 전압 패턴(SVDA)과 복수의 제2 서브 전압 패턴(SVSA)들이 서로 교번하여 배치될 수 있다. 예를 들어, 비표시 영역(NDA)의 제2 변(LS2)에서 제1 방향(DR1)으로 제1 서브 전압 패턴(SVDA)과 제2 서브 전압 패턴(SVSA)이 순서대로 교번하여 배치될 수 있다.
비표시 영역(NDA)의 제1 변(LS1)의 일단에는 제1 전압 패턴(VDA)이 배치될 수 있고, 타단에는 제2 전압 패턴(VSA)이 배치될 수 있다. 비표시 영역(NDA)의 제2 변(LS2)의 일단에는 제1 서브 전압 패턴(SVDA)이 배치될 수 있고, 타단에는 제2 서브 전압 패턴(VSA)이 배치될 수 있다.
제1 전압 패턴(VDA)과 제1 서브 전압 패턴(SVDA) 사이에는 복수의 제1 전압 배선(VDL)이 배치되어, 제1 전압 패턴(VDA)과 제1 서브 전압 패턴(SVDA)에 연결될 수 있다. 즉, 복수의 제1 전압 배선(VDL)은 제1 전압 패턴(VDA)으로부터 제2 방향(DR2)으로 연장되어 표시 영역(DPA)을 지나 제1 서브 전압 패턴(SVDA)으로 연장될 수 있다. 제2 전압 패턴(VSA)과 제2 서브 전압 패턴(SVSA) 사이에는 복수의 제2 전압 배선(VSL)이 배치되어, 제2 전압 패턴(VSA)과 제2 서브 전압 패턴(SVSA)에 연결될 수 있다. 즉, 복수의 제2 전압 배선(VSL)은 제2 전압 패턴(VSA)으로부터 제2 방향(DR2)으로 연장되어 표시 영역(DPA)을 지나 제2 서브 전압 패턴(SVSA)으로 연장될 수 있다.
표시 장치(10)의 비표시 영역(NDA)에는 제1 전압 연장 배선(VDE) 및 제2 전압 연장 배선(VSE)이 배치될 수 있다. 제1 전압 연장 배선(VDE)은 비표시 영역(NDA)의 제1 변(LS1) 또는 제2 변(LS2)과 교차하며 제2 방향(DR2)으로 연장된 제3 변(LS3), 예컨데 표시 영역(DPA)의 좌측 변에 배치될 수 있다. 제2 전압 연장 배선(VSE)은 비표시 영역(NDA)의 제3 변(LS3)과 대향하는 제4 변(LS4), 예컨데 표시 영역(DPA)의 우측 변에 배치될 수 있다.
제1 전압 연장 배선(VDE)은 비표시 영역(NDA)의 제1 변(LS1)에 배치된 제1 전압 패턴(VDA)과 제2 변(LS2)에 배치된 제1 서브 전압 패턴(SVDA)을 연결할 수 있다. 제1 전압 연장 배선(VDE)은 제1 전압 패턴(VDA)으로부터 제1 방향(DR1)의 반대 방향으로 연장되고 제2 방향(DR2)으로 절곡되어 제3 변(LS3)을 따라 연장될 수 있다. 제3 변(LS3)을 따라 연장된 제1 전압 연장 배선(VDE)은 제1 방향(DR1)으로 절곡되어 제2 변(LS2)에 배치된 제1 서브 전압 패턴(SVDA)에 연결될 수 있다. 제1 전압 패턴(VDA), 제1 서브 전압 패턴(SVDA) 및 제1 전압 연장 배선(VDE)은 제3 도전층으로 이루어질 수 있으며, 서로 연속적으로 연결되어 일체(one body)로 이루어질 수 있다.
제2 전압 연장 배선(VSE)은 비표시 영역(NDA)의 제1 변(LS1)에 배치된 제2 전압 패턴(VSA)과 제2 변(LS2)에 배치된 제2 서브 전압 패턴(SVSA)을 연결할 수 있다. 제2 전압 연장 배선(VSE)은 제2 전압 패턴(VSA)으로부터 제1 방향(DR1)으로 연장되고 제2 방향(DR2)으로 절곡되어 제4 변(LS4)을 따라 연장될 수 있다. 제4 변(LS4)을 따라 연장된 제2 전압 연장 배선(VSE)은 제1 방향(DR1)의 반대 방향으로 절곡되어 제2 변(LS2)에 배치된 제2 서브 전압 패턴(SVSA)에 연결될 수 있다. 제2 전압 패턴(VSA), 제2 서브 전압 패턴(SVSA) 및 제2 전압 연장 배선(VSE)은 제3 도전층으로 이루어질 수 있으며, 서로 연속적으로 연결되어 일체로 이루어질 수 있다. 제1 전압 연장 배선(VDE)과 제2 전압 연장 배선(VSE)은 서로 동일한 물질로 이루어질 수 있다.
일 실시예에서는, 복수의 제1 전압 패턴(VDA), 복수의 제2 전압 패턴(VSA), 복수의 제1 서브 전압 패턴(SVDA), 복수의 제2 서브 전압 패턴(SVSA), 제1 전압 연장 배선(VDE), 및 제2 전압 연장 배선(VSE)이 표시 영역(DPA)을 둘러싸도록 배치될 수 있다.
비표시 영역(NDA)의 제1 변(LS1)에는 복수의 구동 집적 회로(IC)에 연결하기 위해 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)이 서로 이격되어 교번하여 배치될 수 있다. 교번하여 배치되는 복수의 제1 전압 패턴(VDA)과 복수의 제2 전압 패턴(VSA)은 DC 전압이 각각 인가되어, 비표시 영역(NDA)의 제1 변(LS1)에서 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
비표시 영역(NDA)의 제2 변(LS2)에는 복수의 제1 서브 전압 패턴(SVDA)과 복수의 제2 서브 전압 패턴(SVSA)이 서로 이격되어 교번하여 배치될 수 있다. 비표시 영역(NDA)의 제2 변(LS2)에는 상술한 발광 소자(30)의 정렬을 위한 정렬 신호가 인가될 수 있다. 이 정렬 신호 중 제1 정렬 신호는 복수의 제1 서브 전압 패턴(SVDA)을 통해 제1 전압 배선(VDL)으로 인가되고 제2 정렬 신호는 복수의 제2 서브 전압 패턴(SVSA)을 통해 제2 전압 배선(VSL)으로 인가될 수 있다. 즉, 복수의 제1 서브 전압 패턴(SVDA)과 복수의 제2 서브 전압 패턴(SVSA)을 서로 이격하여 배치함으로써, 제1 정렬 신호와 제2 정렬 신호가 인가될 수 있도록 할 수 있다. 또한, 복수의 제1 서브 전압 패턴(SVDA)은 제1 전압 배선(VDL)과 연결되고 복수의 제2 서브 전압 패턴(SVSA)은 제2 전압 배선(VSL)과 연결되므로, DC 전압이 각각 인가될 수 있다. 따라서, 비표시 영역(NDA)의 제2 변(LS2)에서 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
비표시 영역(NDA)의 제3 변(LS3)에는 제1 전압 연장 배선(VDE)이 배치되고, 비표시 영역(NDA)의 제4 변(LS4)에는 제2 전압 연장 배선(VSE)이 배치될 수 있다. 제1 전압 연장 배선(VDE)은 제3 변(LS3)을 완전히 둘러싸고 제1 전압 패턴(VDA) 또는 제1 서브 전압 패턴(SVDA)을 통해 DC 전압이 인가되므로, 제3 변(LS3)에서 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다. 제2 전압 연장 배선(VSE)은 제4 변(LS4)을 완전히 둘러싸고 제2 전압 패턴(VSA) 또는 제2 서브 전압 패턴(SVSA)을 통해 DC 전압이 인가되므로, 제4 변(LS4)에서 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
일 실시예에 따른 표시 장치(10)는 표시 영역(DPA)을 둘러싸는 비표시 영역(NDA)의 네 변(LS1, LS2, LS3, LS4)을 둘러싸는 복수의 제1 전압 패턴(VDA), 복수의 제2 전압 패턴(VSA), 복수의 제1 서브 전압 패턴(SVDA), 복수의 제2 서브 전압 패턴(SVSA), 제1 전압 연장 배선(VDE), 및 제2 전압 연장 배선(VSE)을 포함함으로써, 표시 장치(10)의 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
한편, 전술한 도 8의 실시예에서는 제3 변(LS3)에 제1 전압 연장 배선(VDE)이 배치되고, 제4 변(LS4)에 제2 전압 연장 배선(VSE)이 배치된 것을 설명하였다. 그러나, 이에 제한되지 않으며, 제3 변(LS3) 및 제4 변(LS3)에 각각 제1 전압 연장 배선(VDE)들이 배치되거나, 제2 전압 연장 배선(VSE)들이 배치될 수도 있다. 이하, 다른 도면들을 참조하여 다른 실시예에 대해 설명하기로 한다.
도 12는 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 도 13은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 12를 참조하면, 본 실시예에서는 비표시 영역(NDA)의 제1 변(LS1)의 일단과 타단에 제1 전압 패턴(VDA)이 배치되고, 제2 변(LS2)의 일단과 타단에 제1 서브 전압 패턴(SVDA)이 배치되며, 제3 변(LS3)과 제4 변(LS4)에 제1 전압 연장 배선(VDE)이 배치된다는 점에서 전술한 도 8 및 도 11의 실시예와 차이가 있다. 이하, 동일한 구성에 대해 설명을 생략하고 차이가 있는 구성에 대해 설명하기로 한다.
일 실시예에 따르면, 비표시 영역(NDA)의 제1 변(LS1)의 일단과 타단 각각에는 제1 전압 패턴(VDA)이 배치될 수 있다. 제1 변(LS1)에는 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)이 교번하여 배치되지만, 제1 변(LS1)의 중심부에서는 교번 순서가 바뀔 수 있다. 예를 들어, 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA) 순으로 교번하여 배치되다가 제1 변(LS1)의 일부에서 제2 전압 패턴(VSA)과 제1 전압 패턴(VDA) 순으로 교번 순서가 바뀌어 배치될 수 있다. 따라서, 제1 변(LS1)의 일단, 예컨데 좌측 가장자리에는 제1 전압 패턴(VDA)이 배치되고, 제1 변(LS1)의 타단, 예컨데 우측 가장자리에도 제1 전압 패턴(VDA)이 배치될 수 있다.
마찬가지로, 비표시 영역(NDA)의 제2 변(LS2)의 일단과 타단 각각에도 제1 서브 전압 패턴(SVDA)이 배치될 수 있다. 제2 변(LS2)에는 제1 서브 전압 패턴(SVDA)과 제2 서브 전압 패턴(SVSA) 순으로 교번하여 배치되다가 제2 변(LS2)의 일부에서 제2 서브 전압 패턴(SVSA)과 제1 서브 전압 패턴(SVDA) 순으로 교번 순서가 바뀌어 배치될 수 있다. 따라서, 제2 변(LS2)의 일단, 예컨데 좌측 가장자리에는 제1 서브 전압 패턴(SVDA)이 배치되고, 제2 변(LS2)의 타단, 예컨데 우측 가장자리에도 제1 서브 전압 패턴(SVDA)이 배치될 수 있다.
비표시 영역(NDA)의 제3 변(LS3)과 제4 변(LS4) 각각에는 제1 전압 연장 배선(VDE)이 배치될 수 있다. 제3 변(LS3)에 배치된 제1 전압 연장 배선(VDE)은 제1 변(LS1)의 일단에 배치된 제1 전압 패턴(VDA)과 제2 변(LS2)의 일단에 배치된 제1 서브 전압 패턴(SVDA)을 연결할 수 있다. 제4 변(LS4)에 배치된 제1 전압 연장 배선(VDE)은 제1 변(LS1)의 타단에 배치된 제1 전압 패턴(VDA)과 제2 변(LS2)의 타단에 배치된 제1 서브 전압 패턴(SVDA)을 연결할 수 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)의 제3 변(LS3) 및 제4 변(LS4)을 둘러싸는 제1 전압 연장 배선(VDE)들을 포함함으로써, 표시 장치(10)의 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
한편 도 13을 참조하면, 다른 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)의 제3 변(LS3) 및 제4 변(LS4)을 둘러싸는 제2 전압 연장 배선(VDE)들을 포함할 수도 있다.
비표시 영역(NDA)의 제1 변(LS1)의 일단과 타단 각각에는 제2 전압 패턴(VSA)이 배치될 수 있다. 제1 변(LS1)에는 제2 전압 패턴(VSA)과 제1 전압 패턴(VDA)이 순서대로 교번하여 배치되고, 제1 변(LS1)의 중심부에서는 교번 순서가 바뀔 수 있다. 예를 들어, 제2 전압 패턴(VSA)과 제1 전압 패턴(VDA) 순으로 교번하여 배치되다가 제1 변(LS1)의 일부에서 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA) 순으로 교번 순서가 바뀌어 배치될 수 있다. 따라서, 제1 변(LS1)의 일단, 예컨데 좌측 가장자리에는 제2 전압 패턴(VSA)이 배치되고, 제1 변(LS1)의 타단, 예컨데 우측 가장자리에도 제2 전압 패턴(VSA)이 배치될 수 있다.
마찬가지로, 비표시 영역(NDA)의 제2 변(LS2)의 일단과 타단 각각에도 제2 서브 전압 패턴(SVSA)이 배치될 수 있다. 제2 변(LS2)에는 제2 서브 전압 패턴(SVSA)과 제1 서브 전압 패턴(SVDA) 순으로 교번하여 배치되다가 제2 변(LS2)의 일부에서 제1 서브 전압 패턴(SVDA)과 제2 서브 전압 패턴(SVSA) 순으로 교번 순서가 바뀌어 배치될 수 있다. 따라서, 제2 변(LS2)의 일단, 예컨데 좌측 가장자리에는 제2 서브 전압 패턴(SVSA)이 배치되고, 제2 변(LS2)의 타단, 예컨데 우측 가장자리에도 제2 서브 전압 패턴(SVSA)이 배치될 수 있다.
비표시 영역(NDA)의 제3 변(LS3)과 제4 변(LS4) 각각에는 제2 전압 연장 배선(VSE)이 배치될 수 있다. 제3 변(LS3)에 배치된 제2 전압 연장 배선(VSE)은 제1 변(LS1)의 일단에 배치된 제2 전압 패턴(VSA)과 제2 변(LS2)의 일단에 배치된 제2 서브 전압 패턴(SVSA)을 연결할 수 있다. 제4 변(LS4)에 배치된 제2 전압 연장 배선(VSE)은 제1 변(LS1)의 타단에 배치된 제2 전압 패턴(VSA)과 제2 변(LS2)의 타단에 배치된 제2 서브 전압 패턴(SVSA)을 연결할 수 있다.
일 실시예에 따른 표시 장치(10)는 비표시 영역(NDA)의 제3 변(LS3) 및 제4 변(LS4)을 둘러싸는 제2 전압 연장 배선(VSE)들을 포함함으로써, 표시 장치(10)의 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
한편, 표시 장치(10)는 비표시 영역(NDA)의 적어도 하나의 모서리에 얼라인 키가 구비될 수 있다. 얼라인 키는 표시 장치(10)를 제조하는 공정 중에 마스크 등과 기판을 정렬시키기 위해 사용될 수 있다. 얼라인 키 상부에는 얼라인 키 외에 다른 구성층이 배치될 수 없다. 이하, 다른 도면들을 참조하여 얼라인 키를 포함하는 또 다른 실시예에 따른 표시 장치(10)를 개시한다.
도 14는 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다. 도 15는 도 14의 C 영역을 개략적으로 나타낸 평면도이다.
도 14 및 도 15를 참조하면, 표시 장치(10)는 제1 전압 연장 배선(VDE) 및 제2 전압 연장 배선(VSE)을 포함할 수 있다. 본 실시예에서는 제1 전압 연장 배선(VDE)이 제1 서브 전압 패턴(SVDA)과 이격하고 제2 전압 연장 배선(VSE)이 제2 서브 전압 패턴(SVSA)과 이격한다는 점에서 전술한 도 8 내지 도 13의 실시예와 차이가 있다. 이하, 동일한 구성에 대한 설명은 생략하고 차이가 있는 구성에 대해 설명하기로 한다.
표시 장치(10)는 비표시 영역(NDA)의 제3 변(LS3)에 배치된 제1 전압 연장 배선(VDE) 및 제4 변(LS4)에 배치된 제2 전압 연장 배선(VSE)을 포함할 수 있다.
제1 전압 연장 배선(VDE)은 제1 변(LS1)에 배치된 제1 전압 패턴(VDA)과 연결되어 연장될 수 있다. 제1 전압 연장 배선(VDE)은 제2 변(LS2)에 배치된 제1 서브 전압 패턴(SVDA)과 연결되지 않고 이격하여 배치될 수 있다. 즉, 제1 전압 연장 배선(VDE)은 제3 변(LS3)에 배치되어 제1 변(LS1)으로 연장되나 제2 변(LS2)으로 연장되지 않는다.
제2 전압 연장 배선(VSE)은 제1 변(LS1)에 배치된 제2 전압 패턴(VSA)과 연결되어 연장될 수 있다. 제2 전압 연장 배선(VSE)은 제2 변(LS2)에 배치된 제2 서브 전압 패턴(SVSA)과 연결되지 않고 이격하여 배치될 수 있다. 즉, 제2 전압 연장 배선(VSE)은 제4 변(LS4)에 배치되어 제1 변(LS1)으로 연장되나 제2 변(LS2)으로 연장되지 않는다.
제1 전압 연장 배선(VDE)과 제1 서브 전압 패턴(SVDA)이 이격된 영역, 예컨데 제2 변(LS2)과 제3 변(LS3)의 모서리에는 얼라인 키(AL)가 배치될 수 있다. 또한, 제2 전압 연장 배선(VSE)과 제2 서브 전압 패턴(SVSA)이 이격된 영역, 예컨데 제2 변(LS2)과 제4 변(LS4) 사이의 모서리에는 얼라인 키(AL)가 배치될 수 있다.
상술한 바와 같이, 얼라인 키(AL)는 표시 장치(10)의 제조 공정 중 마스크 등과 기판을 정렬시키기 위한 키(key) 역할을 할 수 있다. 얼라인 키(AL) 상에 금속과 같은 광을 반사시키는 다른 레이어(layer)가 배치되는 경우, 정렬 공정이 수행되기 어렵기 때문에 얼라인 키(AL) 상에는 다른 레이어를 배치하지 않을 수 있다.
일 실시예에서는 제2 변(LS2)과 제3 변(LS3)의 모서리에 얼라인 키(AL)가 배치될 수 있도록, 제1 전압 연장 배선(VDE)과 제1 서브 전압 패턴(SVDA)을 이격시킬 수 있다. 또한, 제2 변(LS2)과 제4 변(LS4) 사이의 모서리에 얼라인 키(AL)가 배치될 수 있도록, 제2 전압 연장 배선(VSE)과 제2 서브 전압 패턴(SVSA)을 이격시킬 수 있다.
이 경우, 비표시 영역(NDA)의 제1 변(LS1)에는 복수의 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)이 배치되고, 제3 변(LS3)에는 제1 전압 연장 배선(VDE)이 배치되며, 제4 변(LS4)에는 제2 전압 연장 배선(VSE)이 배치될 수 있다. 복수의 제1 전압 패턴(VDA), 제2 전압 패턴(VSA), 제1 전압 연장 배선(VDE) 및 제2 전압 연장 배선(VSE)에는 DC 전압이 인가되어, 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
그리고, 비표시 영역(NDA)의 제2 변(LS2)에 배치된 복수의 제1 서브 전압 패턴(SVDA)과 복수의 제2 서브 전압 패턴(SVSA)은 제1 전압 연장 배선(VDE) 및 제2 전압 연장 배선(VSE)과 이격되나, 복수의 제1 서브 전압 패턴(SVDA)은 제1 전압 배선(VDL)과 연결되고 복수의 제2 서브 전압 패턴(SVSA)은 제2 전압 배선(VSL)과 연결되므로 DC 전압이 각각 인가될 수 있다. 따라서, 비표시 영역(NDA)의 제2 변(LS2)에서 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
상술한 도 14 및 도 15의 실시예에서는 제3 변(LS3)에 제1 전압 연장 배선(VDE)이 배치되고 제4 변(LS4)에 제2 전압 연장 배선(VSE)이 배치된 것으로 도시하고 설명하였으나, 이에 제한되지 않으며, 도 12와 같이 제3 변(LS3) 및 제4 변(LS4) 각각에 제1 전압 연장 배선(VDE)이 배치될 수도 있고, 도 13과 같이 제3 변(LS3) 및 제4 변(LS4) 각각에 제2 전압 연장 배선(VSE)이 배치될 수도 있다.
도 16은 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 16을 참조하면, 표시 장치(10)는 복수의 제1 분할 패턴(VDP) 및 복수의 제2 분할 패턴(VSP)을 포함할 수 있다. 본 실시예에서는 제1 전압 연장 배선(VDE)이 복수로 분할된 제1 분할 패턴(VDP)들을 포함하고 제2 전압 연장 배선(VSE)이 복수로 분할된 제2 분할 패턴(VSP)들을 포함한다는 점에서 전술한 도 15의 실시예와 차이가 있다. 이하, 하기에서는 동일한 구성에 대해 설명을 생략하고 차이가 있는 구성에 대해 설명하기로 한다.
표시 장치(10)는 비표시 영역(NDA)의 제3 변(LS3)에 배치된 제1 전압 연장 배선(VDE) 및 제4 변(LS4)에 배치된 제2 전압 연장 배선(VSE)을 포함할 수 있다.
제1 전압 연장 배선(VDE)은 복수의 제1 분할 패턴(VDP)을 포함할 수 있다. 복수의 제1 분할 패턴(VDP)은 제3 변(LS3)을 따라 제2 방향(DR2)으로 연장된 섬형의 패턴으로 이루어질 수 있다. 복수의 제1 분할 패턴(VDP)은 제1 변(LS1)에 배치된 제1 전압 패턴(VDA) 및 제2 변(LS2)에 배치된 제1 서브 전압 패턴(SVDA) 각각과 연결되지 않고 이격하여 배치될 수 있다. 즉, 복수의 제1 분할 패턴(VDP)은 제1 변(LS1) 및 제2 변(LS2)으로 연장되지 않는다.
제2 전압 연장 배선(VSE)은 복수의 제2 분할 패턴(VSP)을 포함할 수 있다. 복수의 제2 분할 패턴(VSP)은 제4 변(LS4)을 따라 제2 방향(DR2)으로 연장된 섬형의 패턴으로 이루어질 수 있다. 복수의 제2 분할 패턴(VSP)은 제1 변(LS1)에 배치된 제2 전압 패턴(VSA) 및 제2 변(LS2)에 배치된 제2 서브 전압 패턴(SVSA) 각각과 연결되지 않고 이격하여 배치될 수 있다. 즉, 복수의 제2 분할 패턴(VSP)은 제1 변(LS1) 및 제2 변(LS2)으로 연장되지 않는다.
복수의 제1 분할 패턴(VDP)은 표시 영역(DPA)으로부터 제1 방향(DR1)으로 연장된 복수의 제1 전압 보조 배선(VDM)과 연결될 수 있다. 복수의 제1 전압 보조 배선(VDM)은 표시 영역(DPA)에서 복수의 제1 전압 배선(VDL)과 메쉬 형상으로 연결될 수 있다. 복수의 제2 분할 패턴(VSP)은 표시 영역(DPA)으로부터 제1 방향(DR1)으로 연장된 복수의 제2 전압 보조 배선(VSM)과 연결될 수 있다. 복수의 제2 전압 보조 배선(VSM)은 표시 영역(DPA)에서 복수의 제2 전압 배선(VSL)과 메쉬 형상으로 연결될 수 있다.
비표시 영역(NDA)의 제1 변(LS1)에는 복수의 제1 전압 패턴(VDA)과 제2 전압 패턴(VSA)이 배치되고, 제2 변(LS2)에는 복수의 제1 서브 전압 패턴(SVDA)과 제2 서브 전압 패턴(SVSA)이 배치될 수 있다. 복수의 제1 전압 패턴(VDA), 제2 전압 패턴(VSA), 제1 서브 전압 패턴(SVDA) 및 제2 서브 전압 패턴(SVSA)에는 DC 전압이 인가되어, 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
그리고, 비표시 영역(NDA)의 제3 변(LS3)에 배치된 복수의 제1 분할 패턴(VDP)과 복수의 제2 분할 패턴(VSP)은 제1 전압 연장 배선(VDE) 및 제2 전압 연장 배선(VSE)과 이격되나, 복수의 제1 분할 패턴(VDP)은 제1 전압 보조 배선(VDM)과 연결되고 복수의 제2 분할 패턴(VSP)은 복수의 제2 전압 보조 배선(VSM)과 연결되므로 DC 전압이 각각 인가될 수 있다. 따라서, 비표시 영역(NDA)의 제3 변(LS3) 및 제4 변(LS4)에서 외부로부터 인가될 수 있는 정전기 또는 노이즈 신호를 차단 또는 저감할 수 있다.
상술한 도 16의 실시예에서는 제3 변(LS3)에 제1 분할 패턴(VDP)이 배치되고 제4 변(LS4)에 제2 분할 패턴(VSP)이 배치된 것으로 도시하고 설명하였으나, 이에 제한되지 않으며, 제3 변(LS3) 및 제4 변(LS4) 각각에 제1 분할 패턴(VDP)이 배치될 수도 있고, 제3 변(LS3) 및 제4 변(LS4) 각각에 제2 분할 패턴(VSP)이 배치될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 VDA: 제1 전압 패턴
VSA: 제2 전압 패턴 SVDA: 제1 서브 전압 패턴
SVSA: 제2 서브 전압 패턴 VDL: 제1 전압 배선
VSL: 제2 전압 배선 VDE: 제1 전압 연장 배선
VSE: 제2 전압 연장 배선 VDP: 제1 분할 패턴
VSP: 제2 분할 패턴 LS1~4: 제1 내지 제4 변
VDM: 제1 전압 보조 배선 VSM: 제2 전압 보조 배선

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴;
    상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴;
    상기 비표시 영역의 상기 제1 변과 교차하는 제3 변에 배치되며, 상기 제1 전압 패턴과 연결되는 제1 전압 연장 배선; 및
    상기 비표시 영역의 상기 제3 변과 대향하는 제4 변에 배치되며, 상기 제2 전압 패턴과 연결되는 제2 전압 연장 배선을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전압 패턴은 상기 표시 영역을 사이에 두고 상기 제1 서브 전압 패턴과 대향하고, 상기 제2 전압 패턴은 상기 표시 영역을 사이에 두고 상기 제2 서브 전압 패턴과 대향하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전압 연장 배선은 상기 제1 전압 패턴으로부터 연장되어 상기 제1 서브 전압 패턴에 연결되고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴으로부터 연장되어 상기 제2 서브 전압 패턴에 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전압 연장 배선은 상기 제1 변 및 상기 제2 변으로 연장되고, 상기 제2 전압 연장 배선은 상기 제1 변 및 상기 제2 변으로 연장되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전압 연장 배선은 상기 제1 전압 패턴 및 상기 제1 서브 전압 패턴과 일체로 이루어지고,
    상기 제2 전압 연장 배선은 상기 제2 전압 패턴 및 상기 제2 서브 전압 패턴과 일체로 이루어지며,
    상기 제1 전압 연장 배선과 상기 제2 전압 연장 배선은 동일한 물질로 이루어지는 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 전압 연장 배선은 상기 제1 전압 패턴으로부터 연장되되 상기 제1 서브 전압 패턴과 이격되고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴으로부터 연장되되 상기 제2 서브 전압 패턴과 이격되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전압 연장 배선은 상기 제1 변으로 연장되되 상기 제2 변과 이격되고, 상기 제2 전압 연장 배선은 상기 제1 변으로 연장되되 상기 제2 변과 이격되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 전압 연장 배선은 상기 제1 전압 패턴과 일체로 이루어지고, 상기 제2 전압 연장 배선은 상기 제2 전압 패턴과 일체로 이루어지며,
    상기 제1 전압 연장 배선과 상기 제2 전압 연장 배선은 동일한 물질로 이루어지는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 서브 전압 패턴과 상기 제1 전압 연장 배선 사이 및 상기 제2 서브 전압 패턴과 상기 제2 전압 연장 배선 사이에 각각 배치되는 얼라인 키를 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 전압 패턴은 상기 제1 변의 일단에 배치되고 상기 제1 서브 전압 패턴은 상기 제2 변의 일단에 배치되며,
    상기 제2 전압 패턴은 상기 제1 변의 타단에 배치되고 상기 제2 서브 전압 패턴은 상기 제2 변의 타단에 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제1 서브 전압 패턴에 연결되는 제1 전압 배선; 및
    상기 제2 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제2 서브 전압 패턴에 연결되는 제2 전압 배선을 더 포함하는 표시 장치.
  12. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴;
    상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴;
    상기 비표시 영역의 상기 제1 변과 교차하는 제3 변에 배치되며, 상기 제1 전압 패턴과 이격된 복수의 제1 분할 패턴; 및
    상기 비표시 영역의 상기 제3 변과 대향하는 제4 변에 배치되며, 상기 제2 전압 패턴과 이격된 복수의 제2 분할 패턴을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 제1 분할 패턴 및 상기 복수의 제2 분할 패턴 각각은 섬형상의 패턴으로 이루어지는 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제1 서브 전압 패턴에 연결되는 제1 전압 배선; 및
    상기 제2 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제2 서브 전압 패턴에 연결되는 제2 전압 배선을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 표시 영역을 지나며 상기 제1 전압 배선과 연결되는 제1 전압 보조 배선; 및
    상기 표시 영역을 지나며 상기 제2 전압 배선과 연결되는 제2 전압 보조 배선을 더 포함하며,
    상기 복수의 제1 분할 패턴은 상기 제1 전압 보조 배선과 연결되고, 상기 복수의 제2 분할 패턴은 상기 제2 전압 보조 배선과 연결되는 표시 장치.
  16. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 비표시 영역의 제1 변에 배치되며, 서로 교번하여 배치되는 제1 전압 패턴 및 제2 전압 패턴;
    상기 비표시 영역의 상기 제1 변과 대향하는 제2 변에 배치되며, 서로 교번하여 배치되는 제1 서브 전압 패턴 및 제2 서브 전압 패턴;
    상기 제1 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제1 서브 전압 패턴에 연결되는 제1 전압 배선;
    상기 제2 전압 패턴으로부터 연장되어 상기 표시 영역을 지나 상기 제2 서브 전압 패턴에 연결되는 제2 전압 배선; 및
    상기 비표시 영역의 상기 제1 변과 교차하는 적어도 두 개의 변에 배치되며, 상기 제1 전압 패턴 또는 상기 제2 전압 패턴과 연결되는 복수의 전압 연장 배선을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전압 패턴은 상기 제1 변의 일단과 타단에 각각 배치되고, 상기 제1 서브 전압 패턴은 상기 제2 변의 일단과 타단에 각각 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 전압 연장 배선은 상기 제1 변과 교차하는 제3 변 및 제4 변에 각각 배치되며, 상기 제1 전압 패턴 또는 상기 제1 전압 패턴과 상기 제1 서브 전압 패턴에 연결되는 제1 전압 연장 배선인 표시 장치.
  19. 제16 항에 있어서,
    상기 제2 전압 패턴은 상기 제1 변의 일단과 타단에 각각 배치되고, 상기 제2 서브 전압 패턴은 상기 제2 변의 일단과 타단에 각각 배치되는 표시 장치.
  20. 제19 항에 있어서,
    상기 복수의 전압 연장 배선은 상기 제1 변과 교차하는 제3 변 및 제4 변에 각각 배치되며, 상기 제2 전압 패턴 또는 상기 제2 전압 패턴과 상기 제2 서브 전압 패턴에 연결되는 제2 전압 연장 배선인 표시 장치.
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