KR20220133576A - 회로기판 및 이를 포함하는 패키지 기판 - Google Patents

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KR20220133576A
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KR
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insulating layer
circuit pattern
layer
disposed
width
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KR1020210038864A
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강태규
이동건
정원석
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 회로 기판은 제1 기판층; 및 상기 제1 기판층 상에 배치되는 제2 기판층을 포함하고, 상기 제1 기판층은, 적어도 하나의 제1 절연층; 상기 제1 절연층에 배치되는 제1 회로 패턴; 및 상기 제1 절연층을 관통하며 상기 제1 회로 패턴과 연결되는 제1 비아를 포함하고, 상기 제2 기판층은, 상기 제1 절연층 상에 배치되는 적어도 2개 이상의 제2 절연층; 상기 제2 절연층에 배치되는 제2 회로 패턴; 및 상기 제2 절연층을 관통하며 상기 제2 회로 패턴과 연결되는 제2 비아를 포함하고, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 절연 물질을 포함하고, 상기 제2 비아의 폭은 상기 제1 비아의 폭과 다르다.

Description

회로기판 및 이를 포함하는 패키지 기판{CIRCUIT BOARD AND PACKAGE SUBSTRATE HAVING THE SAME}
실시 예는 회로 기판 및 이를 포함하는 패키지 기판에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 패키지 기판은 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 패키지 기판은 프로세서 칩과 메모리 칩을 하나의 통합 패키지로 제조함으로써, 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 패키지 기판은 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 패키지의 사이즈가 커지고 있으며, 이에 따른 인터포져를 포함한 패키지 기판이 주로 사용되고 있다. 이때, 상기 인터포져는 실리콘 기판으로 구성된다.
그러나, 실리콘 기판과 같은 인터포져의 경우, 인터포져를 제조하기 위한 재료적인 비용이 클 뿐만 아니라, TSV(Through Silicon Via) 형성이 복잡하고 비용도 크다는 문제점이 있다.
또한, 종래에는 패키지 기판으로 실리콘계 인터커넥트 브리지를 포함하는 기판이 사용되고 있다. 다만, 실리콘계 인터커넥트 브리지의 경우, 브리지의 실리콘 재료와 기판의 올가닉 재료 간의 CTE(Coefficient of Thermal Expansion) 미스매치에 의한 신뢰성 이슈가 존재하며, 파워 인테그리티(Power Integrity) 특성이 저하되는 문제가 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
또한, 실시 예에서는 다수의 프로세서 칩이 나란하게(side-by-side) 실장될 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
또한, 실시 예에서는 다수의 프로세서 칩과 함께 메모리 칩이 나란하게 실장될 수 있는 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 기판층; 및 상기 제1 기판층 상에 배치되는 제2 기판층을 포함하고, 상기 제1 기판층은, 적어도 하나의 제1 절연층; 상기 제1 절연층에 배치되는 제1 회로 패턴; 및 상기 제1 절연층을 관통하며 상기 제1 회로 패턴과 연결되는 제1 비아를 포함하고, 상기 제2 기판층은, 상기 제1 절연층 상에 배치되는 적어도 2개 이상의 제2 절연층; 상기 제2 절연층에 배치되는 제2 회로 패턴; 및 상기 제2 절연층을 관통하며 상기 제2 회로 패턴과 연결되는 제2 비아를 포함하고, 상기 제1 절연층과 상기 제2 절연층은 서로 다른 절연 물질을 포함하고, 상기 제2 비아의 폭은 상기 제1 비아의 폭과 다르다.
또한, 상기 제1 절연층은 프리프레그를 포함하고, 상기 제2 절연층은 PID(Photoimageable dielectics)를 포함한다.
또한, 상기 제2 비아의 폭은 상기 제1 비아의 폭보다 작다.
또한, 상기 제2 회로 패턴의 선폭 및 간격 중 적어도 하나는, 상기 제1 회로 패턴의 선폭 및 간격 중 적어도 하나보다 작다.
또한, 상기 제1 절연층은, 제1-1 절연층; 및 상기 제1-1 절연층의 하면에 배치되는 제1-2 절연층을 포함하고, 상기 제1 회로 패턴은, 상기 제1-1 절연층의 상면에 배치되는 제1-1 회로 패턴; 상기 제1-1 절연층과 상기 제1-2 절연층 사이에 배치되는 제1-2 회로 패턴; 및 상기 제1-2 절연층의 하면에 배치되는 제1-3 회로 패턴을 포함하고, 상기 제1 비아는, 상기 제1-1 절연층을 관통하는 제1-1 비아; 및 상기 제1-2 절연층을 관통하는 제1-2 비아를 포함하고, 상기 제1-1 회로 패턴은, 상기 제1-1 절연층의 상면에 매립된 ETS(Embedded Trace Substrate) 구조를 가진다.
또한, 상기 제2 절연층은, 상기 제1-1 절연층의 상면에 배치되는 제2-1 절연층; 및 상기 제2-1 절연층의 상면에 배치되는 제2-2 절연층을 포함하고, 상기 제2 회로 패턴은, 상기 제2-1 절연층의 상면에 배치되는 제2-1 회로 패턴; 및 상기 제2-2 절연층의 상면에 배치되는 제2-2 회로 패턴을 포함하고, 상기 제2 비아는, 상기 제2-1 절연층을 관통하는 제2-1 비아; 및 상기 제2-2 절연층을 관통하는 제2-2 비아를 포함한다.
또한, 상기 제2-1 절연층은, 상기 제1-1 절연층의 상면과 직접 접촉하며, 상기 제1-1 절연층의 상면 및 상기 제1-1 회로 패턴의 상면을 덮으며 배치된다.
또한, 상기 제2-1 비아 및 상기 제2-2 비아의 폭은, 상기 제1-1 비아 및 상기 제1-2 비아의 폭보다 작고, 상기 제2-1 비아의 폭은, 상기 제2-2 비아의 폭과 다르다.
또한, 상기 제1-1 비아 및 상기 제1-2 비아는, 하면의 폭이 상면의 폭보다 크고, 상기 제1-1 비아 및 상기 제1-2 비아의 하면의 폭은, 15㎛ 내지 40㎛의 범위를 만족한다.
또한, 상기 제2-2 회로 패턴은 상기 제2 기판층의 최외측에 배치된 회로 패턴이고, 상기 제2-2 비아는, 상기 제2-2 회로 패턴과 직접 연결되며, 상기 제2-2 비아는, 상면의 폭이 하면의 폭보다 크고, 상기 제2-2 비아의 상면의 폭은, 1㎛ 내지 6㎛의 범위를 만족한다.
또한, 상기 제2-1 비아는 상면의 폭이 하면의 폭보다 크고, 상기 제2-1 비아의 상면의 폭은, 상기 제2-2 비아의 상면의 폭보다 크고, 상기 제1-1 비아의 하면의 폭보다 작다.
또한, 상기 제2-2 회로 패턴은, 제1 칩 실장 영역에 배치되는 제1 패드; 제2 칩 실장 영역에 배치되는 제2 패드; 및 상기 제1 패드와 상기 제2 패드 사이를 연결하는 복수의 트레이스를 포함하고, 상기 트레이스의 선폭은 1㎛ 내지 6㎛의 범위를 만족하고, 상기 복수의 트레이스 사이의 간격은 1㎛ 내지 6㎛의 범위를 만족한다.
또한, 상기 제2-1 회로 패턴의 패드의 폭은, 상기 제2-2 회로 패턴의 상기 제1 및 제2 패드보다 크고, 상기 제1-1 회로 패턴의 패드의 폭보다 작다.
또한, 상기 제2-2 회로 패턴은, 상기 제2-2 절연층의 상면에 형성된 패턴 홈 내에 배치된다.
또한, 상기 제1-1 회로 패턴의 층 구조는, 상기 제1-2 회로 패턴 및 상기 제1-3 회로 패턴의 각각의 층 구조와 다르다.
또한, 상기 제2-1 회로 패턴 및 상기 제2-2 회로 패턴 각각은, 티타늄을 포함하는 제1 도금층; 상기 제1 도금층 상에 배치되고, 구리를 포함하는 제2 금속층; 및 상기 제2 금속층 상에 배치되고, 구리를 포함하는 제3 금속층을 포함한다.
한편, 실시 예에 따른 패키지 기판은 적어도 하나의 제1 절연층과, 상기 제1 절연층에 배치되는 제1 회로 패턴과, 상기 제1 절연층을 관통하는 제1 비아를 포함하는 제1 기판층; 상기 제1 절연층의 상면에 배치되는 제2-1 절연층과, 상기 제2-1 절연층의 상면에 배치되고 최외측 절연층인 제2-2 절연층과, 상기 제2-1 절연층의 상면에 배치되는 제2-1 회로 패턴과, 상기 제2-2 절연층의 상면에 배치되는 제2-2 회로 패턴과, 상기 제2-1 절연층을 관통하는 제2-1 비아와, 상기 제2-2 절연층을 관통하는 제2-2 비아를 포함하는 제2 기판층; 상기 제2-2 회로 패턴 상에 상호 이격되어 배치되는 제1 및 제2 접착부; 상기 제1 및 제2 접착부 상에 각각 배치되는 제1 칩 및 제2 칩; 상기 제2-2 절연층 상에 배치되고, 상기 제1 칩 및 상기 제2 칩을 몰딩하는 몰딩층; 및 상기 제1 회로 패턴 중 최하측에 배치된 회로 패턴의 하면에 배치되는 제3 접착부를 포함하고, 상기 제1 절연층은 프리프레그를 포함하고, 상기 제2-1 절연층 및 상기 제2-2 절연층은 PID(Photoimageable dielectics)를 포함하며, 상기 제2-2 회로 패턴은, 상기 제1 접착부가 배치되는 제1 패드와, 상기 제2 접착부가 배치되는 제2 패드와, 상기 제1 패드와 상기 제2 패드 사이를 연결하는 트레이스를 포함하고, 상기 트레이스는, 1㎛ 내지 6㎛의 범위를 만족한다.
또한, 상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고, 상기 제2 칩은 그래픽 프로세서(GPU)에 대응한다.
또한, 상기 제2-2 회로 패턴은, 상기 제1 패드 또는 상기 제2 패드와 이격되는 제3 패드를 포함하고, 상기 제3 패드 상에 실장되고, 상기 제1 칩 또는 상기 제2 칩과 연결되는 메모리 칩을 더 포함한다.
또한, 상기 제1 칩과 상기 제2 칩 사이의 이격 폭은, 60㎛ 내지 150㎛의 범위를 만족한다.
실시 예의 회로 기판은 제1 기판층 및 제2 기판층을 포함한다. 상기 제2 기판층은 PID를 포함하고, 그에 따라 회로 기판 상에 실장되는 서로 다른 복수의 프로세서 칩에 대응하는 선폭 및 간격의 미세 패턴을 포함할 수 있다. 이에 따라, 실시 예에서는 하나의 회로 기판에 서로 다른 복수의 프로세서 칩을 실장할 수 있으며, 나아가 제한된 공간 내에서 상기 복수의 프로세서 칩 사이를 용이하게 연결할 수 있다. 따라서, 실시 예에서는 상기 복수의 프로세서 칩을 기능에 따라 분리하여 이에 따른 애플리케이션 프로세서의 성능을 향상시킬 수 있다. 나아가, 실시 예에서는 제한된 공간 내에서, 상기 복수의 프로세서 칩 사이를 용이하게 연결할 수 있음에 따라, 패키지 기판의 전체 부피를 줄일 수 있으며, 이에 따른 전자 디바이스를 슬림화할 수 있다.
또한, 실시 예에서는 상기 제2 기판층이 가지는 특징에 의해, 상기 회로 기판에 배치되는 제1 프로세서 칩과 제2 프로세서 칩 사이의 간격을 최소화할 수 있다. 이에 따라, 실시 예에서는 상기 제1 프로세서 칩과 제2 프로세서 칩 사이에서 전달되는 신호의 손실을 최소화할 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 기판층에 포함되는 제1 회로 패턴 및 제1 비아의 사이즈는 상기 제2 기판층에 포함되는 제2 회로 패턴 및 제2 비아의 사이즈보다 클 수 있다. 구체적으로, 상기 제1 기판층을 구성하는 제1 절연층은 프리프레그를 포함하고, 상기 제2 기판층을 구성하는 제2 절연층은 PID를 포함한다. 이에 따라, 상기 제2 기판층에 포함되는 제2 회로 패턴 및 제2 비아의 사이즈는 상기 제1 기판층에 포함되는 제1 회로 패턴 및 제1 비아의 사이즈보다 작을 수 있다. 이때, 실시 예에서는, 제2 기판층에 포함된 제2 비아들의 사이즈가 제1 기판층에 가까워질수록 폭이 증가하고, 상기 제1 기판층에서 멀어질수록 폭이 감소하도록 한다. 이에 따라, 실시 예에서는 상기 제2 기판층에서 상기 제1 기판층으로 전달되는 신호의 전송 손실을 최소화할 수 있으며, 이에 따른 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 하나의 기판에 복수의 프로세서 칩을 나란히 실장할 수 있으며, 이에 따라 비교 예 대비 패키지 기판의 두께를 획기적으로 감소할 수 있다.
또한, 실시 예에서는 하나의 기판에 복수의 프로세서 칩과 함께 메모리 칩을 모두 실장할 수 있어 향상된 신뢰성을 가지는 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있다.
또한, 실시 예에서는 복수의 프로세서 칩 및 메모리 칩 사이를 연결하기 위해, 복수의 회로 기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
도 1은 비교 예에 따른 패키지 기판을 나타낸 단면도이다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 3은 도 2의 제1 기판층의 확대도이다.
도 4는 도 3의 제1 기판층을 구성하는 제1 회로 패턴의 층 구조를 구체적으로 나타낸 도면이다.
도 5는 도 2의 제2 기판층의 확대도이다.
도 6은 도 5의 제2 기판층을 구성하는 제2 회로 패턴의 층 구조를 구체적으로 나타낸 도면이다.
도 7은 도 5의 제2-3 회로 패턴에 대한 평면도이다.
도 8은 도 5의 제2-2 회로 패턴에 대한 평면도이다.
도 9는 도 5의 제2-1 회로 패턴에 대한 평면도이다.
도 10 내지 도 29는 도 2의 회로 기판을 공정 순으로 설명하기 위한 도면이다.
도 30은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 31은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 32는 도 31의 제2 기판층을 나타낸 도면이다.
도 33은 도 32의 제2 기판층의 최외측의 평면도이다.
도 34는 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-비교 예-
도 1은 비교 예에 따른 패키지 기판을 나타낸 단면도이다.
도 1을 참조하면, 비교 예에서는 전자 디바이스의 메인 보드에 신호를 전달하기 위해서, 적어도 2개의 패키지가 요구된다.
비교 예에서의 전자 디바이스에 포함되는 패키지 기판은 적어도 2개 이상의 패키지가 조합된 상태일 수 있다.
비교 예에 따른 패키지 기판은 제1 패키지(10) 및 제2 패키지(20)를 포함한다.
제1 패키지(10)는 프로세서 칩(12)이 실장된 프로세서 패키지이다. 그리고, 제2 패키지(20)는 메모리 칩(23)이 실장된 메모리 패키지이다.
제1 패키지(10)는 프로세서 칩(12)이 실장되는 제1 기판(11)을 포함한다. 상기 제1 기판(11)은 다층 구조를 가지며, 프로세서 칩(12)이 배치되는 일측부 및 제1 접착볼(16)이 배치되는 타측부를 포함한다. 상기 제1 패키지(10)는 팬아웃 구조를 가지며, 상기 타측부에 배치된 제1 접착볼(16)을 이용하여 전자 디바이스의 메인보드(미도시)에 부착된다.
상기 제1 기판(11)에는 프로세서 칩(12)이 실장된다. 상기 프로세서 칩(12)은 다양한 기능이 통합된 통합 프로세서 칩이다. 이에 따라, 상기 프로세서 칩(12)은 제공하는 기능에 수에 비례하여 사이즈가 커진다. 즉, 상기 제1 기판(11)은 프로세서 칩(12)이 실장되며, 상기 프로세서 칩(12)과 전자 디바이스의 메인 모드 사이를 연결하는 기능을 가진다.
한편, 비교 예의 상기 제1 패키지(10)는 제2 기판(15)을 더 포함한다. 상기 제2 기판(15)은 상기 제1 패키지(10)와 상기 제2 패키지(20) 사이를 상호 연결하는 인터포져이다.
즉, 비교 예에서의 패키지 기판은 제2 기판(15)과 같은 인터포져가 필수적으로 포함된다. 그리고, 비교 예에서의 패키지 기판은 상기 인터포져가 가지는 두께에 비례하여 전체 부피가 증가하는 문제점이 있다. 이에 따라, 비교 예의 패키지 기판은 전자 디바이스의 두께가 증가하며, 이에 따른 슬림화에 한계가 있다.
또한, 비교 예에서의 패키지 기판은 상기 제2 기판(15)을 이용하여, 상기 제1 패키지(10)와 제2 패키지(20)를 상호 연결함에 따라, 신호 전송 라인의 길이가 증가하는 문제점이 있다. 즉, 비교 예에서의 패키지 기판에서는, 프로세서 칩(12)의 신호와 메모리 칩(23)의 신호를 상호 전달하기 위해서는, 적어도 상기 제2 기판(15)을 거쳐야 하며, 이에 따라 상기 제2 기판(15)에서의 신호 전송 라인의 길이에 대응하게, 상기 프로세서 칩(12)과 상기 메모리 칩(23) 사이의 신호 전송 거리가 증가하게 된다. 이에 따라, 비교 예에서는 상기 제2 기판(15)에 의해, 상기 프로세서 칩(12)과 상기 메모리 칩(23) 사이의 고속 통신이 어려운 문제가 있다. 나아가, 비교 예에서는 상기 제2 기판(15)에 의한 신호 전송 거리가 증가함에 따라, 노이즈에 취약하고, 이에 따른 통신 성능이 감소하는 문제를 가지고 있다.
한편, 비교 예의 제1 패키지(10)는 제1 기판(11) 상에 배치되는 제2 접착 볼(13)과, 상기 제2 접착 볼(13)과 상기 프로세서 칩(12)을 몰딩하는 제1 몰딩층(14)을 포함한다. 이때, 상기 제1 몰딩층(14)은 상기 프로세서 칩(12)과 상기 제2 접착 볼(13)을 보호한다. 이에 따라, 상기 제1 몰딩층(14)은 상기 프로세서 칩(12)과 상기 제2 접착 볼(13)의 높이에 의해 두께가 결정된다. 그러나, 비교 예에서는 상기 제1 몰딩층(14) 위에 상기 제2 기판(15)이 추가로 배치되며, 이에 따라 상기 제1 몰딩층(14)의 두께는 상기 제2 기판(15)에 의한 영향도 고려해야 하며, 이로 인한 두께가 증가하는 문제를 가진다.
또한, 비교 예의 제2 패키지(20)는 제3 기판(22), 상기 제3 기판(22)에 배치되는 메모리 칩(23) 및 제2 몰딩층(24)을 포함한다.
상기와 같이, 비교 예에서는 프로세서 칩(12)과 메모리 칩(23)을 서로 전기적으로 연결하기 위해서, 적어도 3개의 기판이 요구된다. 또한, 비교 예에서는 적어도 3개의 기판을 서로 접합하기 위한 공정이 필요하며, 이에 따른 제조 공정 수의 증가 및 복잡도에 따른 수율이 감소하는 문제를 가진다. 구체적으로, 비교 예에서는 서로 다른 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 적어도 3개의 기판이 요구된다.
또한, 비교 예에서는 적어도 3개의 기판을 서로 접합하기 위해, 적어도 2개의 접착 볼이 요구된다.
즉, 비교 예에서는 제1 기판(11)과 제2 기판(15)을 연결하기 위한 제2 접착 볼(13) 및 상기 제2 기판(15)과 제3 기판(22)을 연결하기 위한 제3 접착 볼(21)이 요구된다. 이에 따라, 비교 예에 따른 패키지 기판은 복수의 기판의 상호 접합을 위해 적어도 2개 이상의 접착 볼이 요구되므로, 상기 접착 볼의 연결 불량으로 인하여 패키지 기판의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상기 2개 이상의 접착 볼이 두께 방향으로 배치되는 구조를 가지며, 상기 접착 볼이 가지는 두께만큼 패키지 기판의 두께, 나아가 전자 디바이스의 두께가 증가하는 문제점을 가진다.
구체적으로, 상기 제1 기판(11)은 제1 두께(t1)는 120㎛ 내지 150㎛이다. 상기 제1 몰딩층(14), 프로세서 칩(12) 및 제2 접착 볼(13)을 포함하는 제2 두께(t2)는 145㎛ 내지 160㎛이다. 또한, 제2 기판(15)의 제3 두께(t3)는 90㎛ 내지 110㎛이다. 또한, 제1 접착 볼(16)의 제4 두께(t4)는 130㎛ 내지 150㎛이다.
이에 따라, 상기 제1 내지 제4 두께(t1, t2, t3, t4)를 포함하는 제1 패키지(10)의 전체 두께(t8)는 480㎛ 내지 550㎛이다.
또한, 제3 접착 볼(21)의 제5 두께(t5)는 145㎛ 내지 180㎛이다. 또한, 제3 기판(22)의 제6 두께(t6)는 90㎛ 내지 110㎛이다. 또한, 메모리 칩(23) 및 제2 몰딩층(24)을 포함하는 제7 두께(t7)는 370㎛ 내지 400㎛이다. 이에 따라, 상기 제5 두께 내지 제7 두께(t5, t6, t7)를 포함하는 제2 패키지(20)의 전체 두께(t9)는 610㎛ 내지 700㎛이다. 따라서, 비교 예의 패키지 기판의 전체 두께는 1100㎛ 이상을 가진다.
한편, 최근 전자 디바이스의 슬림화로 인해, 상기 패키지 기판의 요구 두께는 1100㎛ 이하이다. 또한, 최근 들어 전자 디바이스의 타입은 폴더블 제품이 주로 이루고 있으며, 상기 폴더블 제품의 특성상, 길이 방향으로의 제약은 적은 반면, 두께 방향으로의 제약은 크다. 그러나, 비교 예의 패키지 기판은 두께 방향으로 복수의 접착 볼을 매개로 복수의 기판이 상호 접합되는 구조를 가짐에 따라, 전자 디바이스에서 요구하는 스펙을 만족하지 못하는 문제가 있다.
또한, 최근 전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 연구되고 있으며, 이에 따라 회로 패턴의 미세화가 요구되고 있다. 그러나, 비교 예의 패키지 기판의 경우, 회로 패턴의 미세화에 한계가 있다. 비교 예의 패키지 기판에 포함된 회로 패턴은 최소 10㎛ 이상의 선폭과, 10㎛ 이상의 간격을 가진다. 또한, 최근 들어 애플리케이션 프로세서(AP: Application Processor)에서 처리되는 기능들의 증가에 따라, 이를 하나의 칩으로 구현하기 어려워지고 있다. 그러나, 비교 예에서 제공되는 회로 패턴의 경우, 상기 하나의 제1 기판(11)에 서로 다른 기능을 하는 2개의 애플리케이션 프로세서(AP)를 실장하는데 어려움이 있다.
실시 예는 이러한 비교 예의 문제점을 해소하기 위한 것으로, 복수의 애플리케이션 프로세서 칩을 하나의 기판이 실장할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
나아가, 실시 예에서는 이러한 비교 예의 문제점을 해소하기 위한 것으로, 애플리케이션 프로세서 칩과 메모리 칩을 나란하게(side by side) 실장할 수 있는 새로운 구조의 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 패키지 기판을 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 패키지 기판과 연결될 수 있다. 상기 패키지 기판에는 다양한 칩이 실장될 수 있다. 크게, 상기 패키지 기판에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 패키지 기판의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 패키지 기판을 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
실시 예
이하에서는 실시 예에 따른 회로 기판 및 상기 회로 기판을 포함하는 패키지 기판에 대해 구체적으로 설명하기로 한다.
도 2는 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 3은 도 2의 제1 기판층의 확대도이고, 도 4는 도 3의 제1 기판층을 구성하는 제1 회로 패턴의 층 구조를 구체적으로 나타낸 도면이고, 도 5는 도 2의 제2 기판층의 확대도이고, 도 6은 도 5의 제2 기판층을 구성하는 제2 회로 패턴의 층 구조를 구체적으로 나타낸 도면이다.
이하에서는 도 2 내지 도 6을 참조하여, 실시 예에 따른 회로 기판(300)의 개략적인 특징에 대해 설명하기로 한다.
도 2 내지 도 6을 참조하면, 회로 기판(300)은 복수의 기판층을 포함한다. 여기에서, 상기 복수의 기판층은 서로 분리된 상태로 제조된 후, 추후 접합층을 통해 서로 접합하는 복수의 기판 구조가 아니라, 회로 기판의 일반적인 적층 제조 공정을 통해 제조된 하나의 기판을 의미한다.
제1 실시 예에서의 회로 기판(300)은 서로 다른 적어도 2개의 칩이 실장될 수 있도록 한다. 예를 들어, 제1 실시 예에서의 회로 기판(300)은 적어도 2개의 프로세서 칩이 실장될 수 있는 복수의 칩 실장 영역을 포함할 수 있다. 이와 다르게, 제1 실시 예에서의 회로 기판(300)은 1개의 프로세서 칩과, 1개의 메모리 칩이 실장될 수 있는 복수의 칩 실장 영역을 포함할 수 있다. 이하에서는, 제1 실시 예의 회로 기판(300)이, 서로 다른 2개의 프로세서 칩이 실장될 수 있는 복수의 칩 실장 영역을 포함하는 것으로 하여 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 회로 기판(300)에는, 1개의 프로세서 칩과, 1개의 메모리 칩이 실장될 수도 있을 것이다.
회로 기판(300)은 제1 기판층(100) 및 제2 기판층(200)을 포함한다.
상기 제1 기판층(100)은 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제1 기판층(100)은 적어도 2층 구조를 가질 수 있다. 예를 들어, 상기 제1 기판층(100)은 적어도 2개의 절연층을 포함할 수 있다. 상기 제1 기판층(100)은 회로 기판에서, 전자 디바이스의 메인 보드와 연결되는 부분일 수 있다.
상기 제2 기판층(200)은 상기 제1 기판층(100)의 제1면 상에 배치된다. 예를 들어, 상기 제1 기판층(100)은 제1면 및 상기 제1면과 반대되는 제2면을 포함한다. 그리고, 상기 제1 기판층(100)의 상기 제2면은 전자 디바이스와의 결합을 위한 접착 볼(추후 설명)이 배치되는 부분일 수 있다. 그리고, 상기 제1 기판층(100)의 상기 제1면은 상기 접착볼이 배치되는 면과 반대되는 면일 수 있다.
상기 제2 기판층(200)은 복수의 층 구조를 가질 수 있다. 예를 들어, 상기 제2 기판층(200)은 적어도 2층의 구조를 가질 수 있다. 예를 들어, 상기 제2 기판층(200)은 적어도 2개의 절연층을 포함할 수 있다. 상기 제2 기판층(200)은 회로 기판에서, 복수의 칩이 실장되는 부분일 수 있다. 예를 들어, 상기 제2 기판층(200)은 제1면 및 제2면을 포함한다. 그리고, 상기 제2 기판층(200)의 제1면은 서로 다른 2개의 칩이 실장되는 부분일 수 있다. 그리고, 상기 제2 기판층(200)의 제2면은 상기 제1 기판층(100)의 제1면과 마주보는 면일 수 있다. 즉, 상기 제2 기판층(200)의 상기 제2면은 상기 제1 기판층(100)의 상기 제1면과 직접 접촉하는 면일 수 있다. 예를 들어, 상기 제1 기판층(100) 및 제2 기판층(200)의 각각의 제1면은 상면을 의미할 수 있고, 제2면은 하면을 의미할 수도 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 각각의 제1면이 하면을 의미할 수도 있고, 제2면이 상면을 의미할 수도 있을 것이다.
상기 제1 기판층(100)은 복수의 제1 절연층(110)을 포함할 수 있다.
예를 들어, 제1 기판층(100)은 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)을 포함할 수 있다. 이때, 도면상에서, 상기 제1 기판층(100)이 절연층의 층 수를 기준으로 3층 구조를 가지는 것으로 도시하였으나, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 기판층(100)은 2층의 절연층을 포함할 수 있으며, 이와 다르게 4층 이상의 절연층을 포함할 수도 있을 것이다.
상기 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 서로 동일한 절연 물질을 포함할 수 있다. 예를 들어, 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 제1 절연 물질을 포함할 수 있다. 예를 들어, 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 프리프레그(prepreg)로 구성될 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
예를 들어, 상기 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 각각 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 수지(110)는 나프탈렌(naphthalene)기가 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
한편, 상기 제1-1 절연층(111)은 상기 제1 기판층(100) 내에서, 제1 최외측에 배치된 제1-1 최외측 절연층일 수 있다. 또한, 상기 제1-3 절연층(113)은 상기 제1 기판층(100) 내에서, 상기 제1 최외측과 반대되는 제2 최외측에 배치된 제1-2 최외측 절연층일 수 있다. 또한, 상기 제1-2 절연층(112)은 상기 제1 기판층(100) 내에서, 내측에 배치되는 제1 내측 절연층일 수 있다. 그리고, 상기 제1 기판층(100)이 4층 이상의 층 구조를 가지는 경우, 상기 제1 내측 절연층은 복수의 층으로 구성될 수 있다.
상기 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 각각 10㎛ 내지 30㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 각각 15㎛ 내지 25㎛의 범위를 만족할 수 있다. 예를 들어, 제1-1 절연층(111), 제1-2 절연층(112) 및 제1-3 절연층(113)은 각각 18㎛ 내지 23㎛의 범위를 만족할 수 있다. 상기 각각의 절연층의 두께는 회로 패턴과 회로 패턴 사이의 거리에 대응할 수 있다. 예를 들어, 제1-1 절연층(111)의 두께는, 제1-1 회로 패턴(121)의 하면과 제1-2 회로 패턴(122)의 상면까지의 거리를 의미할 수 있다. 예를 들어, 제1-2 절연층(112)의 두께는 제1-2 회로 패턴(122)의 하면에서 제1-3 회로 패턴(123)의 상면까지의 거리를 의미할 수 있다. 예를 들어, 제1-3 절연층(113)의 두께는 제1-3 회로 패턴(123)의 하면에서 제1-4 회로 패턴(124)의 상면까지의 거리를 의미할 수 있다.
제1 기판층(100)은 각각의 절연층의 표면에 배치되는 제1 회로 패턴(120)을 포함할 수 있다.
이때, 상기 제1 기판층(100)의 회로 패턴은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들어, 상기 제1 기판층(100)의 회로 패턴 중 제1 최외측에 배치된 회로 패턴은 절연층 내에 매립된 구조를 가질 수 있고, 상기 제1 최외측과 반대되는 제2 최외측에 배치된 회로 패턴은 절연층의 표면 위로 돌출된 구조를 가질 수 있을 것이다.
예를 들어, 상기 제1 기판층(100)은 제1-1 절연층(111)의 제1면에 배치된 제1-1 회로 패턴(121)을 포함한다. 상기 제1-1 회로 패턴(121)은 ETS 구조를 가질 수 있다. 예를 들어, 상기 제1-1 회로 패턴(121)은 상기 제1-1 절연층(111) 내에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제1-1 회로 패턴(121)의 제1면은 상기 제1-1 절연층(111)의 제1면과 동일 평면 상에 위치할 수 있다. 예를 들어, 상기 제1-1 회로 패턴(121)의 상면은 상기 제1-1 절연층(111)의 상면과 동일 평면 상에 위치할 수 있다. 그리고, 상기 제1-1 회로 패턴(121)의 측면 및 하면은 상기 제1-1 절연층(111)에 의해 덮일 수 있다.
즉, 상기 제1-1 회로 패턴(121)은 제1 기판층(100)에 배치된 제1 회로 패턴(120) 중 상기 제2 기판층(200)과 수직 방향으로 가장 인접하게 배치된 회로 패턴이다. 그리고, 상기 제1-1 회로 패턴(121)은 ETS 구조를 가진다. 즉, 상기 제1-1 회로 패턴(121)은 ETS 공법을 통해 제조된 패턴이며, 이에 따라 상기 제1-1 절연층(111)의 제1면에 매립될 수 있다. 이와 같은 ETS 구조는, 절연층 위에 돌출된 구조의 회로 패턴을 제작하는 비교 예 대비, 절연층 내에 회로 패턴이 매립된 구조를 가지기 때문에, 회로 패턴의 미세화가 가능하다. 이에 따라, 실시 예에서는 상기 제2 기판층(200)에 배치되는 제2 회로 패턴(220)과 상기 제1 회로 패턴(120) 사이의 선폭 또는 간격 차이를 최소화할 수 있다. 즉, 상기 제2 기판층(200)의 상기 제2 회로 패턴(220)은 이하에서 설명되는 바와 같이 프로세서 칩의 단자의 규격에 대응하는 미세화된 패턴이다. 이때, 상기 제2 회로 패턴(220)과 가장 인접하게 배치된 상기 제1-1 회로 패턴(121)이 일반 돌출 구조를 가지는 경우, 상기 제2 회로 패턴(220)과 제1-1 회로 패턴(121) 사이의 선폭의 수치로 인해 신호 전송 손실이 증가할 수 있다. 이에 따라, 실시 예에서는 상기 제1-1 회로 패턴(121)이 ETS 구조를 가지도록 하고, 이에 따라 상기 제1-1 회로 패턴(121)과 상기 제2 회로 패턴(220) 사이의 수치(예를 들어, 선폭 및 간격) 차이를 최소화한다. 이에 의해, 실시 예에서는 상기 제2 회로 패턴과 상기 제1-1 회로 패턴(121)의 수치 차이에 의해 발생할 수 있는 신호 전송 손실을 최소할할 수 있다. 나아가, 실시 예에서는 이하에서 설명되는 제2 회로 패턴(220)의 층별 수치 변화를 통해, 상기 제1 회로 패턴과 제2 회로 패턴 사이의 수치 차이를 추가적으로 최소화도록 한다.
상기 제1 기판층(100)은 상기 제1-1 절연층(111)의 제2면에 배치된 제1-2 회로 패턴(122)을 포함한다. 상기 제1-2 회로 패턴(122)은 상기 제1-1 절연층(111)의 제2면 또는 하면에서, 하측 방향으로 돌출될 수 있다. 그리고, 상기 제1-2 회로 패턴(122)의 측면 및 하면은, 상기 제1-2 절연층(112)에 의해 덮일 수 있다.
상기 제1 기판층(100)은 제1-2 절연층(112)의 제2 면 또는 하면에 배치된 제1-3 회로 패턴(123)을 포함한다. 상기 제1-3 회로 패턴(123)은 상기 제1-2 절연층(112)의 제2면 또는 하면에서, 하측 방향으로 돌출될 수 있다. 그리고, 상기 제1-3 회로 패턴(123)의 측면 및 하면은, 상기 제1-3 절연층(113)에 의해 덮일 수 있다.
상기 제1 기판층(100)은 제1-3 절연층(113)의 제2면 또는 하면에 배치된 제1-4 회로 패턴(124)을 포함한다. 상기 제1-4 회로 패턴(124)은 상기 제1-3 절연층(113)의 제2면 또는 하면에서, 하측 방향으로 돌출될 수 있다.
상기 제1-1 회로 패턴(121), 제1-2 회로 패턴(122), 제1-3 회로 패턴(123) 및 제1-4 회로 패턴(124)을 포함하는 제1 회로 패턴(120)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 제1 회로 패턴(120)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(120)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1-1 회로 패턴(121), 제1-2 회로 패턴(122), 제1-3 회로 패턴(123) 및 제1-4 회로 패턴(124) 각각은 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1-1 회로 패턴(121), 제1-2 회로 패턴(122), 제1-3 회로 패턴(123) 및 제1-4 회로 패턴(124) 각각은 9㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1-1 회로 패턴(121), 제1-2 회로 패턴(122), 제1-3 회로 패턴(123) 및 제1-4 회로 패턴(124) 각각은 10㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴(120) 각각의 두께가 7㎛ 미만인 경우에는 상기 제1 회로 패턴의 저항이 증가할 수 있다. 상기 제1 회로 패턴(120) 각각의 두께가 17㎛를 초과하는 경우에는 상기 제1 기판층에서 요구되는 미세패턴을 구현하기 어려울 수 있다.
상기 제1-1 회로 패턴(121), 제1-2 회로 패턴(122), 제1-3 회로 패턴(123) 및 제1-4 회로 패턴(124)을 포함하는 제1 회로 패턴(120)은 패드 및 트레이스를 포함한다. 상기 패드는 비아와 연결되는 비아 패드, 전자 디바이스의 메인 보드와 연결되는 접착 볼(추후 설명)이 배치되는 코어 패드 또는 BGA 패드를 포함할 수 있다. 그리고, 상기 트레이스는 상기 패드와 연결되면서, 전기적 신호를 전달하는 기다란 라인 형태의 배선을 의미할 수 있다. 상기 제1 회로 패턴(120)의 패드(명확하게는 비아 패드)는 20㎛ 내지 50㎛의 범위의 폭을 가질 수 있다. 상기 제1 회로 패턴(120)의 패드는, 22㎛ 내지 40㎛의 범위의 폭을 가질 수 있다. 상기 제1 회로 패턴(120)의 패드는, 25㎛ 내지 35㎛의 범위의 폭을 가질 수 있다. 예를 들어, 상기 제1 기판층(100)은 각각의 절연층 내에 배치되는 제1 비아들을 포함한다. 이때, 상기 제1 절연층(110)은 강화 섬유를 포함하는 프리프레그로 형성된다. 이에 따라, 상기 제1 절연층(110)에서의 제1 비아들은 최소 15㎛ 이상의 사이즈를 가진다. 따라서, 상기 제1 회로 패턴(120)의 패드는 상기 제1 비아들과 연결되기 위해, 상기 제1 비아의 폭보다 큰 폭을 가질 수 있다.
한편, 상기 제1 회로 패턴(120)의 트레이스는 특정 선폭과 특정 간격을 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스의 선폭은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스의 선폭은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스의 선폭은 8㎛ 내지 12㎛의 범위를 가질 수 있다. 또한, 상기 제1 회로 패턴(120)의 트레이스들의 간격은 6㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스들의 간격은 7㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120)의 트레이스들의 간격은 8㎛ 내지 12㎛의 범위를 가질 수 있다.
또한, 상기 제1 기판층(100)은 제1 절연층(110)에 배치되는 제1 비아(130)를 포함한다. 상기 제1 비아(130)는 1개의 제1 절연층을 관통하며 형성될 수 있고, 이와 다르게 적어도 2개의 제1 절연층을 공통으로 관통하며 형성될 수 있다.
상기 제1 비아(130)는 제1-1 절연층(111)을 관통하는 제1-1 비아(131)를 포함한다. 상기 제1-1 비아(131)는 제1면이 상기 제1-1 회로 패턴(121)의 하면과 연결되고, 제2면이 상기 제1-2 회로 패턴(122)의 상면과 연결될 수 있다.
상기 제1 비아(130)는 제1-2 절연층(112)을 관통하는 제1-2 비아(132)를 포함한다. 상기 제1-2 비아(132)는 제1면이 상기 제1-2 회로 패턴(122)의 하면과 연결되고, 제2면이 상기 제1-3 회로 패턴(123)의 상면과 연결될 수 있다.
상기 제1 비아(130)는 제1-3 절연층(113)을 관통하는 제1-3 비아(133)를 포함한다. 상기 제1-3 비아(133)는 제1면이 상기 제1-3 회로 패턴(123)의 하면과 연결되고, 제2면이 상기 제1-4 회로 패턴(124)의 상면과 연결될 수 있다.
상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 서로 동일한 형상을 가질 수 있다. 예를 들어, 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 제1면의 폭과 제2면의 폭이 서로 다른 사다리꼴 형상을 가질 수 있다. 바람직하게, 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 상면의 폭이 하면의 폭보다 작을 수 있다.
상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133) 각각의 폭은 15㎛ 내지 40㎛의 범위를 만족할 수 있다. 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133) 각각의 폭은 18㎛ 내지 35㎛의 범위를 만족할 수 있다. 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133) 각각의 폭은 20㎛ 내지 30㎛의 범위를 만족할 수 있다.
상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 상기와 같이 프리프레그로 구성된 제1 절연층(110)을 관통한다. 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 상기 제1 절연층(110)을 관통하는 비아 홀 내부에 전도성 물질을 충진하여 형성될 수 있다. 이때, 상기 제1 절연층(110) 내에는 강화 섬유가 포함된다. 이에 따라, 상기 제1 절연층(110)에 형성되는 상기 비아 홀, 그리고 상기 비아 홀 내부를 채우는 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 최소 15㎛ 이상의 폭을 가질 수 있다. 이때, 상기에서 설명된 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)의 각각의 폭은, 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133) 각각의 제1면 및 제2면 중 폭이 큰 면에서의 폭을 의미할 수 있다. 예를 들어, 상기 설명된 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133) 각각의 폭은, 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133) 각각의 제2면 또는 하면의 폭을 의미할 수 있다.
한편, 상기 제1-1 비아(131), 상기 제1-2 비아(132) 및 상기 제1-3 비아(133)는 각각의 절연층(110)을 관통하는, 비아 홀(미도시)을 형성하고, 상기 형성된 비아 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 비아 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 비아 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 비아 홀이 형성되면, 상기 비아 홀 내부를 전도성 물질로 충진하여 각각의 비아부를 형성할 수 있다. 상기 비아부들을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 상기 제1 회로 패턴(120) 및 상기 제1 비아(130)는 복수의 층 구조를 가질 수 있다. 다만, 실시 예에서는 상기 제1 회로 패턴(120) 중 하나는 ETS 구조를 가지며, 이에 따라 상기 ETS 구조의 회로 패턴은 다른 회로 패턴과 다른 층 구조를 가질 수 있다.
예를 들어, 제1-1 회로 패턴(121)은 제1-2 회로 패턴(122) 및 제1-3 회로 패턴(123)과 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제1-1 회로 패턴(121)의 층 수는 제1-2 회로 패턴(122) 및 제1-3 회로 패턴(123)의 층 수와 다를 수 있다. 예를 들어, 상기 제1-1 회로 패턴(121)의 층 수는 제1-2 회로 패턴(122) 및 제1-3 회로 패턴(123)의 층 수보다 작을 수 있다.
일 예로 상기 제1-1 회로 패턴(121)은 전해 도금층만을 포함할 수 있다. 이와 다르게, 제1-2 회로 패턴(122)은 시드층(122-1) 및 전해 도금층(122-2)을 포함할 수 있다. 또한, 제1-3 회로 패턴(123)은 시드층(123-1) 및 전해 도금층(123-2)을 포함할 수 있다. 즉, 상기 제1-1 회로 패턴(121)은 제1 기판층의 제조 공정에서, 가장 먼저 형성되는 패턴이며, 이에 따라 최종 공정에서 상기 제1-1 회로 패턴(121)의 시드층은 제거되기 때문이다.
한편, 제1-1 비아(131)는 상기 제1-2 회로 패턴(122)에 대응하게, 시드층(131-1) 및 전해 도금층(131-2)을 포함한다. 또한, 제1-2 비아(132)는 상기 제1-3 회로 패턴(123)에 대응하게, 시드층(132-1) 및 전해 도금층(132-2)을 포함한다.
상기 제1 기판층(100)은 보호층(140)을 포함한다. 상기 보호층(140)은 제1 기판층(100)의 최외측에 배치된 절연층 및 회로 패턴을 보호할 수 있다. 예를 들어, 상기 보호층(140)은 제1-3 절연층(113)의 제2면에 배치될 수 있다. 상기 보호층(140)은 상기 제1-3 절연층(113)의 제2면에 배치된 제1-4 회로 패턴(124)의 하면의 적어도 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
이에 따라, 상기 제1 기판층(100)의 최하측은, 상기 보호층(140)에 의해 덮이는 보호 영역(PP)과, 상기 보호층(140)의 개구부를 통해 노출되는 오픈 영역(OP)을 포함할 수 있다. 그리고, 상기 제1-4 회로 패턴(124)의 하면의 적어도 일부는 상기 오픈 영역(OP)을 통해 외부로 노출될 수 있다.
또한, 상기 제1 기판층(100)의 최상측은 제1 접합 영역 또는 제1 적층 영역(AR1)일 수 있다. 즉, 상기 제1 기판층(100)의 최상측에는 제2 기판층(200)을 구성하는 제2 절연층들이 적층될 수 있다.
상기와 같이, 실시 예에서의 회로기판(300)을 구성하는 제1 기판층(100)은 복수의 층 구조를 가진다. 그리고, 상기 제1 기판층(100)은 상기 회로기판(300)에 강성을 부여할 수 있도록, 프리프레그로 구성된 복수의 절연층들을 포함한다. 상기 제1 기판층(100)은 상기 제2 기판층(200)에서 전달되는 신호를 전자 디바이스의 메인보드로 전달할 수 있다. 이에 따라, 상기 제1 기판층(100)은 전자 디바이스의 메인보드가 가지는 스펙(예를 들어, 패드 수, 패드 간의 간격 등)에 대응하는 규격을 가질 수 있다.
한편, 제2 기판층(200)은 제1 기판층(100) 상에 배치된다. 구체적으로, 상기 제2 기판층(200)은 상기 제1 기판층(100)의 제1면 상에 적층된다. 예를 들어, 상기 제2 기판층(200)을 구성하는 복수의 절연층들은, 상기 제1 기판층(100)을 구성하는 제1 절연층(110) 중 최상측에 배치된 제1-1 절연층(111) 상에 순차적으로 적층될 수 있다.
실시 예에서, 제2 기판층(200)은 재배선층(RDL: Re-Distribution Layer)일 수 있다. 상기 제2 기판층(200)은 서로 다른 종류의 적어도 2개의 칩이 실장되는 실장 영역을 제공한다. 또한, 상기 제2 기판층(200)은 상기 제1 기판층(100)으로부터 전달되는 신호를 상기 실장된 적어도 2개의 칩으로 전달하거나, 상기 적어도 2개의 칩에서 획득 또는 처리되는 신호를 상기 제1 기판층(100)으로 전달할 수 있다.
이에 따라, 상기 제2 기판층(200)은 상기 서로 다른 종류의 적어도 2개의 칩이 실장될 수 있는 배선 구조를 가지며, 나아가 상기 칩과 상기 제1 기판층(100) 사이에서 신호를 전달하기 위한 배선 구조를 가진다.
따라서, 실시 예의 제2 기판층(200)은 층별로 서로 다른 배선 구조를 가질 수 있다. 여기에서, 상기 배선 구조는 회로패턴이 가지는 선폭, 회로 패턴들 사이의 간격, 비아가 가지는 폭 등을 포함할 수 있다.
상기 제2 기판층(200)의 최하측은 상기 제1 기판층(100)의 최상측 상에 적층되는 부분이다. 예를 들어, 상기 제2 기판층(200)은 상기 제1 기판층(100)의 제1 적층 영역(AR1) 상에 적층되는 제2 적층 영역(AR2)을 포함할 수 있다.
또한, 상기 제2 기판층(200)의 최상측은 복수의 칩이 실장되는 칩 실장 영역을 포함할 수 있다. 예를 들어, 상기 제2 기판층(200)의 최상측은 칩이 실장되는 칩 실장 영역(R1)과, 상기 칩 실장 영역(R1) 이외의 영역(R2)을 포함할 수 있다.
그리고, 상기 칩 실장 영역(R1)은 제1 칩이 실장되는 제1 실장 영역(MR1)과, 상기 제1 칩과 다른 종류의 제2 칩이 실장되는 제2 실장 영역(MR2)과, 상기 제1 실장 영역(MR1)과 제2 실장 영역(MR2) 사이를 연결하는 연결 영역(CR)을 포함할 수 있다.
이때, 실시 예에서는 하나의 회로기판(300)에 서로 다른 종류의 복수의 제1 및 제2 칩이 실장될 수 있는 칩 실장 영역을 제공한다. 이때, 상기 제1 및 제2 칩은 비교 예에서, 하나의 칩으로 통합된 애플리케이션 프로세서가 기능에 따라 분리된 제1 및 제2 프로세서 칩일 수 있다.
예를 들어, 실시 예에서 상기 제1 실장 영역(MR1)은 제1 프로세서 칩이 실장되는 영역이고, 상기 제2 실장 영역(MR2)은 상기 제1 프로세서 칩과 다른 종류의 제2 프로세서 칩이 실장되는 영역일 수 있다. 예를 들어, 상기 제1 프로세서 칩은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩 중 어느 하나일 수 있다. 상기 제2 프로세서 칩은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP) 칩 중 상기 제1 프로세서 칩과 다른 종류의 프로세서 칩일 수 있다. 예를 들어, 상기 제1 프로세서 칩은 센트랄 프로세서 칩일 수 있고, 상기 제2 프로레서 칩은 그래픽 프로세서 칩일 수 있다. 즉, 실시 예의 회로 기판은 애플리케이션 프로세서를 기능별로 분리하고, 상기 분리된 기능별로 별개의 프로세서 칩을 하나의 기판 상에 실장하는 다이 스플릿을 위한 회로 기판일 수 있다.
이때, 실시 예에서, 상기 제2 기판층(200)은 회로 패턴의 미세화가 요구된다. 예를 들어, 제2 기판층(200)에서는 제1 기판층(100)과는 다르게, 6㎛ 이하의 선폭을 가지는 미세 패턴이 요구된다. 예를 들어, 상기 제2 기판층(200)에서는 제1 기판층(100)과는 다르게, 5㎛ 이하의 미세 선폭을 가지는 미세 패턴이 요구된다. 예를 들어, 제2 기판층(200)에서는 제1 기판층(100)과는 다르게, 4㎛ 이하의 미세 선폭을 가지는 미세 패턴이 요구된다.
또한, 제2 기판층(200)에서는 제1 기판층(100)과는 다르게, 6㎛ 이하의 간격을 가지는 미세 패턴이 요구된다. 여기에서, 상기 간격은 동일 층에 배치된 회로 패턴의 트레이스들 사이의 이격 간격을 의미할 수 있다. 예를 들어, 제2 기판층(200)에서는 제1 기판층(100)과는 다르게, 5㎛ 이하의 간격을 가지는 미세 패턴이 요구된다. 예를 들어, 제2 기판층(200)에서는 제1 기판층(100)과는 다르게, 4㎛ 이하의 간격을 가지는 미세 패턴이 요구된다. 더욱 바람직하게, 실시 예에서의 제2 기판층(200)의 상기 칩 실장 영역(R1)에 형성된 회로 패턴은 1㎛ 내지 6㎛, 바람직하게 1.2㎛ 내지 5㎛, 더욱 바람직하게, 1.5㎛ 내지 4㎛의 선폭을 가진 미세 패턴이 요구된다. 또한, 실시 예에서의 제2 기판층(200)의 상기 칩 실장 영역(R1)에 형성된 회로 패턴의 트레이스들 사이의 간격은 1㎛ 내지 6㎛, 바람직하게 1.2㎛ 내지 5㎛, 더욱 바람직하게, 1.5㎛ 내지 4㎛이 요구된다.
본 발명의 실시 예의 설명에 앞서, 상기 제2 기판층(200)에서 상기와 같은 선폭 및 간격을 가진 미세 패턴이 요구되는 이유를 설명하기로 한다.
최근, 애플리케이션 프로세서에서 요구되는 기능들이 증가함에 따라, 기능별로 이를 별개로 프로세서 칩으로 구성하고, 이 프로세서 칩들을 실장할 수 있는 회로기판이 요구되고 있다. 이때, 상기 애플리케이션 프로세서에 대해, 기능별로 이를 2개의 프로세서 칩으로 분리한 경우에도, 각각의 프로세서 칩에 구비된 단자(Input/Output)의 수가 증가하고 있다. 이때, 비교 예에서와 같이 하나의 애플리케이션 프로세서 칩에서 모든 기능을 처리하는 경우와는 다르게, 상기 프로세서 칩을 적어도 2개로 분리한 경우, 각각의 프로세서 칩들은 상호 간의 신호를 교환하기 위해 상호 전기적으로 연결되어야 한다.
이때, 상기 각각의 프로세서 칩들 사이의 이격 간격이 큰 경우, 실시 예와 같은 미세 패턴이 요구되지 않을 수 있다. 그러나, 상기 각각의 프로세서 칩들 사이의 이격 간격이 크면, 상호 간의 신호 교환을 위한 통신 속도가 감소할 수 있다. 그리고, 상기 각각의 프로세서 칩들 사이의 이격 간격이 크면, 통신을 위해 필요한 소비 전력이 증가하게 된다. 또한, 각각의 프로세서 칩들 사이의 이격 간격이 크면, 각각의 프로세서 칩들 사이를 연결하는 트레이스의 길이도 증가하게 되고, 이에 따른 노이즈에 취약하여 신호 전송 손실이 증가하는 문제가 있다.
즉, 상기 프로세서 칩들 사이의 간격은 신뢰성을 위해 150㎛ 이하를 가져야 한다. 예를 들어, 상기 프로세서 칩들 사이의 간격은 신뢰성을 위해 120㎛ 이하를 가져야 한다. 예를 들어, 상기 프로세서 칩들 사이의 간격은 신뢰성을 위해 100㎛ 이하를 가져야 한다.
따라서, 상기와 같이 제한된 공간 내에서, 제1 프로세서 칩과 제2 프로세서 칩들 사이의 배선을 모두 연결하기 위해서는, 상기 설명한 바와 같이 특정 선폭 및 특정 간격 이하의 회로 패턴의 미세화가 요구된다.
또한, 종래에는 상기 제1 프로세서 칩과 제2 프로세서 칩 사이의 연결 배선이 X개였다. 그리고, 상기 연결 배선이 X개인 경우에는 상기와 같은 제한된 공간 내에서, 회로 패턴의 미세화 수준이 실시 예와 다를 수 있다.
반면에, 최근 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로, 상기 제1 프로세서 칩 및 상기 제2 프로세서 칩 내에서의 단자의 개수가 점차 증가하고 있는 추세이다. 이에 따라, 최근에는 제1 프로세서 칩과 제2 프로세서 칩 사이의 연결 배선은 종래의 2배 이상(2X) 또는 3배 이상(3X) 또는 10배 이상(10X)일 수 있다.
이에 따라, 하나의 회로 기판에 상기 제1 프로세서 칩과 제2 프로세서 칩 사이의 간격을 최소화하면서 실장하고, 제한된 공간 내에서 상기 제1 프로세서 칩과 상기 제2 프로세서 칩을 서로 연결하기 위해서는, 상기 제2 기판층(200)에 포함된 회로 패턴의 초미세화가 요구된다.
이에 따라, 실시 예에는 상기 제2 기판층(200)을 이용하여 상기에서 요구되는 회로 패턴의 초미세화를 만족하면서, 상기 제1 기판층(100)을 통해 전자 디바이스의 메인 보드와의 연결이 가능하도록 한다.
제2 기판층(200)은 복수의 층 구조를 가질 수 있다. 제2 기판층(200)은 절연층의 층수를 기준으로 적어도 2층 이상일 수 있다.
예를 들어, 제2 기판층(200)은 제2 절연층(210)을 포함할 수 있다.
상기 제2 절연층(210)은 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213)을 포함할 수 있다. 다만, 도면 상에서, 제2 기판층(200)을 구성하는 제2 절연층(210)의 층 수가 3층인 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 제2 절연층(210)의 층수는 2층일 수 있으며, 이와 다르게 4층 이상일 수도 있을 것이다. 다만, 실시 예에서는 상기 제2 절연층(210)이 적어도 2층 이상으로 구성될 수 있도록 하고, 이에 따라 상기 칩 실장 영역(R1)에 실장되는 제1 프로세서 칩 및 제2 프로세서 칩과, 상기 제1 기판층(100) 사이의 배선 연결이 원활히 이루어질 수 있도록 한다.
제2-1 절연층(211)은 제1 기판층(100)의 제1면 상에 배치된다. 명확하게, 상기 제2-1 절연층(211)은 상기 제1 기판층(100)의 제1-1 절연층(111)의 제1면 또는 상면에 배치된다. 상기 제2-1 절연층(211)의 제2면 또는 하면은 상기 제1-1 절연층(111)의 제1면 또는 상면과 직접 접촉할 수 있다. 또한, 제2-1 절연층(211)의 제2면 또는 하면은 상기 제1-1 절연층(111)에 매립된 제1-1 회로 패턴(121)의 제1면 또는 상면과 직접 접촉할 수 있다. 예를 들어, 상기 제2-1 절연층(211)은 상기 제1-1 회로 패턴(121) 및 상기 제1-1 절연층(111)을 덮으며 배치될 수 있다. 이는, 상기 제1 기판층(100)과 제2 기판층(200)이 별개의 접착 볼을 매개로 접합하는 것이 아닌, 상기 제1 기판층(100)의 최상층인 제1-1 절연층(111) 위에 상기 제2 기판층(200)의 최하층인 제2-1 절연층(211)이 바로 적층됨을 의미한다.
상기 제2-2 절연층(212)은 제2-1 절연층(211)의 제1면 또는 상면에 배치된다. 또한, 제2-3 절연층(213)은 상기 제2-2 절연층(212)의 제1면 또는 상면에 배치된다.
이와 같은, 제2 절연층(210)에서의 제2-1 절연층(211)은 상기 제1 기판층(100)과 직접 접촉하는, 제2 기판층(200)의 제1 최외측 절연층 또는 최하측 절연층일 수 있다. 또한, 제2 절연층(210)에서의 제2-3 절연층(213)은 상기 제2 기판층(200)의 제2 최외측 절연층 또는 최상측 절연층일 수 있다. 또한, 제2 절연층(210)에서의 제2-2 절연층(212)은, 내측 절연층일 수 있다. 다만, 실시 예에서, 상기 제2 기판층(200)이 2층 구조를 가지는 경우, 상기 내측 절연층인 제2-2 절연층(212)은 생략될 수 있을 것이다. 또한, 실시 예에서 상기 제2 기판층(200)이 4층 이상의 구조를 가지는 경우, 상기 내측 절연층인 제2-2 절연층(212)은 복수 개일 수 있다.
일 실시 예에서, 상기 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213)을 포함하는 제2 절연층(210)은 제2 절연 물질을 포함할 수 있다. 예를 들어, 상기 제2 절연층(210)은 상기 제1 절연층(110)을 구성하는 제1 절연 물질과 다른 제2 절연 물질을 포함할 수 있다.
바람직하게, 상기 제2 절연층(210)은 초미세화 패턴의 구현이 가능하도록, 강화 섬유를 포함하지 않을 수 있다. 바람직하게, 상기 제2 절연층(210)은 광경화성 수지 또는 감광성 수지를 포함할 수 있다. 예를 들어, 상기 제2 절연층(210)은 PID(Photoimageable dielectics)를 포함할 수 있다.
이를 위해, 제2 절연층(210)은 에폭시 레진, 광 개시제, 실리콘계 필러(Si filler) 및 경화제 등을 포함할 수 있다. 일 예로, 제2 절연층(210)은 광경화성 수지 필름이 적층되거나 광경화성 수지 페이스트 또는 액상이 도포되어 형성될 수 있다. 이때, 하나의 예에서, 광경화성수지 재질은 광경화성 폴리히드록시스티렌(PHS), 광경화성 폴리벤조옥사졸(PBO), 광경화성 폴리이미드(PI), 광경화성 벤조시클로부텐(BCB), 광경화성 폴리실록산, 광경화성 에폭시, 노볼락(Novolac) 수지 중에서 선택된 어느 하나 이상을 포함할 수 있다.
실시 예에서, 상기 제2 기판층(200)을 구성하는 제2 절연층(210)은 PID와 같은 광 경화성 수지를 포함하며, 이에 따라 상대적으로 미세한 회로 패턴 및 비아의 형성이 가능하도록 한다. 예를 들어, 제2 절연층(210)이 PID와 같은 광 경화성 수지를 포함하는 경우, 제2 절연층(210)에서의 비아 홀은 제1 절연층(110)에서의 비아 홀과는 다르게, 노광 및 현상 공정에 의해 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제2 절연층(210)이 광경화성 수지로 구성되도록 하여, 상기 제2 절연층(210)을 관통하는 제2 비아(230)의 미세화가 가능하도록 하면서, 상기 제2 비아(230) 사이즈를 용이하게 조절 가능하도록 한다.
한편, 상기 제2 절연층(210)을 구성하는 각각의 절연층은, 상기 제1 절연층(110)을 구성하는 각각의 절연층보다 얇은 두께를 가질 수 있다. 예를 들어, 상기 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213) 각각은, 3㎛ 내지 20㎛ 사이의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213) 각각은, 4㎛ 내지 18㎛ 사이의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213) 각각은, 6㎛ 내지 15㎛ 사이의 범위의 두께를 가질 수 있다. 상기 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213) 각각의 두께가 3㎛ 미만이면, 상기 제2 절연층(210)에 형성되는 제2 회로 패턴(220)이 안정적으로 보호되지 않을 수 있다. 상기 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213) 각각의 두께가 20㎛를 초과하면, 상기 제2 회로 패턴(220)의 미세화가 어려울 수 있다.
제2 기판층(200)은 제2 회로 패턴(220)을 포함할 수 있다.
상기 제2 회로 패턴(220)은 상기 제2 절연층(210)의 제1면 또는 상면에 배치될 수 있다.
예를 들어, 제2 회로 패턴(220)은 상기 제2-1 절연층(211)의 제1면 또는 상면에 배치된 제2-1 회로 패턴(221)을 포함할 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)은 상기 제2-1 절연층(211)의 제1면 또는 상면 위로 돌출될 수 있다. 상기 제2-1 회로 패턴(221)의 측면 및 상면은 제2-2 절연층(212)에 의해 덮일 수 있다.
상기 제2 회로 패턴(220)은 제2-2 회로 패턴(222)을 포함할 수 있다. 상기 제2-2 회로 패턴(222)은 상기 제2-2 절연층(212)의 제1면 또는 상면에 배치될 수 있다. 상기 제2-2 회로 패턴(222)은 상기 제2-2 절연층(212)의 제1면 또는 상면 위로 돌출될 수 있다. 상기 제2-2 회로패턴(222)의 측면 및 상면은 상기 제2-3 절연층(213)에 의해 덮일 수 있다.
상기 제2 회로 패턴(220)은 제2-3 회로 패턴(223)을 포함할 수 있다. 상기 제2-3 회로 패턴(223)은 상기 제2-3 절연층(213)의 제1면 또는 상면에 배치될 수 있다. 바람직하게, 상기 제2-3 회로 패턴(223)은 상기 제2-3 절연층(213)의 제1면 또는 상면에 매립된 구조를 가질 수 있다. 예를 들어, 상기 제2-3 회로 패턴(223)은 상기 제2-3 절연층(213)에 비아 홀 형성 시, 노광 및 현상 양을 조절함에 따라, 상기 제2-3 절연층(213)의 제1면 또는 상면에 형성되는 회로 패턴 홈(추후 설명)을 채우며 형성될 수 있다. 이에 따라, 실시 예에서는 상기 제2 기판층(200)의 최외측에 배치되는 제2-3 회로 패턴(223)을 안정적으로 보호할 수 있다. 즉, 상기 제2-3 회로 패턴(223)은 추후 제1 프로세서 칩 및 상기 제2 프로세서 칩과 연결되는 패드 및 상기 패드를 서로 연결하는 트레이스를 포함한다. 그리고, 제2-3 회로 패턴(223)의 트레이스는 상기 설명한 바와 같은 초미세화 패턴일 수 있다. 이때, 상기 제2-3 회로 패턴(223)의 트레이스가 상기 제2-3 절연층(213) 위로 돌출된 구조를 가지는 경우, 다양한 외부 요인에 의해 상기 트레이스의 무너짐, 쇼트 및 절연층으로부터 탈락되는 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기 제2-3 회로 패턴(223)이 상기 제2-3 절연층(213) 내에 매립되는 구조를 가지도록 함으로써, 상기와 같은 문제를 해결하여 신뢰성을 향상시키도록 한다.
상기 제2 회로 패턴(220)은 제1 회로 패턴(120)과는 다른 층 구조를 가질 수 있다. 예를 들어, 상기 제2 회로 패턴(220)은 상기 제1 회로 패턴(120)보다 많은 층수를 가질 수 있다. 다만, 상기 제2 회로 패턴(220)은 상기 제1 회로 패턴(120)보다 많은 층 수를 가지지만, 상기 제1 회로 패턴(120)보다는 얇은 두께를 가질 수 있다.
상기 제2 회로 패턴(220)을 구성하는 제2-1 회로 패턴(221), 제2-2 회로 패턴(222) 및 제2-3 회로 패턴(223)은 각각 3층 구조를 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221), 제2-2 회로 패턴(222) 및 제2-3 회로 패턴(223) 각각은, 제1 도금층(220-1), 제2 도금층(220-2) 및 제3 도금층(220-3)을 포함할 수 있다. 상기 제1 도금층(220-1) 및 제2 도금층(220-2)은 시드층일 수 있다.
상기 제1 도금층(220-1)은 스퍼터링 공정을 통해 형성된 티타늄(Ti) 층일 수 있다. 상기 제1 도금층(220-1)은 0.01㎛ 내지 0.15㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 도금층(220-1)은 0.03㎛ 내지 0.12㎛의 두께를 가질 수 있다. 예를 들어, 상기 제1 도금층(220-1)은 0.05㎛ 내지 0.10㎛의 두께를 가질 수 있다. 상기 제1 도금층(220-1)은 제2 도금층(220-2) 및 제3 도금층(220-3)과 상기 제2 절연층(220) 사이의 접합력을 높이기 위해 형성되는 제1 시드층일 수 있다.
상기 제2 도금층(220-2)은 스퍼터링 공정을 통해 형성된 구리(Cu) 층일 수 있다. 상기 제2 도금층(220-2)은 0.01㎛ 내지 0.35㎛의 두께를 가질 수 있다. 예를 들어, 상기 제2 도금층(220-2)은 0.05㎛ 내지 0.32㎛의 두께를 가질 수 있다. 예를 들어, 상기 제2 도금층(220-2)은 0.1㎛ 내지 0.3㎛의 두께를 가질 수 있다. 상기 제2 도금층(220-2)은 제3 도금층(220-3)을 전해 도금하기 위해 형성되는 제2 시드층일 수 있다. 실시 예에서, 상기 제1 도금층(220-1) 및 제2 도금층(220-2)의 두께의 합은 0.5㎛ 이하일 수 있다. 바람직하게, 상기 제1 도금층(220-1) 및 제2 도금층(220-2)의 두께의 합은 0.4㎛ 이하일 수 있다. 더욱 바람직하게, 상기 제1 도금층(220-1) 및 제2 도금층(220-2)의 두께의 합은 0.3㎛ 이하일 수 있다. 상기 제1 도금층(220-1) 및 제2 도금층(220-2)의 두께의 합이 0.5㎛를 초과하면, 상기 제2 회로 패턴(220)의 미세화가 어려울 수 있다. 구체적으로, 제2 회로 패턴(220)의 제조 공정에는, 상기 제1 도금층(220-1) 및 제2 도금층(220-2)을 에칭하여 제거하는 시드층 제거 공정이 포함된다. 이때, 상기 제1 도금층(220-1) 및 제2 도금층(220-2)의 두께가 증가할수록, 상기 시드층 공정에서의 에칭량이 증가하고, 이에 따른 전체적인 제2 회로 패턴(220)의 미세화가 어렵게 된다.
실시 예에서의 제2 회로 패턴(220)의 시드층은 제1 도금층(220-1) 및 제2 도금층(220-2)을 포함한다. 이때, 제1 도금층(220-1) 및 제2 도금층(220-2)은 스퍼터링 공정에 의해 형성되며, 이에 따라 제1 회로 패턴(120)의 시드층 대비 두께를 얇게 할 수 있으며, 이에 따라 상기 제2 회로 패턴(220)의 미세화가 가능할 수 있다.
상기 제3 도금층(220-3)은 상기 제2 도금층(220-2)을 시드층으로 전해 도금하여 형성된 전해 도금층일 수 있다. 상기 제3 도금층(220-3)은 2㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 상기 제3 도금층(220-3)은 3㎛ 내지 11㎛의 범위의 두께를 가질 수 있다. 상기 제3 도금층(220-3)은 4㎛ 내지 10㎛의 범위의 두께를 가질 수 있다.
상기 제3 도금층(220-3)의 두께가 2㎛보다 작으면, 상기 시드층 에칭 공정에서, 상기 제3 도금층(220-3)도 함께 에칭되어, 제2 회로 패턴(220)의 정상적인 구현이 어려울 수 있다. 상기 제3 도금층(220-3)의 두께가 12㎛보다 크면, 상기 제2 회로 패턴(220)의 미세화가 어려울 수 있다.
상기와 같은 층 구조를 가지는 상기 제2 회로 패턴(220)은 각각 3㎛ 내지 13㎛의 범위의 두께를 가질 수 있다. 상기와 같은 층 구조를 가지는 상기 제2 회로 패턴(220)은 각각 4㎛ 내지 12㎛의 범위의 두께를 가질 수 있다. 상기와 같은 층 구조를 가지는 상기 제2 회로 패턴(220)은 각각 5㎛ 내지 11㎛의 범위의 두께를 가질 수 있다. 상기 제2 회로 패턴(220)의 두께가 5㎛보다 작으면, 상기 제2 회로 패턴의 저항이 증가하여 상기 제1 및 제2 프로세서 칩과의 연결에서, 신뢰성이 낮아질 수 있다. 상기 제1 회로 패턴(220) 각각의 두께가 11㎛를 초과하는 경우에는 상기 제2 기판층에서 요구되는 미세패턴을 구현하기 어려울 수 있다.
상기 제2 회로 패턴(220)은 초미세화 패턴일 수 있다. 예를 들어, 상기 제2 회로 패턴(220)은 6㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 제2 회로 패턴(220)은 5㎛ 이하의 선폭을 가질 수 있다. 예를 들어, 제2 회로 패턴(220)은 4㎛ 이하의 선폭을 가질 수 있다. 상기 제2 회로 패턴(220)은 6㎛ 이하의 간격을 가질 수 있다. 상기 간격은 동일 층에 배치된 제2 회로 패턴의 트레이스들 사이의 이격 간격을 의미할 수 있다. 예를 들어, 제2 회로 패턴(220)은 5㎛ 이하의 간격을 가질 수 있다. 예를 들어, 제2 회로 패턴(220)은 4㎛ 이하의 간격을 가질 수 있다.
바람직하게, 상기 제2 회로 패턴(220)은 1㎛ 내지 6㎛의 선폭을 가질 수 있다. 상기 선폭은 상기 제2 회로 패턴(220)을 구성하는 트레이스들의 선폭을 의미할 수 있다. 상기 제2 회로 패턴(220)은 1.2㎛ 내지 5㎛의 범위의 선폭을 가질 수 있다. 상기 제2 회로 패턴(220)은 1.5㎛ 내지 4㎛의 범위의 선폭을 가질 수 있다. 상기 제2 회로 패턴(220)의 선폭이 1㎛보다 작으면, 상기 제2 회로 패턴(220)의 저항이 증가하고, 이에 따른 프로세서 칩과의 정상적인 통신이 어려울 수 있다. 또한, 상기 제2 회로 패턴(220)의 선폭이 1㎛보다 작으면, 상기 제2 회로 패턴(220)이 쉽게 무너짐에 따라 신뢰성 문제가 발생할 수 있다. 상기 제2 회로 패턴(220)의 선폭이 6㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이의 연결이 어려울 수 있다. 예를 들어, 상기 제2 회로 패턴(220)의 선폭이 6㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다. 예를 들어, 상기 제2 회로 패턴(220)의 선폭이 6㎛보다 크면, 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 배치하기 배치 공간이 증가하고, 이에 따른 회로 기판, 나아가 패키지 기판의 전체적인 사이즈가 증가할 수 있다.
상기 제2 회로 패턴(220)은 1㎛ 내지 6㎛의 범위의 간격을 가질 수 있다. 상기 간격은 상기 제2 회로 패턴(220)을 구성하는 트레이스들 사이의 간격을 의미할 수 있다. 상기 제2 회로 패턴(220)은 1.2㎛ 내지 5㎛의 범위의 간격을 가질 수 있다. 상기 제2 회로 패턴(220)은 1.5㎛ 내지 4㎛의 범위의 간격을 가질 수 있다. 상기 제2 회로 패턴(220)의 간격이 1㎛보다 작으면, 상호 이웃하는 트레이스들이 서로 연결되어 전기적 쇼트가 발생하는 문제가 있다. 예를 들어, 상기 제2 회로 패턴(220)의 간격이 6㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다. 예를 들어, 상기 제2 회로 패턴(220)의 간격이 6㎛보다 크면, 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 배치하기 배치 공간이 증가하고, 이에 따른 회로 기판, 나아가 패키지 기판의 전체적인 사이즈가 증가할 수 있다.
한편, 실시 예에서, 상기 설명한 상기 제2 회로 패턴(220)에 대한 선폭 및 간격은, 제2 기판층(200)의 최상측에 배치된 제2-3 회로 패턴(223)의 선폭 및 간격을 의미할 수 있다. 그리고, 제2-1 회로 패턴(221) 및 상기 제2-2 회로 패턴(222)은 상기 제2-3 회로 패턴(223)과 동일한 선폭 및 간격을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 제2-1 회로 패턴(221) 및 상기 제2-2 회로 패턴(222)은 상기 제2-3 회로 패턴(223)와 다른 선폭 및 간격을 가질 수 있다. 예를 들어, 제2-1 회로 패턴(221) 및 상기 제2-2 회로 패턴(222)은 상기 제2-3 회로 패턴(223)보다 큰 선폭 및 큰 간격을 가질 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다. 한편, 상기 제2 회로 패턴(220)은 상기 설명한 트레이스 이외에 패드를 더 포함한다.
구체적으로, 일 예로, 상기 제2-1 회로 패턴(221)의 트레이스 및 제2-2 회로 패턴(222)의 트레이스는 상기 제2-3 회로 패턴(223)의 트레이스와 동일한 선폭 및 간격을 가질 수 있다. 다른 예로, 상기 제2-1 회로 패턴(221)의 트레이스 및 제2-2 회로 패턴(222)의 트레이스는 상기 제2-3 회로 패턴(223)의 트레이스와 다른 선폭 및 간격을 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스 및 제2-2 회로 패턴(222)의 트레이스는 상기 제2-3 회로 패턴(223)의 트레이스보다 큰 선폭 및 간격을 가질 수 있다.
또한, 일 예로, 상기 제2-1 회로 패턴(221)의 패드 및 제2-2 회로 패턴(222)의 패드는 상기 제2-3 회로 패턴(223)의 패드와 다른 폭을 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 패드 및 제2-2 회로 패턴(222)의 패드는 상기 제2-3 회로 패턴(223)의 패드보다 큰 폭을 가질 수 있다. 이에 대해서는 하기에서 구체적으로 설명하기로 한다.
상기 제2 기판층(200)은 제2 절연층(210)에 배치되는 제2 비아(230)를 포함한다. 상기 제2 비아(230)는 1개의 제2 절연층을 관통하며 형성될 수 있고, 이와 다르게 2개 이상의 제2 절연층을 관통하며 형성될 수 있다.
상기 제2 비아(230)는 제2-1 절연층(211)을 관통하는 제2-1 비아(231)를 포함한다. 상기 제2-1 비아(231)는 제1면이 상기 제2-1 회로 패턴(221)의 하면과 연결되고, 제2면이 상기 제1-1 회로 패턴(121)의 상면과 연결될 수 있다.
상기 제2 비아(230)는 제2-2 절연층(212)을 관통하는 제2-2 비아(232)를 포함한다. 상기 제2-2 비아(232)는 제1면이 상기 제2-2 회로 패턴(222)의 하면과 연결되고, 제2면이 상기 제2-1 회로 패턴(221)의 상면과 연결될 수 있다.
상기 제2 비아(230)는 제2-3 절연층(213)을 관통하는 제2-3 비아(233)를 포함한다. 상기 제2-3 비아(233)는 제1면이 상기 제2-3 회로 패턴(223)의 하면과 연결되고, 제2면이 상기 제2-2 회로 패턴(222)의 상면과 연결될 수 있다.
상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 서로 동일한 형상을 가질 수 있다. 예를 들어, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 제1면의 폭과 제2면의 폭이 서로 다른 사다리꼴 형상을 가질 수 있다. 바람직하게, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 상면의 폭이 하면의 폭보다 클 수 있다.
상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 각각 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233) 중 제1 기판층(100)과 가장 가까이 위치한 비아가 가장 큰 폭을 가질 수 있다. 예를 들어, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233) 중 상기 제1 기판층(100)에서 가장 멀리 배치된 비아(예를 들어, 추후 배치될 프로세서 칩과 가장 가까운 비아)가 가장 작은 폭을 가질 수 있다.
다만, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 모두 상기 제1 비아(130)보다는 작은 폭을 가질 수 있다. 이때, 이하에서 기재되는 비아의 폭은 넓은 면에서의 폭을 의미할 수 있다. 예를 들어, 이하에서 설명되는 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 각각의 폭은, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 상면의 폭을 의미할 수 있다.
실시 예에서의 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 제2 절연층(210)의 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213)에 각각 형성된다. 이때, 상기 설명한 바와 같이, 제2-1 절연층(211), 제2-2 절연층(212) 및 제2-3 절연층(213)은 PID로 구성된다. 이에 따라, 상기 제1 절연층(110)에 형성되는 제1 비아(130)에 비교하여, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 사이즈는 작을 수 있다.
예를 들어, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 폭은, 상기 제1 비아(130)의 폭의 1/2 이하일 수 있다. 예를 들어, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 폭은, 상기 제1 비아(130)의 폭의 1/5 이하일 수 있다. 예를 들어, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 폭은, 상기 제1 비아(130)의 폭의 1/10 이하일 수 있다.
구체적으로, 상기 제1 비아(130)는 프리프레그로 구성된 제1 절연층(110)에 형성되기 때문에, 최소 15㎛ 이상의 폭을 가질 수 있다
이에 반하여, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)는 PID로 구성된 제2 절연층(210)에 형성되기 때문에, 1㎛의 수준까지 형성이 가능하다.
상기와 같이, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)의 폭은 상기 제1 비아(130)의 폭 대비 1/10 수준을 가질 수 있다. 이때, 상기 제2-1 비아(231), 상기 제2-2 비아(232) 및 상기 제2-3 비아(233)가 모두 상기 제1 비아(130)의 폭의 1/10 수준을 가지는 경우, 신호 전달 신뢰성이 감소할 수 있다. 예를 들어, 제1-1 비아(131)와 상기 제2-1 비아(231)는 제1-1 회로 패턴(121)을 사이에 두고 상호 연결된다. 이때, 상기 제2-1 비아(231)가 상기 제1-1 비아(131)의 1/10 수준의 폭을 가지는 경우, 상기 제2-1 비아(231)와 상기 제1-1 비아(131) 사이에서의 저항이 증가할 수 있고, 이에 따른 신뢰성에 문제가 발생할 수 있다. 예를 들어, 상기와 같은 경우, 상기 제2-1 비아(231)에서 상기 제1-1 비아(131)로 신호가 전달되는 과정에서, 노이즈에 의한 신호 전송 손실이 증가할 수 있다. 그리고, 상기 전달되는 신호가 5G 이상(6G, 7G ~ etc.)의 고주파(mmWave) 대역(예를 들어, 6GHz, 28GHz, 35GHz) 또는 그 이상의 주파수를 가지는 신호인 경우, 상기 신호 전송 손실에 의한 통신 성능에 더욱 큰 문제가 발생할 수 있다. 이에 따라, 실시 예에서는 상기와 같은 신호 전송 손실의 문제를 해결하도록 한다.
예를 들어, 실시 예에서의 프로세서 칩이 실장되는 부분에서의 제2 비아(230)의 폭은 상기 프로세서 칩에 포함된 단자들의 규격에 따라 미세 폭을 가지도록 한다. 그리고, 실시 예에서 상기 제2 비아(230)는 상기 제1 기판층(100)에 가까워질수록 폭이 점차 증가하도록 할 수 있다. 그리고, 상기 제2 비아(230) 중 상기 제1 기판층(100)과 가장 가까이 배치된 제2-1 비아(231)는 상기 제1 기판층(100)에 형성된 제1 비아(예를 들어, 제1-1 비아(131))에 대응하는 폭을 가질 수 있다.
예를 들어, 상기 설명한 바와 같이 상기 제1-1 비아(131)는 15㎛ 내지 40㎛의 범위의 폭을 가질 수 있다.
그리고, 상기 제2 비아(230) 중 상기 제1-1 비아(131)와 수직 방향으로 가장 인접하게 배치된 제2-1 비아(231)의 폭은 상기 제1-1 비아(131)가 가지는 폭에 대응할 수 있다. 예를 들어, 상기 제2-1 비아(231)의 폭은 4㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-1 비아(231)의 폭은 5㎛ 내지 18㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-1 비아(231)의 폭은 6㎛ 내지 16㎛의 범위를 가질 수 있다. 즉, 상기 제2-1 비아(231)는 상기 제1-1 비아(131)의 폭보다는 크면서, 상기 제2 기판층(200)의 최상측에 배치된 제2-3 비아(233)의 폭보다는 작을 수 있다.
또한, 실시 예에서, 상기 제2 비아(230)는 상기 제1-1 비아(131)와 수직 방향으로 멀어질수록 폭이 점차 감소할 수 있다. 그리고, 상기 제2 비아(230) 중 상기 제1-1 비아(131)와 가장 멀리 이격된 제2-3 비아(233)가 가장 작은 폭을 가질 수 있다. 예를 들어, 상기 제2-3 비아(233)의 폭은 1㎛ 내지 6㎛일 수 있다. 예를 들어, 상기 제2-3 비아(233)의 폭은 1.2㎛ 내지 5㎛일 수 있다. 예를 들어, 상기 제2-3 비아(233)의 폭은 1.5㎛ 내지 4㎛일 수 있다. 실시 예에서, 상기 제2-3 비아(233)의 폭이 1㎛보다 작은 경우, 비아 구현이 어려울 수 있고, 나아가 스킨 이펙트(skin effect)의 증가에 따른 신호 전송 손실이 증가할 수 있다. 또한, 상기 제2-3 비아(233)의 폭이 6㎛보다 큰 경우, 제1 프로세서 칩 및 제2 프로세서 칩을 실장하기 위한 실장 면적이 증가할 수 있고, 이에 따라 제한된 공간 내에서 상기 제1 프로세서 칩 및 제2 프로세서 칩의 실장과, 이들 사이의 배선 연결이 어려울 수 있다.
한편, 실시 예에서, 상기 제2-1 비아(231)와 상기 제2-3 비아(233) 사이에 배치된 제2-2 비아(232)는 상기 제2-1 비아(231)의 폭보다는 작으면서, 상기 제2-3 비아(233)의 폭보다는 클 수 있다. 예를 들어, 상기 제2-2 비아(232)의 폭은 제2-1 비아(231)의 폭과 상기 제2-3 비아(233)의 폭의 사이 값일 수 있다. 예를 들어, 상기 제2-2 비아(232)의 폭은 2㎛ 내지 18㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-2 비아(232)의 폭은 3㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-2 비아(232)의 폭은 4㎛ 내지 12㎛의 범위를 가질 수 있다.
상기와 같이, 실시 예에서는 제2 기판층(200)에 포함된 제2 비아(230)들의 폭이, 제1 기판층(100)에 가까워질수록 증가하도록 하고, 상기 제1 기판층(100)에서 멀어질수록 감소하도록 한다. 이에 따라, 실시 예에서는 상기 프로세서 칩과 상기 제1 기판층 사이에서 발생하는 신호 전송 손실을 최소화할 수 있고, 이에 따른 통신 성능을 향상시킬 수 있다.
한편, 실시 예에서의 회로 기판(300)의 두께(T1)는 비교 예의 제1 패키지(10)의 두께(t8)보다 작을 수 있다.
구체적으로, 회로 기판(300)의 두께(T1)는 비교 예의 제1 패키지(10)의 두께(t8)보다 작을 수 있다. 예를 들어, 상기 회로 기판(300)의 제1 기판층(100)이 제1 절연층의 층수를 기준으로 5층 구조를 가지고, 상기 제2 기판층(200)이 제2 절연층의 층수를 기준으로 3층 구조를 가지는 경우, 상기 회로 기판(300)의 두께(T1)는 400㎛ 이하일 수 있다. 예를 들어, 상기 회로 기판(300)의 제1 기판층(100)이 제1 절연층의 층수를 기준으로 5층 구조를 가지고, 상기 제2 기판층(200)이 제2 절연층의 층수를 기준으로 3층 구조를 가지는 경우, 상기 회로 기판(300)의 두께(T1)는 380㎛ 이하일 수 있다. 예를 들어, 상기 회로 기판(300)의 제1 기판층(100)이 제1 절연층의 층수를 기준으로 5층 구조를 가지고, 상기 제2 기판층(200)이 제2 절연층의 층수를 기준으로 3층 구조를 가지는 경우, 상기 회로 기판(300)의 두께(T1)는 360㎛ 이하일 수 있다.
한편, 실시 예에서 상기 회로 기판(300)의 제1 기판층(100)에 포함된 제1 절연층(110)은 상기 제2 기판층(200)에 포함된 제2 절연층(220)과 동일한 광경화성 수지인 PID로 구성될 수 있다.
다만, 상기 회로 기판(300)의 전체 절연층이 모두 광경화성 수지인 PID로 형성되는 경우, 제품 단가가 상승할 수 있다. 즉, 상기 광경화성 수지인 PID는 프리프레그보다 고가이며, 이에 따라 상기 회로 기판(300)을 모두 PID로 형성하는 경우, 상기 회로 기판(300) 및 이를 포함하는 패키지 기판의 제품 단가가 상승할 수 있다. 또한, 상기 제1 기판층(100)의 제1 절연층(110)들도 PID로 형성되는 경우, 상기 회로 기판(300)의 강성에 문제가 발생할 수 있고, 이에 따른 휨 특성이 저하될 수 있다. 따라서, 실시 예에서는 상기 제1 기판층(100)은 프리프레그로 구성된 제1 절연층(110)으로 구성되도록 한다.
이에 따라, 실시 예의 회로 기판(300)에서 제1 최외측(예를 들어, 최상측)에 배치된 절연층은, 제2 기판층(200)의 제2-3 절연층(213)으로 광 경화성 수지를 포함한다. 이와 다르게, 회로 기판(300)의 제2 최외측(예를 들어, 최하측)에 배치된 절연층은 상기 제1 기판층(100)의 제1-3 절연층(113)으로 프리프레그를 포함할 수 있다.
이하에서는, 상기 제2 기판층(200)에 배치되는 제2 회로 패턴(220)에 대해 더욱 구체적으로 설명하기로 한다.
도 7은 도 5의 제2-3 회로 패턴에 대한 평면도이고, 도 8은 도 5의 제2-2 회로 패턴에 대한 평면도이며, 도 9는 도 5의 제2-1 회로 패턴에 대한 평면도이다.
도 7을 참조하면, 제2 기판층(200)은 칩 실장 영역(R1)을 포함한다. 그리고, 상기 칩 실장 영역(R1)은 제1 칩이 실장되는 제1 실장 영역(MR1)과, 상기 제1 칩과 다른 종류의 제2 칩이 실장되는 제2 실장 영역(MR2)과, 상기 제1 실장 영역(M1)과 제2 실장 영역(MR2) 사이를 연결하는 연결 영역(CR)을 포함할 수 있다.
그리고, 제2-3 회로 패턴(223)은 상기 칩 실장 영역(R1)에 배치될 수 있다. 상기 제2-3 회로 패턴(223)은 상기 제2 기판층(200)에 포함되는 제2 회로 패턴(220) 중 최외측에 배치된 최외측 회로 패턴이라고 할 수 있다.
상기 제2-3 회로 패턴(223)은 상기 제1 실장 영역(MR1)에 배치되는 제1 패드(223P1)와, 상기 제2 실장 영역(MR2)에 배치되는 제2 패드(223P2)와, 상기 제1 패드(223P1)와 상기 제2 패드(223P2) 사이를 연결하며 상기 연결 영역(CR)에 배치되는 트레이스(223T1)를 포함할 수 있다.
상기 제1 패드(223P1)는 상기 제1 실장 영역(MR1)에 배치되는 제1 칩(예를 들어, 제1 프로세서 칩)에 대응할 수 있다. 예를 들어, 상기 제1 패드(223P1)는 상기 제1 칩에 포함되는 단자에 대응할 수 있다.
상기 제2 패드(223P2)는 상기 제2 실장 영역(MR2)에 배치되는 제2 칩(예를 들어, 제2 프로세서 칩)에 대응할 수 있다. 예를 들어, 상기 제2 패드(223P2)는 상기 제2 칩에 포함되는 단자에 대응할 수 있다.
상기 트레이스(223T1)는 상기 제1 패드(223P1)와 제2 패드(223P2) 사이를 연결할 수 있다. 구체적으로, 상기 제1 패드(223P1)와 연결되는 제1 칩의 특정 단자와 상기 제2 패드(223P2)와 연결되는 제2 칩의 특정 단자는 서로 연결되며, 이에 따라 상호 신호를 주고받아야 한다. 이에 따라, 상기 트레이스(223T1)는 상기 제1 패드(223P1)와 상기 제2 패드(223P2) 사이를 연결하여, 상기 제1 칩과 상기 제2 칩 사이에서의 통신이 이루어지도록 할 수 있다.
상기 제1 패드(223P1)는 제1 폭(W1)을 가질 수 있다. 상기 제1 폭(W1)은 상기 제1 패드(223P1)와 연결되는 상기 제2-3 비아(233)의 폭에 대응할 수 있다. 예를 들어, 상기 제1 패드(223P1)의 제1 폭(W1)은 1㎛ 내지 10㎛일 수 있다. 예를 들어, 상기 제1 패드(223P1)의 제1 폭(W1)은 1.5㎛ 내지 9㎛일 수 있다. 예를 들어, 상기 제1 패드(223P1)의 제1 폭(W1)은 2㎛ 내지 8㎛일 수 있다. 다만, 상기 제1 패드(223P1)와 상기 제2-3 비아(233) 사이의 연결 신뢰성을 높이기 위해, 상기 제1 패드(223P1)는 상기 기재된 범위 내에서, 상기 제2-3 비아(233)보다는 큰 제1 폭(W1)을 가질 수 있을 것이다.
상기 제2 패드(223P2)는 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제2 패드(223P2)와 연결되는 상기 제2-2 비아(232)의 폭에 대응할 수 있다. 예를 들어, 상기 제2 패드(223P2)의 제2 폭(W2)은 1㎛ 내지 10㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2 패드(223P2)의 제2 폭(W2)은 1.5㎛ 내지 9㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2 패드(223P2)의 제2 폭(W2)은 2㎛ 내지 8㎛의 범위를 가질 수 있다. 다만, 상기 제2 패드(223P2)는 상기 제2-3 비아(233)와의 연결 신뢰성을 높이기 위해, 상기 기재된 범위 내에서, 상기 제2-3 비아(233)보다는 큰 제2 폭(W2)을 가질 수 있을 것이다.
한편, 상기 제1 패드(223P1)가 가지는 제1 폭(W1)은 상기 제2 패드(223P2)가 가지는 제2 폭(W2)에 대응할 수 있다. 바람직하게, 상기 제1 패드(223P1)의 제1 폭(W1)은 상기 제2 패드(223P2)의 제2 폭(W2)과 동일할 수 있다.
상기 제1 패드(223P1)와 상기 제2 패드(223P2) 사이를 연결하는 트레이스(223T1)는 복수의 부분으로 구분될 수 있다. 여기에서, 상기 복수의 부분으로 구분된다는 것은, 상기 트레이스(223T1)에 배치되는 위치에 따른 구분일 뿐, 상기 트레이스(223T1)가 물리적으로 분리되거나, 서로 다른 또는 구분된 공정에 의해 형성된다는 것은 아니다.
상기 트레이스(223T1)는 상기 제1 실장 영역(MR1)에 배치되고 상기 제1 패드(223P1)와 연결되는 제1 부분(223T1a)을 포함한다. 또한, 상기 트레이스(223T1)는 상기 제2 실장 영역(MR2)에 배치되고 상기 제2 패드(223P2)와 연결되는 제2 부분(223T1b)을 포함한다. 또한, 상기 트레이스(223T1)는 상기 연결 영역(CR)에 배치되고 상기 제1 부분(223T1a)과 상기 제2 부분(223T1b) 사이를 연결하는 제3 부분(223T1c)을 포함할 수 있다.
이때, 상기 설명한 바와 같이, 제한된 공간 내에서, 상기 제1 칩의 실장, 상기 제2 칩의 실장 및 상기 제1 칩과 상기 제2 칩 사이의 연결을 위해서는 상기 트레이스(223T1)의 초미세화가 필요하다. 이를 위해, 실시 예에서는 상기 제2 절연층(210)을 PID로 형성하여, 상기 트레이스(223T1)의 초미세화를 달성할 수 있도록 한다.
바람직하게, 상기 트레이스(223T1)는 제1 선폭(W3)을 가질 수 있다. 예를 들어, 상기 트레이스(223T1)의 제1 선폭(W3)은 1㎛ 내지 6㎛의 범위를 만족할 수 있다. 예를 들어, 상기 트레이스(223T1)의 제1 선폭(W3)은 1.2㎛ 내지 5㎛의 범위를 만족할 수 있다. 예를 들어, 상기 트레이스(223T1)의 제1 선폭(W3)은 1.5㎛ 내지 4㎛의 범위를 만족할 수 있다. 상기 트레이스(223T1)의 제1 선폭(W3)이 1㎛보다 작으면, 상기 트레이스(223T1)의 저항이 증가하고, 이에 따른 프로세서칩들과의 정상적인 통신이 어려울 수 있다. 또한, 상기 트레이스(223T1)의 제1 선폭(W3)이 1㎛보다 작으면, 이의 구현이 어려울 뿐 아니라, 상기 트레이스(223T1)가 다양한 요인에 의해 쉽게 무너지는 신뢰성 문제가 발생할 수 있다. 상기 트레이스(223T1)의 제1 선폭(W3)이 6㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이의 연결이 어려울 수 있다. 예를 들어, 상기 트레이스(223T1)의 제1 선폭(W3)이 6㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다. 예를 들어, 상기 트레이스(223T1)의 제1 선폭(W3)이 6㎛보다 크면, 상기 연결 영역(CR) 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 배치하기 배치 공간이 증가하고, 이에 따른 회로 기판, 나아가 패키지 기판의 전체적인 사이즈가 증가할 수 있다.
한편, 상기 트레이스(223T1)는 제1 간격(W4)을 가질 수 있다. 상기 제1 간격(W4)은 상기 트레이스(223T1)들 사이의 이격 간격을 의미할 수 있다. 상기 트레이스(223T1)의 제1 간격(W4)은 1㎛ 내지 6㎛의 범위를 가질 수 있다. 상기 트레이스(223T1)의 제1 간격(W4)은 1.2㎛ 내지 5㎛의 범위를 가질 수 있다. 상기 트레이스(223T1)의 제1 간격(W4)은 1.5㎛ 내지 4㎛의 범위를 가질 수 있다. 상기 트레이스(223T1)의 제1 간격(W4)이 1㎛보다 작으면, 상호 이웃하는 트레이스들이 서로 연결되어 전기적 쇼트가 발생하는 문제가 있다. 예를 들어, 상기 트레이스(223T1)의 제1 간격(W4)이 6㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다.
도 8을 참조하면, 상기 제2-2 회로 패턴(222)은 패드(222P) 및 트레이스(222T)를 포함할 수 있다. 상기 제2-2 회로 패턴(222)의 패드(222P)는 상기 제2-3 비아(233) 및/또는 제2-2 비아(232)와 연결되는 패드일 수 있다.
상기 제2-2 회로 패턴(222)의 패드(222P)는 상기 제2-3 회로 패턴(223)의 제1 패드(223P1) 및 제2 패드(223P2)와는 다른 제5 폭(W5)을 가질 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 패드(222P)의 제5 폭(W5)은 상기 제2-3 회로 패턴(223)의 제1 패드(223P1)의 제1 폭(W1) 및 제2 패드(223P2)의 제2 폭(W2)보다 클 수 있다.
예를 들어, 상기 제2-2 회로 패턴(222)의 패드(222P)는 상기 제2-2 비아(232)의 폭에 대응할 수 있다. 상기 제2-2 회로 패턴(222)의 패드(222P)의 제5 폭(W5)은 2㎛ 내지 18㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 패드(222P)의 제5 폭(W5)은 3㎛ 내지 15㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 패드(222P)의 제5 폭(W5)은 4㎛ 내지 12㎛의 범위를 가질 수 있다. 다만, 상기 제2-2 회로 패턴(222)의 패드(222P)는 상기 제2-2 비아(232)와의 연결 신뢰성을 높이기 위해, 상기 기재된 범위 내에서, 상기 제2-2 비아(232)보다는 큰 제5 폭(W5)을 가질 수 있을 것이다.
한편, 일 예로, 상기 제2-2 회로 패턴(222)의 트레이스(222T)는 상기 제2-3 회로 패턴(223)의 트레이스(223T1)에 대응하는 제2 선폭(W6) 및 제2 간격(W7)을 가질 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 선폭(W6)은 상기 제2-3 회로 패턴(223)의 트레이스(223T1)의 제1 선폭(W3)에 대응될 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 간격(W7)은 상기 제2-3 회로 패턴(223)의 트레이스(223T1)의 제1 간격(W4)에 대응될 수 있다.
다른 일 예로, 상기 제2-2 회로 패턴(222)의 트레이스(222T)는 상기 제2-3 회로 패턴(223)의 트레이스(223T1)와 다른 제2 선폭(W6) 및 제2 간격(W7)을 가질 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 선폭(W6)은 상기 제2-3 회로 패턴(223)의 트레이스(223T1)의 제1 선폭(W3)보다 클 수 있다.
즉, 실시 예에서, 제2 절연층(210)에 형성되는 제2 회로 패턴(220)의 선폭 및 간격은, 상기 제1 절연층(110)에 형성되는 제1 회로 패턴(120)의 선폭 및 간격보다 작다. 이에 따라, 실시 예에서는 상기 제1 비아 및 제2 비아에 대응하게, 상기 제2 회로 패턴(220)에 대해서도, 상기 제1 기판층(100)으로 가까워질수록 선폭 및 간격이 점차 증가하도록 할 수 있다.
예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 선폭(W6)은 2㎛ 내지 11㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 선폭(W6)은 2.5㎛ 내지 10㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 선폭(W6)은 3㎛ 내지 9㎛의 범위를 만족할 수 있다.
예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 간격(W7)은 2㎛ 내지 11㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 간격(W7)은 2.5㎛ 내지 10㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-2 회로 패턴(222)의 트레이스(222T)의 제2 간격(W7)은 3㎛ 내지 9㎛를 만족할 수 있다.
도 9를 참조하면, 상기 제2-1 회로 패턴(221)은 패드(221P) 및 트레이스(221T)를 포함할 수 있다. 상기 제2-1 회로 패턴(221)의 패드(221P)는 상기 제2-2 비아(232) 및/또는 제2-1 비아(231)와 연결되는 패드일 수 있다.
상기 제2-1 회로 패턴(221)의 패드(221P)는 상기 제2-2 회로 패턴(222)의 패드(222P)와는 다른 제8 폭(W8)을 가질 수 있다.
예를 들어, 상기 제2-1 회로 패턴(221)의 패드(221P)의 제8 폭(W8)은 상기 제2-2 회로 패턴(222)의 패드(222P)의 제5 폭(W5)보다 클 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 패드(221P)는 상기 제2-1 비아(231)의 폭에 대응할 수 있다.
예를 들어, 상기 제2-1 회로 패턴(221)의 패드(221P)의 제8 폭(W8)은 3㎛ 내지 20㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 패드(221P)의 제8 폭(W8)은 4㎛ 내지 18㎛의 범위를 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 패드(221P)의 제8 폭(W8)은 5㎛ 내지 16㎛의 범위를 가질 수 있다. 다만, 상기 상기 제2-1 회로 패턴(221)의 패드(221P)의 제8 폭(W8)은 상기 제2-1 비아(231)와의 연결 신뢰성을 높이기 위해, 상기 기재된 범위 내에서, 상기 제2-2 비아(231)보다 클 수 있다.
한편, 일 예로, 상기 제2-1 회로 패턴(221)의 트레이스(221T)는 상기 제2-2 회로 패턴(222)의 트레이스(222T) 및 제2-3 회로 패턴(223)의 트레이스(223T1)에 대응하는 제3 선폭(W9) 및 제32 간격(W10)을 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 선폭(W9)은 상기 제2-3 회로 패턴(223)의 트레이스(223T1)의 제1 선폭(W3)에 대응될 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 간격(W10)은 상기 제2-3 회로 패턴(223)의 트레이스(223T1)의 제1 간격(W4)에 대응될 수 있다.
다른 일 예로, 상기 제2-1 회로 패턴(221)의 트레이스(221T)는 상기 제2-2 회로 패턴(222)의 트레이스(222T) 및 상기 제2-3 회로 패턴(223)의 트레이스(223T1)와 다른 제3 선폭(W9) 및 제3 간격(W10)을 가질 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 선폭(W9)은 상기 제2-2 회로 패턴(222)의 트레이스(222T) 및 상기 제2-3 회로 패턴(223)의 트레이스(223T1)의 각각의 선폭보다 클 수 있다.
즉, 실시 예에서, 제2 절연층(210)에 형성되는 제2 회로 패턴(220)의 선폭 및 간격은, 상기 제1 절연층(110)에 형성되는 제1 회로 패턴(120)의 선폭 및 간격보다 작다. 이에 따라, 실시 예에서는 상기 제1 비아 및 제2 비아에 대응하게, 상기 제2 회로 패턴(220)에 대해서도, 상기 제1 기판층(100)으로 가까워질수록 선폭 및 간격이 점차 증가하도록 할 수 있다.
예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 선폭(W9)은 3㎛ 내지 13㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 선폭(W9)은 4㎛ 내지 11㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 선폭(W9)은 5㎛ 내지 10㎛의 범위를 만족할 수 있다.
예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 간격(W10)은 3㎛ 내지 13㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 간격(W10)은 4㎛ 내지 11㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2-1 회로 패턴(221)의 트레이스(221T)의 제3 간격(W10)은 5㎛ 내지 10㎛의 범위를 만족할 수 있다.
한편, 상기 설명한 바와 같이 제2 기판층(200)은 상기 제1 기판층과의 수치 차이를 최소화하기 위해, 적어도 2층으로 구성된다. 이때, 상기 제2 기판층(200)이 2층으로 구성되는 경우, 상기 제2 절연층(210)은 제2-1 절연층(211) 및 제2-2 절연층(212) 만을 포함할 수 있다. 그리고, 상기 제2 기판층(200)이 2층 구조를 가지는 경우, 상기에서 설명한 제2-3 회로 패턴(223) 및 제2-3 비아(233)에 대한 특징은, 상기 제2-2 회로 패턴(222) 및 제2-2 비아(232)의 특징이 될 수 있을 것이다.
상기와 같이, 실시 예에서는 제1 기판층(100) 및 제2 기판층(200)을 포함한다.
상기 제1 기판층(100)은 프리프레그를 포함하고, 이에 따라 회로 기판(300)의 강성을 유지하여 휨(warpage) 특성을 개선하여 제품 신뢰성을 향상시키도록 한다. 나아가, 상기 제1 기판층(100)은 전자 디바이스의 메인 보드와 연결되며, 이에 따라, 상기 전자 디바이스의 연결 패드(미도시)에 대응하는 규격의 제1 회로 패턴(120) 및 제1 비아(130)들을 포함한다.
나아가, 제2 기판층(200)은 PID를 포함하고, 이에 따라 복수의 프로세서 칩과의 연결 신뢰성을 향상시킬 수 있도록 한다. 즉, 상기 제2 기판층(200)은 복수의 프로세서 칩과 연결되는 제2 회로 패턴(220)을 포함하며, 이에 따라 상기 복수의 프로세서 칩의 단자에 대응하게 상기 제2 회로 패턴(220)의 패드 및 트레이스의 초미세화가 가능하다. 나아가, 상기 제2 기판층(200)에 배치된 제2 회로 패턴(220) 및 제2 비아(230)는, 상기 제1 기판층(100)으로 가까워질수록 폭이 점차 증가할 수 있다. 이에 따라, 실시 예에서는 상기 제1 기판층(100)과 상기 제2 기판층(200) 사이의 신호 전송 손실을 최소화할 수 있고, 나아가 통신 성능을 향상시킬 수 있다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 10 내지 도 29는 도 2의 회로 기판을 공정 순으로 설명하기 위한 도면이다.
실시 예의 회로 기판의 제조 방법은 제1 기판층(100)을 제조하는 제1 공정 및, 상기 제조된 제1 기판층(100)에 제2 기판층(200)을 제조하는 제2 공정으로 구분될 수 있다.
도 10을 참조하면, 실시 예는 ETS 공법을 이용하여 제1 기판층(100)을 제조하기 위한 기초 자재를 준비하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 캐리어 보드(CB)를 준비할 수 있다. 캐리어 보드(CB)는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 포함할 수 있다. 이때, 도면 상에는 캐리어 절연층(CB1)의 제1면에만 캐리어 금속층(CB2)이 배치된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 실시 예에서의 캐리어 보드(CB)는 캐리어 절연층(CB1)의 제1면 및 상기 제1면과 반대되는 제2면에 상기 캐리어 금속층(CB2)이 형성될 수 있다. 그리고, 캐리어 절연층(CB1)의 양면에 캐리어 금속층이 형성된 경우, 이하에서의 제1 기판층(100)의 제조 공정은, 상기 캐리어 보드(CB)의 양면에서 각각 진행될 수 있다. 예를 들어, 실시 예에서는 캐리어 보드(CB)를 중심으로 이의 상측 및 하측에서 각각 이하의 공정을 진행하여, 한번에 복수의 제1 기판층을 형성할 수 있다. 이하에서는 설명의 편의를 위해, 캐리어 절연층(CB1)의 일면에만 캐리어 금속층(CB2)이 형성되고, 그에 따라 캐리어 보드(CB)의 일측에서만 제1 기판층의 제조 공정이 진행되는 것으로 하여 설명하기로 한다.
상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)에 무전해 도금을 하여 형성할 수 있다. 또한, 실시 예에서는 CCL(Copper Clad Laminate)를 상기 캐리어 보드(CB)로 사용할 수도 있을 것이다.
다음으로, 실시 예에서는 상기 캐리어 금속층(CB2) 상에 제1 금속층(610)을 형성하는 공정을 진행할 수 있다. 상기 제1 금속층(610)는 화학동도금 공정을 진행하여, 상기 캐리어 금속층(CB2) 상에 일정 두께를 가지고 형성될 수 있다.
이어서, 실시 예에서는 도 11에서와 같이, 상기 제1 금속층(610) 상에 제1 마스크(620)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제1 마스크(620)는 상기 제1 금속층(610)의 제1면의 전체를 덮으며 형성될 수 있고, 추후 이를 개방하는 공정을 통해 상기 제1 금속층(610)의 표면을 일부 노출하는 개구부(미도시)를 포함할 수 있다. 즉, 상기 제1 마스크(620)는 상기 제1 금속층(610)의 제1면 중 제1-1 회로 패턴(121)이 형성될 영역을 오픈하는 개구부(미도시)를 포함할 수 있다.
이어서, 실시 예에서는 도 12에 도시된 바와 같이, 상기 제1 금속층(610)을 시드층으로 하여 전해 도금을 진행하는 것에 의해, 상기 제1 마스크(620)의 개구부를 채우는 제1-1 회로 패턴(121)을 형성하는 공정을 진행할 수 있다.
이어서, 실시 예에서는 도 13에 도시된 바와 같이, 상기 제1 금속층(610)에 배치된 제1 마스크(620)를 제거하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1 금속층(610) 상에, 상기 제1-1 회로 패턴(121)을 덮는 제1-1 절연층(111)을 형성하는 공정을 진행할 수 있다. 상기 제1-1 절연층(111)은 프리프레그를 포함할 수 있다.
이어서, 실시 예에서는 도 14에 도시된 바와 같이, 상기 제1-1 절연층(111)에 제1-1 비아 홀(VH1)을 형성하는 공정을 진행할 수 있다. 상기 제1-1 비아 홀(VH1)은 상기 제1-1 절연층(111)을 구성하는 레진 및 강화 섬유를 개방하기 위해, 레이저 공정을 통해 형성될 수 있다.
다음으로, 실시 예에서는 도 15에 도시된 바와 같이, 상기 제1-1 절연층(111)의 표면 및 상기 제1-1 비아 홀(VH1)의 내벽에 시드층(131-1, 122-1)을 형성하는 공정을 진행할 수 있다. 상기 시드층(131-1, 122-1)은 화학동도금 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 실시 예에서는 도 16에 도시된 바와 같이, 상기 제1-1 절연층(111)의 표면에 형성된 시드층(122-1) 상에 제2 마스크(630)를 형성하는 공정을 진행할 수 있다. 이때, 상기 제2 마스크(630)는 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제2 마스크(630)는 상기 제1-1 비아(131)가 형성될 영역을 노출하는 개구부 및 제1-2 회로 패턴(122)이 형성될 영역을 노출하는 개구부를 포함할 수 있다.
다음으로, 실시 예에서는 도 17에 도시된 바와 같이, 상기 시드층(131-1, 122-1)을 이용하여 전해 도금을 진행하여, 상기 제2 마스크(630)의 개구부를 채우는 전해 도금층(131-2, 122-2)을 형성할 수 있다. 이때, 시드층(131-1) 및 전해 도금층(131-2)은 제1-1 비아(131)를 구성할 수 있다. 또한, 시드층(121-1) 및 전해 도금층(121-2)은 제1-2 회로 패턴(122)을 구성할 수 있다.
다음으로, 실시 예에서는 도 18에 도시된 바와 같이, 상기 제2 마스크(630)를 제거하는 공정 및 상기 시드층(122-1)을 에칭하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 시드층(122-1) 중 상기 전해 도금층(122-2)과 수직 방향으로 오버랩되지 않는 부분을 제거하는 시드층 에칭 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 19에 도시된 바와 같이, 도 11 내지 도 18의 공정을 반복하여 진행하여, 다층의 제1 기판층(100)을 형성하는 공정을 진행할 수 있다.
예를 들어, 실시 예에서는 상기 제1-1 절연층(111) 상에 제1-2 절연층(112)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1-2 절연층(112)에 제1-2 비아(132) 및 제1-3 회로 패턴(123)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1-2 절연층(112) 상에 제1-3 절연층(113)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예에서는 상기 제1-3 절연층(113)에 제1-3 비아(133) 및 제1-4 회로 패턴(124)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 20에 도시된 바와 같이, 상기 제1 기판층(100)의 제조가 완료되면, 상기 캐리어보드(CB)를 제거하는 공정을 진행할 수 있다. 또한, 상기 캐리어 보드(CB)가 제거되면, 상기 제1-1 절연층(111)에 형성된 상기 제1-1 회로 패턴(121)의 시드층인 제1 금속층(610)을 애칭하여 제거하는 공정을 진행할 수 있다. 상기와 같이, 실시 예에서는 도 10 내지 도 20의 공정을 진행하여, 제1 기판층(100)을 제조할 수 있다.
다음으로, 도 21에 도시된 바와 같이, 실시 예에서는 상기 제1 기판층(100)의 제1-1 절연층(111) 상에 제2-1 절연층(211)을 적층하는 공정을 진행할 수 있다. 이때, 상기 제2-1 절연층(211)은 상기 제1-1 절연층(111)과 다른 절연물질을 포함할 수 있다. 예를 들어, 상기 제2-1 절연층(211)은 PID를 포함할 수 있다. 상기 제2-1 절연층(211)은 상기 제1 기판층(100)의 ETS 패턴을 덮으며 배치될 수 있다. 구체적으로, 제2-1 절연층(211)은 상기 제1-1 절연층(111)의 제1면 및 상기 제1-1 회로 패턴(121)의 제1면을 덮으며 배치될 수 있다.
한편, 실시 예에서, 상기 제1 기판층(100)에서, 상기 제2-1 절연층(211)이 배치될 면의 반대면에 캐리어 필름(CF)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 기판층(100)의 제1-3 절연층(113)의 제2면에 상기 캐리어 필름(CF)을 형성할 수 있다. 상기 캐리어 필름(CF)은 이하에서 진행되는 제2 기판층(200)의 제조 공정 시에, 상기 제1-3 절연층(113) 및 상기 제1-3 회로 패턴(123)을 보호할 수 있다.
다음으로 도 22에 도시된 바와 같이, 실시 예에서는 상기 제2-1 절연층(211)을 노광하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 제2-1 절연층(211) 상에 제3 마스크(650)를 형성할 수 있다. 이때, 상기 제3 마스크(650)는 제2-1 비아(231)가 형성될 영역에 대응하여 개구부(미도시)를 포함할 수 있다. 이후, 실시 예에서는 상기 제3 마스크(650)의 개구부를 통해 노출된 상기 제2-1 절연층(211)의 일부 영역(A)을 노광하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 23에 도시된 바와 같이, 실시 예에서는 상기 영역(A)을 현상하는 공정을 진행하여, 상기 일부 영역(A)을 제거하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 일부 영역(A)이 제거됨에 따라, 상기 제2-1 절연층(211)에 제2-1 비아 홀(VH2)이 형성될 수 있다.
다음으로, 실시 예에서는 도 24에 도시된 바와 같이, 상기 제1-1 절연층(211) 상에 제3 마스크(650)를 형성하고, 상기 제3 마스크(650)의 개구부 내를 채우는 도금 공정을 진행하여, 제2-1 비아(231) 및 제2-1 회로 패턴(221)을 형성하는 공정을 진행할 수 있다. 이때, 상기 제2-1 비아(231) 및 제2-1 회로 패턴(221)의 제조 공정은 상기 설명한 바와 같이 티타늄을 포함하는 제1 도금층(220-1), 구리를 포함하는 제2 도금층(220-2) 및 구리를 포함하는 제3 도금층(220-3)을 순차적으로 형성하는 공정을 진행하는 것을 포함할 수 있다.
다음으로, 실시 예에서는 도 25에 도시된 바와 같이, 상기 제3 마스크(650)를 제거하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 제2-1 절연층(211)에 제2-2 절연층(212)을 형성하는 공정을 진행할 수 있다. 이어서, 실시 예에서는 상기 제2-2 절연층(212)에 제2-2 비아(232) 및 제2-2 회로 패턴(222)을 형성하는 공정을 진행할 수 있다. 다음으로, 실시 예에서는 상기 제2-2 절연층(212) 상에 제2-3 절연층(213)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 26에 도시된 바와 같이, 1차 노광 및 현상 공정을 진행하여 상기 제2-3 절연층(213)에 제2-3 비아 홀(VH3)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 27에 도시된 바와 같이, 2차 노광 및 현상 공정을 진행하여, 상기 제2-3 절연층(213)의 표면에 패턴 홈(PG)을 형성하는 공정을 진행할 수 있다. 이때, 상기 1차 노광 및 현상의 조건은 상기 2차 노광 및 현상의 조건과 다를 수 있다. 예를 들어, 상기 1차 노광 및 현상은 상기 제2-3 절연층(213)을 관통하는 제2-3 비아 홀(VH3)을 형성하기 위한 조건을 진행될 수 있다. 예를 들어, 상기 2차 노광 및 현상은 상기 제2-3 절연층(213)의 표면에 일정 깊이를 가지는 패턴 홈(PG)을 형성하기 위한 조건으로 진행될 수 있다. 한편, 실시 예에서는 영역별로 서로 다른 투과율을 가지는 마스크(미도시)를 이용하여 상기 제2-3 비아 홀(VH3)과 상기 패턴 홈(PG)을 형성하는 공정을 동시에 진행할 수도 있을 것이다.
다음으로, 실시 예에서는 도 28에 도시된 바와 같이, 상기 제2-3 비아 홀(VH3) 및 상기 패턴 홈(PG)을 채우는 도금 공정을 진행하여, 제2 기판층(200)의 최외측의 제2-3 비아(233) 및 제2-3 회로 패턴(223)을 형성할 수 있다.
다음으로, 실시 예에서는 도 29에 도시된 바와 같이, 상기 제1 기판층(100)의 하측에 형성된 캐리어 필름(CF)을 제거하고, 그에 따라 상기 제1-3 절연층(113)의 제2면에 개구부를 포함하는 보호층(140)을 형성하는 공정을 진행할 수 있다.
도 30은 제1 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 30을 참조하면, 실시 예에서는, 도 2의 회로 기판(300) 상에 복수의 칩이 실장된 구조를 가질 수 있다.
예를 들어, 패키지 기판(500)은 상기 제2 기판층(200)의 최외측에 배치된 제2-3 회로 패턴(223)의 제1 패드(223P1)에 배치되는 제1 접착부(410)를 포함할 수 있다. 또한, 패키지 기판(500)은 상기 제2 기판층(200)의 최외측에 배치된 제2-3 회로 패턴(223)의 제2 패드(223P2)에 배치되는 제2 접착부(440)를 포함할 수 있다.
상기 제1 접착부(410) 및 제2 접착부(440)는 서로 동일한 형상을 가질 수 있고, 이와 다르게 서로 다른 형상을 가질 수 있다.
예를 들어, 상기 제1 접착부(410) 및 제2 접착부(440)는 육면체 형상을 가질 수 있다. 예를 들어, 상기 제1 접착부(410) 및 제2 접착부(440)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접착부(410) 및 제2 접착부(440)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접착부(410) 및 제2 접착부(440)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부(410) 및 제2 접착부(440)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접착부(410) 및 제2 접착부(440)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접착부(410) 및 제2 접착부(440)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 상기 제1 접착부(410) 및 제2 접착부(440)는 솔더볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서는 상기 제1 접착부(410)에 배치되는 제1 칩(420)을 포함할 수 있다. 상기 제1 칩(420)은 제1 프로세서 칩일 수 있다. 예를 들어, 상기 제1 칩(420)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 제1 칩(420)의 단자(425)는 상기 제1 접착부(410)를 통해 상기 제1 패드(223P1)와 전기적으로 연결될 수 있다.
또한, 실시 예에서는 상기 제2 접착부(440)에 배치되는 제2 칩(450)을 포함할 수 있다. 상기 제2 칩(450)은 제2 프로세서 칩일 수 있다. 예를 들어, 상기 제2 칩(450)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 상기 제1 칩(420)과는 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 제2 칩(450)의 단자(455)는 상기 제2 접착부(440)를 통해 상기 제2 패드(223P2)와 전기적으로 연결될 수 있다.
일 예로, 상기 제1 칩(420)은 센트랄 프로세서 칩일 수 있고, 상기 제2 칩(450)은 그래픽 프로세서 칩일 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 제1 칩(420)과 상기 제2 칩(450)은 상기 회로 기판(300) 상에 제1 이격 폭(D1)을 가지고 배치될 수 있다. 상기 제1 이격 폭(D1)은 150㎛ 이하일 수 있다. 예를 들어, 상기 제1 이격 폭(D1)은 120㎛ 이하일 수 있다. 예를 들어, 상기 제1 이격 폭(D1)은 100㎛ 이하일 수 있다.
바람직하게, 상기 제1 이격 폭(D1)은 60㎛ 내지 150㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제1 이격 폭(D1)은 70㎛ 내지 120㎛ 사이의 범위를 가질 수 있다. 바람직하게, 상기 제1 이격 폭(D1)은 80㎛ 내지 110㎛ 사이의 범위를 가질 수 있다. 상기 제1 이격 폭(D1)이 60㎛보다 작으면, 상기 제1 칩(420)과 상기 제2 칩(420)의 상호 간의 간섭에 의해, 상기 제1 칩(420) 또는 상기 제2 칩(420)의 동작 신뢰성에 문제가 발생할 수 있다. 상기 제1 이격 폭(D1)이 60㎛보다 작으면, 상기 제1 이격 폭(D1)에 대응하는 공간 내에, 상기 제1 칩(420)과 상기 제2 칩(420) 사이를 연결하기 위한 배선을 모두 배치하지 못할 수 있다. 상기 제1 이격 폭(D1)이 150㎛보다 크면, 상기 제1 칩(420)과 상기 제2 칩(450) 사이의 거리가 멀어짐에 따라, 신호 전송 손실이 증가할 수 있다. 기 제1 이격 폭(D1)이 150㎛보다 크면, 패키지 기판(500)의 부피가 커질 수 있다.
상기 패키지 기판(500)은 제1 필렛층(430) 및 제2 필렛층(460)을 포함할 수 있다. 제1 필렛층(430)은 상기 제1 기판층(100) 및 상기 제1 칩(420)의 단자(425)를 둘러싸며 배치될 수 있다. 상기 제1 필렛층(430)은 상기 회로 기판과 상기 제1 칩(420) 사이의 공간으로 이물질(예를 들어, 수분)이 침투하는 것을 방지할 수 있다. 제2 필렛층(460)은 상기 제1 기판층(100) 및 상기 제2 칩(450)의 단자(455)를 둘러싸며 배치될 수 있다. 상기 제2 필렛층(460)은 상기 회로 기판과 상기 제2 칩(450) 사이의 공간으로 이물질(예를 들어, 수분)이 침투하는 것을 방지할 수 있다.
상기 패키지 기판(500)은 몰딩층(470)을 포함할 수 있다. 상기 몰딩층(470)은 상기 제1 칩(420) 및 상기 제2 칩(450)을 덮으며 배치될 수 있다. 예를 들어, 상기 몰딩층(470)은 상기 실장된 제1 칩(420) 및 상기 제2 칩(450)을 보호하기 위해 형성되는 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다.
상기 몰딩층(470)은 상기 회로 기판의 최상측에 배치된 제2-3 절연층(213)의 제1면과 직접 접촉할 수 있다. 여기에서, 상기 제2-3 절연층(213)의 제1면에는 솔더 레지스트가 배치되지 않으며, 이에 따라 상기 제2-3 절연층(213)의 제1면은 상기 몰딩층(470)과 직접 접촉할 수 있다. 이때, 상기 몰딩층(470)은 방열 특성을 높이기 위해, 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(470)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(470)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(470)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(470)이 저유전율을 가지도록 하여, 상기 제1 칩(420) 및/또는 상기 제2 칩(450)에서 발생하는 열에 대한 방열 특성을 높일 수 있도록 한다.
한편, 패키지 기판(500)은 상기 회로 기판(300)의 최하측에 배치된 제3 접착부(480)를 포함할 수 있다. 상기 제3 접착부(480)는 상기 보호층(140)을 통해 노출된 상기 제1-4 회로 패턴(124)의 제2 면 또는 하면에 배치될 수 있다.
도 31은 제2 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 32는 도 31의 제2 기판층을 나타낸 도면이며, 도 33은 도 32의 제2 기판층의 최외측의 평면도이다.
도 31 내지 도 33을 참조하면, 제2 실시 예에 따른 회로 기판(300a)은 제1 실시 예에 따른 회로 기판(300) 대비, 칩 실장 영역(R1)이 제3 실장 영역(MR3)을 더 포함할 수 있다.
예를 들어, 제1 실시 예에 따른 회로 기판(300)은 서로 다른 종류의 복수의 프로세서 칩이 실장되는 2개의 실장 영역을 제공하였다. 예를 들어, 제1 실시 예의 회로 기판(300)은 비교 예의 제1 패키지(10)를 대체하기 위한 기판일 수 있다.
이와 다르게, 제2 실시 예에 따른 회로 기판(300a)은 서로 다른 종류의 복수의 프로세서 칩과 함께, 적어도 하나의 메모리 칩이 배치되는 적어도 3개의 실장 영역을 제공할 수 있다. 예를 들어, 제2 실시 예의 회로 기판(300)은 비교 예의 제1 패키지(10) 및 제2 패키지(20)를 대체하기 위한 기판일 수 있다.
회로 기판(300a)은 제1 기판층(100a), 제2 기판층(200a)을 포함할 수 있다.
제1 기판층(100a) 및 제2 기판층(200a)의 기본적 특징은 도 2의 제1 기판층(100) 및 제2 기판층(200)과 실질적으로 동일하며, 이에 대한 상세한 설명은 생략하기로 한다.
상기 제2 기판층(200a)의 칩 실장 영역(R1)은 제1 프로세서 칩이 실장되는 제1 실장 영역(MR1)과, 상기 제1 프로세서 칩과 다른 종류의 제2 프로세서 칩이 실장되는 제2 실장 영역(MR2)과, 제1 메모리 칩이 실장되는 제3 실장 영역(MR3)과, 상기 제1 실장 영역(MR1)과 제2 실장 영역(MR2) 사이를 연결하는 제1 연결 영역(CR1)과, 상기 제1 실장 영역(MR1)과 제3 실장 영역(MR3) 사이를 연결하는 제2 연결 영역(CR2)을 포함할 수 있다.
즉, 실시 예에서는 복수의 프로세서 칩 및 적어도 하나의 메모리 칩을 모두 실장할 수 있는 회로 기판(300a)을 제공한다. 이는, 상기 제2 기판층(200a)을 구성하는 절연층이 PID를 포함하고, 그에 따라 상기 제2 기판층(200a)의 회로패턴들이 초미세화됨에 따라 달성될 수 있다.
실시 예의 제2 기판층(200a)에 포함된 제2-3 회로 패턴(223)은 상기 제3 실장 영역(MR3)에 배치된 제3 패드(223P3)를 포함한다. 상기 제3 실장 영역(MR3)에 포함된 상기 제2-3 회로 패턴(223)의 제3 패드(223P3)는 상기 제1 패드(223P1) 또는 상기 제2 패드(223P2)와 동일한 폭(W11)을 가질 수 있다. 예를 들어, 상기 제3 패드(223P3)는 제11 폭(W11)을 가질 수 있다. 상기 제11 폭(W11)은 상기 제3 패드(223P3)와 연결되는 상기 제2-3 비아(233)의 폭에 대응할 수 있다. 예를 들어, 상기 제3 패드(223P3)의 제11 폭(W11)은 1㎛ 내지 10㎛일 수 있다. 예를 들어, 상기 제3 패드(223P3)의 제11 폭(W11)은 1.5㎛ 내지 9㎛일 수 있다. 예를 들어, 상기 제3 패드(223P3)의 제11 폭(W11)은 2㎛ 내지 8㎛일 수 있다.
또한, 실시 예의 제2 기판층(200a)에 포함된 제2-3 회로 패턴(223)은 상기 제1 패드(223P1)와 상기 제3 패드(223P3)를 연결하는 제2 연결 영역(CR2)에서의 트레이스(223T2)를 포함할 수 있다.
이때, 일 실시 예에서의 상기 제1 연결 영역(CR1)에서의 트레이스(223T1)는 상기 제2 연결 영역(CR2)에서의 트레이스(223T2)와 동일한 선폭 또는 간격을 가질 수 있다.
또한, 다른 실시 예에서의 상기 제1 연결 영역(CR1)에서의 트레이스(223T1)는 상기 제2 연결 영역(CR2)에서의 트레이스(223T2)와 다른 선폭 또는 간격을 가질 수 있다. 즉, 상기 제1 연결 영역(CR1)에서의 트레이스(223T1)는 상기 제1 프로세서 칩과 제2 프로세서 칩 사이의 연결을 위해, 상기에서 설명한 바와 같이 초미세화되어야 한다. 이와 다르게, 상기 제2 연결 영역(CR2)에서는 제1 프로세서 칩과 메모리 칩 사이의 연결이 이루어진다. 이때, 상기 제2 연결 영역(CR2)에서의 연결 배선의 수는 상기 제1 연결 영역(CR1)에서의 연결 배선의 수보다 작다. 이에 따라, 상기 제2 연결 영역(CR2)에서의 트레이스(223T2)는 상기 제1 연결 영역(CR1)에서의 트레이스(223T1)만큼 초미세화된 선폭 또는 간격이 필요하지 않을 수 있다.
이에 따라, 상기 제2 연결 영역(CR2)에서의 트레이스(223T2)는 상기 제1 연결 영역(CR1)에서의 트레이스(223T1)의 선폭 및 간격보다 큰 선폭 및 간격을 가질 수 있다.
예를 들어, 상기 제1 연결 영역(CR1)에서의 상기 트레이스(223T1)는 1㎛ 내지 6㎛의 범위, 또는 1.2㎛ 내지 5㎛의 범위, 또는 1.5㎛ 내지 4㎛의 범위의 선폭을 가질 수 있다.
이에 반하여, 상기 제2 연결 영역(CR2)에서의 상기 트레이스(223T2)의 선폭(W12)은 2㎛ 내지 11㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 연결 영역(CR2)에서의 상기 트레이스(223T2)의 선폭(W12)은 2.5㎛ 내지 10㎛의 범위를 만족할 수 있다. 예를 들어, 상기 제2 연결 영역(CR2)에서의 상기 트레이스(223T2)의 선폭(W12)은 3㎛ 내지 8㎛의 범위를 만족할 수 있다.
즉, 실시 예에서는, 제2 기판층의 최외측에 배치된 제2-3 회로 패턴에 대해, 이의 기능에 따라 제1 연결 영역(CR1)에서는 상기와 같은 제1 범위의 선폭 및 간격을 가지도록 하고, 제2 연결 영역(CR2)에서는 상기 제1 범위보다 큰 제2 범위의 선폭 및 간격을 가지도록 할 수 있다.
도 34는 제2 실시 예에 따른 패키지 기판을 나타낸 도면이다.
도 34를 참조하면, 패키지 기판(500a)은 제1 실시 예에 따른 패키지 기판(500) 대비 메모리 칩 실장부를 더 포함한다.
구체적으로, 패키지 기판(500a)은 상기 제1 칩(420)과 일정 간격 이격되면서, 상기 제1 칩(420)과 나란히(side by side) 배치되는 메모리 칩(490)을 포함한다. 이때, 상기 메모리 칩(490)은 접착층(492)를 사이에 두고 다층 구조를 가질 수 있다. 또한, 상기 패키지 기판(500a)은 상기 메모리 칩(490)과 연결되는 연결 부재(494)를 포함할 수 있다. 상기 연결 부재(494)는 와이어일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서의 패키지 기판(500a)의 두께(T2)는 비교 예의 패키지 기판의 두께(t8 + t9)보다 작을 수 있다. 패키지 기판(500a)의 두께(T2)는 비교 예의 패키지 기판의 두께(t8 + t9)의 95% 수준일 수 있다. 패키지 기판(500a)의 두께(T2)는 비교 예의 패키지 기판의 두께(t8 + t9)의 90% 수준일 수 있다. 패키지 기판(500a)의 두께(T2)는 비교 예의 패키지 기판의 두께(t8 + t9)의 85% 수준일 수 있다.
예를 들어, 상기 패키지 기판(500a)의 두께(T2)는 1000㎛보다 작을 수 있다. 예를 들어, 상기 패키지 기판(500a)의 두께(T2)는 900㎛보다 작을 수 있다. 예를 들어, 상기 패키지 기판(500a)의 두께(T2)는 850㎛보다 작을 수 있다.
실시 예의 회로 기판은 제1 기판층 및 제2 기판층을 포함한다. 상기 제2 기판층은 PID를 포함하고, 그에 따라 회로 기판 상에 실장되는 서로 다른 복수의 프로세서 칩에 대응하는 선폭 및 간격의 미세 패턴을 포함할 수 있다. 이에 따라, 실시 예에서는 하나의 회로 기판에 서로 다른 복수의 프로세서 칩을 실장할 수 있으며, 나아가 제한된 공간 내에서 상기 복수의 프로세서 칩 사이를 용이하게 연결할 수 있다. 따라서, 실시 예에서는 상기 복수의 프로세서 칩을 기능에 따라 분리하여 이에 따른 애플리케이션 프로세서의 성능을 향상시킬 수 있다. 나아가, 실시 예에서는 제한된 공간 내에서, 상기 복수의 프로세서 칩 사이를 용이하게 연결할 수 있음에 따라, 패키지 기판의 전체 부피를 줄일 수 있으며, 이에 따른 전자 디바이스를 슬림화할 수 있다.
또한, 실시 예에서는 상기 제2 기판층이 가지는 특징에 의해, 상기 회로 기판에 배치되는 제1 프로세서 칩과 제2 프로세서 칩 사이의 간격을 최소화할 수 있다. 이에 따라, 실시 예에서는 상기 제1 프로세서 칩과 제2 프로세서 칩 사이에서 전달되는 신호의 손실을 최소화할 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.
또한, 실시 예에서는 제1 기판층에 포함되는 제1 회로 패턴 및 제1 비아의 사이즈는 상기 제2 기판층에 포함되는 제2 회로 패턴 및 제2 비아의 사이즈보다 클 수 있다. 구체적으로, 상기 제1 기판층을 구성하는 제1 절연층은 프리프레그를 포함하고, 상기 제2 기판층을 구성하는 제2 절연층은 PID를 포함한다. 이에 따라, 상기 제2 기판층에 포함되는 제2 회로 패턴 및 제2 비아의 사이즈는 상기 제1 기판층에 포함되는 제1 회로 패턴 및 제1 비아의 사이즈보다 작을 수 있다. 이때, 실시 예에서는, 제2 기판층에 포함된 제2 비아들의 사이즈가 제1 기판층에 가까워질수록 폭이 증가하고, 상기 제1 기판층에서 멀어질수록 폭이 감소하도록 한다. 이에 따라, 실시 예에서는 상기 제2 기판층에서 상기 제1 기판층으로 전달되는 신호의 전송 손실을 최소화할 수 있으며, 이에 따른 통신 성능을 향상시킬 수 있다.
또한, 실시 예에서는 하나의 기판에 복수의 프로세서 칩과 함께 메모리 칩을 모두 실장할 수 있어 향상된 신뢰성을 가지는 회로 기판 및 이를 포함하는 패키지 기판을 제공할 수 있다.
또한, 실시 예에서는 복수의 프로세서 칩 및 메모리 칩 사이를 연결하기 위해, 복수의 회로 기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 제1 기판층; 및
    상기 제1 기판층 상에 배치되는 제2 기판층을 포함하고,
    상기 제1 기판층은,
    적어도 하나의 제1 절연층;
    상기 제1 절연층에 배치되는 제1 회로 패턴; 및
    상기 제1 절연층을 관통하며 상기 제1 회로 패턴과 연결되는 제1 비아를 포함하고,
    상기 제2 기판층은,
    상기 제1 절연층 상에 배치되는 적어도 2개 이상의 제2 절연층;
    상기 제2 절연층에 배치되는 제2 회로 패턴; 및
    상기 제2 절연층을 관통하며 상기 제2 회로 패턴과 연결되는 제2 비아를 포함하고,
    상기 제1 절연층과 상기 제2 절연층은 서로 다른 절연 물질을 포함하고,
    상기 제2 비아의 폭은 상기 제1 비아의 폭과 다른,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 절연층은 프리프레그를 포함하고,
    상기 제2 절연층은 PID(Photoimageable dielectics)를 포함하는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제2 비아의 폭은 상기 제1 비아의 폭보다 작은,
    회로 기판.
  4. 제1항에 있어서,
    상기 제2 회로 패턴의 선폭 및 간격 중 적어도 하나는,
    상기 제1 회로 패턴의 선폭 및 간격 중 적어도 하나보다 작은,
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 절연층은,
    제1-1 절연층; 및
    상기 제1-1 절연층의 하면에 배치되는 제1-2 절연층을 포함하고,
    상기 제1 회로 패턴은,
    상기 제1-1 절연층의 상면에 배치되는 제1-1 회로 패턴;
    상기 제1-1 절연층과 상기 제1-2 절연층 사이에 배치되는 제1-2 회로 패턴; 및
    상기 제1-2 절연층의 하면에 배치되는 제1-3 회로 패턴을 포함하고,
    상기 제1 비아는,
    상기 제1-1 절연층을 관통하는 제1-1 비아; 및
    상기 제1-2 절연층을 관통하는 제1-2 비아를 포함하고,
    상기 제1-1 회로 패턴은,
    상기 제1-1 절연층의 상면에 매립된 ETS(Embedded Trace Substrate) 구조를 가지는,
    회로 기판.
  6. 제5항에 있어서,
    상기 제2 절연층은,
    상기 제1-1 절연층의 상면에 배치되는 제2-1 절연층; 및
    상기 제2-1 절연층의 상면에 배치되는 제2-2 절연층을 포함하고,
    상기 제2 회로 패턴은,
    상기 제2-1 절연층의 상면에 배치되는 제2-1 회로 패턴; 및
    상기 제2-2 절연층의 상면에 배치되는 제2-2 회로 패턴을 포함하고,
    상기 제2 비아는,
    상기 제2-1 절연층을 관통하는 제2-1 비아; 및
    상기 제2-2 절연층을 관통하는 제2-2 비아를 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제2-1 절연층은,
    상기 제1-1 절연층의 상면과 직접 접촉하며,
    상기 제1-1 절연층의 상면 및 상기 제1-1 회로 패턴의 상면을 덮으며 배치되는,
    회로 기판.
  8. 제6항에 있어서,
    상기 제2-1 비아 및 상기 제2-2 비아의 폭은,
    상기 제1-1 비아 및 상기 제1-2 비아의 폭보다 작고,
    상기 제2-1 비아의 폭은,
    상기 제2-2 비아의 폭과 다른,
    회로 기판.
  9. 제8항에 있어서,
    상기 제1-1 비아 및 상기 제1-2 비아는, 하면의 폭이 상면의 폭보다 크고,
    상기 제1-1 비아 및 상기 제1-2 비아의 하면의 폭은, 15㎛ 내지 40㎛의 범위를 만족하는,
    회로 기판.
  10. 제8항에 있어서,
    상기 제2-2 회로 패턴은 상기 제2 기판층의 최외측에 배치된 회로 패턴이고,
    상기 제2-2 비아는, 상기 제2-2 회로 패턴과 직접 연결되며,
    상기 제2-2 비아는, 상면의 폭이 하면의 폭보다 크고,
    상기 제2-2 비아의 상면의 폭은, 1㎛ 내지 6㎛의 범위를 만족하는,
    회로 기판.
  11. 제10항에 있어서,
    상기 제2-1 비아는 상면의 폭이 하면의 폭보다 크고,
    상기 제2-1 비아의 상면의 폭은,
    상기 제2-2 비아의 상면의 폭보다 크고, 상기 제1-1 비아의 하면의 폭보다 작은,
    회로 기판.
  12. 제6항에 있어서,
    상기 제2-2 회로 패턴은,
    제1 칩 실장 영역에 배치되는 제1 패드;
    제2 칩 실장 영역에 배치되는 제2 패드; 및
    상기 제1 패드와 상기 제2 패드 사이를 연결하는 복수의 트레이스를 포함하고,
    상기 트레이스의 선폭은 1㎛ 내지 6㎛의 범위를 만족하고,
    상기 복수의 트레이스 사이의 간격은 1㎛ 내지 6㎛의 범위를 만족하는,
    회로 기판.
  13. 제12항에 있어서,
    상기 제2-1 회로 패턴의 패드의 폭은,
    상기 제2-2 회로 패턴의 상기 제1 및 제2 패드보다 크고,
    상기 제1-1 회로 패턴의 패드의 폭보다 작은,
    회로 기판.
  14. 제6항에 있어서,
    상기 제2-2 회로 패턴은,
    상기 제2-2 절연층의 상면에 형성된 패턴 홈 내에 배치되는,
    회로 기판.
  15. 제5항에 있어서,
    상기 제1-1 회로 패턴의 층 구조는,
    상기 제1-2 회로 패턴 및 상기 제1-3 회로 패턴의 각각의 층 구조와 다른,
    회로 기판.
  16. 제6항에 있어서,
    상기 제2-1 회로 패턴 및 상기 제2-2 회로 패턴 각각은,
    티타늄을 포함하는 제1 도금층;
    상기 제1 도금층 상에 배치되고, 구리를 포함하는 제2 금속층; 및
    상기 제2 금속층 상에 배치되고, 구리를 포함하는 제3 금속층을 포함하는,
    회로 기판.
  17. 적어도 하나의 제1 절연층과, 상기 제1 절연층에 배치되는 제1 회로 패턴과, 상기 제1 절연층을 관통하는 제1 비아를 포함하는 제1 기판층;
    상기 제1 절연층의 상면에 배치되는 제2-1 절연층과, 상기 제2-1 절연층의 상면에 배치되고 최외측 절연층인 제2-2 절연층과, 상기 제2-1 절연층의 상면에 배치되는 제2-1 회로 패턴과, 상기 제2-2 절연층의 상면에 배치되는 제2-2 회로 패턴과, 상기 제2-1 절연층을 관통하는 제2-1 비아와, 상기 제2-2 절연층을 관통하는 제2-2 비아를 포함하는 제2 기판층;
    상기 제2-2 회로 패턴 상에 상호 이격되어 배치되는 제1 및 제2 접착부;
    상기 제1 및 제2 접착부 상에 각각 배치되는 제1 칩 및 제2 칩;
    상기 제2-2 절연층 상에 배치되고, 상기 제1 칩 및 상기 제2 칩을 몰딩하는 몰딩층; 및
    상기 제1 회로 패턴 중 최하측에 배치된 회로 패턴의 하면에 배치되는 제3 접착부를 포함하고,
    상기 제1 절연층은 프리프레그를 포함하고,
    상기 제2-1 절연층 및 상기 제2-2 절연층은 PID(Photoimageable dielectics)를 포함하며,
    상기 제2-2 회로 패턴은,
    상기 제1 접착부가 배치되는 제1 패드와,
    상기 제2 접착부가 배치되는 제2 패드와,
    상기 제1 패드와 상기 제2 패드 사이를 연결하는 트레이스를 포함하고,
    상기 트레이스는, 1㎛ 내지 6㎛의 범위를 만족하는,
    패키지 기판.
  18. 제17항에 있어서,
    상기 제1 칩은 센트랄 프로세서(CPU)에 대응하고,
    상기 제2 칩은 그래픽 프로세서(GPU)에 대응하는,
    패키지 기판.
  19. 제18항에 있어서,
    상기 제2-2 회로 패턴은,
    상기 제1 패드 또는 상기 제2 패드와 이격되는 제3 패드를 포함하고,
    상기 제3 패드 상에 실장되고, 상기 제1 칩 또는 상기 제2 칩과 연결되는 메모리 칩을 더 포함하는,
    패키지 기판.
  20. 제17항에 있어서,
    상기 제1 칩과 상기 제2 칩 사이의 이격 폭은, 60㎛ 내지 150㎛의 범위를 만족하는,
    패키지 기판.
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