KR20220132603A - 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭 - Google Patents

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패트리시오 이. 로메로
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인텔 코포레이션
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Abstract

디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭, 및 그 결과인 디바이스들이 설명된다. 예에서, 막을 에칭하는 방법은 전이 금속-함유 막의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계를 포함한다. 본 방법은 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 산화 표면 층을 제공하는 단계를 또한 포함한다. 본 방법은 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계를 또한 포함한다. 본 방법은 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 또한 포함한다.

Description

디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭{TRANSITION METAL DRY ETCH BY ATOMIC LAYER REMOVAL OF OXIDE LAYERS FOR DEVICE FABRICATION}
본 발명의 실시예들은 반도체 구조체들 및 처리, 특히, 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭 및 그 결과인 디바이스들의 분야에 있다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상의 기능 유닛들의 증가된 밀도를 가능하게 한다.
제1 양상에서, 집적 회로들은 전기적 도전성 마이크로 전자 구조체들을 보통 포함하며, 이들은 관련분야에서 비아들로서 알려져 있고, 비아들 위의 금속 라인들 또는 다른 인터커넥트들을 비아들 아래의 금속 라인들 또는 다른 인터커넥트들에 전기적으로 접속하기 위한 것이다. 비아들은 리소그래피 프로세스에 의해 통상적으로 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노출될 수 있고, 그리고 나서 이러한 노출된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 에칭 마스크로서 포토레지스트 층에서의 개구를 사용하여 유전체 층에서 비아를 위한 개구가 에칭될 수 있다. 이러한 개구는 비아 개구라고 지칭된다. 마지막으로, 비아 개구는 하나 이상의 금속들 또는 다른 도전성 재료들로 채워져 비아를 형성할 수 있다.
과거에는, 비아들의 크기들 및 간격이 점진적으로 감소되었으며, 적어도 일부 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들 등)에 대하여, 미래에 비아들의 크기들 및 간격이 계속해서 점진적으로 감소될 것으로 예상된다. 비아들의 크기의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(via pitch)이다. 비아 피치는 가장 가까운 인접 비아들 사이의 중심간 거리(center-to-center distance)를 나타낸다. 이러한 리소그래피 프로세스들에 의해 매우 작은 피치들을 갖는 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70nm(nanometers) 이하일 때 및/또는 비아 개구들의 임계 치수들이 약 35nm 이하일 때, 몇 가지 도전과제들이 발생한다.
하나의 이러한 도전과제는, 비아들과 상부 인터커넥트들 사이의 오버레이(overlay) 및 비아들과 하부 랜딩(landing) 인터커넥트들 사이의 오버레이가 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 비아 피치들이 시간이 지남에 따라 훨씬 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 큰 비율로 이들과 함께 스케일링되는 경향이 있다. 다른 이러한 도전과제는 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 성능들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소 기술들은 비아 개구들의 임계 치수들을 축소시키기 위해 존재한다. 그러나, 축소량은, LWR(line width roughness) 및/또는 CDU(critical dimension uniformity)를 상당히 손상시키지는 않으며, 충분히 OPC(optical proximity correction) 중립적인 축소 프로세스의 성능에 의해서 뿐만 아니라 최소 비아 피치에 의해서 제한되는 경향이 있다. 또 다른 이러한 도전과제는, 임계 치수 예산의 동일한 전체 비율(overall fraction)을 유지하기 위해서, 비아 개구들의 임계 치수들이 감소하는 만큼 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 향상될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은 비아 개구들의 임계 치수들이 감소하는 만큼 급속하게 향상되고 있는 것은 아니다. 추가의 이러한 과제는, 매우 작은 비아 피치들이 일반적으로 심지어 EUV(extreme ultraviolet) 리소그래피 스캐너들의 해상도 성능들보다 작은 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 사용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 어느 시점에, 피치들이 계속 감소하면, 다수의 마스크들에도 불구하고, EUV 스캐너들을 사용하여 이러한 매우 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다. 또한, 이러한 개구들의 금속 채움은 훨씬 더 문제가 될 수 있다.
따라서, 비아 및 관련 인터커넥트 제조 기술들의 영역에서 향상들이 요구된다.
제2 양상에서, 디바이스 치수들이 계속해서 축소됨에 따라 트라이-게이트 트랜지스터들(tri-gate transistors)과 같은 멀티-게이트 트랜지스터들이 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 또는 다른 비-평면 트랜지스터들은 벌크 실리콘 기판들 또는 절연체 상의 실리콘(silicon-on-insulator) 기판들 상에서 일반적으로 제조된다. 일부 경우들에서는, 벌크 실리콘 기판들이 그들의 더 낮은 비용과 기존의 고-수율 벌크 실리콘 기판 기반구조와의 호환성으로 인해 바람직하다. 그러나, 멀티-게이트 트랜지스터들을 스케일링하는 것은 부작용이 있었다. 이러한 마이크로 전자 회로의 기본 빌딩 블록들의 치수들이 감소됨에 따라 그리고 주어진 영역에 제조되는 기본 빌딩 블록들의 순수 개수가 증가됨에 따라, 이러한 빌딩 블록들을 제조하는데 사용되는 반도체 프로세스들에 대한 제약들이 상황을 압도하게 되었다.
따라서, 비-평면 트랜지스터 제조 기술들의 영역에서 향상들이 요구된다.
도 1은, 본 발명의 실시예에 따른, 코발트 층의 원자 레벨 에칭 방식에서의 동작들을 도시한다.
도 2는, 본 발명의 실시예에 따른, 도 1의 에칭 방식에서 사용하기에 적합한 예시적인 분자 산화제들의 표이다.
도 3은, 본 발명의 실시예에 따른, 듀얼 다마신 프로세스에 대해 전이 금속 건식 에칭 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 4 및 도 5는, 본 발명의 실시예에 따른, MRAM 스택 패터닝에 대해 전이 금속 건식 에칭 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 6은, 본 발명의 실시예에 따른, 금속 게이트 처리에 대해 전이 금속 건식 에칭 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 7a는, 본 발명의 실시예에 따른, 비-평면 반도체 디바이스의 단면도를 도시한다.
도 7b는, 본 발명의 실시예에 따른, 도 7a의 반도체 디바이스의 a-a'축을 따라 취해지는 평면도를 도시한다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
도 9는 본 발명의 하나 이상의 실시예들을 구현하는 인터포저(interposer)이다.
디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭, 및 그 결과인 디바이스들이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 구체적인 집적 및 재료 체제들과 같은 수많은 구체적인 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다는 점이 관련분야에서의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 본 발명의 실시예들을 불필요하게 불명료하게 하지 않기 위해 상세하게 설명되지는 않는다. 또한, 도면들에 도시되는 다양한 실시예들은 예시적인 표현들이며, 반드시 정확한 비율로 그려질 필요는 없다는 점이 이해되어야 한다.
본 명세서에 설명되는 하나 이상의 실시예들은 산화물 층들의 원자 층 제거를 이용하는 전이 금속 건식 에칭 접근방식들에 관한 것이다. 이러한 원자 층 에칭은, 예를 들어, 코발트 건식 에칭에 대해 구현될 수 있으며, 예를 들어, 인터커넥트 기술들, 비-구리 인터커넥트 기술들, 랜덤 액세스 자기 메모리 등에 적용 가능할 수 있다. 보다 상세하게 설명되는 예시적인 실시예들은, 이에 제한되는 것은 아니지만, 일반 벌크 층 에칭, 백 엔드 비-구리 리세싱(non-copper recessing), 통상적으로 비-에칭성 층들을 이용하는 자기 메모리 스택 패터닝, 및 프론트 엔드 금속 게이트 애플리케이션들을 포함한다.
본 명세서에 설명되는 실시예들은, 통상적으로 패터닝된 피처들에서의 비-휘발성 전이 금속을 제거하기 위한, 비-휘발성 MRAM(magnetic random access memory devices)의 층들을 제거하기 위한, 그리고 좁은 인터커넥트 비아들을 위한 접근방식을 제공하도록 구현될 수 있다. 이러한 재료들을 에칭하고 세정하기 위한 효율적이고 제조 가능한 프로세스는 현재 알려져 있지 않다. 그러나, 전이 금속 함유층들이 각각의 진보하는 기술 노드에 따라 점차 보급됨에 따라, 이러한 재료 층들의 효과적인 에칭에 대한 요구가 점차 중요해지고 있다.
정황을 제공하기 위해, 후기 전이 금속 원소들(예를 들어, Co, Ru, Pt, Fe)을 함유하는 반도체 아키텍처들의 건식 에칭에 의한 패터닝이 현재 매우 도전적인 문제이다. 고 에너지 스퍼터링을 사용하는 에칭과 같은 관련분야 접근방식들의 상태는 제거된 파편들을 깨끗하게 휘발시켜 제거하는 메커니즘의 부재로 인해 상당한 측벽 재-퇴적(높은 오염도에 이르게 됨)을 초래한다. 한편, 습식 에칭 방식들은 대부분 등방성이며 패닝된 피처들에서 상당한 언더컷에 시달린다.
이러한 쟁점들에 대처하기 위해, 본 명세서에 설명되는 하나 이상의 실시예들은 이러한 전이 금속들을 포함하는 층들의 열적 제거/세정에 대한 새로운 접근방식을 포함한다. 이론에 구속되어서는 안 되지만, 이러한 접근방식은 휘발성 종을 생성하기 위해 유기 리간드와의 착화가 뒤따르는 표면 화학적 산화를 포함할 수 있다는 점이 이해된다. 이러한 프로세스에 의해 생성되는 종은 열적으로 안정되고, 통상적인 어닐링 온도들보다 훨씬 낮은 온도(예를 들어, 대략 섭씨 250도 미만)에서 깨끗하게 증발될 수 있다.
추가의 정황을 제공하기 위해, 반도체 및 금속 표면들과 반응성 할로겐-함유 분자들의 반응은 휘발성 종을 제거하기 위한 에칭 방법으로서 통상적으로 사용되어 왔다. 예를 들어, 금속 알루미늄은 휘발성 Al2Cl6를 형성함으로써 염소 플라즈마로 용이하게 이방성으로 에칭될 수 있다. 그러나, 미래의 인터커넥트들 또는 MRAM 애플리케이션들에서 관심의 대상이 되는 대부분의 전이 금속들(예를 들어, Co, Fe, Ni, Pt, Ru 등)은, {MXn}x(M = 금속, X = 할로겐) 형태의 고분자 화합물들을 형성하며, 이들은 본질적으로 비-휘발성이다.
대조적으로, 본 명세서에 설명되는 실시예들은 화학적으로 생성되는 금속 산화물을 적절한 유기 리간드의 도움으로 제거하는 것에 기초하는 대안적인 에칭 방법을 제공한다. 그 결과는 제어된 방식으로 에칭될 수 있는 에칭성 전이 금속 종이며, 파편들은 기체 상태로 배출된다. 본 명세서에 설명되는 실시예들은 깨끗하고 잠재적으로 정량적인 방식으로 그리고 금속 자체에 대한 높은 선택성으로 전이 금속들을 제거하기 위한 접근방식을 제공하는 것으로서 보여질 수 있다.
본 명세서에 설명되는 에칭 방식들의 구현들에 대하여, 통상적인 스케일링이, 예를 들어, 14 나노미터 아래로 임계 치수들의 축소를 계속함에 따라, 서브-나노미터 레벨로 피처들의 제조를 제어할 필요성이 필수적이 된다는 점이 인식되어야 한다. 막 스택들은 이제 많은 애플리케이션들에서 2-3 나노미터 미만의 두께들에 일상적으로 접근하고 있어, 원자 층 에칭과 같은 원자 정밀 기술들의 채택을 필요로 한다. 종래의 플라즈마 에칭 프로세스들은 극한의 선택성 요건들을 충족시킬 수 없어, 보다 유연한 분자 화학 기반 기술들을 매력적인 대안이 되게 한다. 특히, 이러한 원소들 중 더 많은 것이 모든 경과 기술 노드와 통합됨에 따라 반도체 처리에서 전이 금속의 효율적인 에칭 및 제거가 점차 중요해지고 있다. 예를 들어, 좁은 임계 치수로 인터커넥트들 피처들을 금속화함에 있어서, 제안된 제조의 방법은 코발트 비아들과 전기적으로 접속되는 구리 라인들을 사용한다. 터널링 자기 저항에 기초하는 비-휘발성 자기 메모리 디바이스들에서, 데이터 저장은 기본 자기 빌딩 블록들로서 Fe, Co 및 Ni과 이들의 대응 합금들에 의존한다. 그러나, 이러한 금속들의 대부분의 플라즈마 에칭에 의한 패터닝은 화학 유도체화에 의해 접근될 수 있는 휘발성 종의 부족으로 인해 상당한 도전과제를 제기한다. 이하 설명되는 구체적인 실시예들에서 예시되는 바와 같이, 전이 금속 에칭을 위한 접근방식은 금속 산화물의 표면 화학 생성에 의한 전이 금속들의 열적 제거/세정을 포함하고, 킬레이트 유기 리간드와의 착화가 뒤따른다. 이러한 프로세스들에 의해 생성되는 종은 휘발성이며, 열적으로 안정되고, 저온으로 깨끗하게 증발될 수 있다.
예시적인 에칭 방식으로서, 도 1은, 본 발명의 실시예에 따른, 코발트 층의 원자 레벨 에칭 방식에서의 동작들을 도시한다. 도 1의 (a) 부분을 참조하면, 코발트 피처(100)는 유전체 또는 금속 시드 층과 같이 층(104)에 수용되는 코발트 층(102)을 포함한다. 도 1의 (b) 부분을 참조하면, 분자 산화제(106)가 코발트 층(102)의 표면과 반응한다. 도 1의 (c) 부분을 참조하면, 분자 산화제(106)의 휘발성 단편들(108)이 제거되거나 휘발되어, 코발트 층(102)의 산화 표면 층(110)을 떠난다. 도 1의 (d) 부분을 참조하면, 코발트 층(102)의 산화 표면 층(110)과 반응하도록 분자 에칭제(112)가 사용된다. 이러한 반응은 코발트 피처(100)로부터 제거될 수 있는 휘발성 종(114)을 형성한다. 예에서, 휘발성 종은, 도 1에 도시되는 바와 같이, 물과 함께 2개의 두 자리 리간드들을 갖는 코발트 복합체를 포함한다. 그 결과 대략 하나의 원자 코발트 층만큼 두께가 감소된 리세싱된 코발트 층(102')이 형성된다. 다음으로 코발트 층을 목표 두께로 에칭하기 위한 사이클이 반복될 수 있다(120).
도 1을 다시 참조하면, 본 명세서에 설명되는 하나 이상의 실시예들은 반응성 산소 원자들을 함유하는 휘발성 분자 종을 사용하여 금속 산화물 층(예를 들어, 층(110))을 생성하기 위해 금속(예를 들어, 코발트 층(102))의 표면 기능화에 의존한다. 반응성 질소 기반 골격으로부터 "O" 전이에 의해 기판 상의 금속 피처의 청정 산화를 달성하기 위해 합성 유기 방법론의 분야로부터의 하나 이상의 다양한 적합한 종이 사용될 수 있다. 도 2는, 본 발명의 실시예에 따른, 도 1의 에칭 방식에서 사용하기에 적합한 예시적인 분자 산화제들(106)의 표(200)이다.
도 1을 다시 참조하면, 에칭 접근방식은 원자 층 퇴적 방식들과 유사한 자체-제한 산화 거동을 달성하기 위해 금속 기판 또는 피처의 가스 노출을 포함할 수 있다. 과도한 시약 및 환원된 부산물들을 없애고 나서, 열적으로 배출될 수 있는 이산 복합체를 형성하기 위해 헥사플루오로아세틸아세톤(hfac; 예를 들어, 도 1의 예시적인 분자 에칭제(112))과 같은 리간드의 기체 상태 첨가가 구현되어, 금속 원소의 깨끗한 제거에 이르게 된다. 일부 실시예들에서는, 도 1에 도시되는 바와 같이, 부산물(114)로서 물이 또한 생성된다. 실시예에서, 보다 전통적인 O2 및 산소 플라즈마 처치에 비해, 분자 산화제를 사용하는 이점은 금속 격자 내로의 바람직하지 않은 산소 확산의 우회이다. 종래의 에칭 접근방식들에서 관찰되는 이러한 산소 확산은 그렇지 않으면 제어되지 않고 변하는 산화에 이르게 된다. 본 명세서에 설명되는 유기 산화 접근방식은 표면 산화 기능화를 보장하며, 에칭 대상이 되는 전이 금속의 산화물 층의 층별 제어 에칭에 결국 이르게 된다. 그 결과 패터닝된 금속 피처들의 등각 리세스를 가능하게 한다.
원자 층 에칭의 3개의 예시적인 구현들이 본 발명의 실시예들의 제1, 제2 및 제3 양상들로서 이하 설명된다. 이러한 3개의 예시적인 구현들은 본 명세서에 설명되는 원자 층 에칭 접근방식들의 가능한 애플리케이션들에 대한 제한이 결코 아니라는 점이 이해되어야 한다. 구현들은, 결코 이에 제한되는 것은 아니지만, 진보된 트랜지스터 아키텍처들 및 MRAM 디바이스들을 포함한다. 잔여 탄소, 질소 또는 불소가 TEM 및/또는 XPS에 의해 검출 가능한 이러한 에칭의 특성으로서 최종 제조된 비아들 및 평면 자기 스택들에 존재할 수 있다는 점이 이해되어야 한다. 산화제로서 O2를 사용하여 유사한 접근방식이 구리 에칭에 적용될 수 있다는 점이 또한 이해되어야 한다. 그러나, 구리의 경우, 산화는 제어되지 않고 기판의 층별 제어 제거를 허용하지 않는다. 대조적으로, 본 명세서에 설명되는 산화제(예를 들어, 분자 에칭제(112))에서의 변화는 원자 규모에서 가능하다.
본 개시내용의 제1 양상에서, 실시예들은, 예를 들어, 유전체 캡 형성을 위한 비-구리 인터커넥트 리세스에 관한 것이다. 도 3은, 본 발명의 실시예에 따른, 듀얼 다마신 프로세스에 대해 전이 금속 건식 에칭 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 3의 (a) 부분을 참조하면, 금속 라인 또는 다른 피처(302)를 포함하는 하부 금속화 구조체 상에 ILD(inter-layer dielectric) 층(300) 퇴적이 수행된다. 다음으로, 도 3의 (b) 부분에 도시되는 바와 같이, ILD 층(300)에 비아 개구(304) 및 트렌치(금속 라인) 개구(305)를 형성하고 금속 라인 또는 다른 피처(302)를 노출시키기 위해 비아 및 트렌치 에칭 및 돌파 프로세스가 수행된다. 도 3의 (c) 부분을 참조하면, 금속 시드 층(306)이 비아 개구(304) 및 트렌치 개구(305) 내에 형성된다. 다음으로, 도 3의 (d) 부분에 도시되는 바와 같이, 금속 채움 층(308)이 (c) 부분의 구조체 상에 형성된다. 이러한 금속 채움 층은 Co, Fe, Ni, Pt 또는 Ru와 같은 전이 금속 종을 포함할 수 있다. 또한, 도 3의 (e) 부분에 도시되는 바와 같이, 금속 채움은 필드의 레벨로 제어될 수 있거나, 또는 성장이 과도하게 수행되고 나서 필드 상에 형성된 시드 층(306)이 또한 제거될 수 있는 동안 (예를 들어, CMP 프로세스에 의해) 평탄화될 수 있다는 점이 이해되어야 한다.
도 3의 (f) 부분을 참조하면, 리세싱된 채움 재료 층(310)을 제공하기 위해 금속 채움 층(308)의 부분적 리세스가 수행된다. 실시예에서, 금속 채움 층(308)은 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 부분적으로 리세싱된다. 하나의 이러한 실시예에서, 금속 채움 층(308)은 금속 시드 층(306)까지 선택적으로 부분적으로 리세싱된다. 그러나, 다른 실시예에서는, 금속 시드 층(306)이 본 명세서에서 설명되는 기술들을 사용하여 또한 에칭될 수 있다. 그러한 실시예에서, 금속 시드 층(306)은, 도 3의 (f) 부분에 도시되는 바와 같이, 리세싱된 금속 시드 층(312)을 형성하기 위해 전이 금속 건식 에칭 접근방식을 사용하여 또한 부분적으로 리세싱된다. 어느 경우에나, 일 실시예에서, 도시되는 바와 같이, 이러한 리세싱은 트렌치 개구(305) 내에서, 즉 비아 개구(304)의 노출 이전에 종료된다.
도 3의 (g) 부분을 참조하면, 리세싱된 금속 채움 층(310) 상에 및 리세싱된 금속 시드 층(312) 상에 유전체 캡 층(320)이 형성된다. 이러한 유전체 캡 층(320)은 추가 처리를 용이하게 할 수 있고/있거나 상이한 도전성 피처들 사이의 쇼링(shoring)을 억제하는데 사용될 수 있다. 결과적인 구조체는 반도체 디바이스에 대한 백 엔드 인터커넥트 구조체의 일부를 나타낼 수 있다.
하나의 트렌치(304/305)만이 도시되지만, 실시예에서, 도 3의 구현을 위한 시작 구조체는 일정한 피치로 이격되고 일정한 폭을 갖는 트렌치들이 있는 격자형 패턴으로 패터닝될 수 있다. 이러한 패턴은, 예를 들어, 피치 2분할 또는 피치 4분할 접근방식에 의해 제조될 수 있다. 트렌치들 중 일부는 하부 비아들 또는 보다 낮은 레벨 금속화 라인들과 관련될 수 있다. 예를 들어, 도 3과 관련하여 설명되는 층들 및 재료들은 집적 회로의 하부 디바이스 층(들)과 같은 하부 반도체 기판 또는 구조체 상에 또는 그 위에 통상적으로 형성된다는 점이 이해되어야 한다. 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는데 사용되는 일반적인 워크피스 오브젝트(workpiece object)를 나타낸다. 반도체 기판은 실리콘 또는 다른 반도체 재료의 웨이퍼 또는 다른 부분을 종종 포함한다. 적합한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단결정 실리콘, 다결정질 실리콘 및 SOI(silicon on insulator) 뿐만 아니라, 다른 반도체 재료들로 형성되는 유사한 기판들을 포함한다. 이러한 반도체 기판은, 제조의 단계에 의존하여, 트랜지스터들, 집적 회로 등을 종종 포함한다. 이러한 기판은 반도체 재료들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 재료들을 또한 포함할 수 있다. 또한, 도 2a에 도시되는 구조체는 하부 저 레벨 인터커넥트 층들 상에 제조될 수 있다. 도 3의 (g) 부분의 결과적인 구조체는 후속하는 금속 라인/비아 및 ILD 층들을 형성하기 위한 기초로서 후속하여 사용될 수 있다. 대안적으로, 도 3의 (g) 부분의 구조체는 집적 회로에서의 최종 금속 인터커넥트 층을 나타낼 수 있다.
도 3을 일반적으로 참조하면, 실시예에서, 본 명세서 전반적으로 사용되는 바와 같이, ILD(interlayer dielectric) 재료는 유전체 또는 절연 재료의 층으로 조성되거나 또는 이를 포함한다. 적합한 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 실리콘의 도핑된 산화물들, 실리콘의 플루오르화된 산화물들, 실리콘의 탄소 도핑된 산화물들, 관련분야에 알려진 다양한 로우-k 유전체 재료들(예를 들어, 실리콘 이산화물의 것보다 유전 상수가 작은 재료들), 및 이들의 조합을 포함한다. 층간 유전체 재료는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition)와 같은 종래의 기술들에 의해, 또는 다른 퇴적 방법들에 의해 형성될 수 있다. ILD 재료 내에 형성되는 인터커넥트 라인들(금속 라인들 및 비아 구조체들)은 트레이스들, 와이어들, 라인들, 금속, 또는 단순히 인터커넥트라고 관련분야에서 또한 종종 지칭된다.
본 개시내용의 제2 양상에서, 실시예들은 MRAM 타입 디바이스들에 대한 재료 스택들의 에칭에 관한 것이다. 도 4 및 도 5는, 본 발명의 실시예에 따른, MRAM 스택 패터닝에 대해 전이 금속 건식 에칭 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 4를 참조하면, MTJ(magnetic tunnel junction)을 형성하기 위한 재료 스택(406)은 고정 자기층(408), 터널 산화물 층(410) 및 자유 자기층(412)을 포함한다. 재료 스택(406)은 하부 전극(400)(도시되지 않지만, 기판 위에 형성될 수 있고; 간략화를 위해 공통 전극으로서 도시되지만, 각각의 디바이스가 1T-1STTM 셀을 형성하기 위해 자신의 대응하는 트랜지스터 전극에 결합될 수 있다는 점이 이해되어야 한다는 것이 고려되어야 함) 위에 형성되는 복수의 부하 라인들(402) 위에 형성된다. 유전체간 층(404)이 도 4에 도시되는 바와 같이 부하 라인들(402) 사이에 포함될 수 있다. 도 5를 참조하면, 개별 MTJ들(406A 및 406B)을 제공하기 위해 (예를 들어, 리소그래피 및 에칭 처리에 의해) 재료 스택(406)이 패터닝된다. 실시예에서, 재료 스택(406)의 하나 이상의 층들은 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 에칭된다.
실시예에서, 고정 자기 층(408)은 고정된 다수 스핀을 유지하기에 적합한 재료 또는 이러한 재료들의 스택으로 조성된다. 따라서, 고정 자기 층(408)(또는 기준 층)은 강자성 층이라고 지칭될 수 있다. 일 실시예에서는, 고정 자기 층(408)이 단일 층의 CoFeB(cobalt iron boride)로 조성된다. 그러나, 다른 실시예에서는, 고정 자기층(408)이 CoFeB(cobalt iron boride) 층, Ru(ruthenium) 층, CoFeB(cobalt iron boride) 층 스택으로 조성된다. 구체적인 이러한 실시예에서, 고정 자기 층은 SAF(synthetic antiferromagnet)의 형태이다. 탑 다운 관점에서, 스택은 CoFeB/Ru/CoFe 스택이다(예를 들어, 하부층에 붕소가 없지만, 다른 실시예들에서는 있을 수 있음). Ru 두께는 CoFeB와 CoFe 사이의 커플링이 반-강자성이 되고; 이들이 반대 방향들을 가리키도록 매우 구체적이라는, 예를 들어, 8-9 옹스트롬이라는 점이 이해되어야 한다.
도 4 및 도 5를 다시 참조하면, 실시예에서, 터널 산화물 층(410)은, 다수 스핀의 전류가 그 층을 통과하는 것을 허용하는 한편, 적어도 어느 정도는 소수 스핀의 전류가 그 층을 통과하는 것을 방해하기에 적합한 재료로 조성된다. 따라서, 터널 산화물 층(410)(또는 스핀 필터 층)은 터널링 층이라고 지칭될 수 있다. 일 실시예에서, 터널 산화물 층(410)은, 이에 제한되는 것은 아니지만, 마그네슘 산화물(MgO) 또는 알루미늄 산화물(Al2O3)과 같은 재료로 조성된다. 일 실시예에서, 터널 산화물 층(410)은 대략 1 나노미터의 두께를 갖는다.
도 4 및 도 5를 다시 참조하면, 실시예에서, 자유 자기 층(412)은, 애플리케이션에 의존하여, 다수 스핀과 소수 스핀 사이에서 전이하기에 적합한 재료로 조성된다. 따라서, 자유 자기 층(412)(또는 메모리 층)은 강자성 메모리 층이라고 지칭될 수 있다. 일 실시예에서, 자유 자기 층(412)은 CoFe(cobalt iron) 또는 CoFeB(cobalt iron boride)의 층으로 조성된다.
본 개시내용의 제3 양상에서, 실시예들은, 예를 들어, 유전체 캡 형성을 위한 금속 게이트들의 리세싱에 관한 것이다. 도 6은, 본 발명의 실시예에 따른, 금속 게이트 처리에 대해 전이 금속 건식 에칭 접근방식을 사용하는 처리 방식에서의 다양한 동작들을 도시한다.
도 6의 (a) 부분을 참조하면, 기판(604) 위에 형성되는 절연 또는 유전체 층(602) 내에 복수의 게이트 트렌치들(600)이 형성된다. 도 6의 (b) 부분을 참조하면, 복수의 게이트 트렌치들(600) 내에 금속 일함수 층(606)이 형성된다. 또한 도 6의 (b) 부분에 도시되는 바와 같이, 다음으로 금속 채움 층(608)이 금속 일함수 층(606) 상에 형성된다. 금속 채움 층(608)은 Co, Fe, Ni, Pt 또는 Ru와 같은 전이 금속 종을 포함할 수 있다. 또한, 금속 채움 층(608)은 필드의 레벨로 제어될 수 있거나, 또는 성장이 과도하게 수행되고 나서 필드 상에 형성된 금속 일함수 층(606)이 또한 제거될 수 있는 동안 (예를 들어, CMP 프로세스에 의해) 평탄화될 수 있다는 점이 이해되어야 한다.
도 6의 (c) 부분을 참조하면, 리세싱된 채움 재료 층(610)을 제공하기 위해 금속 채움 층(608)의 부분적 리세스가 수행된다. 실시예에서, 금속 채움 층(608)은 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 부분적으로 리세싱된다. 하나의 이러한 실시예에서, 금속 채움 층(608)은 금속 일함수 층(606)까지 선택적으로 부분적으로 리세싱된다. 그러나, 다른 실시예에서는 금속 일함수 층(606)이 본 명세서에 설명되는 기술들을 사용하여 또한 에칭될 수 있다. 그러한 실시예에서, 금속 일함수 층(606)은, 도 6의 (c) 부분에 도시되는 바와 같이, 리세싱된 금속 일함수 층(612)을 형성하기 위해 전이 금속 건식 에칭 접근방식을 사용하여 또한 부분적으로 리세싱된다. 도 6의 (d) 부분을 참조하면, 리세싱된 금속 채움 층(610) 상에 및 리세싱된 금속 일함수 층(612) 상에 유전체 캡 층(620)이 형성된다. 이러한 유전체 캡 층(620)은 추가 처리를 용이하게 할 수 있고/있거나 자체-정렬 접촉 형성과 같은 상이한 도전성 피처들 사이의 쇼링을 억제하는데 사용될 수 있다.
본 명세서에 설명되는 하나 이상의 실시예들은 PMOS 및 NMOS 디바이스 제조에 대해서와 같이 반도체 디바이스들을 제조하는 것에 관한 것이다. 예를 들어, 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 반도체 디바이스의 하나 이상의 피처들이 형성된다. 완성된 디바이스의 예로서, 도 7a 및 도 7b는, 본 발명의 일 실시예에 따른, 비-평면 반도체 디바이스의 단면도 및 평면도(단면도의 a-a' 축을 따라 취해짐)를, 각각, 도시한다. 이하 설명되는 바와 같이, 금속 게이트 구조체들은 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 리세스될 수 있다. 추가적으로, 콘택트들 및 비아들과 같은 다른 피처들 또한 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 리세스될 수 있다.
도 7a를 참조하면, 반도체 구조체 또는 디바이스(700)는 기판(702)으로부터 그리고 격리 영역(706) 내에 형성되는 비-평면 활성 영역들(예를 들어, 돌출 핀 부분(704) 및 서브-핀 영역(705)을 포함하는 핀 구조체)을 포함한다. 게이트 라인(708)은 비-평면 활성 영역의 돌출 부분들(704) 위에 뿐만 아니라 격리 영역(706)의 일부 위에 배치된다. 도시되는 바와 같이, 게이트 라인(708)은 게이트 전극(750) 및 게이트 유전체 층(752)을 포함한다. 일 실시예에서, 게이트 라인(708)은 유전체 캡 층(754)을 또한 포함할 수 있다. 게이트 콘택트(714) 및 상부 게이트 콘택트 비아(716)는, 게이트 콘택트(714) 및 상부 게이트 콘택트 비아(716)와 함께, 이러한 관점으로부터 또한 보여지고, 이들 모두는 층간 유전체 스택들 또는 층들(770) 내에 배치된다. 도 7a의 관점으로부터 또한 보이는 바와 같이, 게이트 콘택트(714)는, 일 실시예에서, 격리 영역(706) 위에 배치되지만, 비-평면 활성 영역들 위에는 배치되지 않는다. 일 실시예에서, 핀들의 패턴은 격자 패턴이다.
실시예에서, 유전체 캡 층(754)은 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하여 게이트 전극(750)의 적어도 일부를 리세스한 후에 형성된다. 추가적인 실시예에서, 게이트 콘택트(714) 또는 상부 게이트 콘택트 비아(716)의 부분들은 도 1과 관련하여 설명되는 바와 같이 전이 금속 건식 에칭 접근방식을 사용하는 처리 동안 도 3의 예에 따라 리세싱된다.
도 7b를 참조하면, 게이트 라인(708)은 돌출 핀 부분들(704) 위에 배치되는 것으로서 도시된다. 돌출 핀 부분들(704)의 소스 및 드레인 영역들(704A 및 704B)이 이러한 관점에서 보일 수 있다. 일 실시예에서, 이러한 소스 및 드레인 영역들(704A, 704B)은 돌출 핀 부분들(704)의 원래 재료의 도핑된 부분들이다. 다른 실시예에서는, 돌출 핀 부분들(704)의 재료가 제거되고, 예를 들어, 에피택셜 퇴적에 의해 다른 반도체 재료로 대체된다. 어느 경우에나, 소스 및 드레인 영역들(704A, 704B)은 유전체 층(706)의 높이 아래로, 즉, 서브-핀 영역(705) 내로 연장될 수 있다.
실시예에서, 반도체 구조체 또는 디바이스(700)는, 이에 제한되는 것은 아니지만, 핀-FET 또는 트라이-게이트 디바이스와 같은, 비-평면 디바이스이다. 이러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 바디로 조성되거나 또는 이러한 바디 내에 형성된다. 하나의 이러한 실시예에서, 게이트 라인들(708)의 게이트 전극 스택들은 3차원 바디의 적어도 상단 표면 및 한 쌍의 측벽들을 둘러싼다. 이러한 개념들은 나노와이어 기반 트랜지스터들과 같은 디바이스들 주변의 게이트로 모두 확장될 수 있다.
기판(702)은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 조성될 수 있다. 실시예에서, 기판(702)은, 활성 영역(704)을 형성하기 위해, 이에 제한되는 것은 아니지만, 인(phosphorus), 비소(arsenic), 붕소(boron) 또는 이것들의 조합과 같은, 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 조성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(702)에서의 실리콘 원자들의 농도는 97%보다 높다. 다른 실시예에서, 벌크 기판(702)은 별개의 결정 기판 위에 성장되는 에피텍시 층, 예를 들어, 붕소-도핑된 벌크 실리콘 단결정질 기판 위에 성장되는 실리콘 에피택셜 층으로 조성된다. 벌크 기판(702)은 대안적으로 III-V 족 재료로 조성될 수 있다. 실시예에서, 벌크 기판(702)은, 이에 제한되는 것은 아니지만, 갈륨 질화물(gallium nitride), 갈륨 인화물(gallium phosphide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 인듐 안티몬화물(indium antimonide), 인듐 갈륨 비화물(indium gallium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 인듐 갈륨 인화물(indium gallium phosphide), 또는 이것들의 조합과 같은, III-V족 재료로 조성된다. 일 실시예에서, 벌크 기판(702)은 III-Ⅴ 족 재료로 조성되고, 전하-캐리어 도펀트 불순물 원자들은, 이에 제한되는 것은 아니지만, 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은 것들이다.
격리 영역(706)은 하부 벌크 기판으로부터 영구적 게이트 구조체의 부분들을 궁극적으로 전기적으로 격리하거나, 또는 이들의 격리에 기여하거나, 또는 핀 활성 영역들을 격리하는 것과 같이 하부 벌크 기판 내에 형성되는 활성 영역들을 격리하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(706)은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소-도핑된 실리콘 질화물과 같은 유전체 재료로 조성된다.
게이트 라인(708)은 게이트 유전체 층(752) 및 게이트 전극 층(750)을 포함하는 게이트 전극 스택으로 조성될 수 있다. 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 조성되고, 게이트 유전체 층은 하이-K 재료로 조성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은, 이에 제한되는 것은 아니지만, 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxy-nitride), 하프늄 규산염(hafnium silicate), 란타늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 규산염(zirconium silicate), 탄탈륨 산화물(tantalum oxide), 바륨 스트론튬 티탄산염(barium strontium titanate), 바륨 티탄산염(barium titanate), 스트론튬 티탄산염(strontium titanate), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate), 또는 이들의 조합과 같은 재료로 조성된다. 또한, 게이트 유전체 층의 일부는 기판(702)의 상단 몇 개 층들로부터 형성되는 자연 산화물의 층을 포함할 수 있다. 실시예에서, 게이트 유전체 층은 상단 하이-k 부분 및 반도체 재료의 산화물로 조성되는 하부 부분으로 조성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상단 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 바닥 부분으로 조성된다.
게이트 전극 스택들과 관련된 스페이서들은 자체-정렬 콘택트들과 같은 인접한 도전성 콘택트들로부터 영구 게이트 구조체를 궁극적으로 전기적으로 격리하거나, 또는 이러한 격리에 기여하기에 적합한 재료로 조성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은, 이에 제한되는 것은 아니지만, 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은 유전체 재료로 조성된다.
게이트 콘택트(714) 및 상부 게이트 콘택트 비아(716)는 도전성 재료로 조성될 수 있다. 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 조성된다. 이러한 금속 종은 텅스텐, 니켈 또는 코발트와 같은 순수한 금속일 수 있거나, 또는 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 실리사이드 재료)과 같은 합금일 수 있다.
실시예에서(도시되지는 않지만), 구조체(700)를 제공하는 것은 굉장히 엄격한 등록 예산(registration budget)으로 리소그래피 단계의 사용을 제거하면서 본질적으로 완벽하게 기존의 게이트 패턴과 정렬되는 콘택트 패턴의 형성을 포함한다. 하나의 이러한 실시예에서, 이 접근방식은 (예를 들어, 종래에 구현되는 건식 또는 플라즈마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 사용하여 콘택트 개구들을 생성하는 것을 가능하게 한다. 실시예에서, 콘택트 플러그 리소그래피 작업과 조합하여 기존의 게이트 패턴을 이용함으로써 콘택트 패턴이 형성된다. 하나의 이러한 실시예에서, 이 접근방식은, 종래의 접근방식들에서 사용되는 바와 같이, 콘택트 패턴을 생성하기 위해 그렇지 않은 경우에 중대하던 리소그래피 작업에 대한 필요성의 제거를 가능하게 한다. 실시예에서, 트렌치 콘택트 그리드는 별도로 패터닝되지 않고, 오히려 폴리(게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 이러한 실시예에서, 트렌치 콘택트 그리드는 게이트 격자 패터닝(gate grating patterning)에 후속하여 그렇지만 게이트 격자 절단들 이전에 형성된다.
더욱이, 게이트 스택 구조체(708)는 대체 게이트 프로세스(replacement gate process)에 의해 제조될 수 있다. 이러한 방식에서, 폴리실리콘 또는 실리콘 질화물 필라(pillar) 재료와 같은 더미 게이트 재료가 제거되고, 영구적 게이트 전극 재료로 대체될 수 있다. 하나의 이러한 실시예에서, 초기의 처리에서 수행되는 것과는 대조적으로, 영구적 게이트 유전체 층이 또한 이러한 프로세스에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 조성되고, SF6의 사용을 포함하는 건식 에칭 프로세스로 제거된다. 다른 실시예에서, 더미 게이트들은 다결정질 실리콘 또는 비정질 실리콘으로 조성되고, 수성 NH4OH 또는 테트라메틸암모늄 수산화물의 사용을 포함하는 습식 에칭 프로세스로 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 조성되고, 수성 인산을 포함하는 습식 에칭에 의해 제거된다.
실시예에서, 본 명세서에 설명되는 하나 이상의 접근방식들은 구조체(700)에 도달하기 위해 더미 및 대체 콘택트 프로세스와 조합하여 더미 및 대체 게이트 프로세스를 본질적으로 고려한다. 하나의 이러한 실시예에서, 대체 콘택트 프로세스는 영구적 게이트 스택의 적어도 일부분의 고온 어닐링을 허용하기 위해 대체 게이트 프로세스 이후에 수행된다. 예를 들어, 구체적인 이러한 실시예에서, 예를 들어, 게이트 유전체 층이 형성된 이후의 영구적 게이트 구조체들의 적어도 일부분의 어닐링은, 대략 섭씨 600도보다 높은 온도로 수행된다. 이러한 어닐링은 영구적 콘택트들의 형성 이전에 수행된다.
다시 도 7a를 참조하면, 반도체 구조체 또는 디바이스(700)의 배열은 게이트 콘택트를 격리 영역들 위에 둔다. 이러한 배열은 레이아웃 공간의 비효율적인 사용으로서 보여질 수 있다. 그러나, 다른 실시예에서, 반도체 디바이스는 활성 영역 위에 형성되는 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 및 트렌치 콘택트 비아와 동일한 층 내에 (비아와 같은) 게이트 콘택트 구조체를 형성하기 이전에 (예를 들어, 이에 추가하여), 본 발명의 하나 이상의 실시예들은 게이트 정렬된 트렌치 콘택트 프로세스를 먼저 사용하는 것을 포함한다. 이러한 프로세스는 반도체 구조체 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조체들을 형성하도록 구현될 수 있다. 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴에 정렬되는 것으로서 형성된다. 대조적으로, 종래의 접근방식들은 선택적 콘택트 에칭들과 조합하여 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 등록이 있는 추가적 리소그래피 프로세스를 통상적으로 포함한다. 예를 들어, 종래의 프로세스는 콘택트 피처들의 개별 패터닝이 있는 폴리 (게이트) 그리드의 패터닝을 포함할 수 있다.
위에 설명된 프로세스들의 모든 양상들이 본 발명의 실시예들의 사상 및 범위 내에 들도록 실시될 필요가 있는 것은 아니라는 점이 이해되어야 한다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택트들을 제조하기 이전에 형성될 필요가 반드시 있는 것은 아니다. 위에 설명된 게이트 스택들이 실제로는 초기에 형성되는 대로의 영구적 게이트 스택들일 수 있다. 또한, 본 명세서에서 설명되는 프로세스들은 하나 또는 복수의 반도체 디바이스들을 제조하는데 사용될 수 있다. 이러한 반도체 디바이스들은 트랜지스터들 또는 유사한 디바이스들일 수 있다. 예를 들어, 실시예에서, 반도체 디바이스들은 로직 또는 메모리를 위한 MOS(metal-oxide semiconductor) 트랜지스터들이거나, 또는 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 디바이스들은 트라이 게이트 디바이스, 독립적으로 액세스되는 더블 게이트 디바이스, 또는 FIN-FET와 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예들은 10 나노미터(10 nm) 이하의 기술 노드에서 반도체 디바이스들을 제조하는데 특히 유용할 수 있다.
본 발명의 실시예들의 위에 설명된 양상들 모두는 프론트 엔드 또는 백 엔드 처리 기술들에 적용 가능할 수 있다는 점이 이해되어야 한다. 또한, 본 명세서에 개시되는 실시예들은 광범위한 상이한 타입들의 집적 회로들 및/또는 마이크로 전자 디바이스들을 제조하는데 사용될 수 있다. 이러한 집적 회로들의 예들은, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로-제어기들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 또한, 이러한 집적 회로들 또는 다른 마이크로 전자 디바이스들은 관련분야에 알려진 광범위한 전자 디바이스들에서 사용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 휴대 전화들, 개인용 전자 제품들 등에서. 이러한 집적 회로들은 시스템들에서 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 하나 이상의 버스들에 의해 메모리, 칩셋 등에 연결될 수 있다. 프로세서, 메모리 및 칩셋 각각은 본 명세서에 개시된 접근방식들을 사용하여 잠재적으로 제조될 수 있다.
도 8은 본 발명의 일 구현에 따른 컴퓨팅 디바이스(800)를 도시한다. 컴퓨팅 디바이스(800)는 보드(802)를 수용한다. 보드(802)는, 이에 제한되는 것은 아니지만, 프로세서(804) 및 적어도 하나의 통신 칩(806)을 포함하는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(804)는 보드(802)에 물리적으로 및 전기적으로 연결된다. 일부 구현들에서는, 적어도 하나의 통신 칩(806)이 또한 보드(802)에 물리적으로 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(806)은 프로세서(804)의 일부이다.
애플리케이션들에 의존하여, 컴퓨팅 디바이스(800)는 보드(802)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등과 같은) 대용량 저장 디바이스를 포함한다.
통신 칩(806)은 컴퓨팅 디바이스(800)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 배선들을 전혀 포함하지 않는다는 점을 암시하는 것은 아니다. 통신 칩(806)은, 이에 제한되는 것은 아니지만, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들어, 제1 통신 칩(806)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(806)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(800)의 프로세서(804)는 프로세서(804) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 구축되는 바와 같이, 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭을 사용하여 에칭되는 하나 이상의 금속 피처들을 포함한다. "프로세서(processor)"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(806)은 통신 칩(806) 내에 패키징되는 집적 회로 다이를 또한 포함한다. 본 발명의 일 실시예에 따르면, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는 바와 같이, 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭을 사용하여 에칭되는 하나 이상의 금속 피처들을 포함한다.
다른 구현들에서, 컴퓨팅 디바이스(800) 내에 수용되는 다른 컴포넌트는, 본 발명의 구현들에 따라 구축되는 바와 같이, 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭을 사용하여 에칭되는 하나 이상의 금속 피처들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(800)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋-톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(800)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 9는 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(900)를 도시한다. 인터포저(900)는 제2 기판(904)에 제1 기판(902)를 브리징하는데 사용되는 개재 기판이다. 제1 기판(902), 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(904)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(900)의 목적은 더 넓은 피치로 접속을 확장하는 것 또는 상이한 접속으로 접속을 재라우팅하는 것이다. 예를 들어, 인터포저(900)는 집적 회로 다이를 BGA(ball grid array)(906)에 연결할 수 있으며, 이는 후속하여 제2 기판(904)에 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(902/904)은 인터포저(900)의 대향 측부들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(902/904)은 인터포저(900)의 동일한 측부에 부착된다. 그리고 추가 실시예들에서는, 인터포저(900)로 3개 이상의 기판들이 인터커넥트된다.
인터포저(900)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V 족 및 IV 족 재료들과 같이, 반도체 기판에 사용하기 위해 위에 설명된 것과 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다.
인터포저는 이에 제한되는 것은 아니지만 TSV들(through-silicon vias)(912)을 포함하는 금속 인터커넥트들(908) 및 비아들(910)을 포함할 수 있다. 인터포저(900)는 수동 및 능동 디바이스들 양자 모두를 포함하는 임베디드 디바이스들(914)을 더 포함할 수 있다. 이러한 디바이스들은, 이에 제한되는 것은 아니지만, 커패시터들, 디커플링 커패시터들, 저항들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함한다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들 같은 더 복잡한 디바이스들이 인터포저(900) 상에 또한 형성될 수 있다. 본 발명의 실시예에 따르면, 본 명세서에 개시되는 장치들 또는 프로세스들이 인터포저(900)의 제조에 사용될 수 있다.
따라서, 본 발명의 실시예들은 디바이스 제조를 위한 산화물 층들의 원자 층 제거에 의한 전이 금속 건식 에칭, 및 그 결과인 디바이스들을 포함한다.
실시예에서, 막을 에칭하는 방법은 전이 금속-함유 막의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계를 포함한다. 본 방법은 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 산화 표면 층을 제공하는 단계를 또한 포함한다. 본 방법은 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계를 또한 포함한다. 본 방법은 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 또한 포함한다.
일 실시예에서, 본 방법은, 전이 금속-함유 막의 전이 금속 종의 제2 표면 층을 분자 산화제 종과 반응시키는 단계, 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 제2 산화 표면 층을 제공하는 단계, 전이 금속 종의 제2 산화 표면 층을 분자 에칭제와 반응시키는 단계, 및 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 더 포함한다.
일 실시예에서, 반응시키는 단계, 제거하는 단계, 반응시키는 단계 및 제거하는 단계는 전이 금속-함유 막의 목표 두께가 에칭 제거될 때까지 반복된다.
일 실시예에서, 전이 금속-함유 막의 전이 금속 종의 표면 층을 반응시키는 단계는 코발트, 철, 니켈, 백금 및 루테늄으로 구성되는 그룹으로부터 선택되는 전이 금속 종의 표면 층을 반응시키는 단계를 포함한다.
일 실시예에서, 전이 금속-함유 막의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계는 반응성 질소 기반 골격을 갖는 분자들로부터 산소를 이동시키는 단계를 포함한다.
일 실시예에서, 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계는 헥사플루오로아세틸아세톤과 반응시키는 단계를 포함한다.
일 실시예에서, 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계는 2개의 두 자리 리간드들에 의해 킬레이트화되는 전이 금속 중심을 포함하는 전이 금속 착물을 제거하는 단계 및 H2O를 제거하는 단계를 포함한다.
실시예에서, 반도체 구조체를 제조하는 방법은 ILD(inter-layer dielectric) 층 내에 트렌치를 형성하는 단계를 포함한다. 본 방법은 트렌치 내에 전이 금속-함유 막을 형성하는 단계를 또한 포함한다. 본 방법은 트렌치 내에서 전이 금속-함유 막을 리세싱하는 단계를 또한 포함한다. 이러한 리세싱은 전이 금속-함유 막의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계, 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 산화 표면 층을 제공하는 단계, 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계, 및 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 포함한다.
일 실시예에서, 본 방법은 리세싱된 전이 금속-함유 막 상에 유전체 캡핑 층을 형성하는 단계를 더 포함한다.
일 실시예에서, 반도체 구조체는 백 엔드 금속화 구조체의 도전성 비아 또는 금속 라인이다.
일 실시예에서, 반도체 구조체는 금속 게이트 전극이다.
일 실시예에서, 본 방법은, 전이 금속-함유 막의 전이 금속 종의 제2 표면 층을 분자 산화제 종과 반응시키는 단계, 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 제2 산화 표면 층을 제공하는 단계, 전이 금속 종의 제2 산화 표면 층을 분자 에칭제와 반응시키는 단계, 및 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 더 포함한다.
일 실시예에서, 반응시키는 단계, 제거하는 단계, 반응시키는 단계 및 제거하는 단계는 전이 금속-함유 막의 목표 두께가 에칭 제거될 때까지 반복된다.
일 실시예에서, 전이 금속-함유 막의 전이 금속 종의 표면 층을 반응시키는 단계는 코발트, 철, 니켈, 백금 및 루테늄으로 구성되는 그룹으로부터 선택되는 전이 금속 종의 표면 층을 반응시키는 단계를 포함한다.
일 실시예에서, 전이 금속-함유 막의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계는 반응성 질소 기반 골격을 갖는 분자들로부터 산소를 이동시키는 단계를 포함한다.
일 실시예에서, 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계는 헥사플루오로아세틸아세톤과 반응시키는 단계를 포함한다.
일 실시예에서, 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계는 2개의 두 자리 리간드들에 의해 킬레이트화되는 전이 금속 중심을 포함하는 전이 금속 착물을 제거하는 단계 및 H2O를 제거하는 단계를 포함한다.
일 실시예에서, 막 스택을 에칭하는 방법은 전이 금속-함유 막 스택 상에 패터닝된 마스크를 형성하여 전이 금속-함유 막 스택의 마스킹된 영역들 및 노출된 영역들을 제공하는 단계를 포함한다. 본 방법은 전이 금속-함유 막 스택의 노출된 영역들을 제거함으로써 전이 금속-함유 막 스택을 에칭하는 단계를 또한 포함한다. 에칭하는 단계는 전이 금속-함유 막 스택의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계, 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 산화 표면 층을 제공하는 단계, 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계, 및 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 포함한다.
일 실시예에서, 본 방법은 전이 금속-함유 막 스택의 전이 금속 종의 제2 표면 층을 분자 산화제 종과 반응시키는 단계, 반응된 분자 산화제 종의 휘발성 단편들을 제거하여 전이 금속 종의 제2 산화 표면 층을 제공하는 단계, 전이 금속 종의 제2 산화 표면 층을 분자 에칭제와 반응시키는 단계, 및 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계를 더 포함한다.
일 실시예에서, 반응시키는 단계, 제거하는 단계, 반응시키는 단계 및 제거하는 단계는 전이 금속-함유 막 스택의 목표 두께가 에칭 제거될 때까지 반복된다.
일 실시예에서, 전이 금속-함유 막 스택의 전이 금속 종의 표면 층을 반응시키는 단계는 코발트, 철, 니켈, 백금 및 루테늄으로 구성되는 그룹으로부터 선택되는 전이 금속 종의 표면 층을 반응시키는 단계를 포함한다.
일 실시예에서, 전이 금속-함유 막 스택의 전이 금속 종의 표면 층을 분자 산화제 종과 반응시키는 단계는 반응성 질소 기반 골격을 갖는 분자들로부터 산소를 이동시키는 단계를 포함한다.
일 실시예에서, 전이 금속 종의 산화 표면 층을 분자 에칭제와 반응시키는 단계는 헥사플루오로아세틸아세톤과 반응시키는 단계를 포함한다.
일 실시예에서, 전이 금속 종의 반응된 산화 표면 층 및 반응된 분자 에칭제를 휘발화에 의해 제거하는 단계는 2개의 두 자리 리간드들에 의해 킬레이트화되는 전이 금속 중심을 포함하는 전이 금속 착물을 제거하는 단계 및 H2O를 제거하는 단계를 포함한다.

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  1. 제1항에 따른 방법.
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