KR20220130303A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220130303A
KR20220130303A KR1020210034921A KR20210034921A KR20220130303A KR 20220130303 A KR20220130303 A KR 20220130303A KR 1020210034921 A KR1020210034921 A KR 1020210034921A KR 20210034921 A KR20210034921 A KR 20210034921A KR 20220130303 A KR20220130303 A KR 20220130303A
Authority
KR
South Korea
Prior art keywords
gate
transistor
electrode
clock signal
compensation
Prior art date
Application number
KR1020210034921A
Other languages
English (en)
Inventor
박종원
김양완
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210034921A priority Critical patent/KR20220130303A/ko
Priority to US17/697,222 priority patent/US11521544B2/en
Publication of KR20220130303A publication Critical patent/KR20220130303A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0213—Addressing of scan or signal lines controlling the sequence of the scanning lines with respect to the patterns to be displayed, e.g. to save power
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G09G2310/0216—Interleaved control phases for different scan lines in the same sub-field, e.g. initialization, addressing and sustaining in plasma displays that are not simultaneous for all scan lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/022—Power management, e.g. power saving in absence of operation, e.g. no data being entered during a predetermined time
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Vehicle Body Suspensions (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)

Abstract

본 발명의 일 실시예에 따른 표시 장치는, 보상 게이트 라인들에 연결된 화소들을 포함하는 표시 패널, 및 보상 게이트 신호들을 표시 패널에 공급하는 보상 게이트 구동부를 포함한다. 보상 게이트 구동부는, 제1-1 클록 신호 및 제 2-1 클록 신호에 기초하여 보상 게이트 신호들을 생성하는 제1 보상 게이트 구동부, 제1-2 클록 신호 및 제 2-2 클록 신호에 기초하여 보상 게이트 신호들을 생성하는 제2 보상 게이트 구동부를 포함한다. 제1-1 클록 신호 및 제2-1 클록 신호 각각은, 보상 게이트 신호가 표시 패널에 공급되는 스캔 기간 동안, 제1-2 클록 신호 및 제 2-2 클록 신호와 동일한 파형을 가지고, 보상 게이트 신호가 표시 패널에 공급되지 않는 블랭크 기간 동안, 제1-2 클록 신호 및 제 2-2 클록 신호와 상이한 파형을 가진다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터 구동부, 게이트 구동부, 및 화소들을 포함할 수 있다. 데이터 구동부는 데이터 라인들을 통해 화소들에 데이터 전압들을 제공할 수 있다. 게이트 구동부는 외부에서 제공되는 게이트 전원과 클록 신호를 이용하여 게이트 신호를 생성하며, 게이트 라인들을 통해 화소들에 게이트 신호를 순차적으로 제공할 수 있다. 예를 들어, 게이트 구동부는 클록 신호에 응답하여 게이트 전원을 턴-온 레벨의 게이트 신호로서 출력할 수 있다. 화소들 각각은 게이트 신호에 응답하여 대응되는 데이터 전압을 기록하고, 데이터 전압에 대응하여 발광할 수 있다.
화소들 각각은 구동 트랜지스터의 문턱전압 편차를 보상하기 위한 초기화 트랜지스터 및 보상 트랜지스터를 포함할 수 있다. 초기화 트랜지스터 및 보상 트랜지스터는 산화물 반도체 트랜지스터로 구성될 수 있다. 산화물 반도체 트랜지스터는 폴리 실리콘 트랜지스터보다 낮은 전하 이동도를 가지며, 이로 인해 턴-오프 상태에서 발생하는 누설 전류량이 최소화될 수 있다.
한편, 표시 장치는 가변 구동 주파수로 동작할 수 있다. 예를 들어, 표시 장치는 정지 영상을 표시하는 동안에는 낮은 구동 주파수로 구동되고, 동영상을 표시하는 동안에는 높은 구동주파수로 구동될 수 있다. 낮은 구동 주파수로 구동 시 소비전력을 감소시키기 위해, 초기화 트랜지스터 및 보상 트랜지스터용 보상 게이트 신호가 공급되지 않는 블랭크 기간 동안, 보상 게이트 신호가 공급되는 스캔 기간에 비해 게이트 드라이버에 제공되는 클록 신호의 주기를 증가시킬 수 있다.
다만, 블랭크 기간 동안 게이트 구동부에 제공되는 클록 신호의 주기가 길어짐에 따라 게이트 구동부 출력단의 플로팅 구간이 길어지게 되어, 게이트 드라이버로부터 출력되는 보상 게이트 신호의 턴-오프 레벨이 증가하는 문제점이 발생할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 블랭크 기간 동안 게이트 드라이버로부터 출력되는 초기화 트랜지스터 및 보상 트랜지스터를 제어하는 보상 게이트 신호가 턴-오프 레벨을 유지할 수 있는 표시 장치 및 이의 구동 방법을 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 보상 게이트 라인들에 연결된 화소들을 포함하는 표시 패널, 및 보상 게이트 신호들을 상기 표시 패널에 공급하는 보상 게이트 구동부를 포함한다. 상기 보상 게이트 구동부는, 제1-1 클록 신호 및 제 2-1 클록 신호에 기초하여 상기 보상 게이트 신호들을 생성하는 제1 보상 게이트 구동부, 제1-2 클록 신호 및 제 2-2 클록 신호에 기초하여 상기 보상 게이트 신호들을 생성하는 제2 보상 게이트 구동부를 포함한다. 상기 제1-1 클록 신호 및 상기 제2-1 클록 신호 각각은, 상기 보상 게이트 신호가 상기 표시 패널에 공급되는 스캔 기간 동안, 상기 제1-2 클록 신호 및 상기 제 2-2 클록 신호와 동일한 파형을 가지고, 상기 보상 게이트 신호가 상기 표시 패널에 공급되지 않는 블랭크 기간 동안, 상기 제1-2 클록 신호 및 상기 제 2-2 클록 신호와 상이한 파형을 가진다.
상기 블랭크 기간에서, 상기 제1-1 클록 신호는 상기 제1-2 클록 신호가 반주기만큼 지연된 파형이고, 상기 제2-1 클록 신호는 상기 제2-2 클록 신호가 반주기만큼 지연된 파형인 것을 특징으로 할 수 있다.
상기 제1-1 클록 신호, 상기 제2-1 클록 신호, 상기 제1-2 클록 신호, 및 상기 제 2-2 클록 신호각각의 주기는, 상기 스캔 기간보다 상기 블랭크 기간에 더 긴 것을 특징으로 할 수 있다.
상기 제1 보상 게이트 구동부 및 상기 제2 보상 게이트 구동부는, 상기 스캔 기간 동안 턴-온 레벨의 상기 보상 게이트 신호들을 순차적으로 생성하고, 상기 블랭크 기간 동안 상기 보상 게이트 신호들을 턴-오프 레벨로 유지하는 것을 특징으로 할 수 있다.
상기 보상 게이트 라인들은, 일 단이 상기 제1 보상 게이트 구동부에 연결되고, 타 단이 상기 제2 보상 게이트 구동부에 연결되고, 상기 표시 패널의 양측으로부터 상기 보상 게이트 라인들로 상기 보상 게이트 신호들이 동시에 인가될 수 있다.
상기 화소들 각각은, 발광 다이오드, 제1 전원과 상기 발광 다이오드 사이에 접속되는 제1-1 트랜지스터, 상기 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되며, 게이트 전극이 상기 쓰기 게이트 라인에 접속되는 제2-1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이에 접속되며, 게이트 전극이 상기 보상 게이트 라인에 접속되는 제3-1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속되며, 게이트 전극이 초기화 게이트 라인에 접속되는 제4-1 트랜지스터, 상기 제1 전원과 상기 제1 트랜지스터의 게이트 전극 사이에 접속되는 스토리지 커패시터를 포함할 수 있다.
상기 제1 전원과 상기 제1 트랜지스터의 제1 전극 사이에 접속되며, 게이트 전극이 발광 게이트 라인에 접속되는 제5-1 트랜지스터, 및 상기 제1 트랜지스터의 제2 전극과 상기 발광 다이오드의 애노드전극에 접속되고, 게이트 전극이 상기 발광 게이트 라인에 접속되는 제6-1 트랜지스터를 더 포함할 수 있다.
상기 초기화 전원과 상기 발광 다이오드의 애노드 전극에 접속되고, 게이트 전극이 바이패스 게이트 라인에 접속되는 제7-1 트랜지스터를 더 포함할 수 있다.
상기 제3-1 트랜지스터 및 상기 제4-1 트랜지스터는 산화물 반도체 트랜지스터일 수 있다.
상기 보상 게이트 라인은 현재 보상 게이트 라인이고, 상기 초기화 게이트 라인은 이전 보상 게이트 라인인 것을 특징으로 할 수 있다.
상기 화소들에 연결되는 데이터 라인들을 더 포함하고, 상기 데이터 라인들을 통해 상기 화소들로 데이터 신호를 공급하는 데이터 구동부를 더 포함할 수 있다.
상기 보상 게이트 구동부는 상기 보상 게이트 라인들로 상기 보상 게이트 신호들을 제공하는 복수의 스테이지들을 포함하되, 상기 복수의 스테이지들 각각은, 제1 제어 노드의 전압을 제어하는 노드 제어부, 및 상기 제1 제어 노드의 전압에 응답하여 제1 전원 입력단자로부터 공급되는 제1 게이트 전원 전압을 상기 보상 게이트 신호들로서 출력하는 출력부를 포함할 수 있다.
상기 출력부는, 상기 제1 전원 입력단자에 연결되는 제1 전극, 출력 단자에 연결되는 제2 전극, 및 상기 제1 제어 노드에 연결되는 게이트 전극을 포함하는 풀업 트랜지스터, 및 상기 출력 단자에 연결되는 제1 전극, 제2 게이트 전원 전압을 공급하는 제2 전원 입력 단자에 연결되는 제2 전극, 및 제2 제어 노드에 연결되는 게이트 전극을 포함하는 풀다운 트랜지스터를 포함할 수 있다.
제1 클록 신호 라인, 제2 클록 신호 라인, 및 시작 신호 라인을 더 포함하고, 상기 노드 제어부는, 상기 시작 신호 라인에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클록 신호 라인에 연결되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 상기 제1 전원 입력단자에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 신호 라인에 연결되는 제2 전극, 및 상기 제2 제어 노드에 연결되는 게이트 전극을 포함하는 제3 트랜지스터, 및 상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클록 신호 라인에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터, 상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 제2 전원 입력 단자에 연결되는 제2 전극, 및 상기 제1 클록 신호 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터, 상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 제2 전원 입력 단자에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터, 상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 커플링 커패시터, 상기 제1 제어 노드에 연결되는 제1 전극, 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클록 신호 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터, 및 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 신호 라인에 연결되는 제2 전극, 및 상기 제1 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
상기 노드 제어부는, 상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제2 커플링 커패시터, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제2 전원 입력 단자에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함할 수 있다.
상기 블랭크 기간은, 상기 제2 제어 노드에 상기 풀다운 트랜지스터의 턴-오프 레벨보다 낮은 전압 레벨을 갖는 신호가 제공되는 리프레시 기간, 및 상기 제2 제어 노드에 상기 풀다운 트랜지스터의 턴-오프 레벨보다 높은 전압 레벨을 갖는 신호가 제공되는 플로팅 기간을 포함할 수 있다.
상기 스테이지들 중 홀수 번째 스테이지들은, 상기 블랭크 기간에, 상기 제2 클록 신호 라인을 통해 공급되는 상기 제2-1 클록 신호들 및 제2-2 클록 신호들의 전압 레벨 중 어느 하나라도 논리 로우 레벨인 경우 상기 리프레시 기간에 해당되고, 상기 블랭크 기간에, 상기 제2 클록 신호 라인을 통해 공급되는 상기 제2-1 클록 신호들 및 제2-2 클록 신호들의 전압 레벨 둘 다 논리 하이 레벨인 경우 상기 플로팅 기간에 해당되는 것을 특징으로 할 수 있다.
상기 스테이지들 중 짝수 번째 스테이지들은, 상기 블랭크 기간에, 상기 제1 클록 신호 라인을 통해 공급되는 상기 제1-1 클록 신호들 및 제1-2 클록 신호들의 전압 레벨 중 어느 하나라도 논리 로우 레벨인 경우 상기 리프레시 기간에 해당되고, 상기 블랭크 기간에, 상기 제1 클록 신호 라인을 통해 공급되는 상기 제1-1 클록 신호들 및 제1-2 클록 신호들의 전압 레벨 둘 다 논리 하이 레벨인 경우 상기 플로팅 기간에 해당되는 것을 특징으로 할 수 있다.
본 발명에 따른 표시 장치는, 한 화소에 연결된 제1 및 제2 게이트 구동부들에 제공되는 클록 신호의 타이밍을 블랭크 기간 동안 상이하게 제어함으로써, 블랭크 기간 동안 게이트 구동부로부터 출력되는 초기화 트랜지스터 및 보상 트랜지스터를 제어하는 보상 게이트 신호가 턴-오프 레벨을 유지할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 고주파 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 스캔 기간을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 저주파 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 블랭크 기간을 설명하기 위한 도면이다.
도 7은 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 8a 및 도 8b는 도 7의 표시 장치에 포함된 제1 및 제2 보상 게이트 구동부들의 일 예를 나타내는 도면이다.
도 9는 도 8a의 제1 보상 게이트 구동부에 포함된 제1 보상 게이트 스테이지 및 제2 보상 게이트 스테이지의 일 예를 나타내는 회로도이다.
도 10a는 도 9의 제1 보상 게이트 스테이지에서 스캔 기간동안 측정된 신호들의 일 예를 나타내는 파형도이다. 도 10b는 도 9의 제1 보상 게이트 스테이지에서 블랭크 기간동안 측정된 신호들의 일 예를 나타내는 파형도이다.
도 11은 종래 기술에 따른 보상 게이트 구동부에서 출력되는 보상 게이트 신호의 턴-오프 레벨이 상승하는 원인을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 블랭크 기간 동안 보상 게이트 구동부의 구동방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 한 실시예에 따른 표시 장치(1)는 타이밍 제어부(10), 데이터 구동부(20), 제1 게이트 구동부(30), 제2 게이트 구동부(40), 및 표시 패널(50)을 포함할 수 있다.
타이밍 제어부(10)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(horizontal synchronization signal), 수평 동기 신호(vertical synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터 신호(RGB data signals) 등을 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작됨을 가리킬 수 있다. 수직 동기 신호의 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 각각의 펄스들이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작됨을 가리킬 수 있다. 수평 동기 신호의 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 특정 수평 기간들에 대해서 인에이블 레벨을 가질 수 있고, 나머지 기간에서 디스에이블 레벨을 가질 수 있다. 데이터 인에이블 신호가 인에이블 레벨일 때, 해당 수평 기간들에서 RGB 데이터 신호가 공급됨을 가리킬 수 있다. RGB 데이터 신호는 각각의 해당 수평 기간들에서 화소 행 단위로 공급될 수 있다. 타이밍 제어부(10)는 표시 장치(1)의 사양(specification)에 대응하도록 RGB 데이터 신호에 기초하여 계조 값들을 생성할 수 있다. 타이밍 제어부(10)는 표시 장치(1)의 사양에 대응하도록 외부 입력 신호에 기초하여 데이터 구동부(20), 제1 게이트 구동부(30), 제2 게이트 구동부(40) 등에 공급될 제어 신호들을 생성할 수 있다.
데이터 구동부(20)는 타이밍 제어부(10)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 라인들(DL1, DL2, DLm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(20)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 게이트 라인에 연결된 화소들) 단위로 데이터 라인들(DL1, DL2, DLm)에 공급할 수 있다.
게이트 구동부(30, 40)는 타이밍 제어부(10)로부터 클록 신호, 게이트 시작 신호, 및 게이트 전원 전압 등을 수신하여 게이트 라인들(GIL1, GWL1, GCL1, GBL1, EL1, GILn, GWLn, GCLn, GBLn, ELn)에 제공할 게이트 신호들을 생성할 수 있다. 이 때, n은 0보다 큰 정수일 수 있다.
게이트 구동부(30, 40)는 제1 게이트 구동부(30) 및 제2 게이트 구동부(40)를 포함할 수 있다. 게이트 라인들(GIL1, GWL1, GCL1, GBL1, EL1, GILn, GWLn, GCLn, GBLn, ELn) 각각은 일 단이 제1 게이트 구동부(30)에 연결되고, 타 단이 제2 게이트 구동부(40)에 연결되며, 표시 패널(50)의 양측으로부터 게이트 라인들(GIL1, GWL1, GCL1, GBL1, EL1, GILn, GWLn, GCLn, GBLn, ELn)에 게이트 신호들이 인가될 수 있다. 이에 따라, 게이트 신호들의 RC 딜레이가 최소화될 수 있다.
제1 및 제2 게이트 구동부들(30, 40) 각각은 복수의 서브 게이트 구동부들을 포함할 수 있다. 예를 들어, 서브 게이트 구동부는 쓰기 게이트 구동부, 보상 게이트 구동부, 및 발광 게이트 구동부를 포함할 수 있다. 또한, 서브 게이트 구동부들 각각은 시프트 레지스터 형태로 연결된 복수의 게이트 스테이지들을 포함할 수 있다. 예를 들어, 게이트 시작 라인으로 공급되는 게이트 시작 신호의 턴-온 레벨의 펄스를 다음 게이트 스테이지로 순차적으로 전달하는 방식으로 게이트 신호들을 생성할 수 있다. 제1 및 제2 게이트 구동부(30, 40)의 구체적인 구성에 대해서는 도 7 내지 도 9를 참조하여 자세히 후술하기로 한다.
표시 패널(50)은 복수의 화소들을 포함할 수 있다. 예를 들어, 화소(PXnm)는 대응하는 데이터 라인(DLm), 게이트 라인들(GILn, GWLn, GCLn, GBLn, ELn)에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 화소(PXnm)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)를 포함한다.
제1 트랜지스터(T1)는 제1 전원 라인(ELVDDL)과 발광 다이오드(LD) 사이에 접속될 수 있다. 즉, 제1 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극에 연결되고, 제1 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)의 제2 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수도 있다.
제2 트랜지스터(T2)는 데이터 라인(DLm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 즉, 제2 트랜지스터(T2)의 제1 전극이 데이터 라인(DLm)에 연결되고, 제2 트랜지스터(T2)의 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 제2 트랜지스터(T2)의 게이트 전극이 게이트 라인(GWLn)(또는, 쓰기 게이트 라인)에 연결될 수 있다. 제2 트랜지스터(T2)는 게이트 트랜지스터로 명명될 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극 사이에 접속될 수 있다. 즉, 제3 트랜지스터(T3)의 제1 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결되고, 제3 트랜지스터(T3)의 제2 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제3 트랜지스터(T3)의 게이트 전극이 게이트 라인(GCLn)(또는, 보상 게이트 라인)에 연결될 수 있다. 제3 트랜지스터(T3)는 다이오드 연결 트랜지스터로 명명될 수도 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 초기화 전원 라인(VINTL) 사이에 접속될 수 있다. 즉, 제4 트랜지스터(T4)의 제1 전극이 제1 트랜지스터(T1)의 게이트 전극(또는, 커패시터(Cst)의 제2 전극)에 연결되고, 제4 트랜지스터(T4)의 제2 전극이 초기화 전원 라인(VINTL)에 연결되고, 제4 트랜지스터(T4)의 게이트 전극이 게이트 라인(GILn)(또는, 초기화 게이트 라인)에 연결될 수 있다. 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(T5)는 제1 전원 라인(ELVDDL)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 즉, 제5 트랜지스터(T5)의 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제5 트랜지스터(T5)의 제2 전극이 제1 트랜지스터(T1)의 제1 전극에 연결되고, 제5 트랜지스터(T5)의 게이트 전극이 게이트 라인(ELn)(또는, 발광 게이트 라인)에 연결될 수 있다. 제5 트랜지스터(T5)는 제1 발광 트랜지스터로 명명될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 다이오드(LD)의 애노드 전극에 접속될 수 있다. 즉, 제6 트랜지스터(T6)의 제1 전극이 제1 트랜지스터(T1)의 제2 전극에 연결되고, 제6 트랜지스터(T6)의 제2 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제6 트랜지스터(T6)의 게이트 전극이 게이트 라인(ELn)(또는, 발광 게이트 라인)에 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광 트랜지스터로 명명될 수 있다.
제7 트랜지스터(T7)는 초기화 전원 라인(VINTL)과 발광 다이오드(LD)의 애노드 전극에 접속될 수 있다. 즉, 제7 트랜지스터(T7)의 제1 전극이 초기화 전원 라인(VINTL)(또는, 제4 트랜지스터(T4)의 제2 전극)에 연결되고, 제7 트랜지스터(T7)의 제2 전극이 발광 다이오드(LD)의 애노드에 연결되고, 제7 트랜지스터(T7)의 게이트 전극이 게이트 라인(GBLn)(또는, 바이패스 게이트 라인)에 연결될 수 있다. 제7 트랜지스터(T7)는 애노드 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LD)는 애노드가 제6 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 제2 전원 라인(ELVSSL)에 인가된 전압은 제1 전원 라인(ELVDDL)에 인가된 전압보다 낮게 설정될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드(inorganic light emitting diode), 퀀텀 닷 발광 다이오드(quantum dot light emitting diode) 등일 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각은 P형 트랜지스터일 수 있다. 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 각각의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각은 N형 트랜지스터들일 수 있다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들은 턴-오프 상태에서 발생하는 누설 전류 량이 폴리 실리콘 트랜지스터들에 비해 작다.
실시예에 따라, 제7 트랜지스터(T7)가 폴리 실리콘이 아닌 N형 산화물 반도체 트랜지스터로 구성될 수도 있다. 이때, 제7 트랜지스터(T7)의 게이트 전극에는 게이트 라인(GBLn)을 대체하여 게이트 라인들(GCLn, GILn) 중 하나가 연결될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 고주파 구동 방법을 설명하기 위한 도면이다.
도 1 및 도 3을 참조하면, 표시 패널(50)이 제1 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(1)는 제1 표시 모드에 있다고 표현할 수 있다. 또한, 표시 패널(50)가 제1 구동 주파수보다 작은 제2 구동 주파수로 프레임들을 표시하는 경우, 표시 장치(1)는 제2 표시 모드에 있다고 표현할 수 있다.
제1 표시 모드에서, 표시 장치(1)는 20Hz 이상, 예를 들어 120Hz로 영상 프레임들을 표시할 수 있다.
제2 표시 모드는 저전력 표시 모드일 수 있다. 표시 장치는 20Hz 미만, 예를 들어 1Hz로 영상 프레임들을 표시할 수 있다. 예를 들어, 상용 모드 중 “always on 모드에서 시간과 날짜만이 표시되는 경우가 제2 표시 모드에 해당할 수 있다.
기간(1TP)은 복수의 프레임 기간들(1FP)을 포함할 수 있다. 기간(1TP)은 제1 표시 모드 및 제2 표시 모드를 비교하기 위해 임의로 정의된 기간이다. 기간(1TP)은 제1 표시 모드 및 제2 표시 모드에서 동일한 시간 간격을 의미할 수 있다. 설명의 편의를 위해서, 프레임 기간(1FP)은 제1 표시 모드 및 제2 표시 모드에서 동일한 시간 간격을 가짐을 가정한다.
제1 표시 모드에서, 기간(1TP)은 복수의 프레임 기간(1FP)을 포함한다. 각각의 프레임 기간들(1FP)은 스캔 기간(WP) 및 발광 기간(EP)을 포함할 수 있다. 도 3에서는 설명의 편의를 위해서, 첫번째 화소행을 기준으로, 스캔 기간(WP)이 프레임 기간(1FP)의 초기에 위치하고, 발광 기간(EP)이 스캔 기간(WP) 다음에 위치하는 것으로 표시되었다.
화소(PXnm)는 스캔 기간들(WP)에 수신한 데이터 전압들에 기초하여, 기간(1TP) 동안 프레임 기간들(1FP)의 개수에 대응하는 복수의 영상 프레임들을 표시할 수 있다.
도 4는 본 발명의 일 실시예에 따른 스캔 기간을 설명하기 위한 도면이다.
이하에서 하이 레벨의 펄스를 상승 펄스(rising pulse)라고 할 수 있다. 상승 펄스가 N형 트랜지스터의 게이트 전극에 공급되는 경우 N형 트랜지스터가 턴-온될 수 있다. 즉, 상승 펄스는 N형 트랜지스터에 대해 턴-온 레벨일 수 있다. 여기서 N형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 낮은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, N형 트랜지스터는 NMOS일 수 있다.
또한, 로우 레벨의 펄스를 하강 펄스(falling pulse)라고 할 수 있다. 하강 펄스가 P형 트랜지스터의 게이트 전극에 공급되는 경우 P형 트랜지스터가 턴-온될 수 있다. 즉, 하강 펄스는 P형 트랜지스터에 대해 턴-온 레벨일 수 있다. 여기서 P형 트랜지스터의 소스 전극에 게이트 전극 대비 충분히 높은 레벨의 전압이 인가되어 있음을 가정한다. 예를 들어, P형 트랜지스터는 PMOS일 수 있다.
도 1 내지 도 4를 참조하면, 먼저, 스캔 기간(WP) 동안 발광 게이트 라인(ELn)으로 턴-오프 레벨(하이 레벨)의 발광 게이트 신호(En)가 공급될 수 있다. 따라서, 스캔 기간(WP) 동안 트랜지스터들(T5, T6)은 턴-오프 상태일 수 있다.
다음으로, 초기화 게이트 라인(GILn)으로 턴-온 레벨(하이 레벨)의 초기화 게이트 신호(GIn)가 공급될 수 있다. 이에 따라, 제4 트랜지스터(T4)가 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극과 초기화 전원 라인(VINTL)이 연결된다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극의 전압은 초기화 전원 라인(VINTL)의 초기화 전압으로 초기화되고, 스토리지 커패시터(Cst)에 의해 유지된다. 예를 들어, 초기화 전원 라인(VINTL)의 초기화 전압은 제1 전원 라인(ELVDDL)의 전압보다 충분히 낮은 전압일 수 있다. 예를 들어, 초기화 전압은 제2 전원 라인(ELVSSL)의 전압과 동일하거나 유사한 레벨의 전압일 수 있다. 따라서, 제1 트랜지스터(T1)가 턴-온될 수 있다.
다음으로, 쓰기 게이트 라인(GWLn)으로 턴-온 레벨(로우 레벨)의 쓰기 게이트 신호(GWn) 및 보상 게이트 라인(GCLn)으로 턴-온 레벨(하이 레벨)의 보상 게이트 신호(GCn)가 공급되고, 쓰기 게이트 신호(GWn) 및 보상 게이트 신호(GCn) 각각에 대응하는 트랜지스터들(T2, T3)이 턴-온된다. 이에 따라, 데이터 라인(DLm)에 인가된 화소(PXnm)의 계조 값(Gn)에 대응하는 데이터 전압(Dm)이 트랜지스터들(T2, T1, T3)을 통해서, 스토리지 커패시터(Cst)에 기입된다. 이때, 스토리지 커패시터(Cst)에 기입된 데이터 전압(Dm)은 제1 트랜지스터(T1)의 문턱 전압의 감소분이 반영된 전압이다.
다음으로, 바이패스 게이트 라인(GBLn)으로 턴-온 레벨(로우 레벨)의 바이패스 게이트 신호(GBn)가 공급되고, 제7 트랜지스터(T7)가 턴-온된다. 따라서, 발광 다이오드(LD)의 애노드 전압이 초기화된다.
마지막으로, 발광 게이트 신호(En)가 턴-온 레벨(로우 레벨)이 되면, 트랜지스터들(T5, T6)이 턴-온 상태가 된다. 이에 따라, 제1 전원 라인(ELVDDL), 트랜지스터들(T5, T1, T6), 발광 다이오드(LD), 및 제2 전원 라인(ELVSSL)으로 연결되는 구동 전류 경로가 형성되고, 구동 전류가 흐른다. 구동 전류 량은 스토리지 커패시터(Cst)에 저장된 데이터 전압(Dm)에 대응한다. 이때, 구동 전류는 제1 트랜지스터(T1)를 거쳐 흐르므로, 제1 트랜지스터(T1)의 문턱 전압의 감소분이 반영된다. 이에 따라, 스토리지 커패시터(Cst)에 저장된 데이터 전압(Dm)에 반영된 문턱 전압의 감소분과 구동 전류에 반영된 문턱 전압의 감소분이 서로 상쇄되므로, 제1 트랜지스터(T1)의 문턱 전압 값과 무관하게 데이터 전압(Dm)에 대응하는 구동 전류가 흐를 수 있다. 구동 전류 량에 따라, 발광 다이오드(LD)는 목적하는 휘도로 발광하게 된다.
도 5는 본 발명의 일 실시예에 따른 저주파 구동 방법을 설명하기 위한 도면이다.
도 1 내지 도 5를 참조하면, 제2 표시 모드에서, 기간(2TP)은 하나의 프레임 기간(1FP)을 포함하며, 하나의 프레임 기간(1FP)은 복수의 서브 프레임 기간(1SFP)을 포함한다. 여기서, 기간(2TP)에 포함되는 서브 프레임 기간(1SFP)의 수는 도 3에 도시된 프레임 기간(1FP)의 수와 동일할 수 있다.
첫 번째 서브 프레임 기간(1SFP)은 스캔 기간(WP) 및 발광 기간(EP)을 포함하고, 기간(2TP) 중 나머지 서브 프레임 기간들(1SFP)은 블랭크 기간(BP) 및 발광 기간(EP)을 포함할 수 있다.
화소(PXnm)의 트랜지스터들(T3, T4)은 기간(2TP) 중 나머지 서브 프레임 기간들(1SFP)에서 턴-오프 상태를 유지하므로, 스토리지 커패시터(Cst)는 동일한 데이터 전압을 복수의 서브 프레임들 동안 유지하게 된다. 특히, 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터들로 구성될 수 있으므로, 누설 전류는 최소화될 수 있다.
따라서, 화소(PXnm)는 스캔 기간(WP)에 공급받은 데이터 전압에 기초하여, 기간(2TP) 동안 동일한 단일 영상 프레임을 표시할 수 있다.
도 6은 본 발명의 일 실시예에 따른 블랭크 기간을 설명하기 위한 도면이다.
도 1 내지 도 6을 참조하면, 블랭크 기간(BP)에서, 턴-오프 레벨(로우 레벨)의 초기화 게이트 신호(Gin) 및 보상 게이트 신호(GCn)이 공급될 수 있다. 따라서, 전술한 바와 같이, 블랭크 기간(BP)에서 스토리지 커패시터(Cst)에 기입된 데이터 전압은 변동되지 않는다. 이때, 데이터 라인(DLm)에는 기준 데이터 전압(Vref)이 인가될 수 있다.
다만, 블랭크 기간(BP)에서, 스캔 기간(WP)과 동일한 파형의 발광 게이트 신호(En), 쓰기 게이트 신호(GWn) 및 바이패스 게이트 신호(GBn)가 공급될 수 있다. 따라서, 저주파 구동 시 복수의 서브 프레임 기간들(1SFP)에서, 발광 다이오드(LD)의 출광 파형을 고주파 구동 시와 유사하게 함으로써, 사용자에게 플리커(flicker)가 시인되지 않을 수 있다.
표시 패널(50)이 제1 표시 모드로 구동되는 기간(1TP)을 제1 기간이라고 할 수 있다(도 3 참조). 표시 패널(50)가 제2 표시 모드로 구동되는 기간(1TP)을 제2 기간이라고 할 수 있다(도 5 참조). 이때, 제1 기간 및 제2 기간의 시간 간격들은 서로 동일할 수 있다. 즉, 제1 기간에 포함되는 프레임의 수는 제2 기간에 포함되는 서브 프레임의 수와 동일할 수 있다.
도 7은 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 1 내지 도 7을 참조하면, 표시 장치(1)는 기판(SUB)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA)을 에워싸는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 제1 게이트 구동부(30)(또는, 제1 게이트 회로 영역(GDVA1)) 및 제2 게이트 구동부(40)(또는, 제2 게이트 회로 영역(GDVA2))를 포함할 수 있다.
기판(SUB)의 표시 영역(DA) 상에는 데이터 라인들(DLm), 게이트 라인들(GWLn, GCLn, GBLn, GILn, ELn) 및 화소(PXnm)가 제공될 수 있다. 기판(SUB)의 표시 영역(DA)은 도 1을 참조하여 설명한 표시 패널(50)에 대응할 수 있다.
기판(SUB)의 제1 게이트 회로 영역(GDVA1) 상에는 제1 게이트 구동부(30)가 배치되고, 제2 게이트 회로 영역(GDVA2) 상에는 제2 게이트 구동부(40)가 배치될 수 있다.
제1 및 제2 게이트 구동부(30, 40) 각각은 쓰기 게이트 구동부(GWDV), 보상 게이트 구동부(GCDV), 및 발광 게이트 구동부(EMDV)를 포함할 수 있다. 기판(SUB)의 게이트 회로 영역(GDVA)은 상호 구분된 쓰기 게이트 회로 영역(A_GWDV1, A_GWDV2), 보상 게이트 회로 영역(A_GCDV1, A_GCDV2), 및 발광 게이트 회로 영역(A_EMDV1, A_EMDV2)을 포함하고, 쓰기 게이트 구동부(GWDV), 보상 게이트 구동부(GCDV), 및 발광 게이트 구동부(EMDV)는 쓰기 게이트 회로 영역(A_GWDV1, A_GWDV2), 보상 게이트 회로 영역(A_GCDV1, A_GCDV2), 및 발광 게이트 회로 영역(A_EMDV1, A_EMDV2) 상에 각각 배치되거나 형성될 수 있다.
일 실시예에서, 쓰기 게이트 구동부(GWDV)는 표시 영역(DA)에 가장 인접하며, 보상 게이트 구동부(GCDV)는 쓰기 게이트 구동부(GWDV)보다 표시 패널(50)로부터 이격되고, 발광 게이트 구동부(EMDV)는 보상 게이트 구동부(GCDV)보다 표시 영역(DA)으로부터 이격되어 위치할 수 있다. 쓰기 게이트 구동부(GWDV)에서 생성되는 쓰기 게이트 신호의 펄스의 폭이 가장 작아, 쓰기 게이트 신호가 RC(즉, 저항-커패시턴스) 딜레이에 가장 민감하고, 발광 게이트 구동부(EMDV)에서 생성되는 발광 게이트 신호의 폭이 가장 커, 발광 게이트 신호가 RC 딜레이에 가장 둔감하기 때문이다.
제1 쓰기 게이트 구동부(GWDV1)는 시프트 레지스터 형태일 수 있고, 복수의 쓰기 게이트 스테이지들을 포함할 수 있다. 타이밍 제어부(10, 도 1 참조)로부터 수신한 쓰기 시작 신호에 대응하여, 쓰기 게이트 스테이지들은 턴-온 레벨(예를 들어, 논리 로우 레벨)의 쓰기 게이트 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 쓰기 게이트 신호들(GWn, 도 6 참조)은 대응되는 쓰기 게이트 라인들(GWL1, GWLn, 도 1 참조)에 제공될 수 있다. 실시예에 따라, 쓰기 게이트 신호들(GWn)은 바이패스 게이트 신호들(GBn)로 이용되며, 턴-온 레벨의 쓰기 게이트 신호들(GWn)은 대응되는 바이패스 게이트 라인들(GBL1, GBLn, 도 1 참조)에도 제공될 수 있다. 예를 들어, 쓰기 게이트 라인(GWLn)에 인가되는 쓰기 게이트 신호(GWn)보다 이후에 생성된 쓰기 게이트 신호(즉, 이후 쓰기 게이트 신호)가 바이패스 게이트 신호(GBn)로서 바이패스 게이트 라인(GBLn)에 제공될 수 있다.
제2 쓰기 게이트 구동부(GWDV2)는, 그 배치 위치를 제외하고, 제1 쓰기 게이트 구동부(GWDV1)와 실질적으로 동일하거나 유사할 수 있다. 쓰기 게이트 라인들(GWL1, GWLn, 도 1 참조)이 제1 쓰기 게이트 구동부(GWDV1) 및 제2 쓰기 게이트 구동부(GWDV2)에 연결되며, 표시 영역(DA)(또는, 표시 패널(50))의 양측으로부터 쓰기 게이트 라인들(GWL1, GWLn)에 쓰기 게이트 신호들(GWn)이 인가될 수 있다. 이에 따라, 쓰기 게이트 신호들(GWn)의 RC 딜레이가 최소화될 수 있다.
제1 보상 게이트 구동부(GCDV1)(또는, 초기화 게이트 구동부)는 시프트 레지스터 형태일 수 있고, 복수의 보상 게이트 스테이지들(또는, 초기화 게이트 스테이지들)을 포함할 수 있다.
타이밍 제어부(10)로부터 수신한 보상 시작 신호(또는, 초기화 시작 신호)에 대응하여, 제1-1 클록 신호 및 제 2-1 클록 신호에 기초하여, 보상 게이트 스테이지들은 턴-온 레벨(예를 들어, 논리 하이 레벨)의 보상 게이트 신호들(GCn)을 순차적으로 생성할 수 있다. 보상 게이트 신호들(GCn)은 대응되는 보상 게이트 라인들(GCL1, GCLn, 도 1 참조)에 제공될 수 있다. 실시예에 따라, 보상 게이트 신호들(GCn)은 초기화 게이트 신호들(GIn)로 이용되며, 턴-온 레벨의 보상 게이트 신호들(GCn)은 대응되는 초기화 게이트 라인들(GIL1, GILn, 도 1 참조)에도 제공될 수 있다. 예를 들어, 보상 게이트 라인(GCLn)에 인가되는 보상 게이트 신호보다 이전에 생성된 보상 게이트 신호(즉, 이전 보상 게이트 신호)가 초기화 게이트 신호로서 초기화 게이트 라인(GILn)에 제공될 수 있다.
제2 보상 게이트 구동부(GCDV2)는, 그 배치 위치 및 기초하는 클록 신호를 제외하고, 제1 보상 게이트 구동부(GCDV1) 와 실질적으로 동일하거나 유사할 수 있다.
실시예에 따르면, 타이밍 제어부(10)로부터 수신한 보상 시작 신호(또는, 초기화 시작 신호)에 대응하여, 제1-2 클록 신호 및 제 2-2 클록 신호에 기초하여, 보상 게이트 스테이지들은 턴-온 레벨(예를 들어, 논리 하이 레벨)의 보상 게이트 신호들(GCn)을 순차적으로 생성할 수 있다. 보상 게이트 신호들(GCn)은 대응되는 보상 게이트 라인들(GCL1, GCLn, 도 1 참조)에 제공될 수 있다.
보상 게이트 라인들(GCL1, GCLn, 도 1 참조)이 제1 보상 게이트 구동부(GCDV1) 및 제2 보상 게이트 구동부(GCDV2)에 연결되며, 표시 영역(DA)(또는, 표시 패널(50))의 양측으로부터 보상 게이트 라인들(GCL1, GCLn)에 보상 게이트 신호들(GCn)이 인가될 수 있다. 이에 따라, 보상 게이트 신호들(GCn)의 RC 딜레이가 최소화될 수 있다.
도 6을 참조하여 상술한 바와 같이, 이상적인 경우 보상 게이트 신호들(GCn)(또는, 초기화 보상 게이트 신호들(Gin))은 블랭크 기간(BP)동안 턴-오프 레벨(논리 로우 레벨)을 유지하여야 하지만, 표시 패널(50)에 제공되는 각종 신호들에 의한 커플링 현상 및/또는 보상 게이트 스테이지에 포함된 트랜지스터들의 턴-오프 상태에서 누설 전류가 발생함에 따라 보상 게이트 신호들(GCn)의 턴-오프 레벨이 상승할 수 있다. 이로 인해, 보상 게이트 신호들(GCn)(또는, 초기화 보상 게이트 신호들(Gin))에 의해 온/오프가 제어되는 제3 트랜지스터(T3)(또는, 제4 트랜지스터(T4))에서도 턴-오프 상태에서 누설 전류량이 상승할 수 있다. 블랭크 기간(BP) 동안 보상 게이트 신호들(GCn)의 턴-오프 레벨이 상승하는 것을 방지하기 위하여 제1 보상 게이트 구동부(GCDV1)에 제공되는 클록 신호와 제2 보상 게이트 구동부(GCDV2)에 제공되는 클록 신호를 상이하게 제어하는 구동 방법에 대해 도 8a 내지 도 12를 통해 자세히 후술한다.
발광 게이트 구동부(EMDV)는 시프트 레지스터 형태일 수 있고, 복수의 발광 게이트 스테이지들을 포함할 수 있다. 타이밍 제어부(10, 도 1 참조)로부터 수신한 발광 시작 신호에 대응하여, 발광 게이트 스테이지들은 턴-오프 레벨의 발광 게이트 신호들을 순차적으로 생성할 수 있다. 턴-오프 레벨(예를 들어, 논리 하이 레벨)의 쓰기 게이트 신호들은 대응되는 발광 게이트 라인들(EML1, ELn, 도 1 참조)에 제공될 수 있다.
제2 발광 게이트 구동부(EMDV2)는, 그 배치 위치를 제외하고, 제1 발광 게이트 구동부(EMDV1)와 실질적으로 동일하거나 유사할 수 있다. 발광 게이트 라인들(EL1, ELn, 도 1 참조)이 제1 발광 게이트 구동부(EMDV1) 및 제2 발광 게이트 구동부(EMDV2)에 연결되며, 표시 영역(DA)(또는, 표시 패널(50))의 양측으로부터 발광 게이트 라인들(EL1, ELn)에 발광 게이트 신호들(En)이 인가될 수 있다. 이에 따라, 발광 게이트 신호들(En)의 RC 딜레이가 최소화될 수 있다.
도 8a 및 도 8b는 도 7의 표시 장치에 포함된 제1 및 제2 보상 게이트 구동부들의 일 예를 나타내는 도면이다.
도 7 및 도 8a를 참조하면, 제1 보상 게이트 구동부(GCDV1)는 복수의 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)(또는, 스테이지들)을 포함할 수 있다. 도 8a에서는 설명의 편의상, 제1 보상 게이트 구동부(GCDV1)의 일부만이 도시되었다.
보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 입력 단자(IN0), 제1 전원 입력 단자(IN1), 제2 전원 입력 단자(IN2), 제1 클록 입력 단자(CIN1), 제2 클록 입력 단자(CIN2), 리셋 단자(RST) 및 출력 단자(OUT)를 포함할 수 있다. 도 9를 참조하여 후술하겠지만, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)의 내부 회로 구성은 상호 실질적으로 동일할 수 있다.
보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 제1 게이트 전원 라인(VGHL), 제2 게이트 전원 라인(VGLL), 클록 신호 라인들(CLKL1-1, CLKL2-1), 및 리셋 신호 라인(RSTL)에 연결될 수 있다. 여기서, 제2 게이트 전원 라인(VGLL)에는 제2 게이트 전원 전압이 인가되며, 제2 게이트 전원 전압은 제1 게이트 전원 라인(VGHL)에 인가되는 제1 게이트 전원 전압(예를 들어, 논리 하이 레벨)보다 낮은 전압 레벨(예를 들어, 논리 로우 레벨)을 가질 수 있다.
클록 신호 라인들(CLKL1-1, CLKL2-1)에는 타이밍 제어부(10, 도 1 참조)로부터 클록 신호들(또는, 보상 클록 신호들)이 인가되며, 도 10a를 참조하여 후술하겠지만, 제2-1 클록 신호 라인(CLKL2-1)에 인가되는 제2-1 클록 신호(또는, 제2 보상 클록 신호)는 제1-1 클록 신호 라인(CLKL1-1)에 인가되는 제1-1 클록 신호(또는, 제1 보상 클록 신호)에 반주기만큼 지연된 신호일 수 있다. 리셋 신호 라인(RSTL)에는, 표시 장치(1, 도 1 참조)의 파워-온시 및/또는 파워-오프시, 타이밍 제어부(10, 도 1 참조)로부터 리셋 신호가 인가될 수 있다. 한편, 시작 신호 라인(STPL)에는 타이밍 제어부(10)로부터 시작 신호(또는, 보상 시작 신호, 보상 스타트 펄스)가 인가될 수 있다.
예를 들어, 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되고, 제1 클록 입력 단자(CIN1)는 제1-1 클록 신호 라인(CLKL1-1)에 연결되며, 제2 클록 입력 단자(CIN2)는 제2-1 클록 신호 라인(CLKL2-1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
예를 들어, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 제2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되고, 제1 클록 입력 단자(CIN1)는 제2-1 클록 신호 라인(CLKL2-1)에 연결되며, 제2 클록 입력 단자(CIN2)는 제1-1 클록 신호 라인(CLKL1-1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 시작 신호 라인(STPL) 또는 이전 보상 게이트 스테이지의 출력 단자(OUT)에 연결되며, 시작 신호 라인(STPL)을 통해 제공된 시작 신호 및 이전 보상 게이트 스테이지의 이전 보상 게이트 신호에 대응하는 보상 게이트 신호를 생성할 수 있다.
예를 들어, 제1 보상 게이트 스테이지(GC_ST1)의 입력 단자(IN0)는 시작 신호 라인(STPL)에 연결될 수 있다. 제1 보상 게이트 스테이지(GC_ST1)는 시작 신호 라인(STPL)에 인가된 시작 신호에 대응하는(예를 들어, 시작 신호가 클록 신호의 반 주기만큼 지연된) 제1 보상 게이트 신호를 생성할 수 있다. 또한, 제2 보상 게이트 스테이지(GC_ST2)의 입력 단자(IN0)는 제1 보상 게이트 스테이지(GC_ST1)의 출력 단자(OUT)(또는, 제1 보상 게이트 라인(GCL1))에 연결될 수 있다. 제2 보상 게이트 스테이지(GC_ST2)는 제1 보상 게이트 신호에 대응하는(예를 들어, 제1 보상 게이트 신호가 클록 신호의 반 주기만큼 지연된) 제2 보상 게이트 신호를 생성할 수 있다. 유사하게, 제3 보상 게이트 스테이지(GC_ST3)의 입력 단자(IN0)는 제2 보상 게이트 스테이지(GC_ST2)의 출력 단자(OUT)(또는, 제2 보상 게이트 라인(GCL2)에 연결될 수 있다. 제4 보상 게이트 스테이지(GC_ST4)의 입력 단자(IN0)는 제3 보상 게이트 스테이지(GC_ST3)의 출력 단자(OUT)(또는, 제3 보상 게이트 라인(GCL3))에 연결될 수 있다.
즉, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)은 시작 신호에 대응하는 보상 게이트 신호들(GCn, 도 4 참조)을 순차적으로 생성할 수 있다. 실시예들에서, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 보상 게이트 라인들(GCL1, GCL2, GCL3, GCL4)로 보상 게이트 신호를 출력할 수 있다.
도 8b를 참조하면, 제2 보상 게이트 구동부(GCDV2)는 제2 보상 게이트 구동부(GCDV2)에 포함된 복수의 보상 게이트 스테이지들에 공급되는 클록 신호의 파형이 제1 보상 게이트 구동부(GCDV1)에 포함된 복수의 보상 게이트 스테이지들에 공급되는 클록 신호의 파형과 상이한 점을 제외하고는 제1 보상 게이트 구동부(GCDV1)와 실질적으로 동일하다.
구체적으로, 제2 보상 게이트 구동부(GCDV2)에 포함된 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4) 각각은 제1 게이트 전원 라인(VGHL), 제2 게이트 전원 라인(VGLL), 클록 신호 라인들(CLKL1-2, CLKL2-2), 및 리셋 신호 라인(RSTL)에 연결될 수 있다.
클록 신호 라인들(CLKL1-2, CLKL2-2)에는 타이밍 제어부(10, 도 1 참조)로부터 클록 신호들(또는, 보상 클록 신호들)이 인가되며, 도 10a를 참조하여 후술하겠지만, 제2-2 클록 신호 라인(CLKL2-2)에 인가되는 제2-2 클록 신호(또는, 제2 보상 클록 신호)는 제1-2 클록 신호 라인(CLKL1-2)에 인가되는 제1-2 클록 신호(또는, 제1 보상 클록 신호)에 반주기만큼 지연된 신호일 수 있다.
예를 들어, 홀수번째 게이트 스테이지들(GC_ST1, GC_ST2)에서, 제1 클록 입력 단자(CIN1)는 제1-2 클록 신호 라인(CLKL1-2)에 연결되며, 제2 클록 입력 단자(CIN2)는 제2-2 클록 신호 라인(CLKL2-2)에 연결될 수 있다. 또한, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4)에서, 제1 클록 입력 단자(CIN1)는 제2-2 클록 신호 라인(CLKL2-2)에 연결되며, 제2 클록 입력 단자(CIN2)는 제1-2 클록 신호 라인(CLKL1-2)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다.
도 12를 참조하여 후술하겠지만, 블랭크 기간(BP)에서, 제1 보상 게이트 구동부(GCDV1)의 제1-1 클록 신호 라인(CLKL1-1)을 통해 공급되는 제1-1 클록 신호는, 제2 보상 게이트 구동부(GCDV2)의 제1-2 클록 신호 라인(CLKL1-2)을 통해 공급되는 제1-2 클록 신호가 반주기만큼 지연된 신호일 수 있다. 마찬가지로, 블랭크 기간(BP)에서, 제1 보상 게이트 구동부(GCDV1)의 제2-1 클록 신호 라인(CLKL2-1)을 통해 공급되는 제2-1 클록 신호는, 제2 보상 게이트 구동부(GCDV2)의 제2-2 클록 신호 라인(CLKL2-2)을 통해 공급되는 제2-2 클록 신호가 반주기만큼 지연된 신호일 수 있다.
도 9는 도 8a의 제1 보상 게이트 구동부에 포함된 제1 보상 게이트 스테이지 및 제2 보상 게이트 스테이지의 일 예를 나타내는 회로도이다. 도 8b의 제2 보상 게이트 구동부의 동작은 제1 보상 게이트 구동부의 동작과 실질적으로 동일한 바 중복되는 설명은 생략한다.
도 8a를 참조하여 설명한 홀수번째 보상 게이트 스테이지들(GC_ST1, GC_ST3) 각각은 제1 보상 게이트 스테이지(GC_ST1)와 실질적으로 동일하고, 짝수번째 보상 게이트 스테이지들(GC_ST2, GC_ST4) 각각은 제2 보상 게이트 스테이지(GC_ST2)와 실질적으로 동일할 수 있다. 따라서, 보상 게이트 스테이지들(GC_ST1, GC_ST2, GC_ST3, GC_ST4)을 포괄하여, 제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)를 설명하기로 한다.
도 8a 및 도 9를 참조하면, 제1 보상 게이트 스테이지(GC_ST1)에서, 제1 전원 입력 단자(IN1)는 제1 게이트 전원 라인(VGHL)에 연결되고, 2 전원 입력 단자(IN2)는 제2 게이트 전원 라인(VGLL)에 연결되고, 제1 클록 입력 단자(CIN1)는 제1-1 클록 신호 라인(CLKL1-1)에 연결되며, 제2 클록 입력 단자(CIN2)는 제2-1 클록 신호 라인(CLKL2-1)에 연결되고, 리셋 단자(RST)는 리셋 신호 라인(RSTL)에 연결될 수 있다. 제1 게이트 전원 라인(VGHL)에는 제1 게이트 전원 전압(VGH)이 인가되고, 제2 게이트 전원 라인(VGLL)(및 제2 전원 입력 단자(IN2))에는 제2 게이트 전원 전압(VGL)이 인가되고, 제1-1 클록 신호 라인(CLKL1-1)(및 제1 클록 입력 단자(CIN1))에는 제1-1 클록 신호(CLK1-1)가 인가되며, 제2-1 클록 신호 라인(CLKL2-1)(및 제2 클록 입력 단자(CIN2))에는 제2-1 클록 신호(CLK2-1)가 인가될 수 있다. 입력 단자(IN0)에는 시작 신호(V_IN)가 인가될 수 있다.
제1 보상 게이트 스테이지(GC_ST1)(또는, 홀수번째 보상 게이트 스테이지(GC_ST_ODD))는 노드 제어부(SST1), 출력부(SST2)(또는, 버퍼부), 및 노드 유지부(SST3)를 포함할 수 있다.
먼저, 출력부(SST2)는 제1 전원 입력 단자(IN1) 및 제2 전원 입력 단자(IN2)에 연결되고, 출력부(SST2)는 제2 제어 노드(Q)의 전압 및 제1 제어 노드(QB)의 전압에 기초하여 제1 게이트 전원 전압(VGH)을 제1 보상 게이트 신호로서 출력 단자(OUT)에 출력할 수 있다.
출력부(SST2)는 제9 트랜지스터(M9)(또는, 풀업 트랜지스터) 및 제10 트랜지스터(M10)(또는, 풀다운 트랜지스터)를 포함할 수 있다.
제9 트랜지스터(M9)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 출력 단자(OUT)에 연결되는 제2 전극, 및 제1 제어 노드(QB)에 연결되는 게이트 전극을 포함할 수 있다.
제10 트랜지스터(M10)는 출력 단자(OUT)에 연결되는 제1 전극, 제2 전원 입력 단자(IN2)에 연결되는 제2 전극, 및 제2 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
노드 제어부(SST1)는 입력 단자(IN0), 제2 전원 입력 단자(IN2), 제1 클록 입력 단자(CIN1), 및 제2 클록 입력 단자(CIN2)에 연결될 수 있다. 노드 제어부(SST1)는 입력 단자(IN0)를 통해 제공되는 시작 신호(V_IN)(또는, 이전 보상 게이트 신호)를 이용하여 제1 제어 노드(QB)의 전압 및 제2 제어 노드(Q)의 전압을 제어할 수 있다.
노드 제어부(SST1)는 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제11, 및 제12 트랜지스터(M1, M2, M3, M4, M5, M6, M7, M11, M12), 제2 커패시터(C2)(또는, 커플링 커패시터), 및 제3 커패시터(C3)를 포함할 수 있다.
제1 트랜지스터(M1)는 입력 단자(IN0)에 연결되는 제1 전극, 제12 트랜지스터(M12)의 제1 전극에 연결되는 제2 전극, 및 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제2 트랜지스터(M2)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제3 트랜지스터(M3)의 제1 전극에 연결되는 제2 전극, 및 제11 트랜지스터(M11)의 제1 전극에 연결되는 게이트 전극을 포함할 수 있다.
제3 트랜지스터(M3)는 제2 트랜지스터(M2)의 제2 전극에 연결되는 제1 전극, 제2 클록 입력 단자(CIN2)에 연결되는 제2 전극, 및 제2 제어 노드(Q)에 연결되는 게이트 전극을 포함할 수 있다.
제3 커패시터(C3)는 제2 트랜지스터(M2)의 제2 전극 및 제2 제어 노드(Q) 사이에 형성되며, 제2 트랜지스터(M2)의 제2 전극에 연결되는 제1 전극 및 제2 제어 노드(Q)에 연결되는 제2 전극을 포함할 수 있다.
제4 트랜지스터(M4)는 제2 트랜지스터(M2)의 게이트 전극에 연결되는 제1 전극, 제1 클록 입력 단자(CIN1)에 연결되는 제2 전극, 및 제1 트랜지스터(M1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다.
제5 트랜지스터(M5)는 제2 트랜지스터(M2)의 게이트 전극에 연결되는 제1 전극, 제2 전원 입력 단자(IN2)에 연결되는 제2 전극, 및 제1 클록 입력 단자(CIN1)에 연결되는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(M6)는 제1 제어 노드(QB)에 연결되는 제1 전극, 제7 트랜지스터(M7)의 제1 전극에 연결되는 제2 전극, 제2 클록 입력 단자(CIN2)에 연결되는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(M7)는 제6 트랜지스터(M6)의 제2 전극에 연결되는 제1 전극, 제2 클록 입력 단자(CIN2)에 연결되는 제2 전극, 및 제11 트랜지스터(M11)의 제2 전극에 게이트 전극을 포함할 수 있다.
제2 커패시터(C2)(또는, 커플링 커패시터)는 제11 트랜지스터(M11)의 제2 전극 및 제6 트랜지스터(M6)의 제2 전극 사이에 형성되며, 제11 트랜지스터(M11)의 제2 전극에 연결되는 제1 전극 및 제6 트랜지스터(M6)의 제2 전극에 연결되는 제2 전극을 포함할 수 있다.
제11 트랜지스터(M11)(또는, 제1 커플링 트랜지스터)는 제2 트랜지스터(M2)의 게이트 전극에 연결되는 제1 전극, 제2 커패시터(C2)의 제1 전극에 연결되는 제2 전극, 및 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
제12 트랜지스터(M12)(또는, 제2 커플링 트랜지스터)는 제1 트랜지스터(M1)의 제2 전극에 연결되는 제1 전극, 제2 제어 노드(Q)에 연결되는 제2 전극, 및 제2 전원 입력 단자(IN2)에 연결되는 게이트 전극을 포함할 수 있다.
노드 유지부(SST3)는 제2 제어 노드(Q)의 전압에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지할 수 있다. 노드 유지부(SST3)는 제1 커패시터(C1), 제8 트랜지스터(M8), 및 제13 트랜지스터(M13)를 포함할 수 있다.
제1 커패시터(C1)는 제1 전원 입력 단자(IN1) 및 제1 제어 노드(QB)에 형성되며, 제1 전원 입력 단자(IN1)에 연결되는 제1 전극 및 제1 제어 노드(QB)에 연결되는 제2 전극을 포함할 수 있다. 제1 커패시터(C1)는 제1 전원 입력 단자(IN1) 및 제1 제어 노드(QB)간의 전압 차를 일정하게 유지할 수 있다.
제8 트랜지스터(M8)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제1 제어 노드(QB)에 연결되는 제2 전극, 및 제1 트랜지스터(M1)의 제2 전극에 연결되는 게이트 전극을 포함할 수 있다. 제8 트랜지스터(M8)는 제1 트랜지스터(M1)의 제2 전극에서의 전압(즉, 제2 제어 노드(Q)의 전압)에 응답하여 제1 제어 노드(QB)의 전압을 일정하게 유지하며, 예를 들어, 제2 제어 노드(Q)의 전압이 논리 로우 레벨을 가지는 경우, 제8 트랜지스터(M8)는 제1 게이트 전원 전압(VGH)을 이용하여 제1 제어 노드(QB)의 전압을 논리 하이 레벨로 유지시킬 수 있다.
제13 트랜지스터(M13)(또는, 리셋 트랜지스터)는 제1 전원 입력 단자(IN1)에 연결되는 제1 전극, 제1 트랜지스터(M1)의 제2 전극에 연결되는 제2 전극, 및 리셋 단자(RST)에 연결되는 게이트 전극을 포함할 수 있다. 표시 장치(1, 도 1 참조)가 턴-온되거나 턴-오프되는 경우, 리셋 단자(RST)에 논리 로우 레벨의 리셋 신호가 인가되며, 제13 트랜지스터(M13)는 논리 로우 레벨의 리셋 신호에 응답하여 턴-온되며, 제1 트랜지스터(M1)의 제2 전극(및 제2 제어 노드(Q))에서의 전압이 제1 게이트 전원 전압(VGH)을 가지도록, 리셋 동작을 수행할 수 있다.
제1 내지 제13 트랜지스터들(M1 내지 M13)은 각각은 P형 트랜지스터일 수 있다. 도 9에서 제1 내지 제13 트랜지스터들(M1 내지 M13)은 싱글 게이트 트랜지스터인 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 신뢰성(reliability) 향상을 위해, 제1 내지 제13 트랜지스터들(M1 내지 M13) 중 적어도 하나는 듀얼 게이트 트랜지스터(즉, 상호 직렬 연결되고 이들의 게이트 전극들이 상호 연결된 2개의 트랜지스터들로 구성된 듀얼 게이트 트랜지스터)로 구현될 수도 있다.
제2 보상 게이트 스테이지(GC_ST2)(또는, 짝수번째 보상 게이트 스테이지(GC_ST_EVEN))는, 제1 보상 게이트 스테이지(GC_ST1)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제2 보상 게이트 스테이지(GC_ST2)에서, 제1 클록 입력 단자(CIN1)는 제2-1 클록 신호 라인(CLKL2-1)에 연결되며, 제2 클록 입력 단자(CIN2)는 제1-1 클록 신호 라인(CLKL1-1)에 연결될 수 있다.
제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)의 동작을 설명하기 위해 도 9가 참조될 수 있다.
도 10a는 도 9의 제1 보상 게이트 스테이지에서 스캔 기간동안 측정된 신호들의 일 예를 나타내는 파형도이다. 도 10b는 도 9의 제1 보상 게이트 스테이지에서 블랭크 기간동안 측정된 신호들의 일 예를 나타내는 파형도이다. 제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)의 동작들은 상호 실질적으로 동일하거나 유사하므로, 제1 보상 게이트 스테이지(GC_ST1) 및 제2 보상 게이트 스테이지(GC_ST2)를 포괄하여, 제1 보상 게이트 스테이지(GC_ST1)의 동작을 설명한다.
도 9 및 도 10a을 참조하면, 스캔 기간(WP) 동안 제1-1 클록 신호(CLK1-1)와 제1-2 클록 신호(CLK1-2)의 파형은 동일하고, 제2-1 클록 신호(CLK2-1)와 제2-2 클록 신호(CLK2-2)의 파형은 동일할 수 있다.
우선, 제1 클록 입력 단자(CIN1)에 인가되는 제1-1 클록 신호(CLK1-1)는 4 수평기간(4H)을 주기로, 제1 논리 로우 레벨 및 논리 하이 레벨을 가질 수 있다. 여기서, 제1 논리 로우 레벨은 P형 트랜지스터를 턴-온시키는 게이트-온 전압 레벨에 해당하며, 제2 게이트 전원 전압(VGL)의 전압 레벨과 같을 수 있다. 논리 하이 레벨은 P형 트랜지스터를 턴-오프시키는 게이트-오프 전압 레벨에 해당하며, 제1 게이트 전원 전압(VGH)의 전압 레벨과 같을 수 있다.
제2 클록 입력 단자(CIN2)에 인가되는 제2-1 클록 신호(CLK2-1)는, 제1-1 클록 신호(CLK1-1)가 반주기만큼(즉, 2 수평기간(2H)만큼) 지연된 파형을 가질 수 있다.
제1 시점(P1)에서, 입력 단자(IN0)에서의 입력 전압(V_IN)(예를 들어, 시작 신호)은 제1 논리 로우 레벨에서 논리 하이 레벨로 변화할 수 있다. 예를 들어, 입력 전압(V_IN)은 8 수평기간(8H) 동안 논리 하이 레벨로 유지될 수 있다.
제1 시점(P1)에서, 제2 제어 노드(Q)에서의 제2 노드 전압(V_Q)은 제2 논리 로우 레벨을 가지며, 제1 제어 노드(QB)에서의 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지고, 출력 단자(OUT)에서의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)는 논리 로우 레벨을 가질 수 있다. 여기서, 제2 논리 로우 레벨은 제1 논리 로우 레벨과 유사한 전압 레벨을 가지며, 예를 들어, 제2 논리 로우 레벨은 제2 게이트 전원 전압(VGL)보다 트랜지스터의 문턱전압(Vth)만큼 큰 전압 레벨을 가질 수 있다(즉, VGL + |Vth|).
제2 시점(P2)에서, 제1-1 클록 신호(CLK1-1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1-1 클록 신호(CLK1-1)에 응답하여 제1 트랜지스터(M1)가 턴-온되고, 논리 하이 레벨의 입력 전압(V_IN)이 제12 트랜지스터(M12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(M12)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 논리 하이 레벨의 입력 전압(V_IN)은 제12 트랜지스터(M12)를 통해 제2 제어 노드(Q)에 인가될 수 있다. 즉, 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지도록 변할 수 있다.
또한, 제1 논리 로우 레벨의 제1-1 클록 신호(CLK1-1)에 응답하여 제5 트랜지스터(M5)가 턴-온되고, 제2 게이트 전원 전압(VGL)이 제11 트랜지스터(M11)의 제1 전극에 인가될 수 있다. 제11 트랜지스터(M11)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제2 게이트 전원 전압(VGL)은 제2 커패시터(C2)의 제1 전극에 인가될 수 있다. 제7 트랜지스터(M7)는 제2 게이트 전원 전압(VGL)(즉, 제2 커패시터(C2)의 제1 전극에 인가된 제2 게이트 전원 전압(VGL))에 응답하여 턴-온되고, 제2 커패시터(C2)의 제2 전극에는 논리 하이 레벨의 제2-1 클록 신호(CLK2-1)가 인가될 수 있다. 따라서, 제2 커패시터(C2)에는 논리 하이 레벨 및 제1 논리 로우 레벨 간의 차이에 대응하는 전압이 충전될 수 있다.
제2 트랜지스터(M2)는 제2 게이트 전원 전압(VGL)에 응답하여 턴-온되고, 제3 커패시터(C3)의 제2 전극에는 제1 게이트 전원 전압(VGH)이 인가될 수 있다. 제3 커패시터(C3)의 제1 전극은 제2 제어 노드(Q)에 연결되고, 제2 노드 전압(V_Q)은 논리 하이 레벨을 가지므로, 제3 커패시터(C3)는 방전될 수 있다.
제3 시점(P3)에서, 제2-1 클록 신호(CLK2-1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제2-1 클록 신호(CLK2-1)에 응답하여 제6 트랜지스터(M6)가 턴-온되고, 제2 커패시터(C2)에 의해 턴-온 상태인 제7 트랜지스터(M7) 및 턴-온된 제6 트랜지스터(M6)를 통해 제1 논리 로우 레벨의 제2-1 클록 신호(CLK2-1)가 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 제1 논리 로우 레벨을 가지도록 변할 수 있다.
제1 논리 로우 레벨의 제1 노드 전압(V_QB)에 응답하여 제9 트랜지스터(M9)는 턴-온되고, 제1 게이트 전원 전압(VGH)은 제1 전원 입력 단자(IN1) 및 제9 트랜지스터(M9)를 통해 출력 단자(OUT)에 인가될 수 있다. 즉, 출력 전압(V_OUT)은 논리 하이 레벨을 가지도록 변할 수 있다.
도 9에 도시된 바와 같이, 제1 보상 게이트 스테이지(GC_ST1)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)은 제1 보상 게이트 라인(GCL1)에 인가될 수 있다.
이후, 제1-1 클록 신호(CLK1-1) 및 제2-1 클록 신호(CLK2-1)의 변화에 의해 제1 제어 노드(QB)가 플로팅 상태가 되더라도, 제1 노드 전압(V_QB)은 제1 커패시터(C1)에 의해 제1 논리 로우 레벨로 유지되고, 출력 전압(V_OUT)은 논리 하이 레벨로 유지될 수 있다.
제4 시점(P4)에서, 입력 전압(V_IN)은 논리 하이 레벨에서 제1 논리 로우 레벨로 변화할 수 있다.
제5 시점(P5)에서, 제1-1 클록 신호(CLK1-1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
이 경우, 제1 논리 로우 레벨의 제1-1 클록 신호(CLK1-1)에 응답하여 제1 트랜지스터(M1)가 턴-온되고, 제1 논리 로우 레벨의 입력 전압(V_IN)이 제12 트랜지스터(M12)의 제1 전극에 인가될 수 있다. 제12 트랜지스터(M12)는 제2 게이트 전원 전압(VGL)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 입력 전압(V_IN)은 제12 트랜지스터(M12)를 통해 제2 제어 노드(Q)에 인가될 수 있다. 제12 트랜지스터(M12)의 문턱 전압에 의해, 제2 노드 전압(V_Q)은 제2 논리 로우 레벨(즉, VGL + |Vth|)을 가지도록 변할 수 있다.
제2 논리 로우 레벨의 제2 노드 전압(V_Q)에 응답하여 제10 트랜지스터(M10)가 턴-온되고, 제2 게이트 전원 전압(VGL)이 출력 단자(OUT)에 인가될 수 있다. 제2 논리 로우 레벨의 제2 노드 전압(V_Q) 및 제10 트랜지스터(M10)의 문턱 전압에 의해, 출력 전압(V_OUT)은 제4 전압 레벨(즉, VGL + 2|Vth|)을 가지도록 변할 수 있다.
한편, 제1 트랜지스터(M1)를 통해 제공되는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 제4 트랜지스터(M4)가 턴-온되며, 또한, 제1 논리 로우 레벨의 제1-1 클록 신호(CLK1-1)에 응답하여 제5 트랜지스터(M5)가 턴-온되고, 제2 게이트 전원 전압(VGL)(및 제1-1 클록 신호(CLK1-1))이 제2 트랜지스터(M2)의 게이트 전극에 인가될 수 있다.
제2 트랜지스터(M2)는 제2 게이트 전원 전압(VGL)에 응답하여 턴-온되고, 제3 커패시터(C3)의 제2 전극에는 제1 게이트 전원 전압(VGH)이 인가될 수 있다.
한편, 제8 트랜지스터(M8)는 제1 논리 로우 레벨의 입력 전압(V_IN)에 의해 턴-온되고, 제1 게이트 전원 전압(VGH)이 제1 제어 노드(QB)에 인가될 수 있다. 즉, 제1 노드 전압(V_QB)은 논리 하이 레벨을 가지도록 변할 수 있다.
제6 시점(P6)에서, 제2-1 클록 신호(CLK2-1)는 논리 하이 레벨로부터 제1 논리 로우 레벨로 천이 될 수 있다.
제3 트랜지스터(M3)는 제2 노드 전압(V_Q)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 제2-1 클록 신호(CLK2-1)가 제3 커패시터(C3)의 제2 전극에 인가될 수 있다. 제2 노드 전압(V_Q)은 제3 커패시터(C3)에 의해 부스팅되며, 제2 노드 전압(V_Q)은 제3 논리 로우 레벨을 가지도록 변할 수 있다. 또한, 제3 논리 로우 레벨의 제2 노드 전압(V_Q)에 대응하여 출력 전압(V_OUT)은 제1 논리 로우 레벨을 가지도록 변할 수 있다. 여기서, 제3 논리 로우 레벨은 제1 논리 로우 레벨보다 낮은 전압 레벨을 가지며, 예를 들어, 제3 논리 로우 레벨은 제2 논리 로우 레벨보다 제2 게이트 전원 전압(VGL)만큼 낮은 전압 레벨을 가질 수 있다(즉, 2VGL + |Vth|).
도 9 및 도 10a을 참조하여 설명한 바와 같이, 제1 보상 게이트 스테이지(GC_ST1)는, 입력 전압(V_IN)(즉, 시작 신호)을 제2-1 클록 신호(CLK2-1)의 반 주기만큼 지연시킨 파형에 대응하여, 제1 게이트 전원 전압(VGH)을 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)으로서 출력할 수 있다.
다음으로, 도 10a 및 도 10b를 참조하면, 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)은, 블랭크 기간(BP) 동안 제1 논리 로우 레벨을 유지할 수 있다. 즉, 도 6을 참조하여 상술한 바와 같이, 블랭크 기간(BP)동안, 턴-오프 레벨(논리 로우 레벨)의 초기화 게이트 신호(Gin) 및 보상 게이트 신호(GCn)가 표시 패널(50)에 공급될 수 있다.
표시 장치(1)가 제2 표시 모드(또는, 저전력 표시 모드)로 구동 시 블랭크 기간(BP)의 제1-1 클록 신호(CLK1-1)의 주기는, 스캔 기간(WP)의 제1-1 클록 신호(CLK1-1)의 주기보다 길 수 있다. 이로 인해, 블랭크 기간(BP) 동안 제1-1 클록 신호(CLK1-1) 및 제2-1 클록 신호(CLK2-1)는 논리 하이 레벨과 논리 로우 레벨 사이의 토글링 횟수가 감소하므로 전력 소비가 감소될 수 있다. 예를 들어, 블랭크 기간(BP)의 제1-1 클록 신호(CLK1-1)의 주기는, 스캔 기간(WP)의 제1-1 클록 신호(CLK1-1)의 주기보다 2배(즉, 8 수평기간(8H)) 길 수 있다. 마찬가지로, 블랭크 기간(BP)의 제2-1 클록 신호(CLK2-1)의 주기는 스캔 기간(WP)의 제2-1 클록 신호(CLK2-1)의 주기보다 2배(즉, 8 수평기간(8H)) 길 수 있다. 이 때, 제2-1 클록 신호(CLK2-1)는, 제1-1 클록 신호(CLK1-1)가 반주기만큼(즉, 4 수평기간(4H)만큼) 지연된 파형일 수 있다. 다만, 스캔 기간(WP) 대비 블랭크 기간(BP)에서 클록 신호들의 주기가 증가되는 비율은 이에 한정되는 것은 아니고, 도 12에서 후술할 바와 같이, 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)의 턴-오프 레벨이 기 설정된 크기를 초과하지 않는 한도 내에서 증가할 수 있다.
블랭크 기간(BP) 동안에도 스캔 기간(WP)과 마찬가지로, 제1 보상 게이트 구동부(GCDV1)의 제1-1 클록 신호(CLK1-1) 및 제2-1 클록 신호(CLK2-1) 각각의 파형은, 제2 보상 게이트 구동부(GCDV2)의 제1-2 클록 신호(CLK1-2) 및 제2-2 클록 신호(CLK2-2) 각각의 파형과 동일할 수 있다.
도 10b에 도시된 바와 같이, 이상적인 경우 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)은 블랭크 기간(BP)동안 턴-오프 레벨(논리 로우 레벨)을 유지하여야 하지만, 도 6을 참조하여 상술한 바와 같이, 표시 패널(50)에 제공되는 각종 신호들에 의한 커플링 현상 및/또는 보상 게이트 스테이지에 포함된 일부 트랜지스터들에서 턴-오프 상태에서 누설 전류가 발생함에 따라 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)의 턴-오프 레벨이 상승할 수 있다. 이하, 도 11을 통해 구체적으로 보상 게이트 구동부(GCDV)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)의 턴-오프 레벨이 상승하는 원인에 대해 설명한다.
도 11은 종래 기술에 따른 보상 게이트 구동부에서 출력되는 보상 게이트 신호의 턴-오프 레벨이 상승하는 원인을 설명하기 위한 도면이다.
도 9 및 도 11을 참조하면, 제1 및 제2 보상 게이트 구동부들(GCDV1, GCDV2)의 홀수 번째 보상 스테이지들(GC_ST_ODD)의 경우, 블랭크 기간(BP)은 제2-1 클록 신호(CLK2-1)(또는, 제2-2 클록 신호(CLK2-2))의 전압 레벨 변화를 기준으로 리프레시 기간(RP) 및 플로팅 기간(FP)으로 구분될 수 있다. 여기서, 리프레시 기간(RP)은 제2 제어 노드(Q)의 제2 노드 전압(V_Q)이 제3 논리 로우 레벨(즉, 2VGL + |Vth|)을 가지는 기간이고, 플로팅 기간(FP)은 제2 제어 노드(Q)의 제2 노드 전압(V_Q)이 제2 논리 로우 레벨(즉, VGL + |Vth|)을 가지는 기간일 수 있다. 한편, 짝수 번째 보상 스테이지들(GC_ST_EVEN)의 경우, 블랭크 기간(BP)은 제1-1 클록 신호(CLK1-1) 및 제1-2 클록 신호(CLK1-2)의 전압 레벨 변화를 기준으로 리프레시 기간(RP) 및 플로팅 기간(FP)으로 구분될 수 있다.
도 9 및 도 10a를 참조하여 상술한 바와 같이, 도 10a에 도시된 제6 시점(P6) 이후, 제2-1 클록 신호(CLK2-1)(또는, 제2-2 클록 신호(CLK2-2))의 전압 레벨이 제1 논리 로우 레벨(즉, VGL)로 천이되는 경우, 제3 트랜지스터(M3)는 제2 노드 전압(V_Q)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 제2-1 클록 신호(CLK2-1)가 제3 커패시터(C3)의 제2 전극에 인가될 수 있다. 제2 노드 전압(V_Q)은 제3 커패시터(C3)에 의해 부스팅되며, 제2 노드 전압(V_Q)은 제3 논리 로우 레벨을 가지도록 변할 수 있다.
도 9에 도시된 제10 트랜지스터(M10)의 게이트 전극은 제2 제어 노드(Q)에 연결되어 있으므로, 제10 트랜지스터(M10)는 제2 노드 전압(V_Q)에 대응하여 턴-온 또는 턴-오프될 수 있다. 제10 트랜지스터(M10)는 P형 트랜지스터이므로, 게이트 전극에 제1 논리 로우 레벨(즉, VGL)이 인가되는 경우, 턴-온될 수 있다.
따라서, 제10 트랜지스터(M10)는, 제2 노드 전압(V_Q)이 턴-온 레벨(또는, 제1 논리 로우 레벨)보다 높은 제2 논리 로우 레벨(즉, VGL + |Vth|)을 가지는 플로팅 기간(FP)의경우, 턴-온 상태가 양호하지 못하고, 제2 노드 전압(V_Q)이 턴-온 레벨(또는, 제1 논리 로우 레벨)보다 낮은 제3 논리 로우 레벨(즉, 2VGL + |Vth|)을 가지는 리프레시 기간(RP)동안 턴-온 상태가 양호할 수 있다.
한편, 표시 장치(1)가 제2 표시 모드(또는, 저전력 표시 모드)로 구동되는 경우, 블랭크 기간(BP)의 제2-1 클록 신호(CLK2-1)(또는, 제2-2 클록 신호(CLK2-2))의 주기는 스캔 기간(WP)의 제2-1 클록 신호(CLK2-1)(또는, 제2-2 클록 신호(CLK2-2))의 주기보다 길어질 수 있다. 이로 인해, 플로팅 기간(FP)도 증가하게 되므로, 보상 게이트 구동부(GCDV)의 출력 전압(V_OUT)의 전압 레벨(또는, 제1 보상 게이트 신호의 턴-오프 레벨)은, 플로팅 기간(FP)의 길이에 대응하여 상승할 수 있다. 결과적으로, 도 2에 도시된 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴-오프 상태에서 발생하는 누설 전류량도 증가할 수 있다. 이하, 도 12를 통해 보상 게이트 구동부(GCDV)의 출력 전압(V_OUT)(즉, 제1 보상 게이트 신호)의 턴-오프 레벨의 상승을 방지하는 구동 방법에 대해 설명한다.
도 12는 본 발명의 일 실시예에 따른 블랭크 기간 동안 보상 게이트 구동부의 구동방법을 설명하기 위한 도면이다.
우선, 스캔 기간(SP) 동안, 제1 및 제2 보상 게이트 구동부들(GCDV1, GCDV2, 도 7 참조)은 도 10a에서 상술한 구동방법과 동일하게 동작되므로 중복되는 설명은 생략한다.
도 12를 참조하면, 블랭크 기간(BP)동안, 제1 보상 게이트 구동부(GCDV1)에 공급되는 클록 신호들(CLK1-1, CLK2-1)의 파형과 제2 보상 게이트 구동부(GCDV2)에 공급되는 클록 신호들(CLK1-2, CLK2-2)의 파형이 상이하다는 점에서, 제1 보상 게이트 구동부(GCDV1)에 공급되는 클록 신호들(CLK1-1, CLK2-1)의 파형과 제2 보상 게이트 구동부(GCDV2)에 공급되는 클록 신호들(CLK1-2, CLK2-2)의 파형이 동일한 도 11의 실시예와 차이점이 있다.
본 발명의 일 실시예에 따르면, 제1-1 클록 신호(CLK1-1) 및 제2-1 클록 신호(CLK2-1) 각각은, 보상 게이트 신호(GCn)(또는, 초기화 게이트 신호(GIn))가 표시 패널(50)에 공급되는 스캔 기간(WP) 동안, 제1-2 클록 신호(CLK1-2) 및 제 2-2 클록 신호(CLK2-2)와 동일한 파형을 가질 수 있다.
한편, 제1-1 클록 신호(CLK1-1) 및 제2-1 클록 신호(CLK2-1) 각각은, 보상 게이트 신호(GCn)(또는, 초기화 게이트 신호(GIn))가 표시 패널(50)에 공급되지 않는 블랭크 기간(BP) 동안, 제1-2 클록 신호(CLK1-2) 및 제 2-2 클록 신호(CLK2-2)와 상이한 파형을 가질 수 있다. 예를 들어, 블랭크 기간(BP) 동안, 제1 보상 게이트 구동부(GCDV1)에 공급되는 제1-1 클록 신호(CLK1-1)는 제2 보상 게이트 구동부(GCDV2)에 공급되는 제1-2 클록 신호(CLK1-2)가 반주기만큼(예: 4 수평 기간(4H)만큼) 지연된 파형일 수 있다. 마찬가지로, 제1 보상 게이트 구동부(GCDV1)에 공급되는 제2-1 클록 신호(CLK2-1)는 제2 보상 게이트 구동부(GCDV2)에 공급되는 제2-2 클록 신호(CLK2-2)가 반주기만큼(예: 4 수평 기간(4H) 만큼) 지연된 파형일 수 있다.
이와 같이, 블랭크 기간(BP) 동안, 제1 보상 게이트 구동부(GCDV1)에 공급되는 제2-1 클록 신호(CLK2-1)는 제2 보상 게이트 구동부(GCDV2)에 공급되는 제2-2 클록 신호(CLK2-2)가 반주기만큼(예: 4 수평 기간(4H)만큼) 지연되어 공급되므로, 2-1 클록 신호(CLK2-1)의 전압 레벨이 제1 논리 로우인 기간과 제2-2 클록 신호(CLK2-2)의 전압 레벨이 제1 논리 로우인 기간이 시간적으로 중첩되지 않게 되어, 리프레시 기간(RP)의 횟수가 증가될 수 있다.
상술한 바와 같이, 제1 및 제2 보상 게이트 구동부들(GCDV1, GCDV2)의 홀수 번째 보상 스테이지들(GC_ST_ODD, 도 9 참조)의 경우, 블랭크 기간(BP)은 제2-1 클록 신호(CLK2-1) 및 제2-2 클록 신호(CLK2-2)의 전압 레벨 변화를 기준으로 리프레시 기간(RP) 및 플로팅 기간(FP)으로 구분될 수 있다. 여기서, 리프레시 기간(RP)은 제2 제어 노드(Q)의 제2 노드 전압(V_Q)이 제3 논리 로우 레벨(즉, 2VGL + |Vth|)을 가지는 기간이고, 플로팅 기간(FP)은 제2 제어 노드(Q)의 제2 노드 전압(V_Q)이 제2 논리 로우 레벨(즉, VGL + |Vth|)을 가지는 기간일 수 있다. 다시 말해, 제2-1 클록 신호(CLK2-1) 및 제2-2 클록 신호(CLK2-2)의 전압 레벨 중 어느 하나라도 제1 논리 로우 레벨인 경우 리프레시 기간(RP)에 해당되고, 제2-1 클록 신호(CLK2-1) 및 제2-2 클록 신호(CLK2-2)의 전압 레벨 둘 다 논리 하이 레벨인 경우 플로팅 기간(FP)에 해당할 수 있다.
한편, 짝수 번째 보상 스테이지들(GC_ST_EVEN, 도 9 참조)의 경우, 블랭크 기간(BP)은 제1-1 클록 신호(CLK1-1) 및 제1-2 클록 신호(CLK1-2)의 전압 레벨 변화를 기준으로 리프레시 기간(RP) 및 플로팅 기간(FP)으로 구분될 수 있다.
도 9 및 도 10a를 참조하여 상술한 바와 같이, 도 10a에 도시된 제6 시점(P6) 이후, 제2-1 클록 신호(CLK2-1) 및 제2-2 클록 신호(CLK2-2)의 전압 레벨이 제1 논리 로우 레벨(즉, VGL)로 천이되는 경우, 제3 트랜지스터(M3)는 제2 노드 전압(V_Q)에 의해 턴-온된 상태이므로, 제1 논리 로우 레벨의 제2-1 클록 신호(CLK2-1)가 제3 커패시터(C3)의 제2 전극에 인가될 수 있다. 제2 노드 전압(V_Q)은 제3 커패시터(C3)에 의해 부스팅되며, 제2 노드 전압(V_Q)은 제3 논리 로우 레벨을 가지도록 변할 수 있다.
도 9에 도시된 제10 트랜지스터(M10)의 게이트 전극은 제2 제어 노드(Q)에 연결되어 있으므로, 제10 트랜지스터(M10)는 제2 노드 전압(V_Q)에 대응하여 턴-온 또는 턴-오프될 수 있다. 제10 트랜지스터(M10)는 P형 트랜지스터이므로, 게이트 전극에 제1 논리 로우 레벨(즉, VGL)이 인가되는 경우, 턴-온될 수 있다.
따라서, 제10 트랜지스터(M10)는, 제2 노드 전압(V_Q)이 턴-온 레벨(또는, 제1 논리 로우 레벨)보다 높은 제2 논리 로우 레벨(즉, VGL + |Vth|)을 가지는 플로팅 기간(FP)의 경우, 턴-온 상태가 양호하지 못하고, 제2 노드 전압(V_Q)이 턴-온 레벨(또는, 제1 논리 로우 레벨)보다 낮은 제3 논리 로우 레벨(즉, 2VGL + |Vth|)을 가지는 리프레시 기간(RP)동안 턴-온 상태가 양호할 수 있다.
이와 같이, 블랭크 기간(BP) 동안 리프레시 기간(RP)의 증가(또는, 플로팅 기간(FP)의 감소)로 인해, 보상 게이트 구동부(GCDV)의 출력 전압(V_OUT)의 전압 레벨(또는, 제1 보상 게이트 신호의 턴-오프 레벨)은, 도 11에 도시된 실시예에 비해 상승하는 기간이 감소할 수 있다. 따라서, 블랭크 기간(BP) 동안의 출력 전압(V_OUT)의 전압 레벨(또는, 제1 보상 게이트 신호의 턴-오프 레벨)의 상승 폭도 감소할 수 있다. 결과적으로, 도 2에 도시된 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 턴-오프 상태에서 발생하는 누설 전류량도 감소할 수 있다.
이상의 상세한 설명은 본 발명을 예시하고 설명하는 것이다. 또한, 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 전술한 바와 같이 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있으며, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 데이터 구동부
30: 제1 게이트 구동부
40: 제2 게이트 구동부
50: 표시 패널
WP: 스캔 기간
BP: 블랭크 기간
RP: 리프레시 기간
FP: 플로팅 기간

Claims (18)

  1. 보상 게이트 라인들에 연결된 화소들을 포함하는 표시 패널; 및
    보상 게이트 신호들을 상기 표시 패널에 공급하는 보상 게이트 구동부; 를 포함하되,
    상기 보상 게이트 구동부는,
    제1-1 클록 신호 및 제 2-1 클록 신호에 기초하여 상기 보상 게이트 신호들을 생성하는 제1 보상 게이트 구동부, 제1-2 클록 신호 및 제 2-2 클록 신호에 기초하여 상기 보상 게이트 신호들을 생성하는 제2 보상 게이트 구동부를 포함하고,
    상기 제1-1 클록 신호 및 상기 제2-1 클록 신호 각각은, 상기 보상 게이트 신호가 상기 표시 패널에 공급되는 스캔 기간 동안, 상기 제1-2 클록 신호 및 상기 제 2-2 클록 신호와 동일한 파형을 가지고, 상기 보상 게이트 신호가 상기 표시 패널에 공급되지 않는 블랭크 기간 동안, 상기 제1-2 클록 신호 및 상기 제 2-2 클록 신호와 상이한 파형을 가지는 표시 장치.
  2. 제1 항에 있어서,
    상기 블랭크 기간에서, 상기 제1-1 클록 신호는 상기 제1-2 클록 신호가 반주기만큼 지연된 파형이고, 상기 제2-1 클록 신호는 상기 제2-2 클록 신호가 반주기만큼 지연된 파형인 것을 특징으로 하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1-1 클록 신호, 상기 제2-1 클록 신호, 상기 제1-2 클록 신호, 및 상기 제 2-2 클록 신호 각각의 주기는, 상기 스캔 기간보다 상기 블랭크 기간에 더 긴 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 보상 게이트 구동부 및 상기 제2 보상 게이트 구동부는, 상기 스캔 기간 동안 턴-온 레벨의 상기 보상 게이트 신호들을 순차적으로 생성하고, 상기 블랭크 기간 동안 상기 보상 게이트 신호들을 턴-오프 레벨로 유지하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 보상 게이트 라인들은, 일 단이 상기 제1 보상 게이트 구동부에 연결되고, 타 단이 상기 제2 보상 게이트 구동부에 연결되고, 상기 표시 패널의 양측으로부터 상기 보상 게이트 라인들로 상기 보상 게이트 신호들이 동시에 인가되는 표시 장치.
  6. 제1 항에 있어서,
    상기 화소들 각각은,
    발광 다이오드;
    제1 전원과 상기 발광 다이오드 사이에 접속되는 제1-1 트랜지스터;
    상기 데이터 라인과 상기 제1 트랜지스터의 제1 전극 사이에 접속되는 제2-1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제2 전극 사이에 접속되며, 게이트 전극이 상기 보상 게이트 라인에 접속되는 제3-1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속되며, 게이트 전극이 초기화 게이트 라인에 접속되는 제4-1 트랜지스터;
    상기 제1 전원과 상기 제1 트랜지스터의 게이트 전극 사이에 접속되는 스토리지 커패시터를 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 전원과 상기 제1 트랜지스터의 제1 전극 사이에 접속되며, 게이트 전극이 발광 게이트 라인에 접속되는 제5-1 트랜지스터; 및
    상기 제1 트랜지스터의 제2 전극과 상기 발광 다이오드의 애노드전극에 접속되고, 게이트 전극이 상기 발광 게이트 라인에 접속되는 제6-1 트랜지스터;를 더 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 초기화 전원과 상기 발광 다이오드의 애노드 전극에 접속되고, 게이트 전극이 바이패스 게이트 라인에 접속되는 제7-1 트랜지스터를 더 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제3-1 트랜지스터 및 상기 제4-1 트랜지스터는 산화물 반도체 트랜지스터인 표시 장치.
  10. 제6 항에 있어서,
    상기 보상 게이트 라인은 현재 보상 게이트 라인이고, 상기 초기화 게이트 라인은 이전 보상 게이트 라인인 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서,
    상기 화소들에 연결되는 데이터 라인들을 더 포함하고,
    상기 데이터 라인들을 통해 상기 화소들로 데이터 신호를 공급하는 데이터 구동부를 더 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 보상 게이트 구동부는 상기 보상 게이트 라인들로 상기 보상 게이트 신호들을 제공하는 복수의 스테이지들을 포함하되,
    상기 복수의 스테이지들 각각은,
    제1 제어 노드의 전압을 제어하는 노드 제어부; 및
    상기 제1 제어 노드의 전압에 응답하여 제1 전원 입력단자로부터 공급되는 제1 게이트 전원 전압을 상기 보상 게이트 신호들로서 출력하는 출력부를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 출력부는,
    상기 제1 전원 입력단자에 연결되는 제1 전극, 출력 단자에 연결되는 제2 전극, 및 상기 제1 제어 노드에 연결되는 게이트 전극을 포함하는 풀업 트랜지스터; 및
    상기 출력 단자에 연결되는 제1 전극, 제2 게이트 전원 전압을 공급하는 제2 전원 입력 단자에 연결되는 제2 전극, 및 제2 제어 노드에 연결되는 게이트 전극을 포함하는 풀다운 트랜지스터를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    제1 클록 신호 라인, 제2 클록 신호 라인, 및 시작 신호 라인을 더 포함하고,
    상기 노드 제어부는,
    상기 시작 신호 라인에 연결되는 제1 전극, 제2 전극, 및 상기 제1 클록 신호 라인에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 상기 제1 전원 입력단자에 연결되는 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 신호 라인에 연결되는 제2 전극, 및 상기 제2 제어 노드에 연결되는 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제2 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 클록 신호 라인에 연결되는 제2 전극, 및 상기 제1 트랜지스터의 제2 전극에 연결되는 게이트 전극을 포함하는 제4 트랜지스터;
    상기 제4 트랜지스터의 제1 전극에 연결되는 제1 전극, 상기 제2 전원 입력 단자에 연결되는 제2 전극, 및 상기 제1 클록 신호 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터;
    상기 제5 트랜지스터의 제1 전극에 연결되는 제1 전극, 제2 전극, 및 상기 제2 전원 입력 단자에 연결되는 게이트 전극을 포함하는 제1 커플링 트랜지스터;
    상기 제1 커플링 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 제2 전극을 포함하는 제1 커플링 커패시터;
    상기 제1 제어 노드에 연결되는 제1 전극, 상기 제1 커플링 커패시터의 제2 전극에 연결되는 제2 전극, 및 상기 제2 클록 신호 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터; 및
    상기 제1 커플링 커패시터의 제2 전극에 연결되는 제1 전극, 상기 제2 클록 신호 라인에 연결되는 제2 전극, 및 상기 제1 커플링 커패시터의 제1 전극에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 노드 제어부는,
    상기 제2 트랜지스터의 제2 전극에 연결되는 제1 전극, 및 상기 제3 트랜지스터의 게이트 전극에 연결되는 제2 전극을 포함하는 제2 커플링 커패시터; 및
    상기 제1 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 제2 제어 노드에 연결되는 제2 전극, 및 상기 제2 전원 입력 단자에 연결되는 게이트 전극을 포함하는 제2 커플링 트랜지스터를 더 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 블랭크 기간은,
    상기 제2 제어 노드에 상기 풀다운 트랜지스터의 턴-오프 레벨보다 낮은 전압 레벨을 갖는 신호가 제공되는 리프레시 기간; 및
    상기 제2 제어 노드에 상기 풀다운 트랜지스터의 턴-오프 레벨보다 높은 전압 레벨을 갖는 신호가 제공되는 플로팅 기간;을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 스테이지들 중 홀수 번째 스테이지들은,
    상기 블랭크 기간에, 상기 제2 클록 신호 라인을 통해 공급되는 상기 제2-1 클록 신호들 및 제2-2 클록 신호들의 전압 레벨 중 어느 하나라도 논리 로우 레벨인 경우 상기 리프레시 기간에 해당되고,
    상기 블랭크 기간에, 상기 제2 클록 신호 라인을 통해 공급되는 상기 제2-1 클록 신호들 및 제2-2 클록 신호들의 전압 레벨 둘 다 논리 하이 레벨인 경우 상기 플로팅 기간에 해당되는 것을 특징으로 하는 표시 장치.
  18. 제16 항에 있어서,
    상기 스테이지들 중 짝수 번째 스테이지들은,
    상기 블랭크 기간에, 상기 제1 클록 신호 라인을 통해 공급되는 상기 제1-1 클록 신호들 및 제1-2 클록 신호들의 전압 레벨 중 어느 하나라도 논리 로우 레벨인 경우 상기 리프레시 기간에 해당되고,
    상기 블랭크 기간에, 상기 제1 클록 신호 라인을 통해 공급되는 상기 제1-1 클록 신호들 및 제1-2 클록 신호들의 전압 레벨 둘 다 논리 하이 레벨인 경우 상기 플로팅 기간에 해당되는 것을 특징으로 하는 표시 장치.
KR1020210034921A 2021-03-17 2021-03-17 표시 장치 KR20220130303A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210034921A KR20220130303A (ko) 2021-03-17 2021-03-17 표시 장치
US17/697,222 US11521544B2 (en) 2021-03-17 2022-03-17 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210034921A KR20220130303A (ko) 2021-03-17 2021-03-17 표시 장치

Publications (1)

Publication Number Publication Date
KR20220130303A true KR20220130303A (ko) 2022-09-27

Family

ID=83284009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210034921A KR20220130303A (ko) 2021-03-17 2021-03-17 표시 장치

Country Status (2)

Country Link
US (1) US11521544B2 (ko)
KR (1) KR20220130303A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114758612A (zh) * 2022-04-18 2022-07-15 深圳市华星光电半导体显示技术有限公司 像素补偿电路、显示面板及像素补偿方法
CN114842809A (zh) * 2022-05-31 2022-08-02 厦门天马显示科技有限公司 一种显示面板和显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101966739B1 (ko) 2012-11-09 2019-04-09 삼성전자주식회사 곡면 디스플레이 장치
KR102561294B1 (ko) 2016-07-01 2023-08-01 삼성디스플레이 주식회사 화소 및 스테이지 회로와 이를 가지는 유기전계발광 표시장치
KR102347768B1 (ko) * 2017-04-24 2022-01-07 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
DE102017129795A1 (de) 2017-06-30 2019-01-03 Lg Display Co., Ltd. Anzeigevorrichtung und gate-treiberschaltkreis davon, ansteuerungsungsverfahren und virtuelle-realität-vorrichtung
CN107622754B (zh) * 2017-09-22 2023-11-14 京东方科技集团股份有限公司 像素电路及其控制方法、显示基板、显示装置
KR102462008B1 (ko) 2017-09-22 2022-11-03 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102612042B1 (ko) 2018-11-01 2023-12-07 엘지디스플레이 주식회사 발광표시장치
US11348530B2 (en) * 2018-12-10 2022-05-31 Samsung Display Co., Ltd. Scan driver and display device having the same

Also Published As

Publication number Publication date
US11521544B2 (en) 2022-12-06
US20220301496A1 (en) 2022-09-22

Similar Documents

Publication Publication Date Title
US11830438B2 (en) Display device
US11056049B2 (en) Display device
KR102482335B1 (ko) 표시 장치 및 이를 이용한 표시 패널의 구동 방법
CN113053281B (zh) 像素驱动电路以及包括像素驱动电路的电致发光显示装置
WO2017115713A1 (ja) 画素回路ならびに表示装置およびその駆動方法
US11114033B2 (en) Pixel and display device including the same
US11443687B2 (en) Display device
KR20210152085A (ko) 게이트 드라이버 및 이를 포함하는 표시 장치
US11217179B2 (en) Scan driver and display device including the same
US11521544B2 (en) Display device
US11935458B2 (en) Display device and driving method thereof
CN112802422A (zh) 移位寄存器、栅极驱动电路和显示面板
US11862101B2 (en) Pixel and display device including the same
US11741903B2 (en) Gate driver and display device including the same
US11842685B2 (en) Pixel and display device including the same
US11984058B2 (en) Scan driver
US11790841B2 (en) Pixel and display device including the same
KR20220164841A (ko) 표시 장치
KR102684188B1 (ko) 주사 구동부 및 이를 포함하는 표시 장치
WO2022264359A1 (ja) 表示装置およびその駆動方法
KR20230017970A (ko) 표시 장치 및 이의 구동 방법
KR20230139915A (ko) 표시 장치
CN117456931A (zh) 显示面板及其驱动方法

Legal Events

Date Code Title Description
A201 Request for examination