KR20220106786A - 기판 접합 - Google Patents

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KR20220106786A
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KR
South Korea
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substrate
plug
bonding
bondable
dielectric layer
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Application number
KR1020227021295A
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English (en)
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케빈 스트리블리
리타 그리피스
이안 머레이
스튜어트 브로디
섀론 패렌스
Original Assignee
플레세이 세미컨덕터스 리미티드
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Publication date
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Abstract

기판 접합용 기판의 준비 방법이 제공된다. 상기 방법은, 기판의 기판 표면에 리세스를 형성하는 단계, 및 기판의 기판 표면에 접합 가능한 유전체 층을 형성하는 단계를 포함한다. 상기 접합 가능한 유전체 층은 기판 표면에 대하여 접합 가능한 유전체 층의 반대 측에 접합 표면을 갖고, 상기 리세스 및 접합 가능한 유전체 층은 유전체 캐비티 체적을 갖는 유전체 캐비티를 정의한다. 유전체 캐비티 체적 내에서 기판과 전기적으로 접촉하도록 구성된 플러그가 형성된다. 플러그는 유전체 캐비티 체적보다 작은 플러그 체적을 가지며, 플러그는 접합 표면에 일반적으로 수직인 방향으로 접합 표면을 넘어 유전체 캐비티로부터 연장된다. 플러그의 접촉 표면이 접합 표면과 동일 평면이 되도록 대향하는 평면 표면 사이에서 기판을 압축하여 플러그를 코이닝한다.

Description

기판 접합
본 개시는 2개의 기판의 접합에 관한 것이다. 특히, 본 개시는 3족-질화물을 포함하는 기판의 접합에 관한 것이다.
디스플레이와 같은 몇몇 전자 장치의 제조는 원하는 모든 회로, 반도체 구성 요소 및 전기적 상호 연결을 제공하기 위해 광범위한 재료의 증착을 포함할 수 있다. 몇몇 전자 장치의 경우, 반도체 구성요소는 구동 회로 및 전기적 상호 연결이 제공되는 기판에 대하여 별도의 기판 상에 제조될 수 있다. 따라서, 전자 장치는 전자 회로가 제공되는 복수의 기판을 포함할 수 있다. 이들 기판은 함께 접합될 수 있으며, 여기서 2개의 기판들 사이에 형성된 전기적 연결이 제공된다.
기판들 사이의 전기적 상호 연결을 형성하기 위한 알려진 공정 중 하나는 플립칩 본딩이다. 플립칩 본딩 공정에서, 솔더 범프는 기판의 하나 이상의 접촉 패드에 적용될 수 있다. 솔더 범프는 정렬되고 제2 기판 상의 대응하는 접촉 패드와 접촉하게 되며, 솔더는 2개의 기판들 사이에 전기적 상호 연결을 형성하도록 리플로우된다(reflowed).
기판 접합을 위한 대안적인 공정은 하이브리드 접합이다. 예를 들어, US-B-8,809123은 반도체 웨이퍼를 본딩하기 위한 하이브리드 본딩 방법을 개시하고 있다. US-B-8,809123은 화학적 기계적 연마(CMP) 공정이 반도체 웨이퍼의 제조 공정의 마지막에 수행될 수 있음을 개시하고 있다. CMP 공정은 반도체 웨이퍼의 상부 표면에 제공된 도전성 패드의 디싱(dishing)을 야기하여 도전성 패드에 리세스가 형성되도록 할 수 있다. 따라서, CMP 공정은 그 상부 표면 상의 제1 절연 재료 내에 배치된 제1 도전성 패드를 갖는 제1 반도체 디바이스를 생성하고, 제1 도전성 패드는 그의 상부 표면 상에 제1 리세스를 갖는다. 또한, CMP 연마를 받는 제2 반도체 디바이스는 상부 표면 상의 제2 절연 재료 내에 배치된 제2 도전성 패드를 가질 수 있고, 제2 도전성 패드는 그의 상부 표면 상에 제2 리세스를 갖는다. 밀봉층이 제1 리세스 및 제2 리세스 내의 제1 도전성 패드와 제2 도전성 패드 사이에 배치되어, 밀봉층이 제1 도전성 패드를 제2 도전성 패드에 접합할 수 있다. 제1 절연 재료는 제2 절연 재료에 접합된다.
일반적으로, 위에서 언급한 기판 접합 방법은 기판 두께, 및/또는 전기적 상호 연결(예: 솔더 범프, 접촉 패드)의 상대적 높이의 변화에 민감할 수 있다. 고르지 않은 기판과 상호 연결(interconnects)은 표면 전체에 고르지 않은 접합을 일으켜 상호 연결에 실패할 수 있다.
본 개시는 기판 접합을 위한 기판을 준비하는 개선된 방법 및 선행기술의 방법 및 어레이와 관련된 문제들 중 적어도 하나를 해결하는 개선된 기판 접합 방법을 제공하거나, 또는 적어도 상업적으로 유용한 대안을 제공하고자 한다.
본 개시의 제1 양태에 따르면, 접합용 기판 준비 방법이 제공된다. 상기 방법은 아래를 포함한다.
i) 상기 기판의 기판 표면에 리세스를 형성하는 단계;
ii) 기판의 기판 표면에 접합 가능한 유전체 층을 형성하는 단계로서, 상기 기판은 기판 표면에 대하여 접합 가능한 유전체 층의 반대 측에 접합 표면을 갖고, 상기 리세스 및 접합 가능한 유전체 층은 유전체 캐비티 체적을 갖는 유전체 캐비티를 정의하는, 단계;
iii) 유전체 캐비티 체적 내에서 기판과 전기적으로 접촉하도록 구성된 플러그를 형성하는 단계로서, 플러그는 유전체 캐비티 체적보다 작은 플러그 체적을 갖고, 상기 플러그는 접합 표면에 일반적으로 수직인 방향으로 접합 표면을 넘어 유전체 캐비티로부터 연장되는, 단계; 및
iv) 플러그의 접촉 표면이 접합 표면과 동일 평면이 되도록, 대향하는 평면 표면들 사이에서 기판을 압축함으로써 플러그를 코이닝하는 단계.
제1 양태의 방법에 따르면, 플러그의 접촉 표면은 코이닝 공정을 사용하여 기판의 제1 접합 표면과 동일 평면으로 만들어진다.
접합 표면과 동일 평면에 있도록 접촉 표면을 형성하는 것이 어렵다는 것은 당업자에 의해 이해될 것이다. 위에서 언급한 바와 같이, CMP 공정은 접촉 표면의 디싱을 초래할 수 있다. 리세스 형성, 접합 가능한 유전체 층 형성, 및/또는 플러그 형성 공정에서 작은 변화가 접촉 표면과 접합 표면의 상대적인 높이에 변화를 초래할 수 있기 때문에, 증착되는 플러그(as-deposited plug)로부터 동일 평면 표면을 형성하려는 시도는 도전적이다. 표면의 상대적 높이에서의 이러한 변화는 접합시에 플러그가 추가의 기판에 대한 전기적 연결을 형성할 수 없는 결과를 초래할 수 있다.
증착되는 플러그(as-deposited plug)에서의 변화 및 리세스 형성에서의 변화를 설명하기 위해, 제1 양태의 방법은 플러그를 접합 표면에 일반적으로 수직인 방향으로 접합 표면을 넘어 리세스로부터 연장되도록 형성한다. 따라서, 제1 양태의 방법은 코이닝 공정이 플러그를 적절하게 변형할 수 있음을 보장한다. 코이닝 공정 동안에 플러그가 원하는 방식으로 변형되도록 하기 위해, 기판의 유전체 캐비티는 코이닝된 플러그를 수용하기 위해 플러그보다 더 큰 부피를 갖는다.
일부 실시예에서, 플러그는 유전체 캐비티로부터 접합 표면 너머로 5㎛를 넘지 않도록 연장된다. 이에 따라, 코이닝 과정에서 플러그가 겪을 필요가 있는 변형량을 제어할 수 있다. 즉, 접합 표면과 동일 평면으로 만들어진 플러그의 접촉 표면은 접합 표면과 동일 평면이 되기 위해 상당히 많은 양의 변형을 겪을 필요가 없을 수 있다.
일부 실시예에서, 코이닝 이후 플러그는 접합 표면의 평면에서 10㎛ x 10㎛ 미만의 단면적을 갖는다. 이와 같이, 기판 접합을 위한 기판을 준비하는 방법은 상대적으로 작은 표면적을 갖는 기판들 사이의 전기적 상호 연결을 만들기 위해 사용될 수 있음을 이해할 것이다. 이러한 표면적 치수에서, 예를 들어 디싱으로 인한 접합 표면에서의 변화는 기판들 사이의 전기적 상호 연결을 형성하는 신뢰성을 감소시킬 수 있다. 따라서, 제1 양태의 방법은 코이닝 공정을 사용하여 접합 표면과 동일 평면인 접촉 표면을 제공함으로써 이러한 문제를 개선 및/또는 제거한다.
일부 실시예에서, 유전체 캐비티 체적의 체적은 플러그의 체적보다 적어도 10% 더 크다. 따라서, 유전체 캐비티는 기판에 걸쳐 존재할 수 있는 플러그, 유전체 캐비티, 및/또는 리세스의 형성에서 공정 변화를 고려하기 위해 일부의 추가적인 체적을 포함할 수 있다(즉, 플러그 체적을 초과함).
일부 실시예에서, 상기 방법은 접합 표면을 활성화 처리하는 단계를 추가로 포함한다. 접합 표면의 활성화는 플라즈마 처리 공정의 사용을 포함할 수 있다. 접합 표면을 활성화하는 것은 접합 표면 상에 복수의 수산화물 이온(hydroxide ions)을 제공할 수 있고, 이는 반 데르 발스 브리징 힘(Van der Waals bridging forces)을 통해 추가 기판과 접합을 형성할 수 있다. 일부 실시예에서, 접합 표면은 또한 선택적으로 활성화 처리 후에 OH- 이온을 포함하는 용액에 노출된다. 적절한 용액을 사용한 표면 처리는 접합 표면 상의 수산화물 이온의 밀도를 더 증가시킬 수 있다.
일부 실시예에서, 플러그는 귀금속을 포함한다. 따라서, 플러그는 플러그가 소성 변형을 겪는 코이닝 공정에서 사용하기에 적합한 전기 전도성 재료를 포함할 수 있다. 물론, 다른 공지된 재료 및 합금이 본 개시에서 플러그로서 사용하기에 적합할 수 있다는 것 또한 이해될 것이다.
일부 실시예에서, 접합 가능한 유전층은 실리콘 화합물을 포함한다. 예를 들어, 접합 가능한 유전체 층은 실리콘 이산화물(Silicon Dioxide), 실리콘 질화물(Silicon Nitride), 실리콘 산질화물(Silicon Oxynitride), 또는 실리콘 탄소 질화물(Silicon Carbon nitride) 중 적어도 하나를 포함할 수 있다. 이러한 실리콘 화합물은 추가 기판과의 직접, 융합 접합(a direct, fusion bond)을 형성하는 데 사용될 수 있다. 물론, 기판과 직접, 융합 접합을 형성할 수 있는 다른 유전체 재질도 본 개시의 방법에 사용하기에 적합할 수 있다.
일부 실시예에서, 복수의 리세스가 기판 표면 상에 형성되고, 각각의 리세스는 내부에 형성된 플러그를 갖는다. 즉, 본 개시의 방법은 다른 기판과의 복수의 전기적 상호 연결을 형성하도록 의도된 접합을 위한 기판을 준비하는 데 사용될 수 있다.
일부 실시예에서, 기판은 3족 질화물계 LED 어레이, LED 어레이에 전기적으로 접촉하도록 구성되는 복수의 플러그, 또는 CMOS 전자 장치, CMOS 전자 장치에 전기적으로 접촉하도록 구성되는 복수의 플러그를 포함한다. 이와 같이, 접합을 위해 준비될 기판은 추가의 기판에 전기적으로 연결되어야 하는 복수의 전자 장치를 통합할 수 있음을 이해할 것이다.
본 개시의 제2 양태에 따르면, 제1 기판을 제2 기판에 접합하는 방법이 제공된다. 상기 방법은 아래를 포함한다.
i) 접합을 위한 제1 기판을 준비하는 단계로서,
상기 제1 기판의 제1 기판 표면에 제1 리세스를 형성하는 단계;
제1 기판의 제1 기판 표면 상에 제1 접합 가능한 유전체 층을 형성하는 단계로서, 상기 기판은 제1 기판 표면에 대하여 제1 접합 가능한 유전체 층의 반대 측 상에 제1 접합 표면을 갖고, 상기 제1 리세스 및 제1 접합 가능한 유전체 층은 제1 유전체 캐비티 체적을 갖는 제1 유전체 캐비티를 정의하는, 단계;
제1 유전체 캐비티 체적 내에서 제1 기판에 전기적으로 접촉하도록 구성된 제1 플러그를 형성하는 단계로서, 제1 플러그는 제1 유전체 캐비티 체적보다 작은 제1 플러그 체적을 갖고, 상기 제1 플러그는 제1 접합 표면에 일반적으로 수직인 방향으로 제1 접합 표면을 넘어 제1 유전체 캐비티로부터 연장되는, 단계; 및
대향하는 평면 표면들 사이에서 제1 기판을 압축함으로써 플러그를 코이닝하는 단계;
를 포함하는, 단계;
ii) 접합을 위한 제2 기판을 제공하는 단계로서, 상기 제2 기판은 제2 기판의 제2 표면 상에 제공되는, 제2 접합 가능한 유전체 층 및 제2 접촉층을 포함하고, 제2 접촉층은 제2 접합 표면을 형성하기 위해 제2 접합 가능한 유전체 층의 제2 유전체 표면과 동일 평면에 있는 제2 접촉 표면을 갖는 것인, 단계;
iii) 제1 플러그가 제2 접촉층과 정렬되도록, 제2 기판의 제2 접합 표면의 반대편에 제1 기판의 제1 접합 표면을 정렬하는 단계; 및
iv) 제1 기판의 제1 접합 표면을 제2 기판의 제2 접합 표면과 접촉시키고 압축력 하에 제1 플러그와 제2 접촉층 사이에 접합을 형성하는 단계.
제1 기판은 본 개시의 제1 양태의 방법을 위해 실질적으로 상기 기재된 바와 같이 준비될 수 있다. 제2 기판은 다양한 방식으로 준비될 수 있다. 예를 들어, 일부 실시예에서 제2 기판은 제1 기판과 유사한 방식으로 준비될 수 있다. 다른 실시예에서, 제2 기판은 CMP 공정을 사용하여 준비될 수 있다. 일단 준비되면, 2개의 기판은 제2 양태의 방법에 따라 함께 접합될 수 있다.
일부 실시예에서, 제1 접합 표면 및/또는 제2 접합 표면은 활성화 처리를 받는다. 추가로, 선택적으로, 제1 및/또는 제2 접합 표면은 활성화 처리 후에 OH- 이온을 포함하는 용액에 노출된다. 기판을 접촉시키기 전에 제1 및/또는 제2 기판의 접합 표면(들)을 활성화함으로써, 제1 및 제2 접합 표면은 반 데르 발스 힘(Van der Waals forces)을 통한 초기 접합 형성의 효율성이 증가될 수 있다.
일부 실시예에서, 제1 접합 표면의 평면에서 제1 플러그의 단면적은 제2 접촉 표면의 표면적보다 작다. 제1 및 제2 기판에 상이한 크기/형상의 접촉 표면을 제공함으로써, 제1 및 제2 기판은 접합 동안 제1 및 제2 기판의 정렬에서의 변화에 대해 더 관대할 수 있다.
일부 실시예에서, 접합용 제2 기판을 제공하는 단계는 아래를 포함한다.
제2 기판의 제2 기판 표면에 제2 리세스를 형성하는 단계;
제2 기판의 제2 기판 표면에 제2 접합 가능한 유전체 층을 형성하는 단계로서, 제2 기판은 제2 기판 표면에 대하여 제2 접합 가능한 유전체 층의 반대 측 상에 제2 접합 표면을 갖고, 제2 리세스 및 제2 접합 가능한 유전체 층은 제2 유전체 캐비티 체적을 갖는 제2 유전체 캐비티를 정의하는, 단계;
제2 유전체 캐비티 체적 내에 제2 기판에 전기적으로 접촉하도록 구성된 제2 플러그를 형성하는 단계로서, 제2 플러그는 제2 유전체 캐비티 체적보다 작은 제2 플러그 체적을 갖고, 상기 제2 플러그는 제2 접합 표면에 일반적으로 수직인 방향으로 제2 접합 표면을 넘어 제2 유전체 캐비티로부터 연장되는, 단계; 및
제2 플러그가 제2 접합 표면과 동일 평면인 제2 접촉 표면을 갖는 제2 접촉 층을 형성하도록, 대향하는 평면 표면들 사이에서 제1 기판을 압축함으로써 플러그를 코이닝하는 단계.
이와 같이, 제2 기판은 제1 기판과 유사한 방식으로 접합을 위해 제공될 수 있다. 즉, 제2 기판은 본 개시의 제1 양태와 유사한 방식으로 접합을 위해 준비될 수 있다.
일부 실시예에서, 제2 접촉층은 화학적 기계적 연마 공정을 사용하여 제2 유전체 표면과 동일 평면으로 만들어진다. 이와 같이, 제2 양태에 따른 접합 방법은 본 개시의 제1 양태에 따라 접합을 위해 준비된 기판과 함께 CMP 공정을 사용하여 준비된 기판을 사용할 수 있다.
본 개시는 이제 다음의 비제한적인 도면과 관련하여 설명될 것이다. 본 개시내용의 추가적인 이점은 도면과 함께 고려될 때 상세한 설명을 참조하여 명백하다:
도 1a는 복수의 리세스를 갖는 기판의 단면 다이어그램을 도시한다.
도 1b는 복수의 리세스 및 접합 가능한 유전체 층을 갖는 기판의 단면 다이어그램을 도시한다.
도 1c는 복수의 리세스, 접합 가능한 유전체 층 및 복수의 플러그를 갖는 기판의 단면 다이어그램을 도시한다.
도 2는 압축 기판으로 코이닝되는 복수의 플러그를 포함하는 기판의 단면 다이어그램을 도시한다.
도 3a 및 도 3b는 프레스에서 코이닝되는 기판의 또 다른 다이어그램을 도시한다.
도 4는 기판 접합을 위해 준비된 기판의 단면 다이어그램을 도시한다.
도 5는 추가의 기판에 접합된 기판의 단면 다이어그램을 도시한다.
도 6은 제2 기판에 접합된 제1 기판의 단면의 다이어그램을 도시한다.
도 7은 제1 기판과 제2 기판 사이의 계면에서 접합 공정의 제1 단계의 다이어그램을 도시한다.
도 8은 제1 기판과 제2 기판 사이의 계면에서 접합 공정의 제2 단계의 다이어그램을 도시한다.
도 9는 제1 기판과 제2 기판 사이의 계면에서 접합 공정의 제1 단계의 다이어그램을 도시한다.
도 10은 제1 기판이 제2 기판에 접합된 실시예의 단면을 도시하는 다이어그램을 도시한다.
도 11은 프레스를 사용하여 제1 기판이 제2 기판에 접합되는 실시예의 단면을 도시한다.
도 12는 제1 기판이 프레스를 사용하여 제2 기판에 접합되는 실시예의 또다른 단면을 도시한다.
본 발명의 일 실시예에 따르면, 기판 접합용 기판(10)의 준비 방법이 제공된다.
접합을 위해 준비되는 기판(10)은 반도체 전자 장치와 함께 사용하기에 적합한 임의의 기판일 수 있다. 기판(10)은 하나 이상의 전자 장치를 포함할 수 있고, 또는 기판 위/기판 내에 전자 장치를 형성하기 전에 기판 접합을 위해 준비될 수 있다. 즉, 기판(10)은 초기 제조 단계 다음에서 기판 접합을 위해 준비될 수 있고 그 다음에 하나 이상의 전자 장치가 기판(10) 위/기판 내에 또는 기판(10)의 제조 공정의 임의의 다른 곳에 형성될 수 있다.
기판(10)은 실리콘, GaN, 사파이어, SiO2, 또는 당업계에 공지된 임의의 다른 공지된 기판(10) 물질을 포함하는 다양한 물질로부터 형성될 수 있다. 일부 실시예에서, 기판은 3족-질화물 LED의 어레이를 포함할 수 있다. 다른 실시예에서, 기판은 3족 질화물로 형성된 하나 이상의 전자 장치를 포함할 수 있다. 예를 들어, 일부 실시예에서, 기판은 3족 질화물 LED를 포함하는 마이크로 LED 디스플레이를 포함할 수 있다. 다른 실시예에서, 기판(10)은 하나 이상의 CMOS 전자 장치를 포함할 수 있다. 본 개시의 방법에 사용하기에 적합한 3족 질화물 LED를 포함하는 기판의 예는 GB 1911246.5에서 찾을 수 있다.
본 개시에 따른 기판(10)은 기판(10)의 표면 상에 제공되거나 기판(10)의 일부 내에 형성된 하나 이상의 전자 장치를 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예에서 기판(10)은 디스플레이에 사용하기 위한 CMOS 백플레인 전자 장치를 포함할 수 있다. 즉, 기판(10)은 능동 매트릭스 디스플레이(active matrix display)를 구동하기에 적합한 하나 이상의 전자 장치를 포함할 수 있다. 일부 실시예에서 기판(10)은 또 다른 기판에 접합될 수 있고, 기판(10)은 복수의 3족 질화물 LED를 포함하는 LED 디스플레이, 및 CMOS 백플레인 전자 장치를 포함하는 기판 중 하나를 포함하고, 상기 또 다른 기판은 복수의 3족 질화물 LED를 포함하는 또 다른 LED 디스플레이 및 CMOS 백플레인 전자 장치를 포함하는 기판을 포함한다.
기판(10)의 하나 이상의 전자 장치에 대한 전기적 연결을 형성하기 위해, 기판(10)은 또 다른 기판(예를 들어, 제2 기판(200))에 접합될 수 있다. 또 다른 기판은 추가의 전자 장치 또는 다른 전기적 상호 연결을 포함할 수 있다. 기판(10)과 또 다른 기판 사이에 전기적 상호 연결을 형성하기 위해, 본 개시에 따른 방법은 기판 표면(12)에 하나 이상의 전기적 접촉이 형성되어 또 다른 기판에 접합될 수 있고 전기적으로 연결될 수 있는 평면 표면을 제공하는 기판 접합용 기판(10)을 준비하는 방법을 제공한다.
본 개시의 방법에 따르면, 접합을 위해 준비될 기판(10)의 기판 표면(12)에 리세스(20)가 형성된다. 예를 들어, 도 1에 도시된 바와 같이, 기판(10)의 기판 표면(12)에 복수의 리세스(20)가 형성될 수 있다. 도 1에 도시된 바와 같이, 각각의 리세스(20)는 일반적으로 동일한 형상(예를 들어, 기판 표면(12)에 수직인 평면에서 동일한 단면)을 가질 수 있다. 리세스(20)는 리세스(20)의 리세스 체적을 정의한다. 도 1에 도시된 바와 같이, 리세스(20)는 리세스 표면(22) 및 리세스 측벽(24)을 정의한다. 도 1a의 실시예에서, 리세스 표면(22)은 일반적으로 기판 표면(12)에 평행하다. 또한, 도 1a의 실시예에서 리세스 측벽(24)은 일반적으로 리세스 표면(20)을 가로지른다. 물론, 다른 실시예에서 상이한 형상의 리세스가 제공될 수 있다. 예를 들어, 리세스 측벽(24)은 리세스 표면(22)에 대해 기울어지거나 경사질 수 있다. 기판 표면(12)을 평면도로 볼 때, 리세스 측벽(24)과 기판 표면(12) 사이의 교차점이 기판 표면(12)의 개구(즉, 리세스 표면 영역)를 정의한다는 것을 이해할 것이다. 평면도에서 개구의 형상(리세스 표면적)은 리세스(20) 내에 플러그를 수용하기에 적합한 임의의 형상일 수 있다. 예를 들어, 일부 실시예에서 리세스(20)는 평면도에서 볼 때 일반적으로 직사각형 형상의 표면적을 가질 수 있다. 물론, 다른 실시예에서 리세스(20)는 평면도에서 볼 때 상이한 형상의 표면적, 예를 들어 원형, 타원형, 사변형, 삼각형, 또는 임의의 다른 다각형 형상을 가질 수 있다.
기판 표면(12)의 리세스(20)는 기판(10)에 리세스를 형성하기 위해 당업계에 공지된 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 리세스(20)는 에칭 공정에 의해 형성될 수 있다. 이러한 에칭 공정은 당업자에게 잘 알려져 있고 여기서 더 논의되지 않는다.
하나 이상의 리세스(20)의 형성에 이어서, 접합 가능한 유전체 층(30)이 기판(10)의 기판 표면(12) 상에 형성된다. 접합 가능한 유전체 층(30)은 기판 표면(12)에 대한 접합 가능한 유전체 층(30)의 반대쪽에 접합 표면(32)을 갖는다. 예를 들어, 도 1b의 실시예에서, 접합 가능한 유전체 층(30)은 리세스(20)의 적어도 일부를 덮는 것을 포함하여 실질적으로 모든 기판 표면(12) 위에 형성될 수 있다. 일부 실시예에서, 접합 가능한 유전체 층(30) 각각의 리세스(20)의 모든 표면(리세스 표면(22), 리세스 측벽(24))을 덮을 수 있다.
접합 표면(32)은 개구를 갖고 여기에 기판의 각 리세스(20)가 제공된다. 접합 표면(32)의 각각의 개구는 리세스(20)의 영역에서 유전체 캐비티(34)를 정의한다. 각각의 유전체 캐비티(34)는 리세스(20)가 제공되는 접합 표면(32)의 평면 아래의 체적으로 정의되는 유전체 캐비티 체적을 갖으며, 리세스(20)에 존재할 수 있는 접합 가능한 유전체 층(30) 중 어느 것보다도 적다.
도 1b의 실시예에서, 접합 가능한 유전체 층(30)은 각각의 리세스(20)에 제공된다. 도 1에 도시된 바와 같이, 접합 가능한 유전체 층(30)은 리세스 표면(22) 및 리세스 측벽(24)을 덮을 수 있다. 접합 가능한 유전체 층(30)은 또한 접합 표면(32)을 정의하기 위해 기판 표면(12) 상에 제공된다. 기판 표면(12), 리세스 표면(22), 및 리세스 측벽(24) 상에 제공된 접합 가능한 유전체 층의 상대 두께는 일부 실시예에서 상이할 수 있다. 다른 실시예에서, 접합 가능한 유전체 층(30)의 두께는 실질적으로 동일할 수 있다. 따라서, 유전체 캐비티의 유전체 캐비티 체적은 리세스(20)의 체적과 상이하거나 또는 동일할 수 있다는 것이 이해될 것이다. 접합 가능한 유전체 층(30)의 상대적인 두께 및 그것이 리세스(20)에 제공되는 정도에 따라 유전체 캐비티 체적은 리세스(20)의 체적보다 작거나, 같거나, 또는 클 수 있다.
접합 가능한 유전체 층(30)은 실리콘 화합물을 포함할 수 있다. 예를 들어, 접합 가능한 유전체 층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄소 질화물 중 적어도 하나를 포함할 수 있다. 추가의 기판에 접합하기 위한 접합 표면(32)을 제공하기 접합 가능한 유전체 층(30)이 제공될 수 있다. 접합 가능한 유전체 층(30)은 접합 가능한 유전체 층(30)의 접합 표면(32)을 통해 추가의 기판과 직접 접합(융합 접합)를 형성할 수 있다.
상기 방법은 기판(10)의 유전체 캐비티(34)에서 기판(10)과 전기적으로 접촉하도록 구성된 플러그(40)를 형성하는 단계를 더 포함한다. 예를 들어, 도 1c의 실시예에서, 플러그(40)는 각각의 유전체 캐비티(34)에서 접합 가능한 유전체 층(30) 상에 형성된다. 플러그(40)는 기판(10)에 전기적인 접촉을 만들기 위해 제공된다. 특히, 플러그(40)는 기판(10)에 존재할 수 있는 전자 장치에 전기적 접촉을 만들기 위해 제공되거나, 또는 이후의 일련의 제조 공정에서 기판(10) 내에/기판 상에 연속적으로 형성될 수 있다. 접합 가능한 유전체 층(30)이 리세스(20)의 모든 표면에 제공되는 실시예에서, 리세스 내의 접합 가능한 유전체 층(30)의 일부는 원하는 전기적 연결을 만들기 위해 제거될 수 있음(미도시)이 이해될 것이다. 물론, 접합 가능한 유전체 층(30)이 리세스(20)의 모든 표면(리세스 표면(22), 리세스 측벽(24))을 덮지 않는 다른 실시예에서, 접합 가능한 유전체 층(30)의 일부를 제거하지 않고 기판에 대한 전기적 연결이 이루어질 수 있다.
유전체 캐비티(34)에 형성된 각각의 플러그(40)는 유전체 캐비티 체적을 갖는다. 플러그 체적은 유전체 캐비티(34)의 유전체 캐비티 체적보다 작다. 즉, 플러그(40)를 구성하는 재료의 체적은 접합 가능한 유전체 층(30)의 접합 표면(32)의 평면을 지나 돌출하지 않고 유전체 캐비티(34)의 유전체 캐비티 체적 내에 포함될 수 있다.
플러그(40)는 증착 방법에 의해 유전체 캐비티(34)에 형성될 수 있다. 형성된 그대로의 플러그(40)는 각각의 유전체 캐비티(34)로부터 접합 표면(32)에 일반적으로 수직인 방향으로 연장된다. 도 1c에 도시된 바와 같이, 형성된 그대로의 플러그(40) 각각은 유전체 캐비티(34)로부터 접합 표면(32)을 넘어 연장(돌출)한다. 이와 같이, 형성된 그대로의 플러그(40)는 각각 접합 표면(32)의 평면을 통해 연장된다. 플러그(40)를 형성하기 위한 증착 방법의 변화로 인해 각각의 형성된 그대로의 플러그(40)가 접합 표면(32)의 평면을 넘어 연장되는 거리가 변할 수 있다는 것이 이해될 것이다. 즉, 형성된 그대로의 플러그(34)가 접합 표면을 넘어 기판(10)을 가로질러 연장되는 거리는 균일하지 않을 수 있다. 예를 들어, 일부 실시예에서, 형성된 그대로의 플러그(34)가 접합 표면을 넘어 연장되는 거리는 최대 1 ㎛(즉, 공칭 거리로부터 +/- 500 nm)까지 변할 수 있다.
각각의 플러그(40)는 추가 기판과의 전기적 접촉을 형성하기 위한 접촉 표면(42)을 가질 수 있다. 접촉 표면(42)은 리세스(20)의 리세스 표면(22)에 대해 플러그(40)의 반대측에 제공될 수 있다. 이와 같이, 접촉 표면(42)은 형성된 그대로의 플러그(40)의 표면이고, 이것은 형성된 그대로의 플러그(40)에 대하여 접합 표면(32)의 평면을 넘어 연장된다. 코이닝 이후에(아래에서 논의됨), 접촉 표면(42)은 일반적으로 접합 표면(32)과 정렬되는 플러그(40)의 표면이다(동일 평면).
일부 실시예에서, 형성된 그대로의 플러그(40)는 접합 표면(32)을 넘어서 유전체 캐비티 체적으로부터 5㎛, 2㎛, 1㎛, 또는 500nm 이하만큼 연장될 수 있다. 접합 표면(32)으로부터 제한된 거리만큼 돌출하는 형성된 그대로의 플러그(40)를 제공함으로써, 형성된 그대로의 플러그(40)는 후속되는 코이닝 공정에서 원하는 형상으로 보다 쉽게 변형될 수 있다. 형성된 그대로의 플러그(40)가 유전체 캐비티 체적의 체적 요건을 여전히 준수하면서 접합 표면(32)으로부터 더 연장될수록 상대적으로 얇아질 수 있고 따라서 코이닝 공정에 의해 신뢰성 있게 변형되지 않을 수 있다는 것이 이해된다.
일부 실시예에서, 형성된 그대로의 플러그(40)는 접합 표면(32)을 넘어서 유전체 캐비티 체적으로부터 적어도 200nm, 300nm, 또는 500nm 만큼 연장될 수 있다. 최소 돌출 거리를 갖는 플러그를 제공함으로써, 형성된 그대로의 플러그(40)는 후속 공정에서 신뢰성 있게 코이닝될 수 있다.
각각의 형성된 그대로의 플러그(40)는 접합 표면(32)의 평면을 통해 연장된다. 일부 실시예에서, 접합 표면(32)의 평면에서 플러그(40)의 단면적은 10㎛ x 10㎛ 미만이다. 즉, 플러그의 단면적은 10㎛ x 10㎛ 정방형 내에 포함될 수 있다. 각 플러그의 단면적은 다양한 모양(예: 타원형, 직사각형 등)으로 제공될 수 있다. 다양한 형태의 전기적 접촉의 디자인 및 형성은 당업자에게 잘 알려져 있다. 플러그(40)는 리소그래피를 사용하여 패터닝될 수 있다. 플러그(40)는 임의의 적절한 증착 공정, 예를 들어 스퍼터링, 증발 또는 전기도금을 사용하여 증착될 수 있다.
일부 실시예에서, 유전체 캐비티 체적의 체적은 플러그(40)의 체적보다 적어도 10% 더 크다. 따라서, 유전체 캐비티 체적은 플러그(40)가 변형될 수 있는 공간을 제공할 수 있다. 또한, 체적 차이를 제공하는 것은 유전체 캐비티 체적 및/또는 각각의 형성 공정으로 인한 플러그 체적에 작은 변화를 허용함으로써, 접합을 위한 기판을 준비하는 방법의 신뢰성을 향상시킨다.
일부 실시예에서, 플러그는 소성 변형 가능한 재료를 포함한다. 즉, 형성된 그대로의 플러그(40)는 코이닝 공정을 통해 소성 변형되도록 구성된다. 플러그(40)는 전기 전도성 재료를 포함한다. 예를 들어, 일부 실시예에서 플러그(40)는 금, 은, 구리 또는 백금과 같은 귀금속을 포함한다. 이러한 귀금속은 전기 전도성이 있으며 코이닝과 같은 냉간 가공 공정에 사용하기에 적합하다. 일부 실시예에서, 플러그(40)는 추가 기판의 접촉 표면과 공융 접합(eutectic bond)을 형성하기 위한 재료를 포함할 수 있다. 이와 같이, 플러그(40)는 결과적인 합금의 융점보다 미리 결정된 낮은 온도에서 공융 합금을 생성하도록 구성된 재료를 포함할 수 있다.
유전체 캐비티(34)에 플러그(40)를 형성한 후, 이 방법은 플러그(40)를 코이닝하는 단계를 포함한다. 플러그(40)를 코이닝하는 단계는, 플러그(40)의 접촉 표면(42)이 접합 표면(32)과 동일 평면이 되도록 대향하는 평면 표면(50, 51) 사이에서 기판(10)을 압축하는 단계를 포함한다. 플러그(40)를 코이닝하기 위한 대향하는 평면 표면은 프레스 또는 유사한 웨이퍼 접합 도구에 의해 제공될 수 있다.
도 2에 도시된 실시예에서, 접합 표면(32)(및 접촉 표면(42))은 접합 표면(32)과의 접촉을 위한 제1 평면(50)을 제공하는 제1 압축 기판(52)을 사용하여 압축(코인)될 수 있다. 도 2의 실시예에서, 제1 압축 기판(52)은 연마된 실리콘 웨이퍼 또는 유리 기판을 포함한다. 압축 기판(52)은 플러그(40)를 코이닝하기 위한 제1 평면 표면(50)을 제공하도록 선택될 수 있다. 일부 실시예에서, 제1 평면 표면(50)은 2nm보다 크지 않거나 1nm보다 크지 않은 표면 거칠기(산술 평균 표면 거칠기 Ra)를 가질 수 있다. 압축 기판(52)의 제1 평면(50)은 압축 기판(52)과 기판(10)의 플러그(40)/접합 표면(32) 사이의 냉간 용접을 감소 및/또는 방지하도록 구성될 수 있다. 이와 같이, 제1 압축 기판(52)은 플러그(40) 및 접합 표면(32)과의 접착도가 상대적으로 낮은 제1 평면(50)을 제공할 수 있다.
도 3에 도시된 바와 같이, 플러그(40)를 코이닝하는 단계는 대향하는 평면 표면(50, 51) 사이에서 기판을 압축하는 단계를 포함한다. 대향하는 평면 표면(50, 51)은 기판의 접합 표면에 평행하게 제공된다. 도 3에 도시된 바와 같이, 프레스(54)는 기판(10)을 압축하기 위해 제공된다. 프레스는 제1 프레스 부분(56) 및 제2 프레스 부분(57)을 포함한다. 제2 프레스 부분(57)은 기판(10)을 압축하기 위한 제2 평면(51)을 제공한다. 도 1 내지 도 5의 실시예에서. 도 3a 및 도 3b에 도시된 바와 같이, 압축 기판(52)은 코이닝을 위해 제1 프레스 부분(56)와 기판(10) 사이에 위치된다. 코이닝은 접합 표면(32)에 대향하는 기판(10)의 측면으로부터, 그리고 접합 표면(32)이 제공되는 기판의 측면으로부터 기판(10)을 압축하는 것을 포함한다. 따라서, 접합 표면(32)으로부터 돌출된 플러그(40)는 각 플러그(40)의 접촉 표면(42)이 접합 표면(32)과 동일 평면이 되도록 코이닝된다. 코이닝은 재료를 압축하여 재료를 소성 변형시키는 방법임을 이해할 수 있을 것이다. 코이닝은 일반적으로 금속 재료를 성형하는 데 사용할 수 있는 냉간 가공 공정이다.
플러그(40)가 코이닝됨에 따라, 플러그 체적은 유전체 캐비티 안으로 압축된다. 유전체 캐비티 체적이 플러그 체적보다 크기 때문에 플러그의 체적이 접합 표면(32)으로부터 돌출되지 않고 유전체 캐비티(34) 내에 끼워질 수 있도록 플러그(40)가 성형될 수 있다는 것이 이해될 것이다. 플러그(40)가 평면 표면(50)에 의해 코이닝되면, 각 플러그의 접촉 표면(42)은 또한 접합 표면 평면 표면(50)과 동일 평면이 될 수 있고, 또한 제1 평면(50)으로서의 접합 표면(32)이 접합 표면(32)과 접촉하게 된다. 예를 들어, 일부 실시예에서, 코이닝 후 플러그(40)의 접촉 표면(42)은 접합 표면과 동일 평면으로 만들어져, 접합 표면(32) 및 접촉 표면(42)의 평면에서 표면 거칠기(Ra)가 2nm를 넘지 않는다. 즉, 코이닝된 플러그(34)가 접합면을 넘어 연장되는 거리는 2nm 미만으로 감소될 수 있다. 따라서, 코이닝 공정의 사용을 통해 접촉 표면(42)은 접합 표면과 동일 평면으로 만들어질 수 있다. 이와 같이, 기판 결합을 위해 기판을 준비하는 방법은 접촉 표면을 제공하여 접촉 표면에서 디싱(dishing)을 감소 및/또는 제거한다.
일부 실시예에서, 상기 방법은 접합 표면(32)을 활성화 처리하는 단계를 더 포함한다. 활성화 처리는 추가의 기판과 추가적인 접합을 형성하기 위해 접합 표면(32) 상의 원자를 활성화하기 위해 제공될 수 있다. 예를 들어, 활성화 처리는 플라즈마 활성화 처리를 포함할 수 있고 여기에서 접합 표면(32)이 플라즈마에 노출된다. 당업자에게 알려진 임의의 적절한 플라즈마 활성화 처리가 사용될 수 있으며, 예를 들어 질소, 산소, 공기, 물 또는 암모니아를 포함하는 플라즈마에 대한 노출이 사용될 수 있다. 플라즈마 활성화 처리는 기판의 접합 표면(32) 상에 존재하는 활성화된 수산화물 그룹의 형성을 가져올 수 있다.
일부 실시예에서, 상기 방법은 또한 접합 표면(32)을 수산화물 처리 공정에 적용하는 단계를 포함할 수 있다. 예를 들어, 수산화물 처리 공정은 접합 표면(32)을 OH- 이온에 노출시키는 것을 포함할 수 있다. 일부 실시예에서, 수산화물 처리는 활성화 처리 후에 수행될 수 있다. OH- 이온을 포함하는 용액은 물 또는 수산화암모늄 용액을 포함할 수 있다. 활성화 처리, 및 선택적으로 수산화물 처리 공정을 통해 접합 표면(32)을 활성화하는 것은 접합층(32)이 추가의 기판에 대한 접합성을 증가시킬 것이다.
도 4는 본 개시의 실시예에 따른 기판 접합을 위해 준비된 기판(10)의 예를 도시한다. 기판(10)은 접합 가능한 유전체 층(30)이 제공되는 기판 표면(12)을 포함한다. 접합 가능한 유전체 층(30)은 유전체 캐비티(34)가 형성되는 복수의 개구를 포함한다. 각각의 유전체 캐비티(34)에는 플러그(40)가 제공된다. 플러그(40) 각각은 코이닝되어 플러그의 접촉 표면(42)이 접합 가능한 유전체 층(30)의 접합 표면과 동일 평면에 있도록 한다. 도 5는 기판(10)이 플러그(40)의 접합 표면(32) 및 접촉 표면(42)을 따라 접합되는 추가의 기판(60)을 도시한다.
다음으로, 제1 기판(10, 100)을 제2 기판(60, 200)에 접합하는 방법을 설명한다. 상기 방법은 접합을 위한 제1 기판(10, 100)을 제공하는 단계, 접합을 위한 제2 기판(60, 200)을 제공하는 단계, 제1 기판(10, 100)과 제2 기판(60, 200)을 정렬하는 단계, 제1 기판(10, 100)을 제2 기판(60, 200)에 접촉시켜 압축력 하에 제1 기판과 제2 기판 사이에 접합이 형성되도록 하는 단계를 포함한다.
제1 기판(10, 100)은 전술한 접합용 기판을 준비하는 방법에 따라 접합용 기판을 준비함으로써 기판 접합을 위해 제공될 수 있다. 이와 같이, 제1 기판(10, 100)은 제1 접합 가능한 유전체 층(30) 및 제1 플러그(40)의 제1 접촉 표면(42)이 제공되는 하나 이상의 개구로부터 형성된 제1 접합 표면(32)을 가지며, 여기서 각각의 제1 접촉 표면(42)은 제1 접합 표면(32)과 동일 평면에 있다.
제1 기판에 접합하기 위한 제2 기판(60, 200)은 다양한 방식으로 제공될 수 있다. 도 5의 실시예에서, 접합을 위한 제2 기판은 제2 접합 가능한 유전체 층(62) 및 제2 기판(60)의 제2 표면(61) 상에 제공된 제2 접촉층(64)을 포함한다. 제2 접촉층(64)은 제2 유전체 표면(63)과 동일 평면에 있는 제2 접촉 표면(65)을 구비하여 제2 접합 표면(66)을 형성한다. 이러한 제2 기판은 당업자에게 알려진 접합용 기판을 준비하기 위한 다양한 방법을 사용한 접합 공정에 제공될 수 있다. 예를 들어, 도 5의 실시예에서, 제2 기판(60)은 당업자에게 알려진 화학적 기계적 연마 공정을 사용하여 준비될 수 있다.
일부 실시예에서, 제2 기판(200)은 제1 기판(10)과 실질적으로 동일한 방식으로 접합을 위해 준비될 수 있다. 예를 들어, 도 6은 제1 기판(10) 및 제2 기판(200)이 위에서 개략적으로 설명된 방법에 따라 접합을 위해 준비되고 후속적으로 접촉 및 접합된다.
도 6에 도시된 바와 같이, 제1 기판(10)과 제2 기판(200)을 정렬하는 단계는 제1 기판(10)의 제1 플러그(40)가 제2 기판(200)의 제2 플러그(240)와 정렬되도록 제공될 수 있다. 접합을 위한 기판(10, 200)의 구성은 당업자에게 알려져 있다. 예를 들어, 적절한 정렬 마크가 제1 기판(10) 및 제2 기판(200) 각각의 플러그(40, 240)가 정렬될 수 있도록 제1 기판(10) 및 제2 기판(200)상에 각각에 제공될 수 있다.
다음, 제1 기판(10)의 제1 접합 표면(32)은 제2 기판(200)의 제2 접합 표면(232)과 접촉하여 각각의 접합 표면 사이에 접합을 형성할 수 있다. 표면들이 접촉하도록 압박하고 접합 가능한 유전체 층과 제1 및 제2 플러그 사이에 접합을 형성하도록 약간의 압축력이 제공된다.
일부 실시예에서, 제1 접합 표면(32) 및/또는 제2 접합 표면(232)에 대해 활성화 처리를 수행할 수 있다. 예를 들어, 활성화 처리는 실질적으로 접합을 위해 기판을 준비하는 방법에서 논의된 바와 같은 활성화 처리일 수 있다. 제1 접합 표면(32) 및/또는 제2 접합 표면(232)의 활성화 후에, 표면들은 수산화물 이온을 포함할 수 있다. 도 7, 도 8 및 도 9는 제1 및 제2 기판(10, 200) 사이에 직접적인 융합 접합의 형성을 가져오는 제1 및 제2 접합 표면(32, 232) 상의 수산화물 이온 사이의 상호 작용의 다이어그램을 도시한다.
도 7에 도시된 바와 같이, 기판(10, 232)이 접촉하게 되면 초기 접촉점에서 제1 기판과 제2 기판 사이에 반 데르 발스 브리징 힘(Van der Waals bridging forces)이 발생한다. 이어서, 도 8에 도시된 바와 같이, 기판들 사이의 고리형의 테트라머 브리징(cyclic tetramer bridging)이 발생하여 제1 및 제2 접합 표면(32, 232) 사이에 공유 결합이 형성된다. 마지막으로, 도 9에 도시된 바와 같이, 기판은 제1 및 제2 접합 가능한 유전체 층(30, 232) 사이에 형성된 공유 결합의 형성을 통해 함께 접합된다. 도 9에 도시된 바와 같은 최종 공유 결합의 형성은 어닐링 단계 이후에 이어질 수 있다.
따라서, 도 6에 도시된 구조는 제1 및 제2 접합 표면들(32, 232) 사이의 계면을 따라 제2 기판(200)의 제2 접합 가능한 유전체 층(230)에 직접(융합) 접합되는 제1 접합 가능한 유전체 층(30)을 포함할 수 있다. 도 6에 도시된 구조는 또한 각각의 접촉 표면(42, 242)의 계면에서 함께 접합되어 제1 및 제2 기판(10, 200) 사이에 전기적 상호 연결을 형성하는 제1 및 제2 플러그(40, 240)를 포함한다.
도 6의 실시예에서, 제1 및 제2 기판(10, 200)의 제1 및 제2 유전체 캐비티는 일반적으로 동일한 크기 및 형상을 갖는다. 따라서, 제1 접촉 표면(42)의 제1 표면적은 일반적으로 제2 접촉 표면(242)의 제2 표면적과 동일하다. 다른 실시예에서, 제1 접촉 표면(42) 및 제2 접촉 표면(242)은 상이한 형상 및/또는 크기를 갖는다. 상이한 크기/형상을 갖는 제1 및 제2 접촉 표면(42, 242)을 제공함으로써, 제1 및 제2 기판을 정렬하기 위한 허용오차가 개선될 수 있다.
도 10의 제1 기판(100)은 실질적으로 전술한 기판 접합 방법에 따라 기판 접합을 위해 준비되었다.
도 10은 제1 기판(100)이 제2 기판(200)에 접합된 실시예의 단면을 도시한다. 따라서, 제1 기판(100)은 제1 접합 가능한 유전체 층(130)이 제공되는 기판 표면(112)을 포함한다. 제1 접합 가능한 유전체 층(130)은 제1 유전체 캐비티(134)가 형성되는 복수의 개구를 포함한다. 각각의 제1 유전체 캐비티(134)에는 제1 플러그(140)가 제공된다. 제1 플러그(140) 각각은 각 플러그(140)의 제1 접촉 표면(142)이 제1 접합 가능한 유전체 층(130)의 제1 접합 표면(132)과 동일 평면에 있도록 코이닝된다. 도 10의 실시예에서, 제1 접촉 표면(142)은 제2 접촉 표면(242)의 표면적보다 작은 표면적을 갖는다.
제1 기판(100)을 제2 기판(200)과 접촉시킬 때, 제1 접촉 표면(142)은 제2 접촉 표면(242)과 직접 접촉할 수 있다. 도 10에 개략적으로 도시된 바와 같이(세부사항 A 참조), 공정의 변화로 인해 제1 접촉 표면(142)과 제2 접촉 표면(242) 사이의 직접 접촉은 제1 플러그(140) 및 대응하는 제2 플러그(240) 사이의 계면을 가로질러 연속적이지 않을 수 있다. 도 11 및 도 12에 도시된 바와 같이, 제1 및 제2 기판(100, 200)은 프레스(60)를 이용한 압축력 하에 함께 가압될 수 있다. 프레스(60)도 제1 및 제2 기판(100, 200)을 가열하기 위해 가열될 수 있다.
일부 실시예에서, 제1 및 제2 플러그(140, 240)에 대한 열의 인가는 플러그(140, 240)의 열 팽창을 야기할 수 있고, 이에 의해 제1 접촉 표면(142)이 제2 접촉 표면(242)과 직접 결합을 형성하게 할 수 있다. 따라서, 도 12에 개략적으로 도시된 바와 같이, 열 및 압축력의 인가는 제1 및 제2 기판(100, 200)을 접합할 때 대응하는 제1 및 제2 플러그(140, 240) 사이의 계면을 개선할 수 있다.
도 11 및 도 12의 프레스는 제1 및 제2 기판(100, 200)을 접합하기 위해 적어도 10kN의 압축력을 가할 수 있다. 실시예에서, 도 11 및 도 12의 프레스는 적어도 20kN, 30kN, 또는 40kN의 압축력을 가할 수 있다. 접합될 기판에 더 큰 압축력을 가함으로써, 기판 간의 접합 형성의 신뢰성을 향상시킬 수 있다. 일부 실시예에서, 프레스는 기판 파손 또는 접합 중 플러그의 바람직하지 않은 변형의 위험을 줄이기 위해 45kN 이하의 압축력을 가할 수 있다.
일부 실시예에서, 프레스는 또한 기판을 가열하기 위한 하나 이상의 가열 요소를 포함할 수 있다. 이와 같이, 프레스는 제1 및 제2 기판(100, 200)을 적어도 100℃의 온도로 가열하도록 구성될 수 있다. 일부 실시예에서 프레스는 제1 및 제2 기판(100, 200)을 적어도 200℃, 300℃, 400℃, 또는 500℃의 온도로 가열하도록 구성될 수 있다. 프레스는 제1 및 제2 기판(100, 200)을 압축 상태로, 선택적으로 일정 기간 동안 온도로 유지하도록 구성될 수 있다. 일부 실시예에서, 상기 기간은 적어도 1시간 중의 1분, 2분, 5분, 10분일 수 있다. 따라서, 프레스는 제1 기판(100)과 제2 기판(200) 사이의 계면에서 직접적인 융합 접합의 형성을 개선하기 위해 사용될 수 있다.
따라서, 상기 설명에 따르면, 접합용 기판의 준비 방법이 제공된다. 또한, 2개의 기판을 함께 접합하는 방법이 본 개시에 따라 제공된다. 접합용 기판 준비 방법은 하나 이상의 기판을 전술한 2개의 기판을 함께 접합하는 방법에 사용되도록 제공하는 데 이용될 수 있음을 이해할 것이다.

Claims (15)

  1. 기판 접합을 위한 기판 준비 방법으로서,
    상기 기판의 기판 표면에 리세스를 형성하는 단계;
    기판의 기판 표면에 접합 가능한 유전체 층을 형성하는 단계로서, 상기 접합 가능한 유전체 층은 기판 표면에 대하여 접합 가능한 유전체 층의 반대 측에 접합 표면을 갖고, 상기 리세스 및 접합 가능한 유전체 층은 유전체 캐비티 체적을 갖는 유전체 캐비티를 정의하는, 단계;
    유전체 캐비티 체적 내에서 기판과 전기적으로 접촉하도록 구성된 플러그를 형성하는 단계로서, 플러그는 유전체 캐비티 체적보다 작은 플러그 체적을 갖고, 상기 플러그는 접합 표면에 일반적으로 수직인 방향으로 접합 표면을 넘어 유전체 캐비티로부터 연장되는, 단계; 및
    플러그의 접촉 표면이 접합 표면과 동일 평면이 되도록, 대향하는 평면 표면들 사이에서 기판을 압축함으로써 플러그를 코이닝하는 단계;를 포함하는,
    기판 제조 방법.
  2. 제1항에 있어서, 상기 플러그는 접합 표면을 넘어 유전체 캐비티로부터 5㎛를 넘지 않게 연장되는 것인, 기판 준비 방법.
  3. 제1항 또는 제2항에 있어서, 코이닝하는 단계 이후에, 상기 플러그는 접합 표면과 동일 평면에 있는 10㎛ x 10㎛ 미만의 단면적을 갖는 것인, 접합을 위한 기판 준비 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 유전체 캐비티 체적의 체적은 플러그의 플러그 체적보다 적어도 10% 더 큰, 접합을 위한 기판 준비 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    접합 표면을 활성화 처리에 적용하는 단계로서, 선택적으로 상기 접합 표면은 활성화 처리 이후에 OH 이온을 포함하는 용액에 노출되는 것인, 접합을 위한 기판 준비 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 플러그는 귀금속을 포함하는, 기판 접합을 위한 기판 준비 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 접합 가능한 유전체 층은 실리콘 화합물을 포함하고, 선택적으로, 상기 접합 가능한 유전체 층은 실리콘 이산화물(Silicon Dioxide), 실리콘 질화물(Silicon Nitride), 실리콘 산질화물(Silicon Oxynitride), 또는 실리콘 탄소 질화물(Silicon Carbon nitride) 중 적어도 하나를 포함하는, 기판 접합을 위한 기판 준비 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 복수의 리세스가 기판 표면에 형성되고, 각각의 리세스는 내부에 플러그가 형성된 것인, 기판 접합을 위한 기판 준비 방법.
  9. 제8항에 있어서, 상기 기판은,
    3족 질화물계 LED 어레이, LED 어레이에 전기적으로 접촉하도록 구성되는 복수의 플러그, 또는
    CMOS 전자 장치, CMOS 전자 장치에 전기적으로 접촉하도록 구성되는 복수의 플러그
    를 포함하는, 기판 접합을 위한 기판 준비 방법.
  10. 제1 기판을 제2 기판에 접합하는 방법으로서,
    i) 접합을 위한 제1 기판을 준비하는 단계로서,
    상기 제1 기판의 제1 기판 표면에 제1 리세스를 형성하는 단계;
    제1 기판의 제1 기판 표면 상에 제1 접합 가능한 유전체 층을 형성하는 단계로서, 상기 제1 접합 가능한 유전체 층은 제1 기판 표면에 대하여 제1 접합 가능한 유전체 층의 반대 측 상에 제1 접합 표면을 갖고, 상기 제1 리세스 및 제1 접합 가능한 유전체 층은 제1 유전체 캐비티 체적을 갖는 제1 유전체 캐비티를 정의하는, 단계;
    제1 유전체 캐비티 체적 내에 제1 기판에 전기적으로 접촉하도록 구성된 제1 플러그를 형성하는 단계로서, 제1 플러그는 제1 유전체 캐비티 체적보다 작은 제1 플러그 체적을 갖고, 상기 제1 플러그는 제1 접합 표면에 일반적으로 수직인 방향으로 제1 접합 표면을 넘어 제1 유전체 캐비티로부터 연장되는, 단계; 및
    대향하는 평면 표면들 사이에서 제1 기판을 압축함으로써 플러그를 코이닝하는 단계;
    를 포함하는, 단계;
    ii) 결합을 위한 제2 기판을 제공하는 단계로서, 상기 제2 기판은 제2 기판의 제2 표면 상에 제공되는, 제2 접합 가능한 유전체 층 및 제2 접촉층을 포함하고, 제2 접촉층은 제2 접합 표면을 형성하기 위해 제2 접합 가능한 유전체 층의 제2 유전체 표면과 동일 평면에 있는 제2 접촉 표면을 갖는 것인, 단계;
    iii) 제1 플러그가 제2 접촉층과 정렬되도록, 제2 기판의 제2 접합 표면의 반대편에 제1 기판의 제1 접합 표면을 정렬하는 단계; 및
    iv) 제1 기판의 제1 접합 표면을 제2 기판의 제2 접합 표면과 접촉시키고 압축력 하에 제1 플러그와 제2 접촉층 사이에 접합을 형성하는 단계.
    를 포함하는,
    제1 기판을 제2 기판에 접합하는 방법.
  11. 제10항에 있어서, 제1 접합 표면 및/또는 제2 접합 표면은 활성화 처리되고, 선택적으로 제1 및/또는 제2 접합 표면은 활성화 처리 후에 OH- 이온을 포함하는 용액에 노출되는 것인, 제1 기판을 제2 기판에 접합하는 방법.
  12. 제10항 또는 제11항에 있어서, 제1 접합 표면의 평면에서 제1 플러그의 단면적은 제2 접촉 표면의 표면적보다 작은, 제1 기판을 제2 기판에 접합하는 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서,
    접합을 위해 제2 기판을 제공하는 단계는,
    제2 기판의 제2 기판 표면에 제2 리세스를 형성하는 단계;
    제2 기판 표면에 대하여 제2 접합 가능한 유전체 층의 반대 측 상에 제2 접합 표면을 갖는 제2 기판의 제2 기판 표면에 제2 접합 가능한 유전체 층을 형성하는 단계로서, 제2 리세스 및 제2 접합 가능한 유전체 층은 제2 유전체 캐비티 체적을 갖는 제2 유전체 캐비티를 정의하는, 단계;
    제2 유전체 캐비티 체적 내에 제2 기판에 전기적으로 접촉하도록 구성된 제2 플러그를 형성하는 단계로서, 제2 플러그는 제2 유전체 캐비티 체적보다 작은 제2 플러그 체적을 갖고, 상기 제2 플러그는 제2 접합 표면에 일반적으로 수직인 방향으로 제2 접합 표면을 넘어 제2 유전체 캐비티로부터 연장되는, 단계; 및
    제2 플러그가 제2 접합 표면과 동일 평면인 제2 접촉 표면을 갖는 제2 접촉 층을 형성하도록, 대향하는 평면 표면들 사이에서 제1 기판을 압축함으로써 플러그를 코이닝하는 단계;
    를 포함하는,
    제1 기판을 제2 기판에 접합하는 방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서, 제2항 내지 제9항 중 어느 한 항의 방법에 따라 기판 결합을 위해 제1 기판 및/또는 제2 기판이 준비되는, 제1 기판을 제2 기판에 접합하는 방법.
  15. 제10항 내지 제12항 중 어느 한 항에 있어서, 제2 접촉층은 화학적 기계적 연마 공정을 사용하여 제2 유전체 표면과 동일 평면으로 만들어지는, 제1 기판을 제2 기판에 접합하는 방법.
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JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US6962835B2 (en) * 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6756305B1 (en) * 2003-04-01 2004-06-29 Xilinx, Inc. Stacked dice bonded with aluminum posts
US7579258B2 (en) * 2006-01-25 2009-08-25 Freescale Semiconductor, Inc. Semiconductor interconnect having adjacent reservoir for bonding and method for formation
WO2012061008A1 (en) * 2010-10-25 2012-05-10 Hsio Technologies, Llc High performance electrical circuit structure
US8697493B2 (en) * 2011-07-18 2014-04-15 Soitec Bonding surfaces for direct bonding of semiconductor structures
US8809123B2 (en) * 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9142517B2 (en) * 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8802538B1 (en) * 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
JP2016018879A (ja) * 2014-07-08 2016-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
JP2016021497A (ja) * 2014-07-15 2016-02-04 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
US9953941B2 (en) * 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding

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