KR20220100656A - 설계 파일 내에서의 계층적 구조 정보의 보존 - Google Patents

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KR20220100656A
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야오 쳉 양
차이촨 카오
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스는 메모리 및 제어기를 포함한다. 메모리는 설계 파일을 포함한다. 제어기는, 설계 파일에 액세스하고, 그리고 설계 파일의 컴플라이언스를 결정하기 위해 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하도록 구성된다. 컴플라이언스 규칙들은 설계 파일 내의 비-직교 에지들을 검출하는 것, 설계 파일 내의 비-컴플라이언트 중첩 구조들을 검출하는 것, 및 설계 파일의 기준 층과 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 것 중 적어도 하나를 포함한다. 제어기는 비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 설계 파일을 검증하도록 추가로 구성된다.

Description

설계 파일 내에서의 계층적 구조 정보의 보존
[0001] 본 개시내용의 실시예들은 일반적으로, 디지털 리소그래피 시스템에 대한 설계 파일들을 검증하는 것에 관한 것이다.
[0002] 반도체 디바이스들의 제조에서 리소그래피 방법들이 사용된다. 종래의 리소그래피 방법들은 포토레지스트 상에 전사되는 포토마스크들의 세트 상에 설계 패턴들을 전사하는 단계를 포함한다. 디지털 리소그래피 프로세스에서, 설계 패턴들은 이미징 프로세스를 사용하여 포토레지스트 상에 직접 디지털화된다. 그러나, 포토레지스트를 디지털화하기 위해 전사되는 데이터의 양은 커서, 디지털 리소그래피 프로세스의 속도를 제한한다. 추가로, 현재의 검증 방법들은 설계 파일로부터 구조 정보를 제거한다.
[0003] 따라서, 당업계에 필요한 것은 데이터 볼륨을 감소시키면서, 또한 설계 파일의 계층적 구조 정보를 유지하기 위한 방법이다.
[0004] 예시적인 일 실시예에서, 방법은 디지털 리소그래피 디바이스에 대한 설계 파일에 액세스하는 단계 및 컴플라이언스(compliance)를 결정하기 위해 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하는 단계를 포함한다. 하나 이상의 컴플라이언스 규칙들을 적용하는 단계는 설계 파일 내의 비-직교 에지들을 검출하는 단계, 설계 파일 내의 비-컴플라이언트(non-compliant) 중첩 구조들을 검출하는 단계, 및 설계 파일의 기준 층과 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 단계를 포함한다. 방법은 비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 설계 파일을 검증하는 단계를 더 포함한다.
[0005] 예시적인 일 실시예에서, 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스는 메모리 및 제어기를 포함한다. 메모리는 설계 파일을 포함한다. 제어기는, 설계 파일에 액세스하고, 그리고 설계 파일의 컴플라이언스를 결정하기 위해 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하도록 구성된다. 컴플라이언스 규칙들은 설계 파일 내의 비-직교 에지들을 검출하는 것, 설계 파일 내의 비-컴플라이언트 중첩 구조들을 검출하는 것, 및 설계 파일의 기준 층과 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 것 중 적어도 하나를 포함한다. 제어기는 비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 설계 파일을 검증하도록 추가로 구성된다.
[0006] 예시적인 일 실시예에서, 디지털 리소그래피를 위해 설계 파일을 검증하는 컴퓨터 프로그램 제품은 컴퓨터-판독가능 프로그램 코드가 구현되어 있는 컴퓨터-판독가능 저장 매체를 포함한다. 컴퓨터-판독가능 프로그램 코드는 하나 이상의 컴퓨터 프로세서들에 의해, 설계 파일에 액세스하고, 설계 파일의 컴플라이언스를 결정하기 위해 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하며, 그리고 비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 설계 파일을 검증하도록 실행가능하다. 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하는 것은 설계 파일 내의 비-직교 에지들을 검출하는 것, 설계 파일 내의 비-컴플라이언트 중첩 구조들을 검출하는 것, 및 설계 파일의 기준 층과 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 것 중 적어도 하나를 포함한다.
[0007] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있는데, 이러한 실시예들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 예시적인 실시예들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 하며, 다른 균등하게 유효한 실시예들을 허용할 수 있다는 것을 유의해야 한다.
[0008] 도 1은 하나 이상의 실시예들에 따른 디지털 리소그래피 시스템의 개략도이다.
[0009] 도 2는 하나 이상의 실시예들에 따른 검증 디바이스의 개략도이다.
[0010] 도 3은 하나 이상의 실시예들에 따른, 설계 파일을 검증하기 위한 방법의 흐름도이다.
[0011] 도 4는 하나 이상의 실시예들에 따른, 컴플라이언트 설계 파일을 결정하기 위한 흐름도이다.
[0012] 도 5, 도 6, 도 7, 도 8 및 도 9는 하나 이상의 실시예들에 따른 셀 구조들의 개략적인 예시들이다.
[0013] 이해를 용이하게 하기 위하여, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이 추가적인 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
[0014] 본 명세서에 설명되는 실시예들은 총 데이터 볼륨을 감소시키고 데이터 혼잡을 회피하기 위해 오리지널 설계 파일 내에서 계층적 구조 정보의 적어도 일부를 유지하면서, 디지털 패턴 변환을 겪도록 최적화된 설계 파일을 검증하기 위한 방법을 제공한다. 방법은 설계 파일의 비-컴플라이언트 셀들을 검출하기 위해 컴플라이언스 규칙들의 세트에 대해 설계 파일을 평가하는 단계를 포함한다. 비-컴플라이언트 셀들 및/또는 위치 마커들의 리스트가 교정 액션을 위해 사용자에게 제시될 수 있다. 설계 파일이 비-컴플라이언트 셀들 및/또는 위치 마커들의 비율에 기반하여 임계치를 만족시키는 것으로 결정될 때, 설계 파일이 검증될 수 있다. 검증된 설계 파일은 프로세싱을 위해 디지털 리소그래피 시스템의 제어기에 통신될 수 있다.
[0015] 도 1은 하나 이상의 실시예들에 따른 디지털 리소그래피 시스템(100)의 사시도이다. 시스템(100)은 디지털 리소그래피 디바이스(101) 및 검증 디바이스(130)를 포함한다. 디지털 리소그래피 디바이스(101)는 스테이지(114) 및 프로세싱 장치(104)를 포함한다. 스테이지(114)는 슬래브(slab)(102) 상에 배치된 트랙들(116)의 쌍에 의해 지지된다. 기판(120)은 스테이지(114)에 의해 지지된다. 스테이지(114)는 슬래브(102) 상에 배치된 트랙들(116)의 쌍에 의해 지지된다. 스테이지(114)는 도 1에 도시된 좌표계에 의해 표시된 바와 같이 X 방향으로 트랙들(116)의 쌍을 따라 이동한다. 일 실시예에서, 트랙들(116)의 쌍은 평행한 자기 채널들의 쌍이다. 도시된 바와 같이, 트랙들(116)의 쌍의 각각의 트랙은 직선 경로로 연장된다. 스테이지(114)의 위치의 정보를 제어기(122)에 제공하기 위해 인코더(118)가 스테이지(114)에 커플링된다.
[0016] 제어기(122)는 일반적으로, 본 명세서에 설명되는 프로세싱 기법들의 제어 및 자동화를 용이하게 하도록 설계된다. 제어기(122)는 프로세싱 장치(104), 스테이지(114), 및 인코더(118)에 커플링되거나 그들과 통신할 수 있다. 프로세싱 장치(104) 및 인코더(118)는 기판 프로세싱 및 기판 정렬에 관한 정보를 제어기(122)에 제공할 수 있다. 예컨대, 프로세싱 장치(104)는 기판 프로세싱이 완료되었다는 것을 제어기(122)에 통지하기 위한 정보를 제어기(122)에 제공할 수 있다. 제어기(122)는 검증 디바이스(130)에 의해 제공되는 설계 파일에 기반하여 디지털 리소그래피 프로세스의 제어 및 자동화를 용이하게 한다. 이미징 설계 파일로 지칭될 수 있는, 제어기(122)에 의해 판독가능한 설계 파일(또는 컴퓨터 명령들)은 기판 상에서 어느 태스크들이 수행가능한지를 결정한다. 설계 파일(예컨대, 도 2의 설계 파일(220))은 프로세싱 시간 및 기판 포지션을 모니터링 및 제어하기 위한 마스크 패턴 데이터 및 코드를 포함한다. 마스크 패턴 데이터는 전자기 방사선을 사용하여 포토레지스트 내에 기입될 패턴에 대응한다.
[0017] 기판(120)은 평판 디스플레이의 일부로서 사용되는 임의의 적합한 재료, 예컨대 유리를 포함한다. 다른 실시예들에서, 기판(120)은 평판 디스플레이의 일부로서 사용될 수 있는 다른 재료들로 제조된다. 기판(120)은, 이를테면 기판(120)의 패턴 에칭에 의해 패터닝되어 상부에 형성될 필름 층, 및 패터닝될 필름 층 상에 형성된 포토레지스트 층(이는 전자기 방사선, 예컨대 UV 또는 깊은 UV "광"에 민감함)을 갖는다. 포지티브 포토레지스트는, 방사선에 노출될 때, 전자기 방사선을 사용하여 포토레지스트에 패턴이 기록된 이후 포토레지스트에 적용되는 포토레지스트 현상기에 각각 용해가능한 포토레지스트의 부분들을 포함한다. 네거티브 포토레지스트는, 방사선에 노출될 때, 전자기 방사선을 사용하여 포토레지스트에 패턴이 기록된 이후 포토레지스트에 적용되는 포토레지스트 현상기에 각각 용해가능하지 않을 포토레지스트의 부분들을 포함한다. 포토레지스트의 화학적 조성은 포토레지스트가 포지티브 포토레지스트인지 또는 네거티브 포토레지스트인지를 결정한다. 포토레지스트들의 예들은, 디아조나프토퀴논, 페놀 포름알데히드 수지, 폴리(메틸 메타크릴레이트), 폴리(메틸 글루타르이미드), 및 SU-8 중 적어도 하나를 포함한다(그러나 이에 제한되지 않음). 전자기 방사선에 대한 포토레지스트의 노출 이후, 레지스트는 패터닝된 포토레지스트를 하부 필름 층 상에 남기도록 현상된다. 이어서, 패터닝된 포토레지스트를 사용하여, 하부 박막이 포토레지스트의 개구들을 통해 패턴 에칭되어, 디스플레이 패널의 전자 회로부의 일부를 형성한다.
[0018] 프로세싱 장치(104)는 지지부(108) 및 프로세싱 유닛(106)을 포함한다. 프로세싱 장치(104)는 트랙들(116)의 쌍을 스트래들(straddle)하고 슬래브(102) 상에 배치되며, 그에 의해 트랙들(116)의 쌍 및 스테이지(114)가 프로세싱 유닛(106) 아래를 통과하기 위한 개구(112)를 포함한다. 프로세싱 유닛(106)은 지지부(108)에 의해 슬래브(102) 위에 지지된다. 일 실시예에서, 프로세싱 유닛(106)은 포토리소그래피 프로세스에서 포토레지스트를 노출시키도록 구성된 패턴 생성기이다. 일부 실시예들에서, 패턴 생성기는 마스크리스(maskless) 리소그래피 프로세스를 수행하도록 구성된다. 프로세싱 유닛(106)은 복수의 이미지 투사 시스템들을 포함한다.
[0019] 동작 동안, 스테이지(114)는 도 1에 도시된 바와 같은 로딩 포지션으로부터 프로세싱 포지션으로 X 방향으로 이동한다. 프로세싱 포지션은 프로세싱 유닛(106) 아래의 하나 이상의 포지션들이다. 본 명세서에서, 디지털 리소그래피 디바이스(101)가 개략적으로 도시되며, 여기서 디지털 리소그래피 디바이스(101)는 Y 방향으로 기판(120) 상의 포토레지스트 층의 전체 폭을 노출시킬 수 있도록 사이징되고, 즉, 기판(120)은 실제 평판 디스플레이 기판의 폭들과 비교하여 작다. 그러나, 실제 프로세싱 시스템에서, 프로세싱 장치(104)는 Y 방향에서의 기판(120)의 폭보다 Y 방향에서 상당히 더 작을 것이며, 기판(120)은 순차적으로, 프로세싱 장치(104) 아래에서 -X 방향으로 이동되고, +Y 방향으로 이동 또는 스텝핑(step)되고, 프로세싱 장치(104) 아래에서 +X 방향으로 스캔 백(scan back)될 것이다. 이러한 X 방향 스캐닝 및 Y 방향 스텝핑 동작은 전체 기판 영역이 프로세싱 장치(104)의 기입가능 영역 아래를 통과할 때까지 계속될 것이다.
[0020] 도 2는 하나 이상의 실시예들에 따른 검증 디바이스(130)를 예시한다. 검증 디바이스(130)는 컴퓨팅 디바이스(210) 및 입력/출력(I/O) 디바이스들(230)을 포함한다. 검증 디바이스(130)는 설계 파일(예컨대, 설계 파일(220))을 생성, 최적화, 검증, 및/또는 업데이트하는 데 이용될 수 있다.
[0021] 컴퓨팅 디바이스(210)는 제어기(212), 네트워크 인터페이스(214), 및 메모리(216)를 포함할 수 있다. 제어기(212)는 메모리(216)에 저장된 프로그래밍 데이터를 리트리브(retrieve) 및 실행하고, 다른 시스템 컴포넌트들의 동작들을 조정한다. 유사하게, 제어기(212)는 메모리(216)에 상주하는 애플리케이션 데이터를 저장 및 리트리브한다. 제어기(212)는 하나 이상의 CPU(central processing unit)들일 수 있다.
[0022] 메모리(216)는 제어기(212)에 의해 실행될 명령들 및 로직을 저장할 수 있다. 추가로, 메모리(216)는 RAM(random access memory) 및 NVM(non-volatile memory) 중 하나 이상일 수 있다. NVM은 특히, 하드 디스크, NAS(network attached storage), 및 착탈식 저장 디바이스일 수 있다. 추가로, 메모리(216)는 설계 애플리케이션(218) 및 설계 파일(220)을 포함할 수 있다.
[0023] 설계 애플리케이션(218)은 설계 파일(220)의 설계 데이터를 생성, 최적화, 검증, 및/또는 업데이트한다. 설계 애플리케이션(218)은 설계 파일(220)의 설계 데이터를 생성, 최적화, 및/또는 업데이트하도록 제어기(212)에 의해 제어될 수 있다.
[0024] 설계 파일(220)은 메모리 내에 저장될 수 있고, 제어기(212) 및 설계 애플리케이션(218)에 의해 액세스가능하다. 설계 파일(220)은 기판(120)을 패터닝하기 위해 제어기(122)에 의해 해석될 수 있는 설계 데이터를 포함할 수 있다. 예컨대, 설계 파일(220)은 계층적 물리적 설계(레이아웃) 데이터를 나타낸다. 계층적 물리적 설계 데이터는 코어 픽셀 및 주변 로직 영역들로 구성될 수 있다. 코어 픽셀 영역은 매우 반복적이어서, 설계 데이터의 90% 초과를 표현할 수 있다. 추가로, 계층적 구조를 유지하는 것은 제어기(122)로 전달되는 데이터의 볼륨을 감소시킨다. 예컨대, 데이터 볼륨은 계층적 기하학적 엔진을 이용한 글로벌 바이어싱의 적용과 비교하여 약 100 내지 약 1000 배만큼 감소될 수 있다. 데이터 팽창은 데이터 경로 내에서 데이터를 송신하는 것의 실패를 초래할 수 있다. 추가로, 설계 애플리케이션(218)은 셀 레벨 사이징 및 계층적 복구 내에서 글로벌 사이징(global sizing)을 최적화할 수 있다. 설계 파일(220)은 또한 설계 패턴 파일로 지칭될 수 있다. 설계 파일(220)은 상이한 포맷들로 제공될 수 있다. 예컨대, 설계 파일(220)의 포맷은 특히, GDS 포맷 및 OASIS 포맷 중 하나일 수 있다. 설계 파일(220)의 설계 데이터는 기판(예컨대, 기판(120)) 상에 생성될 패턴의 구조들을 갖는 셀들을 포함한다. 셀은 트랜지스터의 논리 엘리먼트들 또는 반도체 디바이스의 다른 엘리먼트의 그룹일 수 있다. 부가적으로, 셀은 다각형들(경계들, 경로들, 및 다른 셀들)과 같은 기하학적 오브젝트들을 포함할 수 있다. 셀들 내의 오브젝트들은 대응하는 설계의 "층들"에 할당된다. 상이한 층들은 리소그래피 프로세스 내의 상이한 프로세싱 단계들을 표현할 수 있다. 셀은 그 엘리먼트가 드로잉(draw)될 때마다 참조될 수 있다. 예컨대, 트랜지스터에 대응하는 셀은 트랜지스터가 드로잉될 때마다 참조될 수 있다. 추가로, 셀은 설계 파일의 설계 내의 하나 이상의 층들에 걸쳐 있을 수 있다. 셀 계층구조는 하나 이상의 셀들을 포함할 수 있다. 예컨대, 최상위 레벨 셀은 대응하는 오브젝트의 모든 엘리먼트들을 포함할 수 있고, 계층구조의 하위 레벨들 내의 각각의 셀은 오브젝트의 상이한 부분의 엘리먼트들을 포함할 수 있다. 설계 파일(220)은 픽셀 셀들, 비트맵 또는 유사한 파일의 형태일 수 있다. 설계 파일(220)은 하나 이상의 구조들에 대응하는 관심 영역들을 포함할 수 있다. 구조들은 기하학적 형상들로서 구성될 수 있다. 추가로, 관심 영역들은 검증 및/또는 최적화 프로세스 동안 셀로서 표현될 수 있다.
[0025] I/O 디바이스들(230)은 특히, 키보드, 디스플레이 디바이스, 마우스, 오디오 디바이스, 및 터치 스크린 중 하나 이상을 포함할 수 있다. I/O 디바이스들(230)은 정보를 검증 디바이스(130)에 입력하고 그리고/또는 검증 디바이스(130)로부터 데이터를 출력하는 데 이용될 수 있다. 예컨대, 사용자는 설계 파일(220)의 엘리먼트들을 생성 및/또는 조정하기 위해 키보드 및 포인팅 디바이스를 사용할 수 있다.
[0026] 네트워크 인터페이스(214)는 통신 네트워크를 통해 데이터를 송신할 수 있다. 예컨대, 네트워크 인터페이스(214)는 통신 네트워크를 통해 설계 파일을 디지털 리소그래피 디바이스(101)에 송신할 수 있다.
[0027] 설계 파일(220)의 글로벌 사이징은, 설계 파일(220) 내의 구조들이 설계 파일(220)에 의해 표시되는 사이즈로 프린팅될 수 있도록 노출 선량(dose)이 더 높은 값으로 세팅되게 허용한다. 추가로, 구조들을 표시하는 데이터가 설계 파일(220)의 어두운 부분들 또는 밝은 부분들 중 어느 하나에 의해 표현될 수 있으므로, 사이징 프로세스 동안, 구조들의 에지들은 제1 양만큼 안쪽으로 또는 바깥쪽으로 이동될 수 있다. 제1 양은 구조의 최소 폭보다 작을 수 있다.
[0028] 설계 애플리케이션(218)은 설계 파일(220)의 셀 레벨에서 바이어싱을 수행하도록 제어기(212)에 의해 실행될 수 있다. 셀들 각각은 설계 파일(220) 내에서 식별된 관심 영역에 대응할 수 있다. 바이어싱은 설계 파일(220)의 셀들에 포함된 패턴 구조 데이터의 피처 사이징을 포함할 수 있다. 설계 파일의 셀 레벨 사이징은, 2개의 중첩 셀들에 대해, 대응하는 드로잉 데이터가 안쪽으로 사이징되면, 갭이 셀들 사이에 형성되지 않도록 완료될 수 있다. 유사하게, 드로잉 데이터가 상향으로 사이징되면, 셀들 사이의 공간은 간격이 디지털 리소그래피 프로세스 동안 해소(resolve)될 수 있도록 유지된다.
[0029] 도 3은 하나 이상의 실시예들에 따른, 디지털 리소그래피를 위한 설계 파일(예컨대, 설계 파일(220))을 준비하기 위한 방법(300)을 예시한다. 동작(310)에서, 설계 파일의 하나 이상의 컴플라이언스 체크들이 수행된다. 예컨대, 하나 이상의 컴플라이언스 체크들은 설계 파일의 3개의 컴플라이언스 체크들을 포함할 수 있다. 컴플라이언스 체크들은 셀간 상호작용이 발생하는 데이터를 식별하는 것을 포함할 수 있다. 추가로, 컴플라이언스 체크들은 셀 상호작용 구역에서 모든 비-직교 에지들을 식별하는 것을 포함할 수 있다. 비-직교 에지들은 에러들로 플래깅(flag)된다. 추가로, 하나 이상의 컴플라이언스 체크들은 바이어싱 다운(biasing down) 체크를 포함할 수 있으며, 그 동안, 설계 파일(220)이 중첩 구역들에 대해 체크된다. 하나 이상의 셀들 내의 임의의 중첩 구역들은 타겟 바이어싱 다운 임계치와 비교되어야 한다. 비-컴플라이언트 중첩 구역들은 타겟 바이어싱 다운 임계치보다 적은 중첩을 갖는 중첩 구역들에 대응한다. 추가로, 바이어싱 업(biasing up)하기 위해, 하나 이상의 컴플라이언스 체크들은 바이어싱 업이 완료된 이후 공간 위반들에 대해 셀들을 체크할 수 있다. 선택적 바이어싱 및 그레이 톤(grey tone)에 대해, 하나 이상의 컴플라이언스 체크들은, 기준 층 및 타겟 층들이 셀 레벨 및 계층적 레벨 동작들 둘 모두에 대해 상이한 결과들을 생성하는지를 결정하는 것을 포함할 수 있다. 설계 애플리케이션(218)은 설계 파일(220)의 하나 이상의 컴플라이언스 체크들을 수행하도록 제어기(212)에 의해 실행된다. 컴플라이언스 체크를 수행하는 것은 설계 파일(220)의 셀들 내의 하나 이상의 관심 영역들을 식별하는 것 및 셀들을 하나 이상의 컴플라이언스 규칙들과 비교하는 것을 포함할 수 있다. 컴플라이언스 체크는 도 4에 관해 더 상세히 설명된다.
[0030] 동작(320)에서, 바이어싱이 설계 파일(220)의 셀 레벨에서 수행된다. 바이어싱은 계층구조 내의 다른 셀 인스턴스들로부터의 주변 다각형들의 효과를 고려하지 않으면서 셀 레벨에서 바이어싱 업 또는 바이어싱 다운하는 것을 포함할 수 있다. 바이어싱은 글로벌하게 또는 선택된 구역들에 적용될 수 있다. 바이어싱 프로세스로부터의 결과들이 동작(310)에 의해 식별되는 바와 같이 구조 엘리먼트들 사이에 불충분한 중첩들을 생성할 수 있으므로, 셀 레벨에서의 바이어싱의 결과들은 최상부-레벨 설계 셀로부터의 글로벌 사이징 프로세스에 의해 생성된 결과들과 매칭되지 않을 수 있다. 동작(320)은 동작(310)의 컴플라이언스 체크들을 통과하거나 만족시키는 설계 데이터에 적용될 수 있다. 예컨대, 일부 비-컴플라이언스 에러들은 동작(330)에서 복구불가능할 수 있다. 그러한 에러들을 포함하는 설계 파일들은 컴플라이언스 체크를 실패한 것으로 플래깅될 수 있고, 바이어싱은 그러한 설계 파일에 대해 수행되지 않을 수 있다. 추가로, 계층적 기하학적 엔진을 사용하는 전통적인 글로벌 사이징과 비교하여 동작(320)에 의해 이용되는 프로세싱 시간의 양은, 동작(320)이 셀간 상호작용들을 고려하지 않으므로 감소된다. 추가로, 동작(320)은 입력된 설계 파일(220)과 동일하게 계층적 구조를 유지한다.
[0031] 동작(330)에서, 동작(320)에 의해 생성된 설계 파일의 계층구조 레벨 복구가 수행된다. 설계 애플리케이션(218)은 제어기(212) 상에서 실행되고, 동작(320)으로부터의 출력된 설계 파일의 계층구조 레벨 복구를 수행할 수 있다. 설계 파일의 계층구조 레벨 복구는 설계 파일이 비-컴플라이언트하다는 결정에 기반하여 완료될 수 있다. 계층구조 레벨 복구 프로세스는 동작(320) 동안 셀 레벨 바이어싱 다운 프로세스가 완료될 때 완료될 수 있다. 예컨대, 계층구조 레벨 복구 프로세스는 바이어싱 다운 양의 2배보다 작게 갭들을 충전하는 것을 포함할 수 있다. 갭들은 동작(320) 동안 수행되는 바이어싱 다운 동작에 의해 도입될 수 있으며, 동작(310)에 의해 식별된 중첩 구역들이 충분하지 않은 결과일 수 있다. 동작(320)의 출력의 계층구조 레벨 복구를 수행하는 것은 상호작용 셀 인스턴스들의 공통 모(parent) 셀에서 부가적인 데이터를 추가할 수 있다. 그러나, 전통적인 글로벌 바이어싱과는 달리, 복구 동작은 더 작은 범위 또는 구역으로 제한될 수 있으며, 큰 계층구조 평탄화(hierarchy flattening)를 야기할 가능성이 더 적다. 예컨대, 계층구조 레벨 복구는 약 2% 이하의 설계 파일에 적용될 수 있다. 따라서, 데이터 볼륨의 양에 대한 영향은 동작(330)의 계층구조 레벨 복구를 위해 제한된다. 부가적으로, 전통적인 글로벌 리사이징은 제어기(122)에 전달되는 데이터 볼륨의 양을 증가시킬 수 있는 계층구조 평탄화를 초래할 수 있다. 동작(310)의 컴플라이언스 규칙들을 이용하는 것은 디지털 리소그래피를 위해 설계 파일을 검증하고 준비하는 전통적인 방법들과 비교하여 적어도 약 90%만큼 데이터 볼륨을 감소시킬 수 있다. 추가로, 동작(330)은 선택적이며, 방법(300)으로부터 생략될 수 있다.
[0032] 도 4는 하나 이상의 실시예들에 따른, 설계 파일을 검증하기 위한 방법(400)을 예시한다. 방법(400)의 동작(420)에 관해 설명되는 바와 같이 컴플라이언스 규칙들에 순응하는 것으로 결정되는 설계 파일들에 대해, 셀 레벨 바이어싱 및 복구를 사용하여 생성된 결과는 전통적인 계층적 기하학적 엔진을 사용하는 바이어싱과 실질적으로 유사하다. 그러나, 디지털 리소그래피를 위해 디지털 리소그래피 디바이스(101)에 제공되는 데이터의 볼륨은 방법(400)에 관해 설명되는 바와 같이 컴플라이언스 규칙들을 이용할 때 감소된다. 예컨대, 글로벌 사이징을 이용할 때, 각각의 비-컴플라이언트 위치에 대해, 갭이 셀들 사이에 존재할 수 있고, 대응하는 바이어싱의 정확도를 보존하기 위해 하나의 부가적인 다각형이 필요할 수 있으며, 이는 증가된 데이터 볼륨을 초래한다. 추가로, 비-직교 상호작용 에지들을 포함하는 것으로 결정된 설계 파일은 거부될 수 있는데, 그 이유는 그러한 에러들이 복구가능하지 않을 수 있기 때문이다. 방법(400)에 관해 설명되는 바와 같은 검증 프로세스는 디지털 리소그래피 디바이스(101)에 제공되는 데이터의 양과 상관시키는 데 사용될 수 있다.
[0033] 동작(410)에서, 설계 파일이 액세스된다. 예컨대, 설계 파일(220)이 메모리(216)로부터 액세스될 수 있다. 설계 애플리케이션(218)은 메모리(216)로부터 설계 파일(220)에 액세스하고, 설계 파일(220) 내의 하나 이상의 관심 영역들을 식별할 수 있다.
[0034] 동작(420)에서, 설계 파일의 컴플라이언스 체크가 수행된다. 예컨대, 설계 애플리케이션(218)은 제어기(212) 상에서 실행되며, 설계 파일이 컴플라이언트한지 여부를 결정하기 위해 하나 이상의 규칙들을 설계 파일(220)에 적용한다. 비-컴플라이언트 위치들을 결정하는 것은 위에서 언급된 바와 같이, 비-직교 구조들, 불충분한 중첩 구조들, 및/또는 셀과 계층적 레벨 사이에서 상이한 선택적 동작을 검출하는 것을 포함할 수 있다. 동작들(422 내지 426)은 컴플라이언스 체크를 더 상세히 설명한다.
[0035] 동작(422)에서, 설계 애플리케이션(218)은 비-직교 에지들이 셀들의 관심 영역들 내에 존재하는지 여부를 결정한다. 비-직교 에지들을 결정하는 것은 중첩 구조들의 에지들이 0도 또는 180도 이외의 각도에 있을 수 있는지를 결정하는 것을 포함할 수 있다. 예컨대, 설계 애플리케이션(218)은 하나 이상의 구조들, 또는 다각형들, 및 셀들 사이의 관심 영역들을 식별하고, 구조들로부터 하나 이상의 에지들을 식별하며, 식별된 에지들이 서로 비-직교한지 여부를 결정할 수 있다. 비-직교 에지들이 식별되면, 대응하는 관심 영역은 비-컴플라이언트한 것으로 마킹되고 에러들의 리스트에 추가될 수 있다.
[0036] 관심 영역들은, 인접한 셀들의 구조들의 상호작용들을 검출하기 위해 설계 파일을 분석하고 검출된 상호작용들을 관심 영역들로 플래깅함으로써 설계 애플리케이션(218)에 의해 결정된다. 도 6을 참조하면, 설계 애플리케이션(218)은 공통의 계층적 층 내의 다른 셀들의 구조들과 구조(614) 사이의 셀간 상호작용들을 검출함으로써 관심 영역들(616)을 결정할 수 있다. 상호작용 구조들은 적어도 부분적으로 중첩하는 구조들이다. 추가로, 상호작용 구조들은 공통의 계층적 층에 있다. 셀(600)의 뷰(view)(610)는 구조(614)와 다른 인접한 셀들의 구조들 사이의 상호작용들에 대응하는 관심 영역들(616)(예컨대, 관심 영역(616a) 및 관심 영역(616b))을 포함한다. 예컨대, 관심 영역(616a)은 구조(614)가 제1 셀의 구조와 상호작용하는 곳에 대응하고, 관심 영역(616b)은 구조(614)가 제2 셀의 구조와 상호작용하는 곳에 대응한다. 구조(614)가 다른 셀의 대응하는 구조와 상호작용하지 않는 것으로 발견되는 인스턴스들에서, 관심 영역들 중 하나 이상이 생략될 수 있다. 추가로, 뷰(620)에 예시된 바와 같이, 관심 영역(616a)은 계층구조 레벨에서 구조(614)와 구조(626) 사이의 상호작용에 대응한다.
[0037] 설계 애플리케이션(218)은 셀들 내에서 마커들을 추가로 생성하며, 여기서 마커들은 셀들의 구조들의 에지들에 대응한다. 마커들은 비-컴플라이언트 관심 영역들 및 대응하는 비-컴플라이언트 셀들을 검출하는 데 이용될 수 있다. 도 6에 예시된 바와 같이, 셀(600)는 구조(614)의 에지들에 대응하는 마커들(612)로 마킹된다. 설계 애플리케이션(218)은 관심 영역이 컴플라이언트한지 또는 컴플라이언트하지 않은지를 결정하기 위해 중첩 구조들의 중첩 에지들의 마커들을 이용한다. 예컨대, 비-컴플라이언트 관심 영역들을 검출하는 것은 2개의 구조들 사이의 상호작용에 대응하는 마커들을 선택하는 것 및 선택된 마커들 사이에 형성된 각도가 0도 또는 180도와 상이한지 여부를 결정하는 것을 포함한다. 도 6 및 뷰(620)를 참조하면, 마커들(612a 및 624)은 마커들(612a 및 624)이 구조들(614 및 626) 사이의 상호작용의 중첩 에지들에 대응한다는 결정에 기반하여 선택된다. 다른 방식으로 나타내면, 마커들(612a 및 624)은 마커들(612a 및 624)이 구조들(614 및 626)의 계층적 상호작용을 식별함에 따라 선택된다. 따라서, 마커들(612a 및 626)은 관심 영역(616a)이 컴플라이언트한지 여부를 결정하도록 설계 애플리케이션(218)에 의해 사용될 수 있다. 예컨대, 뷰(630)의 영역(636)에 의해 표시되는 바와 같이, 비-직교 에지가 구조들(614 및 626) 사이에서 검출되고 플래깅된다. 비-직교 에지를 결정하는 것은 마커들(612a 및 624) 사이의 각도가 0도 또는 180도 이외의 값에 있는지 여부를 결정하는 것을 포함한다. 예컨대, 설계 애플리케이션(218)은 마커들(612a 및 624) 사이에 형성된 각도를 측정하고, 값이 0도 또는 180도와 상이하면, 관심 영역(616a)은 비-컴플라이언트한 것으로 결정된다. 선택된 마커들(612a 및 624) 사이에 형성된 각도가 0도 또는 180도 이외의 값을 갖는다는 결정이 행해질 때, 관심 영역은 설계 애플리케이션(218)에 의해 비-컴플라이언트한 것으로 결정되며, 셀(600)은 비-컴플라이언트한 것으로 마킹되고, 에러들의 리스트에 추가된다. 대안적으로, 관심 영역들에는 비-직교 에지들이 없는 것으로 결정되었다면, 관심 영역 및 대응하는 셀은 컴플라이언트한 것으로 결정된다. 추가로, 하나 이상의 비-컴플라이언트 셀들을 포함하는 것으로 결정된 설계 파일들은 거부될 수 있다.
[0038] 동작(424)에서, 설계 애플리케이션(218)은 중첩 구조 엘리먼트들이 컴플라이언트한지 여부를 결정한다. 예컨대, 설계 애플리케이션(218)은 관심 영역 내의 중첩 에지들을 식별하고, 중첩 에지들의 수를 결정하며, 중첩 에지들의 수가 에지 임계치를 만족시키는지 여부를 결정하도록 제어기(212)에 의해 실행된다. 에지 임계치는, 셀의 컴플라이언트 관심 영역이 중첩 영역 내에 3개 이하의 인접한 에지들을 갖도록 세팅될 수 있다. 추가로, 중첩 임계치를 만족시키는 관심 영역은 에지 임계치에 의해 정의되는 것보다 더 많은 인접 에지들을 갖지 않는 관심 영역일 수 있다. 도 7을 참조하면, 관심 영역(700)은, 관심 영역(700)이 중첩 임계치를 만족시키는 데 실패하는지 여부를 결정하도록 설계 애플리케이션(218)에 의해 평가될 수 있다. 예컨대, 관심 영역(700)은 구조들(702 및 704)을 포함한다. 설계 애플리케이션(218)은 구조(702)와 중첩하는 구조(704)의 에지들의 수를 중첩 임계치와 비교한다. 중첩 임계치는 3의 값을 가질 수 있다. 추가로, 중첩 임계치는 3 미만 또는 3 초과의 값을 가질 수 있다. 도 7에서 도시된 바와 같이, 구조(702)와 중첩하는 구조(704)의 에지들의 수가 5이면, 관심 영역(700)은 비-컴플라이언트한 것으로 마킹되고, 에러들의 리스트에 추가될 수 있다.
[0039] 추가로, 동작(424)은 구조(702) 및 구조(704) 중 적어도 하나의 구조의 하나 이상의 에지들을 식별하는 것 및 중첩의 거리가 거리 임계치보다 작은지 여부를 결정하는 것을 포함할 수 있다. 중첩의 양이 거리 임계치보다 작다면, 대응하는 관심 영역은 비-컴플라이언트한 것으로 표시될 수 있다. 도 8을 참조하면, 구조들(802 및 804)을 포함하는 관심 영역(800)이 예시된다. 구조(804)는 구역(806)에 의해 표시되는 제1 양만큼 구조(802)와 중첩한다. 중첩의 양은 관심 영역(800)을 포함하는 셀이 컴플라이언트한지 여부를 결정하기 위해 설계 애플리케이션(218)에 의하여 중첩 임계치에 대해 비교된다. 중첩 임계치는 타겟팅된 바이어스 양(예컨대, 셀들이 리사이징 동안 바이어싱되는 양)과 적어도 동일한 값일 수 있다. 구역(806)에 의해 표시된 중첩의 양이 중첩 임계치를 만족시키는 데 실패하면, 관심 영역(800)을 포함하는 셀은 비-컴플라이언트한 것으로 결정되고 에러들의 리스트에 추가될 수 있다.
[0040] 동작(426)에서, 설계 애플리케이션(218)은 선택적 바이어싱 에러들이 셀 조성 내에 존재하는지 여부를 결정한다. 예컨대, 설계 애플리케이션(218)은 셀 내의 하나 이상의 구조들을 식별하고, 설계 파일, 예컨대 설계 파일(220)의 복합 계층적 데이터와 구조들을 비교하여, 불일치가 선택 프로세스 동안 존재하는지 여부를 결정할 수 있다. 구조가 셀로부터 생략될 때, 에러들이 존재하는 것으로 결정될 수 있다. 예컨대, 도 9에 도시된 바와 같이, 관심 영역(900)은 기준 층(902) 및 타겟 층(904)을 포함한다. 그러나, 계층적 조성 뷰(910)로부터 표시된 바와 같이, 기준 층(902)은 상이한 셀 인스턴스로부터 다른 타겟 층(904) 위로 통과한다. 따라서, 관심 영역(900)을 포함하는 셀은, 에러를 포함하고 비-컴플라이언트한 것으로 식별될 수 있다. 따라서, 관심 영역(900)을 포함하는 셀은 에러들의 리스트에 추가될 수 있다.
[0041] 동작(430)에서, 사용자는 에러들을 해결하도록 프롬프트(prompt)된다. 예컨대, 사용자는 에러들의 리스트 내에서 식별된 에러들을 해결하도록 프롬프트될 수 있다. 에러들의 리스트는 동작(420)에 의해 생성될 수 있다. 추가로, 에러들의 리스트가 평가되고, 이들의 심각성들에 기반하여 그룹화될 수 있다. 예컨대, 동작(422 및 426)에 의해 생성된 비-컴플라이언트 에러들은 정정 액션을 위해 그룹화 및 식별될 수 있다. 추가로, 동작(424)으로부터의 비-컴플라이언트 에러는 설계 파일이 컴플라이언스 체크를 통과하는지 여부를 결정하기 위해 백분율 임계치와 비교될 수 있다. 예컨대, 동작(424) 동안 식별된 에지들의 95%가 중첩 임계치를 만족시키는 것으로 결정되면, 설계 파일은 체크를 통과한다. 그러나, 동작(424) 동안 식별된 에지들의 5% 초과가 중첩 임계치를 만족시키지 않는 것으로 결정되면, 설계 파일은 체크에 불합격한다. 추가로, 제어기(122)에 전달되는 데이터 볼륨의 감소는, 중첩 임계치를 만족시키는 에지들의 백분율이 약 95% 초과일 때 달성될 수 있다. 부가적으로 또는 대안적으로, 설계 애플리케이션(218)은 제어기(212)에 의해 실행되고, 동작(420)의 컴플라이언스 체크에 기반하여 에러들의 리스트를 생성할 수 있다.
[0042] 제어기(212)에 의해 실행되는 설계 애플리케이션(218)은 식별된 에러들을 정정하기 위해 사용자가 설계 파일(220)을 업데이트하라는 요청과 함께 I/O 디바이스를 통해 에러들의 리스트를 사용자에게 출력할 수 있다. 예컨대, 에러들의 리스트는 검증 디바이스(130)의 디스플레이 디바이스를 통해 사용자에게 제시될 수 있다. 사용자는 식별된 에러들을 정정하기 위해 설계 파일(220)을 업데이트할 수 있다. 설계 파일이 정정된 이후, 방법(400)은 업데이트된 설계 파일을 평가하고 검증하는 데 이용될 수 있다. 대안적으로, 사용자는 식별된 에러들을 정정하라는 요청을 무시하고 설계 파일(220)을 디지털 리소그래피 디바이스(101)에 통신하기로 선택할 수 있다. 그러나, 검증되지 않은 설계 파일을 사용하는 것은 디지털 리소그래피 프로세스 동안 에러들의 발생을 초래할 수 있다.
[0043] 부가적으로, 방법(400)은 설계 파일을 복구하는 선택적인 동작(440)을 포함할 수 있다. 예컨대, 설계 파일은 비-컴플라이언트 영역들 중 하나 이상에서 셀 엘리먼트들 사이의 갭들(또는 공간들)을 충전함으로써 복구된다. 동작(440)은 설계 파일의 자동 복구를 위해 동작(424)으로부터의 비-컴플라이언트 에러들의 검출 또는 결정에 대한 응답으로 구현될 수 있다. 대안적으로, 방법(400)은 데이터 볼륨을 감소시키기 위해, 식별된 에러들을 해결하도록 사용자에게 요청하는 것에 대한 대안으로서 또는 그 요청에 부가하여 동작(440)을 포함할 수 있다. 추가로, 셀들 또는 셀 엘리먼트들 사이의 갭들을 패치(patch)하는 것에 부가하여 셀 레벨 바이어싱 다운의 조합은 종래의 글로벌 바이어싱 결과들과 비교하여 동등한 결과를 생성할 수 있다. 부가적으로, 설명된 셀 레벨 바이어스 동작은 계층적 구조를 변화시키지 않으며, 따라서 제어기(122)에 전달되는 데이터 볼륨의 양을 증가시키지 않는다. 데이터 볼륨은 설계 복구 동작(예컨대, 동작(440)) 동안 증가될 수 있으며, 그러므로, 더 적은 비-컴플라이언트 에러들을 갖는 설계 파일들은 더 콤팩트된 설계 파일을 생성할 것이다.
[0044] 동작(450)에서, 설계 파일이 검증된다. 예컨대, 설계 파일(220)은, 어떠한 에러들도 검증 프로세스(예컨대, 방법(400)) 동안 식별되지 않을 때, 디지털 리소그래피 프로세스에 대해 컴플라이언트하고 디지털 리소그래피 프로세스를 준비하는 것으로 설계 애플리케이션(218)에 의해 검증될 수 있다. 설계 파일이 검증된 이후, 설계 파일(220)은 디지털 리소그래피 디바이스(101)에 통신될 수 있다. 예컨대, 설계 파일(220)은 네트워크 인터페이스(214) 및 통신 네트워크를 통해 디지털 리소그래피 디바이스(101)의 제어기(122)에 통신될 수 있다. 대안적으로 또는 부가적으로, 설계 파일(220)은 디지털 리소그래피 디바이스(101)에 전달되기 전에, 제거가능 메모리에 저장될 수 있다.
[0045] 디지털 리소그래피 프로세스에서 사용되는 설계 파일의 검증은 디지털 리소그래피 프로세스 동안 발생할 수 있는 에러들의 감소를 돕는다. 예컨대, 검증 프로세스는 설계 파일이 디지털 리소그래피 프로세스에 제공되기 전에 설계 파일 내에서 에러들을 식별할 수 있다. 추가로, 디지털 리소그래피 프로세스에 제공되는 데이터의 볼륨은, 계층구조 레벨로 이루어지는 설계 파일에 대해 이루어지는 조정들과 함께 셀 레벨에서 검증을 수행함으로써 감소될 수 있다.
[0046] 도 3 및 도 4에 제시된 방법들은 컴퓨터 프로그램 제품 내에 저장되고, 제어기(예컨대, 제어기(122 및/또는 212)) 상에서 실행될 수 있다. 컴퓨터 프로그램 제품은, 프로세서로 하여금, 본 발명의 양상들을 수행하게 하기 위한 컴퓨터 판독가능 프로그램 명령들을 그 상에 갖고 있는 컴퓨터 판독가능 저장 매체(또는 매체들)를 포함할 수 있다.
[0047] 컴퓨터 판독가능 저장 매체는 명령 실행 디바이스에 의한 사용을 위한 명령들을 유지 및 저장할 수 있는 유형의 디바이스일 수 있다. 컴퓨터 판독가능 저장 매체는 메모리(216)를 포함할 수 있다. 컴퓨터 판독가능 저장 매체는, 예컨대 전자 저장 디바이스, 자기 저장 디바이스, 광학 저장 디바이스, 전자기 저장 디바이스, 반도체 저장 디바이스, 또는 전술한 것들의 임의의 적합한 조합일 수 있다(그러나 이에 제한되지 않음). 컴퓨터 판독가능 저장 매체의 더 특정한 예들의 비-포괄적인 리스트는 특히, 휴대용 컴퓨터 디스켓, 하드 디스크, RAM(random access memory), ROM(read-only memory), EPROM(erasable programmable read-only memory 또는 플래시 메모리), SRAM(static random access memory), 휴대용 CD-ROM(compact disc read-only memory), DVD(digital versatile disk), 메모리 스틱, 또는 플로피 디스크를 포함한다.
[0048] 본 명세서에 설명된 컴퓨터 판독가능 프로그램 명령들은 컴퓨터 판독가능 저장 매체로부터 개개의 컴퓨팅/프로세싱 디바이스들로 다운로딩되거나, 또는 네트워크, 예컨대 인터넷, 로컬 영역 네트워크, 광역 네트워크 및/또는 무선 네트워크를 통해 외부 컴퓨터 또는 외부 저장 디바이스로 다운로딩될 수 있다. 각각의 컴퓨팅/프로세싱 디바이스 내의 네트워크 어댑터 카드 또는 네트워크 인터페이스는, 네트워크로부터 컴퓨터 판독가능 프로그램 명령들을 수신하고, 개개의 컴퓨팅/프로세싱 디바이스 내의 컴퓨터 판독가능 저장 매체로의 저장을 위해 컴퓨터 판독가능 프로그램 명령들을 포워딩한다.
[0049] 본 발명의 동작들을 수행하기 위한 컴퓨터 판독가능 프로그램 명령들은, 어셈블러 명령들, ISA(instruction-set-architecture) 명령들, 머신 명령들, 머신 종속 명령들, 마이크로코드, 펌웨어 명령들, 상태-세팅 데이터, 또는 오브젝트 지향 프로그래밍 언어, 이를테면 Smalltalk, C++ 등 및 종래의 절차적 프로그래밍 언어들, 이를테면 "C" 프로그래밍 언어 또는 유사한 프로그래밍 언어들을 포함하는 하나 이상의 프로그래밍 언어들의 임의의 조합으로 기입된 소스 코드 또는 오브젝트 코드 중 어느 하나의 코드일 수 있다. 일부 실시예들에서, 예컨대 프로그래밍가능 로직 회로부, 필드-프로그래밍가능 게이트 어레이들(FPGA), 또는 프로그래밍가능 로직 어레이들(PLA)을 포함하는 전자 회로부는, 본 발명의 양상들을 수행하기 위해 전자 회로부를 개인화(personalize)하도록 컴퓨터 판독가능 프로그램 명령들의 상태 정보를 이용함으로써 컴퓨터 판독가능 프로그램 명령들을 실행할 수 있다.
[0050] 본 발명의 양상들은, 본 발명의 실시예들에 따른 방법들, 장치(시스템들), 및 컴퓨터 프로그램 제품들의 흐름도들 및/또는 블록 다이어그램들을 참조하여 본 명세서에서 설명된다. 흐름도들 및/또는 블록 다이어그램들의 각각의 블록, 및 흐름도들 및/또는 블록 다이어그램들 내의 블록들의 조합들이 컴퓨터 판독가능 프로그램 명령들에 의해 구현될 수 있음을 이해할 것이다.
[0051] 이들 컴퓨터 판독가능 프로그램 명령들은 제어기(122) 및/또는 제어기(212)에 제공될 수 있다. 추가로, 이들 컴퓨터 판독가능 프로그램 명령들은 머신을 생성하기 위해 범용 컴퓨터, 특수 목적 컴퓨터, 또는 다른 프로그래밍가능 데이터 프로세싱 장치의 프로세서에 제공될 수 있어서, 컴퓨터 또는 다른 프로그래밍가능 데이터 프로세싱 장치의 프로세서를 통해 실행되는 명령들은 흐름도 및/또는 블록 다이어그램 블록 또는 블록들에서 특정된 기능들/동작들을 구현하기 위한 수단을 생성한다. 이들 컴퓨터 판독가능 프로그램 명령들은 또한 메모리(216)에 저장될 수 있다.
[0052] 전술한 것이 본 개시내용의 예들에 관한 것이지만, 본 개시내용의 다른 및 추가적인 예들이 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. 방법으로서,
    메모리로부터 디지털 리소그래피 디바이스에 대한 설계 파일에 액세스하는 단계;
    상기 설계 파일 내의 비-직교 에지들을 검출하는 것;
    상기 설계 파일 내의 비-컴플라이언트(non-compliant) 중첩 구조들을 검출하는 것; 및
    상기 설계 파일의 기준 층과 상기 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 것
    중 적어도 하나에 의해 상기 설계 파일의 컴플라이언스(compliance)를 결정하기 위해 상기 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하는 단계; 및
    비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 상기 설계 파일을 검증하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    비-직교 에지들을 검출하는 것은,
    제1 구조와 제2 구조 사이의 중첩 구역을 검출하는 것; 및
    상기 제1 구조가 상기 제2 구조와 직교 에지를 형성하는지를 결정하는 것을 포함하는, 방법.
  3. 제2항에 있어서,
    상기 중첩 구역을 검출하는 것은,
    상기 제1 구조 및 상기 제2 구조 주위에 복수의 마커들을 생성하는 것; 및
    상기 복수의 마커들 중, 상기 제1 구조 및 상기 제2 구조의 상호작용 구역을 식별하는 제1 마커 및 제2 마커를 선택하는 것을 포함하며,
    상기 제1 구조가 상기 제2 구조와 직교 에지를 형성하는지를 결정하는 것은 상기 제1 마커가 상기 제2 마커와 직교하는지를 결정하는 것을 포함하는, 방법.
  4. 제1항에 있어서,
    비-컴플라이언트 중첩 구조들을 검출하는 것은,
    제2 구조 내로 연장되는 제1 구조의 양을 제1 임계치와 비교하는 것;
    상기 제1 구조와 상기 제2 구조 사이의 중첩 구역에서 비-직교인, 상기 제1 구조 및 상기 제2 구조 중 적어도 하나의 구조의 하나 이상의 에지들을 식별하는 것; 및
    상기 중첩 구역 내의 상기 제1 구조의 인접한 에지들의 수를 에지 임계치와 비교하는 것을 포함하는, 방법.
  5. 제4항에 있어서,
    상기 제1 구조 및 상기 제2 구조에 대응하는 위치는,
    상기 제2 구조 내로 연장하는 상기 제1 구조의 양이 상기 제1 임계치를 초과하는 것;
    상기 중첩 구역에서 적어도 하나의 비-직교 에지를 식별하는 것; 및
    상기 인접한 에지들의 수가 상기 에지 임계치를 초과하는 것
    중 하나 이상에 대한 응답으로 비-컴플라이언트한 것으로 결정될 수 있는, 방법.
  6. 제1항에 있어서,
    상기 구조들 사이의 비-컴플라이언트 중첩을 검출하는 것은,
    제2 구조와 중첩하는 제1 구조를 식별하는 것;
    상기 제1 구조와 상기 제2 구조 사이의 중첩의 양을 결정하는 것; 및
    상기 중첩의 양을 임계치와 비교하는 것을 포함하며,
    상기 구조들에 대응하는 위치는, 상기 중첩의 양이 상기 임계치보다 작은 것에 대한 응답으로 비-컴플라이언트한 것으로 결정될 수 있는, 방법.
  7. 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스로서,
    상기 설계 파일을 포함하는 메모리; 및
    제어기를 포함하며,
    상기 제어기는,
    상기 설계 파일에 액세스하고;
    상기 설계 파일 내의 비-직교 에지들을 검출하는 것;
    상기 설계 파일 내의 비-컴플라이언트 중첩 구조들을 검출하는 것; 및
    상기 설계 파일의 기준 층과 상기 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 것
    중 적어도 하나에 의해 상기 설계 파일의 컴플라이언스를 결정하기 위해 상기 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하고; 그리고
    비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 상기 설계 파일을 검증하도록
    구성되는, 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스.
  8. 제7항에 있어서,
    비-직교 에지들을 검출하는 것은,
    제1 구조와 제2 구조 사이의 중첩 구역을 검출하는 것; 및
    상기 제1 구조가 상기 제2 구조와 직교 에지를 형성하는 데 실패하는지를 결정하는 것을 포함하는, 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스.
  9. 제8항에 있어서,
    상기 중첩 구역을 검출하는 것은,
    상기 제1 구조 및 상기 제2 구조 주위에 복수의 마커들을 생성하는 것; 및
    상기 복수의 마커들 중, 상기 제1 구조 및 상기 제2 구조의 상호작용 구역을 식별하는 제1 마커 및 제2 마커를 선택하는 것을 포함하며,
    상기 제1 구조가 상기 제2 구조와 직교 에지를 형성하는 데 실패하는지를 결정하는 것은 상기 제1 마커가 상기 제2 마커와 직교하는지를 결정하는 것을 포함하는, 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스.
  10. 제7항에 있어서,
    비-컴플라이언트 중첩 구조들을 검출하는 것은,
    제2 구조 내로 연장되는 제1 구조의 양을 제1 임계치와 비교하는 것;
    상기 제1 구조와 상기 제2 구조 사이의 중첩 구역에서 비-직교인, 상기 제1 구조 및 상기 제2 구조 중 적어도 하나의 구조의 하나 이상의 에지들을 식별하는 것; 및
    상기 중첩 구역 내의 상기 제1 구조의 인접한 에지들의 수를 에지 임계치와 비교하는 것을 포함하는, 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스.
  11. 제7항에 있어서,
    상기 구조들 사이의 비-컴플라이언트 중첩을 검출하는 것은,
    제2 구조와 중첩하는 제1 구조를 식별하는 것;
    상기 제1 구조와 상기 제2 구조 사이의 중첩의 양을 결정하는 것; 및
    상기 중첩의 양을 임계치와 비교하는 것을 포함하는, 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 검증 디바이스.
  12. 디지털 리소그래피를 위해 설계 파일을 검증하기 위한 컴퓨터 프로그램 제품으로서,
    컴퓨터-판독가능 프로그램 코드가 구현되어 있는 컴퓨터-판독가능 저장 매체를 포함하며,
    상기 컴퓨터-판독가능 프로그램 코드는 하나 이상의 컴퓨터 프로세서들에 의해,
    메모리로부터 상기 설계 파일에 액세스하고;
    상기 설계 파일 내의 비-직교 에지들을 검출하는 것;
    상기 설계 파일 내의 비-컴플라이언트 중첩 구조들을 검출하는 것; 및
    상기 설계 파일의 기준 층과 상기 설계 파일의 타겟 층 사이의 비-컴플라이언트 상호작용을 검출하는 것
    중 적어도 하나에 의해 상기 설계 파일의 컴플라이언스를 결정하기 위해 상기 설계 파일에 하나 이상의 컴플라이언스 규칙들을 적용하고; 그리고
    비-컴플라이언트 상호작용들, 비-컴플라이언트 중첩 구조들 및 비-직교 에지들의 수와 임계치의 비교에 대한 응답으로 상기 설계 파일을 검증하도록
    실행가능한, 컴퓨터 프로그램 제품.
  13. 제12항에 있어서,
    비-직교 에지들을 검출하는 것은,
    상기 설계 파일 내에서 제1 구조와 제2 구조 사이의 중첩 구역을 검출하는 것; 및
    상기 제1 구조가 상기 제2 구조와 직교 에지를 형성하는 데 실패하는지를 결정하는 것을 포함하는, 컴퓨터 프로그램 제품.
  14. 제12항에 있어서,
    비-컴플라이언트 중첩 구조들을 검출하는 것은,
    제2 구조 내로 연장되는 제1 구조의 양을 제1 임계치와 비교하는 것;
    상기 제1 구조와 상기 제2 구조 사이의 중첩 구역에서 비-직교인, 상기 제1 구조 및 상기 제2 구조 중 적어도 하나의 구조의 하나 이상의 에지들을 식별하는 것; 및
    상기 중첩 구역 내의 상기 제1 구조의 인접한 에지들의 수를 에지 임계치와 비교하는 것을 포함하는, 컴퓨터 프로그램 제품.
  15. 제14항에 있어서,
    상기 구조들 사이의 비-컴플라이언트 중첩을 검출하는 것은,
    제2 구조와 중첩하는 제1 구조를 식별하는 것;
    상기 제1 구조와 상기 제2 구조 사이의 중첩의 양을 결정하는 것; 및
    상기 중첩의 양을 임계치와 비교하는 것을 포함하는, 컴퓨터 프로그램 제품.
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