KR20220094255A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 트랜지스터와 전기적으로 연결되는 도전 패턴을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제1 유기 평탄화층, 상기 제1 유기 평탄화층 상에 배치된 유기층으로서, 제1 높이를 갖는 제1 뱅크 및 상기 제1 높이보다 낮은 제2 높이를 가지는 제2 유기 평탄화층을 포함하는 유기층, 상기 유기층 상에 배치된 제1 전극, 상기 유기층 상에 배치되며, 상기 제1 전극과 이격 배치된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자를 포함하되, 상기 제1 유기 평탄화층은 상기 제1 유기 평탄화층을 관통하여 상기 도전 패턴을 노출하는 제1 홀을 포함하고, 상기 제2 유기 평탄화층은 상기 제2 유기 평탄화층을 관통하여 상기 도전 패턴을 노출하는 제2 홀을 포함하며, 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽과 상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽은 상호 정렬되지 않는다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되며, 제1 트랜지스터와 전기적으로 연결되는 도전 패턴을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제1 유기 평탄화층, 상기 제1 유기 평탄화층 상에 배치된 유기층으로서, 제1 높이를 갖는 제1 뱅크 및 상기 제1 높이보다 낮은 제2 높이를 가지는 제2 유기 평탄화층을 포함하는 유기층, 상기 유기층 상에 배치된 제1 전극, 상기 유기층 상에 배치되며, 상기 제1 전극과 이격 배치된 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자를 포함하되, 상기 제1 유기 평탄화층은 상기 제1 유기 평탄화층을 관통하여 상기 도전 패턴을 노출하는 제1 홀을 포함하고, 상기 제2 유기 평탄화층은 상기 제2 유기 평탄화층을 관통하여 상기 도전 패턴을 노출하는 제2 홀을 포함하며, 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽과 상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽은 상호 정렬되지 않는다.
상기 제2 홀은 상기 제1 홀의 적어도 일부 영역과 상기 기판의 두께 방향으로 중첩될 수 있다.
상기 제2 홀의 직경은 상기 제1 홀의 직경보다 작을 수 있다.
상기 제2 유기 평탄화층은 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽 및 상기 제1 유기 평탄화층의 상면을 덮도록 배치될 수 있다.
상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽의 경사각은 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽의 경사각보다 클 수 있다.
상기 제1 전극은 상기 제2 홀을 통해 상기 도전 패턴과 전기적으로 연결될 수 있다.
상기 제2 홀의 직경은 상기 제1 홀의 직경보다 클 수 있다.
상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽은 상기 제1 유기 평탄화층의 상면 상에 배치될 수 있다.
상기 제1 전극은 상기 제1 홀 및 상기 제2 홀을 통해 상기 도전 패턴과 전기적으로 연결될 수 있다.
상기 제2 홀은 상기 제1 홀 및 상기 제1 유기 평탄화층의 상면의 일부를 노출할 수 있다.
상기 제2 홀의 직경과 상기 제1 홀의 직경은 동일할 수 있다.
상기 제2 홀은 평면상 상기 제1 홀로부터 일 방향으로 틀어져 배치될 수 있다.
상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽의 경사각과 상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽의 경사각은 상이할 수 있다.
상기 제1 전극은 상기 도전 패턴을 노출하는 전극 컨택홀을 통해 상기 도전 패턴과 전기적으로 연결될 수 있다.
상기 전극 컨택홀은 상기 제1 홀 또는 상기 제2 홀에 의해 구성될 수 있다.
상기 유기층은 상기 제1 유기 평탄화층의 상면에 직접 배치될 수 있다.
상기 제1 유기 평탄화층 상에 배치되며 상기 도전 패턴을 노출하는 제3 홀을 포함하는 패시베이션층을 더 포함하되, 상기 유기층은 상기 패시베이션층 상에 배치될 수 있다.
상기 제3 홀을 정의하는 상기 패시베이션층의 측벽은 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽과 나란하게 정렬될 수 있다.
상기 기판 상에 배치되고 커패시터 제1 전극을 포함하는 제2 도전층; 상기 제2 도전층 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되고 상기 커패시터 제1 전극과 상기 기판의 두께 방향으로 중첩하는 커패시터 제2 전극을 포함하는 제3 도전층; 및 상기 제3 도전층 상에 배치되는 층간 절연막을 더 포함하되, 상기 제1 도전층은 상기 층간 절연막 상에 배치되며, 상기 제1 도전층은 상기 커패시터 제1 전극 및 상기 커패시터 제2 전극과 상기 기판의 두께 방향으로 중첩하는 커패시터 제3 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 커패시터 제3 전극 사이에는 상기 제1 유기 평탄화층 및 상기 제2 유기 평탄화층이 개재될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 실시예에 따른 표시 장치는 복수의 도전층과 중첩되는 영역에서 발생할 수 있는 표면 단차를 보상하기 위해 제1 유기 평탄화층, 제2 유기 평탄화층 및 제1 뱅크를 포함하는 유기층을 포함할 수 있다. 상기 유기층은 제1 높이를 가지는 제2 유기 평탄화층 및 상기 제1 높이보다 높은 제2 높이를 가지는 제1 뱅크를 하나의 마스크 공정을 통해 형성할 수 있다. 따라서, 제1 뱅크 및 제2 유기 평탄화층을 하나의 마스크 공정을 통해 형성함과 동시에, 제1 및 제2 전극과 제3 도전층 사이에 개재되는 유기막으로 제2 유기 평탄화층을 더 배치함으로써, 패시베이션층을 관통하는 컨택홀을 형성하는 공정에서 두께가 얇아지는 제1 유기 평탄화층을 보완하여 제1 및 제2 전극과 제3 도전층 사이의 유기막 두께를 보상하여 상기 제1 및 제2 전극과 제3 도전층 사이의 단락 또는 커플링(Coupling) 현상을 방지할 수 있다. 따라서, 표시 장치의 신뢰성이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치에 일 화소를 나타내는 개략적인 평면도이다.
도 5는 도 4의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 6은 도 5의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 7은 도 4의 Q4-Q4'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9는 도 5의 A 영역의 일 예를 나타낸 확대 단면도이다.
도 10은 도 5의 A 영역의 다른 예를 나타낸 확대 단면도이다.
도 11 내지 도 22는 도 5의 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 23은 다른 실시예에 따른 표시 장치의 단면도이다.
도 24는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 25는 도 24의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 26은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 27은 도 26의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 29는 도 28의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 30은 다른 실시예에 따른 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 31은 또 다른 실시예에 따른 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 상기 복수의 배선들은 후술하는 회로 소자층(CCL, 도 5 참조)에 포함될 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL) 및 제2 전압 라인(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 비표시 영역(NDA)에 배치될 수 있다. 예시적인 실시예에서, 스캔 구동부(SDR)는 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있지만, 이에 제한되지 않고 스캔 구동부(SDR)는 표시 장치(10)의 제2 단변(도 1에서 우변)에 인접 배치되는 비표시 영역(NDA)에도 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 라인(CWL)과 연결되고, 신호 연결 라인(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 배선 패드(WPD_CW, 이하, '신호 연결 패드'라 칭함)를 형성하여 외부 장치와 연결될 수 있다.
데이터 라인(DTL)과 초기화 전압 라인(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다.
제1 전압 라인(VDL)과 제2 전압 라인(VSL)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)의 제1 방향(DR1)으로 연장되는 부분과 제2 방향(DR2)으로 연장되는 부분은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 포함된 패드 영역(PDA)에 배치될 수 있다. 패드 영역(PDA)은 표시 장치(10)의 제1 장변(도 1에서 상변)에 인접 배치되는 비표시 영역(NDA) 및 표시 장치(10)의 제2 장변(도 1에서 하변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 하 측에 위치하는 패드 영역(PDA)에 배치되고, 초기화 전압 라인(VIL)의 배선 패드(WPD_VINT, 이하, '초기화 전압 패드'라 칭함), 제1 전압 라인(VDL)의 배선 패드(WPD_VDD, 이하, '제1 전압 패드'라 칭함) 및 제2 전압 라인(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전압 패드'라 칭함)는 상 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_VINT), 제1 전압 패드(WPD_VDD) 및 제2 전압 패드(WPD_VSS)가 모두 동일한 영역, 상 측에 위치하는 패드 영역(PDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPX)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 표시 장치(10)가 포함하는 화소 구동 회로가 3T1C 구조인 것을 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 화소(PX)는 발광 다이오드(EL), 복수의 트랜지스터(T1, T2, T3) 및 커패시터(CST)를 포함할 수 있다. 복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 라인(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 라인(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제1 트랜지스터(T1)의 소스 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 초기화 전압 라인(VIL)에 연결되며, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 소스 전극 사이에 형성된다. 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(T1, T2, T3) 각각은 박막 트랜지스터(Thin film transistor)로 형성될 수 있다. 도 3에서는 제1 내지 제3 트랜지스터(T1, T2, T3)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(T1, T2, T3)가 P 타입 MOSFET으로 형성되거나, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 4는 일 실시예에 따른 표시 장치에 일 화소를 나타내는 개략적인 평면도이다.
도 4를 참조하면, 표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일 측)에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제2 방향(DR2)을 따라 서로 이웃하는 각 서브 화소(SPX)에 포함되는 제1 및 제2 전극(210, 220)이 각각 서로 분리되는 영역일 수 있다. 따라서, 서브 영역(SA)에는 각 서브 화소(SPX) 마다 배치된 제1 및 제2 전극(210, 220)의 일부가 배치될 수 있다.
도 5는 도 4의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 6은 도 5의 제1 전극 컨택홀(CT1)을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다. 도 7은 도 4의 Q4-Q4'선을 따라 자른 단면도이다.
도 5에서는 도 4의 Q1-Q1'에 대응하는 발광 영역(EMA)의 일부 및 도 4의 Q2-Q2' 및 Q3-Q3'에 대응하는 비발광 영역의 일부의 단면을 함께 도시하였다. 도 5에서 발광 영역(EMA)에 배치된 회로 소자층(CCL)의 단면으로는 3개의 트랜지스터 중 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)의 단면과 커패시터(CST)의 단면을 표시하였고, 비발광 영역의 단면으로는 제1 전극(210) 및 제2 전극(220)과 하부의 제3 도전층(140)이 각각 연결되는 영역의 단면을 도시하였다.
도 3 및 도 5를 참조하면, 상술한 바와 같이 일 화소는 복수의 트랜지스터(T1, T2, T3), 및 커패시터(CST)를 포함한다.
각 트랜지스터들(T1, T2, T3)은 전극을 이루는 도전층, 채널을 형성하는 복수의 반도체 패턴 및 절연막을 포함한다. 커패시터(CST)는 전극을 이루는 도전층들과 도전층들 사이에 배치되는 절연막을 포함한다. 구체적으로, 커패시터(CST)는 커패시터 제1 전극(CSE1), 커패시터 제2 전극(CSE2), 커패시터 제3 전극(CSE3) 및 그 사이에 배치된 절연막들을 포함한다. 상술한 도전 물질이나 도전층, 반도체 패턴, 및 절연막은 기판(SUB) 상에 배치된다.
일 실시예에 따른 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층(CCL) 및 회로 소자층(CCL) 상에 배치되는 발광 소자층을 포함한다.
회로 소자층(CCL)은 기판(SUB) 상에 배치된 반도체층(120), 복수의 도전층(110, 130, 140), 버퍼층(161) 및 복수의 절연막(162, 163, 164, 165)을 포함한다. 복수의 도전층은 제1 도전층(110), 제2 도전층(130), 및 제3 도전층(140)을 포함할 수 있다. 복수의 절연층은 게이트 절연막(162), 층간 절연막(163), 패시베이션층(164), 및 제1 유기 평탄화층(165)을 포함할 수 있다.
회로 소자층(CCL)의 각 층들은 기판(SUB) 상에서 기판(SUB)의 두께 방향(또는 상부 방향(DR3))으로 제1 도전층(110), 버퍼층(161), 반도체층(120), 게이트 절연막(162), 제2 도전층(130), 층간 절연막(163), 제3 도전층(163), 패시베이션층(164), 제1 유기 평탄화층(165)의 순서로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
제1 도전층(110)은 기판(SUB) 상에 배치된다. 제1 도전층(110)은 제1 전압 라인(VDL), 차광층(BML), 커패시터 제1 전극(CSE1), 데이터 라인(DTL) 및 초기화 전압 라인(VIL)을 포함할 수 있다. 도면에는 도시하지 않았으나, 제2 전압 라인도 제1 도전층(110)으로 형성될 수 있고, 이 경우, 제3 도전층(140)의 제2 전압 라인(VSL)은 제1 도전층(110)으로 형성된 제2 전압 라인과 연결되는 도전 패턴으로 대체될 수도 있다.
제1 전압 라인(VDL)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)의 적어도 일부 영역과 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 제1 전압 라인(VDL)은 제1 트랜지스터(T1)의 제1 전극(SD1)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다. 제1 전압 라인(VDL)에는 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가될 수 있다.
차광층(BML)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)을 보호하는 역할을 할 수 있다. 차광층(BML)은 하부에서 적어도 제1 트랜지스터(T1)의 제1 액티브층(ACT1)의 채널 영역을 커버하도록 배치될 수 있고, 나아가, 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 전체를 커버하도록 배치될 수도 있다. 다만, 이에 제한되지 않고, 차광층(BML)은 생략될 수도 있다.
커패시터 제1 전극(CSE1)은 후술하는 제2 도전층(130)의 커패시터 제2 전극(CSE2) 및 제3 도전층(140)의 커패시터 제3 전극(CSE3)과 두께 방향으로 중첩할 수 있다. 이에 제한되는 것은 아니나, 차광층(BML)과 커패시터 제1 전극(CSE1)은 하나의 제1 도전층 패턴(111)으로 일체화되어 형성될 수 있다.
초기화 전압 라인(VIL)은 제3 트랜지스터(T3)의 제2 액티브층(ACT2)의 적어도 일부 영역과 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 초기화 전압 라인(VIL)은 제3 트랜지스터(T3)의 제2 전극(SD4)의 적어도 일부와 기판(SUB)의 두께 방향으로 중첩될 수 있다.
제1 도전층(110)은 광을 차단하는 재료를 포함할 수 있다. 제1 도전층(110)은 광의 투과를 차단하는 불투명한 금속 물질을 포함할 수 있다. 제1 도전층(110)은 티타늄(Ti) 또는 구리(Cu) 등을 포함할 수 있다. 제1 도전층(110)은 단일막 또는 다층막일 수 있다
버퍼층(161)은 제1 도전층(110) 상에 배치될 수 있다. 버퍼층(161)은 제1 도전층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(161)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터(T1, T2, T3)를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치될 수 있다. 반도체층(120)은 제1 액티브층(ACT1) 및 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)은 제1 트랜지스터(T1)의 액티브층이고, 제2 액티브층(ACT2)은 제3 트랜지스터(T3)의 액티브층일 수 있다. 도면에는 도시하지 않았으나, 반도체층(120)은 제2 트랜지스터(T2)의 액티브층(또는, 제3 액티브층)을 더 포함할 수 있다.
제1 액티브층(ACT1)은 일부 영역이 제1 전압 라인(VDL)과 중첩하고, 다른 일부 영역이 차광층(BML)과 중첩하도록 배치될 수 있다. 또한, 제2 액티브층(ACT2)은 일부 영역이 커패시터 제1 전극(CSE1)과 중첩하고, 다른 일부 영역이 초기화 전압 라인(VIL)과 중첩하도록 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제3 트랜지스터(T3)의 제2 액티브층(ACT2)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층(120) 상에 배치될 수 있다. 게이트 절연막(162)은 각 트랜지스터(T1, T2, T3)의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기 절연 물질, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제2 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제2 도전층(130)은 제1 게이트 전극(GE1), 제2 게이트 전극(GE2) 및 커패시터 제2 전극(CSE2)을 포함할 수 있다. 제1 게이트 전극(GE1)은 제1 트랜지스터(T1)의 게이트 전극(GE1)이고, 제2 게이트 전극(GE2)은 제3 트랜지스터(T3)의 게이트 전극(GE2)일 수 있다. 도면에는 도시하지 않았으나, 제2 도전층(130)은 제2 트랜지스터(T2)의 게이트 전극을 더 포함할 수 있다. 제2 도전층(130)은 저저항 물질로 이루어질 수 있다. 제2 도전층(130)은 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 은(Ag) 등의 물질을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 게이트 전극(GE1)은 제1 트랜지스터(T1)의 제1 액티브층(ACT1)의 채널 영역과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 제2 게이트 전극(GE2)은 제3 트랜지스터(T3)의 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
커패시터 제2 전극(CSE2)은 하부에 배치된 커패시터 제1 전극(CSE1)과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 구체적으로, 커패시터 제2 전극(CSE2)은 제1 도전층(110)의 커패시터 제1 전극(CSE1) 및 제3 도전층(140)의 커패시터 제3 전극(CSE3)과 제3 방향(DR3)으로 중첩할 수 있다.
도면에서는, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 및 커패시터 제2 전극(CSE2)이 서로 이격되어 배치된 것으로 도시하였으나, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1) 및 커패시터 제2 전극(CSE2)은 하나의 제2 도전층 패턴으로 일체화되어 형성될 수 있다.
층간 절연막(163)은 제2 도전층(130) 상에 배치될 수 있다. 층간 절연막(163)은 제2 도전층(130)을 덮도록 배치되어 제2 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 층간 절연막(163)은 무기 절연 물질, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제3 도전층(140)은 층간 절연막(163) 상에 배치될 수 있다. 제3 도전층(140)은 제1 트랜지스터(T1)의 제1 전극(SD1, 드레인 전극), 제1 트랜지스터(T1)의 제2 전극(SD2, 소스 전극), 제3 트랜지스터(T3)의 제1 전극(SD3, 제1 소스/드레인 전극), 제3 트랜지스터(T3)의 제2 전극(SD4, 제2 소스/드레인 전극), 커패시터 제3 전극(CSE3), 제2 전압 라인(VSL) 및 도전 패턴(CDP)을 포함할 수 있다. 도면에는 도시하지 않았으나, 제3 도전층(140)은 제2 트랜지스터(T2)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극을 더 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극(SD1) 및 제1 트랜지스터(T1)의 제2 전극(SD2)은 각각 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 제1 트랜지스터(T1)의 제1 전극(SD1)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 도전층(110)의 제1 전압 라인(VDL)과 전기적으로 연결될 수 있다. 도면에는 도시하지 않았으나, 제1 트랜지스터(T1)의 제2 전극(SD2)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 도전층(110)의 차광층(BML)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 제2 전극(SD2)이 하부에 배치된 차광층(BML)과 전기적으로 연결됨에 따라, 제3 도전층(140)의 제1 트랜지스터(T1)의 제2 전극(SD2)과 일체화되어 형성된 커패시터 제3 전극(CSE3)과 제1 도전층(110)의 차광층(BML)과 일체화되어 형성된 커패시터 제1 전극(CSE1)은 상호 전기적으로 연결될 수 있다.
제3 트랜지스터(T3)의 제1 전극(SD3) 및 제3 트랜지스터(T3)의 제2 전극(SD4)은 각각 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 제2 컨택홀(CNT2)을 통해 제3 트랜지스터(T3)의 제2 액티브층(ACT2)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 제3 트랜지스터(T3)의 제2 전극(SD4)은 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 제1 컨택홀(CNT1)을 통해 제1 도전층(110)의 초기화 전압 라인(VIL)과 전기적으로 연결될 수 있다.
커패시터 제3 전극(CSE3)은 커패시터 제1 전극(CSE1) 및 커패시터 제2 전극(CSE2)과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 구체적으로, 커패시터 제3 전극(CSE3)은 제1 도전층(110)의 커패시터 제1 전극(CSE1) 및 제2 도전층(130)의 커패시터 제2 전극(CSE2)과 제3 방향(DR3)으로 중첩할 수 있다.
커패시터 제2 전극(CSE2)은 커패시터 제1 전극(CSE1) 및 커패시터 제3 전극(CSE3)과 제3 방향(DR3)으로 중첩되도록 커패시터 제1 전극(CSE1)과 커패시터 제3 전극(CSE3) 사이에 배치될 수 있다. 커패시터 제2 전극(CSE2)은 게이트 절연막(162) 및 버퍼층(161)을 사이에 두고 커패시터 제1 전극(CSE1) 중첩하도록 배치되고, 층간 절연막(163)을 사이에 두고 커패시터 제3 전극(CSE3)과 중첩하도록 배치되어 커패시터(CST)를 형성할 수 있다. 커패시터 제2 전극(CSE2)과 커패시터 제1 전극(CSE1) 사이에 개재된 게이트 절연막(162) 및 버퍼층(161)과 커패시터 제2 전극(CSE2)과 커패시터 제3 전극(CSE3) 사이에 개재된 층간 절연막(163)은 커패시터(CST)의 유전체가 될 수 있다. 상기 커패시터(CST)가 형성되는 영역에는 제1 내지 제3 도전층(110, 130, 140)이 제3 방향(DR3)으로 중첩되어 배치될 수 있다.
이에 제한되는 것은 아니나, 제1 트랜지스터(T1)의 제2 전극(SD2), 커패시터 제3 전극(CSE3) 및 제3 트랜지스터(T3)의 제1 전극(SD3)은 제3 도전층 패턴(141)으로 일체화되어 형성될 수 있다.
도전 패턴(CDP)은 제1 트랜지스터(T1)과 전기적으로 연결될 수 있다. 도전 패턴(CDP)은 다른 일부 영역에서 제1 트랜지스터(T1)의 제2 전극(SD2)과 전기적으로 연결될 수 있다. 또한, 도전 패턴(CDP)은 패시베이션층(164), 제1 유기 평탄화층(165) 및 제2 유기 평탄화층(410)을 관통하는 제1 전극 컨택홀(CT1)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 라인(VDL)으로부터 인가되는 제1 전원 전압을 도전 패턴(CDP)을 통해 제1 전극(210)으로 전달할 수 있다.
도전 패턴(CDP)은 후술하는 패시베이션층(164)을 관통하는 제3 홀(HA3)과 제1 유기 평탄화층(165)을 관통하는 제1 홀(HA1)에 의해 제3 방향(DR3)으로 노출될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 유기층(400)의 제2 유기 평탄화층(410)을 관통하는 제2 홀(HA2)에 의해 제3 방향(DR3)으로 노출될 수 있다. 제2 홀(HA2)은 제1 홀(HA1) 및 제3 홀(HA3)의 적어도 일부와 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 상술한 제1 전극 컨택홀(CT1)은 제1 홀(HA1)과 제3 홀(HA3)로 구성된 관통홀 또는 제2 홀(HA2)로 구성될 수 있다.
제2 전압 라인(VSL)에는 제1 전압 라인(VDL)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제2 전압 라인(VSL)은 후술하는 패시베이션층(164), 제1 유기 평탄화층(165) 및 제2 유기 평탄화층(410)을 관통하는 제2 전극 컨택홀(CT2)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제2 전압 라인(VSL)에 인가된 제2 전원 전압은 제2 전극(220)에 공급될 수 있다. 제2 전압 라인(VSL)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수 있다.
제2 전압 라인(VSL)은 후술하는 패시베이션층(164)을 관통하는 제3 홀(HA3)과 제1 유기 평탄화층(165)을 관통하는 제1 홀(HA1)로 구성된 관통홀에 의해 제3 방향(DR3)으로 노출될 수 있다. 또한, 도전 패턴(CDP)은 후술하는 유기층(400)의 제2 유기 평탄화층(410)을 관통하는 제2 홀(HA2)에 의해 제3 방향(DR3)으로 노출될 수 있다. 제2 홀(HA2)은 제1 홀(HA1) 및 제3 홀(HA3)로 구성된 관통홀의 적어도 일부와 제3 방향(DR3)으로 중첩되도록 배치될 수 있다. 상술한 제2 전극 컨택홀(CT2)은 제1 홀(HA1) 및 제3 홀(HA3)로 구성된 관통홀 또는 제2 홀(HA2)로 구성될 수 있다.
패시베이션층(164)은 제3 도전층(140) 상에 배치될 수 있다. 패시베이션층(164)은 제3 도전층(140)을 덮어 보호하는 역할을 한다. 패시베이션층(164)은 무기 절연 물질, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
패시베이션층(164)은 하부에 배치된 패턴의 형상이나 유무에 대응되는 표면 단차를 가질 수 있다. 예를 들어, 무기 물질로 이루어진 패시베이션층(164)은 하부의 단차를 반영한 표면 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 도전층(110, 130, 140)이 제3 방향(DR3)으로 중첩된 영역에서의 패시베이션층(164)의 표면과 제1 내지 제3 도전층(110, 130, 140)이 배치되지 않은 영역에서의 패시베이션층(164)의 표면의 두께는 상이할 수 있다. 이 경우, 상기 구간별 패시베이션층(164) 두께의 상대적인 비교는 하부 단차 구조가 없는 동일한 평탄한 기준면(예컨대 버퍼층(161)의 상면)으로부터 측정된 두께에 의해 이루어질 수 있다.
제1 유기 평탄화층(165)은 패시베이션층(164) 상에 배치될 수 있다. 제1 유기 평탄화층(165)은 패시베이션층(164) 상에 배치되어, 하부에 배치된 복수의 층에 의해 형성된 단차를 평탄화하는 표면 평탄화 기능을 수행할 수 있다. 또한, 제1 유기 평탄화층(165)은 후술하는 유기층(400)의 제2 유기 평탄화층(410)과 함께 제3 도전층(140)과 전극층(210, 220) 사이에 배치되어, 제3 도전층(140)에 포함되는 복수의 층과 전극층(210, 220) 사이에 커플링(Coupling)이 형성되는 현상을 방지하는 역할을 할 수 있다.
제1 유기 평탄화층(165)은 유기 절연 물질, 예컨대 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다. 제1 유기 평탄화층(165)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 일 실시예에서, 제1 유기 평탄화층(165)은 폴리이미드(Polyimide, PI)를 포함하여 이루어질 수 있다.
제1 유기 평탄화층(165)은 대체로 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 한편, 제1 유기 평탄화층(165)은 하부에 배치된 복수의 도전층(110, 130, 140)의 패턴의 형상 및 유무에 의해 영역별로 상이한 두께를 가질 수 있다. 예를 들어, 제1 내지 제3 도전층(110, 130, 140) 및 복수의 절연막(161, 162, 163, 164)이 제3 방향(DR3)으로 모두 중첩된 영역에서의 제1 유기 평탄화층(165)의 제1 두께(d1)와 복수의 도전층이 배치되지 않은 영역에서의 제1 유기 평탄화층(165)의 제2 두께(d2)는 상이할 수 있다. 한편, 제1 유기 평탄화층(165)이 평탄한 표면을 가짐에 따라, 제1 유기 평탄화층(165)의 제1 두께(d1)는 제1 유기 평탄화층(165)의 제2 두께(d2)보다 상대적으로 작을 수 있다. 본 명세서에서, 제1 유기 평탄화층(165)의 두께는 패시베이션층(164)의 상면(표면)으로부터 제1 유기 평탄화층(165)의 상면(표면)까지의 거리로 측정될 수 있다.
제1 유기 평탄화층(165)은 제1 유기 평탄화층(165)을 관통하는 복수의 제1 홀(HA1)을 포함하고, 패시베이션층(164)은 패시베이션층(164)을 관통하는 복수의 제3 홀(HA3)을 포함할 수 있다. 상기 제1 홀(HA1)과 제3 홀(HA3)은 후술하는 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)과 각각 대응되는 영역에 형성되어, 제3 도전층(140)의 도전 패턴(CDP) 및 제2 전압 라인(VSL)을 노출할 수 있다. 제3 홀(HA3)을 구성하는 패시베이션층(164)의 측벽(164SS)과 제1 홀(HA1)을 구성하는 제1 유기 평탄화층(165)의 측벽(165SS)은 상호 나란하게 정렬될 수 있다. 본 명세서에서, '제1 부재의 측벽과 제2 부재의 측벽이 상호 나란하게 정렬되는 구조'는 '제1 부재의 측벽과 제2 부재의 측벽이 서로 동일한 평면 상이 위치하는 구조'를 의미할 수 있다. 또는, '제1 부재의 측벽과 제2 부재의 측벽이 상호 나란하게 정렬되는 구조'는 '제1 부재의 측벽과 제2 부재의 측벽이 서로 돌출됨 없이 나란하게 정렬되며, 제1 부재의 측벽의 경사각과 제2 부재의 측벽의 경사각이 서로 동일한 구조'를 의미할 수 있다. 따라서, '제1 부재의 측벽과 제2 부재의 측벽이 상호 나란하지 않게 정렬된 구조'는 '제1 부재의 측벽과 제2 부재의 측벽이 서로 상이한 평면 상에 위치하는 구조' 또는 '제1 부재의 측벽이 제2 부재의 측벽보다 돌출되거나 내측에 정렬되는 구조' 또는 '제1 부재의 측벽이 제2 부재의 측벽보다 돌출되거나 내측에 정렬되지 않되, 제1 부재의 측벽의 경사각과 제2 부재의 측벽의 경사각이 서로 상이한 구조'를 의미할 수 있다.
발광 소자층은 회로 소자층(CCL) 상에 배치될 수 있다. 일 실시예에 따른 발광 소자층은 제2 유기 평탄화층(410) 및 제1 뱅크(420)를 포함하는 유기층(400), 제2 뱅크(600), 제1 및 제2 전극(210, 220)을 포함하는 전극층, 복수의 발광 소자(ED), 제1 접촉 전극(710), 제2 접촉 전극(720) 및 복수의 절연층(510, 520, 530, 540)을 포함한다.
유기층(400)은 제1 유기 평탄화층(165) 상에 배치될 수 있다. 유기층(400)은 제1 유기 평탄화층(165)의 상면을 덮으며, 제1 유기 평탄화층(165)의 바로 위에 배치될 수 있다.
유기층(400)은 유기 절연 물질, 예컨대 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 포함할 수 있다. 유기층(400)은 감광성 물질을 더 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 유기층(400)은 제1 유기 평탄화층(165)과 동일한 물질을 포함할 수 있다. 예를 들어, 유기층(400)은 폴리이미드(Polyimide, PI)를 포함하여 이루어질 수 있다. 다만, 이에 제한되지 않고, 다른 몇몇 실시예에서, 유기층(400)은 제1 유기 평탄화층(165)과 상이한 물질을 포함할 수도 있다.
유기층(400)은 단차를 포함할 수 있다. 유기층(400)은 영역별로 다른 높이를 갖는 단차 구조를 포함할 수 있다. 유기층(400)은 제1 높이를 갖는 제1 영역(410), 제1 높이보다 높은 제2 높이를 갖는 제2 영역(420)을 포함할 수 있다. 유기층(400)의 높이는 기판(SUB)의 일면과 같은 기준면으로부터 측정될 수 있다. 유기층(400)은 각 영역 내에서는 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 각 영역의 경계에서 유기층(400)은 단차 구조를 가질 수 있다. 이하, 본 명세서에서 유기층(400)의 제1 영역(410)은 제2 유기 평탄화층(410)으로 지칭되고, 유기층(400)의 제2 영역(420)은 제1 뱅크(420)로 지칭될 수 있다.
제2 유기 평탄화층(410)은 제1 유기 평탄화층(165)의 상면에 배치될 수 있다. 제2 유기 평탄화층(410)은 제1 유기 평탄화층(165)의 상면을 덮고, 제1 홀(HA1) 및 제3 홀(HA3)로 구성된 관통홀과 대응되는 영역에 제2 유기 평탄화층(410)을 관통하는 제2 홀(HA2)을 포함할 수 있다. 제2 유기 평탄화층(410)이 포함하는 제2 홀(HA2)은 제1 홀(HA1) 및 제3 홀(HA3)로 구성된 관통홀과 함께 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)을 구성할 수 있다. 다만, 이에 제한되지 않고, 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)은 각각 제2 홀(HA2)로만 구성될 수도 있다.
제2 유기 평탄화층(410)은 제1 유기 평탄화층(165)과 함께 제3 도전층(140)과 제1 전극(210) 및 제2 전극(220) 사이에 커플링(Coupling)의 발생을 방지하는 역할을 할 수 있다. 따라서, 제2 유기 평탄화층(410)은 제1 및 제2 전극(210, 220)과 하부에 배치된 복수의 도전층 사이에 커플링(Coupling)의 발생을 방지할 수 있도록 충분한 두께로 형성될 필요성이 있다.
제1 전극(210) 및 제2 전극(220)과 하부에 배치된 패시베이션층(165)의 상면 사이의 최소 거리(d5)는 제1 유기 평탄화층(165)의 최소 두께(d1) 및 제2 유기 평탄화층(410)의 두께(d3)의 합과 동일할 수 있다. 따라서, 제1 전극(210) 및 제2 전극(220)과 제3 도전층(140) 사이에 제1 유기 평탄화층(165) 및 제2 유기 평탄화층(410)을 배치함으로써, 제1 유기 평탄화층(165)만 배치되는 경우보다 제1 및 제2 전극(210, 220)과 하부에 배치된 패시베이션층(164) 사이의 두께가 확보되어, 복수의 도전층 사이의 단락을 방지하고, 제1 및 제2 전극(210, 220)과 제3 도전층(140) 사이의 커플링 발생을 방지할 수 있다.
제1 뱅크(420)는 발광 영역(EMA) 내에서 배치되며, 제2 유기 평탄화층(410)으로부터 기판(SUB)의 두께 방향(즉, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 제1 뱅크(420)는 제2 유기 평탄화층(410)의 상면을 기준으로 적어도 일부가 상부(예컨대, 제3 방향(DR3) 일측)로 돌출된 구조를 가질 수 있다. 제1 뱅크(420)의 돌출된 부분은 경사진 측면을 가질 수 있다.
제1 뱅크(420)는 제1 서브 뱅크(421) 및 제2 서브 뱅크(422)를 포함할 수 있다. 제1 서브 뱅크(421)와 제2 서브 뱅크(422)는 제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 상기 제1 서브 뱅크(421)와 제2 서브 뱅크(422) 사이의 이격 공간은 복수의 발광 소자(ED)가 배치되는 공간을 제공할 수 있다.
제1 뱅크(420)는 경사진 측면을 포함하여 발광 소자(ED)에서 방출되어 제1 뱅크(420)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 즉, 제1 뱅크(420)는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에 발광 소자(ED)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다. 한편, 도면에서는 제1 뱅크(420)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제1 뱅크(420)의 측벽(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다.
한편, 영역별로 상이한 높이를 갖는 유기층(400)은 상술한 바와 감광성 물질을 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 유기층(400)의 제2 유기 평탄화층(410) 및 제1 뱅크(420)은 하나의 공정을 통해 일체화되어 형성될 수 있다. 유기층(400)은 하프톤 마스크나 슬릿 마스크 등을 이용하여 형성될 수 있다. 패턴화된 유기층(400)이 하나의 마스크 공정을 통해 일체화되어 형성되는 경우, 제2 유기 평탄화층(410)을 관통하는 제2 홀(HA2)을 구성하는 제2 유기 평탄화층(410)의 측벽(410SS)과 제1 뱅크(420)의 측벽은 대체로 유사한 경사각을 가질 수 있다. 예시적인 실시예에서, 제2 홀(HA2)을 구성하는 제2 유기 평탄화층(410)의 측벽(410SS)의 제2 경사각(θ2)은 제1 뱅크(420)의 측벽의 제3 경사각(θ3)과 동일할 수 있다. 다만, 이에 제한되지 않는다.
이하, 도 5 및 도 6을 참조하면, 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)의 구조 및 제1 뱅크(410)의 구조에 대하여 상세히 설명하기로 한다.
상술한 바와 같이, 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)은 패시베이션층(164)을 관통하는 제3 홀(HA3)과 제1 유기 평탄화층(165)을 관통하는 제1 홀(HA1)로 구성된 관통홀 또는 제2 유기 평탄화층(410)을 관통하는 제2 홀(HA2)으로 구성될 수 있다. 예시적인 실시예에서, 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)은 제1 홀(HA1), 제2 홀(HA2) 및 제3 홀(HA3)으로 구성될 수 있다.
제1 홀(HA1)은 제1 유기 평탄화층(165)의 측벽(165SS)이 구성하고, 제3 홀(HA3)은 패시베이션층(164)의 측벽(164SS)이 구성할 수 있다. 상기 제3 홀(HA3)을 구성하는 패시베이션층(164)의 측벽(164SS)과 제1 홀(HA1)을 구성하는 제1 유기 평탄화층(165)의 측벽(165SS)은 상술한 바와 같이 상호 나란하게 정렬될 수 있다.
제2 홀(HA2)은 제1 홀(HA1) 및 제3 홀(HA3)과 적어도 일부 제3 방향(DR3)으로 중첩할 수 있다. 제2 홀(HA2)은 제2 유기 평탄화층(410)의 측벽(410SS)이 구성할 수 있다. 예시적인 실시예에서, 상기 제2 홀(HA2)을 구성하는 제2 유기 평탄화층(410)의 측벽(410SS)은 제1 유기 평탄화층(165)의 측벽(165SS)과 나란하게 정렬될 수 있다.
한편, 제1 홀(HA1)과 제2 홀(HA2)은 서로 다른 공정을 통해 형성될 수 있다. 또한, 제1 홀(HA1)과 제3 홀(HA3)은 서로 동일한 공정을 통해 형성될 수 있다. 따라서, 제1 홀(HA1)을 구성하는 제1 유기 평탄화층(165)의 측벽(165SS)의 제1 경사각(θ1)과 제3 홀(HA3)을 구성하는 패시베이션층(164)의 측벽(164SS)의 제1 경사각(θ1)은 서로 동일할 수 있다. 또한, 제1 홀(HA1)을 구성하는 제1 유기 평탄화층(165)의 측벽(165SS)의 제1 경사각(θ1)은 제2 홀(HA2)을 구성하는 제2 유기 평탄화층(410)의 측벽(410SS)의 제2 경사각(θ2)과 상이할 수 있다. 제1 경사각(θ1)은 제2 경사각(θ2)보다 작을 수 있다. 다만, 이에 제한되지 않고, 제1 경사각(θ1)과 제2 경사각(θ2)서로 동일할 수도 있다. 예를 들어, 제1 내지 제3 경사각(θ1, θ2, θ3)은 각각 60° 미만의 범위를 가질 수 있고, 바람직하게 45° 이하의 범위를 가질 수 있다.
제1 홀(HA1)과 제2 홀(HA2)은 평면상 제3 방향(DR3)으로 중첩할 수 있다. 한편, 제1 유기 평탄화층(165)의 상면(또는 제2 유기 평탄화층(410)의 하면) 상에서 측정된 제1 홀(HA1)의 직경(W1)과 제2 홀(HA2)의 직경(W2)은 서로 동일할 수 있다. 제1 홀(HA1)과 제2 홀(HA2)을 제3 방향(DR3)으로 완전히 일치하도록 형성함에 따라, 제1 및 제2 전극 컨택홀(CT1, CT2)은 제1 홀(HA1)과 제2 홀(HA2)이 구성할 수 있다.
이하, 발광 소자층의 유기층(400) 상에 배치된 복수의 층에 대하여 상세히 설명하기로 한다.
도 4, 도 5 및 도 7을 참조하면, 전극층(210, 220)은 유기층(400) 상에 배치될 수 있다. 전극층(210, 220)은 제1 전극(210) 및 제2 전극(220)을 포함할 수 있다. 제1 전극(210)은 제1 서브 뱅크(421) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(422) 상에 배치될 수 있다.
제1 전극(210) 및 제2 전극(220)은 각각 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(210)과 제2 전극(220)은 서로 제1 방향(DR1)으로 이격 대향하도록 배치될 수 있다. 제1 전극(210) 및 제2 전극(220)의 평면 형상은 실질적으로 각각 제1 서브 뱅크(421) 및 제2 서브 뱅크(422)의 평면 형상과 유사한 형상을 갖되, 면적은 클 수 있다.
제1 전극(210)은 제1 방향(DR1)으로 연장된 제2 뱅크(600)의 일부 영역과 중첩하도록 평면상 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(210)은 유기층(400), 제1 유기 평탄화층(165) 및 패시베이션층(164)을 관통하는 제1 전극 컨택홀(CT1)을 통해 제3 도전층(140)의 도전 패턴(CDP)과 접촉할 수 있다. 제1 전극(210)은 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 전극(210)은 제1 유기 평탄화층(165) 및 패시베이션층(164)의 각 측벽(165SS, 164SS)과 제2 유기 평탄화층(410)의 측벽(410SS) 상에 배치될 수 있다.
제2 전극(220)은 제1 방향(DR1)으로 연장된 제2 뱅크(600)의 일부 영역과 중첩하도록 평면상 제2 방향(DR2)으로 연장될 수 있다. 제2 전극(220)은 유기층(400), 제1 유기 평탄화층(165) 및 패시베이션층(164)을 관통하는 제2 전극 컨택홀(CT2)을 통해 제2 전압 라인(VSL)과 접촉할 수 있다. 제2 전극(220)은 제1 유기 평탄화층(165) 및 패시베이션층(164)의 각 측벽(165SS, 164SS)과 제2 유기 평탄화층(410)의 측벽(410SS) 상에 배치될 수 있다.
도면에는 제1 전극 컨택홀(CT1)과 제2 전극 컨택홀(CT2)이 제2 뱅크(600)와 중첩 배치되도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 제1 전극 컨택홀(CT1)과 제2 전극 컨택홀(CT2)은 제2 뱅크(600)와 중첩하지 않고, 제2 뱅크(600)가 둘러싸는 발광 영역(EMA) 내에 배치될 수도 있다.
제1 전극(210)과 제2 전극(220)은 각각 화소(PX) 내의 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210) 및 제2 전극(220)과 서로 분리될 수 있다. 제1 전극(210)과 제2 전극(220)의 이와 같은 형상은 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 배치하는 공정 후에 서브 영역(SA)의 분리부(ROP)에서 제1 및 제2 전극(210, 220)을 각각 단선하는 공정을 통해 형성될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서, 제1 및 제2 전극(210, 220)은 제2 방향(DR2)으로 이웃하는 화소(PX)로 연장되어 일체화되어 배치되거나, 제1 전극(210) 또는 제2 전극(220) 중 어느 한 전극만 분리될 수도 있다.
각 화소(PX) 마다 배치된 제1 전극(210)과 제2 전극(220)의 형상 및 배치는 제1 전극(210)과 제2 전극(220)의 적어도 일부 영역이 서로 이격 대향하여 배치됨으로써 발광 소자(ED)가 배치될 공간이 형성된다면 특별히 제한되지 않는다.
제1 전극(210)은 제1 서브 뱅크(421)의 외면을 덮도록 제1 서브 뱅크(421) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(421)의 측면에서 외측으로 연장되어, 제2 유기 평탄화층(410)의 상면에도 일부 배치될 수 있다.
제2 전극(220)은 제2 서브 뱅크(422)의 외면을 덮도록 제2 서브 뱅크(422) 상에 배치될 수 있다. 제2 전극(220)은 제2 서브 뱅크(422)의 측면에서 외측으로 연장되어, 제2 유기 평탄화층(410)의 상면에도 일부 배치될 수 있다.
제1 전극(210) 및 제2 전극(220)은 제1 서브 뱅크(421) 및 제2 서브 뱅크(421) 사이의 제2 유기 평탄화층(410) 상에서 제1 방향(DR1)으로 서로 이격되도록 배치될 수 있다.
제1 및 제2 전극(210, 220)은 각각 발광 소자(ED)들과 전기적으로 연결되고, 제1 및 제2 전극(210, 220)에는 발광 소자(ED)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 예를 들어, 제1 및 제2 전극(210, 220)은 후술하는 제1 및 제2 접촉 전극(710, 720)을 통해 제1 전극(210)과 제2 전극(220) 사이에 배치되는 발광 소자(ED)와 전기적으로 연결되어 제1 및 제2 접촉 전극(710, 720)을 통해 전기 신호를 발광 소자(ED)에 전달할 수 있다.
제1 및 제2 전극(210, 220)은 발광 소자(ED)를 정렬하기 위해 화소(PX) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(ED)는 제1 전극(210)과 제2 전극(220) 상에 형성된 전계에 의해 제1 전극(210)과 제2 전극(220) 사이에 배치될 수 있다.
제1 절연층(510)은 제1 및 제2 전극(210, 220) 상에 배치될 수 있다. 제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 상에 배치되되, 제1 전극(210) 및 제2 전극(220)의 적어도 일부를 노출하는 개구부(OP11, OP12)를 포함할 수 있다. 제1 개구부(OP11)는 제1 전극(210)의 상면의 일부를 노출하고, 제2 개구부(OP12)는 제2 전극(220)의 상면의 일부를 노출할 수 있다. 제1 개구부(OP11) 및 제2 개구부(OP12)는 서브 영역(SA)에 위치할 수 있다. 제1 및 제2 전극(210, 220)은 서브 영역(SA)에서 제1 개구부(OP11) 및 제2 개구부(OP12)를 통해 후술하는 제1 및 제2 접촉 전극(710, 720)과 각각 전기적으로 연결될 수 있다.
제1 절연층(510)은 제1 전극(210)과 제2 전극(220)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510) 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제2 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제2 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제2 뱅크(600)는 제1 뱅크(420)보다 더 큰 높이를 갖도록 형성되고, 상기 영역들을 구분하여 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 할 수 있다.
발광 소자(ED)는 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 제1 및 제2 전극(210, 220)이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 제1 전극(210) 및 제2 전극(220) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 소자 활성층(도 8의 '33')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 화소(PX)에 배치된 발광 소자(ED)들은 소자 활성층(33)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 화소(PX)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 서브 뱅크(421) 및 제2 서브 뱅크(422) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 서브 뱅크(421) 및 제2 서브 뱅크(422) 사이에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 위치하도록 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 일 단부가 제1 전극(210) 상에 배치되고, 타 단부가 제2 전극(220) 상에 배치되도록, 제1 전극(210)과 제2 전극(210, 220) 사이에서 제1 절연층(510) 상에 배치될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 제1 전극(210)과 제2 전극(220) 사이에 배치된 발광 소자(ED) 상에서 배치되되, 발광 소자(ED)의 양 단부를 노출할 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시키는 역할을 할 수 있다.
도면에는 도시하지 않았으나, 제2 절연층(520)을 이루는 물질은 제1 전극(210)과 제2 전극(220) 사이에 배치되며, 함몰되어 형성된 제1 절연층(510)과 발광 소자(ED) 사이의 빈 공간에 채워질 수도 있다.
제2 절연층(520) 상에는 복수의 접촉 전극들(710, 720)이 배치될 수 있다. 복수의 접촉 전극들(710, 720)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)을 포함할 수 있다. 제1 접촉 전극(710) 및 제2 접촉 전극(720)은 서로 이격되어 배치될 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 발광 소자(ED)의 일 단부와 각각 접촉할 수 있다. 제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510)이 포함하는 제1 개구부(OP11)에 의해 노출된 제1 전극(210)과 접촉할 수 있고, 발광 영역(EMA)에서 제2 절연층(520)에 의해 노출된 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED1)의 일 단부와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다.
제3 절연층(530)은 제1 접촉 전극(710) 상에 배치될 수 있다. 제3 절연층(530)은 제1 절연층(510) 및 제2 뱅크(600) 상에 더 배치될 수 있다. 제3 절연층(530)은 제1 접촉 전극(710), 제1 절연층(510) 및 제2 뱅크(600)을 덮도록 배치되되, 발광 영역(EMA)에서 발광 소자(ED)가 제2 접촉 전극(720)과 접촉할 수 있도록 발광 소자(ED)의 타 단부 상에는 배치되지 않을 수 있다 또한, 제3 절연층(530)은 제1 접촉 전극(710), 제1 절연층(510) 및 제2 뱅크(600)을 덮도록 배치되되, 서브 영역(SA)에서 제2 전극(220)이 제2 접촉 전극(720)과 접촉할 수 있도록 제1 절연층(510)과 함께 제2 개구부(OP12)를 구성할 수 있다. 제3 절연층(530)은 제1 접촉 전극(710)과 제2 접촉 전극(720)을 전기적으로 상호 절연시키는 역할을 할 수 있다.
제2 접촉 전극(720)은 제2 전극(220) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 발광 소자(ED)의 타 단부와 각각 접촉할 수 있다. 제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510) 및 제3 절연층(530)이 포함하는 제2 개구부(OP12)에 의해 노출된 제2 전극(220)과 접촉할 수 있고, 발광 영역(EMA)에서 제2 절연층(520)에 의해 노출된 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다.
제2 절연층(520)에 의해 노출된 발광 소자(ED)의 일 단부는 제1 접촉 전극(710)을 통해 제1 전극(210)과 전기적으로 연결되고, 타 단부는 제2 접촉 전극(720)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다.
제1 및 제2 접촉 전극(710, 720)은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 제1 및 제2 접촉 전극(710, 720)은 투명성 전도성 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제4 절연층(540)은 기판(SUB) 상에 전면적으로 배치될 수 있다. 제4 절연층(540)은 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(510), 제2 절연층(520), 제3 절연층(530) 및 제4 절연층(540) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다.
본 실시예에 따른 표시 장치는 복수의 도전층과 중첩되는 영역에서 발생할 수 있는 표면 단차를 보상하기 위해 제1 유기 평탄화층, 제2 유기 평탄화층 및 제1 뱅크를 포함하는 유기층을 포함할 수 있다. 상기 유기층은 제1 높이를 가지는 제2 유기 평탄화층 및 상기 제1 높이보다 높은 제2 높이를 가지는 제1 뱅크를 하나의 마스크 공정을 통해 형성할 수 있다. 따라서, 제1 뱅크 및 제2 유기 평탄화층을 하나의 마스크 공정을 통해 형성함과 동시에, 제1 및 제2 전극과 제3 도전층 사이에 개재되는 유기막으로 제2 유기 평탄화층을 더 배치함으로써, 패시베이션층을 관통하는 컨택홀을 형성하는 공정에서 두께가 얇아지는 제1 유기 평탄화층을 보완하여 제1 및 제2 전극과 제3 도전층 사이의 유기막 두께를 보상하여 상기 제1 및 제2 전극과 제3 도전층 사이의 단락 또는 커플링(Coupling) 현상을 방지할 수 있다. 따라서, 표시 장치의 신뢰성이 개선될 수 있다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 8을 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 도 8에 도시된 바와 같이, 길이 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향 외부면뿐만 아니라, 양 측면으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극(710, 720)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 9는 도 5의 A 영역의 일 예를 나타낸 확대 단면도이다.
도 9를 참조하면, 발광 소자(ED)는 연장된 일 방향이 기판(SUB)과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 구체적으로, 발광 소자(ED)는 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB)의 일면과 수평한 방향으로 순차적으로 형성될 수 있다. 발광 소자(ED)는 제2 반도체층(32)이 위치한 발광 소자(ED)의 일 단부가 제1 전극(210) 상에 놓이고, 제1 반도체층(31)이 위치하는 발광 소자(ED)의 타 단부가 제2 전극(220) 상에 놓이도록 정렬될 수 있다. 다만 이에 제한되지 않고, 몇몇 발광 소자(ED)는 제2 반도체층(32)이 위치한 발광 소자(ED)의 일 단부가 제2 전극(220) 상에 놓이고, 제1 반도체층(31)이 위치하는 발광 소자(ED)의 타 단부가 제1 전극(210) 상에 놓일 수도 있다.
제2 절연층(52)이 노출하는 발광 소자(ED)의 양 단부는 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 접촉할 수 있다.
제1 접촉 전극(710)은 발광 소자(ED)의 일 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 일 단부에 놓인 소자 전극층(37)과 접촉할 수 있다. 제1 접촉 전극(710)은 발광 소자(ED)의 소자 전극층(37)을 통해 제2 반도체층(32)과 전기적으로 연결될 수 있다.
제2 접촉 전극(720)은 발광 소자(ED)의 타 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 타 단부에 놓인 제1 반도체층(31)과 접촉할 수 있다. 제2 접촉 전극(720)은 발광 소자(ED)의 제1 반도체층(31)과 전기적으로 연결될 수 있다.
제2 반도체층(32)이 위치하는 발광 소자(ED)의 일 단부는 제1 접촉 전극(710)을 통해 제1 전극(210)과 전기적으로 연결되고, 제1 반도체층(31)이 위치하는 발광 소자(ED)의 타 단부는 제2 접촉 전극(720)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 즉, 발광 소자(ED)는 양 단부가 각각 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 접촉함으로써, 제1 및 제2 전극(210, 220)으로부터 전기 신호를 인가받을 수 있고, 상기 전기 신호에 따라 발광 소자(ED)의 소자 활성층(33)으로부터 광이 방출될 수 있다.
도 10은 도 5의 A 영역의 다른 예를 나타낸 확대 단면도이다.
도 10을 참조하면, 본 실시예는 제3 절연층(530)이 생략되는 점이 도 9의 실시예와 차이점이다.
구체적으로, 제1 접촉 전극(710) 및 제2 접촉 전극(720_1)은 제2 절연층(520) 상에 직접 배치될 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720_1)은 제2 절연층(520) 상에서 서로 이격되어 제2 절연층(520)의 일부를 노출할 수 있다. 제1 접촉 전극(710)과 제2 접촉 전극(720_1)에 의해 노출된 제2 절연층(520)은 상기 노출된 영역에서 제4 절연층(540)과 접촉할 수 있다.
본 실시예에서, 표시 장치(10)는 제3 절연층(530)이 생략되더라도 제2 절연층(520)이 유기 절연 물질을 포함하여 발광 소자(ED)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)은 하나의 마스크 공정에 의해 패터닝되어 동시에 형성될 수 있다. 따라서, 제1 접촉 전극(710)과 제2 접촉 전극(720_1)을 형성하기 위해 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다. 본 실시예는 제3 절연층(530)이 생략된 점을 제외하고는 도 9의 실시예와 동일한 바, 중복되는 설명은 생략하기로 한다.
이하, 상기한 표시 장치(10)의 제조 방법에 대해 설명한다.
도 11 내지 도 22는 도 5의 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
먼저, 도 11을 참조하면, 기판(SUB)을 준비하고, 상기 기판(SUB) 상에 복수의 도전층(110, 130, 140). 반도체층(120), 버퍼층(161) 및 복수의 절연막(162, 163)을 형성한다.
구체적으로, 기판(SUB) 상에 패턴화된 제1 도전층(110)을 형성한다. 제1 도전층(110)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 기판(SUB) 상에 제1 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 11에 도시된 바와 같은 패턴화된 제1 도전층(110)을 형성할 수 있다.
이어, 제1 도전층(110)이 형성된 기판(SUB)의 전면에 버퍼층(161)을 형성한다. 이어, 버퍼층(161) 상에 패턴화된 반도체층(120)을 형성한다. 반도체층(120)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 버퍼층(161) 상에 반도체층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 11에 도시된 바와 같은 패턴화된 반도체층(120)을 형성할 수 있다.
이어, 반도체층(120)이 형성된 버퍼층(161) 상에 게이트 절연막(162)을 형성한다. 이어, 게이트 절연막(162) 상에 패턴화된 제2 도전층(130)을 형성한다. 제2 도전층(130)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 게이트 절연막(162) 상에 제2 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 11에 도시된 바와 같은 패턴화된 제2 도전층(130)을 형성할 수 있다.
이어, 패턴화된 제2 도전층(130)이 형성된 게이트 절연막(162) 상에 층간 절연막(163)을 적층하고, 제1 도전층(110)의 일부(예를 들어, 제1 전압 라인(VDL)과 초기화 전압 라인(VIL))를 노출하는 제1 컨택홀(CNT1)과 반도체층(120)의 일부(예를 들어, 제1 액티브층(ACT1)의 소스 영역 및 드레인 영역과 제2 액티브층(ACT2)의 소스 영역 및 드레인 영역)를 노출하는 제2 컨택홀(CNT2)을 형성한다. 컨택홀(CNT1, CNT2) 형성 공정은 마스크 공정으로 형성될 수 있다.
제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 서로 다른 마스크에 의해 순차 형성될 수 있다. 예를 들어, 제2 도전층(130)이 형성된 버퍼층(161) 상에 층간 절연막용 절연층을 전면 증착한다. 이어, 층간 절연막용 절연층 상에 제1 도전층(110)의 일부를 노출하는 제1 포토레지스트 패턴을 형성하고, 이를 식각 마스크로 이용하여 층간 절연막용 절연층, 게이트 절연막(162) 및 버퍼층(161)을 식각하여 제1 도전층(110)의 일부를 노출하는 제1 컨택홀(CNT1)을 형성할 수 있다. 이어, 제1 포토레지스터 패턴을 제거한 후, 층간 절연막용 절연층 상에 반도체층(120)의 일부를 노출하는 제2 포토레지스터 패턴을 형성하고, 이를 식각 마스크로 이용하여 층간 절연막용 절연층 및 게이트 절연막(162)을 식각하여 제2 컨택홀(CNT2)을 형성할 수 있다.
제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 동일한 마스크에 의해 형성될 수도 있다. 이 경우, 제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)을 형성하기 위한 추가적인 마스크 공정을 요하지 않으므로, 공정 효율이 개선될 수 있다. 다만, 제1 컨택홀(CNT1)을 형성하기 위해 버퍼층(161)을 식각하는 동안 반도체층(120)이 에천트에 노출될 수도 있다.
이어, 층간 절연막(163) 상에 패턴화된 제3 도전층(140)을 형성한다. 패턴화된 제3 도전층(140)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 층간 절연막(163) 상에 제3 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제3 도전층용 물질층은 제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)의 내부까지 증착되어 각각 제1 도전층(110) 및 반도체층(120)에 연결될 수 있다. 이어, 제3 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제3 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 11에 도시된 바와 같은 패턴화된 제3 도전층(140)을 완성한다.
이어, 도 12 내지 도 15를 참조하면, 제3 도전층(140)이 형성된 층간 절연막(163) 상에 제1 홀(HA1) 및 제3 홀(HA3)로 구성된 관통홀을 가지는 패시베이션층(164) 및 제1 유기 평탄화층(165)을 형성한다.
구체적으로, 도 12를 참조하면, 제3 도전층(140)이 형성된 층간 절연막(163) 상에 패시베이션층용 물질층(164')을 전면 증착한다.
이어, 도 13을 참조하면, 전면 증착된 패시베이션층용 물질층(164') 상에 패턴화된 제1 유기 평탄화 물질층(165')을 형성한다. 제1 유기 평탄화 물질층(165')은 상술한 제3 도전층(140)과 제1 전극(210)이 전기적으로 연결되는 제1 전극 컨택홀(CT1)이 형성되는 영역과 및 제3 도전층(140)과 제2 전극(220)이 전기적으로 연결되는 제2 전극 컨택홀(CT2)이 형성되는 영역과 대응되는 복수의 제2 개구부(OP2)를 포함한다. 구체적으로, 복수의 제2 개구부(OP2)는 제3 도전층(140)의 도전 패턴(CDP)의 일부 영역 및 제2 전압 라인(VSL)의 일부 영역과 제3 방향(DR3)으로 중첩할 수 있다.
제1 유기 평탄화 물질층(165')은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 복수의 제2 개구부(OP2)를 포함하는 패턴화된 제1 유기 평탄화 물질층(165')은 제1 유기 물질층을 도포한 후, 노광 및 현상을 통해 복수의 제2 개구부(OP2)를 형성하는 것에 의해 형성될 수 있다.
제1 유기 평탄화 물질층(165')은 하부에 배치된 패턴의 형상이나 유무에 무관하게 대체로 평탄한 표면을 가질 수 있다. 한편, 제1 유기 평탄화 물질층(165')은 하부에 배치된 복수의 도전층(110, 130, 140)의 패턴의 형상 및 유무에 의해 영역별로 상이한 두께를 가질 수 있다. 예를 들어, 제1 내지 제3 도전층(110, 130, 140) 및 복수의 절연막(161, 162, 163, 164')이 제3 방향(DR3)으로 모두 중첩된 영역에서의 제1 유기 평탄화 물질층(165')의 제1 두께(d1')와 복수의 도전층이 배치되지 않은 영역에서의 제1 유기 평탄화 물질층(165')의 제2 두께(d2')는 상이할 수 있다. 한편, 제1 유기 평탄화 물질층(165')이 평탄한 표면을 가짐에 따라, 제1 유기 평탄화 물질층(165')의 제1 두께(d1')는 제1 유기 평탄화 물질층(165')의 제2 두께(d2')보다 상대적으로 작을 수 있다.
이어, 도 14 및 도 15를 참조하면, 제1 유기 평탄화 물질층(165')을 식각 마스크로 이용하여 전면 식각을 진행하여, 패턴화된 제1 유기 평탄화층(165) 및 패턴화된 패시베이션층(164)을 형성한다. 이에 제한되는 것은 아니나, 전면 식각은 건식 식각으로 진행될 수 있다.
본 식각 공정에서, 제2 개구부(OP2)에 의해 노출된 패시베이션층용 물질층(164')이 식각되어 제3 도전층(140)의 도전 패턴(CDP)의 표면 및 제2 전압 라인(VSL)의 표면을 각각 노출하는 제1 홀(HA1) 및 제3 홀(HA3)이 형성될 수 있다. 패시베이션층(164)의 측벽(164SS)은 제1 유기 평탄화층(165)의 측벽(165SS)과 함께 제3 도전층(140)의 일부 영역을 노출하는 관통홀을 구성할 수 있다. 구체적으로, 관통홀은 제1 유기 평탄화층(165)의 측벽(165SS)으로 구성된 제1 홀(HA1) 및 패시베이션층(164)의 측벽(164SS)으로 구성된 제3 홀(HA3)을 포함할 수 있다. 제3 홀(HA3)을 구성하는 패시베이션층(164)의 측벽(164SS)과 제1 홀(HA1)을 구성하는 제1 유기 평탄화층(165)의 측벽(165SS)은 상호 나란하게 정렬될 수 있다. 본 공정을 통해 형성된 제1 홀(HA1) 및 제3 홀(HA3)로 구성된 관통홀은 후술하는 유기층(400)의 제2 유기 평탄화층(410)을 관통하는 제2 홀(HA2)과 함께 제1 및 제2 전극 컨택홀(CT1, CT2)을 구성할 수 있다.
아울러, 본 단계에서, 전면 식각에 노출된 제1 유기 평탄화 물질층(165')도 패시베이션층용 물질층(164')과 함께 식각되어 그 높이(두께)가 감소할 수 있다. 제1 내지 제3 도전층(110, 130, 140) 및 복수의 절연막(161, 162, 163, 164)이 제3 방향(DR3)으로 모두 중첩된 영역에서의 제1 유기 평탄화층(165)의 제1 두께(d1)는 복수의 도전층이 배치되지 않은 영역에서의 제1 유기 평탄화층(165)의 제2 두께(d2)보다 작을 수 있다.
이어, 도 16 및 도 17을 참조하면, 패턴화된 제1 유기 평탄화층(165) 상에 패턴화된 유기층(400)을 형성한다. 패턴화된 유기층(400)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 유기층(400)은 제2 유기 물질층(400')을 도포한 후, 노광 및 현상을 통해 형성될 수 있다. 영역별로 상이한 높이를 가지는 유기층(400)은 하프톤 마스크, 멀티톤 마스크 또는 슬릿 마스크 등을 이용하여 형성될 수 있다. 예를 들어, 패턴화된 유기층(400)을 형성하는 단계는, 제2 유기 물질층을 도포하는 단계, 및 하프톤 마스크(MK)를 이용하여 제2 유기 물질층을 노광 및 현상하는 단계를 포함할 수 있다.
구체적으로, 도 16을 참조하면, 패턴화된 제1 유기 평탄화층(165) 상에 제2 유기 물질층(400')을 전면적으로 도포한 후, 광 마스크(MK)를 이용하여 제2 유기 물질층(400')을 노광 및 현상하여 패턴화된 유기층(400)을 형성할 수 있다.
먼저, 광 마스크(MK)를 준비한다.
광 마스크(MK)는 서로 상이한 광 투과율을 갖는 복수의 영역(BR, SBR, TR)을 포함할 수 있다. 광 마스크(MK)는 광의 투과율(또는 투광율)에 따라 투광부(TR), 반투광부(SBR) 및 차광부(BR)를 포함할 수 있다. 차광부(BR)의 투광율은 투광부(TR) 및 반투광부(SBR)의 투광율보다 작을 수 있다. 예를 들어, 차광부(BR)는 외부로부터 제공된 광을 실질적으로 전부 차단(투광율이 약 0%)할 수 있고, 투광부(TR)는 외부로부터 제공된 광을 실질적으로 전부 투과(투광율이 약 100%)시킬 수 있으며, 반투광부(SBR)는 외부로부터 제공된 광의 일부는 투과시키고 다른 일부는 차단(투광율이 약 40% 내지 60%)시킬 수 있다. 다만 이에 제한되지 않고, 차광부(BR)는 광을 일부 투과시키되, 투광부(TR) 및 반투광부(SBR)의 투광율에 비해 현저히 작은 투광율을 가질 수도 있다.
이어, 제2 유기 물질층(400')의 상부에 광 마스크(MK)를 배치하고, 노광 공정을 수행할 수 있다.
광 마스크(MK)는 차광부(BR)가 패시베이션층(164)을 관통하는 제3 홀(HA3) 및 제1 유기 평탄화층(165)을 관통하는 제1 홀(HA1)이 형성되는 영역과 대응되고, 투광부(TR)가 제1 뱅크(400)가 형성되는 영역에 대응되도록 배치될 수 있다. 즉, 제2 유기 물질층(400')이 잔류하여야 할 필요가 있는 영역은 투광부(TR)와 대응되며, 제2 유기 물질층(400')이 제거되어야 할 필요가 있는 영역은 차광부(BR)와 대응되며, 이외의 영역은 반투광부(SBR)와 대응될 수 있다.
차광부(BR)는 외부로부터 제공된 광을 차단하여, 제1 및 제2 전극 컨택홀(CT1, CT2)이 형성되어야 하는 영역과 중첩하며, 제1 홀(HA1) 및 제3 홀(HA3)과 중첩된 제2 유기 물질층(400')의 일부 영역에는 상기 광이 도달하지 못하게 할 수 있다. 투광부(TR)는 외부로부터 제공된 광의 대부분을 투과하여, 제1 뱅크(420)가 형성되어야 하는 영역과 중첩하는 제2 유기 물질층(400')의 다른 일부 영역에는 상기 광이 대부분 도달하게 할 수 있다. 또한, 반투광부(SBR)는 외부로부터 제공된 광의 일부는 투과하고 다른 일부는 차단하여, 제2 유기 물질층(400')의 다른 영역에는 일부의 광이 도달하게 할 수 있다. 상기 노광 공정이 수행된 후, 차광부(BR)와 대응되는 제2 유기 물질층(400')의 일부 영역은 노광되지 않아 성질이 유지되어 현상액에 잘 녹는 성질을 가질 수 있고, 투광부(TR)와 대응되는 제2 유기 물질층(400')의 다른 일부 영역은 노광되어 잘 녹지 않는 성질을 가질 수 있으며, 반투광부(SBR)와 대응되는 제2 유기 물질층(400')의 또 다른 일부 영역은 노광되어, 투광부(TR)와 대응되는 제2 유기 물질층(400')보다 작은 두께로 잘 녹지 않는 성질을 가질 수 있다. 따라서, 차광부(BR)와 대응되는 제2 유기 물질층(400')의 일부 영역은 현상액에 녹아 제거되고, 반투광부(SBR) 및 투광부(TL)와 대응되는 제2 유기 물질층(400')의 다른 일부 영역은 현상액에 녹지 않고 잔류할 수 있다. 이어, 현상 공정을 통해 도 17에 도시된 바와 같은 패턴화된 유기층(400)을 형성할 수 있다.
이어, 도 18을 참조하면, 패턴화된 유기층(400) 상에 제1 전극(210) 및 제2 전극(220)을 형성한다. 패턴화된 제1 전극(210) 및 제2 전극(220)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 유기층(400) 상에 전극층용 물질층을 전면 증착한다. 상기 증착 과정에서 전극층용 물질층은 패시베이션층(164), 제1 유기 평탄화층(165) 및 제2 유기 평탄화층(410)을 관통하는 제1 전극 컨택홀(CT1) 및 제2 전극 컨택홀(CT2)의 내부까지 증착되어 하부의 제1 도전 패턴(CDP) 및 제2 전압 라인(VSL)과 연결될 수 있다. 이어, 전극층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 전극층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 18에 도시된 바와 같은 패턴화된 제1 전극(210) 및 제2 전극(220)을 형성한다.
이어, 도 19를 참조하면, 제1 및 제2 전극(210, 220) 상에 제1 절연층(510)을 형성하고, 제2 뱅크(600)를 형성한다. 제1 절연층(510)은 기판(SUB) 상에 제1 전극(210)과 제2 전극(220)을 전면적으로 덮도록 배치될 수 있고, 후속 공정에서 일부 패터닝되어 도 5 및 도 7의 제1 절연층(510)을 형성할 수 있다.
이어, 도 20을 참조하면, 유기층(400)의 제1 뱅크(420) 상에 발광 소자(ED)를 배치한다. 구체적으로, 유기층(400)의 제1 서브 뱅크(421)와 제2 서브 뱅크(422) 사이에 발광 소자(ED)를 배치한다. 상기 발광 소자(ED)를 배치하는 공정은 잉크젯 공정을 이용하여 수행될 수 있다. 구체적으로, 발광 소자(ED)가 분산된 잉크를 제2 뱅크(600)가 구획하는 발광 영역(EMA) 내에 분사하고, 제1 전극(210)과 제2 전극(220) 사이에 정렬 신호를 인가하여, 이들 사이에는 형성된 전계를 이용하여 발광 소자(ED)의 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 배치되도록 정렬할 수 있다.
이어, 도 21을 참조하면, 발광 소자(ED) 상에 제2 절연층(520), 제1 접촉 전극(710) 및 제3 절연층(530)을 형성한다.
먼저, 제2 절연층(520)은 복수의 발광 소자(ED)가 및 제1 절연층(510)이 형성된 기판(SUB) 상에 제2 절연 물질층을 전면적으로 적층하고 상기 발광 소자(ED)의 일 단부 및 타 단부를 노출하도록 제2 절연 물질층의 일부를 제거하여 도 21에 도시된 바와 같은 제2 절연층(520)을 형성할 수 있다.
이어, 제2 절연층(520) 상에 제1 접촉 전극(710)을 형성한다. 예시적인 실시예에서, 제1 접촉 전극(710)은 마스크 공정을 통해 형성될 수 있다. 예를 들어, 제1 접촉 전극용 물질층을 기판(SUB) 상에 전면 증착한다. 이어, 제1 접촉 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 식각한다. 전면적으로 제1 접촉 전극 물질층의 식각은 이에 제한되는 것은 아니지만, 습식 식각으로 진행될 수 있다. 이후, 포토레지스트 패턴을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여 도 21에 도시된 바와 같은 제1 접촉 전극(710)을 형성할 수 있다.
이어, 제1 접촉 전극(710) 상에 제3 절연층(530)을 형성한다. 제3 절연층(530)은 기판(SUB) 상에 제3 절연층용 물질층을 전면 증착하고 제2 전극(220) 상에서 제1 절연층(510) 및 발광 소자(ED)의 타 단부를 노출하는 개구부를 형성함으로써, 패턴화된 제3 절연층(530)을 형성할 수 있다.
이어, 도 22에 도시된 바와 같이 제3 절연층(530) 상에 제2 접촉 전극(720)을 형성한다. 예시적인 실시예에서, 제2 접촉 전극(720)은 마스크 공정을 통해 형성될 수 있다. 예를 들어, 제2 접촉 전극용 물질층을 기판(SUB) 상에 전면 증착한다. 이어, 제2 접촉 전극용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 식각한다. 전면적으로 제2 접촉 전극 물질층의 식각은 이에 제한되는 것은 아니지만, 습식 식각으로 진행될 수 있다. 이후, 포토레지스트 패턴을 스트립(Strip) 공정 또는 에슁 공정을 통해 제거하여 도 22에 도시된 바와 같은 제2 접촉 전극(720)을 형성할 수 있다.
이어, 기판(SUB)의 전면 상에 제4 절연층(540)을 형성하여 도 5에 도시된 바와 같은 표시 장치(10)를 제조할 수 있다.
본 실시예에 따른 표시 장치(10)의 제조 방법에 의하면, 제1 홀(HA1)을 형성하기 위한 식각 공정은 패턴화된 제1 유기 평탄화 물질층(165')을 식각 마스크로 이용하여 전면 식각으로 진행될 수 있다. 따라서, 전면 식각에 노출된 제1 유기 평탄화 물질층(165')도 패시베이션층용 물질층(164')과 함께 식각되어 그 높이(두께)가 감소할 수 있다. 이 경우, 제1 유기 평탄화층(165)의 두께가 감소되어 제3 도전층(140)과 상부의 제1 및 제2 전극(210, 220) 사이에 개재되는 유기층의 두께가 충분하지 않아 상기 제3 도전층(140)과 제1 및 제2 전극(210, 220) 사이에는 커플링이 발생할 수 있다. 따라서, 본 실시예에 따른 표시 장치(10)의 제조 방법에 의하면, 제1 유기 평탄화층(165) 상에 제2 유기 평탄화층(410)을 더 배치함으로써, 제3 도전층(140)과 제1 및 제2 전극(210, 220) 사이에 발생할 수 있는 커플링 및 단락 발생을 방지할 수 있다 또한, 제2 유기 평탄화층(410)과 제1 뱅크(420)을 동일한 마스크 공정을 통해 형성함으로써, 표시 장치(10)의 제조 공정 효율이 개선될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 23은 다른 실시예에 따른 표시 장치의 단면도이다.
도 23을 참조하면, 본 실시예에 따른 표시 장치(10)는 제1 유기 평탄화층(165_1)의 상면에 소정의 표면 거칠기가 형성된 점이 도 5의 실시예와 차이점이다.
구체적으로, 제1 유기 평탄화층(165_1)의 상면에는 소정의 표면 거칠기가 형성되어 있을 수 있다. 상기 제1 유기 평탄화층(165_1)의 상면에 형성된 표면 거칠기는 도 13 및 도 14를 참조하여 상술한 패시베이션층용 물질층(164')을 식각하여 제1 홀(HA1) 및 제3 홀(HA3)을 형성하는 공정에서 형성될 수 있다. 예를 들어, 패시베이션층용 물질층(164')을 식각하는 공정은 제1 유기 평탄화 물질층(165')을 식각 마스크로 이용하여 전면 식각을 통해 수행될 수 있다 따라서, 본 식각 공정에서 제1 유기 평탄화 물질층(165')의 상면(또는 표면)이 에천트에 노출되어 도 23에 도시된 바와 같이 제1 유기 평탄화층(165_1)의 상면에는 소정의 표면 거칠기가 형성될 수 있다.
본 실시예의 경우, 제1 유기 평탄화층(165_1)의 상면에 소정의 표면 거칠기가 형성됨에도 불구하고, 유기층(400)의 제2 유기 평탄화층(410)이 제1 유기 평탄화층(165_1)의 상면에 배치되어 표면 평탄화 기능을 수행할 수 있다.
도 24는 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 25는 도 24의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 24 및 도 25를 참조하면, 본 실시예에 따른 표시 장치(10)의 제1 및 제2 전극 컨택홀(CT1_1, CT2_1)이 서로 직경이 상이한 제1 홀(HA1_1) 및 제2 홀(HA2_1)로 구성되는 점이 도 5 및 도 6의 실시예와 차이점이다.
상술한 바와 같이, 본 명세서에서, 제1 홀(HA1_1)의 직경(W1) 및 제2 홀(HA2_1)의 직경(W2)은 동일한 레벨에서의 직경으로 측정될 수 있다. 예를 들어, 제1 홀(HA1_1)의 직경(W1) 및 제2 홀(HA2_1)의 직경(W2)은 각각 제1 유기 평탄화층(165)의 상면 또는 제2 유기 평탄화층(410)의 하면과 동일한 레벨에서의 직경으로 측정될 수 있다.
구체적으로, 제1 홀(HA1_1)의 직경(W1)은 제2 홀(HA2_1)의 직경(W2)과 상이할 수 있다. 본 실시예에서, 제1 홀(HA1_1)의 직경(W1)은 제2 홀(HA2_1)의 직경(W2)보다 작을 수 있다. 따라서, 제2 홀(HA2_1)은 제1 홀(HA1_1)과 기판(SUB)의 두께 방향인 제3 방향(DR3)으로 완전히 중첩될 수 있다. 따라서, 제2 홀(HA2_1)을 구성하는 제2 유기 평탄층(410_1)의 측벽(410SS_1)은 제1 홀(HA1_1)을 구성하는 제1 유기 평탄층(165)의 측벽(165SS)보다 내측에 정렬되어, 제1 유기 평탄층(165)의 상면 상에 배치될 수 있다.
제1 홀(HA1_1)의 직경(W1)이 제2 홀(HA2_1)의 직경(W2)보다 작게 형성됨에 따라, 제2 홀(HA2_1)은 제1 유기 평탄층(165)의 상면의 일부를 노출할 수 있다. 따라서, 제1 전극 컨택홀(CT1_1) 및 제2 전극 컨택홀(CT2_1)을 통해 하부의 제3 도전층(140)과 전기적으로 연결되는 제1 전극(210) 및 제2 전극(220)은 제2 홀(HA2_1)에 의해 노출되는 제1 유기 평탄층(165)의 상면의 일부와 더 접촉할 수 있다.
도 26은 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 27은 도 26의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 26 및 도 27을 참조하면, 본 실시예에 따른 표시 장치(10)의 제1 및 제2 전극 컨택홀(CT1_2, CT2_2)이 서로 직경이 동일하되, 제1 및 제2 전극 컨택홀(CT1_2, CT2_2)을 구성하는 제1 홀(HA1_2) 및 제2 홀(HA2_2)의 평면상 정렬이 일부 틀어지는 점이 도 5 및 도 6의 실시예와 차이점이다.
구체적으로, 제1 홀(HA1_2)의 직경(W1)은 제2 홀(HA2_2)의 직경(W2)과 동일할 수 있다. 한편, 제2 홀(HA2_2)은 제1 홀(HA1_2)의 일부 영역과 제3 방향(DR3)으로 중첩하되, 제1 방향(DR1) 일측으로 틀어져 형성될 수 있다. 따라서, 단면상 제2 홀(HA2_2)을 구성하는 제2 유기 평탄층(410_2)의 일 측벽(410SS_2)은 제1 홀(HA1_2)을 구성하는 제1 유기 평탄층(165)의 측벽(165SS) 및 제3 홀(HA3_2)을 구성하는 패시베이션층(164)의 측벽(164SS)을 덮도록 배치되고, 단면상 제2 홀(HA2_2)을 구성하는 제2 유기 평탄층(410_2)의 타 측벽(410SS_2)은 제1 홀(HA1_2)을 구성하는 제1 유기 평탄층(165)의 측벽(165SS) 및 제3 홀(HA3_2)을 구성하는 패시베이션층(164)의 측벽(164SS)보다 내측에 정렬될 수 있다. 즉, 제2 유기 평탄층(410_2)의 측벽(410SS_2)의 일부는 제1 유기 평탄층(165)의 측벽(165SS)보다 외측에 정렬되고, 제2 유기 평탄층(410_2)의 측벽(410SS_2)의 다른 일부는 제1 유기 평탄층(165)의 측벽(165SS)보다 내측에 정렬되어 제1 유기 평탄층(165)의 상면 상에 배치될 수 있다. 제2 유기 평탄층(410_2)의 일 측벽(410SS_2)이 제1 홀(HA1_2)을 구성하는 제1 유기 평탄층(165)의 측벽(165SS) 및 제3 홀(HA3_2)을 구성하는 패시베이션층(164)의 측벽(164SS)을 덮도록 배치되어, 제2 유기 평탄층(410_2)은 일 측에서 제1 유기 평탄층(165)의 상면 및 측벽(165SS)과 패시베이션층(164)의 측벽(164SS)을 덮을 수 있다.
도 28은 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 29는 도 28의 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다.
도 28 및 도 29를 참조하면, 본 실시예에 따른 표시 장치(10)의 제1 및 제2 전극 컨택홀(CT1_3 CT2_3)은 제2 홀(HA2_3)로 구성되며, 제1 홀(HA1_3)의 직경(W1)이 제2 홀(HA2_3)의 직경(W2)보다 큰 점이 도 5 및 도 6의 실시예와 차이점이다.
구체적으로, 제1 홀(HA1_3)의 직경(W1)은 제2 홀(HA2_3)의 직경(W2)보다 클 수 있다. 따라서, 제2 홀(HA2_3)을 구성하는 제2 유기 평탄층(410_3)의 측벽(410SS_3)은 제1 홀(HA1_3)을 구성하는 제1 유기 평탄층(165)의 측벽(165SS)보다 외측에 정렬될 수 있다.
제1 홀(HA1_3)의 직경(W1)이 제2 홀(HA2_3)의 직경(W2)보다 크게 형성됨에 따라, 제2 유기 평탄층(410_3)은 제1 유기 평탄층(165)의 측벽(165SS) 및 패시베이션층(164)의 측벽(164SS)을 덮도록 배치될 수 있다. 또한, 제2 유기 평탄층(410_3)은 제1 홀(HA1_3)을 구성하는 제1 유기 평탄층(165)의 상면 및 측벽(165SS)과 제3 홀(HA3)을 구성하는 패시베이션층(164)의 측벽(164SS)을 완전히 덮을 수 있다.
본 실시예에서, 제1 및 제2 전극 컨택홀(CT1_3, CT2_3)은 제2 유기 평탄층(410_3)의 측벽(410SS_3)으로 구성된 제2 홀(HA2_3)과 동일할 수 있다. 따라서, 제1 전극 컨택홀(CT1_1) 및 제2 전극 컨택홀(CT2_1)을 통해 하부의 제3 도전층(140)과 전기적으로 연결되는 제1 전극(210) 및 제2 전극(220)은 제2 홀(HA2_3)을 구성하는 제2 유기 평탄층(410_3)의 측벽(410SS_3)에 접촉하되, 제1 유기 평탄층(165)의 측벽(165SS) 및 패시베이션층(164)의 측벽(164SS)에는 접촉하지 않을 수 있다.
한편, 제1 홀(HA1_3)을 구성하는 패시베이션층(164)의 측벽(164SS) 및 제1 유기 평탄화층(165)의 측벽(165SS)의 제1 경사각(θ1)은 제2 홀(HA2_3)을 구성하는 제2 유기 평탄화층(410_3)의 측벽(410SS_3)의 제2 경사각(θ2)과 상이할 수 있다. 예시적인 실시예에서, 유기층(410)이 고각 유기 물질을 포함함으로써, 제2 유기 평탄화층(410_3)의 측벽(410SS_3)의 제2 경사각(θ2)은 제1 유기 평탄화층(165)의 측벽(165SS)의 제1 경사각(θ1)보다 클 수 있다. 또한, 동일한 공정을 통해 형성되는 제2 유기 평탄화층(410_3)의 측벽(410SS_3)의 제2 경사각(θ2)은 제1 뱅크(420)의 측벽의 제3 경사각(θ3)과 동일할 수 있다. 예를 들어, 제1 경사각(θ1)은 60° 미만의 범위를 가질 수 있고, 바람직하게 45° 이하의 범위를 가질 수 있다. 또한, 제2 및 제3 경사각(θ2, θ3)은 각각 60° 이상의 범위를 가질 수 있다.
도 30은 다른 실시예에 따른 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다. 도 31은 또 다른 실시예에 따른 제1 전극 컨택홀을 구성하는 제1 홀 및 제2 홀의 주변 영역을 나타낸 평면 배치도이다. 도 30 및 도 31은 제1 홀(HA1) 및 제2 홀(HA2)의 다양한 평면 구조를 예시하고 있다.
구체적으로, 도 30을 참조하면, 제1 홀(HA1) 및 제2 홀(HA2)은 평면상 닮은꼴의 형상을 가질 수 있다. 예를 들어, 제1 홀(HA1) 및 제2 홀(HA2)은 평면상 사각형 형상을 가질 수 있다. 도면에서는, 평면상 제1 홀(HA1)의 크기가 제2 홀(HA2)의 크기보다 작은 것을 도시하였으나, 이에 제한되지 않는다. 예를 들어, 평면상 제1 홀(HA1)의 크기는 제2 홀(HA2)의 크기와 동일할 수도 있고, 제1 홀(HA1)의 크기는 제2 홀(HA2)의 크기보다 크게 형성될 수도 있다.
이어, 도 31을 참조하면, 제1 홀(HA1) 및 제2 홀(HA2)은 평면상 다른 형상을 가질 수 있다. 예를 들어, 제1 홀(HA1)은 평면상 원 형상을 가지고, 제2 홀(HA2)은 평면상 사각형 형상을 가질 수 있다. 제1 홀(HA1)의 평면 형상과 제2 홀(HA2)의 평면 형상이 상이한 경우에도, 제1 홀(HA1)의 평면 크기와 제2 홀(HA2)의 평면 크기는 다양하게 변형될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
VDL: 제1 전압 라인
VSL: 제2 전압 라인
T1, T2, T3: 제1 내지 제3 트랜지스터
110: 제1 도전층
130: 제2 도전층
140: 제3 도전층
164: 패시베이션층
165: 제1 유기 평탄화층
400: 유기층
410: 제2 유기 평탄화층
420: 제1 뱅크
421: 제1 서브 뱅크
422: 제2 서브 뱅크
210: 제1 전극
220: 제2 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 제1 트랜지스터와 전기적으로 연결되는 도전 패턴을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제1 유기 평탄화층;
    상기 제1 유기 평탄화층 상에 배치된 유기층으로서, 제1 높이를 갖는 제1 뱅크 및 상기 제1 높이보다 낮은 제2 높이를 가지는 제2 유기 평탄화층을 포함하는 유기층;
    상기 유기층 상에 배치된 제1 전극;
    상기 유기층 상에 배치되며, 상기 제1 전극과 이격 배치된 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 발광 소자를 포함하되,
    상기 제1 유기 평탄화층은 상기 제1 유기 평탄화층을 관통하여 상기 도전 패턴을 노출하는 제1 홀을 포함하고,
    상기 제2 유기 평탄화층은 상기 제2 유기 평탄화층을 관통하여 상기 도전 패턴을 노출하는 제2 홀을 포함하며,
    상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽과 상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽은 상호 정렬되지 않는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 홀은 상기 제1 홀의 적어도 일부 영역과 상기 기판의 두께 방향으로 중첩되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 홀의 직경은 상기 제1 홀의 직경보다 작은 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 유기 평탄화층은 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽 및 상기 제1 유기 평탄화층의 상면을 덮도록 배치되는 표시 장치.
  5. 제3 항에 있어서,
    상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽의 경사각은 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽의 경사각보다 큰 표시 장치.
  6. 제3 항에 있어서,
    상기 제1 전극은 상기 제2 홀을 통해 상기 도전 패턴과 전기적으로 연결되는 표시 장치.
  7. 제2 항에 있어서,
    상기 제2 홀의 직경은 상기 제1 홀의 직경보다 큰 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽은 상기 제1 유기 평탄화층의 상면 상에 배치되는 표시 장치.
  9. 제7 항에 있어서,
    상기 제1 전극은 상기 제1 홀 및 상기 제2 홀을 통해 상기 도전 패턴과 전기적으로 연결되는 표시 장치.
  10. 제7 항에 있어서,
    상기 제2 홀은 상기 제1 홀 및 상기 제1 유기 평탄화층의 상면의 일부를 노출하는 표시 장치.
  11. 제2 항에 있어서,
    상기 제2 홀의 직경과 상기 제1 홀의 직경은 동일한 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 홀은 평면상 상기 제1 홀로부터 일 방향으로 틀어져 배치되는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽의 경사각과 상기 제2 홀을 정의하는 상기 제2 유기 평탄화층의 측벽의 경사각은 상이한 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 전극은 상기 도전 패턴을 노출하는 전극 컨택홀을 통해 상기 도전 패턴과 전기적으로 연결되는 표시 장치.
  15. 제14 항에 있어서,
    상기 전극 컨택홀은 상기 제1 홀 또는 상기 제2 홀에 의해 구성되는 표시 장치.
  16. 제1 항에 있어서,
    상기 유기층은 상기 제1 유기 평탄화층의 상면에 직접 배치되는 표시 장치.
  17. 제1 항에 있어서,
    상기 제1 유기 평탄화층 상에 배치되며 상기 도전 패턴을 노출하는 제3 홀을 포함하는 패시베이션층을 더 포함하되,
    상기 유기층은 상기 패시베이션층 상에 배치되는 표시 장치.
  18. 제17 항에 있어서,
    상기 제3 홀을 정의하는 상기 패시베이션층의 측벽은 상기 제1 홀을 정의하는 상기 제1 유기 평탄화층의 측벽과 나란하게 정렬되는 표시 장치.
  19. 제1 항에 있어서,
    상기 기판 상에 배치되고 커패시터 제1 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되고 상기 커패시터 제1 전극과 상기 기판의 두께 방향으로 중첩하는 커패시터 제2 전극을 포함하는 제3 도전층; 및
    상기 제3 도전층 상에 배치되는 층간 절연막을 더 포함하되,
    상기 제1 도전층은 상기 층간 절연막 상에 배치되며,
    상기 제1 도전층은 상기 커패시터 제1 전극 및 상기 커패시터 제2 전극과 상기 기판의 두께 방향으로 중첩하는 커패시터 제3 전극을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 전극과 상기 커패시터 제3 전극 사이에는 상기 제1 유기 평탄화층 및 상기 제2 유기 평탄화층이 개재되는 표시 장치.
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