KR20220086484A - 반도체 장치의 제조 방법 및 기판 처리 장치 - Google Patents

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유타카 모토야마
히로아키 이케가와
사토시 다카기
다이스케 스즈키
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도쿄엘렉트론가부시키가이샤
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Abstract

DED 프로세스를 반복하지 않고, 보텀업 성막에 의해 보이드를 발생시키지 않고 실리콘막을 오목부 내에 매립할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공한다.
표면에 오목부가 마련된 기판에 실리콘 함유 가스를 공급하고, 상기 오목부 내에 아몰퍼스 실리콘막을 퇴적시키는 공정과,
상기 기판에 에칭 가스를 공급하고, 상기 오목부 내의 저부 상에 상기 아몰퍼스 실리콘막을 남기도록 상기 아몰퍼스 실리콘막을 에칭하는 공정과,
상기 기판에 디클로로실란을 공급하고, 상기 아몰퍼스 실리콘막 상에 실리콘막을 퇴적시키는 공정을 갖는다.

Description

반도체 장치의 제조 방법 및 기판 처리 장치 {MANUFACTURING METHOD FOR SEMICONDUCTOR APPARATUS AND SUBSTRATE PROCESSING APPARATUS}
본 발명은 반도체 장치의 제조 방법 및 기판 처리 장치에 관한 것이다.
종래부터, 표면에 오목부가 형성된 피처리체에 실리콘을 함유하는 성막 가스를 공급하여 오목부 내에 실리콘막을 형성하는 공정과, 실리콘막을 에칭하기 위한 할로겐 가스와, 할로겐 가스에 의한 에칭 후의 실리콘막의 표면 거칠음을 억제하기 위한 거칠음 억제 가스를 포함하는 처리 가스를 피처리체에 공급하고, 또한 처리 가스에 근지(根地) 에너지를 부여하여 활성화시켜 에칭을 행하고, 오목부의 개구 폭을 확대하는 공정을 반복하여, 오목부 내에 실리콘막을 충전하는 반도체 장치의 제조 방법이 알려져 있다(예를 들어, 특허문헌 1 참조). 이러한 매립 방법은 성막(Deposition)과 에칭(Etching)을 반복하는 점에서, DED(Deposition Etch Deposition) 프로세스라고 불리고 있다.
일본 특허 공개 제2017-228580호 공보
DED 프로세스를 반복하지 않고, 보텀업 성막에 의해 보이드를 발생시키지 않고 실리콘막을 오목부 내에 매립할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공한다.
상기 목적을 달성하기 위해, 본 발명의 일 양태에 관한 반도체 장치의 제조 방법은, 표면에 오목부가 마련된 기판에 실리콘 함유 가스를 공급하고, 상기 오목부 내에 아몰퍼스 실리콘막을 퇴적시키는 공정과,
상기 기판에 에칭 가스를 공급하고, 상기 오목부 내의 저부 상에 상기 아몰퍼스 실리콘막을 남기도록 상기 아몰퍼스 실리콘막을 에칭하는 공정과,
상기 기판에 디클로로실란을 공급하고, 상기 아몰퍼스 실리콘막 상에 실리콘막을 퇴적시키는 공정을 갖는다.
본 발명에 따르면, DED 프로세스를 반복하지 않고 오목부 내에 실리콘막을 매립할 수 있다.
도 1은 본 개시의 실시 형태에 관한 기판 처리 장치를 도시한 도면이다.
도 2는 웨이퍼(W)의 표면에 형성된 오목부의 형상의 일례를 도시한 도면이다.
도 3은 일반적인 종래의 DED 프로세스의 일례를 도시한 도면이다.
도 4는 도 3보다는 개선된 종래의 선택 성장 방법을 설명하기 위한 도면이다.
도 5는 도 4에 대응시킨 TEM 화상에 기초한 도면이다.
도 6은 본 개시의 실시 형태에 관한 반도체 장치의 제조 방법의 일례를 설명하기 위한 도면이다.
도 7은 본 개시의 실시 형태에 관한 반도체 장치의 제조 방법의 일례를 설명하기 위한 도 6에 대응하는 TEM 화상에 기초한 도면이다.
도 8은 본 실시 형태에 관한 반도체 장치의 제조 방법을 실시한 실시 결과를 나타낸 TEM 화상에 기초한 도면이다.
도 9는 종래의 반도체 장치의 제조 방법의 문제점을 도시한 도면이다.
도 10은 도 4 및 도 5에 있어서 설명한 종래의 DED 프로세스와 본 실시 형태에 관한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치의 핀의 상태를 비교한 도면이다.
이하, 도면을 참조하여, 본 발명을 실시하기 위한 형태의 설명을 행한다.
도 1은, 본 개시의 실시 형태에 관한 기판 처리 장치를 도시한 도면이다. 본 실시 형태에서는, 기판 처리 장치를 종형 열처리 장치로서 구성한 예에 대하여 설명한다. 또한, 본 개시에 관한 기판 처리 장치는, 종형 열처리 장치에 한정되지 않고, 성막과 에칭을 교호로 행할 수 있는 여러 가지 기판 처리 장치에 적용할 수 있다. 적용 가능한 기판 처리 장치에는, 매엽식 기판 처리 장치나, 세미 배치식의 기판 처리 장치도 포함된다. 본 실시 형태에 있어서는, 기판 처리 장치를 종형 열처리 장치로서 구성한 예를 들어 설명한다.
종형 열처리 장치는 반도체 장치의 논리 소자를 기판인 웨이퍼(W)에 형성하기 위해, DED 프로세스를 행한다. 즉, 성막 처리 및 에칭 처리를 웨이퍼(W)에 대하여 행한다. 이 성막 처리는 열 CVD(Chemical Vapor Deposition)에 의한 처리이고, 에칭 처리는 에칭 가스에 열 에너지를 공급하여 행해지는 반응성 가스 에칭이다.
또한, 제조하는 논리 소자는, 종래부터 제조되고 있는 논리 소자에 더하여, 예를 들어 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 다음 세대의 트랜지스터인 FinFET 등을 사용한 논리 소자가 포함된다.
종형 열처리 장치는, 긴 변 방향이 수직 방향을 향해진 대략 원통상의 진공 용기인 반응관(11)을 구비하고 있다. 반응관(11)은, 내부관(12)과, 당해 내부관(12)을 덮음과 함께 내부관(12)과 일정한 간격을 갖도록 형성된 천장이 있는 외부관(13)으로 구성된 이중관 구조를 갖는다. 내부관(12) 및 외부관(13)은 내열 재료, 예를 들어 석영에 의해 형성되어 있다. 반응관(11)은, 기판을 처리하는 폐쇄된 공간을 형성하기 때문에, 처리실이라고 칭해도 된다.
외부관(13)의 하방에는, 통 형상으로 형성된 스테인리스강(SUS)으로 이루어지는 매니폴드(14)가 배치되어 있다. 매니폴드(14)는, 외부관(13)의 하단과 기밀하게 접속되어 있다. 또한, 내부관(12)은, 매니폴드(14)의 내벽으로부터 돌출됨과 함께, 매니폴드(14)와 일체로 형성된 지지 링(15)에 지지되어 있다.
매니폴드(14)의 하방에는 덮개(16)가 배치되고, 보트 엘리베이터(10)에 의해 덮개(16)는 상승 위치와 하강 위치 사이에서 승강 가능하게 구성된다. 도 1에서는, 상승 위치에 위치하는 상태의 덮개(16)를 도시하고 있고, 이 상승 위치에 있어서 덮개(16)는, 매니폴드(14)의 하방측의 반응관(11)의 개구부(17)를 폐쇄하고, 반응관(11) 내를 기밀로 한다. 덮개(16)에는, 예를 들어 석영으로 이루어지는 웨이퍼 보트(3)가 적재되어 있다. 웨이퍼 보트(3)는, 기판으로서 처리되는 다수매의 웨이퍼(W)를, 수직 방향으로 소정의 간격을 두고 수평으로 보유 지지 가능하게 구성되어 있다. 반응관(11)의 주위에는, 반응관(11)을 둘러싸도록 단열체(18)가 마련되고, 그 내벽면에는, 예를 들어 가열부인 저항 발열체로 이루어지는 히터(19)가 마련되어 있어, 반응관(11) 내를 가열할 수 있다.
매니폴드(14)에 있어서, 상기 지지 링(15)의 하방측에는, 처리 가스 도입관(21) 및 퍼지 가스 도입관(31)이 삽통되고, 각 가스 도입관(21, 31)의 하류단은, 내부관(12) 내의 웨이퍼(W)에 가스를 공급할 수 있도록 배치되어 있다. 예를 들어 처리 가스 도입관(21)의 상류측은 분기하여 분기로(22A 내지 22E)를 형성하고, 분기로(22A 내지 22E)의 각 상류단은, 디이소프로필아미노실란(DIPAS) 가스의 공급원(23A), 디실란(Si2H6) 가스의 공급원(23B), 모노아미노실란(SiH4) 가스의 공급원(23C), 염소(Cl2) 가스의 공급원(23D), 디클로로실란(SiH2Cl2, Dichlorosilane, 이하 「DCS」라고 칭해도 되는 것으로 함) 가스의 공급원(23E)에 접속되어 있다. 그리고 분기로(22A 내지 22E)에는, 각각 가스 공급 기구(24A 내지 24E)가 개재 설치되어 있다. 가스 공급 기구(24A 내지 24E)는 각각 밸브나 매스 플로우 컨트롤러를 구비하고 있고, 가스 공급원(23A 내지 23E)으로부터 처리 가스 도입관(21)으로 공급되는 처리 가스의 유량을 각각 제어할 수 있도록 구성되어 있다.
DIPAS 가스는, 웨이퍼(W)의 표면에 형성된 산화실리콘막의 표면에 제1 시드층을 형성하기 위한 시드층 형성용 가스이며, 가스 공급원(23A) 및 가스 공급 기구(24A)는 DIPAS 가스 공급부를 구성한다.
Si2H6 가스는, 제1 시드층의 표면에 제2 시드층을 형성하기 위한 시드층 형성용 가스이며, 가스 공급원(23B) 및 가스 공급 기구(24B)는 Si2H6(디실란) 가스 공급부를 구성한다.
또한, Si2H6 가스는, 제2 시드층 상에 아몰퍼스 실리콘막을 더 퇴적시키기 위한 실리콘 함유 가스로서 사용해도 된다. 상세는 후술한다.
DIPAS 가스 공급부 및 디실란 가스 공급부는, 시드층을 형성하기 위한 가스 공급부이므로, 시드층 형성 가스 공급부라고 칭해도 된다.
또한, 본 실시 형태에서는, 시드층 형성용 가스를 2종류 사용하는 예를 들어 설명하고 있지만, 시드층 형성용 가스는 어느 1종류여도 된다. 또한, 시드층이 이미 형성된 웨이퍼(W) 상에 성막을 행하는 경우에는, 시드층 형성 가스 공급부는 없어도 된다. 또한, 시드층 형성 가스 공급부를 사용하는 경우라도, DIPAS 가스 및 Si2H6 가스 이외의 가스를 사용해도 된다. 이와 같이, 일례로서 예시하는 DIPAS 가스 공급부 및 디실란 가스 공급부, 또한 시드층 형성 가스 공급부는, 필요에 따라 마련하도록 해도 된다.
SiH4 가스는, 시트층이 형성된 웨이퍼(W)에 실리콘(Si)막을 성막하기 위한 성막 가스이며, 가스 공급원(23C) 및 가스 공급 기구(24C)는 실리콘 함유 가스 공급부를 구성한다. 또한, 실리콘 함유 가스는, 성막에 사용되는 가스이기 때문에, 실리콘 함유 가스 공급부를 성막 가스 공급부라고 칭해도 된다.
Cl2 가스는 Si막을 에칭하기 위한 에칭 가스이며, 가스 공급원(23D), 가스 공급 기구(24D)는 염소 가스 공급부를 구성한다. 또한, 염소 가스는 에칭 가스로서 공급되므로, 염소 가스 공급부를 에칭 가스 공급부라고 칭해도 된다.
DCS 가스는, 보텀업 성막, 즉 오목부 내에 실리콘막을 매립하는 성막을 행하기 위한 실리콘 함유 가스이다. 가스 공급원(23E) 및 가스 공급 기구(24E)는 DCS 가스 공급부를 구성한다. 또한, DCS 가스는, 매립 성막에 사용되는 가스이기 때문에, DCS 가스 공급부를 매립 가스 공급부라고 칭해도 된다.
또한, 퍼지 가스 도입관(31)의 상류측은, 퍼지 가스인 질소(N2) 가스의 공급원(32)에 접속되어 있다. 퍼지 가스 도입관(31)에는, 가스 공급 기구(33)가 개재 설치되어 있다. 가스 공급 기구(33)는 가스 공급 기구(24A 내지 24E)와 마찬가지로 구성되며, 도입관(31)의 하류측으로의 퍼지 가스의 유량을 제어한다.
또한 매니폴드(14)에는, 지지 링(15)의 상방에 있어서의 측면에 배기구(25)가 개구되어 있고, 내부관(12)에서 발생한 배기 가스 등은 내부관(12)과 외부관(13) 사이에 형성된 공간을 통하여 당해 배기구(25)에 배기된다. 배기구(25)에는 배기관(26)이 기밀하게 접속되어 있다. 배기관(26)에는, 그 상류측으로부터 밸브(27)와 진공 펌프(28)가 이 순으로 개재 설치되어 있다. 밸브(27)의 개방도가 조정됨으로써, 반응관(11) 내의 압력이 원하는 압력으로 제어된다.
종형 열처리 장치에는, 컴퓨터에 의해 구성된 제어부(30)가 마련되어 있고, 제어부(30)는 프로그램을 구비하고 있다. 이 프로그램은, 웨이퍼(W)에 대하여 후술하는 일련의 처리 동작을 행할 수 있도록, 종형 열처리 장치(1)의 각 부에 제어 신호를 출력하여, 당해 각 부의 동작을 제어할 수 있도록 스텝군이 짜여져 있다. 구체적으로는, 보트 엘리베이터(10)에 의한 덮개(16)의 승강, 히터(19)의 출력(즉 웨이퍼(W)의 온도), 밸브(27)의 개방도, 가스 공급 기구(24A 내지 24C, 33)에 의한 각 가스의 반응관(11) 내로의 공급 유량 등이 제어되도록 제어 신호가 출력된다. 이 프로그램은 예를 들어 하드 디스크, 플렉시블 디스크, 콤팩트 디스크, 마그네트 옵티컬 디스크(MO), 메모리 카드 등의 기억 매체에 저장된 상태로 제어부(30)에 저장된다.
도 2는, 웨이퍼(W)의 표면에 형성된 오목부의 형상의 일례를 도시한 도면이다. 도 2에 도시되는 바와 같이, 웨이퍼(W)의 표면에는 실리콘(Si)층(41)이 마련되어 있다. Si층(41)의 표층은 산화되어 있고, 산화실리콘막(43)이 형성되어 있다. 또한, 깊이 D, 개구 폭 S의 오목부(42)가 형성되어 있다. 오목부(42)는, 예를 들어 트렌치나 스루홀로서 형성되지만, 움푹 패인 형상이라면, 형상은 특별히 상관없다.
도 2에 있어서, 오목부(42)의 애스펙트비는 D/S로 된다. 오목부의 애스펙트비는, 예를 들어 2 이상이다.
우선, 도 2와 같은 오목부(42)에, DED 프로세스를 적용하여 오목부(42)에 실리콘막을 매립하는 경우의 일반적인 방법에 대하여 설명한다.
도 3은, 일반적인 종래의 DED 프로세스의 일례를 도시한 도면이다.
도 3의 (a)는, 표면에 오목부(42)를 갖는 웨이퍼(W)의 표면에 시드층(44)을 형성하는 시드층 형성 공정을 도시한 도면이다. 시드층 형성 공정에 있어서는, 표면의 산화실리콘막(43)의 표면에 얇은 실리콘막이 시드층(44)으로서 형성된다. 시드층(44)의 형성에는, 예를 들어 Si2H6이 성막 가스로서 사용된다.
도 3의 (b)는, 1회째의 성막 공정을 도시한 도면이다. 1회째의 성막 공정에서는, 예를 들어 SiH4 가스가 성막 가스로서 사용되어, 웨이퍼(W)의 표면에 형성되고, 오목부(42) 내에 실리콘막(45)이 퇴적된다.
도 3의 (c)는, 에칭 공정의 일례를 도시한 도면이다. 에칭 공정에서는, 성막한 실리콘막(45)을 에칭하고, 개구 폭을 확대하여 상단부가 막히지 않도록 한다. 그리고, V자의 단면을 실리콘막(45)에 형성한다.
도 3의 (d)는, 2회째의 성막 공정이다. 2회째의 성막 공정에서는, V자 형상으로 된 실리콘막(45) 상에 새로운 실리콘막(45a)을 퇴적시키고, 오목부(42)의 전체에 실리콘막(45, 45a)을 충전한다.
이러한 매립 방법이 DED 프로세스인데, 고애스펙트비의 오목부(42)에 대해서는, 1회의 DED 프로세스로 반드시 오목부(42) 내를 매립하는 것은 아니며, DED 프로세스의 반복이 필요하게 되는 경우가 많이 있었다. 그렇게 되면, 프로세스 시간이 길어진다고 하는 문제도 발생하였다.
이에 비해, SiH4와 DCS를 병행하여 기판에 공급하고, 실리콘 산화막 상에서의 인큐베이션 타임(실리콘 함유 가스를 공급하고 나서 실제로 성막이 개시될 때까지의 시간)이 끝나기 전에 에칭 가스를 공급하여 인큐베이션 타임을 리셋하고, 선택 성장을 행한다고 하는 방법이 제안되었다.
도 4는, 도 3보다는 개선된 종래의 선택 성장 방법을 설명하기 위한 도면이다. 도 5는, 도 4에 대응시킨 TEM 화상에 기초한 도면이다. 도 4를 중심으로 설명하지만, 도 5를 적절하게 참조함으로써 실제의 상태를 파악할 수 있다.
도 4의 (a) 및 도 5의 (a)는, 웨이퍼(W)에 형성된 오목부(42)의 형상을 도시하는 단면도이다. 웨이퍼(W)의 표면에는 실리콘 산화막(43)이 형성되고, 또한 시드층(44)은 이미 형성되어 있는 것으로 한다.
도 4의 (b) 및 도 5의 (b)는, 제1 성막 공정을 도시한 도면이다. 제1 성막 공정에 있어서는, 실리콘 함유 가스(예를 들어 SiH4 가스)를 공급하고, 컨포멀한 실리콘막(45)을 오목부(42) 내 및 웨이퍼(W)의 표면 상에 퇴적시킨다.
도 4의 (c) 및 도 5의 (c)는, 제1 에칭 공정을 도시한 도면이다. 제1 에칭 공정에 있어서는, 웨이퍼(W)에 에칭 가스(예를 들어 염소)를 공급하고, 오목부(42) 내의 저면에 실리콘막(45)이 남도록 에칭 가스를 행한다. 웨이퍼(W) 및 실리콘막(45)의 표면에는, 에칭 가스(46)가 잔류한다.
도 4의 (d) 및 도 5의 (d)는, 제2 성막 공정을 도시한 도면이다. 제2 성막 공정에서는, SiH4와 DCS가 공급되고, 실리콘막(45) 상에 또 새로운 실리콘막(45a)이 퇴적된다.
도 4의 (e) 및 도 5의 (e)는, 에칭 가스의 간헐적인 공급 공정이다. 여기서는, 실리콘막(45a)을 에칭한다고 하는 것보다, 실리콘막(45a) 상 및 웨이퍼(W) 상의 인큐베이션 타임을 리셋하기 위해 에칭 가스가 공급된다.
도 4의 (f) 및 도 5의 (f)는, 선택 성장 공정을 도시한 도면이다. 선택 성장 공정에서는, 실리콘막(45a) 상에 새롭게 실리콘막(45b)이 퇴적된다.
도 4의 (e) 및 도 5의 (e)와 도 4의 (f) 및 도 5의 (f)로 이루어지는 사이클을 반복함으로써, 실리콘막(45b)을 선택 성장시켜, 보텀업적인 매립 성막을 행한다. 이에 의해, 확실하게 보텀업 성막을 행할 수 있고, 보이드를 발생시키지 않고 오목부(42)에 실리콘막(45, 45a, 45b)을 충전시킬 수 있다.
도 4의 (g) 및 도 5의 (g)는, 매립 공정의 완료 및 종반 단계를 도시한 도면이다. 오목부(42) 내에 실리콘막(45, 45a 내지 45c)이 매립되고, 보이드도 발생하고 있지 않다.
이와 같이, 에칭 가스를 인큐베이션 타임의 리셋에 사용하여, 실리콘막(45, 45a 내지 45c)을 선택 성장시킬 수 있고, 오목부(42) 내의 매립 성능을 향상시킬 수 있었다. 그러나. DE 프로세스의 반복이 있기 때문에, 프로세스 시간이 길다고 하는 문제는 해결되지 않았다.
그래서, 본 개시에서는 DE 프로세스의 반복을 없애고, 보텀업으로 실리콘막을 선택 성장시키는 반도체 장치의 제조 방법 및 기판 처리 장치를 제안한다.
도 6은, 본 개시의 실시 형태에 관한 반도체 장치의 제조 방법의 일례를 설명하기 위한 도면이다. 도 7은, 본 개시의 실시 형태에 관한 반도체 장치의 제조 방법의 일례를 설명하기 위한 도 6에 대응하는 TEM 화상에 기초한 도면이다. 도 6을 중심으로 본 개시의 실시 형태에 관한 반도체 장치의 제조 방법의 일례를 설명하지만, 실제의 상태를 도 7에 대응시켜 나타낸다. 또한, 장치 구성을 도시한 도 1을 적절하게 참조한다.
처음에, 도 2에서 설명한 웨이퍼(W)가 도시하지 않은 반송 기구에 의해 웨이퍼 보트(3)로 반송되어 보유 지지된다. 그 후, 웨이퍼 보트(3)가 하강 위치에 위치하는 덮개(16) 상에 배치된다. 그리고 덮개(16)가 상승 위치를 향하여 상승하여, 웨이퍼 보트(3)가 반응관(11) 내에 반입되고, 덮개(16)에 의해 반응관(11)의 개구부(17)가 폐쇄되어, 당해 반응관(11) 내가 기밀로 된다. 계속해서, 반응관(11) 내에 퍼지 가스의 공급이 행해짐과 함께 반응관(11) 내가 배기되어 소정의 압력의 진공 분위기로 됨과 함께, 히터(19)에 의해 웨이퍼(W)가 소정의 온도로 되도록 가열된다. 이때의 온도는, 웨이퍼(W) 상에 실리콘막을 퇴적시키는 데 적합한 소정의 성막 온도로 설정된다. 또한, 히터(19)의 온도 제어는, 제어부(30)가 행하도록 해도 된다.
예를 들어, SiH4 가스를 성막 가스로서 사용하는 경우에는, 440 내지 530℃의 범위 내이다.
도 6의 (a) 및 도 7의 (a)는, 시드층 형성 공정의 일례를 도시한 도면이다.
웨이퍼(W)를 가열 후, 퍼지 가스의 공급이 정지하고, 반응관(11) 내에 DIPAS 가스가 공급된다. 이 DIPAS 가스가, 웨이퍼(W)의 산화실리콘막(43)의 표면에 퇴적되고, 산화실리콘막(43)을 피복하도록 시드층(44)이 형성된다(도시는 생략).
그 후, DIPAS 가스의 공급이 정지되고, 반응관(11) 내에 퍼지 가스가 공급되어, 반응관(11) 내로부터 DIPAS 가스가 퍼지된 후, 반응관(11) 내에 Si2H6 가스가 공급된다. 이 Si2H6 가스가 제1 시드층 상에 퇴적되어, 당해 제1 시드층을 피복하도록 제2 시드층이 형성된다. 그 후, Si2H6 가스의 공급이 정지되고, 반응관(11) 내에 퍼지 가스가 공급되어, 반응관(11) 내로부터 Si2H6 가스가 퍼지된다.
도 6의 (b) 및 도 7의 (b)는, 제1 성막 공정의 일례를 도시한 도면이다.
시드층 형성 공정 후, 퍼지 가스의 공급이 정지되고, 반응관(11) 내에 SiH4 가스가 공급된다. 도 6의 (b)에 도시되는 바와 같이, SiH4 가스는 제2 시드층 상에 퇴적되고, Si막(44)이 제2 시드층을 피복하도록 웨이퍼(W)의 표면 전체에 형성된다. 그리고, SiH4 가스의 퇴적이 계속되고, Si막(45)이 성장한다. 즉, Si막(45)의 막 두께가 상승한다. 그리고, 예를 들어 도 6의 (b)에 도시하는 바와 같이, 오목부(42a) 내의 상부측이 이 Si막(45)에 의해 폐색되기 전에, SiH4 가스의 공급이 정지된다. 이 단계에서 볼록부(42b)의 부분은, 실리콘막(45)의 대향 간격이 매우 좁아진다.
제1 성막 공정에서는, 실리콘막(45)의 대향 간격이, 대향하는 실리콘막(45)이 접촉하지 않는 범위에서, 가능한 한 좁아지도록 실리콘막(45)을 퇴적시키는 것이 바람직하다. 다음 에칭 공정에서, 오목부(42) 내의 저부 상의 실리콘막(45)이 남도록 에칭을 행하기 때문에, 에칭 가스가 오목부(42) 내의 저부에 도달하기 어렵게 하는 것이 바람직하기 때문이다. 또한, 대향하는 실리콘막(45)의 간격은, 예를 들어 10nm 내지 100nm이다.
또한, SiH2 가스 대신에 Si2H6 가스를 사용해도 된다. 이 경우에는, 시드층의 형성 공정에서부터, 제1 성막 공정을 연속해서 실시해도 된다.
제1 성막 공정에서, 아몰퍼스 실리콘막(45)이 오목부(42)의 내부 및 웨이퍼(W)의 표면에 형성된다.
상기 SiH4 가스 또는 Si2H6 가스의 공급 정지 후에, 반응관(11) 내에 퍼지 가스가 공급되고, 반응관(11) 내로부터 SiH4 가스 또는 Si2H6 가스가 퍼지된다.
도 6의 (c) 및 도 7의 (c)는, 제1 에칭 공정의 일례를 도시한 도면이다. 제1 에칭 공정에 있어서는, 처리 가스 도입관(21)에 가스 공급원(23D)으로부터 Cl2 가스가 공급되고, 반응관(11) 내의 웨이퍼(W)에 공급된다(도 1).
Cl2 가스는 실리콘막(45)의 에칭 가스이며, 반응관(11) 내에 있어서 가열되어 열 에너지가 공급됨으로써, Cl의 라디칼 등의 활성종을 발생시킨다. 이 활성종은 Si에 대한 반응성이 비교적 높기 때문에, 웨이퍼(W)의 오목부(42) 내의 하부에 도달할 때까지 오목부(42)의 외측 및 오목부(42) 내의 상부측의 Si와 반응하여 SiCl4(사염화규소)를 발생시키고, 실리콘막(45)이 에칭된다. 따라서, 오목부(42) 내의 하부측의 Si막(45)의 막 두께의 감소에 비하여, 오목부(42) 내의 상부측의 Si막(45)의 막 두께의 감소가 커지도록 에칭이 행해지고, 오목부(42) 내의 상부측의 개구 폭이 확대된다. 또한 1몰의 Cl2로부터 2몰의 Cl 라디칼이 생성된다. 즉 비교적 많은 활성종이 생성되기 때문에, 이 개구 폭의 확대를 비교적 큰 속도로 진행시킬 수 있다.
그때, 오목부(42) 내의 저부 상에 실리콘막(45)이 남도록, 공급 율속 모드의 조건 하에서 에칭 가스를 공급한다. 구체적으로는, 에칭 가스의 유량 및/또는 농도를 제어하여, 실리콘막(45)이 저부 상에만 남도록 제어한다. 즉, 오목부(42) 내의 상부 및 웨이퍼(W)의 표면으로부터는 실리콘막(45) 및 시드층(44)이 에칭에 의해 제거되어 실리콘 산화막(43)이 노출되지만, 오목부(42)의 저부 상에는 실리콘막(45)이 잔류하도록 에칭 가스를 공급한다. 또한, 오목부(42)의 상부와 웨이퍼(W)의 표면으로부터는 실리콘막(45)이 완전히 제거되고, 오목부(42)의 저부 상에만 실리콘막(45)이 잔류하는 것이 이상적이지만, 오목부(42)의 상부 및 웨이퍼의 표면에 약간 실리콘막(45)이 남아도, 주위의 실리콘 산화막(43)이 노출되어 있으면, 프로세스에 큰 영향은 없다. 그러나, 그곳으로부터 실리콘막이 성장하는 경우도 있을 수 있으므로, 오목부(42)의 저부 상 및 하부 이외는, 가능한 한 완전히 실리콘막(45) 및 시드층(44)을 제거한다.
또한, 에칭 가스를 공급 율속 모드로 하기 위해서는, 예를 들어 온도를 250℃ 이상이 되도록 설정한다.
도 6의 (d) 및 도 7의 (d)는, 제2 성막 공정의 일례를 도시한 도면이다. 제2 성막 공정에 있어서는, 디클로로실란 가스 공급원(23E)으로부터 DCS 가스를 공급하고, 에칭된 실리콘막(45) 상에 새로운 실리콘막(45a)을 퇴적시킨다. 그때, 오목부(42a) 내의 저부 상에만 아몰퍼스 실리콘막(45)이 존재하는 상태이기 때문에, 실리콘막(45a)은 상방을 향하여 선택 성장한다. 즉, 오목부(42)의 내부에 실리콘막(45a)이 보텀업 성장하여 매립되어 간다. 보텀업 성장하므로, 보이드는 발생하지 않고 오목부(42) 내에 실리콘막(45a)을 충전할 수 있다.
이후에는 제2 성막 공정을 계속하고, 오목부(42) 내에 실리콘막(45a)을 충전할 수 있다. 실리콘막(45a)은 폴리실리콘막이다. 따라서, 오목부(42) 내에 폴리실리콘막(45a)을 보이드를 발생시키지 않고 선택 성장시킬 수 있다.
모든 오목부(42a)의 매립이 종료되면, 반응관(11) 내의 온도를 저하시킨다. 프로세스 중에는 일정한 성막 온도로 유지되어 있었지만, 처리가 종료되면, 웨이퍼(W)를 취출하기 위해 반응관(11) 내의 온도를 저하시킨다. 이에 의해, 웨이퍼(W)가 강온한다.
계속해서, 덮개(16)가 하강하여 반응관(11)으로부터 웨이퍼 보트(3)가 반출된 후, 도시하지 않은 반송 기구에 의해 웨이퍼 보트(3)로부터 웨이퍼(W)가 취출되고, 1배치의 웨이퍼(W)의 처리가 종료된다. 처리 중은, 처리 온도를 일정하게 할 수 있으므로, 단시간에 매립 처리를 행할 수 있다.
이와 같이, 본 실시 형태에 관한 반도체 장치의 제조 방법에 따르면, 에칭 공정에서 오목부(42) 내의 저부 상에 아몰퍼스 실리콘막(45)을 남기도록 에칭함으로써, 오목부(42) 내에서 폴리실리콘막을 선택 성장시킬 수 있고, 보이드를 발생시키지 않고 오목부(42)를 매립할 수 있다.
도 8은, 본 실시 형태에 관한 반도체 장치의 제조 방법을 실시한 실시 결과를 나타낸 TEM 화상에 기초한 도면이다. 오목부(42) 내의 저부 상에 실리콘막(45a)이 퇴적되고, 오목부의 상부 및 웨이퍼(W)의 표면의 실리콘 산화막(43)이 노출된 상태가 도시되어 있다. 이와 같이, 도 8에 있어서, 보텀업 성장이 가능한 반도체 장치의 제조 방법인 것이 도시되어 있다.
도 9는, 종래의 반도체 장치의 제조 방법의 문제점을 도시한 도면이다. 도 9의 (a)는, 핀 벤딩(fin bending)의 발생 상태를 도시한 도면이다. 도 9의 (b)는, 핀 벤딩(fin bending)의 발생 상태를 보다 상세하게 도시한 도면이다.
도 9의 (a), (b)에 도시되는 바와 같이, 오목부(42)의 측벽, 또는 핀(47)의 측면에 실리콘막(45)이 퇴적되고, 좌우의 막 두께에 차가 있으면, 핀(47)이 절곡되어 버리는 핀 벤딩이라는 현상이 발생한다. 이것은, 성막이 끝나고 어닐링을 하였을 때 많이 발생한다. 오목부(42)의 저부 상에서 선택 성장하지 않고, 측벽에 실리콘막(45)이 퇴적되어 버리면, 가열하였을 때 실리콘막(45)의 수축에 의해 응력이 발생한다. 여기서, 좌우의 측벽의 실리콘막(45)의 퇴적량이 동등하면 문제가 없지만, 좌우의 퇴적량에 차가 있으면, 응력에 좌우의 차가 생겨, 핀(47)이 좌우로부터의 응력의 불균형에 의해 구부러져 버린다고 하는 문제가 발생한다.
도 10은, 도 4 및 도 5에 있어서 설명한 종래의 DED 프로세스와 본 실시 형태에 관한 반도체 장치의 제조 방법에 의해 제조된 반도체 장치의 핀의 상태를 비교한 도면이다.
도 10에 있어서, 상단이 종래의 DED 프로세스에 의한 핀의 상태를 도시하고, 하단이 본 실시 형태에 관한 반도체 장치의 제조 방법에 있어서의 핀의 상태를 도시하고 있다. 또한, 좌측이 성막 시, 우측이 어닐링 후의 상태를 도시하고 있다.
도 10의 좌측란에 도시되는 바와 같이, 성막 시에 있어서는, 종래의 DED 프로세스와 본 실시 형태에 관한 반도체 장치의 제조 방법에 있어서, 웨이퍼(W)의 휨 상태에 큰 차는 없다. 그러나, 종래의 DED 프로세스에서는, 실리콘막이 아몰퍼스 상태로 퇴적되지만, 본 실시 형태에 관한 반도체 장치의 제조 방법에서는, 폴리실리콘 상태로 퇴적되어 있으므로, 결정화가 끝난 상태로 퇴적되어 있다.
우측란을 보면 알 수 있는 바와 같이, 어닐링 후에는 종래의 DED 프로세스에서는, 웨이퍼(W)가 크게 휘어 버리지만, 본 실시 형태에 관한 반도체 장치의 제조 방법에서는, 성막 시와 휨 상태는 거의 변화하지 않는다.
이것은 고온에서 가열하면, 종래의 DED 프로세스의 실리콘막은 아몰퍼스 상태로 퇴적되어 있기 때문에, 수소가 빠져 실리콘막이 크게 수축하기 때문이다. 한편, 본 실시 형태에 관한 반도체 장치의 제조 방법으로 제조된 실리콘막은 폴리실리콘막이며, 결정화가 이루어져 있기 때문에, 가열해도 실리콘막의 상태는 바뀌지 않고, 웨이퍼(W)에 휨은 생기지 않는다.
이와 같이, 본 실시 형태에 관한 반도체 장치의 제조 방법 및 기판 처리 장치에 따르면, 핀 벤딩이 발생하지 않는 고품질의 실리콘막을 오목부 내에 보이드를 발생시키지 않고 매립할 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대하여 상세하게 설명하였지만, 본 발명은 상술한 실시 형태에 제한되지 않으며, 본 발명의 범위를 일탈하지 않고, 상술한 실시 형태에 다양한 변형 및 치환을 가할 수 있다.

Claims (11)

  1. 표면에 오목부가 마련된 기판에 실리콘 함유 가스를 공급하고, 상기 오목부 내에 아몰퍼스 실리콘막을 퇴적시키는 공정과,
    상기 기판에 에칭 가스를 공급하고, 상기 오목부 내의 저부 상에 상기 아몰퍼스 실리콘막을 남기도록 상기 아몰퍼스 실리콘막을 에칭하는 공정과,
    상기 기판에 디클로로실란을 공급하고, 상기 아몰퍼스 실리콘막 상에 실리콘막을 퇴적시키는 공정을 갖는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 오목부의 표면은 산화막으로 덮여 있고, 상기 아몰퍼스 실리콘막을 에칭하는 공정에 있어서, 상기 오목부 내의 저부 상 이외의 상기 산화막을 노출시키는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 산화막은 이산화실리콘막인, 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 아몰퍼스 실리콘막을 에칭하는 공정은, 상기 에칭 가스를 공급 율속 모드에서 상기 오목부 내의 저면까지 완전히 에칭하지 않도록 공급하여 행해지는, 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 공급 율속 모드는, 상기 에칭 가스의 유량 및 농도 중 적어도 하나를 제어함으로써 행해지는, 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 에칭 가스는 염소인, 반도체 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 오목부 내에 아몰퍼스 실리콘막을 퇴적시키는 공정에 있어서, 상기 실리콘 함유 가스는 모노실란 또는 디실란을 포함하는, 반도체 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 오목부 내에 아몰퍼스 실리콘막을 퇴적시키는 공정에 있어서, 상기 아몰퍼스 실리콘막을, 상기 오목부 내에서 대향면에 접촉하지 않는 범위 내에서, 상기 에칭 가스가 통과하기 어려워지는 개구 폭이 되도록 퇴적시키는, 반도체 장치의 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 아몰퍼스 실리콘막 상에 퇴적시키는 막은 폴리실리콘막인, 반도체 장치의 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 아몰퍼스 실리콘막 상에 실리콘막을 퇴적시키는 공정을, 상기 오목부 내에 상기 실리콘막이 충전될 때까지 행하는, 반도체 장치의 제조 방법.
  11. 처리실과,
    상기 처리실에 마련되고, 표면에 오목부가 형성된 기판을 보유 지지 가능한 기판 보유 지지 부재와,
    상기 기판에 실리콘 함유 가스를 공급하고, 상기 오목부 내에 아몰퍼스 실리콘막을 퇴적시키는 실리콘 함유 가스 공급부와,
    상기 기판에 에칭 가스를 공급하고, 상기 오목부 내의 저부 상에 상기 아몰퍼스 실리콘막을 남기도록 상기 아몰퍼스 실리콘막을 에칭하는 에칭 가스 공급부와,
    상기 기판에 디클로로실란을 공급하고, 상기 아몰퍼스 실리콘막 상에 실리콘막을 퇴적시키는 디클로로실란 공급부를 갖는, 기판 처리 장치.
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