KR20220080087A - 발광 다이오드 및 발광 다이오드 형성 방법 - Google Patents

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KR20220080087A
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bulk
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안드레아 피노스
사이먼 애쉬튼
사밀 미주어리
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플레세이 세미컨덕터스 리미티드
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Abstract

기판 상에 III족 질화물을 포함하는 제1반도체층을 형성하는 단계, 메사 구조를 형성하기 위해 제1반도체층의 일부를 선택적으로 제거하는 단계, 및 모놀리식 LED 구조를 형성하는 단계를 포함하는 발광 다이오드(LED:Light Emitting Diode) 전구체를 형성하는 방법. 이 방법에 따르면, 제1반도체층은 기판에 대한 제1반도체층의 반대쪽에 성장 표면을 갖는다. 이 방법에 따르면, 제1반도체층은 제1반도체층의 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 선택적으로 제거된다. 더 나아가, 모놀리식 LED 구조가 메사 표면 및 벌크 반도체 표면을 덮도록 제1반도체층의 성장 표면 상에 형성되고, 모놀리식 LED 구조는 복수의 층을 포함하고, 각 층은 제2반도체층, 제2반도체층 상에 제공되며, 광을 생성하도록 구성된 활성층, 및 활성층 상에 제공되는 p-형 반도체층을 포함하는 III족 질화물을 포함한다. 메사 표면을 덮는 p-형 반도체층의 제1부분과 벌크 반도체 표면을 덮는 p-형 반도체층의 제2부분 사이에 전위 장벽이 제공된다. 전위 장벽은 메사 표면을 덮는 p-형 반도체층의 제1부분을 둘러싼다.

Description

발광 다이오드 및 발광 다이오드 형성 방법
본 개시는 III족 질화물 반도체에 관한 것이다. 특히, 본 개시는 III족 질화물 반도체를 포함하는 발광 다이오드(LED: Light Emitting Diode)에 관한 것이다.
마이크로 LED 어레이는 일반적으로 크기가 100 Х 100 μm2 이하인 LED 어레이로 정의된다. 마이크로 LED 어레이는 스마트 워치, 헤드 웨어링 디스플레이, 헤드업 디스플레이, 캠코더, 뷰파인더, 다중 사이트 여기 소스 및 피코 프로젝터와 같은 다양한 장치에 사용하기에 적합한 마이크로 디스플레이/프로젝터의 자체 발광 부품이다.
마이크로 LED 어레이의 한 유형은 III족 질화물로 형성된 복수의 LED를 포함한다. III족 질화물 LED는 활성 발광 영역에서 예를 들어 GaN 및 그 합금과 InN 및 AlN을 포함하는 무기 반도체 LED이다. III족 질화물 LED는 기존의 대면적 LED, 예를 들어 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 훨씬 더 높은 전류 밀도에서 구동되고 더 높은 광출력 밀도를 방출할 수 있다. 결과적으로 주어진 방향으로 광원의 단위 면적당 방출되는 빛의 양으로 정의되는 더 높은 휘도(밝기)는 마이크로 LED를 고휘도가 필요하거나 그 혜택을 받는 애플리케이션에 적합하게 만든다. 예를 들어, 고휘도의 이점을 얻는 애플리케이션에는 고휘도 환경의 디스플레이 또는 프로젝터가 포함될 수 있다. 또한, III족 질화물 마이크로 LED 어레이는 다른 기존의 대면적 LED와 비교하여 lm/W(와트당 루멘)로 표현되는 비교적 높은 발광 효율을 갖는 것으로 알려져 있다. 그룹 III 질화물 마이크로 LED 어레이의 상대적으로 높은 발광 효율은 다른 광원에 비해 전력 사용량을 줄이고 마이크로 LED를 특히 휴대용 장치에 적합하게 만든다.
III족 질화물로부터 마이크로 LED, 특히 마이크로 LED 어레이를 형성하기 위한 한 가지 방법은 US-B-7,087,932에 기술된 바와 같은 선택적 영역 성장(SAG:selective area growth)이다. 선택적 영역 성장 기술에서 마스크는 버퍼층에 패터닝된다. 마스크의 재료는 성장 조건에서 추가 재료가 마스크 위에 직접 성장하지 않고 아래에 있는 버퍼 층 표면의 일부를 노출시키는 개구 내부에서만 성장하도록 하는 것이다. [0001] 방향을 따라 성장한 III족 질화물의 선택적 영역 성장의 또 다른 주목할만한 특징은 성장 온도, 압력 및 V/III 비율과 같은 성장 매개변수에 따라 (0001) 평면에 대한 경사면도 c-평면으로 알려진 것은 패터닝된 마스크의 개방 영역에 의해 정의된 바와 같이 c-평면 반도체의 성장 부분의 둘레 주위에서 얻어진다. 경사면은 일반적으로 섬유아연석(wurtzite) 결정의
Figure pct00001
또는
Figure pct00002
평면을 따라 배향되며 c 평면 표면(반극성 표면)과 비교하여 감소된 편광 필드를 나타낸다.
본 발명의 목적은 LED 전구체를 형성하기 위한 개선된 방법, 뿐만 아니라 선행 기술의 방법 및 어레이와 관련된 문제 중 적어도 하나를 해결하거나 적어도 상업적으로 유용한 대안을 제공하는 개선된 LED 전구체를 제공하는 것이다.
본 발명자들은 SAG 방법이 제조될 층/장치의 기하학적 구조에 크게 의존한다는 것을 깨달았다.
이와 같이, 상이한 마스크 기하학적 구조를 갖는 기판 상에서 동일한 SAG 제조 공정을 수행하는 것은 개구 크기의 국부적 변동으로 인한 도핑 프로파일 및 층 조성의 바람직하지 않은 국부적 변동을 초래할 수 있다. 또한, 레이아웃의 차이로 인해 서로 다른 기판에 대한 도핑 프로파일 및 층 조성에 변동이 있을 수 있다. 즉, SAG에 의해 형성된 LED 장치의 각 층에 대한 도핑 프로파일/합금 조성은 장치의 기하학적 구조에 따라 달라질 수 있다. 결과적으로 장치 또는 장치 배열의 작은 변화는 장치의 각 계층에 대한 SAG 공정을 다시 보정해야 할 수 있다.
더욱이, 본 발명자들은 SAG 공정 동안, 마스크층으로부터의 재료가 증착된 구조에 포함될 수 있다는 것을 깨달았다. 예를 들어, 마스킹 층 내의 요소는 제조 동안 SAG에 의해 성장된 재료로 확산되어 성장된 LED 구조의 바람직하지 않은 도핑을 초래할 수 있다. 특히, Si 또는 O(예를 들어, SiNx, SiO2)를 포함하는 마스킹 층은 SAG에 의해 성장된 III족 질화물 층을 위한 Si 또는 O 도펀트의 소스를 제공할 수 있다.
본 개시 내용의 제1측면에 따르면, 발광 다이오드 전구체를 형성하는 방법이 제공된다. 방법은:
(a) 기판 상에 III족 질화물을 포함하는 제1반도체층을 형성하되, 제1반도체층은 기판에 대한 제1반도체층의 반대 측에 성장 표면을 갖는, 단계;
(b) 제1반도체층의 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 제1반도체층의 일부를 선택적으로 제거하는 단계;
(c) 모놀리식 LED 구조가 메사 표면 및 벌크 반도체 표면을 덮도록 제1반도체층의 성장 표면 상에 모놀리식 LED 구조를 형성하는 단계를 포함하되, 모놀리식 LED 구조는 복수의 층을 포함하고, 각 층은 III족 질화물을 포함하며:
- 제2반도체층;
- 제2반도체층 상에 제공되고, 광을 생성하도록 구성된 활성층; 및
- 활성층 상에 제공되는 p-형 반도체층을 포함하되,
전위 장벽이, 메사 표면을 덮는 p-형 반도체층의 제1부분과 벌크 반도체 표면을 덮는 p-형 반도체층의 제2부분 사이에 제공되고, 전위 장벽은 메사 표면을 덮는 p-형 반도체층의 제1부분을 둘러싼다.
SAG 방법에서 단일 LED 구조는 버퍼 층의 노출된 부분에서 성장될 수 있다. 모놀리식 LED 구조는 마스크층으로 덮인 버퍼 층 부분에서 성장하지 않는다. 제1측면의 방법에서, 모놀리식 LED 구조는 마스크층의 존재 없이 기판 상에서 과성장된다. 이와 같이 모놀리식 LED 구조를 제조하는 방법은 마스크 없는 과성장 방법이다. 이에 따라, 제1반도체층의 성장면에 모놀리식 LED 구조가 형성된다. 따라서, 모놀리식 LED 구조의 층이 제1반도체층의 메사 표면 및 벌크 반도체 표면을 덮도록 성장 표면 상에 형성된다.
성장 표면에 형성된 메사 구조는 모놀리식 LED 구조의 기하학적 구조를 정의하는 데 도움이 된다. 따라서 알려진 SAG 방법과 달리 LED 구조의 선택적 성장을 위한 구멍을 정의하는 데 마스크층이 필요하지 않다. 오히려, 모놀리식 LED 구조는 메사 구조를 덮기 위해 성장 표면 위에 성장됩니다. 메사 구조를 덮음으로써, 형성된 모놀리식 LED 구조는 당업계에 공지된 SAG 방법에 의해 성장된 모놀리식 LED 구조와 유사한 경사면을 가질 수 있다.
유리하게는, 제1측면의 방법은 마스크층의 존재 없이 성장 표면 상에 모놀리식 LED 구조가 형성될 수 있게 한다. 따라서, 제1측면의 방법은 재료 재활용 및 마스크층 오염과 관련된 문제를 줄이거나 제거한다.
제1양태의 방법은 경사진 측벽에 의해 둘러싸인 실질적으로 평면인 상부 표면을 갖는 모놀리식 LED 구조를 초래한다는 것이 이해될 것이다. 이와 같이, 모놀리식 LED 구조는 실질적으로 사다리꼴 단면을 가질 수 있다. 사다리꼴 단면의 경사진 측벽이 더 많은 비율의 광을 LED 전구체의 발광 표면 쪽으로 향하게 할 수 있기 때문에 이러한 사다리꼴 단면은 증가된 광 추출 효율을 가질 수 있다.
또한, 제1측면의 방법은 메사 표면 및 벌크 반도체 표면을 포함하는 성장 표면을 가로질러 모놀리식 LED 구조의 층을 형성하는 것을 포함한다. 모놀리식 LED 구조의 층은 SAG와 유사한 제조 공정을 사용하여 형성될 수 있다. 그러나, 제1측면의 방법에서 모놀리식 LED 구조의 층이 전체 성장 표면에 걸쳐 형성된다(즉, 마스크층이 존재하지 않음). 따라서, 모놀리식 LED 구조의 층들의 형성은 형성될 LED 전구체의 기하학적 형태의 변화에 덜 민감하다. 결과적으로, LED 전구체를 형성하는 방법은 장치의 기하학적 구조가 변경될 때마다 모놀리식 LED 전구체의 층을 형성하기 위해 수행되는 보정 공정을 감소 또는 제거할 수 있다.
특히, 제1측면의 방법에서 LED 전구체의 기하학적 구조는 형성된 메사 구조의 기하학적 구조에 의해 영향을 받을 수 있다. 예를 들어, 사다리꼴 단면을 갖는 LED 전구체를 형성할 때, 메사 구조의 높이 및 표면적은 형성된 LED 전구체의 원하는 높이 및 표면을 제어하기 위해 변경될 수 있다. 이와 같이, 형성된 LED 전구체의 종횡비는 선택적 제거 단계를 사용하여 조정될 수 있다. 모놀리식 LED 구조가 메사 구조 위에 증착되는 후속 단계는 LED 전구체 종횡비에 관계없이 일정하게 유지될 수 있다. 대조적으로, SAG 공정에서 사다리꼴 단면 LED 구조의 종횡비에 대한 변경은 재보정될 증착 단계 중 하나 이상을 요구할 수 있다.
SAG 기술과 달리, 모놀리식 LED 구조는 벌크 반도체층 표면을 가로질름을 포함하여 성장 표면을 가로질러 성장된다는 것이 이해될 것이다. 메사 구조에 의해 정의된 모놀리식 LED 구조의 부분 내에 전하 캐리어를 가두기 위해 모놀리식 LED 구조의 p-형 층에 전위 장벽이 제공된다. p-형 층의 제1부분을 통해 흐르는 전하 캐리어를 제한하기 위해(즉, 메사 구조 내에 전하 캐리어를 가둠) p-형 층은 메사 표면을 덮는 p-형 반도체층의 제1부분과 벌크 반도체 표면을 덮는 p-형 반도체층의 제2부분 사이에 제공된다.
LED 전구체에서 "전구체"라는 용어에 의해, 설명된 LED 전구체는 빛의 방출을 허용하는 것과 같은 LED에 대한 전기 접점이나 관련 회로를 반드시 포함하지 않는다는 점에 유의해야 한다. 물론, 제1측면의 LED 전구체를 형성하는 방법은 추가적인 전기 접점 및 관련 회로의 추가를 배제하지 않는다. 이와 같이 본 개시에서 전구체라는 용어의 사용은 최종 제품(즉, LED, LED 어레이 등)을 포함하는 것으로 의도된다.
일부 실시예에서, 제1반도체층은 n-형 도핑된 반도체층일 수 있다. 즉, 제1반도체층은 전자 도너 도펀트를 포함할 수 있다.
일부 실시예에서, 제2반도체층은 n-형 도핑된 반도체층일 수 있다. 제1반도체층이 n-형 도핑된 반도체층을 포함하는 일부 실시예에서, 제2반도체층은 더 낮은 밀도의 전자 도너를 포함할 수 있다.
대안적으로, 일부 실시예에서, 제2반도체층은 도핑되지 않은 III족 질화물을 포함한다. 제2반도체층을 도핑되지 않은 층(즉, 임의의 의도적 도핑을 포함하지 않음)(또는 더 낮은 전하 캐리어 밀도)으로 제공함으로써, LED 구조의 측벽 영역에서 생성된 모놀리식 LED 구조의 저항이 증가될 수 있다. 따라서, 전하 캐리어는 메사 구조에 그리고 메사 표면에 제공된 복수의 층을 통해 더 효율적으로 제한될 수 있어, LED의 효율을 증가시킬 수 있다.
일부 실시양태에서, 제2반도체층은 제1반도체층의 메사 표면 상의 제2반도체층의 일부와 제1반도체층의 벌크 반도체 표면 상의 제2반도체층의 일부 사이에서 연장되는 경사진 측벽을 제공하도록 성장 표면 상에 형성된다. 따라서, 제2반도체층은 메사 표면을 포함하고 LED의 활성층이 형성될 수 있는 경사 측벽에 의해 둘러싸인 III족 질화물 반도체층을 제공하기 위해 제1반도체층의 메사 구조 상에서 과성장될 수 있다. 중요하게는, 이 구조는 마스크층이 없이 형성될 수 있다.
일부 실시예에서, 활성층은 제1파장의 광을 생성하도록 구성된다. 예를 들어, 활성층은 적어도 400 nm의 파장을 갖는 광을 생성하도록 구성될 수 있다. 이와 같이, 활성층은 LED 디스플레이에 사용하기에 적합한 가시광을 생성할 수 있다. 일부 실시예에서, 활성층은 700 nm 이하의 파장을 갖는 광을 생성할 수 있다. 일부 실시예에서, 활성층은 복수의 양자우물(다중 양자우물층)을 포함할 수 있다.
본 개시 내용의 실시예에 따르면, 메사 구조 내에 전하 캐리어를 가두기 위한 p-형 층의 전위 장벽이 다양한 방식으로 제공될 수 있다.
일부 실시양태에서, p-형 반도체층은 Al을 포함하고, 메사 표면을 덮는 p-형 반도체층의 제1부분보다 더 높은 농도의 Al이 p-형 반도체층의 측벽 부분에 통합되도록 형성됨으로써 p-형 반도체층의 제1부분과 p-형 반도체층의 제2부분 사이에 전위 장벽이 제공되도록 한다.
일부 실시예에서, 메사 구조를 덮는 p-형 반도체층의 제1부분을 둘러싸는 p-형 반도체층의 일부가 선택적으로 제거된다. 예를 들어, p-형 반도체층의 일부는 식각에 의해 선택적으로 제거될 수 있다. 일부 실시예에서, 선택적으로 제거되는 메사 구조를 둘러싸는 p-형 반도체층의 부분은 p-형 반도체층의 두께를 통해 부분적으로만 연장될 수 있다. 이와 같이, p-형 반도체층의 나머지 부분은 더 높은 저항을 갖는 상대적으로 얇은 섹션을 포함할 수 있고, 이에 의해 포텐셜 장벽을 제공할 수 있다. 일부 실시예에서, 선택적으로 제거되는 메사 구조를 둘러싸는 p-형 반도체층의 부분은 적어도 p-형 반도체층의 두께를 통해 연장될 수 있다. 따라서, 형성된 포텐셜 장벽은 결과적인 보이드에 의해 정의될 수 있거나, 보이드가 절연 재료에 의해 후속적으로 채워질 수 있다.
본 개시 내용의 제2측면에 따르면, LED 어레이 전구체를 형성하는 방법이 제공된다. 방법은:
(a) 기판 상에 III족 질화물을 포함하는 제1반도체층을 형성하되, 제1반도체층은 기판에 대한 제1반도체층의 반대 측에 성장 표면을 갖는, 단계;
(b) 제1반도체층의 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 제1반도체층의 일부를 선택적으로 제거하는 단계;
(c) 모놀리식 LED 구조가 메사 표면 및 벌크 반도체 표면을 덮도록 제1반도체층의 성장 표면 상에 모놀리식 LED 구조를 형성하는 단계를 포함하되, 모놀리식 LED 구조는 복수의 층을 포함하고, 각 층은 III족 질화물을 포함하며:
- n-형 반도체층;
- n-형 반도체층 상에 제공되고, 광을 생성하도록 구성된 활성층; 및
- 활성층 상에 제공되는 p-형 반도체층을 포함하되,
전위 장벽이, 각 메사 표면을 덮는 p-형 반도체층의 각 메사 부분과 벌크 반도체 표면을 덮는 p-형 반도체층의 벌크 부분 사이에 제공되고, 전위 장벽은 메사 표면을 덮는 p-형 반도체층의 각 메사 부분을 둘러싼다.
본 개시 내용의 제2측면에 따른 방법은 기판 상에 복수의 모놀리식 LED 구조물을 형성하는 방법을 제공하되, 형성된 각각의 모놀리식 구조는 본 개시내용의 제1측면의 방법에 의해 형성된 것과 유사하다. 따라서, 제2측면에 따른 방법은 제1측면과 관련하여 전술한 바와 같은 모든 중요한 특징을 포함할 수 있다.
어레이라는 것은 복수의 LED가 형성된다는 것을 의미하되, LED는 의도적으로 모놀리식 구조를 가로질러 이격되어 있고 일반적으로 LED의 육각형 밀집 어레이 또는 정사각형 포장 어레이와 같은 규칙적인 어레이를 형성한다.
본 개시 내용의 제3측면에 따르면, LED 전구체가 제공된다. LED 전구체는 제1반도체층, 및 모놀리식 LED 구조를 포함한다. 제1반도체층은 III족 질화물을 포함하고, 제1반도체층은 벌크 반도체 표면 및 메사 표면을 포함하는 성장 표면을 정의하기 위해 제1반도체층의 주요 표면으로부터 연장되는 메사 구조를 포함한다. 모놀리식 LED 구조가 메사 표면 및 벌크 반도체 표면을 덮도록 제1반도체층의 성장 표면 상에 제공된다. 모놀리식 LED 구조는 복수의 층을 포함하되, 각 층은 n-형 반도체층을 포함하는 III족 질화물, n-형 반도체층 상에 제공되어 빛을 생성하도록 구성된 활성층, 활성층 상에 제공된 p-형 반도체층을 포함한다. 메사 표면을 덮는 p-형 반도체층의 제1부분과 벌크 반도체 표면을 덮는 p-형 반도체층의 제2부분 사이에 전위 장벽이 제공되고, 전위 장벽은 메사 표면을 덮는 p-형 반도체층의 제1부분을 둘러싼다.
제3측면에 따른 LED 전구체는 제1측면의 방법에 의해 형성될 수 있는 LED 전구체를 제공한다. 따라서, 제3측면에 따른 LED 전구체는 전술한 제1측면의 중요한 특징 모두에 대응하는 특징을 포함할 수 있다.
일부 실시예에서, (벌크 반도체 표면(26)에 수직인) 메사 구조의 높이는 메사 표면의 단면 폭과 같거나 더 크다. 즉, 벌크 반도체 표면(26)에 수직인 적어도 하나의 평면에서, 메사 구조의 높이는 메사 표면의 단면 폭과 같거나 더 크다. 이와 같이, 메사 구조의 단면 폭에 대한 메사 구조의 높이는 LED로부터의 광 추출 효율을 증가시키기 위해 최적화된 종횡비를 갖는 LED 전구체를 제공할 수 있다.
본 개시 내용의 제4측면에 따르면, LED 어레이 전구체가 제공된다. 발광 다이오드 어레이 전구체는 제1반도체층, 및 모놀리식 LED 어레이 구조를 포함한다. 제1반도체층은 III족 질화물을 포함하고, 제1반도체층은 복수의 메사 구조를 포함하며, 각각의 메사 구조는 벌크 반도체 표면 및 복수의 메사 표면을 포함하는 성장 표면을 정의하기 위해 제1반도체층의 주요 표면으로부터 연장된다. 모놀리식 LED 어레이 구조는 제1반도체층의 성장 표면 상에 제공되어 모놀리식 LED 어레이 구조가 메사 표면 및 벌크 반도체 표면 각각을 덮도록 한다. 모놀리식 LED 어레이 구조는 복수의 층을 포함하며, 각 층은 n-형 반도체층을 포함하는 III족 질화물, n-형 반도체층 상에 제공되어, 광을 생성하도록 구성된 활성층, 및 활성층 상에 제공되는 p-형 반도체층을 포함한다. 각각의 메사 표면을 덮는 p-형 반도체층의 메사 부분과 벌크 반도체 표면을 덮는 p-형 반도체층의 벌크 부분 사이에 전위 장벽이 제공되고, 전위 장벽은 메사 표면을 덮는 p-형 반도체층의 메사 부분 각각을 둘러싼다.
제4측면에 따른 LED 전구체 어레이는 제2측면의 방법에 의해 형성될 수 있는 LED 전구체 어레이를 제공한다. 따라서, 제4측면에 따른 LED 전구체 어레이는 제3측면에 따른 복수의 LED를 포함할 수 있다. 따라서, LED 전구체 어레이는 전술한 제1측면의 중요한 특징 모두에 대응하는 특징을 통합할 수 있다.
본 개시는 이제 다음의 비제한적인 도면과 관련하여 설명될 것이다. 본 개시내용의 추가 이점은 도면과 함께 고려될 때 상세한 설명을 참조하여 명백하다:
- 도 1은 메사 구조를 포함하는 제1반도체층이 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다.
- 도 2는 과성장된 제2반도체층을 갖는 제1반도체층이 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다.
- 도 3은 모놀리식 LED 구조가 제1반도체층 상에 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다.
- 도 4는 마스크층이 도 3의 중간 구조 상에 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다.
- 도 5는 본 개시내용의 실시예에 따른 LED 전구체의 다이어그램을 도시한다.
- 도 6은 모놀리식 LED 구조가 제1반도체층 상에 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다.
- 도 7은 본 개시내용의 다른 실시예에 따른 LED 전구체의 다이어그램을 도시한다.
- 도 8a 및 8b는 제1반도체층의 메사 구조의 SEM 이미지를 도시한다.
- 그림 8c 및 8d는 과성장 모놀리식 LED 어레이 구조의 SEM 이미지를 도시한다.
- 도 9는 육각형 패킹 패턴을 갖는 과성장 모놀리식 LED 어레이 구조의 SEM 이미지를 도시한다.
- 도 10은 복수의 메사 구조 및 과성장된 제2반도체층을 포함하는 제1반도체층의 단면 SEM 이미지를 도시한다.
- 도 11은 복수의 메사 구조 및 과성장된 제2반도체층을 포함하는 제1반도체층의 추가 단면 SEM 이미지를 도시한다.
본 개시의 실시예에 따르면, LED(1)를 형성하는 방법이 제공된다. LED를 형성하는 방법은 이제 도 1-4를 참조하여 설명될 것이다.
도 1에 도시된 바와 같이, 그 위에 LED를 형성하기 위한 기판(10)이 제공될 수 있다. 기판은 III족 질화물 전자 장치의 형성에 적합한 임의의 기판(10)일 수 있다. 예를 들어, 기판(10)은 사파이어 기판 또는 실리콘 기판일 수 있다. 기판은 III족 질화물 층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼층을 포함할 수 있다.
기판 표면에는 제1반도체층(20)이 형성될 수 있다. 제1 반도체층(20)은 III족 질화물을 포함한다. 일부 실시예에서, 제1반도체층은 n-형 도핑될 수 있다. 다른 실시예에서, 반도체층은 의도적으로 도핑되지 않을 수 있다.
예를 들어, 도 1의 실시예에서, 제1반도체층(20)은 GaN을 포함한다. GaN은 적절한 도펀트, 예를 들어 Si 또는 Ge를 사용하여 n-형 도핑될 수 있다. 제1반도체층(20)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD:Metal Organic Chemical Vapour Deposition) 또는 분자 빔 에피택시(MBE:Molecular Beam Epitaxy)를 사용하여 증착될 수 있다. 제1반도체층(20)은 기판(10)에 대해 제1반도체층(20)의 반대측 상의 제1반도체층(20)의 표면인 제1표면을 갖는다. 제1표면은 LED 구조의 층이 증착되는 성장 표면(22)의 적어도 일부를 형성하는 데 사용된다.
몇몇 실시예에서, 제1반도체층(20)은 기판의 표면과 평행하게 제공되는 (0001) 결정면으로 기판 상에 형성될 수 있다.
제1 반도체층(20)의 성장 표면(22)은 선택적 제거 공정을 사용하여 후속적으로 성형될 수 있다. 이와 같이, 제1반도체층(20)의 일부가 선택적으로 제거되어 메사 구조(24)를 형성하여 제1반도체층(20)의 성장 표면(22)이 메사 표면(25) 및 벌크 반도체층 표면(26)을 포함한다.
예를 들어, 도 1에서 성장 표면(22)은 식각 공정을 사용하여 성형될 수 있다. 식각 공정에서, 메사 정의 마스크층(미도시)이 제1 반도체층(20)의 제1표면 상에 증착될 수 있다. 메사 정의 마스크층은 성장 표면의 메사 표면(25)을 형성하도록 의도된 제1 반도체층(20)의 부분을 마스킹하도록 구성된다. 이어서, 제1반도체층(20)의 마스킹되지 않은 부분이 에천트를 사용하여 선택적으로 제거될 수 있다. 에천트는 제1반도체층(20)의 벌크 반도체층 표면(26)을 노출시키기 위해 제1반도체층(20)의 일부를 식각할 수 있다. 즉, 에천트는 제1 반도체층(20)의 두께를 통해 완전히 식각되지 않아 하부의 기판(10)이 노출될 수 있다. 그 다음, 메사 정의 마스크층이 제1반도체층으로부터 제거될 수 있다. 위의 공정에 따라, 제1반도체층(20)은 예를 들어 도 1에 도시된 바와 같이 벌크 반도체층 표면(26) 상에 모놀리식으로 제공되는 메사 구조(24)를 제공하도록 성형될 수 있다.
일부 실시예에서, 제1반도체층(20)의 메사 표면 부분은 선택적으로 제거되지 않을 수 있다. 따라서, 기판(10)에 대한 메사 표면(25)의 정렬은 선택적 제거 단계 후에 변경되지 않을 수 있다. 이와 같이, 메사 표면(25)은 기판의 표면에 평행할 수 있다. 일부 실시예에서, 제1반도체층은 벌크 반도체 표면(26)이 또한 기판(10)에 실질적으로 평행하도록 식각된다. 따라서, 제1반도체층(20)의 메사 표면(25)과 벌크 반도체 표면(26)은 모두 서로 평행한 면일 수 있다. 일부 실시예에서, 메사 표면(25) 및 벌크 반도체 표면(26)은 제1 반도체층(20)을 형성하는 III족 질화물의 (0001) 평면과 정렬될 수 있다.
도 1에서, 메사 구조(24)는 벌크 반도체 표면(26) 및 메사 표면(25)에 실질적으로 수직인 측벽을 갖는 것으로 도시되어 있다. 다른 실시예에서, 메사 구조(24)는 경사진 측벽으로 형성될 수 있다. 예를 들어, 선택적 제거 공정 동안 형성된 측벽의 형상을 제어하기 위해 상이한 에칭제가 사용될 수 있다.
다음으로, 제1반도체층(20)의 성장 표면(22) 상에 모놀리식 LED 구조가 형성될 수 있다. 모놀리식 LED 구조는 메사 표면(25) 및 벌크 반도체층 표면(26)을 덮는다. 모놀리식 LED 구조는 복수의 층을 포함하며, 각 층은 III족 질화물을 포함한다. 일부 실시예에서, III족 질화물은 AlInGaN, AlGaN, InGaN 및 GaN 중 하나 이상을 포함한다.
모놀리식 LED 구조는 단일 부품으로 형성된 LED 구조를 제공하는 것을 의미한다. 즉, 모놀리식 LED 구조는 제1반도체층 상에 단일편(single piece)으로 형성된다.
본 발명의 일 실시예에서, 도 2에 도시된 바와 같이, 제2반도체층(30)은 제1반도체층(20) 상에 증착될 수 있다. 제2반도체층(30)은 제1반도체층(20)의 제1반도체층(20)과 기판(10)의 반대면에 형성된다. 이와 같이, 제2반도체층(30)은 모놀리식 LED 구조의 복수의 층 중 제1층을 형성한다. 참고로, 도 2는 도 1의 성장표면(22)의 윤곽을 파선으로 개략적으로 도시한다.
제2반도체층(30)은 III족 질화물의 성장을 위한 임의의 적절한 성장 방법에 의해 성장 표면(22) 상에 형성될 수 있다. 도 2의 실시예에서, 제2반도체층(30)은 성장 표면(22) 위에 모놀리식으로 형성된다(즉, 과성장 방법). 제2반도체층(30)은 실질적으로 전체 성장 표면(22)을 덮는 연속층으로 형성될 수 있다. 제2반도체층(30)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)를 사용하여 증착될 수 있다.
제2반도체층(30)은 III족 질화물을 포함한다. 도 2의 실시예에서, 제2반도체층(30)은 GaN을 포함한다. 제2반도체층은 n-형 도핑될 수 있다. GaN은 적절한 도펀트, 예를 들어 Si 또는 Ge를 사용하여 n-형 도핑될 수 있다. 도 2의 실시예에서, 제2반도체층(30)은 의도적으로 도핑되지 않는다. 이와 같이, 제2반도체층(30)은 (실질적으로) 도핑되지 않은 층일 수 있다. 실질적으로 도핑되지 않음으로써, III족 질화물 층이 제조 공정의 결과로 일부 불순물이 존재할 수 있음을 인식하면서 상당한 양의 도펀트 요소를 포함하지 않는다는 것을 이해해야 한다. 이와 같이, 실질적으로 도핑되지 않은 III족-질화물은 의도적으로 도핑되지 않을 수 있다. 도핑되지 않은 반도체로부터 제2반도체층(30)을 형성함으로써, LED를 통한 전하 캐리어의 흐름은 메사 구조(24)에서 보다 효율적으로 제한될 수 있다.
제1반도체층(20) 상에 제2반도체층(30)을 성장시킴으로써, 제2반도체층은 제1반도체층(20)의 결정 구조에 대응하는 결정 구조를 가질 수 있다. 예를 들어, 제1반도체층(20)의 메사 표면(25)이 III족 질화물의 (0001) 평면과 정렬되는 경우, 제2반도체층(30)도 유사한 결정 배향으로 성장될 수 있다.
도 2의 실시예에서, 제2반도체층(30)은 성장 표면(22) 상에 형성되어 제1반도체층의 메사 표면(25) 상의 제2반도체층(34)의 제1부분과 제1반도체층의 벌크 반도체 표면(26) 상의 제2반도체층(36)의 제2부분 사이로 연장되는 경사 측벽부(33)를 제공한다. 따라서, 제2반도체층(30)은 제1반도체층(20)의 메사 구조(24) 상에서 과성장하여 제2반도체층 메사 표면(35)을 포함하고 경사진 측벽 부분(33)에 의해 둘러싸인 III족 질화물 반도체층을 제공할 수 있다. 이와 같이, 제2반도체층(30)은 기판에 수직인 규칙적인 사다리꼴 단면을 갖는 컬럼을 형성하기 위해 메사 구조(24) 상에 과성장될 수 있고, 제2반도체층 메사 표면(35)은 사다리꼴 단면의 실질적으로 평평한 상부 표면을 형성한다. 제2반도체층 메사 표면(35)은 층이 형성되는 기판 표면에 평행한 평면과 정렬될 수 있다.
"정사다리꼴 단면"이란 기둥이 하단보다 상단에서 더 좁고 경사진 선형 측면이 있는 실질적으로 평평한 상단 표면을 갖는다는 것을 의미한다. 이것은 원뿔대 모양, 또는 3개 이상의 면, 일반적으로 6개의 면을 갖는 절두 피라미드 모양이 될 가능성이 더 크다. "정사다리꼴 단면"에 대한 설명은 메사 구조(24) 위에 성장된 제2반도체층(34)의 제1부분을 지칭한다. 사다리꼴 단면은 제2반도체층의 연속적인 평면 부분 위로 연장되는 제2반도체층의 불연속 부분이다.
기둥의 사다리꼴 단면의 테이퍼진 측면은 여기에서 측벽 부분(33)으로 지칭된다.
일부 실시예에서, 기둥의 측벽 부분(33)은 제1반도체층에 평행한 평면에 대해 실질적으로 일정한 각도(α)를 갖는다. 즉, 기둥의 변과 제1반도체에 평행한 평면 사이의 각도는 크게 변하지 않는다. 예를 들어, 각도 α는 50°와 70° 사이, 더 바람직하게는 58°와 64° 사이, 가장 바람직하게는 약 62°이다.
따라서, 일부 실시예에서, 기둥의 측벽 부분(33)은 제1반도체층(20)의 결정 구조의 (0001) 평면에 대해 기울어질 수 있다. 경사진 측벽은 일반적으로 섬유아연석(wurtzite) 결정의
Figure pct00003
또는
Figure pct00004
평면을 따라 배향될 수 있으며 SAG에 의해 생성된 구조와 유사한 c 평면 표면(반극성 표면)과 비교하여 감소된 편광 필드를 나타낸다.
일부 실시예에서, 제2반도체층(30)의 기둥은 잘린 육각 피라미드이다.
도 2에 도시된 바와 같이, 활성층(40)은 제2반도체층(30) 상에 형성될 수 있다. 활성층(40)은 모놀리식 LED 구조의 일부로서 제1파장의 광을 생성하도록 구성된다.
도 2의 실시예에서, 활성층(40)은 하나 이상의 양자우물층(미도시)을 포함할 수 있다. 이와 같이 활성층(40)은 다중양자우물층일 수 있다. 활성층(40) 내의 양자 우물층은 III족 질화물 반도체, 바람직하게는 In을 포함하는 III족 질화물 합금을 포함할 수 있다. 예를 들어, 도 2의 실시예에서 활성층(40)은
Figure pct00005
인 GaN 및 InzGa1-zN의 교번하는 층을 포함할 수 있다. 양자우물층의 두께 및 In 함량은 활성층에서 발생하는 빛의 파장을 조절하기 위해 조절될 수 있다. 활성층(40)은 제2반도체층(30)의 노출된 표면의 상당 부분(예를 들어, 전체)을 덮는 연속층으로 형성될 수 있다. 활성층(40)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition) 또는 MBE(Molecular Beam Epitaxy)를 사용하여 증착될 수 있다.
제2반도체층(30) 상의 활성층(40)의 증착은 메사 표면(25) 상의 제2반도체층(35)의 제1부분 상에서 비교적 높은 증착 속도로, 그리고 경사진 측벽 상에서 상당히 더 낮은 증착 속도로 일어날 수 있다. 이러한 효과는 다양한 표면의 상이한 결정 평면 정렬로부터 기인하며, 그 결과 경사 측벽(35)보다 메사 표면(25) 위에 더 두꺼운 활성층(40)이 생성된다. 이 효과는 GB1811109.6에 자세히 설명되어 있다.
이어서, 모놀리식 LED 구조의 추가 층들이 제2반도체층(30)에 대한 활성 층(40)의 반대 표면 상의 활성층(40) 상에 증착될 수 있다. 도 3은 제1반도체층(20)의 성장 표면(22) 상에 형성된 모놀리식 LED 구조를 형성하는 복수의 층의 예를 도시한다. 모놀리식 LED 구조의 복수의 층은 각각 연속적인 층으로 형성될 수 있다.
도 3의 실시예에서, 도핑되지 않은 GaN을 포함하는 제2반도체층(30)은 제1반도체층(20) 상에 형성된다. 도 3의 제1반도체층은 n-형 도핑된 GaN을 포함한다. 활성층(40)은 전술한 바와 같이 제2반도체층(30) 상에 제공된다.
도 3의 실시예에서, 전자 차단층(50)은 활성층(40) 상에 제공된다. 전자 차단층(50)은 활성층(40)의 제2반도체층(30)이 형성된 면과 반대되는 면에 제공된다. 전자 차단층(50)은 III족 질화물을 포함한다. 전자 차단층(50)은 활성층(40)의 노출된 표면의 상당 부분(예를 들어, 전체)을 덮는 연속층으로 형성될 수 있다. 전자 차단층(50)은 활성층(30)으로부터 모놀리식 LED 구조의 p-형 반도체층(60)으로의 전자 흐름을 감소시키도록 구성된다. 예를 들어, 도 3의 실시예에서, 전자 차단층(50)은 AlxGa1-xN을 포함할 수 있다. 적절한 전자 차단층(50)에 대한 추가 세부사항은 적어도 Schubert, E.(2006)에서 찾을 수 있다. 발광 다이오드. 케임브리지: 케임브리지 대학 출판부.
도 3에 도시된 바와 같이, 활성층(40) 위에 p-형 반도체층(60)이 제공된다. p-형 반도체층(60)은 활성층(40)이 구비된 전자 차단층(50) 측과 반대인 전자차단층(50) 측에 구비된다. p-형 반도체층(60)은 III족 질화물을 포함한다. p-형 반도체층은 적절한 전자 수용체, 예를 들어 Mg로 도핑된다. p-형 반도체층(60)은 활성 층(40)(또는 존재하는 경우 전자차단층(50))의 노출된 표면의 상당한 부분(예를 들어, 전체)을 덮는 연속 층으로서 형성될 수 있다.
따라서, p-형 반도체층(60)에는 메사 구조(24)와 실질적으로 정렬되는 제1부분(64)이 제공될 수 있다. 즉, p-형 반도체층(65)의 제1부분의 정렬된 표면은 메사 표면(25) 위에 제공된다(즉, 각각의 표면의 중심이 정렬됨). p-형 반도체층(60)은 또한 메사 표면(24)으로부터 떨어져 있는 벌크 반도체 표면(26)의 적어도 일부를 덮는 제2부분을 포함한다. 이와 같이, 모놀리식 LED 구조는 일반적으로 메사 표면(25) 위에 제공된 제1부분 및 메사 표면(24)으로부터 떨어진 벌크 반도체 표면(26)의 적어도 일부를 덮는 제2부분을 갖는 것으로 간주될 수 있다.
LED의 메사 표면(25) 위의 활성층에서 전하 캐리어 가둠을 개선하기 위해, 본 개시에 따른 방법은 메사 표면(25)을 덮는 모놀리식 LED 구조의 제1부분과 벌크 반도체 표면(26)을 덮는 모놀리식 LED 구조의 제2부분 사이에 전위 장벽을 형성하되, 전위 장벽은 메사 표면(25)을 덮는 p-형 반도체층의 제1부분을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 표면의 상부 접촉 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
이러한 전위 장벽을 형성하는 한 가지 방법이 도 3과 4에 개략적으로 나와 있다. 도 4 및 도 5의 실시예는 도 3에 도시된 바와 같은 장치의 제조 이후의 추가 처리 단계를 도시한다.
도 4에서는 p-형 반도체층(60)의 전자차단층(50)과 반대측의 p-형 반도체층(60)의 표면에 마스크층(70)이 형성되어 있다.
마스크층(70)은 p-형 반도체층(60) 상에 선택적으로 제공될 수 있다. 마스크층(70)은 하나 이상의 개구를 정의하도록 제공될 수 있다. 개구는 선택적으로 제거되어야 하는 p-형 반도체층(60)의 영역을 노출시키도록 구성될 수 있다. 예를 들어, 개구는 메사 구조를 덮는 p-형 반도체층의 제1부분(64)을 둘러싸는 p-형 반도체층(61)의 제3부분을 정의할 수 있다. 그 다음, p-형 반도체층(61)의 제3부분은 전위 장벽을 제공하기 위해 예를 들어 식각에 의해 선택적으로 제거될 수 있다. 예를 들어, 도 4의 실시예에서, p-형 반도체층(61)의 제3부분은 p-형 반도체층(60)의 경사진 측벽 부분이다.
도 4 및 도 5의 실시예에서, p-형 반도체층(61)의 제3부분을 선택적으로 제거하기 위해 이방성 에천트가 사용될 수 있다. 이방성 에칭제, 예를 들어 KOH는 기판과 평행하게 정렬된 평면 표면(예를 들어, (0001) 결정 평면과 정렬된 표면)보다 더 빠른 속도로 III족 질화물의 경사 측벽 영역을 우선적으로 에칭할 수 있다. 따라서, 마스크층(70)은 p-형 반도체층(65)의 제1부분 및 p-형 반도체층(60)의 경사진 측벽 영역에 해당하는 p-형 반도체층(61)의 제3부분의 표면과 정렬되고 이를 노출시키는 개구를 정의하도록 제공될 수 있다. 그 다음, 이방성 에칭제는 원하는 양의 재료를 제거하기 위해 상당히 더 높은 속도로 경사진 측벽 영역에서 p-형 반도체층(60)을 우선적으로 식각할 수 있다.
도 5는 p-형 반도체층(61)의 제3부분을 선택적으로 제거함으로써 전위 장벽을 형성한 후 생성된 LED 전구체의 개략도를 도시한다. 도 5에 도시된 바와 같이, p-형 반도체층(60)은 층의 두께를 통해 선택적으로 제거되어 아래의 층(도 5의 실시예에서 전자 차단층(50))을 노출시킨다. 이와 같이, 선택적 제거 단계는 p-형 반도체층(64)의 제1부분을 둘러싸는 모놀리식 LED 구조에 채널을 형성한다. 따라서, 메사 표면(25)을 덮는 p-형 반도체층(65)의 제1부분과 벌크 반도체 표면(26)을 덮는 p-형 반도체층(66)의 제2부분 사이의 p-형 반도체층(60)에 전위 장벽이 형성된다. 작동 중에 장치의 활성층 메사 구조 영역에서 전하 캐리어의 제한을 증가시키기 위해 전위 장벽이 제공된다.
본 개시 내용에 따른 방법의 다른 실시양태에서, 선택적으로 제거되는 채널의 깊이는 다양할 수 있다. 예를 들어, 일부 실시예에서, 채널은 p-형 반도체층(61)의 제3부분의 두께를 통해 부분적으로만 연장될 수 있다. p-형 반도체층(61)의 제3부분의 두께를 감소시킴으로써, 위에서 언급한 측벽 표면 상의 모놀리식 LED 구조의 증착 속도의 변화와 함께, p-형 반도체층(61)의 제3부분의 나머지 부분은 p-형 반도체층(65, 66)의 제1부분과 제2부분 사이에 상당한 저항이 존재하여 전위 장벽이 효과적으로 제공될 수 있다. 다른 실시예에서, 채널은 모놀리식 LED 구조의 다른 층들 중 하나 이상의 두께를 통해 적어도 부분적으로 연장될 수 있다.
이러한 전위 장벽을 형성하는 추가 방법은 도 6 및 7에 개략적으로 나와 있습니다.
도 6은 제1반도체층(20), 제2반도체층(30), 및 활성층(40)을 포함하는 구조를 도시한다. 도 6의 구조는 도 1-3과 관련하여 위에서 논의된 바와 같은 방법 단계에 의해 형성될 수 있다.
도 6의 구조를 형성한 후, 도 7에 도시된 바와 같이 활성층(40) 상에 p-형 반도체층(60)을 형성한다. 활성층(40)의 제2반도체층(30)과 반대측에 p-형 반도체층(60)이 형성된다. 일부 실시예에서, 전자 차단층(50)은 도 3에 도시된 바와 같이 p-형 반도체층(60)과 활성층(40) 사이에 제공될 수 있다.
도 7의 실시예에서, p-형 반도체층(60)은 Al을 포함하는 III족 질화물을 포함한다. p-형 반도체층(60)은 메사 표면(25)을 덮는 p-형 반도체층(64)의 제1부분보다 더 높은 농도의 Al이 p-형 반도체층의 측벽 부분(63)에 통합되도록 형성될 수 있다. p-형 반도체층(63)의 측벽 부분과 p-형 반도체층(64)의 제1부분 사이에 전위 장벽이 제공된다. 측벽 부분(63)과 p-형 반도체층(64)의 제1부분 사이의 Al 조성의 차이는 제1부분과 측벽 부분 사이의 밴드갭 변화가 실온에서 kT eV보다 더 크도록 할 수 있다(즉, 약 0.26 eV 초과).
예를 들어, p-형 반도체층(63)의 측벽 부분은 p-형 AlxGa1-xN을 포함할 수 있는데, 여기서
Figure pct00006
이고, 그리고 p-형 반도체층(64)의 제1부분은 p-형 AlyGa1-yN을 포함할 수 있는데, 여기서
Figure pct00007
이다.
위에서 논의된 바와 같이, 제2반도체층(30)의 경사진 측벽은 성장 표면이 경사진 측벽인지 또는 기판에 실질적으로 평행한지에 따라 III족 질화물의 증착 속도의 변화를 초래한다. p-형 반도체층(60)의 성장을 위해, 성장 속도의 차이는 또한 p-형 반도체층(60)으로의 Al의 혼입에 영향을 미친다. 따라서, 동일한 증착 공정을 이용하여 제1부분(64)보다 높은 Al 함량으로 경사 측벽부(63)를 형성할 수 있다. 이와 같이, 모놀리식 LED 구조의 p-형 반도체층(64)의 제1부분에서 전류를 제한하기 위한 원하는 전위 장벽은 임의의 추가 패터닝 단계 없이 형성될 수 있다.
상술한 바와 같이, 복수의 층을 갖는 LED 전구체가 제공될 수 있다.
제1반도체층(20)은 100nm 내지 8um, 바람직하게는 3um 내지 5um의 두께를 가질 수 있다. 제1반도체층(20)의 부분들은 적어도 100 nm, 200 nm, 300 nm 또는 500 nm의 벌크 반도체 표면(26)에 수직인 높이를 갖는 메사 구조를 정의하기 위해 선택적으로 제거될 수 있다. 메사 구조는 5㎛ 이하의 높이를 가질 수 있다. 일부 실시예에서 메사 구조는 1 ㎛와 3 ㎛ 사이의 높이를 가질 수 있다.
제2반도체층(30)은 제1반도체층(20)의 메사 표면(24) 상에서 적어도 5 nm의 두께를 가질 수 있다. 제2반도체층(30)은 4㎛ 이하의 두께를 가질 수 있다.
활성층(30)의 실질적으로 평평한 제1부분(34)은 30nm와 150nm 사이, 일부 실시예에서는 40nm와 60nm 사이의 두께를 가질 수 있다.
전자 차단층(50)의 실질적으로 평평한 제1부분(44)은 5 nm 내지 50 nm, 일부 실시예에서는 20 nm 내지 40 nm의 두께를 가질 수 있다. 예를 들어, 도 3의 실시예에서 전자 차단층은 33nm의 두께를 가질 수 있다. 증착 속도의 변화로 인해, 전술한 바와 같이 전자 차단층(50)의 측벽 영역에서 전자 차단층(50)의 두께는 적어도 0.5nm 내지 약 25nm의 두께를 가질 수 있다. 예를 들어, 도 3의 실시예에서 전자 차단층(50)은 측벽 영역에서 약 7nm의 두께를 가질 수 있다.
p-형 반도체층(60)의 실질적으로 평평한 제1부분(64)은 적어도 50 nm, 60 nm, 70 nm, 80 nm, 90 nm 또는 100 nm의 두께를 가질 수 있다. p-형 반도체층(60)의 실질적으로 평평한 제1부분(64)은 300 nm, 250 nm, 또는 200 nm 이하의 두께를 가질 수 있다. 예를 들어, 도 3의 실시예에서, p-형 반도체층(60)의 실질적으로 평평한 제1부분(64)은 약 100 nm의 두께를 가질 수 있다.
일부 실시예에서, (벌크 반도체 표면(26)에 수직인) 메사 구조의 높이는 메사 표면의 단면 폭과 같거나 더 크다. 즉, 벌크 반도체 표면(26)에 수직인 적어도 하나의 평면에서, 메사 구조의 높이는 메사 표면의 단면 폭과 같거나 더 크다. 이와 같이, 메사 구조의 단면 폭에 대한 메사 구조의 높이는 LED로부터의 광 추출 효율을 증가시키기 위해 최적화된 종횡비를 갖는 LED 전구체를 제공할 수 있다.
예를 들어, 일부 실시예에서 메사 표면(25)은 100㎛ x 100㎛ 이하의 표면적을 갖는 제공될 수 있다. 특히, 메사 표면은 4㎛ x 4㎛ 이하의 표면적을 가질 수 있다. 따라서, 메사 구조의 높이는 4㎛ 이상일 수 있다.
전술한 바와 같은 LED 전구체의 형성에 이어, LED 전구체는 LED를 제공하기 위해 추가 처리 단계를 거칠 수 있다. 예를 들어, 일부 실시예에서, 제1반도체층(20)의 발광면(21)을 노출시키기 위해 기판(10)이 제거될 수 있다.
바람직하게는, 렌즈(즉, 돔형 표면)와 같은 광 추출 특징부가 또한 발광 표면 상에 제공될 수 있다. 예를 들어, LED로부터의 광추출 효율을 증가시키기 위해 발광 표면(21)에 렌즈(또는 다른 돔형 구조)가 형성될 수 있다. 일부 실시예에서, 렌즈는 발광 표면(21) 상의 각각의 LED와 정렬된다. 각각의 렌즈는 모놀리식 LED 구조의 베이스(즉, 사다리꼴 형상의 베이스)의 표면적에 대응하는 발광면(21)의 표면적을 덮을 수 있다. 일부 실시예에서, 렌즈(돔형 표면)는 발광 표면(21)으로부터 제1반도체층(20)의 선택적인 제거를 통해 발광 표면(21)에 의해 형성될 수 있다. LED의 발광 표면(21)에 광 추출 특징을 제공함으로써, LED의 광 추출 효율이 증가될 수 있다.
본 발명의 일 실시예에 따르면, 발광 다이오드 전구체(1)가 제공된다. LED 전구체는 제1반도체층(20), 제2반도체층(30), 활성층(40), 및 p-형 반도체층(60)을 포함한다.
제1반도체층(20)은 III족 질화물을 포함한다. 도 3에 도시된 바와 같이, 제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 기판(10)은 사파이어, 실리콘 또는 SiC를 포함할 수 있다. 기판(10)은 III족 질화물 층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼 층을 포함할 수 있다. 물론, 일부 실시예에서, LED 전구체(1)는 전술한 방법에 따라 제조될 수 있고, 그 후에 기판(10)이 제거될 수 있다. 일부 실시예에서 LED 전구체(1)는 백플레인 전자 기판(미도시)에 접합될 수 있다. 백플레인 전자 기판은 LED 전구체(1)를 제어하고 이에 접촉하도록 구성된 전기 회로 및 접촉부를 포함할 수 있다. 일부 실시예에서, 백플레인 전자 기판은 p-형 반도체층(60)에 접합될 수 있다.
도 5 및 7에 따르면, 제1반도체층(20)은 벌크 반도체 표면(26) 및 메사 표면(25)을 포함하는 성장 표면(22)을 정의하기 위해 제1반도체층(20)의 주요 표면으로부터 연장되는 메사 구조(24)를 포함한다. 주요 표면이란, 제1반도체층(20)의 전체 표면적의 실질적인 부분을 형성하는 제1반도체층(20)의 표면을 의미하는 것으로 이해된다. 예를 들어, 도 5 및 도 7에서, 성장 표면(22)을 형성하는 주요 표면은 기판(10)에 대해 제1반도체층(20)의 반대측에 제공된 제1반도체층(20)의 표면이다.
메사 구조(24)는 제1반도체층(20)의 벌크 반도체 표면(26)으로부터 연장되는 기둥인 것으로 간주될 수 있다. 메사 구조(24)는 예를 들어 위의 방법들에서 설명된 바와 같이 제1반도체층(20)의 벌크 반도체 표면(26)과 모놀리식으로 형성된다. 메사 구조(24)는 임의의 단면 형상(즉, 평면도에서 제1반도체층(20)을 볼 때 기둥의 형상)을 갖는 기둥일 수 있다. 예를 들어, 메사 구조물(24)은 단면이 정다각형인 기둥일 수 있다. 특히, 메사 구조(24)는 타원형(또는 원형) 기둥, 직사각형 기둥 또는 육각 기둥일 수 있다. 도 8a는 제1반도체층(20)의 복수의 메사 구조(24)의 일례를 도시하며, 여기서 각각의 메사 구조(24)는 원형 기둥이다.
도 5 및 도 7에 도시된 실시예에서, 메사 구조(24)는 벌크 반도체 표면(26) 및 메사 표면(25)에 실질적으로 수직인 측벽으로 도시되어 있다. 다른 실시예에서, 메사 구조(24)는 경사진 측벽으로 형성될 수 있다.
도 5 및 도 7에 도시된 바와 같이, 모놀리식 LED 구조가 메사 표면(25) 및 벌크 반도체 표면(26)을 덮도록 제1반도체층(20)의 성장 표면(22)에 모놀리식 LED 구조가 제공된다.
전술한 바와 같이, 모놀리식 LED 구조는 복수의 층을 포함한다. 각 층은 III족 질화물로 형성된다. 모놀리식 LED 구조는 제2반도체층(30), 활성층(40), 및 p-형 반도체층(60)을 포함한다. 일부 실시예에서, 모놀리식 LED 구조는 또한 전자 차단층(50)을 포함할 수 있다.
위에서 논의한 바와 같이, 제2반도체층(30)은 성장 표면(22) 상에 제공되어 제1반도체층의 메사 표면(25) 상의 제2 반도체층(34)의 제1부분과 제1반도체층(20)의 벌크 반도체 표면(26) 상의 제2 반도체층(36)의 제2부분 사이로 연장되는 경사 측벽(33)을 제공한다. 따라서, 제2반도체층(30)은 제1반도체층(20)의 메사 구조(24) 상에서 과성장되어 제1부분(34)을 포함하고 경사진 측벽(33)에 의해 둘러싸인 III족 질화물 반도체층을 제공한다. 이와 같이, 제2반도체층(30)은 제2반도체층(35)의 제1부분의 표면이 실질적으로 평탄한 기판에 수직인 규칙적인 사다리꼴 단면을 갖는 열을 형성하도록 메사 구조(24) 상에서 과성장될 수 있다. 제1부분(35)의 실질적으로 평평한 표면은 층이 형성되는 기판 표면에 평행한 평면에 있을 수 있다.
활성층(40), 전자 차단층(50)(존재하는 경우), 및 p-형 반도체층(60)은 모놀리식 LED 구조를 형성하기 위해 전술한 방법에 따라 제2반도체층(30) 상에 제공될 수 있다. 이러한 모놀리식 LED 구조의 예는 또한 적어도 도 5 및 7에서 볼 수 있다.
LED의 메사 표면(25) 위의 활성층에서 전하 캐리어 가둠을 개선하기 위해, 본 개시에 따른 LED 전구체는 메사 표면(25)을 덮는 모놀리식 LED 구조의 제1부분과 벌크 반도체 표면(26)을 덮는 모놀리식 LED 구조의 제2부분 사이의 전위 장벽을 포함하되, 전위 장벽은 메사 표면(25)을 덮는 p-형 반도체층의 제1부분을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
도 5 및 도 7에 도시된 바와 같이, 메사 표면(64)을 덮는 p-형 반도체층의 제1부분과 벌크 반도체 표면(66)을 덮는 p-형 반도체층의 제2부분 사이에 전위 장벽이 제공되도록 모놀리식 LED 구조가 형성되고, 전위 장벽은 메사 표면을 덮는 p-형 반도체층(64)의 제1부분을 둘러싼다.
도 5의 실시예에서, 전위 장벽은 메사 표면(64)을 덮는 p-형 반도체층의 제1부분을 둘러싸는 p-형 반도체층(61)의 제3부분을 선택적으로 제거함으로써 형성될 수 있다. 도 5에 도시된 바와 같이, p-형 반도체층(60)은 아래의 층(도 5의 실시예에서 전자 차단층(50))을 노출시키기 위해 층의 두께를 통해 선택적으로 제거된다.
도 7의 실시예에서, 전위 장벽은 Al을 포함하는 III족 질화물을 포함하는 p-형 반도체층(60)을 제공함으로써 형성될 수 있다. p-형 반도체층(60)은 메사 표면(25)을 덮는 p-형 반도체층(64)의 제1부분보다 더 높은 농도의 Al이 p-형 반도체층의 측벽 부분(63)에 통합되도록 제공되어 전위 장벽은 p-형 반도체층(63)의 측벽 부분과 p-형 반도체층(64)의 제1부분 사이에 제공된다. 측벽 부분(63)과 p-형 반도체층(64)의 제1부분 사이의 Al 조성의 차이는 밴드갭의 변화가 실온에서 kT eV보다 더 크도록(즉, 약 0.26 eV 초과) 될 수 있다.
예를 들어, p-형 반도체층의 측벽 부분은 p-형 AlxGa1-xN을 포함할 수 있되,
Figure pct00008
이고, p-형 반도체층(65)의 메사 표면 부분은 p-형 AlyGa1-yN을 포함할 수 있되, 여기서
Figure pct00009
이다.
위에서 논의한 바와 같이, 제2반도체층(30)의 경사진 측벽(33)은 성장 표면이 경사진 측벽인지 또는 기판에 실질적으로 평행한지에 따라 III족 질화물의 증착 속도의 변화를 초래한다. p-형 반도체층(60)의 성장을 위해, 성장 속도의 차이는 또한 p-형 반도체층(60)으로의 Al의 혼입에 영향을 미친다. 따라서, p-형 반도체층(63)의 경사진 측벽부는 동일한 증착 공정을 이용하여 p-형 반도체층(65)의 제1부분보다 높은 Al 함량으로 형성될 수 있다. 이와 같이, 모놀리식 LED 구조의 제1부분에서 전류를 제한하기 위한 원하는 전위 장벽은 임의의 추가 패터닝 단계 없이 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따른 LED 전구체를 제공할 수 있다.
본 개시의 다른 실시예에 따르면, LED 어레이 전구체를 형성하는 방법이 제공될 수 있다.
이 방법에 따르면, III족 질화물을 포함하는 제1반도체층(20)이 기판(10) 상에 형성된다. 제1반도체층은 기판(10)에 대해 제1반도체층(20)의 반대쪽에 성장 표면(22)을 갖는다. 이와 같이, 제1 반도체층(20)은 도 1-5 및 도 6-7의 실시예들에 대해 위에서 설명된 것과 실질적으로 동일한 방법으로 형성될 수 있다.
다음으로, 제1반도체층(20)의 일부가 선택적으로 제거되어 복수의 메사 구조(24)를 형성하여 제1반도체층(20)의 성장 표면(22)이 복수의 메사 표면(25) 및 벌크 반도체층 표면(26)을 포함한다. 이와 같이, 방법의 이 단계는 복수의 메사 구조(24)가 형성되는 것을 제외하고는 LED 전구체를 형성하는 방법의 대응하는 단계와 실질적으로 동일하다.
복수의 메사 구조(24)는 제1반도체층(20)의 기판 성장 표면(22)을 가로질러 규칙적으로 이격될 수 있다. 예를 들어, 메사 구조는 육각형 밀집 배열 또는 메사 구조(24)의 정사각형 패킹 배열로 제공될 수 있다. 도 8a는 복수의 메사 구조(24)를 포함하는 제1반도체층의 주사 전자 현미경(SEM: Scanning Electron Micrograph) 이미지를 도시한다. 도 8a에 도시된 바와 같이, 복수의 메사 구조(24)가 제1반도체층(20)의 일부로서 제공된다. 각각의 메사 구조(24)는 원통형 형상(원형 단면)을 갖는 기둥이다. 도 8b는 도 8a에 도시된 메사 구조(24) 중 하나의 확대도를 도시한다.
그 다음, 모놀리식 LED 어레이 구조가 제1반도체층(20)의 성장 표면 상에 형성되어, 모놀리식 LED 어레이 구조의 제1부분이 각각의 메사 표면(25)을 덮고 모놀리식 LED 어레이 구조의 제2부분이 벌크 반도체 표면(26)을 덮도록 한다. 모놀리식 LED 어레이 구조는 복수의 층을 포함한다. 각 층은 III족 질화물로 형성된다. 모놀리식 어레이 구조는 제2반도체층(30), 제2반도체층(30) 상에 제공되는 활성층(40), 활성층(40) 상에 제공되는 p-형 반도체층(60)을 포함한다. 일부 실시예에서, 모놀리식 LED 구조는 또한 활성층(40)과 제2반도체층(60) 사이에 제공된 전자 차단층(50)을 포함할 수 있다.
모놀리식 LED 어레이 구조는 단일 부품으로 형성된 LED 어레이 구조를 제공하는 것을 의미한다. 즉, 모놀리식 LED 어레이 구조는 제1 반도체층 상에 단일편으로 형성된다.
모놀리식 LED 어레이 구조의 층은 LED 전구체를 형성하는 방법에 대해 위에서 설명된 것과 실질적으로 동일한 공정을 사용하여 제공될 수 있다. 모놀리식 LED 어레이 구조/모놀리식 LED 구조를 형성하기 위한 실질적으로 동일한 공정이 제조되는 LED의 수 또는 형상에 관계없이 사용될 수 있음을 이해할 것이다. 이와 같이, 본 개시내용의 과성장 방법은 제조 프로세스의 실질적인 부분이 LED 어레이의 기하학적 구조에 독립적인 LED 어레이 전구체의 형성 방법을 제공한다.
도 8c 및 8d는 과도하게 자란 모놀리식 LED 어레이 구조를 가진 복수의 메사 구조의 SEM 이미지를 도시한다. 모놀리식 LED 어레이 구조는 도 8a에 도시된 것과 유사한 복수의 메사 구조(24) 상에 형성되었다. 도 8a-8d에서, 메사 구조(24)는 정사각형 패킹 어레이 패턴으로 형성된다. 도 9는 과도하게 자란 모놀리식 LED 어레이 구조가 있는 추가 메사 구조 어레이의 SEM 이미지를 도시한다. 도 9에서, 메사 구조(24)는 도시된 어레이 구조를 제공하기 위해 육각형으로 밀집된 어레이 패턴으로 배열된다.
일부 실시예에서, 제2반도체층(30)은 제1반도체층(20)과 동일한 재료를 포함할 수 있다. 예를 들어, 제1 및 제2반도체층(20, 30)은 Si가 n-형 도핑된 GaN을 포함할 수 있다. 따라서, 제2반도체층(30)은 실질적으로 동일한 격자 상수로 제1반도체층의 성장 표면(22) 상에 모놀리식으로 형성될 수 있다. 형성된 결과 구조는 제1 및 제2반도체층(20, 30) 사이의 계면에서 실질적으로 연속적인 결정 구조를 가질 수 있다. 도 10 및 11은 본 개시의 방법에 따라 형성된 제1 및 제2반도체층(20, 30)의 SEM 이미지를 도시한다. 도 10 및 도 11의 SEM 이미지에서, 제1반도체층(20)의 메사 구조(24)와 제2 반도체층(30) 사이의 계면은 검출되지 않는다.
각각의 메사 표면(25)을 덮는 p-형 반도체층(64)의 각각의 제1부분과 벌크 반도체 표면(26)을 덮는 p-형 반도체층(66)의 벌크 부분 사이에 전위 장벽이 제공된다. 전위 장벽은 각각의 메사 표면(25)을 덮는 p-형 반도체층(64)의 각각의 제1부분을 둘러싼다.
각 LED의 각 메사 표면(25) 위의 활성층(40)에서 전하 캐리어 가둠을 개선하기 위해, 메사 표면(25)을 덮는 모놀리식 LED 구조의 제1부분과 벌크 반도체 표면(26)을 덮는 모놀리식 LED 구조의 제2부분 사이에 각각의 LED에 전위 장벽이 형성되되, 전위 장벽은 메사 표면(25)을 덮는 p-형 반도체층의 제1부분을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 표면의 상부 접촉 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
LED 어레이의 각각의 모놀리식 LED 구조에 대한 전위 장벽은 다양한 방식으로 형성될 수 있다. 예를 들어, 각각의 모놀리식 LED 구조에 대한 전위 장벽은 실질적으로 도 5를 참조하여 위에서 설명된 바와 같이 또는 실질적으로 도 7을 참조하여 위에서 설명된 바와 같이 형성될 수 있다.
도 5의 실시예의 경우, 전위 장벽은 메사 표면(64)을 덮는 p-형 반도체층의 각각의 제1부분을 둘러싸는 p-형 반도체층(61)의 제3부분을 선택적으로 제거함으로써 형성될 수 있다. 도 5에 도시된 바와 같이, p-형 반도체층(60)은 층의 두께를 통해 선택적으로 제거되어 아래의 층(도 5의 실시예에서 전자 차단층(50))을 노출시킨다.
도 7의 실시예의 경우, 전위 장벽은 Al을 포함하는 III족 질화물을 포함하는 p-형 반도체층(60)을 제공함으로써 형성될 수 있다. p-형 반도체층(60)은 메사 표면(25)을 덮는 p-형 반도체층(64)의 제1부분보다 p-형 반도체층(63)의 측벽 부분에 더 높은 농도의 Al이 통합되도록 제공되어 전위가 p-형 반도체층(63)의 측벽 부분과 p-형 반도체층(64)의 제1부분 사이에 장벽이 제공된다. 측벽 부분(63)과 p-형 반도체층(64)의 제1부분 사이의 Al 조성의 차이는 밴드갭의 변화가 실온에서 kT eV보다 더 크도록(즉, 약 0.26 eV 초과) 될 수 있다.
따라서, LED 어레이 전구체가 제공된다.
LED 어레이 전구체는 제1반도체층(20), 제2반도체층(30), 활성층(40) 및 p-형 반도체층(60)을 포함한다.
제1반도체층(20)은 III족 질화물을 포함한다. 도 3에 도시된 바와 같이, 제1반도체층(20)은 기판(10) 상에 제공될 수 있다. 기판(10)은 사파이어, 실리콘 또는 SiC를 포함할 수 있다. 기판(10)은 III족 질화물 층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼 층을 포함할 수 있다. 물론, 일부 실시예에서, LED 어레이 전구체는 전술한 방법에 따라 제조될 수 있고, 그 후에 기판(10)이 제거될 수 있다. 일부 실시예에서 LED 어레이 전구체는 백플레인 전자 기판에 접합될 수 있다. 백플레인 전자 기판은 LED 어레이 전구체의 LED를 제어하고 이에 접촉하도록 구성된 전기 회로 및 접촉부를 포함할 수 있다. 일부 실시예에서, 백플레인 전자 기판은 p-형 반도체층(60)에 접합될 수 있다. 이와 같이, 제1반도체층은 실질적으로 위에서 약술된 방법에 따라 제공될 수 있다.
도 5 및 7에 도시된 실시예와 유사하게, 제1반도체층(20)은 벌크 반도체 표면(26) 및 메사 표면(25)을 포함하는 성장 표면(22)을 정의하기 위해 제1반도체층의 주요 표면으로부터 연장되는 복수의 메사 구조(24)를 포함한다. 위에서 논의된 바와 같이, 복수의 메사 구조(24)를 포함하는 제1반도체층의 예가 도 8a에 도시되어 있다.
도 5 및 7에 도시된 실시예와 유사하게, 모놀리식 LED 어레이 구조가 메사 표면(25) 및 벌크 반도체 표면(26)을 덮도록 제1반도체층(20)의 성장 표면(22) 상에 모놀리식 LED 어레이 구조가 제공된다. 위에서 논의한 바와 같이, 모놀리식 LED 어레이 구조의 예가 도 8c 및 8d에 도시되어 있다.
위에서 설명한 바와 같이, 모놀리식 LED 어레이 구조는 복수의 층을 포함한다. 각 층은 III족 질화물로 형성된다. 모놀리식 LED 어레이 구조는 제2반도체층(30), 활성층(40), 및 p-형 반도체층(60)을 포함한다. 일부 실시예에서, 모놀리식 LED 어레이 구조는 또한 전자 차단층(50)을 포함할 수 있다. 모놀리식 LED 어레이 구조의 각 층은 연속적인 층으로 형성될 수 있다. 이와 같이, 모놀리식 LED 어레이 구조의 층들 각각은 위에서 논의된 모놀리식 LED 구조와 유사한 방식으로 제공될 수 있다. 이러한 모놀리식 LED 구조의 예는 또한 적어도 도 5 및 7에서 볼 수 있다.
LED 어레이 전구체의 각 메사 표면(25) 위의 활성층에서 전하 캐리어 가둠을 개선하기 위해, 어레이의 각각의 LED 전구체는 각각의 메사 표면(25)을 덮는 각각의 모놀리식 LED 구조의 제1부분과 벌크 반도체 표면(26)을 덮는 각 모놀리식 LED 구조의 제2부분 사이의 전위 장벽을 포함하되, 전위 장벽은 각각의 메사 표면(25)을 덮는 각각의 p-형 반도체층의 제1부분을 둘러싼다. 즉, 본 개시에 따른 방법은 규칙적인 사다리꼴 형상의 실질적으로 평평한 각각의 표면과 벌크 반도체 표면(26) 위에 형성된 층 사이에 전위 장벽을 제공한다.
도 5 및 도 7을 참조하면, 각각의 모놀리식 LED 어레이 구조는 메사 표면(64)을 덮는 p-형 반도체층의 제1부분과 벌크 반도체 표면(66)을 덮는 p-형 반도체층의 제2 부분 사이에 전위 장벽이 제공되도록 형성되고, 전위 장벽은 메사 표면(65)을 덮는 p-형 반도체층의 제1부분을 둘러싸고 있다.
도 5 및 위의 설명을 참조하여, 전위 장벽은 메사 표면(64)을 덮는 p-형 반도체층의 제1부분을 둘러싸는 p-형 반도체층(61)의 제3부분을 선택적으로 제거함으로써 형성될 수 있다. 도 5에 도시된 바와 같이, p-형 반도체층(60)은 층의 두께를 통해 선택적으로 제거되어 아래의 층(도 5의 실시예에서 전자 차단층(50))을 노출시킬 수 있다.
도 7을 참조하면, 전위 장벽은 Al을 포함하는 III족 질화물을 포함하는 p-형 반도체층(60)을 제공함으로써 형성될 수 있다. p-형 반도체층(60)은 메사 표면(25)을 덮는 p-형 반도체층(64)의 제1부분보다 더 높은 농도의 Al이 p-형 반도체층(60)의 측벽 부분(63)에 통합되도록 제공되어 p-형 반도체층(63)의 측벽 부분과 p-형 반도체층(65)의 제1부분 사이에 LED 어레이 전구체의 각 LED 전구체에 대한 전위 장벽이 제공된다. 측벽 부분(63)과 p-형 반도체층의 제1부분(64) 사이의 Al 조성의 차이는 밴드갭의 변화가 실온에서 kT eV보다 크도록(즉, 약 0.26 eV 초과) 될 수 있다.
예를 들어, p-형 반도체층(63)의 측벽 부분은 p-형 AlxGa1-xN을 포함할 수 있되,
Figure pct00010
이고, p-형 반도체층(65)의 메사 표면 부분은 p-형 AlyGa1-yN을 포함할 수 있되,
Figure pct00011
이다.
위에서 논의한 바와 같이, 제2반도체층(30)의 경사진 측벽은 성장 표면이 경사진 측벽인지 또는 기판에 실질적으로 평행한지에 따라 III족 질화물의 증착 속도의 변화를 초래한다. p-형 반도체층(60)의 성장을 위해, 성장 속도의 차이는 또한 p-형 반도체층(60)으로의 Al의 혼입에 영향을 미친다. 따라서, 동일한 증착 공정을 이용하여 p-형 반도체층(65)의 제1부분보다 Al 함량이 높은 경사 측벽부분(63)을 형성할 수 있다. 이와 같이, 모놀리식 LED 구조의 메사 표면 부분에 전류를 제한하기 위한 원하는 전위 장벽은 추가 패터닝 단계 없이 형성될 수 있다.
따라서, 본 발명의 일 실시예에 따른 LED 전구체를 제공할 수 있다.

Claims (19)

  1. 발광 다이오드(LED: Light Emitting Diode ) 전구체를 형성하는 방법으로서,
    (a) 기판 상에 III족 질화물을 포함하는 제1반도체층을 형성하되, 상기 제1반도체층은 상기 기판에 대한 상기 제1반도체층의 반대 측에 성장 표면을 갖는, 단계;
    (b) 상기 제1반도체층의 상기 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 상기 제1반도체층의 일부를 선택적으로 제거하는 단계;
    (c) 모놀리식 LED 구조가 상기 메사 표면 및 상기 벌크 반도체 표면을 덮도록 상기 제1반도체층의 상기 성장 표면 상에 상기 모놀리식 LED 구조를 형성하는 단계를 포함하되, 상기 모놀리식 LED 구조는 복수의 층을 포함하고, 각 층은 III족 질화물을 포함하며:
    - 제2반도체층;
    - 상기 제2반도체층 상에 제공되고, 광을 생성하도록 구성된 활성층; 및
    - 상기 활성층 상에 제공되는 p-형 반도체층을 포함하되,
    전위 장벽이 상기 메사 표면을 덮는 상기 p-형 반도체층의 제1부분과 상기 벌크 반도체 표면을 덮는 상기 p-형 반도체층의 제2부분 사이에 제공되고, 상기 전위 장벽은 상기 메사 표면을 덮는 상기 p-형 반도체층의 상기 제1부분을 둘러싸는, 방법.
  2. 제1항에 있어서,
    상기 제2반도체층은 도핑되지 않은 III족 질화물을 포함하는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제2반도체층은 상기 제1반도체층의 상기 메사 표면 상의 상기 제2반도체층의 상기 제1부분과 상기 제1반도체층의 상기 벌크 반도체 표면 상의 상기 제2반도체층의 제2부분 사이에 연장되는 경사진 측벽 부분을 제공하도록 상기 성장 표면 상에 형성되는, 방법.
  4. 제3항에 있어서,
    상기 p-형 반도체층은 Al을 포함하고, 상기 메사 표면을 덮는 상기 p-형 반도체층의 상기 제1부분보다 상기 p-형 반도체층의 상기 경사진 측벽 부분에 더 높은 농도의 Al이 혼입되도록 형성되어 상기 p-형 반도체층의 상기 제1부분과 상기 p-형 반도체층의 상기 제2부분 사이의 상기 p-형 반도체층의 상기 경사진 측벽 부분에 상기 전위 장벽이 형성되는, 방법.
  5. 제4항에 있어서,
    상기 p-형 반도체층의 상기 경사진 측벽 부분은 p-형 AlxGa1-xN을 포함하되,
    Figure pct00012
    이고; 그리고
    상기 p-형 반도체층의 상기 제1부분은 p-형 AlyGa1-yN을 포함하되,
    Figure pct00013
    인, 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 메사 표면을 덮는 상기 p-형 반도체층의 상기 제1부분을 둘러싸는 상기 p-형 반도체층의 일부는 아래의 상기 활성층을 노출시키기 위해 선택적으로 제거되는, 방법.
  7. 제6항에 있어서,
    상기 메사 표면을 덮는 상기 p-형 반도체층의 상기 제1부분을 둘러싸는 상기 p-형 반도체층의 부분은 이방성 에칭액을 사용하여 선택적으로 제거되는, 방법.
  8. 선행 청구항중 어느 한 항에 있어서,
    상기 메사 구조를 형성하기 위해 상기 제1반도체층의 일부를 선택적으로 제거하는 단계는:
    제1면에 메사 정의 마스크층을 선택적으로 형성하는 단계;
    상기 제1반도체층의 상기 벌크 반도체 표면을 노출시키기 위해 상기 제1반도체층의 마스킹되지 않은 부분을 선택적으로 제거하는 단계; 그리고
    상기 메사 정의 마스크층을 제거하는 단계를 포함하는, 방법.
  9. 선행 청구항중 어느 한 항에 있어서,
    상기 제1반도체층은 GaN을 포함하되, 선택적으로 상기 제1반도체층이 n-형 반도체인, 방법.
  10. 선행 청구항중 어느 한 항에 있어서,
    상기 메사 표면과 상기 벌크 반도체 표면 사이의 상기 메사 구조의 높이는 적어도 200nm인, 방법.
  11. 발광 다이오드(LED: Light Emitting Diode ) 전구체를 형성하는 방법으로서,
    (a) 기판 상에 III족 질화물을 포함하는 제1반도체층을 형성하되, 상기 제1반도체층은 상기 기판에 대한 상기 제1반도체층의 반대 측에 성장 표면을 갖는, 단계;
    (b) 상기 제1반도체층의 상기 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 상기 제1반도체층의 일부를 선택적으로 제거하는 단계;
    (c) 모놀리식 LED 구조가 상기 메사 표면 및 상기 벌크 반도체 표면을 덮도록 상기 제1반도체층의 상기 성장 표면 상에 상기 모놀리식 LED 구조를 형성하는 단계를 포함하되, 상기 모놀리식 LED 구조는 복수의 층을 포함하고, 각 층은 III족 질화물을 포함하며:
    - n-형 반도체층;
    - 상기 n-형 반도체층 상에 제공되고, 광을 생성하도록 구성된 활성층; 및
    - 상기 활성층 상에 제공되는 p-형 반도체층을 포함하되,
    전위 장벽이 각 메사 표면을 덮는 상기 p-형 반도체층의 각 메사 부분과 상기 벌크 반도체 표면을 덮는 상기 p-형 반도체층의 벌크 부분 사이에 제공되고, 상기 전위 장벽은 상기 메사 표면을 덮는 상기 p-형 반도체층의 각 메사 부분을 둘러싸는, 방법.
  12. 발광 다이오드(LED: light emitting diode) 전구체로서:
    III족 질화물을 포함하는 제1반도체층 - 상기 제1반도체층은 벌크 반도체 표면 및 메사 표면을 포함하는 성장 표면을 정의하기 위해 상기 제1반도체층의 주요 표면으로부터 연장되는 메사 구조를 포함함-;
    모놀리식 LED 구조가 상기 메사 표면 및 상기 벌크 반도체 표면을 덮도록 상기 제1반도체층의 상기 성장 표면 상에 제공되는 상기 모놀리식 LED 구조 - 상기 모놀리식 LED 구조는 복수의 층을 포함함 - ;을 포함하고, 각층은 III족 질화물을 포함하며:
    - n-형 반도체층;
    - 상기 n-형 반도체층 상에 제공되고, 광을 생성하도록 구성된 활성층; 및
    - 상기 활성층 상에 제공된 p-형 반도체층을 포함하되,
    전위 장벽이 상기 메사 표면을 덮는 상기 p-형 반도체층의 제1부분과 상기 벌크 반도체 표면을 덮는 상기 p-형 반도체층의 제2부분 사이에 제공되고, 상기 전위 장벽은 상기 메사 표면을 덮는 상기 p-형 반도체층의 상기 제1부분을 둘러싸는, LED 전구체.
  13. 제12항에 있어서,
    제2반도체층이 상기 제1반도체층의 상기 메사 표면 상의 상기 제2반도체층의 제1부분과 상기 제1반도체층의 상기 벌크 반도체 표면 상의 상기 제2반도체층의 제2부분 사이에서 연장되는 경사진 측벽 부분을 포함하는, LED 전구체,
  14. 제13항에 있어서,
    상기 p-형 반도체층은 Al을 포함하되, 상기 p-형 반도체층의 경사진 측벽 부분은 상기 메사 표면을 덮는 상기 p-형 반도체층의 제1부분보다 더 높은 농도의 Al을 포함하여 전위 장벽이 상기 p-형 반도체층의 제1부분과 상기 p-형 반도체층의 제2부분 사이의 상기 p-형 반도체층의 경사진 측벽 부분에 형성되는, LED 전구체.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 메사 구조를 덮는 상기 p-형 반도체층의 제1부분을 둘러싸는 상기 p-형 반도체층의 일부는 아래의 상기 활성층을 노출시키기 위해 선택적으로 제거되는, LED 전구체,
  16. 제12항 내지 제15항 중 어느 한 항에 있어서,
    상기 메사 표면과 상기 벌크 반도체 표면 사이의 상기 메사 구조의 높이는 적어도 200 nm인, LED 전구체.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 메사 표면의 표면적은 100μm x 100μm 이하인, LED 전구체.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 메사 표면과 상기 벌크 반도체 표면 사이의 상기 메사 구조의 높이는 상기 메사 구조의 상기 메사 표면의 단면 폭과 적어도 동일한, LED 전구체.
  19. 발광 다이오드 어레이 전구체로서:
    III족 질화물을 포함하는 제1반도체층 - 상기 제1반도체층은 복수의 메사 구조를 포함하고, 각각의 메사 구조는 벌크 반도체 표면 및 복수의 메사 표면을 포함하는 성장 표면을 정의하기 위해 상기 제1반도체층의 주요 표면으로부터 연장됨 - ;
    모놀리식 LED 어레이 구조가 상기 메사 표면 및 상기 벌크 반도체 표면 각각을 덮도록 상기 제1반도체층의 상기 성장 표면 상에 제공되는 모놀리식 LED 어레이 구조 - 상기 모놀리식 LED 어레이 구조는 복수의 층을 포함함 - ;을 포함하고, 각층은 III족 질화물을 포함하며;
    - n-형 반도체층;
    - 상기 n-형 반도체층 상에 제공되고, 광을 생성하도록 구성된 활성층; 및
    - 상기 활성층 상에 제공된 p-형 반도체층;을 포함하되,
    전위 장벽이 각각의 메사 표면을 덮는 상기 p-형 반도체층의 각 메사 부분과 상기 벌크 반도체 표면을 덮는 상기 p-형 반도체층의 벌크 부분 사이에 제공되고, 상기 전위 장벽은 상기 메사 표면을 덮는 상기 p-형 반도체층의 메사 부분 각각을 둘러싸는, 발광 다이오드 어레이 전구체.
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Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900013612A (ko) * 1989-02-17 1990-09-05 프레데릭 얀 스미트 두 물체의 연결 방법 및 장치
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
JP2002185084A (ja) * 2000-12-18 2002-06-28 Sony Corp 半導体発光装置およびその製造方法
JP3805295B2 (ja) * 2002-09-19 2006-08-02 株式会社東芝 窒化物半導体レーザ
JP2009071172A (ja) * 2007-09-14 2009-04-02 Sony Corp 半導体発光素子及びその製造方法、並びに、下地層の形成方法
JP2010245378A (ja) * 2009-04-08 2010-10-28 Panasonic Corp 窒化物半導体レーザ装置
US8536618B2 (en) * 2009-11-03 2013-09-17 The Regents Of The University Of California Light emitting diode structure utilizing zinc oxide nanorod arrays on one or more surfaces, and a low cost method of producing such zinc oxide nanorod arrays
US8263422B2 (en) * 2010-04-26 2012-09-11 Varian Semiconductor Equipment Associates, Inc. Bond pad isolation and current confinement in an LED using ion implantation
TW201421729A (zh) * 2012-11-22 2014-06-01 Chi Mei Lighting Tech Corp 發光二極體結構及其製造方法
US9666677B1 (en) * 2014-12-23 2017-05-30 Soraa Laser Diode, Inc. Manufacturable thin film gallium and nitrogen containing devices
US9484492B2 (en) * 2015-01-06 2016-11-01 Apple Inc. LED structures for reduced non-radiative sidewall recombination
US9865772B2 (en) * 2015-01-06 2018-01-09 Apple Inc. LED structures for reduced non-radiative sidewall recombination
JP6553541B2 (ja) * 2016-05-11 2019-07-31 日機装株式会社 深紫外発光素子
TWI760282B (zh) * 2017-01-09 2022-04-01 美商納諾西斯有限公司 用於直接視野顯示之具有集成反射器的發光二極體及其製造方式
US11211525B2 (en) * 2017-05-01 2021-12-28 Ohio State Innovation Foundation Tunnel junction ultraviolet light emitting diodes with enhanced light extraction efficiency
US20190058084A1 (en) * 2017-08-18 2019-02-21 Jie Piao Laser Diodes, LEDs, and Silicon Integrated sensors on Patterned Substrates

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