KR20220055494A - Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법, 및 반도체 전자 회로 및 그 실장 방법 - Google Patents

Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법, 및 반도체 전자 회로 및 그 실장 방법 Download PDF

Info

Publication number
KR20220055494A
KR20220055494A KR1020227011610A KR20227011610A KR20220055494A KR 20220055494 A KR20220055494 A KR 20220055494A KR 1020227011610 A KR1020227011610 A KR 1020227011610A KR 20227011610 A KR20227011610 A KR 20227011610A KR 20220055494 A KR20220055494 A KR 20220055494A
Authority
KR
South Korea
Prior art keywords
plating
mass
point
melting
alloy
Prior art date
Application number
KR1020227011610A
Other languages
English (en)
Inventor
히로토시 니시
타케시 사와이
켄이치로 시로카와
소이치로 오마에
Original Assignee
가부시키가이샤 신료
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2019165701A external-priority patent/JP7080867B2/ja
Application filed by 가부시키가이샤 신료 filed Critical 가부시키가이샤 신료
Publication of KR20220055494A publication Critical patent/KR20220055494A/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • B23K35/262—Sn as the principal constituent
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K1/00—Soldering, e.g. brazing, or unsoldering
    • B23K1/0008—Soldering, e.g. brazing, or unsoldering specially adapted for particular articles or work
    • B23K1/0016—Brazing of electronic components
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/02—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape
    • B23K35/0222—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by mechanical features, e.g. shape for use in soldering, brazing
    • B23K35/0233—Sheets, foils
    • B23K35/0238—Sheets, foils layered
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • B23K35/264—Bi as the principal constituent
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00—Layered products comprising a layer of metal
    • B32B15/01—Layered products comprising a layer of metal all layers being exclusively metallic
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C12/00—Alloys based on antimony or bismuth
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C13/00—Alloys based on tin
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C13/00—Alloys based on tin
    • C22C13/02—Alloys based on tin with antimony or bismuth as the next major constituent
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C28/00—Alloys based on a metal not provided for in groups C22C5/00 - C22C27/00
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C30/00—Alloys containing less than 50% by weight of each constituent
    • C22C30/04—Alloys containing less than 50% by weight of each constituent containing tin or lead
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/021—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material including at least one metal alloy layer
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/023—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material only coatings of metal elements only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K2101/00—Articles made by soldering, welding or cutting
    • B23K2101/36—Electric or electronic devices
    • B23K2101/40—Semiconductor devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11912—Methods of manufacturing bump connectors involving a specific sequence of method steps the bump being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

반도체 부품의 실장에 있어서, Pb 프리의 도전성 접합 방법에 사용되며, 저온 접합에 사용할 수 있는 Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법을 제공한다. Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 제1 사각형의 범위 내의 조성이며, 60~110℃인 Sn-Bi-In 합금을 포함하는 Sn-Bi-In계 저융점 접합 부재. 또 상기 제1 사각형의 범위 내의 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층을 포함하는 도금 적층물을 피도금물 상에 형성하는 도금 공정을 가지는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.

Description

Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법, 및 반도체 전자 회로 및 그 실장 방법
본 발명은 반도체 실장시의 납 프리 땜납 재료에 관한 것으로, 특히 저온 영역에서 사용 가능한 Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법에 관한 것이다. 또 이들을 사용한 반도체 전자 회로 및 그 실장 방법에 관한 것이다.
최근, RoHS 규제 등에 따라 환경으로의 유해 물질에 대한 규제가 점점 엄격해지고 있어, 반도체 칩을 포함하는 전자 부품을 프린트 배선판(PWB)에 접합할 목적으로 사용되는 땜납 합금도 규제 대상이 된다. 이들 땜납 성분에는 예로부터 주성분으로서 납(Pb)이 사용되어 왔기 때문에, 납을 포함하지 않는 땜납 합금(이후, Pb 프리 땜납 합금이라고도 부른다)의 개발이 활발하게 행해지고 있다.
전자 부품을 프린트 배선판에 접합할 때 사용하는 땜납 합금 등의 도전성 접합 재료는 그 사용 한계 온도에 따라 고온용(약260℃~400℃)과 중저온용(약140℃~230℃)으로 크게 구별된다. 그 중에서 저온용의 땜납 합금은 일반적으로 Pb-63Sn의 공정합금의 융점 183℃보다 융점이 낮은 땜납 합금을 가리키는 것으로 되어 있다.
그러나, 최근에는 전자 부품 중에는 플렉서블성을 가지는 수지 기판이나 압전 세라믹스의 PZT(티탄산지르콘산납) 기판 등의 내열성이 매우 낮아, 고온에 노출되면 그 기능이 열화하거나 파괴되거나 하는 것이 있다. 그러한 전자 부품의 실장시의 접합 온도는 135℃ 이하, 바람직하게는 120℃ 이하, 보다 바람직하게는 110℃ 이하의 저온에서 납땜할 필요가 있기 때문에, 보다 융점이 낮은 저온용의 땜납 합금이 요구되고 있다.
또 집적회로는 CMOS 기술의 미세화에 따른 기능당 비용 저감이 진행되어, 실장 공정에서도 최근에는 미세화 칩을 패키지 레벨로 집적하여 단위면적당 많은 칩, 다층화, 복합화에 의한 고집적화가 진행되고 있다. 실장에서의 접합 방법도 리드선으로부터 땜납 볼, 땜납 범프 접합으로 진전되고 있어, 실장시의 땜납 접합의 간편성, 저비용화가 요망되고 있다.
종래부터 Pb 프리 땜납으로서는 Sn-3.5Ag(융점=221℃)이나 Sn-0.7Cu(융점=227℃), Sn-Ag-Cu(융점=217℃) 등이 사용되고 있다. 그러나, 이들 땜납 합금은 융점이 200℃ 이상으로 높아, 반도체 실장시의 납땜 온도 135℃ 이하에서의 사용은 곤란하다.
Pb 프리의 저온용 땜납 합금으로서는, 특허문헌 1에는 Sn 37~47질량%, Ag 0.1질량% 이상 1.0질량% 미만, Bi가 잔부인 저온 접합용 땜납 합금이 기재되어 있다.
특허문헌 2에는 Sn 40질량%, Bi 55질량%, In 5질량%로 이루어지는 땜납 합금이나, Sn 34질량%, Bi 46질량%, In 20질량%로 이루어지는 땜납 합금이 기재되어 있다. 또 상기 땜납 합금을 구체 형성으로 한 땜납 분말이나, 땜납 페이스트, 이들을 사용한 납땜 방법 등이 기재되어 있다.
특허문헌 3에는 우선 제1층의 주석/인듐층을 도금하고, 이어서 이 주석/인듐층 상에 제2층의 광택 주석/비스무트층을 도금하고, 계속해서 제1 및 제2 도금층을 리플로우하는 Sn-In-Bi 땜납 합금 도금층의 형성 방법이 기재되어 있다.
일본 특허 제3347512호 공보 일본 특허 제3224185호 공보 일본 특개 2001-219267호 공보
특허문헌 1에 기재된 Sn-Bi-Ag계 땜납 합금은 융점이 137~139℃이다. 실장시의 접합 온도는 융점+20℃정도 필요한 경우가 많기 때문에, 실장시의 접합 온도가 157℃ 이상은 필요하며 135℃ 이하에서는 접합할 수 없다.
특허문헌 2에 기재된 Sn-Bi-In계 땜납 합금에 대해서도, 융점이 117~139℃이기 때문에, 실장시의 접합 온도가 137℃ 이상은 필요하며, 135℃ 이하에서는 접합할 수 없다. 또 당해 땜납 합금은 Sn-Bi-In의 3종류의 금속을 배합하여, 전기로(400℃)에서 가열 용융시켜 제작한 것을 사용하고 있어 「금속의 배합→가열 용융」의 공정 및 땜납 재료로 하기 위해서 다음 공정으로서 「분쇄→땜납 페이스트화」의 공정을 필요로 하기 때문에 생산성이 부족하다. 또한 당해 땜납 합금을 피도금물의 표면에 도금 가공 처리한 것만이 기재되어 있는데, 그 도금 처리의 상세는 나타나 있지 않다.
특허문헌 3에 기재된 Sn-In-Bi계의 도금 방법은 2종류의 2성분계의 도금욕을 사용하기 때문에, 도금으로 소비되는 2성분의 보급이 필요하여, 도금욕의 운전 관리가 번잡하게 되고, 도금물 조성을 안정시키는 것이 어렵다. 또한 도금욕 중의 성분 조성이 한정되기 때문에, 도금 적층물의 조성의 범위가 한정되어버리는 것이 예상된다. 또 당해 문헌에 기재되어 있는 땜납 합금의 조성 범위에서는 융점이 180~220℃이기 때문에, 기재된 리플로우 온도가 260℃정도로 매우 높아, 실장시의 접합 온도가 135℃ 이하에서는 접합할 수 없다.
상기 서술한 바와 같이, 최근에는 RoHS 규제 등에 따른 유해 물질에 대한 규제가 엄격하게 되고 있어, 종래부터 반도체 제품의 제조 공정에서 도전성 접합 재료로서 사용되어온 Pb 함유 땜납 합금도 규제 대상이 되기 때문에, Pb 프리 땜납 합금으로의 전환이 요구되고 있다.
또한 집적회로는 미세화의 진전에 따라, 실장시의 접합 방법의 미세화 정밀도의 향상 및 그 공정 간편성의 향상 등의 저비용화가 요구되고 있다.
또 스마트폰이나 센서류의 고기능화 수요에 따라 플렉서블 기판이나 스트레쳐블 기판에 사용되는 수지 기판, 압전 소자, CdTe 반도체 소자, CCD 소자, 홀로그램 소자 등의 내열성이 낮은 배선 기판이나 전자 소자의 수요 증가가 예상되고 있어, 이것에 따른 실장 공정에서의 저온 접합(135℃ 이하)이 가능한 도전성 접합 재료 및 그 접합 방법의 개발이 요구되고 있다.
본 발명은 이와 같은 과제를 감안하여 이루어진 것으로, 본 발명의 목적은 135℃ 이하에서 접합 가능한 저온의 접합 방법에 이용할 수 있는 저융점의 접합 부재나 그 제조법 등을 제공하는 것에 있다.
종래의 Pb 프리의 도전성 접합 재료인 Sn-Ag계, Sn-Cu계, Sn-Ag-Cu계의 융점은 200℃ 이상, Sn-Bi계, Sn-Bi-In계의 융점은 약120℃ 이상이다. 실장시의 리플로우 온도(접합 온도)는 이보다 약20℃ 이상 높게 할 필요가 있기 때문에, 적어도 140℃ 이상의 리플로우 온도가 되어, 반드시 저온의 접합 방법에 적합하다고 할 수 있는 것은 아니었다.
그러나, 본 발명자들은 예의 검토를 거듭한 결과, 피도금물의 표면에 Sn-Bi-In을 특정의 조성 범위에서 각각 단독으로 적층 도금함으로써 저융점의 도금 적층물로 하고, 이 도금 적층물 그대로 또는 이 도금 적층물을 가열 리플로우하여 범프화한 땜납 합금 범프를 사용함으로써 전자 부품 실장 공정의 간편성을 향상시킬 수 있는 것을 알아냈다. 또 135℃ 이하의 저온 실장도 가능한 것을 알아냈다. 이러한 지견에 기초하여, 본 발명의 완성에 이르렀다.
즉 본 발명의 요지는 이하와 같다.
<1> Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형의 범위 내의 조성이며, 융점이 60~110℃인 Sn-Bi-In 합금을 포함하는 Sn-Bi-In계 저융점 접합 부재.
<2> Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 상기 Sn-Bi-In 합금이 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4a(1, 57, 42)의 4점을 정점으로 하는 사각형의 범위 내의 조성인 상기 <1>에 기재된 Sn-Bi-In계 저융점 접합 부재.
<3> Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 상기 Sn-Bi-In 합금이 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3a(35, 25, 40), 점 4b(1, 59, 40)의 4점을 정점으로 하는 사각형의 범위 내의 조성이며, 융점이 69~110℃인 상기 <1> 또는 <2>에 기재된 Sn-Bi-In계 저융점 접합 부재.
<4> 상기 Sn-Bi-In 합금이 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, 상기 Sn-Bi-In 합금에 있어서의 상기 혼합 성분의 합계 질량이 0.001~3.0질량%인 상기 <1> 내지 <3> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재.
<5> 언더 메탈로서 Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더 메탈을 성막한 것 위에 상기 Sn-Bi-In 합금이 배치되는 상기 <1> 내지 <4> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재.
<6> 상기 Sn-Bi-In 합금이 Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 조성, 또는 Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 조성인 상기 <1> 내지 <5> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재.
<7> 상기 Sn-Bi-In 합금이 Sn, Bi 및 In의 농도가 상이한 복수의 층을 가지는 도금 적층물을 가지는 상기 <1> 내지 <6> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재.
<8> 상기 도금 적층물이 적어도 Sn과 In을 포함하는 SnIn층과, Bi와 In을 포함하는 BiIn층을 가지는 상기 <7>에 기재된 Sn-Bi-In계 저융점 접합 부재.
<9> 상기 Sn-Bi-In 합금이 Sn, Bi 및 In의 농도가 상이한 복수의 층을 가지는 도금 적층물을 가열 리플로우시켜 이루어지는 땜납 합금 범프인 상기 <1> 내지 <6> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재.
<10> 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재의 표면에 상기 Sn-Bi-In 합금을 가지는 미소 부재를 가지는 상기 <1> 내지 <9> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재.
<11> 도전성 접합부 상에 상기 미소 부재가 실장된 상기 <10>에 기재된 Sn-Bi-In계 저융점 접합 부재.
<12> Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형의 범위 내의 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층을 포함하는 도금 적층물을 피도금물 상에 형성하는 도금 공정을 가지는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<13> 상기 피도금물이 Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더 메탈을 성막한 것을 가지고, 그 위에 상기 도금 적층물을 형성하는 상기 <12>에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<14> 상기 피도금물에 처음에 행하는 도금이 Sn 도금 또는 Bi 도금이며, 상기 Sn 도금 및 상기 Bi 도금을 행한 후에 상기 In 도금을 행하는 상기 <12> 또는 <13>에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<15> 상기 도금 적층물이 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, 상기 도금 적층물에 있어서의 상기 혼합 성분의 합계 질량이 0.001~3.0질량%인 상기 <12> 내지 <14> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<16> Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 조성, 또는 Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 조성이 되도록 상기 적층 도금층을 형성하는 상기 <12> 내지 <15> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<17> 상기 피도금물이 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재이며, 상기 도금 공정에 있어서, 상기 미소 코어재가 상기 도금 적층물로 피복된 미소 부재를 제조하는 상기 <12> 내지 <16> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<18> 도전성 접합부 상에 배치된 상기 <12> 내지 <17> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법으로 제조된 Sn-Bi-In계 저융점 접합 부재를, 가열 리플로우하여 범프를 형성하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
<19> 상기 <1> 내지 <11> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재를 가지는 것을 특징으로 하는 반도체 전자 회로.
<20> 배선 기판과 반도체 칩 표면 사이에 배치된 상기 <1> 내지 <11> 중 어느 하나에 기재된 Sn-Bi-In계 저융점 접합 부재를, 80~135℃의 범위 내에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 상기 Sn-Bi-In계 저융점 접합 부재에 의해 접합하는 반도체 전자 회로의 실장 방법.
본 발명의 Sn-Bi-In계 저융점 접합 부재는 저온에서의 접합이 가능하여 저온 실장성이 우수하다. 또 본 발명의 Sn-Bi-In계 저융점 접합 부재의 제조 방법은 이와 같은 접합 부재의 제조 방법을 제공하는 것이며, Pb 프리의 조성을 용이하게 조정할 수 있다.
도 1은 본 발명에 따른 Sn-Bi-In계 삼원상태도이다.
도 2는 본 발명에 따른 Sn-Bi-In계 삼원상태도이다.
도 3은 본 발명의 도금 적층물을 사용하여 땜납 합금 범프를 형성할 때까지의 제조 공정 개념도이다.
도 4는 본 발명의 도금 적층물을 사용한 땜납 합금 범프에 의한 실장 공정의 개념도이다.
도 5는 실험예 2의 DSC 측정 프로파일이다.
도 6은 실험예 4의 DSC 측정 프로파일이다.
도 7은 실험예 5의 DSC 측정 프로파일이다.
도 8은 실험예 7의 DSC 측정 프로파일이다.
도 9는 실험예 8의 DSC 측정 프로파일이다.
도 10은 실험예 10의 DSC 측정 프로파일이다.
도 11은 실험예 12의 DSC 측정 프로파일이다.
도 12는 실험예 14의 DSC 측정 프로파일이다.
도 13은 실험예 15의 DSC 측정 프로파일이다.
도 14는 실험예 17의 DSC 측정 프로파일이다.
도 15는 실험예 18의 DSC 측정 프로파일이다.
도 16은 실험예 19의 DSC 측정 프로파일이다.
도 17은 실험예 22의 DSC 측정 프로파일이다.
도 18은 실험예 30의 DSC 측정 프로파일이다.
도 19는 실험예 32의 DSC 측정 프로파일이다.
도 20은 실험예 33의 DSC 측정 프로파일이다.
도 21은 실험예 37의 DSC 측정 프로파일이다.
도 22는 실험예 39의 DSC 측정 프로파일이다.
도 23은 실험예 41의 DSC 측정 프로파일이다.
도 24는 실험예 47의 도금 적층물의 외관 SEM 사진이다.
도 25는 실험예 47의 도금 적층물의 단면 SEM-EDX이다.
도 26은 실험예 47의 범프 외관 SEM 사진이다.
도 27은 실험예 47의 범프 외관 SEM 사진이다.
도 28은 실험예 47의 범프 단면 SEM-EDX이다.
도 29는 실험예 48의 도금 적층물의 외관 SEM 사진이다.
도 30은 실험예 48의 범프 외관 SEM 사진이다.
도 31은 실험예 48의 범프 외관 SEM 사진이다.
도 32는 실험예 50의 도금 적층물의 외관 SEM 사진이다.
도 33은 실험예 50의 범프 외관 SEM 사진이다.
도 34는 실험예 50의 범프 외관 SEM 사진이다.
도 35는 시어 강도 시험기의 개념도이다.
도 36은 In 농도와 범프 시어 강도의 관계도이다.
도 37은 실험예 58의 미소 금속 볼로의 도금 적층물의 외관 사진이다.
도 38은 실험예 59의 미소 수지 볼로의 도금 적층물의 외관 사진이다.
도 39는 실험예 60의 Cu 핀으로의 도금 적층물의 외관 사진이다.
이하에 본 발명에 대하여 상세하게 서술하는데, 본 발명은 이하의 실시형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 다양하게 변경하여 실시할 수 있다. 또한 본 명세서에 있어서 「~」라는 표현을 사용하는 경우, 그 전후의 수치 또는 물성값을 포함하는 표현으로서 사용하는 것으로 한다.
<Sn-Bi-In계 저융점 접합 부재>
본 발명의 Sn-Bi-In계 저융점 접합 부재는, Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형의 범위 내의 조성이며, 융점이 60~110℃인 Sn-Bi-In 합금을 포함한다. 이하, 「본 발명의 Sn-Bi-In계 저융점 접합 부재」를 간단히 「본 발명의 접합 부재」라고 기재하는 경우가 있다.
본 발명의 접합 부재는 저온에서 접합할 수 있어 저온 실장성이 우수하다.
[Sn-Bi-In 합금]
도 1, 2는 본 발명의 접합 부재 및 본 발명의 제조 방법에 관한 Sn-Bi-In 삼원상태도를 설명하기 위한 도면이다. 본 발명에 따른 접합 부재에 사용되는 Sn-Bi-In 합금은, Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형의 범위 내의 조성으로 Sn(주석), Bi(비스무트), In(인듐)의 농도를 제어한 것이다.
이하, 점 1, 점 2, 점 3 및 점 4의 4점을 정점으로 하는 사각형을 제1 사각형이라고 하는 경우가 있다.
제1 사각형의 범위 내의 조성의 Sn-Bi-In 합금(이하, 간단히 「Sn-Bi-In 합금」이라고 하는 경우가 있다)을 접합 부재에 사용함으로써, 집적회로의 저온 실장의 실현에 크게 기여할 수 있다. 제1 사각형의 범위 내의 조성으로 함으로써, Sn-Bi-In 합금의 융점을 안정적으로 60~110℃로 할 수 있다. 이것에 의해 135℃ 이하의 저온 영역에서의 가열 리플로우에 의한 접합이 가능하여 저온 실장에 적합하다. 또한 저온에서 처리할 수 있기 때문에 실장시에 소비하는 에너지도 저감시킬 수 있다. 또 도금을 이용하는 경우에는 제조시의 열 처리에 소비하는 에너지도 저감시킬 수 있다.
제1 사각형은 점 1(1, 69, 30)과 점 4(1, 25, 74)를 연결하는 선과, 점 1(1, 69, 30)과 점 2(26, 52, 22)를 연결하는 선과, 점 2(26, 52, 22)와 점 3(40, 10, 50)을 연결하는 선과, 점 3(40, 10, 50)과 점 4(1, 25, 74)를 연결하는 선의 4변의 선에 의해 그 범위가 특정된다. 이 범위 내이면, 가장 높은 융점이 60~110℃인 Sn-Bi-In 합금이 된다.
점 1(1, 69, 30)과 점 4(1, 25, 74)를 연결하는 선보다 외측(도 1, 2에 있어서의 하측)의 경우, Sn을 포함하지 않는 것이 되고, 피도금물 또는 피접합물과의 젖음성이 저하되어버려, 접합 강도 또는 접합 내구성이 저하된다. 또 Sn이 미량 포함됨으로써 110℃ 이하의 융점의 것을 얻기 쉬워져, 융점이 60~110℃인 Sn-Bi-In 합금의 조제가 행하기 쉬워진다.
점 1(1, 69, 30)과 점 2(26, 52, 22)를 연결하는 선보다 외측(도 1, 2에 있어서의 우측)의 경우, 후술하는 실시예에도 나타내는 바와 같이, 잔류 Bi에 의해 융점이 높아진다. 예를 들면 실험예 36, 37에서는 Bi 융점 근방의 271℃에 흡열 피크가 생겼다.
점 2(26, 52, 22)와 점 3(40, 10, 50)을 연결하는 선보다 외측(도 1, 2에 있어서의 상측)의 경우, 후술하는 실시예에도 나타내는 바와 같이, 잔류 Sn-Bi 합금 및 잔류 Bi에 의해 융점이 높아진다. 또 잔류 Sn에 의해 융점이 높아진다. 예를 들면 실험예 38에서는 Sn-58Bi 융점 근방의 136℃ 및 Bi 융점 근방의 271℃에 흡열 피크가 생겼다. 또 실험예 39에서는 Sn 융점 근방의 232℃에 흡열 피크가 생기고, 실험예 40에서는 Sn 융점 근방의 220℃에 흡열 피크가 생겼다.
점 3(40, 10, 50)과 점 4(1, 25, 74)를 연결하는 선보다 외측(도 1, 2에 있어서의 좌측)의 경우, 후술하는 실시예에도 나타내는 바와 같이, 융점이 높아진다. 예를 들면 실험예 41에서는 In 비율이 높은 In-Sn계 복합물 잔류라고 생각되는 128℃의 흡열 피크가 생겼다. 또 비교적 고가인 In의 비율이 많은 것이 되어 비용이 올라가 범용성이 저하된다.
또한 상기 서술한 삼원상태도의 질량 농도는 도금 적층물이나 땜납 합금 범프, 후술하는 미소 코어재의 피복층 등의 Sn-Bi-In 합금 부분에 있어서, Sn과 Bi와 In의 합계를 100질량%로서 환산했을 때의 Sn, Bi, In의 각각의 성분의 농도이다.
Sn-Bi-In 합금은 Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4a(1, 57, 42)의 4점을 정점으로 하는 사각형의 범위 내의 조성인 것이 바람직하다.
이하, 점 1, 점 2, 점 3 및 점 4a의 4점을 정점으로 하는 사각형을 제2 사각형이라고 하는 경우가 있다.
제2 사각형의 범위 내의 조성의 Sn-Bi-In 합금을 포함하는 접합 부재로 함으로써, 실시예에서 후술하는 바와 같이, 기존의 Pb 프리 땜납 합금(Sn2.5Ag, Sn3.2Ag, Sn58Bi 합금 등)을 포함하는 접합 부재의 접착강도 3.3mg/μm2보다 우수한 접착강도를 가지는 접합 부재를 얻을 수 있다. 제2 사각형의 범위 내의 조성의 Sn-Bi-In 합금을 포함하는 접합 부재로 함으로써, 접합 신뢰성이 더욱 우수한 것이 된다.
본 발명의 접합 부재에 사용되는 Sn-Bi-In 합금의 융점은 60℃~110℃이다. Sn-Bi-In 합금의 융점은 65℃~110℃가 바람직하고, 69℃~110℃가 보다 바람직하다. 반도체 전자 부품 실장시의 도전성 접합 재료로서 땜납 합금을 사용한 전자 제품은 계절 변동, 옥내외, 전자 제품의 작동에 의한 자기 발열 등이 일어나는 통상의 사용 환경하에 있어서 사용된다. 그 때문에 융점이 60℃~62℃정도에서는 접합 강도의 저하가 우려되고, 그 내구성이 부족한 경우가 있다.
또한 본원에 있어서, 「융점」이란 후술하는 실시예에 기재하는 바와 같이, DSC로 측정했을 때의 흡열 피크의 탑 온도를 의미한다. 또 흡열 피크가 복수 있는 경우에는 흡열 피크의 탑 온도 중에서 가장 낮은 온도를 최저 융점(고상선 온도)으로 하고, 가장 높은 온도를 최고 융점(액상선 온도)으로서 취급한다.
Sn-Bi-In 합금은 DSC 측정에 있어서 최저 융점(고상선 온도)으로부터 최고 융점(액상선 온도)까지의 융점이 60℃~110℃의 온도 범위에 관찰되는 것이며, 65℃~110℃의 온도 범위인 것이 바람직하고, 69℃~110℃의 온도 범위인 것이 보다 바람직하다.
접착강도나 융점의 관점에서, Sn-Bi-In 합금은 Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3a(35, 25, 40), 점 4b(1, 59, 40)의 4점을 정점으로 하는 사각형의 범위 내의 조성이며, 융점이 69~110℃인 것이 바람직하다.
이하, 점 1, 점 2, 점 3a 및 점 4b의 4점을 정점으로 하는 사각형을 제3 사각형이라고 하는 경우가 있다.
제3 사각형의 범위 내의 조성의 Sn-Bi-In 합금은 융점을 안정적으로 69~110℃로 할 수 있고, 저온 영역의 90~135℃에서의 가열 리플로우에 의한 접합이 가능하여 저온 실장에 적합하다. 또 접합 신뢰성도 우수하다.
Sn-Bi-In 합금의 DSC 측정에 있어서, 이하의 (a)~(c)와 같은 DSC 측정 프로파일을 나타내는 것은, 흡열 피크로서 나타나는 융점의 온도 범위(고상선 온도~액상선 온도)가 좁기 때문에, 실장시의 가열 리플로우의 단시간화가 가능하며, 또한 접합 신뢰성을 높이는 효과를 기대할 수 있다.
(a)단독의 흡열 피크를 나타내는 것
(b)흡열 피크를 복수 나타내는 경우라도, 가장 큰 흡열 피크 높이에 대하여, 다른 흡열 피크의 높이가 1/10 이하인 것
(c)큰 흡열 피크 높이를 가지는 흡열 피크를 복수 나타내는 경우라도, 큰 흡열 피크 높이를 가지는 흡열 피크의 탑 온도의 차가 5℃ 이내인 것
실장시의 가열 리플로우의 단시간화나 접합 신뢰성의 관점으로부터는, Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 조성(도 2의 A의 범위 내의 조성)인 Sn-Bi-In 합금, 또는 Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 조성(도 2의 B의 범위 내의 조성)인 Sn-Bi-In 합금으로 해도 된다.
Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 Sn-Bi-In 합금은, DSC 측정에 있어서, 60~65℃의 범위에 큰 흡열 피크 높이를 나타내는 것이 된다.
예를 들면 실험예 32나 실험예 33에 나타내는 바와 같이, 흡열 피크가 복수관찰되는 경우에도, 큰 흡열 피크 높이를 가지는 흡열 피크는 1개이다. 또 이 큰 흡열 피크 높이를 가지는 흡열 피크에 비해, 다른 흡열 피크의 피크 높이는 10분의 1 이하이다. 실험예 32에 나타내는 Sn이 23질량%, Bi가 28질량%, In이 49질량%의 Sn-Bi-In 합금에서는, 흡열 피크 높이가 작은 숄더 피크가 70℃에 관찰되는데, 흡열 피크 높이가 큰 흡열 피크는 61℃에 관찰되는 흡열 피크뿐이다. 또 실험예 33에 나타내는 Sn이 29질량%, Bi가 21질량%, In이 50질량%의 Sn-Bi-In 합금에서는, 테일링 상에 숄더 피크가 72℃에 관찰되는데, 흡열 피크 높이가 큰 흡열 피크는 60℃에 관찰되는 흡열 피크뿐이다.
또 큰 흡열 피크 높이를 가지는 흡열 피크를 복수 나타내는 경우라도, 흡열 피크의 탑 온도의 차가 5℃ 이내이다. 실험예 17에 나타내는 Sn이 29질량%, Bi가 25질량%, In이 46질량%의 Sn-Bi-In 합금에서는, 흡열 피크 높이가 큰 흡열 피크가 60℃와 61℃에 관찰되는데, 이들 피크의 탑의 온도차는 5℃ 이내이다. 실험예 19에 나타내는 Sn이 27질량%, Bi가 26질량%, In이 47질량%의 Sn-Bi-In 합금에서는, 흡열 피크 높이가 큰 흡열 피크가 60℃와 63℃에 관찰되는데, 이들 피크의 탑의 온도차는 5℃ 이내이다.
Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 Sn-Bi-In 합금은, DSC 측정에 있어서, 80~85℃의 범위에 큰 흡열 피크 높이를 나타내는 것이 된다.
예를 들면 실험예 7이나 실험예 8에 나타내는 바와 같이, 흡열 피크가 복수관찰되는 경우에도, 큰 흡열 피크 높이를 가지는 흡열 피크에 비해, 다른 흡열 피크의 피크 높이는 10분의 1 이하이다. 실험예 7에 나타내는 Sn이 17질량%, Bi가 51질량%, In이 32질량%의 Sn-Bi-In 합금에서는, 흡열 피크 높이가 작은 흡열 피크가 70℃에 관찰되는데, 흡열 피크 높이가 큰 흡열 피크는 83℃에 관찰되는 흡열 피크뿐이다. 실험예 8에 나타내는 Sn이 19질량%, Bi가 48질량%, In이 33질량%의 Sn-Bi-In 합금에서는, 흡열 피크 높이가 작은 흡열 피크가 70℃와 108℃에 관찰되는데, 흡열 피크 높이가 큰 흡열 피크는 82℃에 관찰되는 흡열 피크뿐이다. 또 실험예 10에 나타내는 Sn이 17질량%, Bi가 45질량%, In이 38질량%의 Sn-Bi-In 합금에서는, 83℃에 단독의 흡열 피크가 관찰되고 있다.
(혼합 성분)
Sn-Bi-In 합금은 융점이 110℃를 넘지 않는 범위에서, 적층 도금층의 피막의 평활성이나 밀착성 등의 물성 향상을 목적으로 하여 적절하게 첨가된 혼합 성분을 포함해도 된다.
예를 들면 Sn-Bi-In 합금은 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, Sn-Bi-In 합금에 있어서의 혼합 성분의 합계 질량이 차지하는 비율(혼합 성분의 합계 질량/Sn-Bi-In 합금의 질량)이 0.001~3.0질량%의 범위인 합금으로 할 수 있다. Sn-Bi-In 합금에 있어서의 혼합 성분의 합계 질량이 차지하는 비율은 0.005질량% 이상이나, 0.01질량% 이상, 0.05질량% 이상, 0.1질량% 이상으로 해도 된다. 또 Sn-Bi-In 합금에 있어서의 혼합 성분의 합계 질량이 차지하는 비율은 2.5질량% 이하나, 2.0질량% 이하, 1.5질량% 이하, 1.0질량% 이하로 해도 된다.
또한 Pb 프리로서 사용하기 위해서 Pb의 혼합량을 저감하는 것이 바람직하고, Sn-Bi-In 합금에 있어서의 Pb의 농도는 0.1질량% 이하가 바람직하고, 0.05질량% 이하, 0.01질량% 이하가 보다 바람직하다. Pb은 검출 하한 이하인 것이 더욱 바람직하다.
또 Sn-Bi-In 합금은 원료나 제조 공정상 불가피하게 포함되는 불순물을 포함하는 것이어도 된다. 이와 같은 불순물로서는 Fe(철)이나 C(탄소) 등을 들 수 있다.
또 Sn-Bi-In 합금에 대한 Sn, Bi 및 In의 합계량이 차지하는 비율(Sn, Bi 및 In의 합계 질량/Sn-Bi-In 합금의 전체 질량)은 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상이 더욱 바람직하고, 95질량% 이상이 특히 바람직하다. 또 97질량% 이상이나, 98질량% 이상, 99질량% 이상으로 해도 된다.
(도금 적층물)
Sn-Bi-In 합금은 Sn, Bi 및 In의 농도가 상이한 복수의 층을 가지는 도금 적층물을 형성할 수 있다. 즉, 본 발명의 접합 부재는 제1 사각형의 범위 내의 조성이며, Sn, Bi 및 In의 농도차가 있는 복수의 층이 적층된 적층 도금층을 가지는 것으로 할 수 있다. 본 발명의 제조 방법에 있어서 설명하는 바와 같이, 도금 적층물을 기판이나 미소 코어재의 표면에 형성시킴으로써, 본 발명의 접합 부재를 얻을 수 있다.
Sn-Bi-In 합금은 Sn 도금에 의한 층에 In이 확산된 SnIn층 및/또는 Bi 도금에 의한 층에 In이 확산된 BiIn층을 가지는 도금 적층물을 형성할 수 있다. 예를 들면 적어도 Sn과 In을 포함하는 SnIn층과, Bi와 In을 포함하는 BiIn층을 가지는 도금 적층물로 할 수 있다. SnIn층 및/또는 BiIn층의 합금층을 가짐으로써, Sn, Bi, In 각각 단독의 융점보다 대폭 낮은 60~110℃의 저융점의 것으로 할 수 있다. 또한 도금 적층물에 대해서는 본 발명의 제조 방법에 있어서 상세하게 설명한다.
(땜납 합금 범프)
Sn-Bi-In 합금은 땜납 합금 범프를 형성할 수 있다. 예를 들면 Sn, Bi 및 In의 농도가 상이한 복수의 층을 가지는 도금 적층물을 가열 리플로우시켜 땜납 합금 범프를 형성시킬 수 있다. 기판 상에 형성된 도금 적층물을 가열 리플로우함으로써, 기판과, 기판 상에 형성된 Sn-Bi-In 합금으로 이루어지는 땜납 합금 범프를 가지는 접합 부재를 얻을 수 있다.
(미소 코어재의 피복층)
Sn-Bi-In 합금은 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재의 표면을 피복하는 피복층을 형성할 수 있다. 미소 코어재의 피복은 도금에 의해 피복하거나, Sn-Bi-In 합금으로 피복해도 된다.
[접합 부재]
Sn-Bi-In 합금은 융점이 60~110℃의 범위이기 때문에, 그 융점 이상의 가열로 용융되고, 그 융점 미만 및 20~30℃정도의 상온 부근에서는 고체이다. Sn-Bi-In 합금으로 이루어지는 도금 적층물이나 땜납 합금 범프는 접합부로서 기능하는 점에서, 도금 적층물 또는 땜납 합금 범프를 접합부로서 갖추어 피접합물과 접합하는 것을 본원에 있어서는 접합 부재라고 부른다.
또 본 발명의 접합 부재는 Sn-Bi-In 합금으로 피복된 미소 코어재를 접합부로서 갖추어 피접합물과 접합하는 것이어도 된다.
본 발명의 접합 부재는 Sn-Bi-In 합금으로 이루어지는 도금 적층물 그 자체, 또는 Sn-Bi-In 합금으로 이루어지는 땜납 합금 범프 그 자체이면 된다.
본 발명의 접합 부재는 기판과, 기판 상에 형성된 Sn-Bi-In 합금(도금 적층물 또는 땜납 합금 범프)을 가지는 것으로 해도 된다. 예를 들면 본 발명의 접합 부재는 Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더 메탈을 포함하는 언더 메탈층을 가지는 기판과, 언더 메탈층 상에 배치된 Sn-Bi-In 합금을 가지는 것으로 할 수 있다. 언더 메탈층을 가지는 기판으로서는 반도체 칩 등을 들 수 있다.
본 발명의 접합 부재는 미소 코어재의 표면에 Sn-Bi-In 합금(도금 적층물 또는 땜납 합금으로 이루어지는 피복층)을 가지는 미소 부재를 가지는 것으로 해도 된다. 또 미소 코어재의 표면에 Sn-Bi-In 합금을 가지는 미소 부재를 기판 등 위에 배치한 것을 접합 부재로 해도 된다. 예를 들면 미소 코어재가 도금 적층물로 피복된 미소 부재를 도전성 접합부가 마련된 기판의 도전성 접합부 상에 실장하고, 가열 리플로우함으로써, 도전성 접합부가 마련된 기판과, 도전성 접합부 상에 실장된 미소 부재(미소 부재 탑재형 범프)를 가지는 접합 부재를 얻을 수 있다.
도금 적층물 또는 땜납 합금 범프를 형성시키는 부재나, 미소 코어재, 미소 코어재의 표면이 Sn-Bi-In 합금으로 피복된 미소 부재를 배치시키는 부재로서는, 본 발명의 제조 방법에 기재하는 피도금물을 사용할 수 있다.
<Sn-Bi-In계 저융점 접합 부재의 제조 방법>
본 발명의 접합 부재는 예를 들면 Sn-Bi-In 합금의 각각의 원료 금속을 배합하고 용융시켜 Sn-Bi-In계 저융점 땜납 합금을 제작하는 방법이나, 피도금물의 표면에 Sn-Bi-In 농도가 소정의 조성 범위가 되도록 3성분을 각각 적층 도금하여 저융점 도금 적층물을 형성하는 방법(도금 적층법)이나, 이 도금 적층물을 가열 리플로우하여 Sn-Bi-In계 저융점 땜납 합금 범프를 제작하는 방법 등으로 얻을 수 있다.
이들 중에서도, 저융점 도금 적층물을 이용하는 방법은 조성을 조정하기 쉽고, Sn-Bi-In의 합금화와 그 범프화를 한번에 행할 수 있기 때문에 간편성 및 접합 신뢰성이 우수하여, 공업적으로는 유용하다.
<본 발명의 제조 방법>
본 발명의 Sn-Bi-In계 저융점 접합 부재는 제1 사각형의 범위 내의 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층을 포함하는 도금 적층물을 피도금물 상에 형성하는 도금 공정을 가지는 Sn-Bi-In계 저융점 접합 부재의 제조 방법(이하, 이 제조 방법을 「본 발명의 제조 방법」이라고 기재하는 경우가 있다.)에 의해 제조하는 것이 바람직하다.
본 발명의 제조 방법은 Pb 프리의 조성을 용이하게 조정할 수 있다. 또 각각의 원소를 도금에 의해 적층함으로써 도금 적층물의 조성의 재현성이 얻어짐과 아울러, 본 발명에 따른 Sn-Bi-In계의 조성 범위 내의 조성이 되도록 임의로 제어하기 쉽다.
본원에 있어서, 본 발명의 접합 부재와, 본 발명의 제조 방법의 각각의 발명의 각각에 대응하는 구성은 서로 이용할 수 있다.
이하, 본 발명의 제조 방법에 사용되는 재료나 각 공정에 대해 설명한다.
[피도금물]
피도금물은 도금 적층물이 형성되는 대상이 되는 부재이다. 또 기판 상에 형성된 도금 적층물을 가열 리플로우함으로써 땜납 합금화가 가능한 점에서, 피도금물은 땜납 범프가 형성되는 대상이 되는 부재일 수도 있다.
(기판)
피도금물로서는 LSI나 반도체 칩 등의 반도체 전자 부품이나, 반도체 전자 부품을 복수 탑재하여 회로 구성된 패키지나 모듈로 하기 위한 프린트 배선판 등의 배선 기판 등의 기판을 들 수 있다. 이들 부재는 필요에 따라 그 표면을 포토리소그래피 등에 의해 소요의 도전성 접합부(패드)가 패턴 형성된 것을 사용할 수 있다.
(언더 메탈의 형성)
또 피도금물은 도전성 접합부가 패턴 형성된 기판의 표면에, 필요에 따라 Ti(티탄), Ni(니켈), Cu(구리), Au(금), Sn(주석), Ag(은), Cr(크롬), Pd(팔라듐), Pt(백금), W(텅스텐), Co(코발트), TiW(티탄-텅스텐), NiP(니켈-인), NiB(니켈-붕소), NiCo(니켈-코발트) 및 NiV(니켈-바나듐)으로 이루어지는 군으로부터 선택되는 1 이상의 언더 메탈을 성막한 것(예를 들면 언더 메탈층을 가지는 기판)을 사용하는 것도 가능하다. 이들 언더 메탈은 단독 또는 복수를 적층하여 사용해도 상관없다. 언더 메탈의 성막 방법은 증착, PVD, 도금법 등으로부터 적응 가능한 방법을 적시 선택하여 사용하면 된다. 성막의 막두께는 각각 0.01~10μm의 범위에서 적시 설정하면 된다.
(도전성 포스트의 형성)
또 집적회로의 미세화에 따라 도전성 접합 재료의 땜납 합금을 좁은 간격(협피치)으로 늘어놓는 것에 의한 실장시(가열 리플로우시)의 쇼트 방지 등의 목적으로 마련되는 원기둥 형상의 도전성 포스트가 언더 메탈의 층 상에 형성된 것을 피도금물으로서 사용하는 것도 가능하다. 원기둥 형상의 포스트재로서는 Cu, Ag, Ni 등의 도전성 금속으로부터 적시 선택하면 된다. 원기둥 형상 포스트의 형성은 PVD, 도금법 등으로부터 적응 가능한 방법을 적시 선택하여 사용하면 된다. 원기둥 형상 포스트의 높이는 1~200μm의 범위가 통상적이며, 그 필요에 따라 적시 설정하면 된다.
(미소 코어재)
이하에 설명하는 바와 같이, 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재를 피도금물로 할 수도 있다. 이들을 피도금물로 함으로써, 미소 부재의 접합 부재를 얻을 수 있다.
볼 그리드 어레이(BGA) 등의 미소 볼 탑재형의 도전성 접합 재료의 코어 볼로서 사용되는 미소 볼을 피도금물로서 사용하는 것이 가능하다. 미소 볼은 직경 1mm 이하이며, 미소 금속 볼 또는 미소 수지 볼을 사용할 수 있다. 특히 미소 수지 볼은 전자회로 부품의 경량화, 열응력 완화(탄성 변형이 가능) 등에 유효한 코어 볼재로서 사용되고 있다.
미소 금속 볼로서는 예를 들면 직경이 0.05~1.0mm의 Cu, Ni-Co-Fe 합금이나, Ni-Fe 합금 등의 도전성 금속구이면 어느 것이나 사용할 수 있다. 또 필요에 따라 그 표면에 두께 0.1~30μm의 Ni, Cu, 땜납 등의 도전성 피복을 시행한 미소 금속 볼의 사용도 가능하다.
미소 수지 볼로서는 예를 들면 직경이 0.05~1.0mm의 아크릴 수지, 폴리프로필렌 수지, 염화비닐 수지, 폴리페닐렌설파이드, 디비닐벤젠 가교 중합체 등의 일반적인 수지로 미소 볼화가 가능한 것이면 어느 것이나 사용할 수 있다. 또한 이들 미소 수지 볼은 비도전성이기 때문에, 그 표면에 무전해 도금 등에 의해 0.5~5.0μm정도의 Ni, Cu, 땜납 등의 도전성 금속 또는 합금 등으로 피복한 것을 사용한다.
또 코어재는 볼 형상에 한정되지 않고, 원기둥 형상이나 각기둥 형상, 원추 형상, 또 이들의 각을 모따기한 형상 등의 미소 핀을 사용할 수 있다. 미소 핀은 상기 서술한 미소 금속 볼이나 미소 수지 볼에 준하는 재질이나 크기 등을 가지는 미소 금속 핀이나 미소 수지 핀을 사용할 수 있다. 또한 미소 핀의 경우, 가장 작은 변을 미소 금속 볼이나 미소 수지 볼에 있어서의 직경에 상당하는 것으로 한다.
[피도금물의 표면 세정·건조]
피도금물의 표면 세정은 피도금물의 표면의 부착물을 제거하여 청정화하는 것이 목적이며, 부착물 제거가 가능한 용매를 선정하여 사용한다. 예를 들면 유기 용매로서는 메탄올, 에탄올, 이소프로필알코올 등의 저급 알코올류, 아세톤, 메틸에틸케톤(MEK), 이소부틸케톤(MIBK) 등의 케톤류 등을 들 수 있다. 수계 용매로서는 암모니아, 유기 아민 화합물 등과 과산화수소수의 병용, 아니온계, 카티온계, 노니온계의 계면활성제 등이 첨가된 수용액을 들 수 있다. 이들 용매 중 피도금물 재질을 침범하지 않는 것을 고려하여 적시 선택하여 사용한다.
피도금물의 표면 세정은 실온~100℃의 범위 내에서 이들의 용매 중에 침지 또는 용매에서의 샤워 세정 등의 방법으로 세정한다. 용매 세정 후에는 표면에 부착된 용매 성분을 수세하여, 표면을 청정화하면 된다.
이어서 피도금물의 건조인데, 실온~100℃의 범위에서 가온 건조 또는 통풍 건조하면 된다. 또한 건조 공정은 생략하고 다음 도금 공정으로 진행하는 것도 가능하다.
[도금 공정]
도금 공정은 제1 사각형의 범위 내의 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층을 포함하는 도금 적층물을 피도금물 상에 형성하는 공정이다.
본 발명의 제조 방법을 행함에 있어서, 각 층을 형성하기 위한 도금 방법은 전해 도금 또는 무전해 도금의 어느 방법이라도 가능하지만, 도금 소요 시간이나 생산성 등을 고려하면 전해 도금이 바람직하다.
사용 가능한 도금 장치를 전해 도금의 경우를 예로 서술하면, 사용하는 각 도금액에 대하여 내식성을 가지는 재질로 구성된 도금조에, 교반 날개, 요동, 스퀴지 교반 등의 교반 기능과 전류값을 소정의 범위에서 제어할 수 있는 정류기를 갖춘 것을 사용하여, 양극에 용해성 애노드나 불용성 애노드 등을 사용하고, 음극에 피도금물을 세트할 수 있는 도금 장치를 사용할 수 있다.
도금 공정에서는 적어도 Sn 도금, Bi 도금 및 In 도금을 행한다. 또 형성되는 도금 적층물에 있어서의 Sn, Bi 및 In의 조성이 제1 사각형의 범위 내가 되도록 각 도금액의 농도나 도금액 침지 시간 등을 적절하게 조정하여, Sn 도금, Bi 도금 및 In 도금은 행해진다.
도금 공정은 도금 적층물에 있어서의 Sn, Bi 및 In의 조성이 제2 사각형의 범위 내의 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 행하는 것이 바람직하다. 또 제3 사각형의 범위 내의 조성이며, 융점이 69~110℃인 도금 적층물이 형성되도록 Sn 도금, Bi 도금 및 In 도금을 행하는 것이 보다 바람직하다.
또 형성되는 도금 적층물 중의 Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 행해도 된다. 또 Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 행해도 된다.
Sn, Bi, In 각각의 도금 처리의 방법을 이하에 예시한다.
(Sn 도금)
Sn 도금은 피도금물을 도금하는 주된 성분으로서 Sn을 포함하는 도금액 등을 사용하여 행하는 도금 처리이다. Sn 도금액은 시판되는 것을 사용하면 되며, 예를 들면 이시하라케미컬사의 Sn 도금액 등을 들 수 있다. 도금 조건으로서는 예를 들면 교반 날개, 요동, 스퀴지 교반 등을 사용한 교반하에서, 온도 5~50℃, 도금액 중의 Sn 이온 농도 1~70g/L, 전류밀도 0.1~20.0A/dm2의 범위 내에서 임의로 설정하면 된다. Sn 도금량은 설정 조건하에서의 도금 처리 시간(도금액 침지 시간)으로 제어 가능하다.
(Bi 도금)
Bi 도금은 피도금물을 도금하는 주된 성분으로서 Bi를 포함하는 도금액 등을 사용하여 행하는 도금 처리이다. Bi 도금액은 시판되는 것을 사용하면 되며, 예를 들면 이시하라케미컬사의 Bi 도금액 등을 들 수 있다. 도금 조건으로서는 예를 들면 교반 날개, 요동, 스퀴지 교반 등을 사용한 교반하에서, 온도 5~50℃, 도금액 중의 Bi 이온 농도 1~70g/L, 전류밀도 0.1~20.0A/dm2의 범위 내에서 임의로 설정하면 된다. Bi 도금량은 설정 조건하에서의 도금 처리 시간(도금액 침지 시간)으로 제어 가능하다.
(In 도금)
In 도금은 피도금물을 도금하는 주된 성분으로서 In을 포함하는 도금액 등을 사용하여 행하는 도금 처리이다. In 도금액은 시판되는 것을 사용하면 되며, 예를 들면 이시하라케미컬사나 EEJA사의 In 도금액 등을 들 수 있다. 도금 조건으로서는 예를 들면 교반 날개, 요동, 스퀴지 교반 등을 사용한 교반하에서, 온도 5~50℃, 도금액 중의 In 이온 농도 1~70g/L, 전류밀도 0.1~20.0A/dm2의 범위 내에서 임의로 설정하면 된다. In 도금량은 설정 조건하에서의 도금 처리 시간(도금액 침지 시간)으로 제어 가능하다.
또한 이들 Sn 도금, Bi 도금 및 In 도금은 임의로 사용하는 혼합 성분 등의 다른 도금 성분을 포함하는 복합 도금액을 사용해도 된다. 도금액 등의 도금용 조성물에 있어서, 주된 성분에 대한 다른 도금 성분의 총량(「다른 도금 성분의 총량(g/L)」/「주된 성분(g/L)」)은 50질량% 이하가 바람직하고, 30질량% 이하가 바람직하며, 20질량% 이하가 바람직하다. 예를 들면 Sn 도금액에 임의의 혼합 성분인 Cu를 혼합한 Sn·Cu 복합 도금액이나, Ag을 혼합한 Sn·Ag 복합 도금액을, 주성분으로서 Sn을 포함하는 점에서 Sn 도금액으로서 사용해도 된다. Bi 도금액, In 도금액도 마찬가지이다.
(미량 금속의 첨가)
적층 도금층의 피막의 평활성, 밀착성 등의 물성 향상의 목적으로, 필요에 따라 얻어지는 도금 적층물의 융점이 110℃를 넘지 않는 범위에서, Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 첨가해도 된다. 혼합 성분은 도금 적층물의 합계 질량에 있어서의 상기 혼합 성분의 합계 질량이 차지하는 비율(혼합 성분의 합계 질량/도금 적층물의 합계 질량)이 0.001~3.0질량%가 되도록 첨가하는 것이 가능하다. 합금 성분을 조정할 때 혼합하는 금속을 소정량 포함한 상태에서 합금화시킴으로써, 이들 특정의 성분을 혼합할 수 있다. 예를 들면 목적물의 Sn-Bi-In계 저융점 도금 적층물 중의 혼합 성분의 함유량이 소정량이 되도록 Sn, Bi, In의 어느 하나의 도금액 중에 첨가하여 피막 중에 도입할 수 있다. 또 혼합 성분 자체를 주성분으로서 포함하는 도금액을 사용하고, 단독 도금하여 도금 적층물에 도입하는 것도 가능하다.
또한 착화제 등에 의해, 석출 전위를 조정하여 혼합 성분(첨가 금속)과의 합금 도금을 얻는 관점에서, 첨가 금속은 Sn 도금액 중 또는 Bi 도금액 중에 첨가하는 것이 바람직하다. Sn 또는 Bi 도금액 중으로의 이들 첨가 금속의 첨가량은 Sn 또는 Bi의 중량 농도에 대하여 1/1000~1/10 농도의 범위에서, 얻어지는 도금 적층물 중에서 소정 농도가 되도록 적시 선정하여 사용하면 된다.
(도금 적층 순서)
Sn 도금과 Bi 도금과 In 도금을 모두 행하는 것이면, 도금 적층의 순서는 임의여도 된다. 구체적으로는 피도금물의 표면으로부터 순서대로 Sn→Bi→In, Sn→In→Bi, Bi→Sn→In, Bi→In→Sn, In→Sn→Bi, In→Bi→Sn순의 어느 순서라도 가능하다.
전해 도금으로 Sn-Bi-In을 소정의 조성으로 안정적으로 적층하기 위해서는, 표준 전극 전위가 높고 이온화 경향이 작은 것으로부터 도금한 편이 바람직하다. 그 때문에 피도금물에 처음에 행하는 도금이 Sn 도금 또는 Bi 도금이며, Sn 도금 및 Bi 도금을 행한 후에 In 도금을 행하는 것이 바람직하다. 즉 「Bi→Sn→In」 또는 「Sn→Bi→In」의 순서로 도금하는 것이 바람직하다. 또한 25℃, 105파스칼(Pa)로 표준 수소 전극을 기준한 경우의 표준 전극 전위는 Bi=0.317V, Sn=-0.138V, In=-0.338V다. 3성분 중에서 가장 전위가 낮은 In 도금을 첫번째 도금이나 두번째 도금으로 하면, In은 다음 성분의 도금 조작 중에 전해 도금욕 중에서 이온화하여 용출되어, 최종 목적물의 도금 적층물 중에 있어서의 농도가 설정 조건보다 저하되기 쉽다. 따라서, In 도금은 Sn 도금 및 Bi 도금을 행한 후에 행하는, 최후의 도금으로 하는 것이 바람직하다.
(도금 적층물)
도금 적층물은 Sn, Bi, In 각 성분을 단독으로 차차 도금 처리함으로써 형성된다. 혼합 성분을 포함하지 않는 경우나, Sn 도금액, Bi 도금액 및 In 도금액 중 어느 하나에 혼합 성분을 첨가하는 경우, 도금 적층물은 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층이다. 또 혼합 성분 자체를 주성분으로서 포함하는 도금액을 사용하여 단독 도금을 행하고, 혼합 성분을 도입하는 경우에는, 도금 적층물은 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층과 혼합 성분 단독의 도금으로 얻어지는 도금층으로 이루어진다.
상기 서술한 바와 같이, 형성되는 도금 적층물은 Sn, Bi, In의 농도가 상이한 복수의 층을 가지고 있다. 예를 들면 형성되는 도금 적층물은 Sn 도금에 의한 층에 In이 확산된 SnIn층이나, Bi 도금에 의한 층에 In이 확산된 BiIn층을 가진다.
도금 적층물에 있어서의 각 원소의 농도는 도금 적층물을 피도금물로부터 박리하고, 산 용해 후, 고주파 유도 결합 플라즈마-발광 분석 장치에 의해 정량 분석하여, 그 농도를 구할 수 있다. 각 층은 그 층의 주된 금속이 되는 Sn이나 Bi, In을 포함하고, SnIn층은 Sn과 In을 포함하며, BiIn층은 Bi와 In을 포함한다.
각 층은 실질적으로 그 층을 구성하는 금속 원소로 이루어지는 것인 것이 바람직한데, 그 층의 금속 원소에 더해, 원료나 제조 공정상 불가피하게 포함되는 불순물을 포함하는 것이어도 된다. 이와 같은 불순물로서는 Fe(철)이나 C(탄소) 등을 들 수 있다.
또 상기 서술한 바와 같이, 혼합 성분으로서 임의의 첨가 원소를 포함해도 되는데, Pb 프리로서 사용하기 위해서 Pb의 혼합량을 저감하는 것이 바람직하다. 도금 적층물에 있어서의 Pb의 농도는 0.1질량% 이하가 바람직하고, 0.05질량% 이하, 0.01질량% 이하가 보다 바람직하다. Pb은 검출 하한 이하인 것이 더욱 바람직하다.
(Sn의 층)
Sn 도금에 의해 얻어지는 Sn의 층은 Sn을 포함하는 층이다. Sn의 층은 In을 제외하고 Sn을 주된 성분으로서 포함하고 있으며, 이 층에 있어서의 In을 제외한 원소에 있어서의 Sn 농도는 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상인 것이 더욱 바람직하다. 이 Sn의 층은 Sn 도금에 의해 얻을 수 있다.
또 Sn의 층은 In도 포함하는 SnIn층으로 해도 된다. 이 SnIn층은 그 층의 주된 성분으로서 Sn 및 In을 포함하고, Sn과 In의 합계가 그 층에 있어서의 70질량% 이상이나, 80질량% 이상, 90질량% 이상, 95질량% 이상으로 할 수 있다. SnIn층은 양쪽을 포함하고, Sn:In의 질량 비율이 1:99~99:1이며, 5:95~95:5나, 10:90~90:10, 20:80~80:20 등으로 할 수도 있다.
(Bi의 층)
Bi 도금에 의해 얻어지는 Bi의 층은 Bi를 포함하는 층이다. Bi의 층은 In을 제외하고 Bi를 주된 성분으로서 포함하고 있으며, 이 층에 있어서의 In을 제외하는 원소에 있어서의 Bi 농도는 70질량% 이상이 바람직하고, 80질량% 이상이 보다 바람직하며, 90질량% 이상인 것이 더욱 바람직하다. 이 Bi의 층은 Bi 도금에 의해 얻을 수 있다.
또 Bi의 층은 In도 포함하는 BiIn층으로 해도 된다. 이 BiIn층은 그 층의 주된 성분으로서 Bi 및 In을 포함하고, Bi와 In의 합계가 그 층에 있어서의 70질량% 이상이나, 80질량% 이상, 90질량% 이상, 95질량% 이상으로 할 수 있다. BiIn층은 양쪽을 포함하고, Bi:In의 질량 비율이 1:99~99:1이며, 5:95~95:5나, 10:90~90:10, 20:80~80:20 등으로 할 수도 있다.
(In의 층)
In 도금에 의해 적층 도금층에 포함되는 In은 도금 처리 중에 Sn의 층이나 Bi의 층 중에 확산되기 쉽기 때문에, In 단독을 주성분으로 한 단독층은 형성하기 어렵고, SnIn 합금 또는 BiIn 합금의 형태로 형성되는 경우가 있다.
(도금 적층수)
도금 적층수는 특별히 한정되지 않고, Sn, Bi, In의 농도가 상이한 층이 적어도 2층이면 된다. 또한 피도금물과 도금 성분의 상호작용에 의한 양쪽의 성분의 합금화나 확산 방지 등의 목적에 따라, 상기한 3성분의 농도가 상이한 층을 형성시켜, 3층이나, 4층 또는 5층 등의 적층도 가능하다.
(각 도금 공정 후의 수세·건조)
각 도금 공정 후의 수세의 목적은 도금욕으로부터 끌어올렸을 때 피도금물의 표면에 부착된 도금액의 제거이며, 수중에 침지 또는 물 샤워에 의해 수세하여 청정화한다.
그 후의 건조는 도금 적층물의 융점 미만의 온도에서 건조시키면 된다. 도금 적층물의 융점을 고려한 다음, 수분 제거가 목적이면, 통상적으로는 실온~100℃의 범위에서 적시 설정하여 가온 건조 또는 통풍 건조하면 된다.
또한 다음 공정에서 잔존 수분이 있어도 문제없으면, 건조 공정은 생략하고 다음 공정으로 진행하는 것도 가능하다.
피도금물 상에 형성된 도금 적층물은 도금 적층물 상태 그대로 접합 부재로서 사용해도 된다. 또 도금 적층물을 이용하여 범프를 형성해도 된다. 또 적절하게 피도금물로부터 도금 적층물을 이격하여 접합 부재로서 사용해도 된다.
[범프화 공정]
상기 서술한 바와 같이, 본 발명의 접합 부재는 땜납 합금 범프나 미소 부재 탑재형 범프를 가지는 것이어도 되고, 본 발명의 제조 방법은 도금 공정 후에 범프화 공정을 가져도 된다. 범프화 공정은 도전성 접합부 상에 배치된 도금 적층물을 가열 리플로우하여 땜납 합금 범프를 형성하는 공정, 또는 도전성 접합부 상에 배치된 미소 부재(도금 적층물로 피복된 미소 코어재)를 가열 리플로우하여 미소 부재 탑재형 범프를 형성하는 공정이다. 가열 리플로우는 환원 분위기하에서 행해진다. 제1 사각형의 범위 내의 조성의 도금 적층물은 융점이 낮기 때문에, 80~135℃의 저온 영역에서 가열 리플로우 처리하여 범프화해도 된다. 접합 강도나 내구성의 관점으로부터는 제3 사각형의 범위 내의 조성이며, 융점이 69~110℃인 도금 적층물로 하고, 90~135℃의 저온 영역에서 가열 리플로우 처리하여 범프화해도 된다.
일반적으로 가열 리플로우에 의한 땜납 합금 범프 등의 범프의 형성에서는, 합금 조성이 균일하며 표면 요철이 없고, 균일한 구형상 또는 반구형상의 형상 물성이 요구된다. 또 실장 물성으로서는 피도금물과의 접합 강도가 3mg/μm2 이상, 히트 사이클 내구성 등이 필요하다. 바람직하게는 피도금물과의 접합 강도는 3.3mg/μm2 이상이다. 이들 요구 물성에 악영향을 주는 인자는 땜납 합금 그 자체의 기본 물성이나, 가열 리플로우 전의 합금 성분의 자연산화막이나, 불순물의 부착이나 혼입 등을 들 수 있다.
가열 리플로우시의 저온에서의 자연산화막 제거를 목적으로 「포름산 가스 환원법」을 사용하는 것이 바람직하다. 자연산화막의 제거 방법으로서는 일반적으로는 이하에 나타내는 「포름산 가스 환원법」과 「수소 가스 환원법」이 있고, 후자는 230℃ 이상에서, 전자는 150℃ 부근에서 환원 반응이 생기기 때문에, 저온 영역에 적응할 수 있고, 안전성, 신뢰성, 비용면에서 우위한 「포름산 가스 환원법」의 적응이 바람직하다. 즉, 범프화 공정은 포름산 가스 분위기하에서 행하는 것이 바람직하다.
·포름산 가스 환원법 MeO+HCOOH→Me+CO2+H2O
·수소 가스 환원법 MeO+H2→Me+H2O
가열 리플로우의 조건은 도금 적층물의 융점에 따라 적절하게 선정할 수 있다. 예를 들면 「포름산 가스 환원법」을 사용하고, 환원제:포름산, 압력:20~400mbar, 승온 속도:10~150℃/min, 탑 온도:70~110℃, 탑 온도 유지 시간:20~300초의 범위에서, 도금 적층물의 조성의 균형을 보아 적시 선정하면 된다. 또 도금 적층물의 고상선 온도로부터 액상선 온도까지의 온도 범위가 69~110℃나 80~85℃ 등의 높은 온도 범위인 경우, 가열 리플로우의 온도를 보다 높게 해도 되고, 환원제:포름산, 압력:20~400mbar, 승온 속도:10~150℃/min, 탑 온도:80~135℃, 탑 온도 유지 시간:20~300초의 범위에서 행해도 된다. 이렇게 하여 얻어지는 땜납 합금 범프 등의 범프는 실장시의 가열 리플로우 온도가 80~135℃의 저온 영역에서의 접합이 가능하기 때문에 저온 실장에 적합하다.
또한 피도금물에 따라서는 도금 공정과 범프화 공정 사이에 그 밖의 공정을 가져도 된다. 피도금물이 레지스트막을 가지는 기판인 경우에는, 도금 공정과 범프화 공정 사이에 레지스트막을 제거하는 공정을 가져도 된다. 피도금물이 미소 코어재인 경우에는, 도금 공정을 행함으로써, 미소 코어재가 도금 적층물로 피복된 미소 부재가 얻어지기 때문에, 이 미소 부재를 기판 상에 배치하는 공정을 행한 후, 범프 공정을 행해도 된다.
이어서 본 발명의 제조 방법에 대해, 보다 구체적인 예를 설명한다.
[도전성 접합부 상으로의 도금 적층물 및 땜납 합금 범프의 형성]
도전성 접합부가 패턴 형성된 기판의 도전성 접합부 상에, 제1 사각형의 범위 내의 조성의 Sn-Bi-In 합금으로 이루어지는 도금 적층물 또는 땜납 합금 범프가 형성된 접합 부재의 제조 방법에 대해 설명한다.
도전성 접합부 상으로의 도금 적층물을 형성하는 경우, 본 발명의 제조 방법은 도금 공정 및 레지스트막 제거 공정을 가진다. 또 도전성 접합부 상에 땜납 합금 범프를 형성하는 경우, 본 발명의 제조 방법은 도금 공정, 레지스트막 제거 공정 및 범프화 공정을 가진다.
(도금 공정)
도금 공정에 있어서, 도전성 접합부 상에 도금 적층물을 형성시킨다. 피도금물으로서는 패턴 형성된 도전성 접합부와, 도전성 접합부가 노출되는 개구부가 마련된 레지스트막(이하, 「레지스트」 또는 「레지스트 패턴」이라고 기재하는 경우가 있다.)을 가지는 기판을 사용한다. 도금 공정의 방법은 상기한 바와 같다.
(레지스트막 제거 공정)
도금 공정 후에 레지스트막 제거 공정을 행함으로써, 도전성 접합부 상에, 제1 사각형의 범위 내의 조성의 도금 적층물이 접합부로서 형성된 접합 부재가 얻어진다.
레지스트막 제거 공정은 도금 공정 후에 행해지는 공정이며, 기판 상에 마련되는 레지스트막을 제거하는 공정이다.
레지스트 패턴 제거는 Sn-Bi-In계 저융점 도금 적층물을 침범하지 않고 레지스트 제거할 수 있는 약액에 침지 또는 샤워 세정 등의 공지의 습식법, 또는 산소 플라즈마에 의한 애싱 처리 등의 공지의 건식법 등의 방법을 사용하여 제거하는 것이 가능하다.
습식법의 경우에 사용하는 약액으로서는 예를 들면 주성분이 디메틸술폭시드 등의 유기 용매, 수산화칼륨 등의 수계 용매 등을 들 수 있고, 레지스트 재료의 제거성이나 도금 석출물의 내성을 고려하여 적시 선택하면 된다.
약액으로의 레지스트 제거 후에, 피도금물을 수중에 침지 또는 물 샤워에 의해 수세하여 청정화한 후, 실온~100℃의 범위에서 가온 건조 또는 통풍 건조시킨다.
(범프화 공정)
레지스트막 제거 공정 후에, 도전성 접합부 상에 형성된 도금 적층물을 가열 리플로우함으로써, 도전성 접합부 상에 제1 사각형의 범위 내의 조성의 땜납 합금 범프가 접합부로서 형성된다. 범프화 공정은 상기 서술한 바와 같다.
도금 공정에 있어서, Sn 도금, Bi 도금, In 도금의 순서로 도금 처리를 행하는 경우를 예로 설명하면, 「피도금물의 표면 세정·건조→Sn 도금→수세·건조→Bi 도금→수세·건조→In 도금→수세·건조→레지스트 제거→수세·건조→땜납 합금 범프화(가열 리플로우)」의 순서로 각 공정을 행함으로써, 도전성 접합부가 패턴 형성된 기판의 도전성 접합부 상에, 제1 사각형의 범위 내의 조성의 Sn-Bi-In 합금으로 이루어지는 땜납 합금 범프가 형성된 접합 부재가 얻어진다.
이상이 본 발명의 제조 방법을 사용한 도전성 접합부 상에 도금 적층물 또는 땜납 합금 범프가 형성된 접합 부재의 제조 방법이다.
또 마찬가지의 방법으로, 도전성 접합부 상에, 언더 메탈의 층 및/또는 도전 포스트가 형성된 기판을 사용하여, 언더 메탈의 층 또는 도전성 포스트 상에 도금 적층물이나 땜납 합금 범프를 형성시킬 수도 있다.
이와 같은 제조 방법을 이용하여, 예를 들면 Sn-Bi-In계 적층 도금층 또는 Sn-Bi-In계 땜납 합금 범프가 패턴 형성된 반도체 칩이나 배선 기판을 제조할 수 있다.
종래부터 도전성 접합 재료로서 사용하는 땜납 합금의 제조 방법은, 각각의 합금 성분을 분쇄 또는 파쇄하고, 표면 세정·건조시켜 소정의 조성이 되도록 배합 혼합한 것을, 배합 성분 중에서 가장 융점이 높은 성분의 융점 이상으로 가열 용융시켜 합금화한 것을 괴상으로 취출하고, 또한 이것을 분쇄하여 합금 미립자로 하여, 플럭스 성분 등과 조합하여 땜납 합금 페이스트 등으로 한 것을 피도금물에 도포하여 가열 리플로우에 의해 실장하는 것을 들 수 있다. 본 발명의 접합 부재도 이 제조 방법으로 제조해도 된다. 한편, 이 방법은 공정이 많아 생산성이 저하되고, 집적회로의 미세화에 따른 배선 접합의 협피치화에 따른 치수 신뢰성으로의 적응이 어려운 경우가 있다.
본 발명의 제조 방법을 사용함으로써, 종래법의 공정을 대폭 경감시키고, 또한 미세한 패턴 형성된 기판의 표면에 직접 도금 공법으로 도금 적층물(도전성 접합 재료)을 형성할 수 있기 때문에, 치수 신뢰성이 높다. 도금 적층물 및 땜납 합금 범프는 60~110℃의 저융점이기 때문에, 80~135℃의 저온 영역에서의 가열 리플로우에 의한 접합이 가능하여, 저온 실장에 적합하다.
이와 같은 관점에서, 땜납 합금 범프를 가지는 접합 부재를 제조하는 경우에도, 본 발명의 제조 방법을 사용하여 제조하는 것이 바람직하다. 즉, 피도금물의 표면에 마련된 Sn 도금, Bi 도금 및 In 도금을 행하여 얻어지는 적층 도금층을 포함하는 도금 적층물을 사용하는 것이 바람직하다.
[미소 코어재가 도금 적층물로 피복된 미소 부재의 형성]
미소 코어재가 제1 사각형의 범위 내의 조성의 도금 적층물로 피복된 미소 부재인 접합 부재의 제조 방법에 대해 설명한다.
미소 코어재가 도금 적층물로 피복된 미소 부재를 제조하는 경우, 본 발명의 제조 방법은 도금 공정을 가진다. 구체적으로는 피도금물이 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재이며, 도금 공정에 있어서, 상기 미소 코어재가 상기 도금 적층물로 피복된 미소 부재를 제조하는 제조 방법으로 할 수 있다.
미소 코어재의 도금 방법으로서는, 예를 들면 원주 방향으로 회전하는 원기둥 형상 도금조에서, 도금조 내 중앙부에 양극, 조 내 원주부에 음극이 배열설치되고, 회전축이 수평축에 의한 수직 방향 회전 또는 경사축에 의한 경사 회전이 가능한 장치를 사용하여, 5~200rpm정도의 회전수로 도금 처리를 행하는 방법을 들 수 있다. 구체적으로는 조 내에 도금액과 피도금물의 볼 등을 넣고, 소정의 도금 두께가 되도록 전류밀도 및 통전 시간을 설정하여 도금 처리를 행하고, 종료되면 회전 원주부로부터 도금 처리된 볼 등 및 도금액이 배출되는 회전형 도금 장치(배럴 도금법)를 사용할 수 있다. 또 이것을 미소 금속 볼의 도금용으로 개량된 일본 특개 평10-18096호 공보나, 일본 특개 평10-270836호 공보에 기재된 회전형 도금 장치나, 또한 일본 특개 평11-92994호 공보에 기재된 회전형 도금 장치를 사용할 수 있다.
미소 코어재의 표면 등에 Sn-Bi-In계 저융점 도금 적층물을 형성하는 경우에는, 상기한 배럴 도금법(회전형 도금 장치) 등의 공지의 장치를 사용할 수 있다. Sn, Bi, In 각각의 도금은 상기 서술한 도금 공정과 마찬가지의 조건으로 도금하면 된다. 도금 적층의 순서는 특별히 한정되지 않지만, 최초(최하층)로 Sn 도금 또는 Bi 도금을 행하고, 최후(최상층)에 In 도금을 행하는 것이 바람직하다. 또 도금막의 평활성, 밀착성 향상, 또는 도금 처리 중의 볼 상호의 응집 방지 등의 물성 향상의 목적으로 상기 서술한 미량 금속을 첨가할 수 있다.
이상이 미소 금속 볼이나 미소 수지 볼, 미소 핀 부재 등의 표면에 본 발명에 따른 도금 적층물을 형성하는 방법이다. 이 방법에서 얻어진 미소 부재는 표층의 도금 적층물의 융점이 60~110℃의 저온 영역이다. 그 때문에 미소 부재는 그대로 실장 공정에서 사용해도 된다. 또 이것을 미소 부재 탑재형의 저융점 땜납 합금 범프로서 실장 공정에서 사용해도 된다.
[미소 부재 탑재 범프의 형성]
미소 부재 탑재 범프를 형성하는 경우, 본 발명의 제조 방법은 도금 공정, 기판 상에 미소 부재를 배치하는 공정 및 범프화 공정을 가진다. 피도금물은 미소 코어재이다. 예를 들면 기판의 도전성 접합부 상에 배치된 미소 부재를 가열 리플로우하여, BGA 등의 미소 부재 탑재형 범프를 형성할 수 있다.
상기한 미소 부재를 이용한 범프 형성에 대해 예시한다. 예를 들면 BGA용 프린트 배선판 등의 도전성 접합부 상에 플럭스를 도포하고, 그 위에 상기 미소 부재를 실장한다. 이어서, 상기 서술한 범프화 공정과 마찬가지의 방법으로 가열 리플로우함으로써, 도전성 접합부 상에 미소 부재 탑재 범프의 형성이 가능하다.
<반도체 전자 회로의 실장>
본 발명은 배선 기판과 반도체 칩 표면 사이에 배치된 본 발명의 접합 부재를 80~135℃의 범위 내에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 본 발명의 접합 부재에 의해 접합하는 반도체 전자 회로의 실장 방법에 관한 것으로 할 수 있다. 본 발명의 반도체 전자 회로의 실장 방법에 의해, 본 발명의 접합 부재를 가지는 반도체 전자 회로를 제작할 수 있다.
반도체 전자 회로의 실장시의 가열 리플로우는 상기 서술한 범프화 공정의 가열 리플로우와 마찬가지로 포름산 등의 환원 분위기 중에서 행할 수 있다. 압력이나 승온 속도, 탑 온도, 탑 온도 유지 시간 등의 조건도 상기 서술한 범프화 공정의 가열 리플로우의 조건과 마찬가지로 할 수 있다.
상기 서술한 바와 같이, Sn-Bi-In 합금의 융점은 60~110℃이다. 그 때문에 Sn-Bi-In 합금으로 이루어지는 도금 적층물, Sn-Bi-In 합금으로 이루어지는 땜납 합금 범프 및 Sn-Bi-In 합금으로 피복된 미소 코어재(미소 부재)로 이루어지는 군으로부터 선택되는 어느 하나를 개재시켜 배선 기판과 반도체 칩 표면이 접촉하도록 반도체 칩과 배선 기판을 겹친 상태에서, 80~135℃에서의 저온 영역에서 가열 리플로우함으로써, 반도체 전자 회로의 실장을 행할 수 있다.
또 Sn-Bi-In 합금의 융점이 60℃~62℃정도에서는, 사용 환경에 따라서는 접합 강도의 저하나 내구성 부족이 우려되는 경우가 있다. 접합 강도나 내구성의 관점으로부터는, 제3 사각형의 범위 내의 조성이며, 융점이 69~110℃인 Sn-Bi-In 합금을 포함하는 접합 부재를 사용하고, 90~135℃(탑 온도 90~135℃)에서 가열 리플로우하여, 반도체 전자 회로의 실장을 행해도 된다.
반도체 전자 회로의 실장은 예를 들면 땜납 합금 범프나 도금 적층물을 형성한 반도체 칩을 준비하고, 배선 기판의 접속용의 전극부에 겹쳐, 포름산 등의 환원 분위기 중에서 가열 리플로우하여 양자를 접합한다.
도금 적층물 또는 땜납 합금 범프가 패턴 형성된 반도체 칩은 반도체 칩을 피도금물로 하여 본 발명의 제조 방법에 의해 제조하는 것이 바람직하다. 반도체 칩 상에 패턴 형성된 도금 적층물 또는 땜납 합금 범프와, 배선 기판의 접속용의 전극부를 겹친 상태에서, 환원 분위기하에서 가열 리플로우함으로써, 반도체 칩과 배선 기판을 접합할 수 있다.
땜납 합금 범프나 도금 적층물은 배선 기판측에 형성해도 된다. 그 경우, 반도체 칩측에 접속용의 전극부에 접합한다.
도금 적층물 또는 땜납 합금 범프가 패턴 형성된 배선 기판은 배선 기판을 피도금물로 하여 본 발명의 제조 방법에 의해 제조하는 것이 바람직하다. 이 경우, 배선 기판 상에 패턴 형성된 도금 적층물 또는 땜납 합금 범프와, 반도체 칩의 접속용의 전극부를 겹친 상태에서, 환원 분위기하에서 가열 리플로우함으로써, 반도체 칩과 배선 기판을 접합할 수 있다.
땜납 합금 범프나 도금 적층물은 반도체 칩측, 배선 기판측 모두 형성시켜도 된다. 이 경우, 배선 기판 상에 패턴 형성된 도금 적층물 또는 땜납 합금 범프와, 반도체 칩 상에 패턴 형성된 도금 적층물 또는 땜납 합금 범프를 겹친 상태에서, 환원 분위기하에서 가열 리플로우함으로써, 양자를 접합할 수 있다.
또 미소 부재가 패턴 형성된 반도체 칩이나, 미소 부재가 패턴 형성된 배선 기판을 사용해도 된다.
또 Sn-Bi-In 합금으로 이루어지는 도금 적층물, Sn-Bi-In 합금으로 이루어지는 땜납 합금 범프 및 Sn-Bi-In 합금으로 피복된 미소 코어재(미소 부재)를 이용한 접합은 반도체 칩이나 배선 기판 등의 전자 회로 기판 이외의 납땜에도 적용할 수 있다.
본 발명의 Sn-Bi-In계 저융점 접합 부재에 따른 도금 적층물 및 그 땜납 합금 범프의 제조 공정의 개념도를 도 3에, 그 실장개념도를 도 4에, 참고로서 나타낸다.
도 3은 본 발명의 땜납 합금 범프 형성까지의 제조 공정의 개념도의 일례이다.
1) 가공 전 웨이퍼에 나타내는 바와 같이, 우선, 기판(1)(실리콘, 화합물 반도체, 압전 소자, 수지 기판 등) 상에 패드(3)(Au, Al-Cu 등)가 배치되며, 보호막(2)(SiN, 폴리이미드 등)을 가지고 있다.
이어서 2)급전막 형성에 나타내는 바와 같이, 보호막(2)이나 패드(3) 상에 급전막(4)(Ti/Cu 등)을 형성한다.
이어서 3)레지스트막 도포에 나타내는 바와 같이, 급전막(4) 상에 레지스트막(5)을 도포한다.
이어서 4)노광·현상에 나타내는 바와 같이, 레지스트막(5)에 소정의 패턴으로 노광·현상을 행하고, 레지스트막(5)의 일부를 제거한다. 이 때, 통상적으로 패드(3)에 대응하는 위치에 노광을 행한다.
이어서 5)언더 메탈 형성에 나타내는 바와 같이, 레지스트막(5)을 노광·현상하여 구멍이 형성된 부분에 언더 메탈(6)(Ni, Cu 등)을 형성한다.
이어서 본 발명의 제조 방법에 의해, 6)~9)를 행한다.
6)도금 적층에 나타내는 바와 같이, 적층 도금층(7)(Sn, Bi, In)을 형성한다.
이어서 7)레지스트 박리에 나타내는 바와 같이, 잔존하고 있던 레지스트막(5)도 제거한다. 이것에 의해 패드(3) 상에 적층 도금층(7)이 형성된 상태가 된다.
이어서 8)급전막 에칭에 나타내는 바와 같이, 급전막(4)을 에칭에 의해 제거한다.
그리고, 9)범프 형성에 나타내는 바와 같이, 가열 리플로우함으로써, 적층 도금층(7)으로부터, 땜납 합금 범프(8)(Sn/Bi/In)가 형성되어, 접합 부재로서 사용할 수 있다.
또한 8)급전막 에칭 후의 적층 도금층(7)을 그대로 접합 부재로서 사용할 수도 있다.
도 4는 실장의 일례를 나타내는 개념도이다. 땜납 합금 범프(9)를 대응하는 위치의 접합용의 금속막(10)(Au)에 접촉하도록 배치시켜(도 4 상부 참조), 80~135℃의 범위 내에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 접합할 수 있다(도 4 하부 참조).
(실시예)
이하, 실시예에 의해 본 발명을 더욱 상세하게 설명하는데, 본 발명은 그 요지를 변경하지 않는 한 이하의 실시예에 한정되는 것은 아니다.
(도금 적층물 및 땜납 합금 범프의 조성 측정)
실험예 1~46에서 얻어진 도금 적층물을 SUS 기판으로부터 박리하고, 산 용해 후, ICP-OES(고주파 유도 결합 플라즈마-발광분광분석장치)로 정량 분석을 행했다. 또 실험예 47~57에 대해서는 도금 적층물을 가열 리플로우한 땜납 합금 범프를 상기와 마찬가지로 측정했다. 사용 기기 및 측정 조건은 이하와 같다.
·측정 기기 Thermo Fisher Scientific사 ICP 발광분광분석장치 형식:ICAP6300Duo
·측정 조건 검량선법에 의한 정량 분석
측정 파장:Sn 188.9nm, Bi 306.7nm, In 325.6nm
(도금 적층물의 융점 측정)
실험예 1~46에서 얻어진 도금 적층물을 SUS 기판으로부터 박리, 분쇄한 샘플을 측정 샘플로 하여, DSC(시차 주사 열량계)를 사용하여 승온 과정에 있어서의 흡열 프로파일을 측정했다. 승온 과정의 DSC 측정에 있어서는, 각 성분의 융해열이 흡열 피크로서 나타나고, 측정 샘플의 조성에 따라 단독 또는 복수의 흡열 피크가 된다. 본 발명에서는 편의적으로 각 흡열 피크의 탑 온도를 그 성분의 융점으로서 취급하고, 복수의 피크가 있는 경우에는, 가장 낮은 온도의 흡열 피크를 최저 융점(고상선 온도), 가장 높은 온도의 흡열 피크를 최고 융점(액상선 온도)으로 했다. 사용 기기 및 측정 조건은 이하와 같다.
·측정 기기 세이코인스트루 가부시키가이샤 DSC 장치 형식:DSC6220형
·측정 조건 샘플량:10~36mg
측정 팬:알루미늄
분위기:질소 가스
측정 온도 범위:실온~300℃, 승온 속도:10℃/분
(범프 직경의 측정)
실험예 47~실험예 57에서 얻어진 땜납 합금 범프의 범프 직경을 화상 계측으로 측정했다. 사용 기기 및 측정 조건은 이하와 같다.
·측정 기기 기엔스사 레이저 현미경 형식:VK-X150
·측정 조건 화상 계측:200배 화상으로부터의 길이 측정
(범프의 시어 강도 측정)
실험예 47~실험예 57에서 얻어진 땜납 합금 범프의 시어 강도를 시어 강도 시험기로 실온(약20℃)에서 측정했다. 사용 기기 및 측정 조건은 이하와 같다.
·측정 기기 DAGE사 본드 테스터 형식:4000
·측정 조건 시어 스피드:150μm/S, 시어 위치:땜납부
[실험예 1]
탈지 세정한 SUS304판(100mm×40mm×두께 0.3mm)의 이면의 전체면에 테플론(등록상표) 테이프를 붙이고, 일방의 표면에 테플론(등록상표) 테이프를 붙여 SUS판 개구부를 40mm×40mm로 하여 피도금물로 했다. 도금욕으로서는 유리제 1L 비커를 사용하고, 각각의 도금액을 500ml 정도 넣고, 양극에는 백금을 사용했다. Sn-Bi-In 각각의 도금액은 이하의 것을 사용했다.
·Sn 도금액 이시하라케미컬사제(Sn 농도 5g/L)
·Bi 도금액 이시하라케미컬사제(Bi 농도 40g/L)
·In 도금액 EEJA사제(In 농도 25g/L)
제1층째는 Bi 도금을 행했다. 조건은 상기한 피도금물을 Bi 도금액에 침지시켜 요동시키면서, 온도 20℃, 전류밀도 2A/dm2 일정하게 8분간 도금 처리한 후, 끌어올려, 즉시 수조에 침지시키고, 이것을 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 Bi 도금물을 얻었다.
계속해서, 제2층째의 In 도금을 행했다. Bi 도금 처리된 피도금물을 In 도금액에 침지시켜 요동시키면서, 온도 20℃, 전류밀도 3A/dm2 일정하게 5분간 도금 처리한 후, 끌어올려, 즉시 수조에 침지시키고, 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 Bi-In 도금물을 얻었다.
계속해서, 제3층째의 Sn 도금을 행했다. Bi-In 도금 처리된 피도금물을 Sn 도금액에 침지시켜 요동시키면서, 온도 20℃, 전류밀도 1A/dm2 일정하게 30초간 도금 처리한 후, 끌어올려, 즉시 수조에 침지시키고, 끌어올려 물 샤워 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 5분간 건조시켜 도금 적층물(Bi-In-Sn 도금 적층물)을 얻었다.
얻어진 Bi-In-Sn 도금 적층물을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광분광분석장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다.
[실험예 2~41]
실험예 1과 마찬가지의 방법으로, 도금 적층의 순서와 각 도금 성분의 도금 시간을 바꾸어, 각종 Sn-Bi-In 조성으로 조제한 도금 적층물 샘플을 제작했다.
실험예 1~12는 제1, 제2 및 제3 사각형의 범위 내의 조성이다. 실험예 13~22는 제1 및 제2 사각형의 범위 내(제3 사각형의 조성의 범위 외)의 조성이다. 실험예 23~35는 제1 사각형의 범위 내(제2 및 제3 사각형의 조성의 범위 외)의 조성이다. 실험예 36~41은 제1, 제2 및 제3 사각형의 범위 외의 조성이다.
표 1(도금 적층물의 조성 분석과 융점 측정 결과)에, 실험예 1~41에서 얻어진 도금 적층물의 조성 분석 결과 및 융점 측정 결과를 나타낸다. 또 융점 측정시의 DSC 측정 프로파일의 대표예로서, 실험예 2, 4, 5, 7, 8, 10, 12, 14, 15, 17, 18, 19, 22, 30, 32, 33, 37, 39, 41을 도 5~23에 나타낸다.
본 발명의 제조 방법은 번잡한 합금 제조 공정을 생략할 수 있음과 아울러, 도금 시간(도금액 침지 시간)을 바꾸는 조작만으로 Sn-Bi-In 조성을 임의로 제어할 수 있기 때문에, 종래의 땜납 합금의 제조 공정을 현저하게 간편하게 행할 수 있다.
또한 실험예 1~실험예 35의 결과로부터 도금 적층물의 조성을 특정의 범위 내로 제어함으로써, 당해 도금 적층물의 융점을 60~110℃의 범위의 저융점 영역으로 할 수 있는 것을 알 수 있다.
한편, 제1 사각형의 범위 외의 조성인 실험예 36~실험예 41에서는, 도금 적층물의 융점이 110℃를 넘는 것을 알 수 있다.
참고로 실험예 1~41 및 후술하는 실험예 47~53의 Sn-Bi-In 조성의 삼원상태도를 도 1에 나타낸다.
이들 결과로부터, Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형(제1 사각형)의 범위 내의 조성의 도금 적층물은 집적회로의 저온 실장의 실현에 크게 기여할 수 있다고 판단한다.
또 실험예 1~12에 나타내는 바와 같이, 도금 적층물의 조성을 Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3a(35, 25, 40), 점 4b(1, 59, 40)의 4점을 정점으로 하는 사각형(제3 사각형)의 범위 내로 제어함으로써, 융점이 69~110℃인 당해 도금 적층물이 얻어지고, 저융점 영역에서 그 땜납 합금화가 가능한 것이 판명되었다. 융점이 69℃ 이상이기 때문에, 60℃정도의 사용 환경에 노출되어도 내구성을 가진다.
또한 표 1(도금 적층물의 조성 분석과 융점 측정 결과)에 따른 각 조성을 삼원상태도에 있어서의 특정의 범위를 정하는 점으로 해도 되고, 어느 하나의 점을 점 1~점 4 대신에 정점으로 할 수도 있다. 또는 표 1에 따른 점을 사용하여 다른 삼각형이나 오각형, 육각형, 칠각형, 팔각형 등의 다각형의 정점으로 하여 범위를 정할 수도 있다.
Figure pct00001
[혼합 성분의 첨가에 대해(실험예 42~46)]
[실험예 42~43]
Sn 도금액에 Cu를 첨가하여, Sn=60g/L, Cu=1g/L의 복합 도금액을 사용하고, SnCu→Bi→In의 순서로 도금 적층한 것 이외에는 실험예 1과 마찬가지의 조작을 행하여, 미량의 Cu 첨가계 도금 적층물을 얻었다. 이 도금 적층물을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광분광분석장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다. 결과를 표 2(Cu, Ag 미량 첨가계 도금 적층물의 조성 분석과 융점 측정 결과)에 나타낸다.
[실험예 44~46]
Sn 도금액에 Ag을 첨가하여, Sn=40g/L, Ag=2.5g/L의 복합 도금액을 사용하고, SnAg→Bi→In의 순서로 도금 적층한 것 이외에는 실험예 1과 마찬가지의 조작을 행하여, 미량의 Ag 첨가계 도금 적층물을 얻었다. 이 도금 적층물을 SUS판으로부터 벗겨내어 분쇄한 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광분광분석장치를 사용하여 측정하고, 융점을 세이코인스트루 가부시키가이샤 DSC 장치를 사용하여 측정했다. 결과를 표 2에 나타낸다.
실험예 42, 45, 46은 제1, 제2 및 제3 사각형의 범위 내의 조성이다. 실험예 43, 44는 제1 사각형의 범위 내(제2 및 제3 사각형의 조성의 범위 외) 조성이다.
실험예 42~46으로부터, 미량의 Cu 또는 Ag을 첨가한 도금 적층물의 융점은 60~107℃로 110℃ 이하의 저융점 영역인 것을 알 수 있다. 이 결과로부터, 미량의 Cu 또는 Ag이 첨가된 Sn-Bi-In계 도금 적층물이 저온 실장용의 도전성 접합 재료로서 사용 가능한 것이 확인되었다.
Figure pct00002
[범프 시어 강도의 측정(실험예 47~57)]
[실험예 47~53]
자연산화막 부착 실리콘 웨이퍼 표면에, 스퍼터로 두께 0.1μm의 Ti막과 0.3μm의 Cu막을 성막하고, 포토리소그래피로 배선 접속용의 개구부(60μmφ×높이 40μm:1000000개, 피치 간격:150μm)가 마련된 레지스트 패턴이 형성된 실리콘 웨이퍼를 제작했다. 계속해서, 포스트로서 전해 도금으로 Cu를 10μm 두께로 성막했다. 또한 그 위에 전해 도금으로 Ni을 3μm 두께로 성막하여, 패턴 형성 피도금물을 제작했다.
실험예 47에서는 상기한 패턴 형성 피도금물을 사용하고, 「Bi→Sn→In」의 순서로 도금 적층물이 소정의 조성이 되도록 각 도금액에서의 도금 시간(침지 시간)을 바꾼 것 이외에는 실험예 1과 마찬가지의 조작을 행하여, 도금 적층물을 제작했다. 이것을 레지스트 박리액에 침지시켜, 레지스트 제거했다.
계속해서, 이 레지스트 제거 후의 도금 적층물을 신아펙스사제 VSU-200 리플로우 장치를 사용하여, 하기 조건으로 리플로우하여 땜납 합금 범프를 제작했다.
·환원제:포름산
·압력:200mbar
·승온 속도:20℃/min
·탑 온도:110℃(킵 시간 180sec)
실험예 48~53은 범프 조성이 소정의 조성이 되도록 도금 적층시의 각 도금액에서의 도금 시간(침지 시간)을 바꾼 것 이외에는 실험예 47과 마찬가지의 조작을 행하여 땜납 합금 범프를 제작했다.
실험예 47은 제1, 제2 및 제3 사각형의 범위 내의 조성이다. 실험예 48은 제1 및 제2 사각형의 범위 내(제3 사각형의 조성의 범위 외)의 조성이다. 실험예 49, 50은 제1 사각형의 범위 내(제2 및 제3 사각형의 조성의 범위 외)의 조성이다. 실험예 51~53은 제1, 제2 및 제3 사각형의 범위 외의 조성이다.
도금 적층물의 형상에 대해, 실험예 47의 레지스트막 박리 후의 도금 적층물의 외관 SEM 사진을 도 24에 나타낸다. 또한 그 단면을 SEM-EDX 관찰한 결과를 도 25에 나타낸다. 또 도 39에 실험예 48, 도 32에 실험예 50의 도금 적층물의 외관 SEM 사진을 나타낸다.
이들 도면으로부터, 레지스트 패턴에 상응한 원기둥 형상의 도금 적층물을 형성하고 있는 것을 알 수 있다. 또 도 25에 나타낸 실험예 47의 도금 적층물의 단면 SEM-EDX로부터, Cu/Ni의 언더 메탈 상에 Bi층→Sn층의 순서로 적층 도금되고, In이 이들 Bi층 및 Sn층에 대략 균일하게 확산되어 있는 것이 관찰되었다. 도금 적층의 단계에서, In이 하층의 Sn층 및 Bi층 중에 확산되어, SnIn 및 BiIn의 합금을 형성함으로써, 최종물의 도금 적층물의 융점이 Sn, Bi, In 각각 단독의 융점보다 대폭 낮다고 생각된다. 또 가열 리플로우 단계에서도 도금 적층물 전체가 저융점화하는 것으로 생각된다.
땜납 합금 범프의 형성에 대해, 도 26, 27에 실험예 47, 도 30, 31에 실험예 48, 도 33, 34에 실험예 50의 범프 외관 SEM 사진을 나타낸다. 이들 도면으로부터, Cu/Ni 언더 메탈 상에 반구 형상의 땜납 합금 범프가 형성되어 있는 것을 알 수 있다. 또 도 28에 실험예 47의 범프 단면의 SEM-EDX 사진을 나타낸다. 이것으로부터, 각 성분의 도금 적층물을 가열 리플로우함으로써, Sn-Bi-In이 대략 균일하게 분산된 땜납 합금 범프가 형성되어 있는 것이 확인되었다.
[실험예 54~57]
실험예 54~57은 공지의 Pb 프리 땜납 합금과의 범프 시어 강도의 비교의 목적으로 제작한 공지의 Pb 프리 땜납 합금 범프이다. 실험예 47과 마찬가지의 레지스트 패턴이 형성된 실리콘 웨이퍼를 사용하고, 마찬가지의 조작으로 표 3에 나타내는 언더 메탈을 성막(단, 실험예 55와 실험예 57은 10μm의 Cu 포스트 형성은 생략했다)했다. 그리고, 그 위에, 실험예 54, 실험예 55에서는 공지의 SnAg 도금액을 사용하여 SnAg 도금 처리했다. 실험예 56에서는 공지의 Sn 도금액 및 Bi 도금액을 사용하여 Sn, Bi를 적층 도금 처리했다. 실험예 57에서는 공지의 In 도금액을 사용하여 In 도금 처리했다. 이들을 각각 건조시켜, 실험예 47과 마찬가지의 레지스트 제거 조작을 행한 후, 마찬가지의 리플로우 장치를 사용하고 표 3에 기재된 리플로우 온도로 한 것 이외에는 마찬가지의 조작 조건으로 땜납 합금 범프를 제작했다.
표 3(범프 조성과 시어 강도)에, 실험예 47~57의 범프 조성과 시어 강도 측정 결과를 나타낸다. 또한 표 중의 도금 적층 두께는 소정의 조성으로 하기 위한 목표값이다. 참고로 시어 강도 시험기의 개념도를 도 35에 나타낸다. 또 실험예 47, 50~53의 범프의 In 농도에 대한 범프 시어 강도를 플롯한 「In 농도와 범프 시어 강도의 관계도」를 도 36에 나타낸다.
공지의 Pb 프리 땜납 합금 범프 중, 실험예 57의 인듐 단독계는 범프 시어 강도가 0.3mg/μm2로 현저하게 낮기 때문에 실용할 수 없는데, Pb 프리 땜납 합금으로서 통상적으로 사용되고 있는 실험예 54~56의 SnAg계, Sn58Bi계의 범프 시어 강도는 3.3mg/μm2인 점에서, 접합 부재로서의 시어 강도는 적어도 3.0mg/μm2 이상은 필요한 것을 알 수 있다.
Figure pct00003
표 3에 나타내는 바와 같이, 제1 사각형의 범위 내의 조성인 실험예 47~50의 땜납 합금 범프는 공지의 Pb 프리 땜납 합금 범프(실험예 54~56)의 시어 강도와 동일 정도의 충분한 접합 강도를 가지고 있어, 접합 재료로서 실용적으로도 충분히 사용할 수 있는 것이 판명되었다.
실험예 47, 48과 같이, In 농도를 50질량% 이하(제2 사각형의 범위 내의 조성)로 함으로써, 땜납 합금 범프의 시어 강도가 5.0mg/μm2 이상으로 향상된 것이 확인되었다.
한편, 실험예 48~50과 같이, In 농도가 대략 40질량%를 넘으면, 이들 조성에 가까운 실험예 17, 27, 30의 DSC 측정 결과와 마찬가지로 융점이 69℃ 미만이기 때문에, 전자 제품의 통상적인 사용 온도 환경하(max 60~65℃)에서의 도전성 접합 재료로서의 물성 저하가 우려된다.
또 상기 서술한 실험예 37~41과 같이, 제1 사각형의 범위 외의 조성의 경우에는, 융점이 110℃를 넘어버려 저온 접합 재료로서 적응시킬 수 없다. 실험예 51도 마찬가지로 69℃ 미만이나 110℃ 초과에 융점이 보인다고 생각된다. 실험예 52(실험예 37 근방), 실험예 53(실험예 39 근방)은 Sn 또는 Bi의 융점 근방에 흡열 피크가 나타나기 때문에 고융점화한다고 생각된다.
[미소 볼(실험예 58~59)]
[실험예 58]
미소 금속 볼 표면에 도금 적층물을 형성했다. 우선, 미소 금속 볼의 표면에 전해 Ni 도금을 행하여, 배리어층을 성막했다. 탈지 세정한 φ450μm의 Cu 볼의 표면에 회전형 도금 장치를 사용하여 전해 Ni 도금을 행하여, Ni을 두께 약2μm 성막했다. 제작한 Ni 피복 Cu 볼을 미소 금속 볼(피도금물)로서 사용했다.
계속해서, 회전형 도금 장치를 사용하여, 미소 금속 볼에 Bi 도금, SnAg 도금, In 도금을 행했다. 도금액은 이하의 것을 사용했다.
·SnAg 도금액 이시하라케미컬사제(Sn 농도 5g/L, Ag 농도 0.5g/L)
·Bi 도금액 이시하라케미컬사제(Bi 농도 40g/L)
·In 도금액 EEJA사제(In 농도 25g/L)
제1층째는 Bi 도금을 행했다. 조건은 상기한 피도금물을 Bi 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.2A/dm2 일정하게 2시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 미소 금속 볼의 표면에 Bi 도금물을 형성했다.
계속해서, 제2층째의 SnAg 도금을 행했다. Bi 도금 처리된 피도금물을 SnAg 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.1A/dm2 일정하게 2시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 미소 금속 볼의 표면에 Bi-SnAg 도금물을 형성했다.
계속해서, 제3층째의 In 도금을 행했다. Bi-SnAg 도금 처리된 피도금물을 In 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.1A/dm2 일정하게 6시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 미소 금속 볼의 표면에 도금 적층물(Bi-SnAg-In 도금 적층물)을 형성했다.
얻어진 미소 금속 볼 표면의 도금 적층물을 용해시킨 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광분광분석장치로 측정했더니, Sn 16.9질량%, Bi 49.2질량%, In 33.4질량%, Ag 0.5질량%였다.
얻어진 도금 적층물로 피복된 미소 금속 볼의 외관 사진을 도 37에 나타낸다.
[실험예 59]
도전성 금속으로 피복된 미소 수지 볼 표면에 도금 적층물을 형성했다. 우선, 미소 수지 볼의 표면에 도전성 금속을 성막했다. 탈지 세정한 φ210μm의 수지 볼에 우선 교반하에서 무전해 Ni 도금을 행하여, 도전층으로서 Ni을 두께 약1μm 성막했다. 계속해서, 회전형 도금조를 사용하여 전해 Cu 도금을 행하여, Cu를 두께 약10μm 성막하고, 또한 전해 Ni 도금을 행하여, 배리어층으로서 Ni을 두께 약1μm 성막했다. 도전성 금속으로 피복된 수지 볼을 피도금물로서 사용했다.
계속해서, 회전형 도금 장치를 사용하여, 도전성 금속으로 피복된 미소 수지 볼(피도금물)에 Bi 도금, SnAg 도금, In 도금을 행했다. 도금액은 실험예 58과 동일한 것을 사용했다.
제1층째는 Bi 도금을 행했다. 조건은 상기한 피도금물을 Bi 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.2A/dm2 일정하게 2시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 도전성 금속으로 피복된 수지 볼의 표면에 Bi 도금물을 형성했다.
계속해서, 제2층째의 SnAg 도금을 행했다. Bi 도금 처리된 피도금물을 SnAg 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.1A/dm2 일정하게 6시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 도전성 금속으로 피복된 수지 볼의 표면에 Bi-SnAg 도금물을 형성했다.
계속해서, 제3층째의 In 도금을 행했다. Bi-SnAg 도금 처리된 피도금물을 In 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.1A/dm2 일정하게 12시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 도전성 금속으로 피복된 수지 볼의 표면에 도금 적층물(Bi-SnAg-In 도금 적층물)을 형성했다.
얻어진 도전성 금속으로 피복된 수지 볼의 표면의 도금 적층물을 용해시킨 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광분광분석장치로 측정했더니, Sn 30.0질량%, Bi 32.4질량%, In 37.4질량%, Ag 0.2질량%였다. 도 38에 얻어진 도금 적층물로 피복된 미소 수지 볼의 외관 사진을 나타낸다.
[미소 금속 핀(실험예 60)]
[실험예 60]
미소 금속 원기둥의 표면에 도금 적층물을 형성했다. 우선, 탈지 세정한 φ300μm, L500μm의 Cu 원기둥의 표면에, 회전형 도금 장치를 사용하여, 전해 Ni 도금을 행하여, 배리어층으로서 Ni을 두께 약2μm 성막했다. 제작한 Ni 피복 Cu 원기둥을 미소 금속 핀(피도금물)으로서 사용했다. 계속해서, 회전형 도금 장치를 사용하여, 미소 금속 핀에 Bi 도금, SnAg 도금, In 도금을 행했다. 도금액은 이하의 것을 사용했다.
·SnAg 도금액 이시하라케미컬사제(Sn 농도 5g/L, Ag 농도 0.5g/L)
·Bi 도금액 이시하라케미컬사제(Bi 농도 40g/L)
·In 도금액 EEJA사제(In 농도 25g/L)
제1층째는 Bi 도금을 행했다. 조건은 상기한 피도금물을 Bi 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.2A/dm2 일정하게 2시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 미소 금속 핀(Cu 핀)의 표면에 Bi 도금물을 형성했다.
계속해서, 제2층째의 SnAg 도금을 행했다. Bi 도금 처리된 피도금물을 SnAg 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.1A/dm2 일정하게 2시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 미소 금속 핀의 표면에 Bi-SnAg 도금물을 형성했다.
계속해서, 제3층째의 In 도금을 행했다. Bi-SnAg 도금 처리된 피도금물을 In 도금액이 들어 있는 장치에 넣어 온도 20℃, 회전수 178rpm, 전류밀도 0.1A/dm2 일정하게 6시간 도금 처리한 후, 끌어올려, 즉시 여과 세정했다. 이것을 통풍 건조기를 사용하여, 50℃에서 1시간 건조시켜, 미소 금속 핀의 표면에 도금 적층물(Bi-SnAg-In 도금 적층물)을 형성했다.
얻어진 미소 금속 핀의 표면의 도금 적층물을 용해시킨 샘플의 조성을 Thermo Fisher Scientific사 ICP 발광분광분석장치로 측정했더니, Sn 9.7질량%, Bi 51.8질량%, In 37.9질량%, Ag 0.6질량%였다. 도 39에 얻어진 도금 적층물로 피복된 미소 금속 핀의 외관 사진을 나타낸다.
(산업상 이용가능성)
본 발명의 접합 부재 및 그 제조 방법은 반도체 전자 부품과 배선 기판의 Pb 프리의 납땜 실장 용도에 적합하게 이용할 수 있다. 특히, 저온 접합이 가능한 점에서 플렉서블 기판(수지 기판)이나 압전 소자 CDTe 반도체 소자, CCD 소자, 홀로그램 소자 등의 내열성이 낮은 전자 부품의 저온 실장의 방법에 적합하게 사용할 수 있다.
1…기판
2…보호막
3…패드
4…급전막
5…레지스트막
6…언더 메탈
7…적층 도금층
8…땜납 합금 범프
9…땜납 합금 범프
10…접합용의 금속막(Au)

Claims (20)

  1. Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때,
    점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형의 범위 내의 조성이며, 융점이 60~110℃인 Sn-Bi-In 합금을 포함하는 Sn-Bi-In계 저융점 접합 부재.
  2. 제1항에 있어서, Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때,
    상기 Sn-Bi-In 합금이 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4a(1, 57, 42)의 4점을 정점으로 하는 사각형의 범위 내의 조성인 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  3. 제1항 또는 제2항에 있어서, Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때,
    상기 Sn-Bi-In 합금이 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3a(35, 25, 40), 점 4b(1, 59, 40)의 4점을 정점으로 하는 사각형의 범위 내의 조성이며, 융점이 69~110℃인 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 Sn-Bi-In 합금이 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, 상기 Sn-Bi-In 합금에 있어서의 상기 혼합 성분의 합계 질량이 0.001~3.0질량%인 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 언더 메탈로서 Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더 메탈을 성막한 것 위에 상기 Sn-Bi-In 합금이 배치되는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 Sn-Bi-In 합금이 Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 조성, 또는 Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 조성인 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 Sn-Bi-In 합금이 Sn, Bi 및 In의 농도가 상이한 복수의 층을 가지는 도금 적층물을 가지는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  8. 제7항에 있어서, 상기 도금 적층물이 적어도 Sn과 In을 포함하는 SnIn층과, Bi와 In을 포함하는 BiIn층을 가지는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  9. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 Sn-Bi-In 합금이 Sn, Bi 및 In의 농도가 상이한 복수의 층을 가지는 도금 적층물을 가열 리플로우시켜 이루어지는 땜납 합금 범프인 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재의 표면에 상기 Sn-Bi-In 합금을 가지는 미소 부재를 가지는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  11. 제10항에 있어서, 도전성 접합부 상에 상기 미소 부재가 실장된 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재.
  12. Sn-Bi-In 삼원상태도에서, Sn이 x질량%, Bi가 y질량%, In이 z질량%인 점을 (x, y, z)라고 할 때, 점 1(1, 69, 30), 점 2(26, 52, 22), 점 3(40, 10, 50), 점 4(1, 25, 74)의 4점을 정점으로 하는 사각형의 범위 내의 조성이 되도록 Sn 도금, Bi 도금 및 In 도금을 각각 행하여 얻어지는 적층 도금층을 포함하는 도금 적층물을 피도금물 상에 형성하는 도금 공정을 가지는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  13. 제12항에 있어서, 상기 피도금물이 Ti, Ni, Cu, Au, Sn, Ag, Cr, Pd, Pt, W, Co, TiW, NiP, NiB, NiCo 및 NiV로 이루어지는 군으로부터 선택되는 1 이상의 언더 메탈을 성막한 것을 가지고, 그 위에 상기 도금 적층물을 형성하는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  14. 제12항 또는 제13항에 있어서, 상기 피도금물에 처음에 행하는 도금이 Sn 도금 또는 Bi 도금이며, 상기 Sn 도금 및 상기 Bi 도금을 행한 후에 상기 In 도금을 행하는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 도금 적층물이 Ag, Cu, Ni, Zn 및 Sb으로 이루어지는 군으로부터 선택되는 1 이상의 혼합 성분을 포함하고, 상기 도금 적층물에 있어서의 상기 혼합 성분의 합계 질량이 0.001~3.0질량%인 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  16. 제12항 내지 제15항 중 어느 한 항에 있어서, Sn과 Bi와 In의 합계를 100질량%라고 했을 때, Sn을 22~30질량%, Bi를 20~28질량%, In을 42~58질량% 포함하는 조성, 또는 Sn을 15~19질량%, Bi를 43~51질량%, In을 30~42질량% 포함하는 조성이 되도록 상기 적층 도금층을 형성하는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서, 상기 피도금물이 크기가 1mm 이하인, 미소 금속 볼, 도전성의 금속의 피복층을 가지는 미소 수지 볼, 땜납 합금의 피복층을 가지는 미소 수지 볼 및 미소 핀 부재로 이루어지는 군으로부터 선택되는 어느 하나의 미소 코어재이며,
    상기 도금 공정에 있어서, 상기 미소 코어재가 상기 도금 적층물로 피복된 미소 부재를 제조하는 것을 특징으로 하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  18. 도전성 접합부 상에 배치된 제12항 내지 제17항 중 어느 한 항에 기재된 Sn-Bi-In계 저융점 접합 부재의 제조 방법으로 제조된 Sn-Bi-In계 저융점 접합 부재를, 가열 리플로우하여 범프를 형성하는 Sn-Bi-In계 저융점 접합 부재의 제조 방법.
  19. 제1항 내지 제11항 중 어느 한 항에 기재된 Sn-Bi-In계 저융점 접합 부재를 가지는 것을 특징으로 하는 반도체 전자 회로.
  20. 배선 기판과 반도체 칩 표면 사이에 배치된 제1항 내지 제11항 중 어느 한 항에 기재된 Sn-Bi-In계 저융점 접합 부재를,
    80~135℃의 범위 내에서 가열 리플로우하여 상기 배선 기판과 상기 반도체 칩을 상기 Sn-Bi-In계 저융점 접합 부재에 의해 접합하는 반도체 전자 회로의 실장 방법.
KR1020227011610A 2019-09-11 2020-09-04 Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법, 및 반도체 전자 회로 및 그 실장 방법 KR20220055494A (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2019165699 2019-09-11
JPJP-P-2019-165701 2019-09-11
JP2019165701A JP7080867B2 (ja) 2019-09-11 2019-09-11 Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材、微小部材および半導体電子回路、バンプの製造方法ならびに半導体電子回路の実装方法
JP2019165700 2019-09-11
JPJP-P-2019-165699 2019-09-11
JPJP-P-2019-165700 2019-09-11
PCT/JP2020/033647 WO2021049437A1 (ja) 2019-09-11 2020-09-04 Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材およびその製造方法、ならびに半導体電子回路およびその実装方法

Publications (1)

Publication Number Publication Date
KR20220055494A true KR20220055494A (ko) 2022-05-03

Family

ID=74866983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227011610A KR20220055494A (ko) 2019-09-11 2020-09-04 Sn-Bi-In계 저융점 접합 부재 및 그 제조 방법, 및 반도체 전자 회로 및 그 실장 방법

Country Status (5)

Country Link
US (1) US20220395935A1 (ko)
EP (1) EP4029639A4 (ko)
KR (1) KR20220055494A (ko)
TW (1) TW202120704A (ko)
WO (1) WO2021049437A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11832386B2 (en) * 2021-12-16 2023-11-28 Dell Products L.P. Solder composition for use in solder joints of printed circuit boards

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001219267A (ja) 2000-02-09 2001-08-14 Nippon Macdermid Kk 錫−インジウム−ビスマスはんだ合金めっき層の形成方法
JP3347512B2 (ja) 1995-03-17 2002-11-20 富士通株式会社 低温接合用はんだ合金、これを用いた電子機器およびその製造方法
JP3224185U (ja) 2019-07-05 2019-12-05 特定非営利活動法人エンディングノート普及協会 お薬手帳、シールおよびスタンプ印

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE788215A (fr) * 1971-09-01 1973-02-28 Ciba Geigy Haloacetanilides utiles comme herbicides
US5344607A (en) * 1993-06-16 1994-09-06 International Business Machines Corporation Lead-free, high tin, ternary solder alloy of tin, bismuth, and indium
JP3224185B2 (ja) 1994-09-29 2001-10-29 富士通株式会社 はんだ合金及びはんだ粉末及びはんだペースト及びプリント配線板及び電子部品及びはんだ付け方法及びはんだ付け装置
TW369451B (en) * 1996-05-10 1999-09-11 Ford Motor Co Solder composition and method of using to interconnect electronic components to circuits on thermoplastic substrates
JP3777222B2 (ja) 1996-06-28 2006-05-24 株式会社Ｎｅｏｍａｘマテリアル 微小金属球のハンダめっき法
US5755896A (en) * 1996-11-26 1998-05-26 Ford Motor Company Low temperature lead-free solder compositions
JP3837446B2 (ja) 1997-03-27 2006-10-25 株式会社Ｎｅｏｍａｘマテリアル 微小球のハンダめっき法
JP3697481B2 (ja) 1997-09-16 2005-09-21 株式会社Ｎｅｏｍａｘマテリアル 微小金属球のはんだめっき法
CN101500745B (zh) * 2006-08-04 2012-10-10 松下电器产业株式会社 接合材料、接合部及电路基板
TWI344196B (en) * 2006-11-15 2011-06-21 Ind Tech Res Inst Melting temperature adjustable metal thermal interface materials and use thereof
JP4444995B2 (ja) * 2007-08-10 2010-03-31 有限会社ナプラ 基板配線用導電性組成物、回路基板及び電子デバイス
KR20120095566A (ko) * 2011-02-21 2012-08-29 인천대학교 산학협력단 온도 퓨즈용 가용 합금
JP6172573B2 (ja) * 2013-11-29 2017-08-02 日立金属株式会社 はんだ接合材料とその製造方法、及びはんだ接合用部材、並びに太陽電池モジュール
JP2018079480A (ja) * 2016-11-14 2018-05-24 住友金属鉱山株式会社 低温用のＢｉ−Ｉｎ−Ｓｎ系はんだ合金、それを用いた電子部品実装基板及びその実装基板を搭載した装置
CN108971793B (zh) * 2018-08-24 2021-04-23 云南科威液态金属谷研发有限公司 一种低温无铅焊料
CN109822256B (zh) * 2019-03-15 2021-08-06 南昌大学 一种低熔点In-Sn-Bi合金钎料及制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3347512B2 (ja) 1995-03-17 2002-11-20 富士通株式会社 低温接合用はんだ合金、これを用いた電子機器およびその製造方法
JP2001219267A (ja) 2000-02-09 2001-08-14 Nippon Macdermid Kk 錫−インジウム−ビスマスはんだ合金めっき層の形成方法
JP3224185U (ja) 2019-07-05 2019-12-05 特定非営利活動法人エンディングノート普及協会 お薬手帳、シールおよびスタンプ印

Also Published As

Publication number Publication date
EP4029639A1 (en) 2022-07-20
WO2021049437A1 (ja) 2021-03-18
TW202120704A (zh) 2021-06-01
EP4029639A4 (en) 2023-04-12
US20220395935A1 (en) 2022-12-15

Similar Documents

Publication Publication Date Title
JP4195886B2 (ja) 無鉛はんだを用い反応バリア層を有するフリップ・チップ用相互接続構造を形成するための方法
EP2017031B1 (en) Solder paste
CN101087673B (zh) 焊膏及电子装置
JP4237325B2 (ja) 半導体素子およびその製造方法
TWI505898B (zh) A bonding method, a bonding structure, and a method for manufacturing the same
KR20160104086A (ko) 납 프리 땜납 볼
JP7091405B2 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材および、その製造方法、ならびに半導体電子回路およびその実装方法
Zheng et al. Intermetallic growth on PWBs soldered with Sn3. 8Ag0. 7Cu
WO2004105053A1 (ja) 導電性ボール、電子部品の電極の形成方法および電子部品ならびに電子機器
WO1996013353A1 (en) A method for joining metals by soldering
WO2006017327A2 (en) Electrocodeposition of lead free tin alloys
WO2021049437A1 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材およびその製造方法、ならびに半導体電子回路およびその実装方法
JP7091406B2 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材、微小部材および半導体電子回路、バンプの製造方法ならびに半導体電子回路の実装方法
EP3807930A1 (en) Zinc-cobalt barrier for interface in solder bond applications
JP7080939B2 (ja) 低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法
Gupte et al. Effect of solder paste volume and reflow parameters on solder paste wicking and joint shear strength of Ni–Au-coated Cu spheres
WO2022050186A1 (ja) Ｓｎ－Ｉｎ系低融点接合部材およびその製造方法ならびに半導体電子回路およびその実装方法
JP7080867B2 (ja) Ｓｎ－Ｂｉ－Ｉｎ系低融点接合部材、微小部材および半導体電子回路、バンプの製造方法ならびに半導体電子回路の実装方法
JP7107448B2 (ja) 導電性ピラー及びその製造方法並びに接合構造の製造方法
Karim et al. Lead-free bump interconnections for flip-chip applications
JP2002331385A (ja) はんだ材料及びその製造方法、並びにはんだペースト
CN114171484B (zh) 芯材料、电子部件和凸点电极的形成方法
Mostofizadeh et al. Effect of Epoxy Flux Underfill on Thermal Cycling Reliability of Sn-8Zn-3Bi Lead-Free Solder in a Sensor Application
Jang et al. Pb-free Sn/3.5 Ag wafer-bumping process and UBM (under bump metallurgy) study
Abd Malek et al. Effect of Immersion Coating Deposition Time on Solder Joint Properties