KR20220043836A - 유전체 캡층 및 에칭 정지층 스택을 구비한 인터커넥트 구조체 - Google Patents

유전체 캡층 및 에칭 정지층 스택을 구비한 인터커넥트 구조체 Download PDF

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KR20220043836A
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layer
dielectric
cap layer
etch stop
forming
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차오춘 왕
전훙 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은, 기판 위에 배치된 제1 유전체층에 제1 도전성 피처를 형성하는 단계; 상기 기판으로부터 원위에 있는 상기 제1 도전성 피처의 상부 표면 위에 금속 캡층을 형성하는 단계; 상기 제1 유전체층의 상부 표면 위에 그리고 상기 금속 캡층에 횡측으로 인접하여 유전체 캡층을 선택적으로 형성하는 단계 - 상기 금속 캡층은 상기 유전체 캡층에 의해 노출됨 -; 및 상기 금속 캡층 및 상기 유전체 캡층 위에 복수의 에칭 정지층을 포함하는 에칭 정지층 스택을 형성하는 단계를 포함한다.

Description

유전체 캡층 및 에칭 정지층 스택을 구비한 인터커넥트 구조체{INTERCONNECT STRUCTURE WITH DIELECTRIC CAP LAYER AND ETCH STOP LAYER STACK}
우선권 주장 및 상호참조
본 출원은 2020년 9월 29일에 출원된 미국 가출원 No. 63/084,812, 발명의 명칭 “수율, 신뢰성 향상을 위해 설계된 ESL 필름 스킴(ESL Film Scheme Designed for Yield, Reliability Improvement)”의 이익을 주장하며, 이 출원은 여기에 참조로 편입된다.
초대규모 집적(Very Large Scale Integration, VLSI) 회로와 같은 고밀도 집적 회로는 일반적으로 3차원 배선 구조체로 기능하는 다수의 금속 인터커넥트(interconnects)를 이용하여 형성된다. 상기 다수의 인터커넥트의 목적은 밀집된 디바이스를 함께 적절하게 연결하는 것이다. 집적 수준이 증가함에 따라, RC 지연 및 크로스-토크(cross-talk)로 이어지는 금속 인터커넥트 사이의 기생 커패시턴스 효과가 그에 따라 증가한다. 기생 커패시턴스를 감소시키고 금속 인터커넥트 사이의 도통(conduction) 속도를 높이기 위해, 저-유전상수(low-k) 유전체 재료가 일반적으로 층간유전체(Inter-Layer Dielectric, ILD) 층과 금속간 유전체(Inter-Metal Dielectric, IMD) 층을 형성하는 데 사용된다.
IMD 층에는 금속 라인과 비아가 형성된다. 형성 프로세스는 제1 도전성 피처(features) 위에 에칭 정지층을 형성하는 단계, 및 상기 에칭 정지층 위에 저-유전상수(low-k) 유전체층을 형성하는 단계를 포함할 수 있다. 저-유전상수 유전체층 및 에칭 정지층은 패터닝되어 트렌치 및 비아 개구를 형성한다. 그 다음 트렌치와 비아 개구는 도전성 재료로 채워지고, 과잉의 도전성 재료를 제거하기 위해 평탄화 프로세스가 수행되어, 금속 라인과 비아가 형성된다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들이 일정 비율로 도시된 것은 아님에 유의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1 내지 7은 일 실시형태에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 8 내지 10은 다른 실시형태에 따른 다양한 제조 단계에서의 반도체 디바이스의 단면도를 도시한다.
도 11은 다른 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 12는 다른 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 13은 또 다른 실시형태에 따른 반도체 디바이스의 단면도를 도시한다.
도 14는 일부 실시형태에 따라 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
다음의 개시는 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 컴포넌트 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처(feature)를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다.
또한, "아래에 놓인(underlying)", "아래에(below)", "하부의(lower)", "위에 놓인(overlying)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 구성요소 또는 피처의 다른 구성요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 방향 배치(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다. 본 명세서 전체에 걸쳐, 달리 명시되지 않는 한, 상이한 도면들에서 동일하거나 유사한 참조 번호는 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 형성 방법에 의해 형성된 동일하거나 유사한 요소를 지칭한다.
일부 실시형태에 따라 반도체 디바이스의 인터커넥트 구조체 및 이를 형성하는 방법이 제공된다. 본 개시의 일부 실시형태에 따르면, 인터커넥트 구조체의 형성은 제1 유전체층에 배치된 제1 도전성 피처(예를 들어, 도전성 라인) 위에 금속 캡층을 형성하는 단계를 포함한다. 질화물(nitride)-함유 유전체 재료인 유전체 캡층이 제1 유전체층의 상부 표면 상에 그리고 상기 금속 캡층에 횡측으로(laterally) 인접하여 선택적으로 형성된다. 유전체 캡층은 선택적 성막 프로세스 또는 이온 주입 프로세스에 의해 형성될 수 있다. 유전체 캡층은 제1 유전체층과 후속적으로 형성되는 제2 유전체층 사이의 경계면에서 상기 제1 유전체층의 인접한 도전성 라인들 사이의 누설전류 경로를 감소시키고, 시간-의존 유전체 파손(Time-Dependent Dielectric Brakedown, TDDB) 성능을 향상시킨다. 다음으로, 복수의 에칭 정지층(예를 들어, 3개 또는 4개의 에칭 정지층)을 포함하는 에칭 정지층 스택이 상기 유전체 캡층 및 금속 캡층 상에 형성된다. 일부 실시형태에서, 에칭 정지층 스택은 상기 유전체 캡층 및 금속 캡층 위에 연속적으로 형성된 알루미늄 질화물(aluminum nitride) 층, 제1 알루미늄 산화물(aluminum oxide) 층, 산소-도핑된 실리콘 탄화물(oxygen-doped silicon carbide, ODC) 층, 및 제2 알루미늄 산화물 층을 포함한다. 상기 에칭 정지층 스택의 필름 스킴(scheme)은 다양한 이점을 달성한다. 예를 들어, 에칭 정지층 스택은 제1 도전성 피처의 구리가 에칭 정지층 및 위에 놓인 제2 유전체층으로 상향(upward) 확산되는 것을 방지한다. 구리의 상향 확산은 비아를 형성하기 위한 후속 에칭 프로세스에서 제2 유전체층 및 에칭 정지층 스택의 에칭 속도(etching rates)를 감소시킬 수 있으며, 감소된 에칭 속도는 비아 개구의 에칭을 조기에 중단시켜 비아와 아래에 놓인 도전성 라인 사이의 전기적 연결에 실패를 초래할 수 있다. 상기 에칭 정지층의 필름 스킴은 구리 확산을 방지하여 위의 문제를 방지한다. 추가적인 이점으로는 더 나은 에칭 선택비(etch selectivity) 윈도우와 더욱 감소된 누설전류를 포함한다.
도 1 내지 7은 일 실시형태에 따른 다양한 제조 단계에서의 반도체 디바이스(100)의 단면도를 도시한다. 반도체 디바이스(100)는 능동 디바이스(예를 들어, 트랜지스터, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 인덕터, 저항기 등)를 포함하는 디바이스 웨이퍼일 수 있다. 일부 실시형태에서, 반도체 디바이스(100)는 능동 디바이스 및/또는 수동 디바이스를 포함하거나 포함하지 않을 수 있는 인터포저(interposer) 웨이퍼이다. 본 개시의 또 다른 실시형태에 따르면, 반도체 디바이스(100)는 내부에 코어(cores)가 있는 패키지 기판일 수 있거나 코어가 없는 패키지 기판일 수 있는, 패키지 기판 스트립이다. 이후의 설명에서는, 디바이스 웨이퍼가 반도체 디바이스(100)의 예로서 사용된다. 본 개시의 교시는 숙련된 기술자가 쉽게 인식할 수 있는 바와 같이 인터포저 웨이퍼, 패키지 기판 또는 다른 반도체 구조에 적용될 수 있다.
도 1에 도시된 바와 같이, 반도체 디바이스(100)는 반도체 기판(101) 및 반도체 기판(101)(기판(101)으로도 지칭될 수 있음) 상에 또는 내부에 형성된 집적회로 디바이스(103)(예를 들어, 능동 디바이스, 수동 디바이스)를 포함한다. 반도체 기판(101)은 도핑되거나 도핑되지 않은, 실리콘과 같은 반도체 재료, 반도체-온-절연체(semiconductor-on-insulator, SOI) 기판의 활성층을 포함할 수 있다. 반도체 기판(101)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물(silicon carbide), 갈륨 아세닉(gallium arsenic), 갈륨 인화물(gallium phosphide), 갈륨 질화물(gallium nitride), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide) 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다.
도 1의 실시예에서, 집적회로 디바이스(103)는 반도체 기판(101) 상에 또는 내부에 형성된다. 예시적인 집적회로 디바이스(103)는 트랜지스터(예를 들어, CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터), 저항기, 커패시터, 다이오드 등을 포함한다. 집적회로 디바이스(103)는 임의의 적절한 방법을 사용하여 형성될 수 있으며, 여기서 세부 사항은 설명되지 않는다.
집적회로 디바이스(103)가 형성된 후, 층간유전체(ILD) 층(107)이 반도체 기판(101) 위에 및 집적회로 디바이스(103) 위에 형성된다. ILD 층(107)은 집적회로 디바이스(103)의 트랜지스터(미도시)의 게이트 스택들 사이의 공간을 채울 수 있다. 일부 실시형태에 따르면, ILD 층(107)은 실리콘 산화물(silicon oxide), 포스포실리케이트 유리(phosphosilicate glass, PSG), 보로실리케이트 유리(borosilicate glass, BSG), 붕소-도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass, BPSG), 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass, FSG), 테트라에틸 오르토실리케이트(tetraethyl orthosilicate, TEOS) 등을 포함한다. ILD 층(107)은 스핀 코팅, 유동성 화학적 증착(Flowable Chemical Vapor Deposition, FCVD), 플라즈마 강화 화학적 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 저압 화학적 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 등을 사용하여 형성될 수 있다.
계속 도 1을 참조하면, 콘택트 플러그(contact plugs)(105)가 ILD 층(107)에 형성되고, 콘택트 플러그(105)는 집적회로 디바이스(103)를 금속 라인, 비아 및 도전성 필라(pillar)와 같은 위에 놓인 도전성 피처에 전기적으로 결합한다. 본 개시에서, 달리 명시되지 않는 한, 도전성 피처는 전기도전성 피처를 지칭한다는 점에 유의한다. 일부 실시형태에 따르면, 콘택트 플러그(105)는 텅스텐(tungsten), 알루미늄(aluminum), 구리(copper), 티타늄(titanium), 탄탈륨(tantalum), 티타늄 질화물(titanium nitride), 탄탈륨 질화물(tantalum nitride), 이들의 합금 및/또는 이들의 다수 층과 같은 도전성 재료로 형성된다. 콘택트 플러그(105)의 형성은 ILD 층(107)에 콘택트 개구를 형성하고, 상기 콘택트 개구에 하나 이상의 도전성 재료(들)를 형성하고, 콘택트 플러그(105)의 최상면이 ILD 층(107)의 최상면과 동일한 높이가 되도록 하기 위해 화학적 기계적 연마(CMP)와 같은 평탄화 프로세스를 수행하는 단계를 포함할 수 있다.
다음으로, 109 및 111과 같은 복수의 금속간 유전체(IMD) 층이 ILD 층(107) 위에 형성된다. IMD 층(109, 111)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 탄화물(silicon carbide), 실리콘 산질화물(silicon oxynitride) 등과 같은 유전체 재료로 형성될 수 있다. 일부 실시형태에 따르면, IMD 층(109, 111)은 유전상수(k-값)가 3.0 미만, 예컨대 약 2.5, 약 2.0 또는 그보다 더 낮은 저-유전상수(low-k) 유전체 재료로 형성된다. IMD 층(109, 111)은 Black Diamond(Applied Materials의 등록상표), 탄소-함유 저-유전상수 유전체 재료, 하이드로겐 실세스퀴옥산(Hydrogen SilsesQuioxane, HSQ), 메틸실세스퀴옥산(MethylSilsesQuioxane, MSQ) 등을 포함할 수 있다. 각각의 IMD 층(109, 111)의 형성은 일 예로서, ILD 층(107) 위에 포로겐(porogen)-함유 유전체 재료를 성막한 다음, 상기 포로겐을 축출하도록 경화(curing) 프로세스를 수행하는 단계를 포함할 수 있고, 이에 따라 다공성인 IMD 층을 형성할 수 있다. 다른 적절한 방법도 IMD 층(109, 111)을 형성하는 데 사용될 수 있다. 예시적인 실시형태에서, IMD 층(109, 111)은 화학적 증착(CVD) 프로세스를 사용하여 SiCO로 형성되며, 여기서 각각의 IMD 층(109, 111)(예를 들어, SiCO)은 약 200 옹스트롬과 약 600 옹스트롬 사이의 두께를 갖고, 약 2.8과 약 3.5 사이의 k-값을 갖는다. IMD 층(109, 111)의 산소 농도는 약 40 원자 백분율(at%) 및 약 55 at% 사이일 수 있고, IMD 층(109, 111)의 탄소 농도는 약 5 at% 및 약 20 at% 사이일 수 있고, IMD 층(109, 111) 내의 실리콘의 농도는 약 39 at% 및 약 40 at% 사이일 수 있다.
도 1에 도시된 바와 같이, 도전성 피처(112)(예를 들어, 금속 라인)가 IMD 층(111)에 형성된다. 도시된 실시예에서, 도전성 피처(112)는 확산 배리어층(113)(배리어층이라고도 할 수 있음) 및 상기 확산 배리어층(113) 위의 도전성 재료(115)(예를 들어, 구리 또는 구리-함유 재료)를 포함하는 금속 라인이다. 확산 배리어층(113)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있고, CVD, 물리적 증착(PVD), 원자층 성막(Atomic Layer Deposition, ALD) 등에 의해 형성될 수 있다. 확산 배리어층(113)이 형성된 후, 도전성 재료(115)가 확산 배리어층(113) 위에 형성된다. 도전성 피처(112)의 형성은 단일 다마신(single damascene) 프로세스를 포함할 수 있지만, 다른 적절한 형성 방법이 사용될 수도 있다. 도전성 피처(112)가 비아 또는 아래에 놓인 비아가 연결된 도전성 라인과 같은 다른 피처이거나 이를 포함할 수 있다는 이해하에, 도전성 피처(112)는 이후 도전성 라인(112) 또는 금속 라인(112)으로도 지칭될 수 있다. 도 1은 IMD 층(111)과 ILD 층(107) 사이에 형성된 하나 이상의 IMD 층(109)을 도시하지만, 이것은 비-제한적인 예시일 뿐이다. 이 분야의 기술자는 IMD 층(111)이 ILD 층(107) 상에 직접(예를 들어, 물리적으로 접촉)형성될 수 있다는 것을 쉽게 이해할 것이다. 또한, 도 1에는 도시되지 않았지만, 도전성 라인(112)을 집적회로 디바이스(103)와 전기적으로 결합시키기 위해 도전성 라인 및/또는 비아와 같은 도전성 피처가 IMD 층(109)에 형성된다.
다음으로, 금속 캡층(116)이 도전성 라인(112)의 상부 표면 상에 형성된다(예를 들어, 선택적으로 형성됨). 각 도전성 라인(112) 상의 금속 캡층(116) 부분은 또한 아래에 놓인 도전성 라인(112)에 대해 금속 캡(116)으로도 지칭된다. 일부 실시형태에서, 금속 캡층(116)은 금속 또는 금속-함유 재료와 같은 전기도전성 재료로 형성된다. 본 개시의 일부 실시형태에 따르면, 금속 캡층(116)은 코발트(Co), CoWP, CoB, 텅스텐(W), 탄탈륨(Ta), 니켈(Ni), 몰리브데넘(Mo), 티타늄(Ti), 철(Fe), 이들의 조합, 및/또는 이들의 합금으로 형성된다. PVD, CVD, PECVD, ALD 등과 같은 적절한 형성 방법이 금속 캡층(116)을 형성하기 위해 사용될 수 있다. 일 예로서, 금속 캡층(116)의 두께는 약 20 옹스트롬과 약 40 옹스트롬 사이일 수 있다.
도 1의 실시예에서, 금속 캡(116)의 측벽은 도전성 라인(112)의 배리어층(113)의 각각의 측벽과 정렬(예를 들어, 수직으로 정렬)되도록, 각각의 도전성 라인(112)상의 금속 캡(116)은 도전성 라인(112)과 동일한 폭을 갖는다. 다른 실시형태에서, 금속 캡(116)의 측벽이 도전성 재료(115)의 각각의 측벽과 정렬(예를 들어, 수직으로 정렬)되도록, 각각의 도전성 라인(112)상의 금속 캡(116)은 도전성 라인(112)의 도전성 재료(115)와 동일한 폭을 갖는다.
일부 실시형태에서, 금속 캡층(116)은 도전성 라인(112) 상에서 제1 성막률(deposition rate)을 갖고 IMD 층(111) 상에서 제2 성막률을 갖는 선택적 성막 프로세스로 형성되며, 여기서 제1 성막률는 제2 성막률보다 높다. IMD 층(111)의 상부 표면으로부터 금속 캡층(116)을 제거하기 위해 선택적 성막 프로세스 후에 에칭 프로세스가 수행된다. 다른 실시형태에서, 금속 캡층(116)은 도전성 라인(112) 및 IMD 층(111) 위에 블랭킷(blanket) 성막된다. 다음으로, 패턴 마스크 층(예를 들어, 패터닝된 포토레지스트 층)이 금속 캡층(116) 위에 형성되고, 여기서 도전성 라인(112) 위(예를 들어, 바로 위)의 금속 캡층(116) 부분은 패터닝된 마스크 층에 의해 덮이고, IMD 층(111) 위(예를 들어, 바로 위)의 금속 캡층(116) 부분은 패터닝된 마스크 층의 패턴(예를 들어, 개구)에 의해 노출된다. 그 다음, 패터닝된 마스크 층의 패턴에 의해 노출된 금속 캡층(116) 부분을 제거하기 위해 에칭 프로세스가 수행된다. 에칭 프로세스 후에, 애싱(ashing)과 같은 적절한 프로세스에 의해 패터닝된 마스크 층이 제거된다.
이제 도 2를 참조하면, 유전체 캡층(117)이 IMD 층(111)의 상부 표면 상에 형성된다(예를 들어, 선택적으로 형성됨). 일부 실시형태에서, 유전체 캡층(117)은 SiNx, SiONx 또는 SiCNx(여기서 x는 1 또는 2일 수 있음)와 같은 질화물(nitride)-함유 유전체 재료이다. 유전체 캡층(117)의 두께는 약 5 옹스트롬과 약 50 옹스트롬 사이, 또는 약 10 옹스트롬과 약 50 옹스트롬 사이일 수 있다. 유전체 캡층(117)의 밀도는 약 1.5 g/cm3 과 약 3.2 g/cm3 사이일 수 있다.
도 2의 실시예에서, 유전체 캡층(117)은 PECVD와 같은 적절한 성막 프로세스에 의해 형성된다. 일부 실시형태에서, PECVD 프로세스는 N2, NH3, NO 또는 N2O와 같은 질소-함유 가스 소스(source)를 사용하여 수행된다. Ar, N2, O3 또는 He와 O2의 혼합물과 같은 캐리어 가스가 질소-함유 가스 소스를 PECVD 프로세스를 위한 프로세싱 챔버로 운반하는 데 사용된다. 유전체 캡층(117)이 형성된 후, 유전체 캡층(117) 내의 질소의 농도는 일부 실시형태에서 약 2 at% 및 약 10 at% 사이이다. PECVD 프로세스 이외에, 유전체 캡층(117)을 형성하기 위한 다른 방법도 가능하며 이는 완전히 본 개시의 범위 내에 포함되도록 의도된다. 예를 들어, 유전체 캡층(117)이 이온 주입 프로세스에 의해 형성되는 실시형태가 도 8 내지 10을 참조하여 이하에서 설명된다.
일부 실시형태에서, 유전체 캡층(117)을 형성하기 위한 PECVD 프로세스 동안, 유전체 캡층(117)의 재료는 IMD 층(111) 상에서 제1 성막률로 형성되고 금속 캡층(116) 상에서 제2 성막률로 형성되며, 여기서 제1 성막률는 제2 성막률보다 높다. PECVD 프로세스 후에, 에칭 프로세스가 금속 캡층(116)의 상부 표면에서 유전체 캡층(l17)의 재료를 제거하기 위해 수행될 수 있고, IMD 층(111)의 상부 표면 상에서 유전체 캡층(l17) 재료의 나머지 부분이 유전체 캡층(117)을 형성한다.
도 2의 실시예에서, 유전체 캡층(117)은 금속 캡층(116)에 횡측으로(laterally) 인접한다. 유전체 캡층(117)의 하부 표면(117L)은 IMD 층(111)의 상부 표면(111U)과 물리적으로 접촉하고, 기판(101)으로부터 원위에 있는(distal) 도전성 재료(115)의 상부 표면(115U)(또는 배리어층(113)의 상부 표면)과 동일한 높이가 된다. 도시된 실시예에서, 유전체 캡층(117)의 상부 표면(117U)은 금속 캡층(116)의 상부 표면(116U)과 수평을 이룬다. 다른 실시형태에서, 상부 표면(117U)은 금속 캡층(116)의 상부 표면(116U)보다 낮게, 예를 들어 수직방향으로(vertically) 금속 캡층의 상부 표면(116U)과 IMD 층(111)의 상부 표면(111U) 사이에 있다. 또 다른 실시형태에서, 유전체 캡층(117)의 상부 표면(117U)은 금속 캡층의 상부 표면(116U)보다, 예를 들어 약 50 옹스트롬 미만으로, 더 높다(기판(101)으로부터 더 연장됨). 도 2에 도시된 바와 같이, 유전체 캡층(117)은 IMD 층(111)의 상부 표면(111U)을 덮고, 도전성 라인(112)으로부터 인접한 도전성 라인(112)까지 IMD 층(111)의 상부 표면(111U)을 따라 연속적으로 연장된다.
일부 실시형태에서, 인접한 도전성 라인들(112) 사이에 유전체 캡층(117)을 형성함으로써, IMD 층(111)과 위에 놓인 유전체 층(예를 들어, 도 4의 127 참조) 사이의 경계면에서 인접한 도전성 라인들(112) 사이의 누설전류 경로가 감소 또는 방지되고, 이는 디바이스 성능을 향상시키고 전력 소비를 감소시킨다. 또한, 형성된 디바이스의 시간-의존 유전체 파손(TDDB) 성능도 유전체 캡층(117)이 없는 레퍼런스 설계에 비해 개선된다.
다음으로, 도 3에서, 에칭 정지층 스택(118)이 유전체 캡층(117) 위에 및 금속 캡층(116) 위에 형성된다. 도 3의 실시예에서, 에칭 정지층 스택(118)은 복수의 에칭 정지층(ESL)(119, 121, 123, 125)을 포함한다. 따라서, 에칭 정지층 스택(118)을 형성하는 단계는 유전체 캡층(117) 위에 그리고 금속 캡층(116) 위에 연속적으로 ESL(119, 121, 123, 125)을 형성하는 단계를 포함한다.
일부 실시형태에서, ESL(119)은 아래에 놓인 금속 캡층(116) 및 IMD 층(111)에 양호한 접착력을 갖는 금속 질화물로 형성된다. 예를 들어, ESL(119)은 알루미늄 질화물(AlN), 알루미늄 산질화물(AlNO), 망간 질화물(Mn3N2), 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN) 등으로 형성될 수 있다. 여기 설명에서는, ESL(119)이 위에 열거된 바와 같이 알루미늄 질화물 이외의 다른 적절한 재료로 형성될 수 있다는 이해하에, ESL(119)은 대안적으로 알루미늄 질화물 층(119)으로 지칭될 수 있다.
일부 실시형태에 따르면, ESL(119)은 PVD, CVD, ALD 등과 같은 적절한 형성 방법을 사용하여 형성된다. ESL(119)을 형성하기 위한 전구체는 NH3와 같은 질소-함유 프로세스 가스와 트리메틸 알루미늄(TMA)(Al₂(CH₃)6) 등과 같은 알루미늄-함유 프로세스 가스를 포함할 수 있다. 예시적인 성막 프로세스(예를 들어, ALD 프로세스)에서, 질소-함유 프로세스 가스 및 알루미늄-함유 프로세스 가스가 번갈아 프로세스 챔버에 공급된 다음, 성막 프로세스의 각 사이클에서 알루미늄 질화물 원자층을 성장시키기 위해 퍼지(purged)된다.
일부 실시형태에 따르면, ESL(119)의 두께는 약 5 옹스트롬과 약 30 옹스트롬 사이의 범위에 있다. ESL(119)의 두께는 적절한 범위 내에 있어야 한다. ESL(119)이 너무 두꺼우면(예를 들어, 약 30 옹스트롬보다 두꺼우면), 후속 프로세스에서 ESL(119)을 에칭 스루(etching-through)할 때 언더컷(undercuts)이 생성될 수 있다. ESL(119)이 너무 얇으면(예를 들어, 약 5 옹스트롬보다 얇으면), ESL(119)은 위에 놓인 층의 에칭을 효과적으로 정지하지 못할 수 있다.
알루미늄 질화물 층(119)의 성막 동안 반도체 디바이스(100)의 온도는 약 300 ℃ 및 380 ℃ 사이와 같이, 적절한 범위 내에 있도록 제어된다. 반도체 디바이스(100)의 온도는 성막률에 영향을 미친다는 것이 이해될 수 있다. 온도가 너무 낮으면(예를 들어, 약 300 ℃ 미만), 성막률가 너무 낮아서 알루미늄 질화물 층(119)을 형성하는데 긴 시간이 걸리기 때문에 반도체 제조에 경제적으로 실행가능하지 않을 수 있다. 온도가 너무 높으면(예를 들어, 약 380 ℃ 초과), 결과적인 알루미늄 질화물 층(119)은 결정질(crystalline)(예를 들어, 다결정질(polycrystalline))이 되고, 이는 도전성 라인(112)으로부터 위에 놓인 층으로의 구리 확산을 증가시킬 수 있다. 따라서, 일부 실시형태에서, 알루미늄 질화물 층(119)의 성막 동안 반도체 디바이스(100)의 온도는 전술한 문제를 피하기 위해 약 300 ℃ 및 약 380 ℃ 사이의 범위에 있도록 선택된다.
성막된 알루미늄 질화물 층(119)은 그 안에 그레인(grain)을 포함하는 다결정질 구조와 같이 일부 결정질 구조를 포함할 수 있다(또는 포함하지 않을 수 있다). 일부 그레인은 서로 연결되어 있을 수 있고, 한편 다른 그레인은 비정질(amorphous) 구조에 묻혀있을 수 있다. 도전성 라인(112)의 구리는 이후에 형성될 상부의 층으로 그레인 바운더리(grain boundary)를 따라 상향 확산될 수 있다. 따라서, 구리의 상향 확산을 줄이기 위해, 알루미늄 질화물 층(119)의 성막 후에, 전체 알루미늄 질화물 층(119)이 비정질이 되도록 알루미늄 질화물 층(119)의 다결정질 구조(존재하는 경우)를 비정질 구조로 변환하기 위한 처리 프로세스(비정질화(amorphization) 프로세스라고도 함)가 수행된다. 비정질 알루미늄 질화물 층(119)은 그레인 바운더리가 없기 때문에 구리가 통과하여 확산되는 것을 방지하는 능력이 더 양호하다.
본 개시의 일부 실시형태에 따르면, 성막된 알루미늄 질화물 층(119)에 대한 처리 프로세스(예를 들어, 플라즈마 프로세스)는 NH3, N2 또는 이들의 조합을 포함하는 프로세스 가스를 사용하여 수행된다. 아르곤과 같은 다른 가스도 추가될 수 있다. 처리 프로세스에서, 알루미늄 질화물 층(119)은 폭격(bombardment)을 받는다. 상기 폭격은 결정질 구조를 파괴한다. 또한, 수소 및 질소 원자가 프로세스 가스(예를 들어, NH3)에 존재하는 상태에서, 수소 및 질소가 알루미늄 질화물 층(119)에 첨가될 수 있다. 따라서, 알루미늄 질화물 층(119)은 상기 처리 프로세스의 결과로 내부에 도핑된 수소를 포함할 수 있다. 일부 실시형태에 따르면, 비정질화 프로세스 후에 알루미늄 질화물 층(119)은 약 1 at% 및 약 3 at% 사이 범위의 수소 원자 백분율을 갖는다.
상기 처리 프로세스는 또한 알루미늄-대-질소 원자비(이하, Al:N 원자비라고 함)를 변경하는 효과를 가지며, 이는 또한 결과적인 알루미늄 질화물 층(119)이 결정질 또는 비정질 구조를 가질지 여부에 영향을 미친다. 예를 들어, 처리되지 않은 결정질 알루미늄 질화물 층은 1:1에 가까운 원자비 Al:N을 가질 수 있다. 비정질화 프로세스에 의한 질소 원자의 추가는 이 비율을 변화시킨다. 예를 들어, 질소가 폭격에 사용되면 질소 원자가 알루미늄 원자와 결합하여 하나의 알루미늄 원자가 하나 보다 많은 질소 원자(이는 수소 원자와 더 결합할 수 있음)와 가교(cross-linked)될 수 있다. 따라서 비정질 구조가 형성되는 것이 더 용이하다. 더욱이, 하나의 알루미늄 원자가 하나 보다 많은 질소 원자에 결합됨에 따라, 후속 프로세스의 온도가 재결정화(recrystallization) 하기에 충분히 높더라도 알루미늄 질화물 층(119)의 재결정화가 방지된다. 또한, 첨가된 질소 원자는 수소 원자와 더 결합될 수 있기 때문에, 수소도 처리 프로세스에 의해 알루미늄 질화물 층(119)으로 첨가된다.
본 개시의 일부 실시형태에 따르면, 처리 프로세스 동안, NH3 가스(사용되는 경우)는 약 50 sccm 및 약 500 sccm 사이 범위의 유량(flow rate)을 갖는다. N2 가스(사용되는 경우)는 약 1,000 sccm 및 약 3,000 sccm 사이 범위의 유량을 갖는다. 처리 프로세스 동안 반도체 디바이스(100)의 온도는 약 340 ℃ 및 약 400 ℃ 사이의 범위일 수 있다.
일부 실시형태에 따르면, 처리 프로세스는 플라즈마 처리이거나 플라즈마 처리를 포함하고, 이는 직접 플라즈마 프로세스일 수 있으며, 반도체 디바이스(100)가 처리되는 동일한 프로세스 챔버에서 플라즈마가 생성된다. 플라즈마 처리 프로세스는 고주파 무선 주파수(High-Frequency Radio-Frequency, HFRF) 전력(예를 들어, 약 13.56 MHz 주파수) 및 저주파 무선 주파수(Low-Frequency Radio-Frequency, LFRF) 전력(예를 들어, 약 350 KHz 주파수)을 사용하여 수행된다. HFRF 전력은 이온화 및 플라즈마 생성에 사용되며, LFRF 전력은 비정질화 목적으로 알루미늄 질화물 층(119)을 폭격하는 데 사용된다. 본 개시의 일부 실시형태에 따르면, HFRF 전력은 약 400 와트 및 약 800 와트 사이의 범위에 있다.
LFRF 전력은 적절한 범위에 있도록 선택된다. LFRF 전력이 너무 낮으면(예를 들어, 약 90 와트 미만), 질소 이온이 알루미늄 질화물 층(119)에 효과적으로 도핑되지 않을 수 있다. LFRF 전력이 너무 높으면(예를 들어, 약 135 와트 초과), 알루미늄 질화물 층(119) 아래에 놓인 층/구조체에 심각한 플라즈마-유도 손상이 있을 수 있다. 본 개시의 일부 실시형태에 따르면, LFRF 전력은 전술한 문제를 방지하기 위해 약 90 와트 및 약 135 와트 사이의 범위에 있도록 선택된다.
일부 실시형태에서, 처리 프로세스 후에, 알루미늄 질화물 층(119)은 약 55 at% 및 약 63 at% 사이 범위의 알루미늄 원자 백분율, 약 37 at% 및 약 43 at% 사이 범위의 질소 원자 백분율, 약 0.5 at% 및 약 2 at% 사이 범위의 탄소 원자 백분율을 갖는다. 일부 실시형태에서, 알루미늄 질화물 층(119)의 상이한 재료(예를 들어, 알루미늄, 질소, 탄소)의 원자 백분율이 전술한 범위 내에 있을 때, 알루미늄 질화물 층(119)의 물리적 특성은 에칭 정지층 스택(118)의 에칭-선택적(etch-selective) 능력을 충족할 수 있고, 에칭 정지층 스택(118)의 에칭-선택적 능력은 트렌치 개구(131T) 및 비아 개구(131V)(예를 들어, 도 5 참조)를 형성하기 위한 이후의 에칭 프로세스 중에, 에칭 프로세스가 에칭 정지층 스택(118)에서 원하는 에칭 방향을 따라 (예를 들어, 수직방향으로) 이방성(anisotropicity)을 유지할 수 있는 것을 의미한다.
계속 도 3을 참조하면, ESL(121)이 ESL(119) 상에 형성된다. 예시적인 실시형태에서, ESL (121)은 알루미늄 산화물(AlOx, x는 알루미늄에 대한 산소의 원자비)로 형성된다. ESL(121)은 또한 아래에 놓인 ESL(119) 및 위에 놓인 ESL(123)에 비해 높은 에칭 선택비를 갖는 다른 재료로 형성될 수 있다. ESL(121)을 위한 형성 방법은 ALD, CVD, PECVD 등을 포함한다. 본 개시의 일부 실시형태에 따르면, ESL(121)은 TMA와 같은 금속-함유 전구체 및 H2O, O3 등과 같은 산소-함유 전구체를 포함하는 전구체를 사용하여 형성된다. ESL(121)의 두께는 약 10 옹스트롬 및 약 50 옹스트롬 사이의 범위일 수 있다. 일부 실시형태에서, 알루미늄 질화물 층(119) 및 ESL(121)의 두께는 예를 들어 에칭 정지층 스택(118)의 에칭-선택적 능력 및/또는 형성된 디바이스의 신뢰성 윈도우에 의해 결정된다.
일부 실시형태에서, 형성된 후 ESL(121)은 약 40 at% 및 약 45 at% 사이 범위의 알루미늄 원자 백분율, 약 55 at% 및 약 60 at% 사이 범위의 산소 원자 백분율, 및 약 0.5 at% 및 약 1 at% 사이 범위의 탄소 원자 백분율을 갖는다. 일부 실시형태에서, ESL(121)의 상이한 재료(예를 들어, 알루미늄, 산소, 탄소)의 원자 백분율이 위에 기술된 범위 내에 있을 때, ESL(121)의 물리적 특성은 에칭 정지층 스택(118)의 에칭-선택적 능력을 충족할 수 있다.
일부 실시형태에서 ESL(121)은 에칭 정지층 스택(118)의 에칭 선택비(etch selectivity)룰 향상시키고, 도전성 라인들(112) 사이의 누설전류를 더욱 감소시키는 것을 도모한다. 또한, 알루미늄 질화물 층(119) 및 ESL(121)을 형성하는 프로세스는 금속 캡층(116)과 도전성 재료(115)(예를 들어, 구리) 사이의 접착력을 향상시켜, 구리 금속 라인 상에 형성된 구리 피트(pit) 또는 구리 금속 라인 개방(open)과 같이 구리 금속 확산으로 인한 문제를 감소시키거나 방지할 수 있다.
다음으로, ESL(123)이 ESL(121) 상에 형성된다. 예시적인 실시형태에서, ESL(123)은 산소-도핑된 (실리콘) 탄화물(oxygen-doped (silicon) carbide, ODC)로 형성되고, 이는 실리콘 옥시 탄화물(SiOC)로도 알려져 있다. ESL(123)은 또한 질소-도핑된 실리콘 탄화물(Nitrogen-Doped silicon Carbide, NDC), SiC 등과 같은 다른 재료로 형성될 수 있다. ESL(123)의 성막 방법은 CVD 또는 ALD, PECVD, 고-밀도 플라즈마(High-Density Plasma) CVD(HDPCVD) 등과 같은 다른 적절한 방법일 수 있다. ESL(123)의 두께는 약 20 옹스트롬과 약 100 옹스트롬 사이의 범위일 수 있다.
일부 실시형태에서, ESL(123)을 형성하기 위한 전구체는 ESL(123)의 원하는 조성에 의존하며 실리콘(Si), 탄소(C), 수소(H), 질소(N), 산소(O), 붕소(B) 등을 포함할 수 있다. 일부 실시형태에 따르면, 전구체는 1-메틸실란(Si(CH)H3, 1MS로도 알려짐), 2-메틸실란(Si(CH)2H2, 2MS로도 알려짐), 3-메틸실란(Si(CH)3H, 3MS로도 알려짐), 4-메틸실란(Si(CH)4, 4MS로도 알려짐) 또는 이들의 조합으로부터 선택되는 가스를 포함한다. He, N2, Ar, Xe 등과 같은 불활성 가스가 분위기 가스로 사용될 수 있다. ODC가 형성될 경우 이산화탄소(CO2)가 산소를 공급하기 위해 추가될 수도 있다. NDC가 형성될 경우 NH3가 질소를 공급하기 위해 추가될 수 있다. 또한, 전구체는 결과적인 ESL(123)에 붕소를 제공하기 위해 B2H6, BH3 또는 이들의 조합과 같은 붕소-함유 가스를 포함할 수 있다.
위에서 설명된 전구체에 추가하여, 하나 이상의 탄소-소스 가스가 결과적인 ESL(123)에서 탄소 함량을 증가시키기 위해 첨가될 수 있다. 탄소-소스 가스는 탄소가 풍부한 소스일 수 있고, 이는 탄소-소스 가스에서 탄소의 원자 백분율이, 예를 들어 약 10 at% 이상, 약 20 at% 이상 또는 30 at% 이상으로, 높은 것을 의미한다. 예시적인 실시형태에서, 탄소-소스 가스는 C2H4, C2H6 및 이들의 조합으로부터 선택된 탄소-수소 함유 가스이다. 탄소-소스 가스에 의해 제공되는 추가 탄소로 인해, 결과적인 ESL(123)의 탄소 백분율이 증가하고 ESL(123)의 특성이 향상된다. 일부 실시형태에 따르면, 모든 1Ms/2Ms/3Ms/4Ms 가스의 유량(flow rate)에 대한 탄소 소스 가스의 유량의 비는 약 2 내지 4보다 크다.
일부 실시형태에 따르면, ESL(123)의 형성은 예를 들면 PECVD를 사용하여 챔버에서 수행되며, 여기서 반도체 디바이스(100)의 온도는 약 300 ℃ 및 약 500 ℃ 사이일 수 있으며, 챔버 압력은 약 2 torr 및 약 10 torr 사이일 수 있다. ESL(123)을 형성하기 위한 전원은 HFRF 전력 및 LFRF 전력을 포함할 수 있다. ESL(123)의 형성에서 HFRF 전원은 약 100 와트 및 약 1,000 와트 사이의 전력을 제공할 수 있고, 한편 LFRF 전원은 약 135 와트 미만의 전력을 제공할 수 있으며, 0 와트와 같이 낮을 수 있다(저주파 전력이 제공되지 않음을 의미). 고주파 RF 전력과 LFRF 전력은 동시에 제공될 수 있다.
일부 실시형태에서, 형성된 후, ESL(123)은 약 40 at% 및 약 50 at% 사이 범위의 산소 원자 백분율, 약 36 at% 및 약 40 at% 사이 범위의 실리콘 원자 백분율, 및 약 15 at% 및 약 20 at% 사이 범위의 탄소 원자 백분율을 갖는다. 일부 실시형태에서, ESL(123)의 상이한 재료(예를 들어, 산소, 실리콘, 탄소)의 원자 백분율이 전술한 범위 내에 있을 때, ESL(123)의 물리적 특성은 에칭 정지층 스택(118)의 에칭-선택적 능력을 충족할 수 있다.
다음으로, ESL(125)이 ESL(123) 위에 형성된다. 예시적인 실시형태에서, ESL(125)은 알루미늄 산화물와 같이 ESL(121)과 동일한 재료로 형성된다. ESL(125)의 형성 방법, 치수(예를 들어, 두께) 및 재료 조성(예를 들면, 다양한 원소의 원자 백분율)은 ESL(121)의 것과 동일하거나 유사할 수 있으므로 반복되지 않는다. 예시적인 실시형태에서, ESL(119)은 알루미늄 질화물로 형성되고, ESL(121)은 알루미늄 산화물로 형성되고, ESL(123)은 ODC로, ESL(125)은 알루미늄 산화물로 형성된다.
각각의 ESL(121, 123, 125)은 다결정질 구조 또는 비정질 구조를 가질 수 있으며, 이는 성막 온도를 조절함으로써 얻어질 수 있다. 구리 원자의 확산은 아래에 놓인 ESL(119)에 의해 차단되기 때문에 ESL(121, 123, 125)이 다결정질인지 비정질인지 여부는 구리 원자의 상향 확산에 영향을 주지 않는다.
도 3의 실시예에서, 에칭 정지층 스택(118)은 4 개의 ESL(119, 121, 123, 125)을 포함한다. 본 개시의 대안적인 실시형태에 따르면, 에칭 정지층 스택(118)은 ESL(119, 123, 125)과 같이 3 개의 ESL(도 11 및 12 참조)을 포함한다. 대안적인 실시형태의 세부 사항은 도 11 및 12를 참조하여 이하에서 설명된다.
다음으로, 도 4를 참조하면, 에칭 정지층 스택(118) 위에 IMD 층(127)이 형성된다. IMD 층(127)은 IMD 층(111)과 동일하거나 유사한 재료(들)를 사용하여 동일하거나 유사한 형성 프로세스에 의해 형성될 수 있으며, 따라서 세부 사항은 반복되지 않는다.
다음으로, 마스크 층(129)이 IMD 층(127) 위에 형성된다. 후속 처리에서, 예를 들어 포토리소그래피 및 에칭 기술을 사용하여 패턴이 마스크 층(129) 상에 전사된다. 그 다음, 마스크 층(129)이 아래에 놓인 IMD 층(127)을 에칭하기 위한 패터닝 마스크로 사용될 수 있다. 마스크 층(129)은 실리콘 질화물, 티타늄 질화물, 티타늄 산화물, 유사물질 또는 이들의 조합과 같은 마스킹 재료로, CVD, PVD, ALD, 유사 프로세스 또는 이들의 조합과 같은 프로세스를 사용하여 형성될 수 있다.
다음으로, 도 5에서, 마스크 층(129)이 패터닝되고, 마스크 층(129)의 패턴이 예를 들면, 하나 이상의 에칭 프로세스를 통해 IMD 층(127)으로 전사되어 개구(131)를 형성한다. 도 5의 실시예에서, 각각의 개구(131)는 비아 개구(131V) 및 상기 비아 개구(131V) 위에 놓이는 트렌치 개구(131T)를 포함한다. 일 실시형태에서, 비아 개구(131V) 및 트렌치 개구(131T)를 형성하기 위해, 패터닝된 마스크 층(129)을 에칭 마스크로 사용하여, IMD 층(127)의 상부 표면으로부터 IMD 층(127) 안으로 에칭함으로써 트렌치 개구(131T)를 형성하기 위해, 제1 에칭 프로세스(예를 들면, 이방성 에칭 프로세스)가 수행된다. 제1 에칭 프로세스는 개구(131)의 깊이가 트렌치 개구(131T)의 목표 깊이에 도달하면 정지된다. 다음으로, 포토레지스트 층과 같은 제2 마스크 층(미도시)이 개구(131)를 채우도록 형성되고 마스크 층(129)의 상부 표면 위에 형성된다. 그 다음 제2 마스크 층이 패터닝되고, 여기서 제2 마스크 층의 패턴(개구)은 비아 개구(131V)의 위치에 대응한다. 다음으로, 패터닝된 제2 마스크 층을 에칭 마스크로 사용하여 제2 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)가 수행되어 비아 개구(131V)를 형성한다. 제2 에칭 프로세스는 ESL(125)에서(예를 들어, ESL(125)이 노출될 때) 정지될 수 있다. 아래에서 상세히 설명되는 바와 같이, 추가적인 에칭 단계가 에칭 정지층 스택(118)을 관통하여 비아 개구(131V)를 연장시키고 금속 캡층(116)을 노출시키기 위해 수행된다. 위에서 설명된 방법 이외에, 비아 개구(131V) 및 트렌치 개구(131T)를 형성하기 위한 다른 방법들도 가능하며, 이들은 본 개시의 범위 내에 완전히 포함되도록 의도된다.
본 개시의 일부 실시형태에 따르면, IMD 층(127)의 에칭은 불소 및 탄소를 포함하는 프로세스 가스를 사용하여 수행되며, 여기서 불소는 에칭에 사용되고, 탄소는 결과적인 비아 개구(131V) 및 트렌치 개구(131T)의 측벽을 보호할 수 있는 플라즈마를 생성하는 데 사용된다. 적절한 불소 및 탄소 비율로, 비아 개구(131V) 및 트렌치 개구(131T)는 바람직한 프로파일(예를 들어, 측벽 프로파일)을 가질 수 있다. 예를 들어, 에칭을 위한 프로세스 가스는 C4F8 및/또는 CF4와 같은 불소 및 탄소 함유 가스 및 N2와 같은 캐리어 가스를 포함한다.
예시된 실시형태에서, IMD 층(127)의 에칭은 ESL(125)에서 정지된다. 다음으로, ESL(125)(예를 들어, AlOx)이 예를 들어 건식 에칭 프로세스에 이어 습식 에칭 프로세스를 통해 에칭된다. 일부 실시형태에서, 건식 에칭 프로세스는 BCl3 및 Cl2의 혼합물과 같은 에칭 가스를 사용하여 수행된다. 습식 에칭은 예를 들면 인산을 사용하여 수행될 수 있다. 다음으로, ESL(123)(예를 들어, ODC)이 예를 들어 CF4와 같은 불소 및 탄소 함유 가스 및 아르곤과 같은 다른 가스(들)를 포함하는 에칭 가스를 사용하여 에칭된다. 다음으로, ESL(121)(예를 들어, AlOx)이 에칭된다. 예시된 실시형태에서, ESL(121)과 ESL(125)은 동일한 재료(예를 들어, AlOx)로 형성되고, 따라서 ESL(125)을 에칭하기 위한 동일한 에칭 프로세스(들)를 다시 수행하여 ESL(121)을 에칭할 수 있다. 다음으로, ESL(119)(예를 들어, AlN)은 예를 들어, BCl3, Cl2 및 아르곤의 혼합물을 사용하여 에칭 스루된다(etched-through). ESL(119)은 예를 들어, 인산을 사용하는 습식 에칭 프로세스에 의해 에칭될 수도 있다. ESL(119)의 에칭 후에, 금속 캡층(116)이 노출된다.
비정질 ESL(119)(예를 들어, AlN)의 형성은 전술한 IMD 층(127) 및 에칭 정지층 스택(118)의 에칭을 개선하는 이점을 갖는다. 그레인 및 그레인 바운더리가 없는 ESL(119)의 비정질 구조는 도전성 라인(112)의 구리 원자가 에칭 정지 층 스택(118) 및 IMD 층(127)으로 상향 확산되는 것을 효과적으로 차단할 수 있다. 달리, ESL(119)이 다결정질 구조를 갖는 경우, 구리는 그레인 바운더리를 따라 에칭 정지층 스택(118) 및 위에 놓인 IMD 층(127)으로 확산될 수 있다. 확산된 구리는 ESL(119/121/123/125) 및 IMD 층(127)의 에칭에서 에칭 속도를 감소시킬 수 있다. 감소된 에칭 속도는 비아 개구(131V)를 형성하기 위한 에칭을 에칭 정지층 스택(118) 내부 또는 심지어 IMD 층(127) 내부에서 조기에 정지되게 할 수 있으며, 이 효과는 에칭 정지층 스택(118) 및 IMD 층(127)의 언더-에칭(under-etching)으로 지칭된다. 언더-에칭의 결과, 비아 개구(131V)에 이후에 형성된 비아는 도전성 라인(112)에 전기적으로 연결될 수 없어 회로 불량을 야기한다. 본원에 개시된 비정질화(amorphization) 프로세스는 ESL(119)이 구리 확산을 방지하기 위해 비정질 구조를 가지도록 보장하고, 따라서 언더-에칭 문제를 방지한다. 결과적으로 디바이스 신뢰성과 생산 수율이 향상된다.
다음으로, 도 6에서, 도전성 피처(132)가 개구(131)에 형성된다. 도시된 실시예에서 각각의 도전성 피처(132)는 비아(138) 및 도전성 라인(136)을 포함한다. 각각의 비아(138)는 위에 놓인 도전성 라인(136)을 아래에 놓인 도전성 라인(112)에 전기적으로 결합한다.
일부 실시형태에서, 도전성 피처(132)를 형성하기 위해, 배리어층(133)이 개구(131)의 측벽 및 바닥 안에 막을 라이닝(line)하도록 (예를 들어, 컨포멀하게(conformally)) 형성된다. 배리어층(133)은 또한 마스크 층(129)의 상부 표면 위에 형성될 수 있다(도 5 참조). 다음으로, 도전성 재료(135)가 배리어층(133) 위에 형성되어 개구(131)를 채운다. 배리어층(133) 및 도전성 재료(135)는 각각 배리어층(113) 및 도전성 재료(115)와 동일하거나 유사할 수 있으며, 동일하거나 유사한 형성 방법(들)을 사용하여 형성되므로 세부 사항은 반복되지 않는다.
배리어층(133) 및 도전성 재료(135)를 형성한 후, IMD 층(127)의 상부 표면에서 배리어층(133) 및 도전성 재료(135)의 과잉 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 도시된 실시형태에서 마스크 층(129)을 제거한다. 평탄화 프로세스 후에, 비아 개구(131V) 내의 배리어층(133) 및 도전성 재료(135)의 남아있는 부분은 비아(138)를 형성하고, 트렌치 개구(131T) 내의 배리어층(133) 및 도전성 재료(135)의 남아있는 부분은 도전성 라인(136)을 형성한다.
다음으로, 도 7에서, 금속 캡층(146)이 도전성 피처(132)의 상부 표면 위에 형성(예를 들어, 선택적으로 형성)된다. 다음으로, 유전체 캡층(137)이 IMD 층(127)의 상부 표면 위에 형성되고, 이후 ESL(139, 141, 143, 145)을 포함하는 에칭 정지층 스택(148)이 금속 캡층(146) 및 유전체 캡층(137) 상에 형성된다. 금속 캡층(146) 및 유전체 캡층(137)은 금속 캡층(116) 및 유전체 캡층(117)과 각각 동일하거나 유사한 재료로 형성되고, 동일하거나 유사한 형성 방법을 사용하여 형성될 수 있으므로 세부 사항은 반복되지 않는다. 또한, ESL(139, 141, 143, 145)은 각각 ESL(119, 121, 123, 125)과 동일하거나 유사한 형성 방법을 사용하여 동일하거나 유사한 재료로 형성될 수 있으므로 세부 사항은 반복되지 않는다.
반도체 디바이스(100)의 제조를 완료하기 위해 추가 처리가 수행될 수 있다. 예를 들어, 추가 IMD 층 및 추가 도전성 피처(예를 들어, 비아, 도전성 라인)가 기능 회로를 형성하기 위해 집적회로 디바이스(103)를 전기적으로 연결하는, 인터커넥트 구조체를 형성하기 위해 에칭 정지층 스택(148) 위에 형성될 수 있다. 또한, 언더 범프 금속화(Under Bump Metallization, UBM) 구조체가 인터커넥트 구조체 위에 형성될 수 있고, 외부 커넥터(예를 들어, 구리 필라 및/또는 솔더 볼)가 상기 UBM 구조체 위에 형성되어 반도체의 디바이스(100)의 기능 회로에 전기적 연결을 제공할 수 있다. 자세한 내용은 여기서 설명되지 않는다.
도 8 내지 10은 다른 실시형태에 따른 다양한 제조 단계에서의 반도체 디바이스(100A)의 단면도를 도시한다. 반도체 디바이스(100A)는 반도체 디바이스(100)와 유사하지만, 유전체 캡층(117)이 상이한 비정질화 프로세스에 의해 형성된다. 특히, 도 8에서, IMD 층(111)의 상부 부분(예를 들어, 기판(101)으로부터 원위에 있는 부분)을 유전체 캡층(117)으로 변환하기 위해 이온 주입 프로세스(120)가 수행된다.
본 개시의 일부 실시형태에 따르면, 이온 주입 프로세스는 NH3 또는 N2O와 같은 질소-함유 프로세스 가스를 사용하여 수행된다. 일부 실시형태에서, 프로세스 가스는 플라즈마로 점화되고, 프로세스 가스의 이온(예를 들어, 질소 이온)이 IMD 층(111)의 상부 부분을 질소-함유 유전체 캡층(117)으로 변환하기 위해 IMD 층(111)의 상부 부분에 주입된다. 일부 실시형태에서, 유전체 캡층(117)은 SiNx, SiONx 또는 SiCNx와 같은 질화물(nitride)-함유 유전체 재료이며, 여기서 x는 1 또는 2일 수 있다. 유전체 캡층(117)의 두께는 약 5 옹스트롬과 약 50 옹스트롬 사이, 또는 약 10 옹스트롬과 약 50 옹스트롬 사이이다. 유전체 캡층(117)의 밀도는 약 1.5 g/cm3 및 약 3.2 g/cm3 사이일 수 있다. 유전체 캡층(117)은 약 2 at% 및 약 10 at% 사이 범위의 질소 원자 백분율을 가질 수 있다.
도 8의 실시예에서, 유전체 캡층(117)의 하부 표면(117L)은 도전성 라인(112)의 도전성 재료(115)의 상부 표면(115U)보다 기판(101)에 더 가깝다. 유전체 캡층(117)의 상부 표면(117U)은 도전성 재료(115)의 상부 표면(115U)과 수평이다. IMD 층(111)의 상부 표면(111U)은 도전성 재료(115)의 상부 표면(115U) 아래로 들어가 있다.
다음으로, 도 9에서, ESL(119, 121, 123, 125)을 포함하는 에칭 정지층 스택(118)이 금속 캡층(116) 및 유전체 캡층(117) 위에 형성된다. 에칭 정지층 스택(118)의 형성은 도 2의 에칭 정지층 스택(118)의 것과 동일하거나 유사하므로, 세부 사항은 반복되지 않는다. ESL(119)의 상부 표면은 도 9의 실선(119U)에 의해 도시된 바와 같이 평평할 수 있거나, 예를 들면 금속 캡층(116)의 상부 표면 및 유전체 캡층(117)의 상부 표면 사이의 수직 오프셋(vertical offset)으로 인해 금속 캡층(116) 위에서 평평하지 않을 수(예를 들어, 만곡될 수) 있다. 예를 들어, 금속 캡층(116) 위의(예를 들어, 바로 위에) ESL(119)의 상부 표면 부분들이 파선(119U’)으로 도시된 바와 같이 만곡될 수 있다. 이후의 도면에서, ESL(119)의 상부 표면의 적어도 일부는 평평하지 않을 수(예를 들어, 만곡될 수) 있다는 이해하에 ESL(119)의 상부 표면은 평평한 표면으로 도시된다.
다음으로, 도 10의 반도체 디바이스(100A)를 형성하기 위해 도 4 내지 7에서 위에서 설명된 것과 동일하거나 유사한 처리 단계가 수행된다. 간결성을 위해, 세부 사항은 반복되지 않는다.
도 11은 다른 실시형태에 따른 반도체 디바이스(100B)의 단면도를 도시한다. 반도체 디바이스(100B)는 도 7의 반도체 디바이스(100)와 유사하지만, 도 11의 에칭 정지층 스택(118, 148)은 도 7에서와 같은 4 개의 에칭 정지층 대신에 3 개의 에칭 정지층을 포함한다. 특히, 에칭 정지층 스택(118)은 ESL(119)(예를 들어, AlN), ESL(123)(예를 들어, ODC), 및 ESL(125)(예를 들어, AlOx)을 포함한다. 유사하게, 에칭 정지층 스택(148)은 ESL(139)(예를 들어, AlN), ESL(143)(예를 들어, ODC) 및 ESL(145)(예를 들어, AlOx)을 포함한다.
도 12는 다른 실시형태에 따른 반도체 디바이스(100C)의 단면도를 도시한다. 반도체 디바이스(100C)는 도 10의 반도체 디바이스(100A)와 유사하지만, 도 12의 에칭 정지층 스택(118, 148)은 도 10에서와 같은 4 개의 에칭 정지층 대신 3 개의 에칭 정지층을 포함한다. 특히, 에칭 정지층 스택(118)은 ESL(119)(예를 들어, AlN), ESL(123)(예를 들어, ODC), 및 ESL(125)(예를 들어, AlOx)을 포함한다. 유사하게, 에칭 정지층 스택(148)은 ESL(139)(예를 들어, AlN), ESL(143)(예를 들어, ODC) 및 ESL(145)(예를 들어, AlOx)을 포함한다. 도 12의 유전체 캡층(117, 137)은 이온 주입에 의해 형성된다.
도 13은 또 다른 실시형태에 따른 반도체 디바이스(100D)의 단면도를 도시한다. 반도체 디바이스(100D)는 도 7의 반도체 디바이스(100)와 유사하지만, 적어도 하나의 비아(138)(예를 들어, 좌측의 비아(138))가 (예를 들어, 제조 프로세스에서의 마스크 정렬 부정확성 때문에) 아래에 놓인 도전성 라인(112)과 오정렬되도록 형성되어, 비아(138)의 바닥 표면의 일 부분이 도전성 라인(112)의 횡측 범위(lateral extents)를 넘어(예를 들어, 측벽을 넘어) 연장되어 유전체 캡층(117)과 접촉(예를 들어, 물리적으로 접촉)한다. 일부 실시형태에서, 유전체 캡층(117)에 의해 제공되는 전기적 절연으로 인해, 오정렬된 비아(138)와 도전성 라인(112) 사이의 누설전류가 감소되거나 방지된다.
본 개시의 실시형태는 몇몇 유리한 특징을 달성한다. 예를 들어, 유전체 캡층(117)은 인접한 도전성 라인들(112) 사이의 누설전류 경로를 감소시켜 디바이스 성능을 개선하고 전력 소비를 감소시킨다. 또한, 디바이스의 시간-의존 유전체 파손(TDDB) 성능도 향상된다. 에칭 정지층 스택(예를 들어, 118, 148)의 필름 스킴은 추가 이점을 제공한다. 예를 들어, 비정질 에칭 정지층(119)을 형성함으로써, 구리 원자가 통과하여 이동하는(migrate-through) 에칭 정지층(119)에 그레인 바운더리가 존재하지 않으므로, 구리 원자가 위에 놓인 에칭 정지층 및 유전체층(예를 들어, 127)으로 확산되는 것이 차단된다. 구리 원자는 유전체층과 에칭 정지층의 언더-에칭을 유발할 수 있기 때문에 구리 확산을 차단하면 언더-에칭이 제거되고, 따라서 디바이스 신뢰성과 제조 수율이 향상된다.
도 14는 일부 실시형태에 따른 반도체 구조체를 제조하는 방법의 흐름도를 도시한다. 도 14에 도시된 구현 방법은 많은 가능한 구현 방법의 일 예일 뿐이라는 것을 이해해야 한다. 이 분야의 통상의 기술자는 여러 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 14에 도시된 바와 같은 다양한 단계가 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 14를 참조하면, 블록(1010)에서, 제1 도전성 피처가 기판 위에 배치된 제1 유전체층에 형성된다. 블록(1020)에서, 금속 캡층이 기판으로부터 원위에 있는 제1 도전성 피처의 상부 표면 위에 형성된다. 블록(1030)에서, 유전체 캡층이 제1 유전체층의 상부 표면 위에 그리고 금속 캡층에 횡측으로 인접하여 선택적으로 형성되고, 여기서 금속 캡층은 유전체 캡층에 의해 노출된다. 블록(1040)에서, 에칭 정지층 스택이 금속 캡층 및 유전체 캡층 위에 형성되고, 여기서 에칭 정지층 스택은 복수의 에칭 정지층을 포함한다.
본 개시의 일 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은, 기판 위에 배치된 제1 유전체층에 제1 도전성 피처를 형성하는 단계; 상기 기판으로부터 원위에 있는(distal) 상기 제1 도전성 피처의 상부 표면 위에 금속 캡층을 형성하는 단계; 상기 제1 유전체층의 상부 표면 위에 그리고 상기 금속 캡층에 횡측으로 인접하여 유전체 캡층을 선택적으로 형성하는 단계 - 상기 금속 캡층은 상기 유전체 캡층에 의해 노출됨 -; 및 상기 금속 캡층 및 상기 유전체 캡층 위에 복수의 에칭 정지층을 포함하는 에칭 정지층 스택을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 방법은 상기 에칭 정지층 스택 위에 제2 유전체층을 형성하는 단계; 및 상기 제2 유전체층에 제2 도전성 피처를 형성하는 단계 - 상기 제2 도전성 피처는 상기 에칭 정지층 스택을 관통하여 연장되고 상기 금속 캡층에 전기적으로 결합됨 - 를 더 포함한다. 일 실시형태에서, 상기 금속 캡층을 형성하는 단계는, 상기 제1 도전성 피처의 상기 상부 표면 위에 전기도전성 재료를 선택적으로 형성하는 단계를 포함한다. 일 실시형태에서, 상기 유전체 캡층은 질화물-함유 유전체 재료로 형성된다. 일 실시형태에서, 상기 질화물-함유 유전체 재료는 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride) 또는 실리콘 탄질화물(silicon carbonitride)이다. 일 실시형태에서, 상기 유전체 캡층의 두께는 약 10 옹스트롬과 약 50 옹스트롬 사이에 있다. 일 실시형태에서, 상기 유전체 캡층을 선택적으로 형성하는 단계는, 플라즈마-강화 화학적 증착(PECVD) 프로세스를 사용하여 상기 제1 유전체층의 상기 상부 표면 위에 상기 질화물-함유 유전체 재료를 선택적으로 성막하는 단계를 포함한다. 일 실시형태에서, 상기 PECVD 프로세스는 N2, NH3, NO 또는 N2O를 포함하는 전구체를 사용하여 수행된다. 일 실시형태에서, 상기 유전체 캡층을 선택적으로 형성하는 단계는, 이온 주입 프로세스를 수행하여 상기 제1 유전체층의 상부층을 상기 유전체 캡층으로 변환하는 단계를 포함한다. 일 실시형태에서, 상기 이온 주입 프로세스는 NH3 또는 N2O를 포함하는 가스 소스를 사용하여 수행된다. 일 실시형태에서, 상기 에칭 정지층 스택을 형성하는 단계는, 상기 금속 캡층 및 상기 유전체 캡층 위에 알루미늄 질화물(aluminum nitride) 층을 형성하는 단계; 상기 알루미늄 질화물 층 위에 산소-도핑된 실리콘 탄화물(oxygen-doped silicon carbide) 층을 형성하는 단계; 및 상기 산소-도핑된 실리콘 탄화물 층 위에 알루미늄 산화물(oxygen-doped aluminum oxide) 층을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 에칭 정지층 스택을 형성하는 단계는, 상기 알루미늄 질화물 층과 상기 산소-도핑된 실리콘 탄화물 층 사이에 또 하나의 알루미늄 산화물 층을 형성하는 단계를 더 포함한다.
본 개시의 일 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은, 기판 위에 배치된 제1 유전체층에 제1 도전성 피처를 형성하는 단계 - 상기 기판으로부터 원위에 있는 상기 제1 도전성 피처의 제1 표면은 상기 제1 유전체층의 제1 표면과 수평임 -; 상기 제1 도전성 피처의 상기 제1 표면 상에 금속 캡층을 선택적으로 형성하는 단계; 상기 제1 유전체층의 상기 제1 표면 상에 유전체 캡층을 선택적으로 형성하는 단계 - 상기 유전체 캡층은 상기 금속 캡층에 횡측으로 인접하며, 상기 유전체 캡층은 질화물-함유 유전체 재료로 형성됨 -; 상기 금속 캡층 및 상기 유전체 캡층 상에 연속적으로 복수의 에칭 정지층을 형성하는 단계; 상기 복수의 에칭 정지층 상에 제2 유전체층을 형성하는 단계; 및 상기 제2 유전체층에 제2 도전성 피처를 형성하는 단계 - 상기 제2 도전성 피처는 상기 복수의 에칭 정지층을 관통하여 연장되고 상기 제1 도전성 피처의 각각에 전기적으로 결합됨 - 를 포함한다. 일 실시형태에서, 상기 유전체 캡층을 선택적으로 형성하는 단계는, 상기 기판으로부터 원위에 있는 금속 캡층의 상부 표면을 질화물-함유 유전체 재료가 없는 상태로 유지하면서, 상기 제1 유전체층의 상기 제1 표면 상에 상기 질화물-함유 유전체 재료를 성막하는 단계를 포함하고, 상기 질화물-함유 유전체 재료는 상기 제1 도전성 피처 중 인접한 것들 사이에서 연속적으로 연장된다. 일 실시형태에서, 상기 유전체 캡층을 선택적으로 형성하는 단계는, 이온 주입 프로세스에 의해 상기 제1 유전체층의 상기 제1 표면에 대해 근위에 있는(proximate) 상기 제1 유전체층의 상부 부분을 상기 유전체 캡층으로 변환하는 단계를 포함한다. 일 실시형태에서, 상기 복수의 에칭 정지층을 형성하는 단계는, 상기 금속 캡층 및 상기 유전체 캡층 위에 알루미늄 질화물(aluminum nitride)를 포함하는 제1 에칭 정지층을 형성하는 단계; 상기 제1 에칭 정지층 위에 산소-도핑된 실리콘 탄화물(oxygen-doped silicon carbide)를 포함하는 제2 에칭 정지층을 형성하는 단계; 및 상기 제2 에칭 정지층 위에 알루미늄 산화물(aluminum oxide)를 포함하는 제3 에칭 정지층을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제2 도전성 피처를 형성하는 단계는, 상기 제2 유전체층에 도전성 라인을 형성하는 단계; 및 상기 도전성 라인 아래에 비아를 형성하는 단계 - 상기 비아의 상부 부분은 상기 제2 유전체층에 있고, 상기 비아의 하부 부분은 상기 복수의 에칭 정지층을 관통하여 연장되고 상기 제1 도전성 피처에 전기적으로 결합됨 - 를 포함한다.
본 개시의 일 실시형태에 따르면, 반도체 디바이스는, 기판; 상기 기판 위의 제1 유전체층; 상기 제1 유전체층 내의 제1 도전성 피처; 상기 제1 도전성 피처 상의 금속 캡층; 상기 기판으로부터 원위에 있는 상기 제1 유전체층의 상부 표면 상의 유전체 캡층 - 상기 유전체 캡층은 상기 금속 캡층에 횡측으로 인접해 있고, 상기 유전체 캡층은 질화물-함유 유전체 재료를 포함하고, 상기 기판으로부터 원위에 있는 상기 금속 캡층의 상부 표면에는 상기 유전체 캡층이 없음 -; 상기 금속 캡층 및 상기 유전체 캡층 상의 복수의 에칭 정지층을 포함하는 에칭 정지층 스택; 상기 에칭 정지층 스택 상의 제2 유전체층; 및 상기 제2 유전체층 내의 제2 도전성 피처 - 상기 제2 도전성 피처는 상기 에칭 정지층 스택을 관통하여 연장되고 상기 제1 도전성 피처에 전기적으로 결합됨 - 를 포함한다. 일 실시형태에서, 상기 에칭 정지층 스택은, 상기 금속 캡층 및 상기 유전체 캡층 위의 알루미늄 질화물(aluminum nitride)를 포함하는 제1 에칭 정지층; 상기 제1 에칭 정지층 위의 산소-도핑된 실리콘 탄화물(oxygen-doped silicon carbide)를 포함하는 제2 에칭 정지층; 및 상기 제2 에칭 정지층 위의 알루미늄 산화물(aluminum oxide)를 포함하는 제3 에칭 정지층을 포함한다. 일 실시형태에서, 상기 제2 도전성 피처는, 상기 제2 유전체층 내의 금속 라인 - 상기 기판에 대향하는(facing) 상기 금속 라인의 하부 표면은 상기 에칭 정지층 스택으로부터 이격됨 -; 및 상기 금속라인의 아래에 놓이고 상기 금속 라인에 연결된 비아 - 상기 비아는 에칭 정지층 스택을 관통하여 연장되고 상기 금속 캡층과 접촉함 - 를 포함한다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스를 형성하는 방법으로서,
기판 위에 배치된 제1 유전체층 내에 제1 도전성 피처를 형성하는 단계;
상기 기판으로부터 원위에 있는(distal) 상기 제1 도전성 피처의 상부 표면 위에 금속 캡층을 형성하는 단계;
상기 제1 유전체층의 상부 표면 위에 그리고 상기 금속 캡층에 횡측으로 인접하여 유전체 캡층을 선택적으로 형성하는 단계 - 상기 금속 캡층은 상기 유전체 캡층에 의해 노출됨 -; 및
상기 금속 캡층과 상기 유전체 캡층 위에 에칭 정지층 스택을 형성하는 단계
를 포함하며,
상기 에칭 정지층 스택은 복수의 에칭 정지층을 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 2. 실시예 1에 있어서,
상기 에칭 정지층 스택 위에 제2 유전체층을 형성하는 단계; 및
상기 제2 유전체층 내에 제2 도전성 피처를 형성하는 단계
를 더 포함하며,
상기 제2 도전성 피처는 상기 에칭 정지층 스택을 관통하여 연장되고, 상기 금속 캡층에 전기적으로 결합된 것인, 반도체 디바이스를 형성하는 방법.
실시예 3. 실시예 1에 있어서,
상기 금속 캡층을 형성하는 단계는,
상기 제1 도전성 피처의 상부 표면 위에 전기도전성 재료를 선택적으로 형성하는 단계
를 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 4. 실시예 1에 있어서,
상기 유전체 캡층은 질화물-함유 유전체 재료로 형성된 것인, 반도체 디바이스를 형성하는 방법.
실시예 5. 실시예 4에 있어서,
상기 질화물-함유 유전체 재료는 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄질화물인 것인, 반도체 디바이스를 형성하는 방법.
실시예 6. 실시예 4에 있어서,
상기 유전체 캡층의 두께는 약 10 옹스트롬과 약 50 옹스트롬 사이에 있는 것인, 반도체 디바이스를 형성하는 방법.
실시예 7. 실시예 4에 있어서,
상기 유전체 캡층을 선택적으로 형성하는 단계는,
플라즈마-강화 화학적 증착(PECVD) 프로세스를 사용하여 상기 제1 유전체층의 상부 표면 위에 상기 질화물-함유 유전체 재료를 선택적으로 성막하는 단계
를 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 8. 실시예 7에 있어서,
상기 PECVD 프로세스는 N2, NH3, NO 또는 N2O를 포함하는 전구체를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 9. 실시예 4에 있어서,
상기 유전체 캡층을 선택적으로 형성하는 단계는,
이온 주입 프로세스를 수행하여 상기 제1 유전체층의 상부층을 상기 유전체 캡층으로 변환시키는 단계
를 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 10. 실시예 9에 있어서,
상기 이온 주입 프로세스는 NH3 또는 N2O를 포함하는 가스 소스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하는 방법.
실시예 11. 실시예 4에 있어서,
상기 에칭 정지층 스택을 형성하는 단계는,
상기 금속 캡층 및 상기 유전체 캡층 위에 알루미늄 질화물 층을 형성하는 단계;
상기 알루미늄 질화물 층 위에 산소-도핑된 실리콘 탄화물 층을 형성하는 단계; 및
상기 산소-도핑된 실리콘 탄화물 층 위에 알루미늄 산화물 층을 형성하는 단계
를 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 12. 실시예 11에 있어서,
상기 에칭 정지층 스택을 형성하는 단계는,
상기 알루미늄 질화물 층과 상기 산소-도핑된 실리콘 탄화물 층 사이에 또 다른 알루미늄 산화물 층을 형성하는 단계
를 더 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 13. 반도체 디바이스를 형성하는 방법으로서,
기판 위에 배치된 제1 유전체층 내에 제1 도전성 피처를 형성하는 단계 - 상기 기판으로부터 원위에 있는 상기 제1 도전성 피처의 제1 표면은 상기 제1 유전체층의 제1 표면과 동일한 높이에 있음 -;
상기 제1 도전성 피처의 제1 표면 상에 금속 캡층을 선택적으로 형성하는 단계;
상기 제1 유전체층의 제1 표면 상에 유전체 캡층을 선택적으로 형성하는 단계 - 상기 유전체 캡층은 상기 금속 캡층에 횡측으로 인접하며, 상기 유전체 캡층은 질화물-함유 유전체 재료로 형성됨 -;
상기 금속 캡층 상에 그리고 상기 유전체 캡층 상에 연속적으로 복수의 에칭 정지층을 형성하는 단계;
상기 복수의 에칭 정지층 상에 제2 유전체층을 형성하는 단계; 및
상기 제2 유전체층 내에 제2 도전성 피처를 형성하는 단계
를 포함하며,
상기 제2 도전성 피처는 상기 복수의 에칭 정지층을 관통하여 연장되고, 상기 제1 도전성 피처 각각에 전기적으로 결합된 것인, 반도체 디바이스를 형성하는 방법.
실시예 14. 실시예 13에 있어서,
상기 유전체 캡층을 선택적으로 형성하는 단계는,
상기 기판으로부터 원위에 있는 금속 캡층의 상부 표면을 질화물-함유 유전체 재료가 없는 상태로 유지하면서, 상기 제1 유전체층의 제1 표면 상에 상기 질화물-함유 유전체 재료를 성막하는 단계
를 포함하고,
상기 질화물-함유 유전체 재료는 상기 제1 도전성 피처 중 인접한 제1 도전성 피처들 사이에서 연속적으로 연장된 것인, 반도체 디바이스를 형성하는 방법.
실시예 15. 실시예 13에 있어서,
상기 유전체 캡층을 선택적으로 형성하는 단계는,
이온 주입 프로세스에 의해 상기 제1 유전체층의 제1 표면에 대해 근위에 있는(proximate) 상기 제1 유전체층의 상부 부분을 상기 유전체 캡층으로 변환시키는 단계
를 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 16. 실시예 13에 있어서,
상기 복수의 에칭 정지층을 형성하는 단계는,
상기 금속 캡층 및 상기 유전체 캡층 위에 알루미늄 질화물을 포함하는 제1 에칭 정지층을 형성하는 단계;
상기 제1 에칭 정지층 위에 산소-도핑된 실리콘 탄화물을 포함하는 제2 에칭 정지층을 형성하는 단계; 및
상기 제2 에칭 정지층 위에 알루미늄 산화물을 포함하는 제3 에칭 정지층을 형성하는 단계
를 포함한 것인, 반도체 디바이스를 형성하는 방법.
실시예 17. 실시예 13에 있어서,
상기 제2 도전성 피처를 형성하는 단계는,
상기 제2 유전체층 내에 도전성 라인을 형성하는 단계; 및
상기 도전성 라인 아래에 비아를 형성하는 단계
를 포함하며,
상기 비아의 상부 부분은 상기 제2 유전체층 내에 있고,
상기 비아의 하부 부분은 상기 복수의 에칭 정지층을 관통하여 연장되고, 상기 제1 도전성 피처에 전기적으로 결합된 것인, 반도체 디바이스를 형성하는 방법.
실시예 18. 반도체 디바이스로서,
기판;
상기 기판 위의 제1 유전체층;
상기 제1 유전체층 내의 제1 도전성 피처;
상기 제1 도전성 피처 상의 금속 캡층;
상기 기판으로부터 원위에 있는 상기 제1 유전체층의 상부 표면 상의 유전체 캡층 - 상기 유전체 캡층은 상기 금속 캡층에 횡측으로 인접해 있고, 상기 유전체 캡층은 질화물-함유 유전체 재료를 포함하고, 상기 기판으로부터 원위에 있는 상기 금속 캡층의 상부 표면에는 상기 유전체 캡층이 없음 -;
상기 금속 캡층 및 상기 유전체 캡층 상의 에칭 정지층 스택 - 상기 에칭 정지층 스택은 복수의 에칭 정지층을 포함함 -;
상기 에칭 정지층 스택 상의 제2 유전체층; 및
상기 제2 유전체층 내의 제2 도전성 피처
를 포함하며,
상기 제2 도전성 피처는 상기 에칭 정지층 스택을 관통하여 연장되고, 상기 제1 도전성 피처에 전기적으로 결합된 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서,
상기 에칭 정지층 스택은,
상기 금속 캡층 및 상기 유전체 캡층 위의 알루미늄 질화물을 포함하는 제1 에칭 정지층;
상기 제1 에칭 정지층 위의 산소-도핑된 실리콘 탄화물을 포함하는 제2 에칭 정지층; 및
상기 제2 에칭 정지층 위의 알루미늄 산화물을 포함하는 제3 에칭 정지층
을 포함한 것인, 반도체 디바이스.
실시예 20. 실시예 18에 있어서,
상기 제2 도전성 피처는,
상기 제2 유전체층 내의 금속 라인 - 상기 기판에 대향해 있는 상기 금속 라인의 하부 표면은 상기 에칭 정지층 스택으로부터 이격되어 있음 -; 및
상기 금속 라인 아래에 놓이고 상기 금속 라인에 연결된 비아 - 상기 비아는 상기 에칭 정지층 스택을 관통하여 연장되고, 상기 금속 캡층과 접촉해 있음 -
를 포함한 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 배치된 제1 유전체층 내에 제1 도전성 피처를 형성하는 단계;
    상기 기판으로부터 원위에 있는(distal) 상기 제1 도전성 피처의 상부 표면 위에 금속 캡층을 형성하는 단계;
    상기 제1 유전체층의 상부 표면 위에 그리고 상기 금속 캡층에 횡측으로 인접하여 유전체 캡층을 선택적으로 형성하는 단계 - 상기 금속 캡층은 상기 유전체 캡층에 의해 노출됨 -; 및
    상기 금속 캡층과 상기 유전체 캡층 위에 에칭 정지층 스택을 형성하는 단계
    를 포함하며,
    상기 에칭 정지층 스택은 복수의 에칭 정지층을 포함한 것인, 반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 에칭 정지층 스택 위에 제2 유전체층을 형성하는 단계; 및
    상기 제2 유전체층 내에 제2 도전성 피처를 형성하는 단계
    를 더 포함하며,
    상기 제2 도전성 피처는 상기 에칭 정지층 스택을 관통하여 연장되고, 상기 금속 캡층에 전기적으로 결합된 것인, 반도체 디바이스를 형성하는 방법.
  3. 제1 항에 있어서,
    상기 금속 캡층을 형성하는 단계는,
    상기 제1 도전성 피처의 상부 표면 위에 전기도전성 재료를 선택적으로 형성하는 단계
    를 포함한 것인, 반도체 디바이스를 형성하는 방법.
  4. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 배치된 제1 유전체층 내에 제1 도전성 피처를 형성하는 단계 - 상기 기판으로부터 원위에 있는 상기 제1 도전성 피처의 제1 표면은 상기 제1 유전체층의 제1 표면과 동일한 높이에 있음 -;
    상기 제1 도전성 피처의 제1 표면 상에 금속 캡층을 선택적으로 형성하는 단계;
    상기 제1 유전체층의 제1 표면 상에 유전체 캡층을 선택적으로 형성하는 단계 - 상기 유전체 캡층은 상기 금속 캡층에 횡측으로 인접하며, 상기 유전체 캡층은 질화물-함유 유전체 재료로 형성됨 -;
    상기 금속 캡층 상에 그리고 상기 유전체 캡층 상에 연속적으로 복수의 에칭 정지층을 형성하는 단계;
    상기 복수의 에칭 정지층 상에 제2 유전체층을 형성하는 단계; 및
    상기 제2 유전체층 내에 제2 도전성 피처를 형성하는 단계
    를 포함하며,
    상기 제2 도전성 피처는 상기 복수의 에칭 정지층을 관통하여 연장되고, 상기 제1 도전성 피처 각각에 전기적으로 결합된 것인, 반도체 디바이스를 형성하는 방법.
  5. 제4 항에 있어서,
    상기 유전체 캡층을 선택적으로 형성하는 단계는,
    상기 기판으로부터 원위에 있는 금속 캡층의 상부 표면을 질화물-함유 유전체 재료가 없는 상태로 유지하면서, 상기 제1 유전체층의 제1 표면 상에 상기 질화물-함유 유전체 재료를 성막하는 단계
    를 포함하고,
    상기 질화물-함유 유전체 재료는 상기 제1 도전성 피처 중 인접한 제1 도전성 피처들 사이에서 연속적으로 연장된 것인, 반도체 디바이스를 형성하는 방법.
  6. 제4 항에 있어서,
    상기 유전체 캡층을 선택적으로 형성하는 단계는,
    이온 주입 프로세스에 의해 상기 제1 유전체층의 제1 표면에 대해 근위에 있는(proximate) 상기 제1 유전체층의 상부 부분을 상기 유전체 캡층으로 변환시키는 단계
    를 포함한 것인, 반도체 디바이스를 형성하는 방법.
  7. 제4 항에 있어서,
    상기 복수의 에칭 정지층을 형성하는 단계는,
    상기 금속 캡층 및 상기 유전체 캡층 위에 알루미늄 질화물을 포함하는 제1 에칭 정지층을 형성하는 단계;
    상기 제1 에칭 정지층 위에 산소-도핑된 실리콘 탄화물을 포함하는 제2 에칭 정지층을 형성하는 단계; 및
    상기 제2 에칭 정지층 위에 알루미늄 산화물을 포함하는 제3 에칭 정지층을 형성하는 단계
    를 포함한 것인, 반도체 디바이스를 형성하는 방법.
  8. 반도체 디바이스로서,
    기판;
    상기 기판 위의 제1 유전체층;
    상기 제1 유전체층 내의 제1 도전성 피처;
    상기 제1 도전성 피처 상의 금속 캡층;
    상기 기판으로부터 원위에 있는 상기 제1 유전체층의 상부 표면 상의 유전체 캡층 - 상기 유전체 캡층은 상기 금속 캡층에 횡측으로 인접해 있고, 상기 유전체 캡층은 질화물-함유 유전체 재료를 포함하고, 상기 기판으로부터 원위에 있는 상기 금속 캡층의 상부 표면에는 상기 유전체 캡층이 없음 -;
    상기 금속 캡층 및 상기 유전체 캡층 상의 에칭 정지층 스택 - 상기 에칭 정지층 스택은 복수의 에칭 정지층을 포함함 -;
    상기 에칭 정지층 스택 상의 제2 유전체층; 및
    상기 제2 유전체층 내의 제2 도전성 피처
    를 포함하며,
    상기 제2 도전성 피처는 상기 에칭 정지층 스택을 관통하여 연장되고, 상기 제1 도전성 피처에 전기적으로 결합된 것인, 반도체 디바이스.
  9. 제8 항에 있어서,
    상기 에칭 정지층 스택은,
    상기 금속 캡층 및 상기 유전체 캡층 위의 알루미늄 질화물을 포함하는 제1 에칭 정지층;
    상기 제1 에칭 정지층 위의 산소-도핑된 실리콘 탄화물을 포함하는 제2 에칭 정지층; 및
    상기 제2 에칭 정지층 위의 알루미늄 산화물을 포함하는 제3 에칭 정지층
    을 포함한 것인, 반도체 디바이스.
  10. 제8 항에 있어서,
    상기 제2 도전성 피처는,
    상기 제2 유전체층 내의 금속 라인 - 상기 기판에 대향해 있는 상기 금속 라인의 하부 표면은 상기 에칭 정지층 스택으로부터 이격되어 있음 -; 및
    상기 금속 라인 아래에 놓이고 상기 금속 라인에 연결된 비아 - 상기 비아는 상기 에칭 정지층 스택을 관통하여 연장되고, 상기 금속 캡층과 접촉해 있음 -
    를 포함한 것인, 반도체 디바이스.
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