KR20220025853A - 광학적 및 전기적 2차 경로 제거 - Google Patents
광학적 및 전기적 2차 경로 제거 Download PDFInfo
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Abstract
여기에서는 잡음 성능을 개선하고, 이에 따라 샘플 분석을 개선하기 위해, 통합 디바이스의 저장 빈들에 대한 2차 경로 광자들 및/또는 전하 캐리어들의 영향을 감소 또는 제거하는 기술들이 설명된다. 일부 실시예들은 적어도 일부의 광자들이 저장 빈들에 도달하는 것을 차단하도록 위치된 광학적 장벽을 포함하는 것과 같은 광학적 제거 기술들에 관한 것이다. 일부 실시예들은 적어도 일부의 전하 캐리어들이 적어도 하나의 2차 경로를 따라 저장 빈들에 도달하는 것을 차단하도록 구성된 전기적 장벽을 포함하는 것과 같은 전기적 제거 기술들에 관한 것이다. 일부 실시예들은 일부 전하 캐리어들(예를 들어, 형광 방출 전하 캐리어들) 및/또는 광자의 수신을 용이하게 하고, 다른 전하 캐리어들(예를 들어, 잡음 전하 캐리어들) 및/또는 광자들의 수신을 방해하기 위해, 적어도 하나의 저장 빈이 광 검출기에 대해 위치 및/또는 성형되는 통합 디바이스에 관한 것이다.
Description
관련 출원
본 출원은 35 U.S.C.§119(e) 하에서, 대리인 문서번호 R0708.70074US00으로 2019년 6월 28일에 출원되고 발명의 명칭이 "광학적 및 전기적 2차 경로 제거(OPTICAL AND ELECTRICAL SECONDARY PATH REJECTION)"인 미국 가출원 제62/868,829호의 우선권을 주장하며, 그것의 전체내용은 여기에 참조로 포함된다.
기술분야
본 개시내용은 샘플 분석을 위해 수만 개 이상의 샘플 웰에 짧은 광학 펄스들을 동시에 제공하고 샘플 웰들로부터 형광 신호들을 수신함으로써 샘플들의 대규모 병렬 분석을 수행할 수 있는 통합 디바이스들 및 관련 기기들에 관한 것이다. 기기들은 현장 진단 유전자 시퀀싱(point-of-care genetic sequencing) 및 개인 맞춤형 의료에 유용할 수 있다.
생물학적 또는 화학적 샘플들의 대규모 병렬 분석을 할 수 있는 기기들은 전형적으로 큰 크기, 휴대성 부족, 기기를 작동시키기 위한 숙련된 기술자의 요구, 전력 요구, 통제된 동작 환경의 필요성, 및 비용을 포함할 수 있는 여러 요인들로 인해 실험실 세팅들로 제한된다. 샘플이 이러한 장비를 사용하여 분석되어야 할 때, 일반적인 패러다임은 진단 현장(point of care) 또는 현장(field)에서 샘플을 추출하고, 샘플을 실험실로 보내고, 분석 결과를 기다리는 것이다. 결과를 기다리는 시간은 몇 시간 내지 며칠의 범위일 수 있다.
본 개시내용의 일부 양태들은 통합 디바이스로서, 1차 경로의 제1 부분을 따라 방출 광자들을 수신하도록 구성되는 광 검출 영역; 1차 경로의 제2 부분을 따라 광 검출 영역으로부터 전하 캐리어들을 수신하도록 전기적으로 결합되는 하나 이상의 저장 빈; 및 적어도 일부의 광자들 및/또는 적어도 일부의 전하 캐리어들이 적어도 하나의 2차 경로를 따라 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 적어도 하나의 장벽을 포함하는 통합 디바이스에 관한 것이다.
일부 실시예들에서, 적어도 하나의 장벽은 적어도 일부의 광자들이 적어도 하나의 2차 경로를 따라 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 광학적 장벽을 포함할 수 있다.
일부 실시예들에서, 광학적 장벽은 적어도 일부의 광자들의 소스와 하나 이상의 저장 빈 사이에서 적어도 하나의 2차 경로를 따라 위치되는 적어도 부분적으로 불투명한 컴포넌트를 포함할 수 있다.
일부 실시예들에서, 적어도 부분적으로 불투명한 컴포넌트는 컨택트 및/또는 비아를 포함한다.
일부 실시예들에서, 통합 디바이스는 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트를 더 포함할 수 있고, 적어도 부분적으로 불투명한 컴포넌트는 전송 게이트 주위에 위치되는 층을 포함할 수 있다.
일부 실시예들에서, 층은 실리사이드를 포함할 수 있다.
일부 실시예들에서, 층은 금속을 포함할 수 있다.
일부 실시예들에서, 통합 디바이스는 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트를 더 포함할 수 있고, 적어도 부분적으로 불투명한 컴포넌트는 전송 게이트의 금속 부분을 포함할 수 있다.
일부 실시예들에서, 적어도 부분적으로 불투명한 컴포넌트는 통합 디바이스의 금속 전송 게이트를 포함할 수 있고, 금속 전송 게이트는 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성될 수 있다.
일부 실시예들에서, 광학적 장벽은 1차 경로의 제1 부분을 따라 연장되는 광 도파관을 포함할 수 있다.
일부 실시예들에서, 적어도 하나의 장벽은 적어도 일부의 전하 캐리어들이 적어도 하나의 2차 경로를 따라 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 전기적 장벽을 포함할 수 있다.
일부 실시예들에서, 전기적 장벽은 하나 이상의 저장 빈의 위에, 그 아래에 및/또는 그에 인접하여 위치되는 도핑된 반도체 영역을 포함할 수 있다.
일부 실시예들에서, 하나 이상의 저장 빈은 전기적 장벽이 그 사이에 위치되는 벌크 반도체 재료의 영역을 포함하도록 광 검출 영역에 대해 위치될 수 있다.
본 개시내용의 일부 양태들은 통합 디바이스로서, 광 검출 영역; 광 검출 영역으로부터 제1 방향으로 이격된 하나 이상의 저장 빈; 및 적어도 일부의 광자들이 하나 이상의 전하 저장 빈에 도달하는 것을 차단하도록 구성되는 광학적 장벽을 포함하는 통합 디바이스에 관한 것이다.
일부 실시예들에서, 광학적 장벽은 적어도 부분적으로 불투명한 재료를 포함할 수 있다.
일부 실시예들에서, 적어도 부분적으로 불투명한 컴포넌트는 컨택트를 포함할 수 있다.
일부 실시예들에서, 통합 디바이스는 광 검출 영역으로부터 제1 방향에 수직인 제2 방향으로 이격된 금속 층을 더 포함할 수 있고, 컨택트는 금속 층으로부터 광 검출 영역을 향하여 연장될 수 있다.
일부 실시예들에서, 컨택트는 광 검출 영역으로부터 전기적으로 절연될 수 있다.
일부 실시예들에서, 컨택트는 제1 컨택트일 수 있고, 통합 디바이스는 금속 층과 광 검출 영역 사이에 제2 방향으로 배치되는 전송 게이트; 및 금속 층으로부터 전송 게이트까지 연장되는 제2 컨택트를 더 포함할 수 있고, 제2 컨택트는 전송 게이트에 전기적으로 결합될 수 있다.
일부 실시예들에서, 통합 디바이스는 금속 층으로부터 광 검출 영역을 향하여 연장되고 광 검출 영역으로부터 전기적으로 절연되는 제3 컨택트를 더 포함할 수 있고, 제1 컨택트 및 제3 컨택트는 광 검출 영역의 대향 측들에서 제1 방향으로 배치될 수 있다.
일부 실시예들에서, 통합 디바이스는 광 검출 영역 및 하나 이상의 저장 빈을 포함하는 제1 픽셀; 및 제2 광 검출 영역 및 하나 이상의 제2 저장 빈을 포함하는 제2 픽셀을 더 포함할 수 있고, 제1 및 제2 픽셀은 제1 및 제2 방향에 수직인 제3 방향으로 서로 이격될 수 있고, 제1 컨택트 및 제3 컨택트는 적어도 일부의 광자들이 제1 픽셀의 하나 이상의 저장 빈 및 제2 픽셀의 하나 이상의 제2 저장 빈에 도달하는 것을 차단하도록 구성될 수 있다.
일부 실시예들에서, 제1 컨택트 및 제3 컨택트는 제1 픽셀로부터 제2 픽셀까지 제3 방향으로 연장될 수 있다.
일부 실시예들에서, 하나 이상의 저장 빈은 하나 이상의 제1 전하 저장 빈일 수 있고, 통합 디바이스는 광 검출 영역으로부터 제1 방향으로 이격되고 하나 이상의 제1 전하 저장 빈으로부터 제1 및 제2 방향에 수직인 제3 방향으로 이격된 하나 이상의 제2 저장 빈을 더 포함할 수 있다.
일부 실시예들에서, 통합 디바이스는 광 검출 영역으로부터 하나 이상의 저장 빈으로의 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트; 및 제1 방향으로 연장되고, 전송 게이트로부터 제1 방향에 수직인 제2 방향으로 이격되는 금속 층을 더 포함할 수 있고, 컨택트는 전송 게이트로부터 금속 층까지 연장될 수 있다.
일부 실시예들에서, 적어도 부분적으로 불투명한 컴포넌트는 금속 층으로부터, 금속 층으로부터 제2 방향으로 이격된 제2 금속 층까지 연장되는 비아를 더 포함할 수 있다.
일부 실시예들에서, 컨택트는 광 검출 영역 주위에 원통형으로 위치될 수 있다.
일부 실시예들에서, 컨택트는 금속을 포함할 수 있다.
일부 실시예들에서, 통합 디바이스는 광 검출 영역으로부터 하나 이상의 저장 빈으로의 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트를 더 포함할 수 있고, 적어도 부분적으로 불투명한 컴포넌트는 전송 게이트 주위에 위치된 층을 포함할 수 있다.
일부 실시예들에서, 층은 반도체-금속 화합물을 포함할 수 있다.
일부 실시예들에서, 층은 유전체 필름을 포함할 수 있다.
일부 실시예들에서, 층은 금속을 포함할 수 있다.
일부 실시예들에서, 통합 디바이스는 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트를 더 포함할 수 있고, 적어도 부분적으로 불투명한 컴포넌트는 전송 게이트의 부분을 포함할 수 있다.
일부 실시예들에서, 전송 게이트의 부분은 금속을 포함할 수 있다.
일부 실시예들에서, 그 부분은 산화물 컴포넌트를 포함할 수 있다.
일부 실시예들에서, 통합 디바이스는 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 금속 전송 게이트를 더 포함할 수 있고, 적어도 부분적으로 불투명한 컴포넌트는 금속 전송 게이트를 포함할 수 있다.
일부 실시예들에서, 광학적 장벽은 광 검출 영역으로부터 제1 방향에 수직인 제2 방향으로 연장되는 광 도파관을 포함할 수 있다.
본 개시내용의 일부 양태들은 통합 디바이스로서, 광 검출 영역; 1차 경로를 통해 광 검출 영역에 결합되는 하나 이상의 저장 빈; 및 적어도 일부의 전하 캐리어들이 적어도 하나의 2차 경로를 따라 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 도핑된 반도체 영역을 포함하는 통합 디바이스에 관한 것이다.
일부 실시예들에서, 도핑된 반도체 영역은 하나 이상의 저장 빈의 위에, 그 아래에 및/또는 그에 인접하여 위치될 수 있다.
일부 실시예들에서, 통합 디바이스는 광 검출 영역 및 하나 이상의 저장 빈 주위에 위치된 벌크 반도체 영역을 더 포함할 수 있고, 도핑된 반도체 영역은 하나 이상의 저장 빈과 벌크 반도체 영역 사이에 위치될 수 있다.
일부 실시예들에서, 도핑된 반도체 영역은 광 검출 영역 및 하나 이상의 저장 빈과 반대되는 전도형을 포함할 수 있고, 적어도 일부의 전하 캐리어들이 하나 이상의 저장 빈에 도달하는 것을 방해하도록 구성될 수 있다.
일부 실시예들에서, 도핑된 반도체 영역은 광 검출 영역 및 하나 이상의 저장 빈과 동일한 전도형을 포함할 수 있고, 적어도 일부의 전하 캐리어들이 하나 이상의 저장 빈에 도달하는 것을 방해하도록 구성될 수 있다.
본 개시내용의 일부 양태들은 통합 디바이스로서, 광 검출 영역; 및 광 검출 영역으로부터 1차 경로를 따르는 제1 전하 캐리어들의 수신을 가능하게 하고 적어도 하나의 2차 경로를 따르는 제2 전하 캐리어들의 수신을 방해하도록 광 검출 영역에 대해 1차 경로를 따라 위치되고/거나 성형되는 하나 이상의 저장 빈을 포함하는 통합 디바이스에 관한 것이다.
본 개시내용의 일부 양태들은 통합 디바이스로서, 1차 광학적 경로를 따라 광자들을 수신하도록 구성되는 광 검출 영역; 및 광 검출 영역으로부터 1차 전기적 경로를 따라 측방향으로 전달되는 전하 캐리어들을 수신하도록 구성되는 제1 저장 빈을 포함하는 통합 디바이스에 관한 것이고, 저장 빈은 적어도 하나의 2차 경로를 따른 바람직하지 않은 전하 캐리어들의 저장 빈에 의한 수신을 감소시키도록 성형되고/거나 위치될 수 있다.
본 개시내용의 일부 양태들은 방법으로서, 광 펄스로 샘플을 여기시키는 단계; 1차 광학적 경로를 따라 광 검출 영역에서 샘플로부터의 방출들을 수신하는 단계; 광 검출 영역에 의해 1차 전기적 경로를 따라 저장 빈에 방출들을 나타내는 제1 전하 캐리어들을 제공하는 단계; 및 적어도 하나의 2차 경로를 통해 저장 빈에 의해 수신되는 광자들 및/또는 제2 전하 캐리어들의 수를 제한하는 단계를 포함하는 방법에 관한 것이다.
일부 실시예들에서, 제2 전하 캐리어들의 수를 제한하는 단계는 저장 빈에 인접하여 위치된 광학적 장벽에 의해, 적어도 하나의 2차 경로를 따라 입사하는 2차 경로 광자들이 저장 빈에 도달하는 것을 차단하는 단계를 포함할 수 있다.
일부 실시예들에서, 샘플들로부터의 방출들을 수신하는 단계는 제1 방향을 따라 방출들을 수신하는 단계를 포함할 수 있고, 제2 전하 캐리어들의 수를 제한하는 단계는 제1 방향에 수직인 제2 방향으로 저장 빈에 인접하여 위치되는 도핑된 반도체 영역에 의해, 제2 전하 캐리어들이 저장 빈에 도달하는 것을 차단하는 단계를 포함할 수 있다.
본 개시내용의 일부 양태들은 통합 디바이스로서, 1차 광학적 경로를 따라 샘플로부터 형광 방출 광자들을 수신하도록 구성되는 광 검출 영역; 1차 전기적 경로를 따라 광 검출 영역에 전기적으로 결합되는 하나 이상의 저장 빈; 및 적어도 하나의 장벽을 포함하는 통합 디바이스에 관한 것이고, 적어도 하나의 장벽은 적어도 일부의 광자들이 1차 광학적 경로와는 상이한 적어도 하나의 2차 광학적 경로를 따라 하나 이상의 저장 빈에 도달하는 것을 차단하고; 및/또는 적어도 일부의 광전자들이 1차 전기적 경로와는 상이한 적어도 하나의 2차 전기적 경로를 따라 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성된다.
본 개시내용의 일부 양태들은 샘플의 적어도 부분적 시퀀싱 및/또는 분석을 수행하는 방법으로서, 광 펄스로 샘플을 여기시키는 단계; 1차 광학적 경로를 따라 광 검출 영역에서 샘플로부터 방출들을 수신하는 단계; 광 검출 영역에 의해 1차 전기적 경로를 따라 저장 빈에 방출들을 나타내는 제1 전하 캐리어들을 제공하는 단계; 및 적어도 하나의 2차 경로를 통해 저장 빈에 의해 수신되는 광자들 및/또는 제2 전하 캐리어들의 수를 제한하는 단계를 포함하는 방법에 관한 것이다.
일부 실시예들에서, 적어도 부분적 시퀀싱 및/또는 분석은 DNA 시퀀싱, RNA 시퀀싱, 및/또는 단백질 시퀀싱 중 적어도 하나를 포함할 수 있다.
전술한 개요는 제한으로 의도되지 않는다. 더욱이, 본 개시내용의 다양한 양태들은 단독으로 또는 조합하여 구현될 수 있다.
본 개시내용의 다양한 양태들 및 실시예들은 이하의 도면들을 참조하여 설명될 것이다. 도면들이 반드시 축척에 맞게 그려진 것은 아님을 이해해야 한다. 복수의 도면에 나타나는 항목들은 그들이 나타나는 모든 도면들에서 동일한 참조 번호로 표시된다.
도 1-1A는 일부 실시예들에 따른 통합 디바이스의 개략도이다.
도 1-1B는 일부 실시예들에 따른 통합 디바이스의 픽셀의 개략도이다.
도 1-1C는 일부 실시예들에 따른 도 1-1B의 픽셀의 회로도이다.
도 1-1D는 일부 실시예들에 따른 도 1-1B 및 1-1C의 픽셀의 평면도이다.
도 2-1은 일부 실시예들에 따른 광학적 장벽으로서 컨택트를 포함하는 픽셀의 개략도이다.
도 2-2A는 일부 실시예들에 따른 광학적 장벽으로서 복수의 컨택트를 포함하는 픽셀의 개략도이다.
도 2-2B는 일부 실시예들에 따른 도 2-2A의 픽셀을 포함하는 통합 디바이스의 일부의 평면도이다.
도 2-3은 일부 실시예들에 따른 광학적 장벽으로서 전송 게이트(transfer gate)에 결합된 컨택트를 포함하는 픽셀의 개략도이다.
도 2-4A는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽 및 복수의 비아 벽을 포함하는 픽셀의 개략도이다.
도 2-4B는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽 및 복수의 비아 벽을 포함하는 대안적인 픽셀의 사시도이다.
도 2-4C는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽 및 복수의 비아 벽을 포함하는 다른 대안적인 픽셀의 사시도이다.
도 2-5는 일부 실시예들에 따른 광학적 장벽으로서 금속 층을 포함하는 픽셀의 개략도이다.
도 2-6은 일부 실시예들에 따른 광학적 장벽으로서 복수의 금속 전송 게이트를 포함하는 픽셀의 개략도이다.
도 2-7은 일부 실시예들에 따른 광학적 장벽으로서 복수의 전송 게이트 위에 배치된 복수의 불투명한 층을 포함하는 픽셀의 개략도이다.
도 2-8A는 일부 실시예들에 따른 광학적 장벽으로서 기둥들(pillars)의 어레이를 포함하는 픽셀의 평면도이다.
도 2-8B는 일부 실시예들에 따른 도 2-8A의 픽셀의 사시도이다.
도 2-9A는 대안적인 실시예들에 따른 광학적 장벽으로서 라인들의 어레이를 포함하는 픽셀의 평면도이다.
도 2-9B는 일부 실시예들에 따른 도 2-9A의 픽셀의 사시도이다.
도 2-10A는 일부 실시예들에 따른 광학적 장벽으로서 광 도파관을 포함하는 픽셀의 평면도이다.
도 2-10B는 일부 실시예들에 따른 도 2-10A의 픽셀의 사시도이다.
도 2-10C는 일부 실시예들에 따라 도 2-10A의 픽셀에 대해 저장 빈(storage bin)과 광 검출 영역 사이의 분리율(isolation ratio) 대 광 도파관의 굴절률을 도시하는 그래프이다.
도 3-1은 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 웰을 포함하는 픽셀의 개략도이다.
도 3-2는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽을 포함하는 픽셀의 개략도이다.
도 3-3A는 일부 실시예들에 따른 전기적 장벽으로서 2개의 도핑된 반도체 웰을 포함하는 픽셀의 평면도이다.
도 3-3B는 일부 실시예들에 따른 전기적 장벽으로서 4개의 도핑된 반도체 웰을 포함하는 픽셀의 평면도이다.
도 3-4A는 일부 실시예들에 따른 전기적 장벽으로서 2개의 도핑된 반도체 장벽을 포함하는 픽셀의 평면도이다.
도 3-4B는 일부 실시예들에 따른 전기적 장벽으로서 4개의 도핑된 반도체 장벽을 포함하는 픽셀의 평면도이다.
도 3-5는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽을 포함하는 대안적인 픽셀의 개략도이다.
도 4-1은 일부 실시예들에 따른 전기적 장벽을 갖는 픽셀 내의 전위 대 위치지정의 그래프이다.
도 4-2는 일부 실시예들에 따른 도 4-1의 저장 빈에 대한 광 검출 영역으로부터의 상대적 격리 대 간격의 그래프이다.
도 4-3은 일부 실시예들에 따른 감소된 깊이를 갖는 저장 빈을 갖는 픽셀의 개략도이다.
도 4-4는 일부 실시예들에 따른 도 4-3의 픽셀에 대한 전위 대 깊이의 그래프이다.
도 5-1A는 일부 실시예들에 따른 통합 디바이스 및 기기의 블록도이다.
도 5-1B는 일부 실시예들에 따른 통합 디바이스를 포함하는 장치의 개략도이다.
도 5-1C는 일부 실시예들에 따른 컴팩트한 모드 고정 레이저 모듈을 포함하는 분석 기기의 블록도 도시이다.
도 5-1D는 일부 실시예들에 따른 분석 기기에 통합된 컴팩트한 모드 고정 레이저 모듈을 도시한다.
도 5-2는 일부 실시예들에 따른 광학 펄스들의 트레인을 도시한다.
도 5-3은 일부 실시예들에 따라, 하나 이상의 도파관을 통해 펄스형 레이저에 의해 광학적으로 여기될 수 있는 병렬 반응 챔버들의 예를 도시한다.
도 5-4는 일부 실시예들에 따라, 도파관으로부터의 반응 챔버의 광학적 여기를 도시한다.
도 5-5는 일부 실시예들에 따른 통합된 반응 챔버, 광 도파관, 및 타임 비닝 광 검출기의 추가 세부사항을 도시한다.
도 5-6은 일부 실시예들에 따라 반응 챔버 내에서 발생할 수 있는 생물학적 반응의 예를 도시한다.
도 5-7은 일부 실시예들에 따라 상이한 감쇠 특징들을 갖는 두 개의 상이한 형광단에 대한 방출 확률 곡선들을 도시한다.
도 5-8은 일부 실시예들에 따른 형광 방출의 타임 비닝 검출(time-binning detection)을 도시한다.
도 5-9는 일부 실시예들에 따른 타임 비닝 광 검출기를 도시한다.
도 5-10A는 일부 실시예들에 따라 샘플로부터의 형광 방출의 펄스 여기 및 타임 비닝 검출을 도시한다.
도 5-10B는 일부 실시예들에 따라 샘플의 반복된 펄스 여기 후의 다양한 타임 빈들(time bins)에서 축적된 형광 광자 카운트의 히스토그램을 도시한다.
도 5-11A 내지 도 5-11D는 일부 실시예들에 따라 4개의 뉴클레오티드(T, A, C, G) 또는 뉴클레오티드 유사체에 대응할 수 있는 상이한 히스토그램들을 도시한다.
도 5-12는 일부 실시예들에 따라 에드먼 분해법(Edman degradation)에 의해 표지된 폴리펩티드를 시퀀싱하는 방법을 도시하는 흐름도이다.
도 5-13은 일부 실시예들에 따른 이산 바인딩 이벤트들이 신호 출력의 신호 펄스들을 발생시키는 시퀀싱의 방법을 도시하는 흐름도, 및 신호 출력을 도시하는 그래프를 포함한다.
도 6-1A는 일부 실시예들에 따라 도 2-2A 및 도 2-2B의 픽셀의 컨택트들을 구성하기 위한 예시적인 방법의 제1 단계의 도면이다.
도 6-1B는 일부 실시예들에 따른 도 6-1A의 방법의 제1 에칭 단계의 도면이다.
도 6-1C는 일부 실시예들에 따른 도 6-1A의 방법의 제2 에칭 단계의 도면이다.
도 6-1D는 일부 실시예들에 따른 도 6-1A의 방법의 제2 에칭 단계 이후의 단계의 도면이다.
도 6-1E는 일부 실시예들에 따른 도 6-1A의 방법의 금속 퇴적 단계의 도면이다.
도 6-2A는 일부 실시예들에 따라 도 2-2A 및 도 2-2B의 픽셀의 컨택트들을 구성하기 위한 대안적인 예시적인 방법의 제1 단계의 도면이다.
도 6-2B는 일부 실시예들에 따른 도 6-2A의 방법의 제1 에칭 단계의 도면이다.
도 6-2C는 일부 실시예들에 따른 도 6-2A의 방법의 제1 금속 퇴적 단계의 도면이다.
도 6-2D는 일부 실시예들에 따른 도 6-2A의 방법의 제2 에칭 단계의 도면이다.
도 6-2E는 일부 실시예들에 따른 도 6-2A의 방법의 제2 금속 퇴적 단계의 도면이다.
도 6-3A는 일부 실시예들에 따라 도 2-5의 금속 층을 구성하기 위한 예시적인 방법의 제1 단계의 도면이다.
도 6-3B는 일부 실시예들에 따른 도 6-3A의 방법의 제1 에칭 단계의 도면이다.
도 6-3C는 일부 실시예들에 따른 도 6-3A의 방법의 제1 금속 퇴적 단계의 도면이다.
도 6-3D는 일부 실시예들에 따른 도 6-3A의 방법의 제2 금속 퇴적 단계의 도면이다.
도 6-4A는 일부 실시예들에 따라 도 2-5의 금속 층을 구성하기 위한 대안적인 예시적인 방법의 제1 단계의 도면이다.
도 6-4B는 일부 실시예들에 따른 도 6-4A의 방법의 제1 금속 퇴적 단계의 도면이다.
도 6-4C는 일부 실시예들에 따른 도 6-4A의 방법의 제1 에칭 단계의 도면이다.
도 6-4D는 일부 실시예들에 따른 도 6-4A의 방법의 제2 금속 퇴적 단계의 도면이다.
본 발명의 특징들 및 장점들은 도면들과 관련하여 취해질 때 아래에 제시된 상세한 설명으로부터 더욱 명백해질 것이다. 도면들을 참조하여 실시예들을 설명할 때, 방향 참조들("위", "아래", "최상부", "최하부", "좌측", "우측", "수평", "수직" 등)이 사용될 수 있다. 이러한 참조들은 독자가 정상적인 배향으로 도면을 보는 데 도움을 주기 위한 것으로서만 의도된다. 이러한 방향 참조들은 구현된 디바이스의 특징들의 선호되는 또는 유일한 배향을 설명하도록 의도된 것이 아니다. 디바이스는 다른 배향들을 사용하여 구현될 수 있다.
도 1-1A는 일부 실시예들에 따른 통합 디바이스의 개략도이다.
도 1-1B는 일부 실시예들에 따른 통합 디바이스의 픽셀의 개략도이다.
도 1-1C는 일부 실시예들에 따른 도 1-1B의 픽셀의 회로도이다.
도 1-1D는 일부 실시예들에 따른 도 1-1B 및 1-1C의 픽셀의 평면도이다.
도 2-1은 일부 실시예들에 따른 광학적 장벽으로서 컨택트를 포함하는 픽셀의 개략도이다.
도 2-2A는 일부 실시예들에 따른 광학적 장벽으로서 복수의 컨택트를 포함하는 픽셀의 개략도이다.
도 2-2B는 일부 실시예들에 따른 도 2-2A의 픽셀을 포함하는 통합 디바이스의 일부의 평면도이다.
도 2-3은 일부 실시예들에 따른 광학적 장벽으로서 전송 게이트(transfer gate)에 결합된 컨택트를 포함하는 픽셀의 개략도이다.
도 2-4A는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽 및 복수의 비아 벽을 포함하는 픽셀의 개략도이다.
도 2-4B는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽 및 복수의 비아 벽을 포함하는 대안적인 픽셀의 사시도이다.
도 2-4C는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽 및 복수의 비아 벽을 포함하는 다른 대안적인 픽셀의 사시도이다.
도 2-5는 일부 실시예들에 따른 광학적 장벽으로서 금속 층을 포함하는 픽셀의 개략도이다.
도 2-6은 일부 실시예들에 따른 광학적 장벽으로서 복수의 금속 전송 게이트를 포함하는 픽셀의 개략도이다.
도 2-7은 일부 실시예들에 따른 광학적 장벽으로서 복수의 전송 게이트 위에 배치된 복수의 불투명한 층을 포함하는 픽셀의 개략도이다.
도 2-8A는 일부 실시예들에 따른 광학적 장벽으로서 기둥들(pillars)의 어레이를 포함하는 픽셀의 평면도이다.
도 2-8B는 일부 실시예들에 따른 도 2-8A의 픽셀의 사시도이다.
도 2-9A는 대안적인 실시예들에 따른 광학적 장벽으로서 라인들의 어레이를 포함하는 픽셀의 평면도이다.
도 2-9B는 일부 실시예들에 따른 도 2-9A의 픽셀의 사시도이다.
도 2-10A는 일부 실시예들에 따른 광학적 장벽으로서 광 도파관을 포함하는 픽셀의 평면도이다.
도 2-10B는 일부 실시예들에 따른 도 2-10A의 픽셀의 사시도이다.
도 2-10C는 일부 실시예들에 따라 도 2-10A의 픽셀에 대해 저장 빈(storage bin)과 광 검출 영역 사이의 분리율(isolation ratio) 대 광 도파관의 굴절률을 도시하는 그래프이다.
도 3-1은 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 웰을 포함하는 픽셀의 개략도이다.
도 3-2는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽을 포함하는 픽셀의 개략도이다.
도 3-3A는 일부 실시예들에 따른 전기적 장벽으로서 2개의 도핑된 반도체 웰을 포함하는 픽셀의 평면도이다.
도 3-3B는 일부 실시예들에 따른 전기적 장벽으로서 4개의 도핑된 반도체 웰을 포함하는 픽셀의 평면도이다.
도 3-4A는 일부 실시예들에 따른 전기적 장벽으로서 2개의 도핑된 반도체 장벽을 포함하는 픽셀의 평면도이다.
도 3-4B는 일부 실시예들에 따른 전기적 장벽으로서 4개의 도핑된 반도체 장벽을 포함하는 픽셀의 평면도이다.
도 3-5는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽을 포함하는 대안적인 픽셀의 개략도이다.
도 4-1은 일부 실시예들에 따른 전기적 장벽을 갖는 픽셀 내의 전위 대 위치지정의 그래프이다.
도 4-2는 일부 실시예들에 따른 도 4-1의 저장 빈에 대한 광 검출 영역으로부터의 상대적 격리 대 간격의 그래프이다.
도 4-3은 일부 실시예들에 따른 감소된 깊이를 갖는 저장 빈을 갖는 픽셀의 개략도이다.
도 4-4는 일부 실시예들에 따른 도 4-3의 픽셀에 대한 전위 대 깊이의 그래프이다.
도 5-1A는 일부 실시예들에 따른 통합 디바이스 및 기기의 블록도이다.
도 5-1B는 일부 실시예들에 따른 통합 디바이스를 포함하는 장치의 개략도이다.
도 5-1C는 일부 실시예들에 따른 컴팩트한 모드 고정 레이저 모듈을 포함하는 분석 기기의 블록도 도시이다.
도 5-1D는 일부 실시예들에 따른 분석 기기에 통합된 컴팩트한 모드 고정 레이저 모듈을 도시한다.
도 5-2는 일부 실시예들에 따른 광학 펄스들의 트레인을 도시한다.
도 5-3은 일부 실시예들에 따라, 하나 이상의 도파관을 통해 펄스형 레이저에 의해 광학적으로 여기될 수 있는 병렬 반응 챔버들의 예를 도시한다.
도 5-4는 일부 실시예들에 따라, 도파관으로부터의 반응 챔버의 광학적 여기를 도시한다.
도 5-5는 일부 실시예들에 따른 통합된 반응 챔버, 광 도파관, 및 타임 비닝 광 검출기의 추가 세부사항을 도시한다.
도 5-6은 일부 실시예들에 따라 반응 챔버 내에서 발생할 수 있는 생물학적 반응의 예를 도시한다.
도 5-7은 일부 실시예들에 따라 상이한 감쇠 특징들을 갖는 두 개의 상이한 형광단에 대한 방출 확률 곡선들을 도시한다.
도 5-8은 일부 실시예들에 따른 형광 방출의 타임 비닝 검출(time-binning detection)을 도시한다.
도 5-9는 일부 실시예들에 따른 타임 비닝 광 검출기를 도시한다.
도 5-10A는 일부 실시예들에 따라 샘플로부터의 형광 방출의 펄스 여기 및 타임 비닝 검출을 도시한다.
도 5-10B는 일부 실시예들에 따라 샘플의 반복된 펄스 여기 후의 다양한 타임 빈들(time bins)에서 축적된 형광 광자 카운트의 히스토그램을 도시한다.
도 5-11A 내지 도 5-11D는 일부 실시예들에 따라 4개의 뉴클레오티드(T, A, C, G) 또는 뉴클레오티드 유사체에 대응할 수 있는 상이한 히스토그램들을 도시한다.
도 5-12는 일부 실시예들에 따라 에드먼 분해법(Edman degradation)에 의해 표지된 폴리펩티드를 시퀀싱하는 방법을 도시하는 흐름도이다.
도 5-13은 일부 실시예들에 따른 이산 바인딩 이벤트들이 신호 출력의 신호 펄스들을 발생시키는 시퀀싱의 방법을 도시하는 흐름도, 및 신호 출력을 도시하는 그래프를 포함한다.
도 6-1A는 일부 실시예들에 따라 도 2-2A 및 도 2-2B의 픽셀의 컨택트들을 구성하기 위한 예시적인 방법의 제1 단계의 도면이다.
도 6-1B는 일부 실시예들에 따른 도 6-1A의 방법의 제1 에칭 단계의 도면이다.
도 6-1C는 일부 실시예들에 따른 도 6-1A의 방법의 제2 에칭 단계의 도면이다.
도 6-1D는 일부 실시예들에 따른 도 6-1A의 방법의 제2 에칭 단계 이후의 단계의 도면이다.
도 6-1E는 일부 실시예들에 따른 도 6-1A의 방법의 금속 퇴적 단계의 도면이다.
도 6-2A는 일부 실시예들에 따라 도 2-2A 및 도 2-2B의 픽셀의 컨택트들을 구성하기 위한 대안적인 예시적인 방법의 제1 단계의 도면이다.
도 6-2B는 일부 실시예들에 따른 도 6-2A의 방법의 제1 에칭 단계의 도면이다.
도 6-2C는 일부 실시예들에 따른 도 6-2A의 방법의 제1 금속 퇴적 단계의 도면이다.
도 6-2D는 일부 실시예들에 따른 도 6-2A의 방법의 제2 에칭 단계의 도면이다.
도 6-2E는 일부 실시예들에 따른 도 6-2A의 방법의 제2 금속 퇴적 단계의 도면이다.
도 6-3A는 일부 실시예들에 따라 도 2-5의 금속 층을 구성하기 위한 예시적인 방법의 제1 단계의 도면이다.
도 6-3B는 일부 실시예들에 따른 도 6-3A의 방법의 제1 에칭 단계의 도면이다.
도 6-3C는 일부 실시예들에 따른 도 6-3A의 방법의 제1 금속 퇴적 단계의 도면이다.
도 6-3D는 일부 실시예들에 따른 도 6-3A의 방법의 제2 금속 퇴적 단계의 도면이다.
도 6-4A는 일부 실시예들에 따라 도 2-5의 금속 층을 구성하기 위한 대안적인 예시적인 방법의 제1 단계의 도면이다.
도 6-4B는 일부 실시예들에 따른 도 6-4A의 방법의 제1 금속 퇴적 단계의 도면이다.
도 6-4C는 일부 실시예들에 따른 도 6-4A의 방법의 제1 에칭 단계의 도면이다.
도 6-4D는 일부 실시예들에 따른 도 6-4A의 방법의 제2 금속 퇴적 단계의 도면이다.
본 발명의 특징들 및 장점들은 도면들과 관련하여 취해질 때 아래에 제시된 상세한 설명으로부터 더욱 명백해질 것이다. 도면들을 참조하여 실시예들을 설명할 때, 방향 참조들("위", "아래", "최상부", "최하부", "좌측", "우측", "수평", "수직" 등)이 사용될 수 있다. 이러한 참조들은 독자가 정상적인 배향으로 도면을 보는 데 도움을 주기 위한 것으로서만 의도된다. 이러한 방향 참조들은 구현된 디바이스의 특징들의 선호되는 또는 유일한 배향을 설명하도록 의도된 것이 아니다. 디바이스는 다른 배향들을 사용하여 구현될 수 있다.
I. 서론
본 개시내용의 양태들은 단일 분자들의 식별 및 핵산 시퀀싱을 포함하여 샘플들을 병렬로 분석할 수 있는 통합 디바이스들, 기기들 및 관련 시스템들에 관한 것이다. 그러한 기기는 컴팩트하고 휴대하기 쉬우며 작동이 쉬울 수 있고, 그에 의해 의사 또는 다른 제공자가 기기를 쉽게 사용하고 관리가 필요할 수 있는 원하는 위치로 기기를 운반하는 것을 허용할 수 있다. 샘플의 분석은 샘플을 검출하고/하거나 샘플의 단일 분자들을 식별(예를 들어, 핵산 시퀀싱의 일부로서 개별 뉴클레오티드를 식별)하기 위해 사용될 수 있는 하나 이상의 형광 마커로 샘플을 표지하는 것을 포함할 수 있다. 형광성 마커는 여기 광(예를 들어, 형광성 마커를 여기 상태로 여기시킬 수 있는 특징 파장을 갖는 광)으로 형광성 마커를 조명하는 것에 응답하여 여기될 수 있고, 형광성 마커가 여기되는 경우, 방출 광(예를 들어, 여기 상태로부터 기저 상태로 복귀함으로써 형광성 마커에 의해 방출되는 특징 파장을 갖는 광)을 방출한다. 방출 광의 검출은 형광성 마커의 식별을 허용할 수 있고, 따라서 형광성 마커에 의해 표지된 샘플 또는 샘플의 분자의 식별을 허용할 수 있다. 일부 실시예들에 따르면, 기기는 대규모 병렬 샘플 분석을 할 수 있고 수만 개 이상의 샘플을 동시에 다루도록 구성될 수 있다.
본 발명자들은 샘플을 수용하도록 구성된 샘플 웰들 및 통합 디바이스 상에 형성된 통합 광학계들을 갖는 통합 디바이스, 및 통합 디바이스와 인터페이스하도록 구성된 기기가 이러한 수의 샘플들의 분석을 달성하기 위해 사용될 수 있음을 인식하고 이해했다. 기기는 하나 이상의 여기 광원을 포함할 수 있고, 통합 디바이스는 통합 디바이스 상에 형성된 통합 광학 컴포넌트들(예를 들어, 도파관들, 광학 결합기들, 광학 분할기들)을 사용하여 여기 광이 샘플 웰들에 전달되도록 기기와 인터페이스할 수 있다. 광학 컴포넌트들은 통합 디바이스의 샘플 웰들에 걸쳐 조명의 균일성을 향상시킬 수 있으며, 그것이 없었다면 필요했을 수 있는 많은 수의 외부 광학 컴포넌트를 줄일 수 있다. 또한, 본 발명자들은 통합 디바이스 상에 광 검출기들(예를 들어, 포토다이오드들)을 통합하는 것이 샘플 웰들로부터의 형광 방출들의 검출 효율을 개선하고, 그렇지 않았다면 필요했을 수 있는 광 수집 컴포넌트들(light-collection components)의 수를 감소시킬 수 있음을 인식하고 이해했다.
일부 실시예들에서, 통합 디바이스는 1차 경로를 따라 방출 광자들을 수신하고 전하 캐리어들을 전송할 수 있다. 예를 들어, 광 검출기는 1차 광학적 경로를 따라 형광 방출들을 수신하기 위해 통합 디바이스 상에 위치될 수 있고, 광 검출기는 또한 하나 이상의 1차 전기적 경로를 따라 하나 이상의 저장 빈(예를 들어, 저장 다이오드)에 결합될 수 있으며, 그에 의해 저장 빈(들)은 형광 방출들에 기초하여 광 검출기에서 생성된 전하 캐리어들을 수집할 수 있다. 일부 실시예들에서, 수집 기간 동안, 저장 빈(들)은 광 검출기로부터 전하 캐리어들을 수신할 수 있고, 별개의 판독 기간 동안, 저장 빈(들)은 저장된 전하 캐리어들을 처리를 위해 판독 회로에 제공할 수 있다.
바람직한 전하 캐리어들에 추가하여, 바람직하지 않은 전하 캐리어들이 저장 빈들에 입사될 수 있기 때문에, 저장 빈들 내에 형광 방출 전하 캐리어들을 수집하는 데에 있어서 문제들이 발생할 수 있다. 보다 구체적으로, 2차 경로들(예를 들어, 샘플 웰로부터 광 검출기까지의 1차 광학적 경로 이외의 2차 광학적 경로들)을 따라 저장 빈들에 입사하는 원하지 않는 광자들에 의해 생성된 잡음 전하 캐리어들은 저장 빈들 내에 및/또는 주위에 문제가 있는 수량의 잡음 전하 캐리어들을 생성할 수 있다. 예를 들어, 형광 마커를 안정적으로 여기시키기 위해, 통합 디바이스에 결합되고 개별 샘플 웰들에 전달되는 여기 광은 많은 양의 여기 광 광자들이 2차 광학적 경로들을 따라 저장 빈들에 도달하고 그 안에서 잡음 전하 캐리어들을 생성할 수 있게 되는 비교적 높은 전력 레벨에 있을 수 있다. 대안적으로 또는 추가적으로, 복수의 샘플 웰이 서로 매우 근접하게 위치될 때, 하나의 샘플 웰을 조명하는 여기 광의 광자들 및/또는 샘플 웰로부터의 형광 방출들은 다른 샘플 웰의 저장 빈에 도달하고, 그 안에서 잡음 전하 캐리어들을 생성할 수 있다. 보다 구체적으로, 샘플 웰로부터의 형광 방출 전하 캐리어들이 상이한 저장 빈들에 선택적으로 저장되어야 하는 경우들에서(예를 들어, 제1 기간 동안 제1 저장 빈에, 그리고 제2 기간 동안 제2 저장 빈에), 제1 저장 빈에 저장되도록 의도된 형광 방출 전하 캐리어들은 다른 저장 빈에 도달하고 그 안에서 잡음 전하 캐리어들을 생성하여, 저장 빈들 간에 교차 오염을 야기할 수 있다. 원하지 않는 전하 캐리어들(예를 들어, 여기 광원으로부터의 여기 광자들 및/또는 이웃하는 샘플 웰들로부터의 방출 광자들에 기초하여 광 검출기에서 생성되는 광-전자들 및/또는 홀들)이 통합 디바이스 내의 다른 곳들로부터의 2차 전기적 경로들을 따라 저장 빈들에 유입되는 것으로 인해 추가 문제들이 발생할 수 있다.
상기 문제들을 해결하기 위해, 본 발명자들은 잡음 성능을 개선하고, 그에 따라 샘플 분석을 개선하기 위해, 2차 광학적 경로 광자들 및/또는 2차 전기적 경로 전하 캐리어들이 저장 빈들에 미치는 영향을 감소 또는 제거하는 기술들을 개발했다. 이러한 기술들은 2차 광학적 경로 광자들의 일부 또는 전부가 저장 빈에 도달하는 것을 광학적으로 제거하는 것, 및/또는 잡음 전하 캐리어들이 디바이스 내의 2차 전기적 경로들을 따라 저장 빈들에 도달하는 것을 전기적으로 제거하는 것을 포함할 수 있다. 일부 실시예들에 따라, 방출 광의 단일 1차 광학적 경로 광자를 나타내는 전하 캐리어가 저장 빈에 저장되기 위해, 여기 광의 수백 내지 수백만 개의 2차 광학적 경로 광자 및/또는 2차 전기적 경로 전하 캐리어가 저장 빈들에 도달하는 것이 광학적으로 및/또는 전기적으로 제거된다.
일부 실시예들은 광학적 제거 기술들에 관한 것이다. 일부 실시예들에서, 통합 디바이스는 적어도 일부의 2차 광학적 경로 광자들이 저장 빈들에 도달하는 것을 차단하도록 구성된 광학적 장벽을 포함한다. 예를 들어, 일부 실시예들에서, 광학적 장벽은 광 검출기와 저장 빈들 사이의 전송 채널을 바이어싱하도록 구성된 전송 게이트(예를 들어, 전극, 제어 단자 등) 주위에 위치된 금속 층, 및/또는 전송 게이트의 금속 부분과 같은 금속을 포함할 수 있다. 대안적으로 또는 추가적으로, 일부 실시예들에서, 광학적 장벽은 실리사이드 층 및/또는 산화물 컴포넌트와 같이, 전송 게이트의 내부 또는 주위에 배치된 하나 이상의 불투명한 층을 포함할 수 있다.
일부 실시예들은 전기적 제거 기술들에 관한 것이다. 일부 실시예들에서, 통합 디바이스는 적어도 일부의 전하 캐리어들이 적어도 하나의 2차 전기적 경로를 따라 저장 빈들에 도달하는 것을 차단하도록 구성된 전위 장벽(예를 들어, 도핑된 영역)을 포함한다. 예를 들어, 전위 장벽은 저장 빈들 중 하나 이상의 아래에 및/또는 그에 인접하여 위치된 도핑 영역을 포함할 수 있으며, 도핑 영역은 전하 캐리어들을 저장 빈(들)으로부터 멀리 밀어내고/거나 끌어당기도록 구성된 p-도핑 장벽 및/또는 n-도핑 웰을 포함한다. 일부 실시예들은 적어도 하나의 저장 빈이 일부 전하 캐리어들(예를 들어, 형광 방출 전하 캐리어들)의 수신을 용이하게 하고 2차 전기적 경로들을 따라 이동하는 잡음 전하 캐리어들(예를 들어, 잡음 전하 캐리어)의 수신을 방해하도록 광 검출기에 대해 성형 및/또는 위치되는 통합 디바이스에 관한 것이다. 예를 들어, 저장 빈(들)은 얕은 깊이를 가질 수 있고/있거나 광 검출기로부터 멀리에 위치될 수 있다.
본 명세서에 설명되는 통합 디바이스들은 본 명세서의 하나 이상의 광학적 및/또는 전기적 제거 기술을 단독으로 또는 조합하여 통합할 수 있음을 이해해야 한다.
Ⅱ. 통합 디바이스 개요
픽셀들(1-112)의 행을 도시하는 통합 디바이스(1-102)의 단면 개략도가 도 1-1A에 도시된다. 통합 디바이스(1-102)는 결합 영역(1-201), 라우팅 영역(1-202) 및 픽셀 영역(1-203)을 포함할 수 있다. 픽셀 영역(1-203)은 여기 광(점선 화살표로 보여짐)이 통합 디바이스(1-102)에 결합되는 장소인 결합 영역(1-201)으로부터 분리된 위치의 표면에 위치된 샘플 웰들(1-108)을 갖는 복수의 픽셀(1-112)을 포함할 수 있다. 샘플 웰들(1-108)은 금속 층(들)(1-106)을 통해 형성될 수 있다. 점선 직사각형으로 도시된 하나의 픽셀(1-112)은 샘플 웰(1-108), 및 하나 이상의 광 검출기(1-110)를 갖는 광 검출 영역을 포함하는 통합 디바이스(1-102)의 영역이다.
도 1-1A는 여기 광 빔을 결합 영역(1-201) 및 샘플 웰들(1-108)에 결합함으로써 여기 경로(점선으로 보여짐)를 도시한다. 도 1-1A에 보여진 샘플 웰들(1-108)의 행은 도파관(1-220)과 광학적으로 결합하도록 위치될 수 있다. 여기 광은 샘플 웰 내에 위치된 샘플을 조명할 수 있다. 샘플은 여기 광에 의해 조명되는 것에 대한 응답으로 여기 상태에 도달할 수 있다. 샘플이 여기 상태에 있을 때, 샘플은 방출 광을 방출할 수 있으며, 이는 샘플 웰에 연관된 하나 이상의 광 검출기에 의해 검출될 수 있다. 도 1-1A는 샘플 웰(1-108)로부터 기판(1-105) 내에 또는 기판 상에 배치될 수 있는 픽셀(1-112)의 광 검출기(들)(1-110)까지의 방출 광(실선으로 보여짐)의 1차 경로를 개략적으로 도시한다. 픽셀(1-112)의 광 검출기(들)(1-110)는 샘플 웰(1-108)로부터의 방출 광을 검출하도록 구성 및 위치될 수 있다. 적합한 광 검출기들의 예들은 발명의 명칭이 "수신된 광자들의 시간적 비닝을 위한 통합 디바이스(INTEGRATED DEVICE FOR TEMPORAL BINNING OF RECEIVED PHOTONS)"인 미국 특허 출원 제14/821,656호에 설명되며, 그것의 전체 내용이 참조로 포함된다. 개별 픽셀(1-112)에 대해, 샘플 웰(1-108) 및 그 각각의 광 검출기(들)(1-110)는 공통 축을 따라(도 1-1A에 보여진 y 방향을 따라) 정렬될 수 있다. 이러한 방식으로, 광 검출기(들)는 픽셀(1-112) 내의 샘플 웰과 중첩될 수 있다.
샘플 웰(1-108)로부터의 방출 광의 방향성은 금속 층(들)(1-106)에 대한 샘플 웰(1-108) 내의 샘플의 위치지정에 의존할 수 있는데, 왜냐하면 금속 층(들)(1-106)이 방출 광을 반사하는 역할을 할 수 있기 때문이다. 이러한 방식으로, 금속 층(들)(1-106)과 샘플 웰(1-108) 내에 위치된 형광 마커 사이의 거리는 샘플 웰과 동일한 픽셀 내에 있는 광 검출기(들)(1-110)가 형광 마커에 의해 방출되는 광을 검출하는 효율에 영향을 미칠 수 있다. 동작 동안 샘플이 위치될 수 있는 장소에 근접한 샘플 웰(1-106)의 바닥 표면과 금속 층(들)(1-106) 사이의 거리는 100nm 내지 500nm의 범위, 또는 그 범위 내의 임의의 값 또는 값 범위일 수 있다. 일부 실시예들에서, 금속 층(들)(1-106)과 샘플 웰(1-106)의 바닥 표면 사이의 거리는 대략 300nm이다.
샘플과 광 검출기(들) 사이의 거리는 또한 방출 광을 검출하는 효율성에 영향을 미칠 수 있다. 광이 샘플과 광 검출기(들) 사이에서 이동해야 하는 거리를 줄임으로써, 방출 광의 검출 효율이 향상될 수 있다. 추가로, 샘플과 광 검출기(들) 사이의 더 작은 거리는 통합 디바이스의 더 작은 영역의 풋프린트를 차지하는 픽셀들을 허용할 수 있으며, 이는 더 많은 수의 픽셀이 통합 디바이스에 포함되는 것을 허용할 수 있다. 샘플 웰(1-106)의 바닥 표면과 광 검출기(들) 사이의 거리는 5㎛ 내지 15㎛ 범위, 또는 그 범위 내의 임의의 값 또는 값 범위일 수 있다. 일부 실시예들에서, 방출 광은 여기 광원 및 샘플 웰이 아닌 다른 수단을 통해 제공될 수 있음을 이해해야 한다. 따라서, 일부 실시예들은 샘플 웰(1-108)을 포함하지 않을 수 있다.
포토닉 구조물(들)(1-230)은 샘플 웰들(1-108)과 광 검출기들(1-110) 사이에 위치될 수 있고, 여기 광이 광 검출기들(1-110)에 도달하는 것을 감소시키거나 방지하도록 구성될 수 있는데, 그렇지 않으면 여기 광은 방출 광을 검출할 때의 신호 잡음에 기여할 수 있다. 도 1-1A에 보여진 바와 같이, 하나 이상의 포토닉 구조물(1-230)은 도파관(1-220)과 광 검출기들(1-110) 사이에 위치될 수 있다. 포토닉 구조물(들)(1-230)은 스펙트럼 필터, 편광 필터, 및 공간 필터를 포함하는 하나 이상의 광학적 제거 포토닉 구조물을 포함할 수 있다. 포토닉 구조물(들)(1-230)은 공통 축을 따라 개별 샘플 웰들(1-108) 및 그들 각각의 광 검출기(들)(1-110)와 정렬되도록 위치될 수 있다. 또한, 일부 실시예들에 따라, 통합 디바이스(1-102)에 대한 회로로서 작용할 수 있는 금속 층들(1-240)은 공간 필터 또는 편광 필터로서 작용할 수 있다. 그러한 실시예에서, 하나 이상의 금속 층(1-240)은 여기 광의 일부 또는 전부가 광 검출기(들)(1-110)에 도달하는 것을 차단하도록 위치될 수 있다.
결합 영역(1-201)은 외부 여기 소스들로부터의 여기 광을 결합하도록 구성된 하나 이상의 광학 컴포넌트를 포함할 수 있다. 결합 영역(1-201)은 여기 광 빔의 일부 또는 전부를 수신하도록 위치된 격자 결합기(1-216)를 포함할 수 있다. 적합한 격자 결합기들의 예들은 발명의 명칭이 "광학 결합기 및 도파관 시스템(OPTICAL COUPLER AND WAVEGUIDE SYSTEM)"인 미국 특허 출원 제62/435,693호에 설명되며, 그것의 전체 내용은 참조로 포함된다. 격자 결합기(1-216)는 여기 광을 도파관(1-220)에 결합할 수 있고, 도파관은 여기 광을 하나 이상의 샘플 웰(1-108)에 가깝게 전파하도록 구성될 수 있다. 대안적으로, 결합 영역(1-201)은 광을 도파관 내로 결합하기 위한 다른 널리 공지된 구조물들을 포함할 수 있다.
여기 소스(1-106)를 위치시키고 통합 디바이스에 정렬하기 위해, 통합 디바이스로부터 떨어져 위치되는 컴포넌트들이 사용될 수 있다. 이러한 컴포넌트들은 렌즈, 미러, 프리즘, 창, 애퍼처, 감쇠기 및/또는 광섬유를 포함하는 광학 컴포넌트들을 포함할 수 있다. 하나 이상의 정렬 컴포넌트의 제어를 허용하기 위해, 추가의 기계적 컴포넌트들이 기기에 포함될 수 있다. 그러한 기계적 컴포넌트들은 액추에이터, 스테퍼 모터 및/또는 손잡이(knob)를 포함할 수 있다. 적절한 여기 소스들 및 정렬 메커니즘들의 예들은 발명의 명칭이 "펄스 레이저 및 시스템(PULSED LASER AND SYSTEM)"인 미국 특허 출원 제15/161,088호에 설명되며, 그것의 전체 내용이 참조로 포함된다. 빔 조향 모듈의 다른 예는 발명의 명칭이 "컴팩트 빔 성형 및 조향 어셈블리(COMPACT BEAM SHAPING AND STEERING ASSEMBLY)"인 미국 특허 출원 제62/435,679호에 설명되며, 그것의 전체 내용이 참조로 포함된다.
분석될 샘플은 픽셀(1-112)의 샘플 웰(1-108)에 도입될 수 있다. 샘플은 생물학적 샘플, 또는 화학적 샘플과 같은 임의의 다른 적절한 샘플일 수 있다. 샘플은 복수의 분자를 포함할 수 있고, 샘플 웰은 단일 분자를 고립시키도록 구성될 수 있다. 일부 경우들에서, 샘플 웰의 치수들은 단일 분자를 샘플 웰 내에 속박하는 작용을 할 수 있고, 그에 의해 측정이 단일 분자에 대해 수행되는 것을 허용한다. 여기 광은 샘플 웰(1-108) 내로 전달되어, 샘플, 또는 샘플에 부착되거나 다르게 샘플에 연관된 적어도 하나의 형광 마커가 샘플 웰(1-108) 내의 조명 영역 내에 있는 동안 그것을 여기시킬 수 있다.
동작 시에, 샘플 웰들 내의 샘플들의 병렬 분석들은 여기 광을 사용하여 웰들 내의 샘플의 일부 또는 전부를 여기시키고 샘플 방출로부터의 신호들을 광 검출기들로 검출함으로써 수행된다. 샘플로부터의 방출 광은 대응하는 광 검출기에 의해 검출되고 적어도 하나의 전기 신호로 변환될 수 있다. 전기 신호들은 통합 디바이스의 회로에서 전도성 라인들(예를 들어, 금속 층들(1-240))을 따라 전송될 수 있으며, 이는 통합 디바이스와 인터페이스되는 기기에 연결될 수 있다. 전기 신호들은 후속하여 처리 및/또는 분석될 수 있다. 전기 신호들의 처리 또는 분석은 기기 상에 또는 기기 외부에 위치된 적절한 컴퓨팅 디바이스 상에서 발생할 수 있다.
도 1-1B는 통합 디바이스(1-102)의 픽셀(1-112)의 단면도를 예시한다. 픽셀(1-112)은 고정된(pinned) 포토다이오드일 수 있는 광 검출 영역(PPD) 및 저장 다이오드일 수 있는 저장 빈(SD0)을 포함한다. 픽셀(1-112)의 동작 동안, 여기 광은 샘플 웰(1-108)을 조명하여, 샘플로부터의 형광 방출들을 포함하는 1차 경로 광자들이 광 검출 영역(PPD)까지의 1차 경로를 따라 흐르게 할 수 있다. 전송 게이트(ST0)가 광 검출 영역(PPD)과 저장 빈(SD0) 사이의 반도체 영역에서 제1 전기 바이어스를 유도할 때, 반도체 영역에 1차 전기적 경로가 형성될 수 있다. 1차 광학적 경로 광자들에 의해 광 검출 영역(PPD)에서 생성된 전하 캐리어들(예를 들어, 광-전자들)은 1차 전기적 경로를 따라 저장 빈(SD0)까지 흐를 수 있다. 일부 실시예들에서, 제1 전기 바이어스는 샘플로부터의 전하 캐리어들이 선택적으로 저장 빈(SD0)으로 지향되는 비닝 기간(binning period) 동안 인가될 수 있다. 대안적으로, 전송 게이트(ST0)가 광 검출 영역(PPD)과 저장 빈(SD0) 사이의 반도체 영역에서 제2 전기 바이어스를 제공할 때, 광 검출 영역(PPD)으로부터의 전하 캐리어들이 1차 전기적 경로를 따라 저장 빈(SD0)에 도달하는 것이 차단될 수 있다. 예를 들어, 일부 실시예들에서, 전송 게이트(REJ)는 드레인(D)에 채널을 제공하여, 예컨대 샘플로부터의 형광 방출 광자들이 광 검출 영역(PPD)에 도달하기 전의 제거 기간 동안, 여기 광에 의해 광 검출 영역(PPD)에서 생성된 잡음 전하 캐리어들을 광 검출 영역(PPD) 및 저장 빈(SD0)으로부터 멀리 끌어낼 수 있다. 일부 실시예들에서, 판독 기간 동안, 전송 게이트(ST0)는 제2 전기 바이어스를 제공할 수 있고, 전송 게이트(TX0)는 저장 빈(SD0)에 저장된 전하 캐리어들이 처리를 위해 플로팅 확산 영역일 수 있는 판독 영역(FD)으로 흐르게 하는 전기 바이어스를 제공할 수 있다. 다양한 실시예들에 따르면, 여기에 설명된 전송 게이트들은 반도체 재료(들) 및/또는 금속을 포함할 수 있고, 전계 효과 트랜지스터(FET)의 게이트, 바이폴라 접합 트랜지스터(BJT)의 베이스, 및/또는 이와 유사한 것을 포함할 수 있음을 이해해야 한다.
본 발명자들은 저장 빈(SD0)에 도달하는 것이 차단되지 않는 한, (예를 들어, 여기 광으로부터의) 2차 광학적 경로 광자들이 저장 빈(SD0)에서 잡음 전하 캐리어들을 생성할 수 있음을 인식하였다. 잡음 전하 캐리어들은 형광 방출 전하 캐리어들과 사실상 구별할 수 없기 때문에, 잡음 전하 캐리어들로부터 형광 방출 전하 캐리어들의 판독값을 추출하는 것은 불가능할 수 있다. 따라서, 본 발명자들은 2차 광학적 경로 광자들이 저장 빈(SD0)에 도달하는 것을 방지하기 위한 기술을 개발했으며, 이는 섹션 Ⅲ의 참조를 포함하여 본 명세서에서 추가로 설명된다.
도 1-1C는 일부 실시예들에 따라 도 1-1B의 픽셀(1-112)의 회로도이다. 도 1-1C에서, 광 검출 영역(PPD)은 복수의 저장 빈(SD0 및 SD1)에 결합된다. 저장 빈(SD1) 및 전송 게이트(ST1)는 저장 빈(SD0) 및 전송 게이트(ST0)에 대해 설명된 방식으로 구성될 수 있다. 픽셀(1-112)은 저장 빈들(SD0 및 SD1) 중 단 하나만이 주어진 시간에 광 검출 영역(PPD)으로부터 전하 캐리어들을 수신하도록 구성될 수 있다. 예를 들어, 저장 빈들(SD0 및 SD1)은 시간적으로 분리된 비닝 기간들을 가질 수 있으며, 여기서 전송 게이트(ST0)는 저장 빈(SD0)에 대한 비닝 기간 동안 저장 빈(SD0)으로의 전하 캐리어들의 흐름을 가능하게 하고, 전송 게이트(ST1)는 저장 빈(SD1)에 대한 비닝 기간 동안 저장 빈(SD1)으로의 전하 캐리어들의 흐름을 가능하게 한다. 마찬가지로, 픽셀(1-112)은 저장 빈들(SD0 및 SD1) 중 단 하나만이 판독 영역(FD)에 전하 캐리어들을 제공할 수 있도록 구성될 수 있다. 예를 들어, 저장 빈들(SD0 및 SD1)은 시간적으로 분리된 판독 기간들을 가질 수 있으며, 여기서 전송 게이트(TX0)는 저장 빈(SD0)에 대한 판독 기간 동안 저장 빈(SD0)으로부터의 전하 캐리어들의 흐름을 가능하게 하고, 전송 게이트(TX1)는 저장 빈(SD1)에 대한 판독 기간 동안 저장 빈(SD1)으로부터의 전하 캐리어들의 흐름을 가능하게 한다.
도 1-1D는 광 검출 영역(PPD)에 대한 저장 빈들(SD0 및 SD1)의 상대적인 위치지정을 도시하는 도 1-1B 및 도 1-1의 픽셀의 평면도이다.
본 발명자들은 2차 전기적 경로 전하 캐리어들(예를 들어, 광-전자)이 저장 빈들(SD0 및 SD1)의 외부로부터 저장 빈들(SD0 및 SD1)로 흐를 수 있음을 인식했다. 일부 경우들에서, 저장 빈(SD0)에 대한 비닝 기간 동안 수신된 형광 방출 전하 캐리어들은 하나 이상의 2차 전기적 경로를 따라 저장 빈(SD1)으로 흐를 수 있다. 대안적으로 또는 추가적으로, (예를 들어, 여기 광으로부터) 저장 빈들(SD0 및 SD1) 외부에서 픽셀(1-112) 내에 생성된 잡음 전하 캐리어들은 2차 전기적 경로들을 따라 저장 빈들(SD0 및 SD1)로 흐를 수 있다. 원하지 않는 전하 캐리어들은 형광 방출 전하 캐리어들과 사실상 구별할 수 없기 때문에, 저장 빈들(SD0 및 SD1)로부터 정확한 형광 방출 전하 캐리어들의 판독값을 추출하는 것이 불가능할 수 있다. 따라서, 본 발명자들은 원하지 않는 전하 캐리어들이 2차 전기적 경로들을 따라 저장 빈들(SD0 및 SD1)에 도달하는 것을 차단하기 위한 기술들을 개발했다. 예를 들어, 여기에 설명된 기술들은 저장 빈(SD0)용으로 의도된 형광 방출 전하 캐리어들이 저장 빈(SD1)에 도달하는 것을 차단하고/하거나, 저장 빈들(SD0 및 SD1) 외부의 2차 경로 광자들에 의해 생성된 잡음 전하 캐리어들(예를 들어, 광 전자들)이 2차 전기적 경로를 따라 저장 빈들(SD0 및 SD1)에 도달하는 것을 차단할 수 있다. 이러한 기술들은 섹션 Ⅲ 및 Ⅳ의 참조를 포함하여 본 명세서에서 추가로 설명된다.
여기 소스로부터 광을 수신하도록 구성된 샘플 웰을 포함하지 않는 실시예들에서, 2차 광학적 경로 광자들은 원하는 방출 광자들 외에 픽셀(1-112)에 도달할 수 있는 임의의 원하지 않는 광자들을 포함할 수 있음을 이해해야 한다. 마찬가지로, 2차 전기적 경로 전하 캐리어들은 픽셀(1-112)에 도달하는 원하지 않는 광자들에 응답하여 (예를 들어, 광 검출 영역(PPD)에서) 생성될 수 있다.
Ⅲ. 광학적 제거를 위한 기술들
여기에 설명된 바와 같이, 본 발명자들은 광자들이 저장 빈(들)에서 잡음 전하 캐리어를 생성하여 통합 디바이스의 신호 품질에 영향을 미치는 것을 방지하기 위해 2차 광학적 경로 광자들을 제거하는 기술들을 개발했다. 여기에 설명된 기술들은 2차 광학적 경로 광자들을 광 검출 영역 및/또는 저장 빈(들)에 도달하지 못하도록 차단 및/또는 우회시키도록 위치된 하나 이상의 컨택트, 벽, 적어도 부분적으로 불투명한 층, 포토닉 요소 어레이, 및/또는 광 도파관을 구현하는 것을 포함한다. 여기에 설명된 임의의 또는 각각의 픽셀은 통합 디바이스(예를 들어, 통합 디바이스(102))에 포함될 수 있다. 2차 광학적 경로 제거를 위한 기술은 2차 전기적 경로 제거에도 유용할 수 있음을 이해해야 한다.
도 2-1은 일부 실시예들에 따른 광학적 장벽을 포함하는 픽셀(2-112)의 개략도이며, 광학적 장벽은 컨택트(2-114)를 포함한다. 일부 실시예들에서, 픽셀(2-112)은 예컨대 기판(2-105), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 전송 게이트들(REJ, ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 2-1에 도시된 바와 같이, 컨택트(2-114)는 금속 층(METAL1)으로부터 광 검출 영역(PPD)까지 연장된다. 컨택트(2-114)는 금속과 같은 불투명한 재료를 포함할 수 있다. 일부 실시예들에서, 컨택트는 텅스텐을 사용하여 형성될 수 있다. 따라서, 컨택트(2-114)는 저장 빈(SD0)에 입사하는 적어도 일부의 2차 경로 광자들을 차단하도록 구성될 수 있다. 2-32-4A2-4B일부 실시예들에서, 컨택트(2-114)는 예를 들어 컨택트(2-114) 내부 및/또는 그 주변에서 전기적 라우팅을 수용하기 위해 개구들을 가질 수 있다. 도 2-1에 도시된 바와 같이, 컨택트(2-114)는 광 검출 영역(PPD)을 향하여 연장되지만 그것과 물리적으로 접촉하지는 않는다. 일부 실시예들에서, 컨택트(2-114)는 광 검출 영역(PPD)의 반도체 영역에 전기적으로 결합되지 않을 수 있다. 예를 들어, (예를 들어, 샘플 웰로부터 광 검출 영역(PPD)으로의) 1차 광학적 경로 결합, 및 (예를 들어, 광 검출 영역(PPD)으로부터 저장 빈(SD0)으로의) 1차 전기적 경로 결합은 서로 분리될 수 있다. 일부 실시예들에서, 유전체 층(예를 들어, 막)은 컨택트(2-114)에서의 전압을 광 검출 영역(PPD)으로부터 분리하기 위해, 컨택트(1-114)와 광 검출 영역(PPD) 사이에 배치될 수 있다. 일부 실시예들에서, 유전체 층은 컨택트의 바닥과 광 검출 영역(PPD) 사이에 위치된 산화물 갭(예를 들어, 0.18um 프로세스 노드에서 20nm 이상의 폭을 가짐)일 수 있다.
일부 실시예들(예를 들어, 도 2-3, 도 2-4A 및 도 2-1F)에서, 복수의 컨택트(2-114)가 서로 인접하여 위치될 수 있다. 일부 실시예들에서, 컨택트는 적어도 부분적으로 불투명한 재료의 연속 스트립을 포함할 수 있다. 일부 실시예들에서, 컨택트는 벽을 형성할 수 있다(예를 들어, 도 2-4B 내지 도 2-1G). 도 2-1에 도시되지는 않았지만, 픽셀(2-112)은 복수의 금속 층을 포함할 수 있다.
도 2-2A는 일부 실시예들에 따른 광학적 장벽으로서 컨택트들(2-214a-b)을 포함하는 픽셀(2-212)의 개략도이다. 도 2-2B는 일부 실시예들에 따른 픽셀(2-212)을 포함하는 복수의 픽셀을 갖는 통합 디바이스(2-202)의 일부의 평면도이다. 도 2-2A는 도 2-2B에 보여진 바와 같이 픽셀(2-212)의 단면 A-A'를 따라 취해진 것이다. 일부 실시예들에서, 픽셀(2-212)은 예컨대 기판(2-205), 광 검출 영역(PPD), 저장 빈(SD0), 판독 영역(FD), 전송 게이트들(REJ, ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 2-2A 및 도 2-2B에는 또한 별개의 컨택트들일 수 있는 컨택트들(2-214a 및 2-214b)이 도시되어 있다. 예를 들어, 도 2-2B에 도시된 바와 같이, 컨택트들(2-214a, 2-214b)은 픽셀들의 행 또는 열 내의 복수의 픽셀에 걸쳐 연장될 수 있다. 도 2-1과 관련하여 컨택트(2-114)에 대해 설명된 바와 같이, 컨택트들(2-214a 및 2-214b)은 기판(2-205) 또는 광 검출 영역(PPD)과 물리적으로 접촉하지 않고서 금속 층(METAL1)으로부터 기판(2-205)까지 연장될 수 있다. 예를 들어, 유전체 층(도시되지 않음)은 컨택트들(2-214a 및 2-214b)과 기판(2-205) 또는 광 검출 영역(PPD) 사이에 위치될 수 있다. 컨택트들(2-214a 및 2-214b)은 기판(2-205) 또는 광 검출 영역(PPD)으로부터 전기적으로 절연될 수 있다. 일부 실시예들에서, 컨택트들(2-214a 및 2-214b)은 금속(예를 들어, 텅스텐)과 같은 적어도 부분적으로 불투명한 재료를 사용하여 형성될 수 있다.
도 2-2A 및 도 2-2B는 또한 각각 전송 게이트들(ST0 및 TX0) 및 판독 영역(FD)에 전기적으로 결합하도록 구성될 수 있는 컨택트들(2-216a-c)을 보여준다. 도 2-2B에 보여진 바와 같이, 각각의 컨택트(2-216a-c)는 픽셀(2-212) 내에만 위치될 수 있다(예를 들어, 다른 대응하는 컨택트들은 다른 도시된 픽셀들 내에 있음). 또한, 도 2-2A 및 도 2-2B에 보여진 바와 같이, 컨택트들(2-216a-c)은 각각 전송 게이트들(ST0 및 TX0) 및 판독 영역(FD)에 물리적으로 접촉할 수 있다. 예를 들어, 컨택트들(2-216a-b)은 전하 캐리어들이 광 검출 영역(PPD)으로부터 저장 빈(SD0)으로 또는 저장 빈(SD0)으로부터 판독 영역(FD)으로 각각 흐르게 하기 위해 전송 게이트들(ST0 및 TX0)을 바이어싱하기 위한 제어 신호들을 (예를 들어, 제어 회로로부터) 제공하도록 구성될 수 있다. 이 예에서, 컨택트(2-216c)는 판독 영역(FD)으로부터의 전하 캐리어들을 처리를 위해 통합 디바이스의 다른 부분들에 제공하도록 구성될 수 있다. 컨택트(2-214a-b) 및 컨택트(2-216a-c)를 제조하기 위한 기술들은 도 6-1A 내지 도 6-1B, 및 도 6-2A 내지 도 6-2B의 참조를 포함하여 본 명세서에서 추가로 설명된다. 도 2-2에 보여지지는 않지만, 픽셀(2-212)은 복수의 금속 층을 포함할 수 있다.
도 2-3은 일부 실시예들에 따른 광학적 장벽으로서 컨택트(2-314)를 포함하는 픽셀(2-312)의 개략도이며, 여기서 컨택트(2-314)는 전송 게이트(ST0)에 결합된다. 일부 실시예들에서, 픽셀(2-312)은 예컨대 기판(2-305), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 전송 게이트(REJ, ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 픽셀(2-112)와 대조적으로, 컨택트(2-314)는 전송 게이트(ST0) 주위에 적어도 부분적으로 배치된다. 일부 실시예들에서, 컨택트(2-314)는 전송 게이트(ST0)에 전기적으로 결합될 수 있다. 일부 실시예들에서, 컨택트(2-314)는 기판(2-305)의 광 검출 영역(PPD) 및/또는 벌크 반도체 영역으로부터 전기적으로 절연될 수 있다. 픽셀(2-112)과 마찬가지로, 픽셀(2-312)의 컨택트는 불투명 재료 및/또는 금속, 예컨대 텅스텐을 포함할 수 있다. 따라서, 픽셀(2-312)의 컨택트(2-314)는 저장 빈(SD0)에 입사하는 2차 경로 광자의 광학적 제거를 제공할 수 있다. 일부 실시예들에서, 복수의 컨택트(2-314)가 광 검출 영역(PPD)의 대향 측들에 배치될 수 있는데, 예컨대 하나의 컨택트(2-314)는 전송 게이트(ST0)에 결합되고 하나의 컨택트(2-314)는 전송 게이트(REJ)에 결합된다.
도 2-4A는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽(2-414) 및 비아 벽들(2-416a-c)을 포함하는 픽셀(2-412a)의 개략도이다. 도 2-4A에서, 컨택트 벽(2-414)은 전송 게이트들(REJ, ST0)과 금속 층(METAL1) 사이에 배치된다. 도 2-4A에 도시된 바와 같이, 컨택트 벽(2-414)의 제1 부분(2-414a)은 전송 게이트(REJ)로부터 제1 금속 층(METAL1)까지 연장되고, 컨택트 벽(2-414)의 제2 부분(2-414b)은 전송 게이트(ST0)로부터 금속 층(METAL1)까지 연장된다. 추가로, 픽셀(2-412)은 인접한 금속 층들 사이에 제공된 비아 벽들(2-416a, 2-416b, 2-416c)을 포함하며, 여기서 비아 벽(2-416a)은 제4 금속 층(METAL4)으로부터 제3 금속 층(METAL3)으로 연장되고, 비아 벽(2-416b)은 제3 금속 층(METAL3)으로부터 제2 금속 층(METAL2)까지 연장되고, 비아 벽(2-416c)은 제2 금속 층(METAL2)으로부터 제1 금속 층(METAL1)까지 연장된다.
도 2-4B는 일부 실시예들에 따른 광학적 장벽으로서 컨택트 벽(2-414)을 포함하는 픽셀(2-412b)의 사시도이다. 일부 실시예들에서, 픽셀(2-412b)은 예컨대 기판(2-405), 광 검출 영역(PPD), 저장 빈(SD0), 전송 게이트(ST0), 및 금속 층(METAL1 및 METAL2)을 포함하여, 도 2-4A와 관련하여 픽셀(2-412a)에 대해 설명된 방식으로 구성될 수 있다. 픽셀(2-412b)은 금속 층(METAL1)과 전송 게이트(ST0) 사이에 연장된 컨택트들(2-418)을 더 포함한다. 일부 실시예들에서, 컨택트들(2-418)은 금속 층(METAL1)과 전송 게이트(ST0)를 전기적으로 결합하도록 구성될 수 있다. 도 2-4B에 도시된 바와 같이, 컨택트 벽(2-414)은 광 검출 영역(PPD) 주위에 원통형 벽을 형성한다. 따라서, 컨택트 벽(2-414)은 저장 빈(SD0)에 입사하는 2차 경로 광자들 및 광 검출 영역(PPD)의 다른 면들에 배치될 수 있는 저장 빈들에 입사하는 2차 경로 광자들을 차단할 수 있다. 컨택트 벽(2-414)은 원통형 벽이 아니라 직사각형 또는 팔각형 벽을 형성할 수 있음을 이해해야 한다. 또한, 다수의 컨택트 벽(2-414)이 광 검출 영역(PPD) 주위에 배치될 수 있다. 일부 실시예들에서, 픽셀(2-412b)은 금속 층들 1 및 2 및/또는 다른 금속 층들 사이에서 연장된 하나 이상의 비아 벽을 포함할 수 있다.
도 2-4C는 일부 실시예들에 따른 컨택트 벽(2-414), 비아 벽들(2-416a-d), 및 컨택트(418)를 포함하는 픽셀(2-412c)의 사시도이다. 일부 실시예들에서, 픽셀(2-412b)은 예컨대 저장 빈(ST0), 기판(2-405) 및 금속 층들(METAL1-4)을 포함하여 도 2-4A와 관련하여 픽셀(2-412a)에 대해 설명된 방식으로 구성될 수 있다. 도 2-4C에서, 픽셀(2-412)은 기판(2-405)의 벌크 반도체 영역 상에 배치된 유전체 층(2-422)으로부터 금속 층(METAL1)까지 연장된 컨택트 벽(2-414)을 포함한다. 픽셀(2-412)은 도 2-4B와 관련하여 픽셀(2-412b)에 대해 설명된 바와 같이 금속 층들(METAL1-4) 사이에서 연장된 비아 벽(2-416a-d)을 더 포함한다. 도 2-4C에 도시된 바와 같이, 컨택트 벽(2-414) 및 비아 벽들(2-416a-d)은 광 검출 영역(PPD) 주위를 원통형으로 감쌀 수 있다. 또한, 도 2-4C에는 전송 게이트(ST0)과 금속 층(METAL1) 사이에 위치된 컨택트들(2-418)이 보여진다. 일부 실시예들에서, 컨택트들(2-418)은 전송 게이트(ST0)를 금속 층(METAL1)에 전기적으로 결합하도록 구성될 수 있다. 컨택트 벽(2-414) 및/또는 비아 벽들(2-416a-d)은 원통형 벽들이 아니라 직사각형 또는 팔각형 벽들을 형성할 수 있음을 이해해야 한다.
본 명세서에 설명된 컨택트들은 픽셀의 전송 게이트의 위/아래에, 그에 인접하여, 및/또는 그 내부에 위치될 수 있음을 이해해야 한다. 예를 들어, 일부 실시예들에서, 금속은 적어도 일부의 2차 광학적 경로 광자들이 저장 빈들에 도달하는 것을 차단하기 위해 전송 게이트들 내에 위치될 수 있다.
도 2-5는 일부 실시예들에 따른 광학적 장벽으로서 금속 층(METAL0)을 포함하는 픽셀(2-512)의 개략도이다. 일부 실시예들에서, 픽셀(2-512)은 예컨대 기판(2-505), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 전송 게이트들(REJ, ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(2-112)에 대해 설명된 방식으로 구성될 수 있다. 도 2-5에 보여진 바와 같이, 금속 층(METAL0)은 전송 게이트들(ST0 및 TX0) 주위에 배치된다. 일부 실시예들에서, METAL0은 전송 게이트(ST0) 주위에만, 또는 대안적으로는 전송 게이트(TX0) 주위에만 배치될 수 있음을 이해해야 한다.
금속 층(METAL0)은 텅스텐과 같은 임의의 적절한 금속을 포함할 수 있다. 따라서, 금속 층(METAL0)은 적어도 일부의 2차 경로 광자들이 저장 빈(SD0)에 도달하는 것을 차단할 수 있다. 일부 실시예들에서, 금속 층(METAL0)은 전송 게이트(ST0) 및/또는 전송 게이트(TX0) 주위에 부분적으로만 배치될 수 있다. 일부 실시예들에서, 금속 층(METAL0)은 대안적으로 또는 추가적으로 전송 게이트(REJ) 주위에 배치될 수 있다(예를 들어, 도 6-2A 및 도 6-2B에 보여짐). 일부 실시예들에서, METAL0은 예를 들어 결합된 광학적 분리를 제공하기 위해, 컨택트 및/또는 비아에 기계적으로 및/또는 전기적으로 결합될 수 있다. 예를 들어, 컨택트 및/또는 비아는 금속 층(METAL1)으로부터 금속 층(METAL0)까지 연장될 수 있다. 도 2-5에는 보여지지 않지만, 픽셀(2-512)은 복수의 금속 층을 포함할 수 있다.
도 2-6은 일부 실시예들에 따른 광학적 장벽으로서 금속 전송 게이트들(ST0 및 TX0)을 포함하는 픽셀(2-612)의 개략도이다. 일부 실시예들에서, 픽셀(2-612)은 예컨대 기판(2-605), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 전송 게이트들(REJ, ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(2-112)에 대해 설명된 방식으로 구성될 수 있다. 주로 폴리실리콘 전송 게이트들을 사용할 수 있는 도 2-1 내지 도 2-2와 대조적으로, 전송 게이트들(ST0 및 TX0)은 금속으로 구성된다. 예를 들어, 전송 게이트(ST0 및/또는 TX0)는 75% 내지 99% 금속, 또는 99% 내지 100% 금속을 포함할 수 있다. 따라서, 전송 게이트들(ST0 및 TX0)은 2차 경로 광자들이 저장 빈(SD0)에 도달하는 것을 차단하기 위해 적어도 부분적으로 불투명할 수 있다. 일부 실시예들에서, 전송 게이트들(ST0 및 TX0) 중 하나만이 금속을 포함한다는 것을 이해해야 한다. 일부 실시예들에서, 전송 게이트들(ST0 및 TX0)은 상이한 양의 금속을 함유할 수 있다. 도 2-6에 보여지지는 않지만, 픽셀(2-612)은 복수의 금속 층을 포함할 수 있다.
도 2-7은 일부 실시예들에 따른 광학적 장벽으로서 적어도 부분적으로 불투명한 층들(2-714a 및 2-714b)을 포함하는 픽셀(2-712)의 개략도이다. 일부 실시예들에서, 픽셀(2-712)은 예컨대 기판(2-705), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 전송 게이트들(REJ, ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(2-112)에 대해 설명된 방식으로 구성될 수 있다. 도 2-7에서, 전송 게이트(ST0)는 폴리실리콘과 같은 반도체 재료를 포함할 수 있고, 적어도 부분적으로 불투명한 층들(2-714a 및 2-714b)은 티타늄 질화물 및/또는 코발트 실리사이드와 같은 실리사이드 층을 포함할 수 있다. 적어도 부분적으로 불투명한 층(2-714a)은 도 2-7에 보여진 것과 같이 전송 게이트(ST0)를 (예를 들어, 최상부 및 3개의 측면 상에서) 완전히 덮을 수 있고/거나 전송 게이트(ST0)를 (예를 들어, 단일 표면 상에서) 부분적으로 덮을 수 있다. 적어도 부분적으로 불투명한 층(2-714b)은 도 2-7에 보여진 것과 같이 전송 게이트(TX0)를 부분적으로 덮을 수 있고/거나 전송 게이트(TX0)를 완전히 덮을 수 있다. 따라서, 적어도 부분적으로 불투명한 층들(2-714a 및 2-714b)은 적어도 일부의 2차 경로 광자들이 저장 빈(SD0)에 도달하는 것을 차단할 수 있다. 임의의 수의 전송 게이트 표면이 하나 또는 복수의 불투명한 층으로 덮일 수 있음을 이해해야 한다. 일부 실시예들에서, 전송 게이트들(ST0 또는 TX0)만이 적어도 부분적으로 불투명한 층에 의해 덮일 수 있다. 도 2-7에는 보여지지 않지만, 픽셀(2-712)은 복수의 금속 층을 포함할 수 있다.
도 2-8A는 광학적 장벽으로서 기둥 어레이(2-816)를 갖는 픽셀(2-812)의 평면도이다. 도 2-8B는 픽셀(2-812)의 사시도이다. 일부 실시예들에서, 픽셀(2-812)은 예컨대 광 검출 영역(PPD), 기판(2-805), 및 전송 게이트(ST0)를 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 2-8A 및 도 2-8B에서, 기둥 어레이(2-816)의 기둥들은 전송 게이트(ST0) 내에서 주기적 패턴으로 배열된다. 기둥들(2-816)은 광학적으로 투명하거나 불투명한 재료를 포함할 수 있다. 예를 들어, 기둥 어레이(2-816)는 전송 게이트(ST0)의 재료와 비교하여 굴절률의 대비를 제공하도록 구성될 수 있다. 일부 실시예들에서, 기둥 어레이(2-816)는 2차원 포토닉 결정으로서 배열될 수 있으며, 이는 전송 게이트(ST0) 내부에서의 광의 전파를 차단하고 하나 이상의 2차 광학적 경로를 따라 입사하는 광자들을 제거할 수 있다. 또한, 도 2-8A 및 도 2-8B에는, 광 검출 영역(PPD) 주위에 원통형으로 배치된 컨택트 벽(814a), 및 금속 층(도시되지 않음)과 전송 게이트(ST0) 사이에서 연장될 수 있는 컨택트들(2-814b)이 도시된다. 일부 실시예들에서, 컨택트들(2-814b)은 금속 층을 전송 게이트(ST0)에 전기적으로 결합하도록 구성될 수 있다. 일부 실시예들에서, 전송 게이트(ST0) 아래의 기판(2-805)의 벌크 반도체 영역은 전송 게이트(ST0)의 에지에서 회절될 수 있는 광으로 인한 광자들을 차단하도록 구성된 패턴으로 배열된 기둥들의 어레이를 포함할 수 있다. 예를 들어, 회절된 광의 광자들은 2차 광학적 경로를 따라 저장 빈(SD0)을 향해 전파될 수 있다. 일부 실시예들에서, 전송 게이트(ST0)의 에지에서의 인터페이스는 예컨대 암 전류(dark current)를 제한하기 위해 패시베이션 구조를 포함할 수 있다. 임의의 수의 기둥이 사용될 수 있음을 이해해야 한다.
도 2-9A는 일부 실시예들에 따른 광학적 장벽으로서 라인 어레이(2-916)를 갖는 픽셀(2-912)의 평면도이다. 도 2-9B는 일부 실시예들에 따른 픽셀(2-912)의 사시도이다. 일부 실시예들에서, 픽셀(2-912)은 예컨대 광 검출 영역(PPD), 기판(2-905), 및 전송 게이트(ST0)를 포함하여, 도 2-8A 및 도 2-8B과 관련하여 픽셀(2-812)에 대해 설명된 방식으로 구성될 수 있다. 도 2-9A 및 도 2-9B에서, 라인 어레이(2-916)의 라인들은 전송 게이트(ST0) 내에서 주기적 패턴들로 배열된다. 라인 어레이(2-916)는 투명하거나 불투명한 재료를 포함할 수 있고, 전송 게이트(ST0)의 재료와 굴절률의 대비를 생성할 수 있다. 일부 실시예들에서, 라인 어레이(2-916)는 전송 게이트(ST0) 내부에서의 광의 전파를 차단하고 하나 이상의 2차 광학적 경로를 따라 입사하는 광자들을 제거할 수 있는 1차원 포토닉 결정으로 배열될 수 있다. 따라서, 라인 어레이(2-916)는 기둥 어레이(2-816)에 대해 본 명세서에 설명된 바와 같이, 적어도 일부의 2차 경로 광자들이 저장 빈들(SD0 및/또는 SD1)에 도달하는 것을 차단하도록 구성될 수 있다. 또한, 도 2-9A 및 도 2-9B에는, 광 검출 영역(PPD) 주위에 원통형으로 배치된 컨택트 벽(2-914a), 및 금속 층(도시되지 않음)과 전송 게이트(ST0) 사이에서 연장될 수 있는 컨택트들(2-914b)이 도시되어 있다. 일부 실시예들에서, 라인들의 어레이는 도 2-8A와 관련하여 기둥들에 대해 설명된 바와 같이, 전송 게이트(ST0) 아래의 기판(2-905)의 벌크 반도체 영역에 포함될 수 있다. 임의의 수의 라인이 사용될 수 있음을 이해해야 한다.
도 2-10A는 일부 실시예들에 따른 광학적 장벽으로서 광 도파관(2-1014)을 갖는 픽셀(2-1012)의 평면도이다. 도 2-10B는 일부 실시예들에 따른 픽셀(2-1012)의 사시도이다. 일부 실시예들에서, 픽셀(2-1012)은 예컨대 기판(2-1005), 전송 게이트(ST0), 및 금속 층들(METAL1-4)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(2-112)에 대해 설명된 방식으로 구성될 수 있다. 도 2-10A 및 도 2-10B에서, 광 도파관(1014)은 광 검출 영역(PPD)(도시되지 않음) 위에 위치된다. 예를 들어, 광 도파관(1014)은 (예를 들어, 금속 층들(METAL1-4)에 의해 둘러싸인) 애퍼처 내에 위치될 수 있다. 광 도파관(1014)은 주변 유전체에 비해 더 높은(또는 더 낮은) 굴절률을 가질 수 있다. 결과적으로, 광 도파관(1014)은 광 검출 영역(PPD)으로 광을 지향시키고 저장 빈들(SD0 및/또는 SD1)(도시되지 않음)을 향해 전파하는 2차 광학적 경로 광자들의 수를 감소시킬 수 있다. 따라서, 광 도파관(1014)은 적어도 일부의 2차 광학적 경로 광자들이 픽셀(2-1012)의 저장 빈들에 도달하는 것을 차단할 수 있다. 일부 실시예들에서, 광 도파관(1014)은 광 검출 영역(PPD)의 표면으로부터 금속 층(예를 들어, METAL4)까지 연장하는 원통형 기하구조를 가질 수 있다. 일부 실시예들에서, 광 도파관(1014)은 타원형 단면을 가질 수 있고/있거나 픽셀(2-1012)의 높이와 상이한 높이를 가질 수 있다. 예를 들어, 직사각형 단면을 갖는 것과 같은 임의의 형태의 광 도파관이 사용될 수 있음을 이해해야 한다.
도 2-10C는 일부 실시예들에 따른 픽셀(2-1012)의 저장 빈(예를 들어, SD0 및/또는 SD1)과 광 검출 영역(PPD) 사이의 분리율 대 광 도파관(1014)의 굴절률의 그래프(2-1000)이다. 도 2-10C에 보여진 바와 같이, 광 도파관(1014)의 굴절률이 1.75 내지 1.9 또는 1.95일 때, 10,000보다 높은 분리율이 달성될 수 있다.
Ⅳ. 전기적 제거를 위한 기술들
본 명세서에 설명되는 바와 같이, 본 발명자들은 2차 전기적 경로 전하 캐리어들이 저장 빈(들)에 도달하고 신호 품질에 영향을 미치는 것을 제거하기 위한 기술들을 개발했다. 여기에 설명된 기술들은 저장 빈(들)에 대해 2차 전기적 경로 전하 캐리어들의 감쇠를 증가시키고 인력(attraction)을 감소시키기 위해, 픽셀 내에 하나 이상의 반도체 웰 또는 장벽을 구현하는 것, 및/또는 저장 빈(들)을 크기조정 및/또는 재성형하는 것을 포함한다. 여기에 설명된 임의의 또는 각각의 픽셀은 통합 디바이스(예를 들어, 통합 디바이스(102))에 포함될 수 있다. 2차 전기적 경로 제거를 위한 기술들은 2차 광학적 경로 제거에도 유용할 수 있음을 이해해야 한다.
도 3-1은 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 웰(W)을 포함하는 픽셀(3-112)의 개략도이다. 일부 실시예들에서, 픽셀(3-112)은 예컨대 기판(3-105), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 및 전송 게이트들(REJ, ST0 및 TX0)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-1에서, 도핑된 반도체 웰(W)은 저장 빈(SD0) 아래에 위치된다. 일부 실시예들에서, 도핑된 반도체 웰(W)은 광 검출 영역(PPD) 및 저장 빈(SD0)과 동일한 전도형을 가질 수 있다. 예를 들어, 광 검출 영역(PPD), 저장 빈(SD0) 및 도핑된 반도체 웰(W)은 n-도핑될 수 있다. 이 예에서, 기판(3-105)은 약하게 p-도핑될 수 있다. 저장 빈(SD0) 아래에 위치된 원하지 않는 전하 캐리어들은 저장 빈(SD0)보다 도핑된 반도체 웰(W)의 도핑 농도에 의해 제공되는 전기장에 더 끌릴 수 있고, 그 결과 2차 전기적 경로들을 따라 저장 빈(SD0)에 들어가는 원하지 않는 전하 캐리어들이 더 적다. 도핑된 반도체 웰(W)이 전송 게이트(ST0)로부터 저장 빈(SD0)의 반대 측에 위치될 때, 도핑된 반도체 웰(W)은 저장 빈(SD0) 아래에 있는 것으로 간주된다는 것을 이해해야 한다. 또한, 복수의 저장 빈을 갖는 실시예들에서, 도핑된 반도체 웰은 각각의 저장 빈 아래에, 또는 저장 빈들 중 일부 아래에 위치될 수 있다. 일부 실시예들에서, 단일 도핑된 반도체 웰은 복수의 저장 빈 아래에 위치될 수 있다. 일부 실시예들에서, 기판(3-105)은 약하게 n-도핑될 수 있고, 광 검출 영역(PPD), 저장 빈(SD0), 및 도핑된 반도체 웰(W)은 p-도핑될 수 있다. 도 3-1에 보여진 바와 같이, 픽셀(3-112)은 하나 이상의 금속 층을 포함할 수 있다.
도 3-2는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽(B)을 포함하는 픽셀(3-212)의 개략도이다. 일부 실시예들에서, 픽셀(3-212)은 예컨대 기판(3-205), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0), 판독 영역(FD), 및 전송 게이트들(REJ, ST0 및 TX0)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-2에서, 도핑된 반도체 장벽(B)은 저장 빈(SD0) 아래에 위치된다. 일부 실시예들에서, 도핑된 반도체 장벽은 광 검출 영역(PPD) 및 저장 빈(SD0)과 상이한 전도형을 가질 수 있다. 예를 들어, 광 검출 영역(PPD) 및 저장 빈(SD0)은 n-도핑될 수 있고, 도핑된 반도체 장벽(B)은 p-도핑될 수 있다. 이 예에서, 기판(3-205)은 약하게 p-도핑될 수 있다. 일부 실시예들에서, 도핑된 반도체 장벽(B)은 저장 빈(SD0) 및/또는 도핑된 반도체 장벽(B) 주위에 위치된 기판(3-205)의 벌크 반도체 영역들과 비교하여 높은 도핑 농도를 가질 수 있다. 장벽(B)이 도핑된 반도체 장벽(B)의 도핑 농도에 의해 제공되는 전기장으로 인한 전하 캐리어들의 경로 내에 위치될 때, 원하지 않는 광 전자들이 저장 빈(SD0)에 도달하는 것이 차단될 수 있고, 그 결과 2차 전기적 경로들을 따라 저장 빈(SD0)에 들어가는 원하지 않는 전하 캐리어들이 더 적어진다. 반도체 웰(W)에 대해 설명된 바와 같이, 도핑된 반도체 장벽(B)이 전송 게이트(ST0)로부터 저장 빈(SD0)의 반대 측에 위치될 때, 도핑된 반도체 장벽(B)은 저장 빈(SD0) 아래에 있는 것으로 간주됨을 이해해야 한다. 또한, 복수의 저장 빈을 갖는 실시예들에서, 도핑된 반도체 장벽은 각각의 저장 빈 아래에 또는 저장 빈들 중 일부 아래에 위치될 수 있다. 일부 실시예들에서, 단일 도핑된 반도체 장벽이 복수의 저장 빈 아래에 위치될 수 있다. 일부 실시예들에서, 기판(3-205)은 약하게 n-도핑될 수 있고, 광 검출 영역(PPD) 및 저장 빈(SD0)은 p-도핑될 수 있고, 도핑된 반도체 장벽(B)은 n-도핑될 수 있다. 도 3-2에는 도시되지 않지만, 픽셀(3-212)은 하나 이상의 금속 층을 포함할 수 있다.
도 3-3A는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 웰들(W0 및 W1)을 포함하는 픽셀(3-312a)의 평면도이다. 일부 실시예들에서, 픽셀(3-312a)은 예컨대 광 검출 영역(PPD) 및 저장 빈들(SD0 및 SD1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-3A에서, 도핑된 반도체 웰(W0)은 저장 빈(SD0)에 인접하여 위치되고, 도핑된 반도체 웰(W1)은 저장 빈(SD1)에 인접하여 위치된다. 도핑된 반도체 웰들(W0 및 W1)은, 웰들(W0 및 W1)이 저장 빈들(SD0 및/또는 SD1) 아래에 위치되는 것이 아니라, 또는 그와 같이 위치되는 것에 더하여, 저장 빈들(SD0 및 SD1)에 인접하여 위치될 수 있다는 점을 제외하고는, 도 3-1과 관련하여 도핑된 반도체 웰(W)에 대해 설명된 방식으로 구성될 수 있다. 예를 들어, 도핑된 반도체 웰들(W0 및 W1)은 저장 빈(SD0)으로부터 저장 빈(SD1)으로의 2차 경로들을 따른 원하지 않는 전하 캐리어들을 끌어당기도록 구성될 수 있다. 따라서, 더 적은 수의 원하지 않는 전하 캐리어들이 인접 측들로부터 저장 빈들(SD0 및 SD1)에 들어갈 수 있다. 도핑된 반도체 웰들(W0 및/또는 W1)은 단일 저장 빈만을 갖는 픽셀들에 포함될 수 있다는 것을 이해해야 한다.
도 3-3B는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 웰들(W01, W02, W11, 및 W12)을 포함하는 픽셀(3-312b)의 평면도이다. 일부 실시예들에서, 픽셀(3-312b)은 예컨대 광 검출 영역(PPD) 및 저장 빈들(SD0 및 SD1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-3B에서, 도핑된 반도체 웰들(W01 및 W02)은 저장 빈(SD0)에 인접하여 위치되고, 도핑된 반도체 웰들(W11 및 W12)은 저장 빈(SD1)에 인접하여 위치된다. 도핑된 반도체 웰들(W01, W02, W11, 및 W12)은, 웰들(W01, W02, W11, 및 W12)이 각각의 저장 빈(SD0, 및 SD1)의 복수의 측에 위치될 수 있다는 점을 제외하고는, 도 3-3A와 관련하여 도핑된 반도체 웰들(W0 및 W1)에 대해 설명된 방식으로 구성될 수 있다. 예를 들어, 도핑된 반도체 웰들(W01, W02, W11, 및 W12)은 저장 빈들(SD0 및 SD1)에 입사하는 원하지 않는 전하 캐리어들을 복수의 측으로부터 끌어당길 수 있다. 따라서, 더 적은 수의 원하지 않는 전하 캐리어들이 인접 측들로부터 저장 빈(SD0, SD1)으로 들어갈 수 있다. 도핑된 반도체 웰들(W01, W02, W11, 및/또는 W12)은 단일 저장 빈만을 갖는 픽셀들에 포함될 수 있음을 이해해야 한다.
도 3-4A는 일부 실시예들에 따라 전기적 장벽으로서 도핑된 반도체 장벽들(B0 및 B1)을 포함하는 픽셀(3-412a)의 평면도이다. 일부 실시예들에서, 픽셀(3-412a)은 예컨대 광 검출 영역(PPD) 및 저장 빈들(SD0 및 SD1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-4A에서, 도핑된 반도체 장벽(B0)은 저장 빈(SD0)에 인접하여 위치되고, 도핑된 반도체 장벽(B1)은 저장 빈(B1)에 인접하여 위치된다. 도핑된 반도체 장벽들(B0 및 B1)은, 장벽들(B0 및 B1)이 저장 빈들(SD0 및/또는 SD1) 아래에 위치되는 것이 아니라, 또는 그와 같이 위치되는 것에 더하여, 저장 빈들(SD0 및 SD1)에 인접하여 위치될 수 있다는 점을 제외하고는, 도 3-2와 관련하여 도핑된 반도체 장벽(B)에 대해 설명된 방식으로 구성될 수 있다. 예를 들어, 도핑된 반도체 장벽들(B0 및 B1)은 저장 빈(SD0)으로부터 저장 빈(SD1)으로의 2차 경로들을 따르는 원하지 않는 전하 캐리어들을 차단하도록 구성될 수 있다. 따라서, 더 적은 수의 원하지 않는 전하 캐리어들이 인접 측들로부터 저장 빈들(SD0 및 SD1)에 들어갈 수 있다. 도핑된 반도체 장벽들(B0 및/또는 B1)은 단일 저장 빈만을 갖는 픽셀들에 포함될 수 있음을 이해해야 한다.
도 3-4B는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽들(B01, B02, B11, 및 B12)을 포함하는 픽셀(3-142b)의 평면도이다. 일부 실시예들에서, 픽셀(3-412b)은 예컨대 광 검출 영역(PPD) 및 저장 빈들(SD0 및 SD1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-4B에서, 도핑된 반도체 장벽들(B01 및 B02)은 저장 빈(SD0)에 인접하여 위치되고, 도핑된 반도체 장벽들(B11 및 B12)은 저장 빈(SD1)에 인접하여 위치된다. 도핑된 반도체 장벽들(B01, B02, B11, 및 B12)은, 도핑된 반도체 장벽들(B01, B02, B11, 및 B12)이 각각의 저장 빈(SD0, SD1)의 복수의 측에 위치될 수 있다는 점을 제외하고는, 도 3-4A와 관련하여 도핑된 반도체 장벽들(B0 및 B1)에 대해 설명된 방식으로 구성될 수 있다. 예를 들어, 도핑된 반도체 장벽들(B01, B02, B11, 및 B12)은 복수의 측으로부터 저장 빈들(SD0 및 SD1)에 입사하는 원하지 않는 전하 캐리어들을 차단할 수 있다. 따라서, 더 적은 수의 원하지 않는 전하 캐리어들이 인접 측들로부터 저장 빈들(SD0 및 SD1)에 들어갈 수 있다. 도핑된 반도체 장벽들(B01, B02, B11, 및 B12)은 단일 저장 빈만을 갖는 픽셀들에 포함될 수 있음을 이해해야 한다.
광학적 및 전기적 제거 기술들은 도 3-5에 보여진 것과 같이 단독으로 또는 조합하여 구현될 수 있음을 이해해야 한다.
도 3-5는 일부 실시예들에 따른 전기적 장벽으로서 도핑된 반도체 장벽(B)을 포함하는 픽셀(3-512)의 개략도이다. 일부 실시예들에서, 픽셀(3-512)은 예컨대 기판(3-505), 광 검출 영역(PPD), 저장 빈(SD0), 판독 영역(FD), 전송 게이트들(ST0 및 TX0), 및 금속 층(METAL1)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 3-5에는 각각 도 2-2A 및 도 2-2B와 관련하여 컨택트 벽들(2-214a-b) 및 컨택트들(2-216a-c)에 대해 설명된 방식으로 구성될 수 있는 컨택트 벽들(3-514a 및 3-514b) 및 컨택트들(3-516a-c)이 보여진다. 일부 실시예들에서, 도핑된 반도체 장벽(B)은 도 3-2와 관련하여 설명된 방식으로 구성될 수 있다. 금속 층(METAL1)만이 도시되어 있지만, 픽셀(3-512)은 복수의 금속 층을 포함할 수 있음을 이해해야 한다.
본 발명자들은 또한 2차 광학적 경로 광자들 및/또는 2차 전기적 경로(예를 들어, 잡음) 전하 캐리어들이 저장 빈들에 도달하는 것을 방해하기 위해 광 검출 영역에 대해 저장 빈들을 구성하는 기술들을 개발했다. 저장 빈들은 이러한 방해를 수행하도록 성형될 수 있고/있거나 그러한 방해를 수행하기 위해 광 검출 영역에 대해 위치될 수 있다. 일부 실시예들에서, 저장 빈들은 저장 빈들로 가는 도중에 마주치는 전위 장벽 전하 캐리어를 증가시키도록 위치될 수 있다. 예를 들어, 본 발명자들은 저장 빈들을 광 검출 영역으로부터 더 멀리 위치시킴으로써, 형광 방출 전하 캐리어들에 대해 허용가능하지만 잡음 전하 캐리어들을 방해하기에 충분한 레벨로 전위 장벽이 증가될 수 있다는 것을 인식했다. 일부 실시예들에서, 원하는 전하 캐리어들에 대한 1차 전기적 경로는 광 검출 영역으로부터 저장 빈들까지 직선일 수 있는 반면, 원하지 않는 전하 캐리어들에 대한 2차 전기적 경로들은 1차 경로에 인접한 및/또는 그 아래의 벌크 반도체 영역으로부터 대각선들일 수 있다. 따라서, 2차 전기적 경로들은 1차 전기적 경로보다 길 수 있고, 그에 의해, 저장 빈들을 광 검출 영역으로부터 더 멀리 위치시키는 것은 1차 전기적 경로보다 2차 전기적 경로의 더 많은 감쇠를 초래하게 된다. 따라서, 원하는 전하 캐리어들을 상실하는 일 없이, 원하지 않는 전하 캐리어들이 감쇠될 수 있다. 더욱이, 일부 실시예들에서, 샘플로부터 광 검출 영역까지의 1차 광학적 경로는 직선일 수 있는 반면, 저장 빈들까지의 2차 광학적 경로들은 1차 광학적 경로보다 긴 대각선 경로들일 수 있다. 따라서, 저장 빈들을 광 검출 영역으로부터 더 멀리 위치시키는 것은, 예를 들어 경로 방해 및/또는 감쇠로 인해, 더 적은 수의 2차 광학적 경로 광자들이 저장 빈들에 도달하게 할 수 있다. 따라서, 여기에 설명된 일부 기술들은 광학적 제거 단독 또는 전기적 제거 단독이 아니라, 광학적 및 전기적 2차 경로 제거 둘 다를 제공할 수 있다. 일부 실시예들에서, 저장 빈들의 도핑 농도는 잡음 전하 캐리어들이 저장 빈들에 도달하는 것을 방해하도록 구성될 수 있다. 예를 들어, 본 발명자들은 저장 빈들을 향한 잡음 전하 캐리어들의 인력을 감소시키기 위해 저장 빈들의 도핑 농도가 감소될 수 있음을 인식했다.
도 4-1은 일부 실시예들에 따른, 전위 대 2개의 픽셀의 부분들 내에서의 위치지정의 그래프(4-100)이며, 여기서 제1 곡선(4-102)은 제1 픽셀의 부분 내의 전위이고, 제2 곡선(4-104)은 제2 픽셀의 부분 내의 전위이다. 도 4-1에 보여진 바와 같이, 제1 곡선(4-102)은 저장 빈(SD0a) 및 광 검출 영역(PPD)을 갖는 픽셀의 전위를 보여준다. 광 검출 영역(PPD) 및 저장 빈(SD0a)의 도핑 프로파일들은 제1 곡선(4-102)의 위로 오목한 영역들(concave-up regions)을 야기하도록 구성될 수 있다. 예를 들어, 광 검출 영역(PPD) 및 저장 빈(SD0)은 픽셀 기판의 주변 벌크 영역들과 반대되는 전도형들 및 비교적 높은 도핑 농도들을 가질 수 있다. 도 4-1에서, 전위 장벽(La)은 광 검출 영역(PPD)과 저장 빈(SD0a) 사이에 위치되며, 이는 제1 곡선(4-102)의 아래로 오목한 영역(concave-down region)으로 보여진다. 일부 실시예들에서, 전위 장벽(La)은 저장 빈(SD0a)과 전위 장벽(La)이 배치된 픽셀 영역 사이의 도핑 농도의 차이에 의해 생성될 수 있다. 제2 곡선(4-104)은 저장 빈(SD0b) 및 광 검출 영역(PPD)을 갖는 픽셀의 전위를 보여준다. 광 검출 영역(PPD) 및 저장 빈(SD0b)의 도핑 프로파일은 제2 곡선(4-104)의 위로 오목한 영역들을 야기하도록 구성될 수 있다. 예를 들어, 광 검출 영역(PPD) 및 저장 빈(SD0b)은 픽셀 기판의 주변 벌크 영역들과 반대되는 전도형들 및 비교적 높은 도핑 농도들을 가질 수 있다. 도 4-1에서, 전위 장벽(Lb)은 광 검출 영역(PPD)과 저장 빈(SD0b) 사이에 위치되며, 이는 제2 곡선(4-102)의 아래로 오목한 영역들로 보여진다. 일부 실시예들에서, 전위 장벽(Lb)은 전위 장벽(Lb)이 배치된 픽셀 영역과 저장 빈(SD0b) 사이의 도핑 농도의 차이에 의해 생성될 수 있다.
도 4-1에서, 광 검출 영역(PPD)은 픽셀들 둘 다에서 거의 동일한 위치에 위치되는 반면, 저장 빈(SD0b)은 저장 빈(SD0a)보다 광 검출 영역(PPD)으로부터 더 멀리 이격된다. 광 검출 영역(PPD)과 저장 빈들(SD0a 및 SD0b) 사이의 간격들은 도 4-2에 보여진다.
도 4-2는 일부 실시예들에 따른 도 4-1의 픽셀들에 대한, 상대적 분리 대 저장 빈과 광 검출 영역의 간격의 그래프(4-200)이다. 도 4-1 및 도 4-2에 보여진 바와 같이, 저장 빈(SD0b)은 저장 빈(SD0a)보다 광 검출 영역(PPD)으로부터 더 멀리 위치된다. 도 4-2에서, 저장 빈(SD0a)은 광 검출(PPD)로부터 1.5 내지 2 미크론 이격되고, 저장 빈(SD0b)은 광 검출 영역(PPD)으로부터 2.25 내지 2.5 미크론 이격된다. 일부 실시예들에서, 광 검출 영역(PPD)으로부터 저장 빈(SD0b)까지의 간격을 저장 빈(SD0a)까지의 간격보다 크게 하면, 전위 장벽(Lb)가 생성되고, 이는 광 검출 영역(PPD)으로부터 저장 빈(SD0b)로 더 적은 수의 2차 전기적 경로 전하 캐리어들을 끌어당기도록 구성될 수 있다. 더욱이, 저장 빈(SD0b)은 저장 빈(SD0a)보다 광 검출 영역(PPD)으로부터 더 멀리 위치될 수 있기 때문에, 벌크 반도체 영역 내부에서 전파하는 2차 전기적 경로 전하 캐리어들은 저장 빈(SD0a)에 도달하는 것보다 저장 빈(SD0b)에 도달하기 위해 더 멀리 이동할 수 있다. 결과적으로, 벌크 반도체 영역에서의 그러한 전하 캐리어들에 대한 (예를 들어, 감쇠로 인한) 손실은 더 높을 수 있고, 그에 의해, 저장 빈(SD0b)에 도달하는 전하 캐리어들의 수를 감소시킬 수 있다. 마찬가지로, 벌크 반도체 영역과 제1 금속 층 사이의 공간에서 전파하는 2차 광학적 경로 광자들에 대해, 저장 빈(SD0b)에 도달하기 위한 거리의 증가는 2차 광학적 경로를 따른 더 높은 흡수를 초래하고, 그에 의해 더 적은 수의 2차 광학적 경로로 광자들이 저장 빈(SD0b)에 도달할 수 있다. 도 4-2에 보여진 거리는 예시적이며 다른 거리들이 구현될 수 있음을 이해해야 한다.
도 4-3은 일부 실시예들에 따른 감소된 깊이를 갖는 저장 빈(SD0c)을 갖는 픽셀(4-312)의 개략도이다. 일부 실시예들에서, 픽셀(3-212)은 예컨대 기판(4-305), 광 검출 영역(PPD), 드레인(D), 저장 빈(SD0c), 판독 영역(FD), 및 전송 게이트들(REJ, ST0 및 TX0)을 포함하여, 도 1-1A 내지 도 1-1D와 관련하여 픽셀(1-112)에 대해 설명된 방식으로 구성될 수 있다. 도 4-3에서, 도핑된 반도체 영역(S)은 저장 빈(SD0c) 아래에 위치된다. 일부 실시예들에서, 도핑된 반도체 영역(S)은 광 검출 영역(PPD) 및 저장 빈(SD0c)과 반대 전도형을 가질 수 있다. 예를 들어, 광 검출 영역(PPD) 및 저장 빈(SD0c)은 n-도핑된 영역들일 수 있고, 도핑된 반도체 영역(S)은 p-도핑된 영역일 수 있으며, 그에 의해, 저장 빈(SD0c)은 도핑된 반도체 영역(S)이 없는 경우보다 전송 게이트(ST0)에 대해 더 얕은 깊이를 갖는다. 이 예에서, 기판(4-305)은 약하게 p-도핑될 수 있다. 저장 빈(SD0c)과 도핑된 반도체 영역(S) 사이의 전위차는 저장 빈(SD0c)에 입사하는 2차 전기적 경로 전하 캐리어들 및/또는 2차 광학적 경로 광자들에 대한 장벽을 생성할 수 있다. 따라서, 더 적은 수의 원하지 않는 전하 캐리어들이 저장 빈(SD0c)에서 생성될 수 있고/있거나 더 적은 수의 2차 광학적 경로 광자들이 저장 빈(SD0c)에 도달할 수 있다. 일부 실시예들에서, n-도핑된 반도체 영역은 원하지 않는 전하 캐리어들을 저장 빈(SD0c)으로부터 멀리 끌어당기기 위해 반도체 영역(S) 아래에 위치될 수 있고, 그 결과 2차 전기적 경로를 따라 저장 빈(SD0c)에 도달하는 전하 캐리어들의 수가 더 적어진다. 일부 실시예들에서, 광 검출 영역(PPD) 및 저장 빈(SD0c)은 p-도핑될 수 있고, 도핑된 반도체 영역(S)은 n-도핑될 수 있으며, 기판(4-305)은 약하게 n-도핑될 수 있음을 이해해야 한다. 도 4-3에는 보여지지 않지만, 픽셀(4-312)은 하나 이상의 금속 층을 포함할 수 있다.
도 4-4는 일부 실시예들에 따른 2개의 픽셀에서의 전위 대 깊이의 그래프(4-400)이며, 여기서 제1 곡선(4-402)은 도핑된 반도체 영역(S)이 없는 픽셀의 전위이고, 제2 곡선(4-404)은 도핑된 반도체 영역(S)을 포함하는 픽셀(4-312)의 전위이다. 제1 픽셀의 저장 빈(SD0a) 및 픽셀(4-312)의 저장 빈(SD0c)은 제1 및 제2 곡선들(4-402 및 4-404)의 위로 오목한 영역들에 의해 표시된다. 도 4-4에 보여진 바와 같이, 저장 빈(SD0c)의 깊이는 저장 빈(SD0a)의 깊이보다 작다. 따라서, 아래로부터(예를 들어, 광 검출 영역(PPD)의 바닥으로부터 대각선 등으로) 저장 빈(SD0c)에 입사하는 2차 전하 캐리어들은 저장 빈(SD0a)에 도달하는 것보다 저장 빈(SD0c)에 도달하기 위해 더 긴 거리를 횡단해야 할 수 있다. 도 4-4에서, 도핑된 반도체 영역(S)은 동일한 깊이에 위치된 저장 빈(SD0a)의 부분보다 더 높은 전위를 갖는 저장 빈(SD0c)의 깊은 측 숄더(deep-side shoulder)에 의해 표시된다.
Ⅴ. 제조 방법들
본 발명자들은 또한 본 명세서에 추가로 설명되는 바와 같이 통합 디바이스들을 제조하기 위한 기술들을 개발했다. 명시된 경우 외에, 전형적인 상보적 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 프로세스가 디바이스를 생산하기 위해 사용될 수 있음을 이해해야 한다.
도 6-1A 내지 도 6-1E는 일부 실시예들에 따른 도 2-2A 및 도 2-2B의 픽셀(2-212)의 컨택트들(2-214a-b 및 2-216a-c)을 구성하기 위한 예시적인 방법의 단계들(6-150 내지 6-160)의 도면이다. 도 6-1A 내지 도 6-1E에서, 픽셀(2-212)의 컨택트(2-214a 또는 2-214b)일 수 있는 컨택트(6-114), 및 픽셀(2-212)의 컨택트들(2-216a, 2-216b 또는 2-216c)일 수 있는 컨택트(6-116)는 각각 기판(6-105)의 벌크 반도체 영역에 퇴적된다. 도 6-1A에 보여진 단계(6-152)에서, 벌크 반도체 영역은 그 위에 컨택트 에칭 정지 층(contact etch stop layer)(CESL)일 수 있는 다층 유전체 필름 스택(6-172), 및 층간 유전체(inter-layer dielectric)(ILD) 층(6-174)을 갖는다. 예를 들어, 기판(6-105)의 벌크 반도체 영역은 약하게 도핑된 실리콘을 포함할 수 있고, 유전체 필름 스택(6-172)은 실리콘 산화물(SiO2) 및/또는 실리콘 산화질화물(SiON)을 포함할 수 있다. 도 6-1B에 보여진 단계(6-154)에서, ILD 층(6-174) 및 유전체 필름 스택(6-172)의 제1 부분(6-176a)은 제거(예를 들어, 에칭)될 수 있고, 그에 의해, 유전체 필름 스택(6-172)의 적어도 일부가 기판(6-105)의 벌크 반도체 영역의 최상부에 남게 된다. 도 6-1C에 도시된 단계(6-156)에서, 단계(6-154) 동안 제1 부분(6-176a)이 제거된 위치 위에 포토레지스트(PR) 층(6-178)이 배치될 수 있고, 유전체 필름 스택(6-172) 및 ILD 층(6-174)의 제2 부분(6-176b)은 후속하여 더 제거(예를 들어, 에칭)될 수 있다. 제2 부분(6-176b)을 제거하는 것은 기판(6-105)의 벌크 반도체 영역이 노출되도록 유전체 필름 스택(6-172)의 산화물 층(6-172a)을 모두 제거하는 것을 포함할 수 있다. 도 6-1D에 보여진 단계(6-158)에서, PR 층(6-178)이 제거될 수 있다. 도 6-1E에 보여진 단계(6-160)에서, 각각 컨택트들(6-114 및 6-116)을 형성하기 위해 제1 부분(6-176a) 및 제2 부분(6-176b)이 제거된 위치들 각각에 전도성 금속이 퇴적될 수 있다. 예를 들어, 각각의 컨택트(6-114 및 6-116)는 텅스텐, 티타늄, 티타늄 질화물, 알루미늄, 알루미늄/구리, 니켈, 또는 이들의 계층화된 조합과 같은 금속을 포함할 수 있다. 제1 부분(6-176a)이 제거된 제1 위치는 컨택트(6-114)와 기판(6-105)의 벌크 반도체 영역 사이의 유전체 필름 스택(6-172)의 적어도 일부를 포함하기 때문에, 컨택트(6-114)는 기판(6-105)의 벌크 반도체 영역으로부터 전기적으로 절연될 수 있다. 대조적으로, 제2 부분(6-176b)이 제거된 제2 위치에서는 기판(6-105)의 벌크 반도체 영역이 노출되기 때문에, 컨택트(6-116)는 아래의 기판(6-105)의 벌크 반도체 영역에 전기적으로 결합될 수 있다.
도 6-1A 내지 도 6-1E와 관련하여 설명된 에칭 및 금속 퇴적 단계들은 임의의 순서로 수행될 수 있음을 이해해야 한다. 다양한 실시예들에 따라, 예를 들어, 컨택트(6-116)를 에칭하고 퇴적하는 것은 컨택트(6-114)를 에칭하고 퇴적하기 전에 수행될 수 있고, 컨택트(6-116)를 위한 공간을 에칭하는 것은 컨택트(6-114)를 위한 공간을 에칭하기 전에 수행될 수 있고/거나, 컨택트(6-116)를 퇴적하는 것은 컨택트(6-114)를 퇴적하기 전에 수행될 수 있다. 일부 실시예들에서, 컨택트들(6-114 및 6-116)은 상이한 단계들에서 퇴적될 수 있다. 일부 실시예들에서, 컨택트(6-114)는 적어도 부분적으로 불투명한 재료 및/또는 전기 절연 재료를 사용하여 형성될 수 있다.
도 6-2A 내지 도 6-2E는 일부 실시예들에 따른 도 2-2A 및 도 2-2B의 픽셀(2-212)의 컨택트들(2-214a-b 및 2-216a-c)을 구성하기 위한 대안적인 예시적인 방법의 단계들(6-252 내지 2-260)의 도면들이다. 각각 도 6-2A 및 도 6-2B에 보여진 단계들(6-252 및 6-254)에서, 기판(6-205)의 벌크 반도체 영역은 유전체 스택(6-272) 및 ILD 층(6-274)을 포함하며, 이는 도 6-1A와 관련하여 기판(6-105), 유전체 스택(6-172), 및 ILD 층(2-174)에 대해 설명된 방식으로 구성될 수 있다. 일부 실시예들에서, 단계들(6-252 및 6-254)은 제1 부분(6-276a)이 유전체 스택(6-272) 및 ILD 층(6-274)으로부터 제거된 상태에서, 각각 도 6-1A 및 도 6-1B와 관련하여 단계들(6-152 및 6-154)에 대해 설명된 방식으로 수행될 수 있다. 그러나, 도 6-2C에 보여진 단계(6-256)에서, 컨택트(6-214)는 단계(6-154b)에서 제1 부분(6-276a)이 제거된 위치에 퇴적될 수 있다. 일부 실시예들에서, 컨택트(6-214)는 금속을 포함할 수 있다. 대안적으로 또는 추가적으로, 컨택트(6-214)는 광학적으로 불투명한 재료를 포함할 수 있다. 예를 들어, 컨택트(6-214)는 전기 전도성이 아닐 수 있다. 일부 실시예들에서, 컨택트(6-214)의 최상부 표면이 연마될 수 있다. 또한, 단계(6-256)에서, 도 6-2D에 도시된 PR 층(6-278)을 수용하기 위해 추가 유전체 층(예를 들어, 희생 층)(6-280)이 컨택트(6-214)의 최상부 상에(예를 들어, 연마된 표면 상에) 퇴적될 수 있다. 도 6-2D에 보여진 단계(6-258)에서, PR 층(6-278)은 ILD 층(6-274) 및 유전체 필름 스택(6-272)의 제2 부분(6-276b)을 제거(예를 들어, 에칭)하기 위해 배치되고 패터닝될 수 있다. 기판(6-205)의 벌크 반도체 영역은 기판(6-205)의 벌크 반도체 영역과의 전기적 결합을 가능하게 하기 위해 ILD 층(6-274) 및 유전체 필름 스택(6-272)의 제2 부분(6-287b)을 제거할 때 노출될 수 있다. 도 6-2E에 보여진 단계(6-160)에서, PR 층(6-278)이 제거될 수 있고, 제2 부분(6-176b)이 제거된 위치에서 컨택트(6-216)가 퇴적될 수 있다. 따라서, 컨택트(6-216)는 기판(6-205)의 벌크 반도체 영역에 전기적으로 결합될 수 있다.
도 6-2A 내지 도 6-2E와 관련하여 설명된 에칭 및 금속 퇴적 단계들은 임의의 순서로 수행될 수 있음을 이해해야 한다. 다양한 실시예들에 따라, 예를 들어, 컨택트(6-216)를 에칭 및 퇴적하는 것은 컨택트(6-214)를 에칭 및 퇴적하기 전에 수행될 수 있고, 컨택트(6-216)를 위한 공간을 에칭하는 것은 컨택트(6-214)를 위한 공간을 에칭하기 전에 수행될 수 있고/거나, 컨택트(6-216)를 퇴적하는 것은 컨택트(6-214)를 퇴적하기 전에 수행될 수 있다.
도 6-3A 내지 도 6-3D는 일부 실시예들에 따른 도 2-5의 픽셀(2-512)의 금속 층(METAL0)을 구성하기 위한 예시적인 방법의 도면들이다. 도 6-3A에 보여진 단계(6-352)에서, 전송 게이트들(TX, ST0, 및 REJ)은 도 6-1A에 관련하여 유전체 필름 스택(6-172) 및 ILD 층(6-174)에 대해 설명된 방식으로 구성될 수 있는 유전체 필름 스택(6-372) 및 ILD 층(6-374)을 그 위에 갖는다. 예를 들어, 유전체 필름 스택은 실리콘 산화물 및 SiON을 포함할 수 있다. 도 6-3B에 보여진 단계(6-354)에서, ILD(6-374)의 제1 부분이 제거(예를 들어, 에칭)될 수 있다. 예를 들어, 제1 부분(6-376a)은 전송 게이트들(TX 및 ST0) 위에 위치될 수 있다. 도 6-3C에 보여진 단계(6-356)에서, 금속 층(METAL0)은 ILD 층(6-374)의 제1 부분(6-376a)이 제거된 위치에 퇴적될 수 있다. 도 6-3D에 보여진 단계(6-358)에서, ILD 층(6-374)의 제2 부분(6-376b)이 제거될 수 있고, 컨택트(6-316)가 전송 게이트(REJ) 위에 퇴적될 수 있다. 일부 실시예들에서, 컨택트(6-316)는 도 6-1A 내지 도 6-1E와 관련하여 컨택트(6-116)에 대해 설명된 방식으로 구성될 수 있다. 제2 부분(6-376b)은 전송 게이트(REJ) 위에 SiON의 적어도 일부를 포함할 수 있다.
도 6-3A 내지 도 6-3D에 관련하여 설명된 에칭 및 금속 퇴적 단계들은 임의의 순서로 수행될 수 있음을 이해해야 한다. 다양한 실시예들에 따라, 예를 들어, 금속 층(METAL0)을 에칭하고 퇴적하는 것은 컨택트(6-316)를 에칭하고 퇴적하기 전에 수행될 수 있고, 컨택트(6-316)를 위한 공간을 에칭하는 것은 금속 층(METAL0)을 위한 공간을 에칭하기 전에 수행될 수 있고/거나, 컨택트(6-316)를 퇴적하는 것은 다양한 실시예에 따라, 금속 층(METAL0)을 퇴적하기 전에 수행될 수 있다.
도 6-4A 내지 도 6-4C는 일부 실시예들에 따른 도 2-5의 픽셀(2-512)의 금속 층(METAL0)을 구성하기 위한 대안적인 예시적인 방법의 도면들이다. 도 6-3A에 보여진 단계(6-452)에서, 전송 게이트들(TX, ST0, 및 REJ)은 그 위에 유전체 필름 스택(6-472)을 갖는다. 예를 들어, 유전체 필름 스택(6-472)은 SiON을 포함하는 절연 필름을 포함할 수 있다. 도 6-4B에 보여진 단계(6-454)에서, 금속 층(METAL0)은 제어 단자들(TX, ST0, 및 REJ) 및/또는 광 검출 영역(PPD) 중 적어도 하나 위에 퇴적될 수 있다. 도 6-4C에 보여진 단계(6-456)에서, 금속 층(METAL0)의 적어도 일부는 예컨대 제어 단자들(TX, ST0, 및/또는 REJ) 위에서, 및/또는 광 검출 영역(PD), 판독 영역(FD), 및/또는 드레인 영역(D) 위에서 제거(예를 들어, 에칭)될 수 있다. 일부 실시예들에서, 금속 층(METAL0)의 일부는 도 6-4C에 보여진 바와 같이 판독 영역(FD) 및/또는 광 검출 영역(PD) 위에 남아있을 을 수 있다. 단계(6-458)에서, 컨택트(6-416)가 퇴적될 수 있다. 일부 실시예들에서, 컨택트(6-416)는 도 6-1A 내지 도 6-1E와 관련하여 컨택트(6-116)에 대해 설명된 방식으로 구성될 수 있다. 일부 실시예들에서, ILD 층(6-474)은 단계(6-456)에서 제거되지 않은 금속 층(METAL0)의 부분들 위에 퇴적될 수 있고, 컨택트(6-416)는 제어 단자들(TX, ST0, 및/또는 REJ) 위에 퇴적될 수 있으며, ILD 층(6-474)은 금속 층(METAL0) 위에 퇴적된다. 일부 실시예들에서, ILD 층(6-474)은 제어 단자(REJ) 위에 위치된 금속 층(METAL0)의 부분들 위에는 퇴적되지 않을 수 있다.
도 6-4A 내지 도 6-4D와 관련하여 설명된 에칭 및 금속 퇴적 단계들은 임의의 순서로 수행될 수 있음을 이해해야 한다. 다양한 실시예들에 따라, 예를 들어, 금속 층(METAL0)을 에칭하고 퇴적하는 것은 컨택트(6-416)를 에칭하고 퇴적하기 전에 수행될 수 있고, 컨택트(6-416)를 위한 공간을 에칭하는 것은 금속 층(METAL0)을 위한 공간을 에칭하기 전에 수행될 수 있고/거나, 컨택트(6-416)를 퇴적하는 것은 금속 층(METAL0)을 퇴적하기 전에 수행된다.
Ⅵ. DNA 및/또는 RNA 시퀀싱 애플리케이션들
여기에 설명된 분석 시스템은 통합 디바이스, 및 통합 디바이스와 인터페이스하도록 구성된 기기를 포함할 수 있다. 통합 디바이스는 픽셀들의 어레이를 포함할 수 있고, 여기서 픽셀은 반응 챔버 및 적어도 하나의 광 검출기를 포함한다. 통합 디바이스의 표면은 복수의 반응 챔버를 가질 수 있으며, 반응 챔버는 통합 디바이스의 표면에 배치된 현탁액(suspension)으로부터 샘플을 수용하도록 구성된다. 현탁액은 동일한 유형의 복수의 샘플을 포함할 수 있고, 일부 실시예들에서는 상이한 유형의 샘플들이 포함될 수 있다. 이와 관련하여, 본 명세서에서 사용되는 "관심 대상 샘플"이라는 문구는 예를 들어 현탁액에 분산되어 있는 동일한 유형의 복수의 샘플을 지칭할 수 있다. 마찬가지로, 본 명세서에 사용된 "관심 분자"라는 문구는 현탁액에 분산되어 있는 동일한 유형의 복수의 분자를 지칭할 수 있다. 복수의 반응 챔버는 반응 챔버들의 적어도 일부가 현탁액으로부터 하나의 샘플을 수용할 수 있도록 적절한 크기 및 형상을 가질 수 있다. 일부 실시예들에서, 반응 챔버 내의 샘플들의 수는 반응 챔버들 사이에 분산될 수 있고, 그에 의해 일부 반응 챔버들은 하나의 샘플을 포함하고 다른 반응 챔버들은 0개, 2개 이상의 샘플을 포함하게 된다.
일부 실시예들에서, 현탁액은 복수의 단일 가닥 DNA 템플릿을 함유할 수 있고, 통합 디바이스의 표면 상의 개별 반응 챔버들은 시퀀싱 템플릿을 수용하도록 크기 및 형상이 정해질 수 있다. 시퀀싱 템플릿들은 통합 디바이스의 반응 챔버들 사이에 분산될 수 있고, 그에 의해 통합 디바이스의 반응 챔버들 중 적어도 일부가 시퀀싱 템플릿을 포함하게 된다. 현탁액은 또한 나중에 반응 챔버에 들어가는 표지된 뉴클레오티드를 포함할 수 있고, 뉴클레오티드가 반응 챔버 내의 단일 가닥 DNA 템플릿에 상보적인 DNA 가닥에 통합될 때 뉴클레오티드의 식별을 허용할 수 있다. 일부 실시예들에서, 현탁액은 시퀀싱 템플릿들을 포함할 수 있고, 뉴클레오티드들이 반응 챔버 내의 상보적 가닥으로 통합됨에 따라, 표지된 뉴클레오티드들이 반응 챔버에 후속적으로 도입될 수 있다. 이러한 방식으로, 뉴클레오티드들의 통합 타이밍은 표지된 뉴클레오티드들이 통합 디바이스의 반응 챔버들에 도입되는 시기에 의해 제어될 수 있다.
여기 광은 통합 디바이스의 픽셀 어레이와 별도로 위치된 여기 소스로부터 제공된다. 여기 광은 반응 챔버 내의 조명 영역을 조명하기 위해 하나 이상의 픽셀을 향해 통합 디바이스의 요소에 의해 적어도 부분적으로 지향된다. 다음으로, 마커는 조명 영역 내에 위치될 때 여기 광에 의해 조명되는 것에 응답하여 방출 광을 방출할 수 있다. 일부 실시예들에서, 하나 이상의 여기 소스는 시스템의 기기의 일부이며, 여기서 기기 및 통합 디바이스의 컴포넌트들은 여기 광을 하나 이상의 픽셀을 향해 지향시키도록 구성된다.
다음으로, 반응 챔버로부터 (예를 들어, 형광 표지에 의해) 방출된 방출 광은 통합 디바이스의 픽셀 내의 하나 이상의 광 검출기에 의해 검출될 수 있다. 검출된 방출 광의 특징들은 방출 광에 연관된 마커를 식별하기 위한 표시를 제공할 수 있다. 그러한 특징들은 광 검출기에 의해 검출된 광자들의 도달 시간, 광 검출기에 의해 시간 경과에 따라 축적된 광자들의 양, 및/또는 둘 이상의 광 검출기에 걸친 광자의 분포를 포함하는 임의의 적합한 유형의 특징을 포함할 수 있다. 일부 실시예들에서, 광 검출기는 방출 광에 연관된 하나 이상의 타이밍 특징(예를 들어, 형광 수명)의 검출을 허용하는 구성을 가질 수 있다. 광 검출기는 여기 광의 펄스가 통합 디바이스를 통해 전파된 후 광자 도달 시간들의 분포를 검출할 수 있고, 도달 시간들의 분포는 방출 광의 타이밍 특징(예를 들어, 형광 수명에 대한 프록시)의 표시를 제공할 수 있다. 일부 실시예들에서, 하나 이상의 광 검출기는 마커에 의해 방출되는 방출 광의 확률(예를 들어, 형광 강도)의 표시를 제공한다. 일부 실시예들에서, 복수의 광 검출기는 방출 광의 공간적 분포를 포착하도록 크기가 정해지고 배열될 수 있다. 하나 이상의 광 검출기로부터의 출력 신호들은 복수의 마커 중에서 마커를 구별하기 위해 사용될 수 있으며, 여기서 복수의 마커는 샘플 또는 그것의 구조를 식별하기 위해 사용될 수 있다. 일부 실시예들에서, 샘플은 복수의 여기 에너지에 의해 여기될 수 있고, 복수의 여기 에너지에 응답한 반응 챔버로부터의 방출 광 및/또는 방출 광의 타이밍 특징들은 마커를 복수의 마커로부터 구별할 수 있다.
시스템(5-100)의 개략적인 개요가 도 5-1A에 도시된다. 시스템은 기기(5-104)와 인터페이스하는 통합 디바이스(5-102)를 모두 포함한다. 일부 실시예들에서, 기기(5-104)는 기기(5-104)의 일부로서 통합된 하나 이상의 여기 소스(5-106)를 포함할 수 있다. 일부 실시예들에서, 여기 소스는 기기(5-104) 및 통합 디바이스(5-102) 둘 다의 외부에 있을 수 있고, 기기(5-104)는 여기 소스로부터 여기 광을 수신하는 것 및 여기 광을 통합 디바이스로 지향시키는 것 둘 다를 위해 구성될 수 있다. 통합 디바이스는 통합 디바이스를 수용하고 그것을 여기 소스와의 정확한 광학적 정렬 상태로 유지하기 위해 임의의 적합한 소켓을 사용하여 기기와 인터페이스할 수 있다. 여기 소스(5-106)는 여기 광을 통합 디바이스(5-102)에 제공하도록 구성될 수 있다. 도 5-1A에 개략적으로 도시된 바와 같이, 통합 디바이스(5-102)는 복수의 픽셀(5-112)을 가지며, 여기서 픽셀들의 적어도 일부는 관심 샘플의 독립적인 분석을 수행할 수 있다. 이러한 픽셀들(5-112)은 픽셀이 픽셀과 별개인 소스(5-106)로부터 여기 광을 수신하기 때문에 "수동 소스 픽셀들"로 지칭될 수 있으며, 여기서 소스로부터의 여기 광은 픽셀들(5-112)의 일부 또는 전부를 여기시킨다. 여기 소스(5-106)는 임의의 적절한 광원일 수 있다. 적합한 여기 소스들의 예들은 2015년 8월 7일자로 출원되고 발명의 명칭이 "분자들을 프로빙, 검출 및 분석하기 위한 통합 디바이스(INTEGRATED DEVICE FOR PROBING, DETECTING AND ANALYZING MOLECULES)"인 미국 특허 출원 제14/821,688호에 설명되며, 그것의 전체 내용이 참조로 포함된다. 일부 실시예들에서, 여기 소스(5-106)는 여기 광을 통합 디바이스(5-102)에 전달하기 위해 결합되는 복수의 여기 소스를 포함한다. 복수의 여기 소스는 복수의 여기 에너지 또는 파장을 생성하도록 구성될 수 있다.
픽셀(5-112)은 단일 관심 샘플을 수용하도록 구성된 반응 챔버(5-108), 및 여기 소스(5-106)에 의해 제공된 여기 광으로 샘플 및 반응 챔버(5-108)의 적어도 일부를 조명하는 것에 응답하여 반응 챔버로부터 방출되는 방출 광을 검출하기 위한 광 검출기(5-110)를 갖는다. 일부 실시예들에서, 반응 챔버(5-108)는 통합 디바이스(5-102)의 표면에 근접하게 샘플을 유지할 수 있으며, 이는 여기 광을 샘플에 전달하는 것 및 샘플 또는 반응 컴포넌트(예를 들어, 표지된 뉴클레오티드)로부터의 방출 광을 검출하는 것을 용이하게 할 수 있다.
여기 광원(5-106)으로부터의 여기 광을 통합 디바이스(5-102)에 결합하고 여기 광을 반응 챔버(5-108)로 안내하기 위한 광학 요소들은 통합 디바이스(5-102)와 기기(5-104) 둘 다에 위치된다. 소스-대-챔버 광학 요소들은 여기 광을 통합 디바이스에 결합하기 위해 통합 디바이스(5-102)에 위치된 하나 이상의 격자 결합기, 및 여기 광을 기기(5-104)로부터 픽셀들(5-112) 내의 반응 챔버들에 전달하기 위한 도파관들을 포함할 수 있다. 하나 이상의 광학 분할기 요소가 격자 결합기와 도파관들 사이에 위치될 수 있다. 광학 분할기는 격자 결합기로부터의 여기 광을 결합하고, 여기 광을 도파관들 중 적어도 하나에 전달할 수 있다. 일부 실시예들에서, 광학 분할기는 여기 광의 전달이 모든 도파관에 걸쳐 실질적으로 균일하여 도파관들 각각이 실질적으로 유사한 양의 여기 광을 수신하는 것을 허용하는 구성을 가질 수 있다. 이러한 실시예들은 통합 디바이스의 반응 챔버들에 의해 수신된 여기 광의 균일성을 개선함으로써 통합 디바이스의 성능을 향상시킬 수 있다.
반응 챔버(5-108), 여기 소스-대-챔버 광학계의 일부, 및 반응 챔버-대-광 검출기 광학계는 통합 디바이스(5-102) 상에 위치된다. 여기 소스(5-106), 및 소스-대-챔버 컴포넌트들의 일부는 기기(5-104) 상에 위치된다. 일부 실시예들에서, 단일 컴포넌트는 여기 광을 반응 챔버(5-108)에 결합하는 것, 및 방출 광을 반응 챔버(5-108)로부터 광 검출기(5-110)로 전달하는 것 둘 다에서 역할을 할 수 있다. 여기 광을 반응 챔버에 결합하는 것 및/또는 방출 광을 광 검출기로 지향시키는 것을 위한, 통합 디바이스에 포함시킬 적합한 컴포넌트들의 예들은 2015년 8월 7일자로 출원되고 발명의 명칭이 "분자들을 프로빙, 검출 및 분석하기 위한 통합 디바이스(INTEGRATED DEVICE FOR PROBING, DETECTING AND ANALYZING MOLECULES)"인 미국 특허 출원 제14/821,688호, 및 2014년 11월 17일자로 출원되고 발명의 명칭이 "분자들을 프로빙, 검출 및 분석하기 위한 외부 광원을 갖는 통합 디바이스(INTEGRATED DEVICE WITH EXTERNAL LIGHT SOURCE FOR PROBING, DETECTING, AND ANALYZING MOLECULES)"인 미국 특허 출원 제14/543,865호에 설명되고, 그들의 전체 내용은 참조로 포함된다.
픽셀(5-112)은 그 자신의 개별 반응 챔버(5-108) 및 적어도 하나의 광 검출기(5-110)에 연관된다. 통합 디바이스(5-102)의 복수의 픽셀은 임의의 적합한 형상, 크기 및/또는 치수를 갖도록 배열될 수 있다. 통합 디바이스(5-102)는 임의의 적절한 수의 픽셀을 가질 수 있다. 통합 디바이스(2-102)의 픽셀의 수는 대략 10,000 픽셀 내지 1,000,000 픽셀의 범위, 또는 그 범위 내의 임의의 값 또는 값 범위일 수 있다. 일부 실시예들에서, 픽셀들은 512 픽셀 × 512 픽셀의 어레이로 배열될 수 있다. 통합 디바이스(5-102)는 임의의 적절한 방식으로 기기(5-104)와 인터페이스할 수 있다. 일부 실시예들에서, 기기(5-104)는 통합 디바이스(5-102)에 분리가능하게 결합하는 인터페이스를 가질 수 있고, 그에 의해 사용자는 현탁액 내의 적어도 하나의 관심 샘플을 분석하기 위해 통합 디바이스(5-102)를 사용하도록 통합 디바이스(5-102)를 기기(5-104)에 부착할 수 있고, 다른 통합 디바이스가 부착되는 것을 허용하기 위해 통합 디바이스(5-102)를 기기(5-104)로부터 제거할 수 있다. 기기(5-104)의 인터페이스는 하나 이상의 광 검출기로부터의 판독 신호들이 기기(5-104)로 전송되는 것을 허용하기 위해, 통합 디바이스(5-102)를 기기(5-104)의 회로와 결합하도록 위치시킬 수 있다. 통합 디바이스(5-102) 및 기기(5-104)는 대형 픽셀 어레이들(예를 들어, 10,000 픽셀 초과)에 연관된 데이터를 다루기 위한 멀티채널 고속 통신 링크들을 포함할 수 있다.
픽셀들(5-112)의 행을 도시하는 통합 디바이스(5-102)의 단면 개략도가 도 5-1B에 도시되어 있다. 통합 디바이스(5-102)는 결합 영역(5-201), 라우팅 영역(5-202), 및 픽셀 영역(5-203)을 포함할 수 있다. 픽셀 영역(5-203)은 여기 광(점선 화살표로 보여짐)이 통합 디바이스(5-102)에 결합되는 장소인, 결합 영역(5-201)으로부터 분리된 위치에서 표면 상에 위치된 반응 챔버들(5-108)을 갖는 복수의 픽셀(5-112)을 포함할 수 있다. 반응 챔버들(5-108)은 금속 층(들)(5-116)을 통해 형성될 수 있다. 점선 직사각형에 의해 도시된 하나의 픽셀(5-112)은 반응 챔버(5-108), 및 하나 이상의 광 검출기(5-110)를 갖는 광 검출 영역을 포함하는 통합 디바이스(5-102)의 영역이다.
도 5-1B는 여기 광의 빔을 결합 영역(5-201) 및 반응 챔버들(5-108)에 결합하는 것에 의한 여기 경로(점선으로 보여짐)를 도시한다. 도 5-1B에 보여진 반응 챔버들(5-108)의 행은 도파관(5-220)과 광학적으로 결합하도록 위치될 수 있다. 여기 광은 반응 챔버 내에 위치된 샘플을 조명할 수 있다. 샘플 또는 반응 컴포넌트(예를 들어, 형광 표지)는 여기 광에 의해 조명되는 것에 응답하여 여기 상태에 도달할 수 있다. 여기 상태에 있을 때의 샘플 또는 반응 컴포넌트는 반응 챔버에 연관된 하나 이상의 광 검출기에 의해 검출될 수 있는 방출 광을 방출할 수 있다. 도 5-1B는 반응 챔버(5-108)로부터 픽셀(5-112)의 광 검출기(들)(5-110)로의 방출 광의 경로(실선으로 도시됨)를 개략적으로 도시한다. 픽셀(5-112)의 광 검출기(들)(5-110)는 반응 챔버(5-108)로부터 방출 광을 검출하도록 구성 및 위치될 수 있다. 적합한 광 검출기의 예들은 2015년 8월 7일자로 출원되고 발명의 명칭이 "수신된 광자들의 시간적 비닝을 위한 통합 디바이스(INTEGRATED DEVICE FOR TEMPORAL BINNING OF RECEIVED PHOTONS)"인 미국 특허 출원 제14/821,656호에 설명되고, 그 전체 내용은 참조로 포함된다. 개별 픽셀(5-112)에 대해, 반응 챔버(5-108) 및 그 각각의 광 검출기(들)(5-110)는 공통 축을 따라(도 5-1B에 보여진 y 방향을 따라) 정렬될 수 있다. 이러한 방식으로, 광 검출기(들)는 픽셀(5-112) 내의 반응 챔버와 중첩될 수 있다.
반응 챔버(5-108)로부터의 방출 광의 방향성은 금속 층(들)(5-116)에 대한 반응 챔버(5-108) 내에서의 샘플의 위치지정에 의존할 수 있는데, 왜냐하면 금속 층(들)(5-116)이 방출 광을 반사하는 역할을 할 수 있기 때문이다. 이러한 방식으로, 금속 층(들)(5-116)과 반응 챔버(5-108) 내에 위치된 형광 마커 사이의 거리는, 반응 챔버와 동일한 픽셀 내에 있는 광 검출기(들)(5-110)가 형광 마커에 의해 방출되는 광을 검출하는 효율에 영향을 미칠 수 있다. 금속 층(들)(5-116)과, 동작 동안 샘플이 위치될 수 있는 장소에 근접한 반응 챔버(5-106)의 바닥 표면 사이의 거리는 100nm 내지 500nm의 범위, 또는 그 범위 내의 임의의 값 또는 값 범위일 수 있다. 일부 실시예들에서, 금속 층(들)(5-116)과 반응 챔버(5-108)의 바닥 표면 사이의 거리는 대략 300nm이다.
샘플과 광 검출기(들) 사이의 거리는 또한 방출 광을 검출하는 효율에 영향을 미칠 수 있다. 샘플과 광 검출기(들) 사이에서 광이 이동해야 하는 거리를 줄임으로써 방출 광의 검출 효율이 향상될 수 있다. 또한, 샘플과 광 검출기(들) 사이의 더 작은 거리들은 통합 디바이스의 더 작은 면적의 풋프린트를 차지하는 픽셀들을 허용할 수 있으며, 이는 더 많은 수의 픽셀이 통합 디바이스에 포함되는 것을 허용할 수 있다. 반응 챔버(5-108)의 바닥 표면과 광 검출기(들) 사이의 거리는 1㎛ 내지 15㎛ 범위, 또는 그 범위 내의 임의의 값 또는 값 범위일 수 있다.
포토닉 구조물(들)(5-230)은 반응 챔버들(5-108)과 광 검출기들(5-110) 사이에 위치될 수 있고, 여기 광이 광 검출기들(5-110)에 도달하는 것을 감소시키거나 방지하도록 구성될 수 있는데, 그렇지 않으면 그러한 여기 광은 방출 광을 검출할 때 신호 잡음에 기여할 수 있다. 도 5-1B에 도시된 바와 같이, 하나 이상의 포토닉 구조물(5-230)은 도파관(5-220)과 광 검출기들(5-110) 사이에 위치될 수 있다. 포토닉 구조물(들)(5-230)은 스펙트럼 필터, 편광 필터, 및 공간 필터를 포함하는 하나 이상의 광학적 제거 포토닉 구조물을 포함할 수 있다. 포토닉 구조물(들)(5-230)은 공통 축을 따라 개별 반응 챔버들(5-108) 및 이들 각각의 광 검출기(들)(5-110)와 정렬되도록 위치될 수 있다. 일부 실시예들에 따르면, 통합 디바이스(5-102)에 대한 회로로서 작용할 수 있는 금속 층들(5-240)은 또한 공간 필터로서 작용할 수 있다. 그러한 실시예들에서, 하나 이상의 금속 층(5-240)은 여기 광의 일부 또는 전부가 광 검출기(들)(5-110)에 도달하는 것을 차단하도록 위치될 수 있다.
결합 영역(5-201)은 외부 여기 소스들로부터의 여기 광을 결합하도록 구성된 하나 이상의 광학 컴포넌트를 포함할 수 있다. 결합 영역(5-201)은 여기 광 빔의 일부 또는 전부를 수신하도록 위치된 격자 결합기(5-216)를 포함할 수 있다. 적합한 격자 결합기들의 예들은 2017년 12월 15일자로 출원되고 발명의 명칭이 "광학 결합기 및 도파관 시스템(OPTICAL COUPLER AND WAVEGUIDE SYSTEM)"인 미국 특허 출원 제15/844,403호에 설명되고, 그것의 전체 내용은 참조로 포함된다. 격자 결합기(5-216)는 여기 광을 도파관(5-220)에 결합할 수 있고, 도파관은 여기 광을 하나 이상의 반응 챔버(5-108)에 가깝게 전파시키도록 구성될 수 있다. 대안적으로, 결합 영역(5-201)은 광을 도파관 내로 결합하기 위한 다른 널리 공지된 구조물들을 포함할 수 있다.
여기 소스(5-106)를 위치시키고 통합 디바이스에 정렬하기 위해, 통합 디바이스로부터 떨어져 위치되는 컴포넌트들이 사용될 수 있다. 이러한 컴포넌트들은 렌즈, 미러, 프리즘, 창, 애퍼처, 감쇠기 및/또는 광섬유를 포함하는 광학 컴포넌트들을 포함할 수 있다. 하나 이상의 정렬 컴포넌트의 제어를 허용하기 위해, 추가의 기계적 컴포넌트들이 기기에 포함될 수 있다. 그러한 기계적 컴포넌트들은 액추에이터, 스테퍼 모터 및/또는 손잡이를 포함할 수 있다. 적절한 여기 소스들 및 정렬 메커니즘들의 예들은 2016년 5월 20일자로 출원되고 발명의 명칭이 "펄스 레이저 및 시스템(PULSED LASER AND SYSTEM)"인 미국 특허 출원 제15/161,088호에 설명되며, 그것의 전체 내용이 참조로 포함된다. 빔 조향 모듈의 다른 예는 2017년 12월 14일자로 출원되고 발명의 명칭이 "컴팩트 빔 성형 및 조향 어셈블리(COMPACT BEAM SHAPING AND STEERING ASSEMBLY)"인 미국 특허 출원 제15/842,720호에 설명되며, 그것의 전체 내용이 참조로 포함된다.
분석될 샘플은 픽셀(5-112)의 반응 챔버(5-108) 내에 도입될 수 있다. 샘플은 생물학적 샘플, 또는 화학적 샘플과 같은 임의의 다른 적절한 샘플일 수 있다. 일부 경우들에서, 현탁액은 복수의 관심 분자를 포함할 수 있고, 반응 챔버는 단일 분자를 고립시키도록 구성될 수 있다. 일부 경우들에서, 반응 챔버의 치수들은 단일 분자를 반응 챔버 내에 속박하는 작용을 할 수 있고, 그에 의해 측정이 단일 분자에 대해 수행되는 것을 허용한다. 여기 광은 반응 챔버(5-108) 내로 전달되어, 샘플, 또는 샘플에 부착되거나 다르게 샘플에 연관된 적어도 하나의 형광 마커가 반응 챔버(5-108) 내의 조명 영역 내에 있는 동안 그것을 여기시킬 수 있다.
동작 시에, 반응 챔버들 내의 샘플들의 병렬 분석들은 여기 광을 사용하여 반응 챔버들 내의 샘플들의 일부 또는 전부를 여기시키고 반응 챔버들로부터의 방출 광을 표현하는 신호들을 광 검출기들로 검출함으로써 수행된다. 샘플 또는 반응 컴포넌트(예를 들어, 형광 표지)로부터의 방출 광은 대응하는 광 검출기에 의해 검출되고 적어도 하나의 전기 신호로 변환될 수 있다. 전기 신호들은 통합 디바이스의 회로에서 전도성 라인들(예를 들어, 금속 층들(5-240))을 따라 전송될 수 있으며, 이는 통합 디바이스와 인터페이스되는 기기에 연결될 수 있다. 전기 신호들은 후속하여 처리 및/또는 분석될 수 있다. 전기 신호들의 처리 또는 분석은 기기 상에 또는 기기 외부에 위치된 적절한 컴퓨팅 디바이스 상에서 발생할 수 있다.
기기(5-104)는 기기(5-104) 및/또는 통합 디바이스(5-102)의 동작을 제어하기 위한 사용자 인터페이스를 포함할 수 있다. 사용자 인터페이스는 사용자가 기기의 기능을 제어하기 위해 사용되는 커맨드들 및/또는 세팅들과 같은 정보를 기기에 입력하는 것을 허용하도록 구성될 수 있다. 일부 실시예들에서, 사용자 인터페이스는 버튼, 스위치, 다이얼, 및 음성 커맨드를 위한 마이크로폰을 포함할 수 있다. 사용자 인터페이스는 사용자가 적절한 정렬, 및/또는 통합 디바이스의 광 검출기들로부터의 판독 신호들에 의해 획득된 정보와 같은, 기기 및/또는 통합 디바이스의 성능에 관한 피드백을 수신하는 것을 허용할 수 있다. 일부 실시예들에서, 사용자 인터페이스는 가청 피드백을 제공하기 위해 스피커를 사용하여 피드백을 제공할 수 있다. 일부 실시예들에서, 사용자 인터페이스는 사용자에게 시각적 피드백을 제공하기 위한 표시등 및/또는 디스플레이 스크린을 포함할 수 있다.
일부 실시예들에서, 기기(5-104)는 컴퓨팅 디바이스와 연결하도록 구성된 컴퓨터 인터페이스를 포함할 수 있다. 컴퓨터 인터페이스는 USB 인터페이스, FireWire 인터페이스, 또는 임의의 다른 적절한 컴퓨터 인터페이스일 수 있다. 컴퓨팅 디바이스는 랩톱 또는 데스크탑 컴퓨터와 같은 임의의 범용 컴퓨터일 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스는 적절한 컴퓨터 인터페이스를 경유하여 무선 네트워크를 통해 액세스가능한 서버(예를 들어, 클라우드 기반 서버)일 수 있다. 컴퓨터 인터페이스는 기기(5-104)와 컴퓨팅 디바이스 사이의 정보 통신을 용이하게 할 수 있다. 기기(5-104)를 제어 및/또는 구성하기 위한 입력 정보는 컴퓨팅 디바이스에 제공되고 컴퓨터 인터페이스를 통해 기기(5-104)에 전송될 수 있다. 기기(5-104)에 의해 생성된 출력 정보는 컴퓨터 인터페이스를 통해 컴퓨팅 디바이스에 의해 수신될 수 있다. 출력 정보는 기기(5-104)의 성능, 통합 디바이스(5-112)의 성능, 및/또는 광 검출기(5-110)의 판독 신호들로부터 생성된 데이터에 관한 피드백을 포함할 수 있다.
일부 실시예들에서, 기기(5-104)는 통합 디바이스(5-102)의 하나 이상의 광 검출기로부터 수신된 데이터를 분석하고/하거나 제어 신호들을 여기 소스(들)(2-106)에 전송하도록 구성되는 처리 디바이스를 포함할 수 있다. 일부 실시예들에서, 처리 디바이스는 범용 프로세서, 특별히 적응된 프로세서(예를 들어, 하나 이상의 마이크로프로세서 또는 마이크로컨트롤러 코어와 같은 중앙 처리 장치(CPU), 필드 프로그래밍가능한 게이트 어레이(field-programmable gate array)(FPGA), 주문형 집적 회로(application-specific integrated circuit)(ASIC), 커스텀 집적 회로, 디지털 신호 프로세서(DSP), 또는 이들의 조합)를 포함할 수 있다. 일부 실시예들에서, 하나 이상의 광 검출기로부터의 데이터의 처리는 기기(5-104)의 처리 디바이스 및 외부 컴퓨팅 디바이스 둘 다에 의해 수행될 수 있다. 다른 실시예들에서, 외부 컴퓨팅 디바이스는 생략될 수 있고, 하나 이상의 광 검출기로부터의 데이터의 처리는 통합 디바이스(5-102)의 처리 디바이스에 의해서만 수행될 수 있다.
도 5-1C를 참조하면, 휴대용 고급 분석 기기(5-100)는 기기(5-100) 내에 교체가능한 모듈로서 장착되거나 그에 다르게 결합된 하나 이상의 펄스형 광학 소스(5-106)를 포함할 수 있다. 휴대용 분석 기기(5-100)는 광학 결합 시스템(5-115) 및 분석 시스템(5-160)을 포함할 수 있다. 광학 결합 시스템(5-115)은 광학 컴포넌트들의 소정의 조합(예를 들어, 이하의 컴포넌트들 중의 하나 또는 하나 초과를 포함하거나 포함하지 않을 수 있음: 렌즈, 미러, 광학 필터, 감쇠기, 빔 조향 컴포넌트, 빔 성형 컴포넌트)을 포함할 수 있고, 펄스형 광학 소스(5-106)로부터 분석 시스템(5-160)으로 출력 광학 펄스들(5-122)을 조작 및/또는 결합하도록 구성된다. 분석 시스템(5-160)은 광학 펄스들을 샘플 분석을 위한 적어도 하나의 반응 챔버로 지향시키고, 적어도 하나의 반응 챔버로부터 하나 이상의 광학 신호(예를 들어, 형광, 후방 산란 복사)를 수신하고, 수신된 광학 신호들을 표현하는 하나 이상의 전기 신호를 생성하도록 배열된 복수의 컴포넌트를 포함할 수 있다. 일부 실시예들에서, 분석 시스템(5-160)은 하나 이상의 광 검출기를 포함할 수 있으며, 광 검출기들로부터의 전기 신호들을 처리하도록 구성된 신호 처리 전자장치(예를 들어, 하나 이상의 마이크로컨트롤러, 하나 이상의 필드 프로그래밍가능한 게이트 어레이, 하나 이상의 마이크로프로세서, 하나 이상의 디지털 신호 프로세서, 로직 게이트 등)를 또한 포함할 수 있다. 분석 시스템(5-160)은 또한 외부 디바이스들(예를 들어, 기기(5-100)가 하나 이상의 데이터 통신 링크를 통해 접속할 수 있는 네트워크 상의 하나 이상의 외부 디바이스)에 데이터를 전송하고 그들로부터 데이터를 수신하도록 구성된 데이터 전송 하드웨어를 포함할 수 있다. 일부 실시예들에서, 분석 시스템(5-160)은 분석될 하나 이상의 샘플을 유지하는 생체 광전자 칩(5-140)을 수용하도록 구성될 수 있다.
도 5-1D는 컴팩트한 펄스형 광학 소스(5-108)를 포함하는 휴대용 분석 기기(5-100)의 더 상세한 예를 도시한다. 이 예에서, 펄스형 광학 소스(5-108)는 컴팩트한 수동 모드 고정 레이저 모듈(5-113)을 포함한다. 수동 모드 고정 레이저는 외부 펄스 신호의 적용 없이 광학 펄스들을 자율적으로 생성할 수 있다. 일부 구현들에서, 모듈은 기기 섀시 또는 프레임(5-103)에 장착될 수 있으며, 기기의 외부 케이싱 내부에 위치될 수 있다. 일부 실시예들에 따르면, 펄스형 광학 소스(5-106)는 광학 소스를 동작시키고 광학 소스(5-106)로부터의 출력 빔에 작용하도록 사용될 수 있는 추가 컴포넌트들을 포함할 수 있다. 모드 고정 레이저(5-113)는 레이저의 종방향 주파수 모드들의 위상 고정을 유도하는, 레이저 캐비티 내의 또는 레이저 캐비티에 결합된 요소(예를 들어, 포화 흡수기, 음향 광학 변조기, Kerr 렌즈)를 포함할 수 있다. 레이저 캐비티는 캐비티 엔드 미러들(cavity end mirrors)(5-111, 5-119)에 의해 부분적으로 정의될 수 있다. 주파수 모드들의 이러한 고정은 레이저의 펄스화된 동작을 초래하고(예를 들어, 캐비티 내 펄스(5-120)는 캐비티 엔드 미러들 사이에서 앞뒤로 바운스함), 부분적으로 투과성인 하나의 엔드 미러(5-111)로부터 출력 광학 펄스들(5-122)의 스트림을 생성한다.
일부 경우들에서, 분석 기기(5-100)는 제거가능한 패키징된 생체 광전자 또는 광전자 칩(5-140)("일회용 칩"이라고도 지칭됨)을 수용하도록 구성된다. 일회용 칩은 예를 들어 복수의 반응 챔버, 반응 챔버들에 광학 여기 에너지를 전달하도록 배열된 통합된 광학 컴포넌트, 및 반응 챔버들로부터의 형광 방출을 검출하도록 배열된 통합된 광 검출기를 포함하는 생체 광전자 칩을 포함할 수 있다. 일부 구현들에서, 칩(5-140)은 단일 사용 후에 폐기될 수 있는 반면, 다른 구현들에서 칩(5-140)은 2회 이상 재사용될 수 있다. 칩(5-140)이 기기(5-100)에 의해 수용될 때, 그것은 펄스형 광학 소스(5-106)와 전기 및 광학 통신을 하고, 분석 시스템(5-160) 내의 장치와 전기 및 광학 통신을 할 수 있다. 예를 들어, 칩 패키지 상의 전기 컨택트들을 통해 전기 통신이 이루어질 수 있다.
일부 실시예들에서, 도 5-1D를 참조하면, 일회용 칩(5-140)은 추가적인 기기 전자장치들을 포함할 수 있는 인쇄 회로 보드(PCB)와 같은 전자 회로 보드(5-130) 상에 (예를 들어, 소켓 접속을 통해) 장착될 수 있다. 예를 들어, PCB(5-130)는 전기 전력, 하나 이상의 클럭 신호, 및 제어 신호들을 광전자 칩(5-140)에 제공하도록 구성된 회로, 및 반응 챔버들로부터 검출된 형광 방출을 표현하는 신호들을 수신하도록 배열된 신호 처리 회로를 포함할 수 있다. 일부 구현들에서, 광전자 칩으로부터 반환된 데이터는 부분적으로 또는 전체적으로 기기(5-100) 상의 전자장치에 의해 처리될 수 있지만, 데이터는 네트워크 접속을 통해 하나 이상의 원격 데이터 프로세서에 전송될 수 있다. PCB(5-130)는 또한 광전자 칩(5-140)의 도파관들에 결합된 광학 펄스들(5-122)의 광학 결합 및 전력 레벨들과 관련하여 칩으로부터 피드백 신호들을 수신하도록 구성된 회로를 포함할 수 있다. 피드백 신호들은 광학 펄스들(5-122)의 출력 빔의 하나 이상의 파라미터를 제어하기 위해 펄스형 광학 소스(5-106) 및 광학 시스템(5-115) 중 하나 또는 둘 다에 제공될 수 있다. 일부 경우들에서, PCB(5-130)는 광학 소스, 및 광학 소스(5-106) 내의 관련 회로를 동작시키기 위해 펄스형 광학 소스(5-106)에 전력을 제공하거나 라우팅할 수 있다.
일부 실시예들에 따르면, 펄스형 광학 소스(5-106)는 컴팩트한 모드 고정 레이저 모듈(5-113)을 포함한다. 모드 고정 레이저는 이득 매질(5-105)(일부 실시예들에서 고체 상태 재료일 수 있음), 출력 결합기(5-111), 및 레이저 캐비티 엔드 미러(5-119)를 포함할 수 있다. 모드 고정 레이저의 광학 캐비티는 출력 결합기(5-111) 및 엔드 미러(5-119)에 의해 바인딩될 수 있다. 레이저 캐비티의 광축(5-125)은 레이저 캐비티의 길이를 증가시키고 원하는 펄스 반복률을 제공하기 위해 하나 이상의 접힘(회전)을 가질 수 있다. 펄스 반복률은 레이저 캐비티의 길이(예를 들어, 광학 펄스가 레이저 캐비티 내에서 왕복하기 위한 시간)에 의해 결정된다.
일부 실시예들에서, 빔 성형, 파장 선택, 및/또는 펄스 형성을 위해 레이저 캐비티 내의 추가적인 광학 요소들이 존재할 수 있다(도 5-1D에 도시되지 않음). 일부 경우들에서, 엔드 미러(5-119)는 종방향 캐비티 모드들의 수동 모드 고정을 유도하고 모드 고정 레이저의 펄스형 동작을 초래하는 포화 흡수기 미러(saturable-absorber mirror)(SAM)를 포함한다. 모드 고정 레이저 모듈(5-113)은 이득 매질(5-105)을 여기시키기 위한 펌프 소스(예를 들어, 레이저 다이오드, 도 5-1D에 도시되지 않음)를 더 포함할 수 있다. 모드 고정 레이저 모듈(5-113)의 추가 세부사항은 2017년 12월 15일자로 출원되고 발명의 명칭이 "컴팩트한 모드 고정 레이저 모듈(COMPACT MODE-LOCKED LASER MODULE)"인 미국 특허 출원 제15/844,469호에서 찾을 수 있으며, 이 출원들 각각은 여기에 참조로 통합된다.
레이저(5-113)가 모드 고정될 때, 캐비티 내 펄스(5-120)는 엔드 미러(5-119)와 출력 결합기(5-111) 사이를 순환할 수 있으며, 캐비티 내 펄스의 일부는 출력 펄스(5-122)로서 출력 결합기(5-111)를 통해 전송될 수 있다. 따라서, 도 5-2의 그래프에 도시된 바와 같이, 캐비티 내 펄스(5-120)가 레이저 캐비티의 출력 결합기(5-111)와 엔드 미러(5-119) 사이에서 앞뒤로 바운스됨에 따라, 출력 펄스들의 트레인(5-122)이 출력 결합기에서 검출될 수 있다.
도 5-2는 출력 펄스들(5-122)의 시간적 강도 프로파일들을 도시하지만, 도시는 비례에 맞지 않는다. 일부 실시예들에서, 방출된 펄스들의 피크 강도 값들은 대략 동일할 수 있고, 프로파일들은 가우스 시간 프로파일을 가질 수 있지만, sech2 프로파일과 같은 다른 프로파일들이 가능할 수 있다. 일부 경우들에서, 펄스들은 대칭적인 시간 프로파일을 갖지 않을 수 있고, 다른 시간적 형상들을 가질 수 있다. 각각의 펄스의 지속시간은 도 5-2에 나타낸 바와 같이 반치전폭(FWHM) 값에 의해 특성화될 수 있다. 모드 고정 레이저의 일부 실시예들에 따르면, 초단 광학 펄스들은 100 피코초(ps) 미만의 FWHM 값들을 가질 수 있다. 일부 경우들에서, FWHM 값들은 약 5ps 내지 약 30ps일 수 있다.
출력 펄스들(5-122)은 일정한 간격들(T)에 의해 분리될 수 있다. 예를 들어, T는 출력 결합기(5-111)와 캐비티 엔드 미러(5-119) 사이의 왕복 이동 시간에 의해 결정될 수 있다. 일부 실시예들에 따르면, 펄스 분리 간격(T)은 약 1ns 내지 약 30ns일 수 있다. 일부 경우들에서, 펄스 분리 간격(T)은 약 0.7 미터 내지 약 3 미터 사이의 레이저 캐비티 길이(레이저 캐비티 내의 광축(5-125)의 대략적인 길이)에 대응하는 약 5ns 내지 약 20ns일 수 있다. 실시예들에서, 펄스 분리 간격은 레이저 캐비티에서의 왕복 이동 시간에 대응하므로, 3미터의 캐비티 길이(6미터의 왕복 거리)는 약 20ns의 펄스 분리 간격(T)을 제공한다.
일부 실시예들에 따르면, 요구되는 펄스 분리 간격(T) 및 레이저 캐비티 길이는 광전자 칩(5-140) 상의 반응 챔버들의 수, 형광 방출 특징들, 및 칩(5-140)으로부터의 데이터를 판독하기 위한 데이터 핸들링 회로의 속도의 조합에 의해 결정될 수 있다. 실시예들에서, 상이한 형광단들이 그들의 상이한 형광 감쇠율 또는 특성 수명들에 의해 구별될 수 있다. 따라서, 선택된 형광단들에 대한 적절한 통계를 수집하여 그들의 상이한 감쇠율을 구별하기 위해, 충분한 펄스 분리 간격(T)이 있어야 한다. 추가로, 펄스 분리 간격(T)이 지나치게 짧으면, 데이터 핸들링 회로는 많은 수의 반응 챔버에 의해 수집되는 대량의 데이터를 따라갈 수 없다. 약 5ns 내지 약 20ns의 펄스 분리 간격(T)이 약 2ns까지의 감쇠율을 갖는 형광단들에 적합하고, 약 60,000 내지 10,000,000개의 반응 챔버로부터의 데이터를 핸들링하는 데 적합하다.
일부 구현들에 따르면, 빔 조향 모듈(5-150)은 펄스형 광학 소스(5-106)로부터 출력 펄스들을 수신할 수 있고, 적어도, 광전자 칩(5-140)의 광학 결합기(예를 들어, 격자 결합기) 상으로의 광학 펄스들의 위치 및 입사각들을 조절하도록 구성된다. 일부 경우들에서, 광전자 칩(5-140) 상의 광학 결합기에서의 빔 형상 및/또는 빔 회전을 추가적으로 또는 대안적으로 변경하기 위해, 펄스형 광학 소스(5-106)로부터의 출력 펄스들(5-122)이 빔 조향 모듈(5-150)에 의해 조작될 수 있다. 일부 구현들에서, 빔 조향 모듈(5-150)은 광학 결합기 상으로의 출력 펄스들의 빔의 포커싱 및/또는 편광 조절들을 더 제공할 수 있다. 빔 조향 모듈의 일례는 2016년 5월 20일자로 출원되고 발명의 명칭이 "펄스형 레이저 및 바이오 분석 시스템(PULSED LASER AND BIOANALYTIC SYSTEM)"인 미국 특허 출원 제15/161,088호에 설명되어 있으며, 이것은 여기에 참조로 포함된다. 빔 조향 모듈의 다른 예는 2016년 12월 16일자로 출원되고 발명의 명칭이 "컴팩트한 빔 성형 및 조향 어셈블리(COMPACT BEAM SHAPING AND STEERING ASSEMBLY)"인 별도의 미국 특허 출원 제62/435,679호에 설명되어 있으며, 이것은 여기에 참조로 포함된다.
도 5-3을 참조하면, 펄스형 광학 소스로부터의 출력 펄스들(5-122)은 예를 들어 생체 광전자 칩(5-140) 상의 하나 이상의 광 도파관(5-312)에 결합될 수 있다. 일부 실시예들에서, 광학 펄스들은 격자 결합기(5-310)를 통해 하나 이상의 도파관에 결합될 수 있지만, 일부 실시예에서는 광전자 칩 상의 하나 이상의 광 도파관의 단부에 대한 결합이 사용될 수 있다. 일부 실시예들에 따르면, 쿼드 검출기(5-320)는 격자 결합기(5-310)에 대한 광학 펄스들(5-122)의 빔의 정렬을 돕기 위해 반도체 기판(5-305)(예를 들어, 실리콘 기판) 상에 위치될 수 있다. 하나 이상의 도파관(5-312), 및 반응 챔버들 또는 반응 챔버들(5-330)은 기판, 도파관, 반응 챔버들, 및 광 검출기들(5-322) 사이에 유전체 층들(예를 들어, 실리콘 이산화물 층들)을 개재하여 동일한 반도체 기판 상에 통합될 수 있다.
각각의 도파관(5-312)은 도파관을 따라 반응 챔버들에 결합되는 광학 전력을 균등화하기 위해 반응 챔버들(5-330) 아래에 테이퍼링된 부분(5-315)을 포함할 수 있다. 감소 테이퍼는 도파관의 코어 외부에 더 많은 광학 에너지를 강제하여 반응 챔버들에 대한 결합을 증가시키고 반응 챔버들로의 광 결합에 대한 손실을 포함하여 도파관을 따른 광학 손실을 보상할 수 있다. 제2 격자 결합기(5-317)는 광학 에너지를 통합된 포토다이오드(5-324)로 지향시키기 위해 각각의 도파관의 단부에 위치될 수 있다. 통합된 포토다이오드는 도파관 아래로 결합되는 전력량을 검출하고, 검출된 신호를 예를 들어 빔 조향 모듈(5-150)을 제어하는 피드백 회로에 제공할 수 있다.
반응 챔버들(5-330) 또는 반응 챔버들(5-330)은 도파관의 테이퍼링된 부분(5-315)과 정렬될 수 있고, 터브(5-340) 내로 리세스될 수 있다. 각각의 반응 챔버(5-330)에 대해 반도체 기판(5-305) 상에 위치된 광 검출기들(5-322)이 존재할 수 있다. 일부 실시예들에서, 반도체 흡수체(도 5-5에서 광학 필터(5-530)로서 도시됨)는 각각의 픽셀에서 도파관과 광 검출기(5-322) 사이에 위치될 수 있다. 반응 챔버들 내에 있지 않은(예를 들어, 반응 챔버들 위의 용액 내에 분산된) 형광단들의 광학적 여기를 방지하기 위해, 금속 코팅 및/또는 다층 코팅(5-350)이 반응 챔버들의 주위에, 그리고 도파관 위에 형성될 수 있다. 금속 코팅 및/또는 다층 코팅(5-350)은 각각의 도파관의 입력 및 출력 단부들에서 도파관(5-312) 내의 광학 에너지의 흡수 손실들을 감소시키기 위해 터브(5-340)의 가장자리를 넘어 상승될 수 있다.
광전자 칩(5-140) 상에 복수의 행의 도파관, 반응 챔버, 및 타임 비닝 광 검출기가 존재할 수 있다. 예를 들어, 일부 구현들에서, 총 65,536개의 반응 챔버에 대해, 각각 512개의 반응 챔버를 갖는 128개의 행이 있을 수 있다. 다른 구현들은 더 적거나 더 많은 반응 챔버를 포함할 수 있고, 다른 레이아웃 구성들을 포함할 수 있다. 펄스형 광학 소스(5-106)로부터의 광학 전력은 하나 이상의 스타 결합기 또는 다중 모드 간섭 결합기를 통해, 또는 칩(5-140)에 대한 광학 결합기(5-310)와 복수의 도파관(5-312) 사이에 위치된 임의의 다른 수단을 통해 복수의 도파관에 분산될 수 있다.
도 5-4는 도파관(5-315)의 테이퍼링된 부분 내의 광학 펄스(5-122)로부터 반응 챔버(5-330)로의 광학 에너지 결합을 도시한다. 도면은 도파관 치수들, 반응 챔버 치수들, 상이한 재료들의 광학 속성들, 및 반응 챔버(5-330)로부터 도파관(5-315)의 테이퍼링된 부분까지의 거리를 설명하는 광학 파장의 전자기장 시뮬레이션으로부터 생성되었다. 도파관은 예를 들어 실리콘 이산화물의 주변 매질(5-410) 내의 실리콘 질화물로 형성될 수 있다. 도파관, 주변 매질, 및 반응 챔버는 2015년 8월 7일자로 출원되고 발명의 명칭이 "분자들의 프로빙, 검출 및 분석을 위한 통합된 디바이스(INTEGRATED DEVICE FOR PROBING, DETECTING AND ANALYZING MOLECULES)"인 미국 출원 제14/821,688호에 설명된 미세가공 프로세스들에 의해 형성될 수 있다. 일부 실시예들에 따르면, 소멸 광학 필드(evanescent optical field)(5-420)는 도파관에 의해 수송되는 광학 에너지를 반응 챔버(5-330)에 결합한다.
반응 챔버(5-330)에서 발생하는 생물학적 반응의 비-제한적인 예가 도 5-5에 도시되어 있다. 이 예는 표적 핵산에 상보적인 성장 가닥으로의 뉴클레오티드 또는 뉴클레오티드 유사체의 서열적 통합(sequential incorporation)을 도시한다. 서열적 통합은 반응 챔버(5-330)에서 발생할 수 있으며, DNA 시퀀싱을 위해 고급 분석 기기에 의해 검출될 수 있다. 반응 챔버는 약 150㎚ 내지 약 250㎚의 깊이, 및 약 80㎚ 내지 약 160㎚의 직경을 가질 수 있다. 금속화 층(5-540)(예를 들어, 전기 기준 전위에 대한 금속화)은 인접한 반응 챔버들 및 다른 원하지 않는 광원들로부터의 스트레이 광(stray light)을 차단하는 애퍼처 또는 조리개를 제공하기 위해 광 검출기(5-322) 위에 패터닝될 수 있다. 일부 실시예들에 따르면, 중합 효소(5-520)가 반응 챔버(5-330) 내에 위치될 수 있다(예를 들어, 챔버의 베이스에 부착됨). 중합 효소는 표적 핵산(5-510)(예를 들어, DNA로부터 유래된 핵산의 일부)을 취하고, 성장하는 상보적인 핵산 가닥을 시퀀싱하여, 성장하는 DNA(5-512) 가닥을 생성할 수 있다. 상이한 형광단들로 표지된 뉴클레오티드들 또는 뉴클레오티드 유사체들은 반응 챔버 위의 및 반응 챔버 내부의 용액에 분산될 수 있다.
표지된 뉴클레오티드 또는 뉴클레오티드 유사체(5-610)가 도 5-6에 도시된 바와 같이 성장하는 상보적인 핵산 가닥에 통합될 때, 하나 이상의 부착된 형광단(5-630)은 도파관(5-315)으로부터 반응 챔버(5-330) 내로 결합된 광학 에너지의 펄스들에 의해 반복적으로 여기될 수 있다. 일부 실시예들에서, 형광단 또는 형광단들(5-630)은 임의의 적합한 링커(5-620)를 사용하여 하나 이상의 뉴클레오티드 또는 뉴클레오티드 유사체(5-610)에 부착될 수 있다. 통합 이벤트는 최대 약 100ms의 기간 동안 지속될 수 있다. 이 시간 동안, 모드 고정 레이저로부터의 펄스들에 의한 형광단(들)의 여기로 인한 형광 방출의 펄스들은 예를 들어 타임 비닝 광 검출기(5-322)로 검출될 수 있다. 일부 실시예들에서, 신호 핸들링(예를 들어, 증폭, 판독, 라우팅, 신호 전처리 등)을 위해 각각의 픽셀에 하나 이상의 추가 통합 전자 디바이스(5-323)가 존재할 수 있다. 일부 실시예들에 따르면, 각각의 픽셀은 형광 방출을 통과시키고 여기 펄스로부터의 복사의 투과를 감소시키는 적어도 하나의 광학 필터(5-530)(예를 들어, 반도체 흡수체)를 포함할 수 있다. 일부 구현들은 광학 필터(5-530)를 사용하지 않을 수 있다. 상이한 방출 특성들(예를 들어, 형광 감쇠율, 강도, 형광 파장)을 갖는 형광단들을 상이한 뉴클레오티드들(A, C, G, T)에 부착하고, 상이한 방출 특성을 검출하고 구별함으로써, DNA 가닥(5-512)이 핵산을 통합하는 동안, 성장하는 DNA 가닥의 유전자 서열의 결정을 가능하게 한다.
일부 실시예들에 따르면, 형광 방출 특성들에 기초하여 샘플들을 분석하도록 구성되는 고급 분석 기기(5-100)는 상이한 형광 분자들 사이의 형광 수명들 및/또는 강도들의 차이, 및/또는 상이한 환경들에서의 동일한 형광 분자들의 수명들 및/또는 강도들 사이의 차이들을 검출할 수 있다. 설명을 위해, 도 5-7은 예를 들어 2개의 상이한 형광 분자들로부터의 형광 방출을 표현할 수 있는 2개의 상이한 형광 방출 확률 곡선(A 및 B)을 플로팅한다. 곡선 A(점선)를 참조하면, 짧은 또는 매우 짧은 광학 펄스에 의해 여기된 후, 제1 분자로부터의 형광 방출의 확률 
는 도시된 바와 같이 시간이 지남에 따라 감쇠할 수 있다. 일부 경우들에서, 시간의 경과에 따른 광자 방출 확률의 감소는 지수 감쇠 함수 
로 표현될 수 있고, 여기서 
는 초기 방출 확률이고, τ1은 방출 감쇠 확률을 특징짓는 제1 형광 분자에 연관된 시간 파라미터이다. τ1은 제1 형광 분자의 "형광 수명", "방출 수명" 또는 "수명"으로 지칭될 수 있다. 일부 경우들에서, τ1의 값은 형광 분자의 국소 환경에 의해 변경될 수 있다. 다른 형광 분자들은 곡선 A에 보여진 것과는 상이한 방출 특성들을 가질 수 있다. 예를 들어, 다른 형광 분자는 단일 지수 감쇠와는 다른 감쇠 프로파일을 가질 수 있으며, 그것의 수명은 반감기 값 또는 소정의 다른 메트릭에 의해 특징지어질 수 있다.
제2 형광 분자는 도 5-7에서 곡선 B에 대해 도시된 바와 같이, 지수적이지만 측정가능하게 상이한 수명 τ2를 갖는 감쇠 프로파일 
를 가질 수 있다. 보여진 예에서, 곡선 B의 제2 형광 분자의 수명은 곡선 A의 수명보다 짧고, 방출 확률 
는 곡선 A에 대한 것에 비해 제2 분자의 여기 직후에 더 높다. 일부 실시예들에서, 상이한 형광 분자들은 약 0.1㎱ 내지 약 20㎱ 범위의 수명들 또는 반감기 값들을 가질 수 있다.
상이한 형광 분자들의 존재 또는 부재를 식별하고/하거나 형광 분자들이 종속되는 상이한 환경들 또는 조건들을 식별하기 위해 형광 방출 수명들의 차이들이 사용될 수 있다. 일부 경우들에서, (예를 들어, 방출 파장이 아닌) 수명에 기초하여 형광 분자들을 식별하는 것은 분석 기기(5-100)의 양태들을 단순화할 수 있다. 예를 들어, 수명에 기초하여 형광 분자들을 식별할 때, 파장 구별 광학계(예컨대, 파장 필터들, 각각의 파장에 대한 전용 검출기들, 상이한 파장들에서의 전용 펄스형 광학 소스들, 및/또는 회절 광학계)는 개수가 감소되거나 제거될 수 있다. 일부 경우들에서, 광학 스펙트럼의 동일한 파장 영역 내에서 방출하지만 측정가능하게 상이한 수명들을 갖는 상이한 형광 분자들을 여기시키기 위해, 단일 특징 파장에서 동작하는 단일 펄스형 광학 소스가 사용될 수 있다. 동일한 파장 영역에서 방출하는 상이한 형광 분자들을 여기시키고 식별하기 위해 상이한 파장들에서 동작하는 복수의 소스가 아닌 단일 펄스형 광학 소스를 사용하는 분석 시스템은 동작 및 유지 관리가 덜 복잡할 수 있고 더 컴팩트할 수 있으며 더 낮은 비용으로 제조될 수 있다.
형광 수명 분석에 기초하는 분석 시스템들은 특정 이점들을 가질 수 있지만, 분석 시스템에 의해 획득되는 정보의 양 및/또는 검출 정확도는 추가의 검출 기술들을 허용함으로써 증가될 수 있다. 예를 들어, 일부 분석 시스템들(5-160)은 형광 파장 및/또는 형광 강도에 기초하여 샘플의 하나 이상의 속성을 식별하도록 추가로 구성될 수 있다.
다시 도 5-7을 참조하면, 일부 실시예들에 따라, 상이한 형광 수명들은 형광 분자의 여기 후에 형광 방출 이벤트들을 타임-비닝하도록 구성된 광 검출기로 구별될 수 있다. 타임 비닝은 광 검출기에 대한 단일 전하 축적 사이클 동안 발생할 수 있다. 전하 축적 사이클은 광 생성 캐리어들(photo-generated carriers)이 타임 비닝 광 검출기의 빈들에 축적되는, 판독 이벤트들 사이의 간격이다. 방출 이벤트들의 타임 비닝에 의해 형광 수명을 결정하는 개념은 도 5-8에서 그래프로 소개된다. t1 직전의 시간 te에서, 동일한 유형(예를 들어, 도 5-7의 곡선 B에 대응하는 유형)의 형광 분자 또는 형광 분자들의 앙상블은 짧은 또는 매우 짧은 광학 펄스에 의해 여기된다. 큰 분자 앙상블에 대해, 방출 강도는 도 5-8에 도시된 바와 같이 곡선 B와 유사한 시간 프로파일을 가질 수 있다.
그러나, 단일 분자 또는 적은 수의 분자에 대해, 본 예에 대해 도 5-7의 곡선 B의 통계에 따라 형광 광자들의 방출이 발생한다. 타임 비닝 광 검출기(5-322)는 방출 이벤트들로부터 생성된 캐리어들을 개별 타임 빈들에 축적할 수 있다. 도 5-8에는 3개의 빈이 나타나 있지만, 실시예들에서는 더 적은 수의 빈 또는 더 많은 수의 빈이 사용될 수 있다. 빈들은 형광 분자(들)의 여기 시간 te에 대하여 시간적으로 분리된다. 예를 들어, 제1 빈은 시간 te에서의 여기 이벤트 이후에 발생하는 시간 t1과 t2 사이의 간격 동안 생성된 캐리어들을 축적할 수 있다. 제2 빈은 시간 t2와 t3 사이의 간격 동안 생성된 캐리어들을 축적할 수 있고, 제3 빈은 시간 t3와 t4 사이의 간격 동안 생성된 캐리어를 축적할 수 있다. 많은 수의 방출 이벤트가 합산될 때, 타임 빈들에 축적되는 캐리어들은 도 5-8에 도시된 감쇠 강도 곡선에 근접할 수 있고, 비닝된 신호들은 상이한 형광 분자들, 또는 형광 분자가 위치된 상이한 환경들을 구별하기 위해 사용될 수 있다.
타임-비닝 광 검출기(5-322)의 예들은 2015년 8월 7일자로 출원되고 발명의 명칭이 "수신된 광자들의 시간적 비닝을 위한 통합된 디바이스(INTEGRATED DEVICE FOR TEMPORAL BINNING OF RECEIVED PHOTONS)"인 미국 특허 출원 제14/821,656호, 및 2017년 12월 22일자로 출원되고 발명의 명칭이 "직접 비닝 픽셀을 갖는 통합된 광 검출기(INTEGRATED PHOTODETECTOR WITH DIRECT BINNING PIXEL)"인 미국 특허 출원 제15/852,571호에 설명되어 있으며, 이들 둘 다의 전체 내용은 참조에 의해 여기에 포함된다. 설명을 위해, 타임 비닝 광 검출기의 비-제한적 실시예가 도 5-9에 도시되어 있다. 단일 타임 비닝 광 검출기(5-322)는 광자 흡수/캐리어 생성 영역(5-902), 캐리어 방출 채널(5-906), 및 복수의 캐리어 저장 빈(5-908a, 5-908b)을 포함할 수 있고, 이들 모두는 반도체 기판 상에 형성된다. 캐리어 수송 채널들(5-907)은 광자 흡수/캐리어 생성 영역(5-902)과 캐리어 저장 빈들(5-908a, 5-908b) 사이에 접속될 수 있다. 도시된 예에서, 2개의 캐리어 저장 빈이 도시되어 있지만, 더 많거나 더 적을 수 있다. 캐리어 저장 빈들에 접속된 판독 채널(5-910)이 존재할 수 있다. 광자 흡수/캐리어 생성 영역(5-902), 캐리어 방출 채널(5-906), 캐리어 저장 빈(5-908a, 5-908b) 및 판독 채널(5-910)은 캐리어들의 광 검출 능력, 제한, 및 수송을 제공하기 위해 반도체를 국부적으로 도핑함으로써 및/또는 인접 절연 영역들을 형성함으로써 형성될 수 있다. 타임 비닝 광 검출기(5-322)는 또한 디바이스를 통해 캐리어들을 수송하기 위해 디바이스 내에 전기장들을 발생시키도록 구성되는, 기판 상에 형성된 복수의 전극(5-920, 5-921, 5-922, 5-923, 5-924)을 포함할 수 있다.
동작에서, 펄스형 광학 소스(5-106)(예를 들어, 모드 고정 레이저)로부터의 여기 펄스(5-122)의 일부는 타임 비닝 광 검출기(5-322)를 통해 반응 챔버(5-330)에 전달된다. 초기에, 일부 여기 복사 광자들(5-901)이 광자 흡수/캐리어 생성 영역(5-902)에 도착할 수 있고, 캐리어들(밝은 음영 원들로 보여짐)을 생성할 수 있다. 여기 복사 광자들(5-901)과 함께 도착하여 대응 캐리어들(어두운 음영 원들로 보여짐)을 생성하는 일부 형광 방출 광자들(5-903)이 또한 존재할 수 있다. 처음에, 여기 복사에 의해 생성된 캐리어들의 수가 형광 방출에 의해 생성된 캐리어들의 수에 비해 너무 클 수 있다. 시간 간격 │te-t1│ 동안 생성되는 초기 캐리어들은 예를 들어 제1 전송 게이트(5-920)를 사용하여 그것들을 캐리어 방출 채널(5-906) 내로 게이팅함으로써 제거될 수 있다.
나중에, 대부분의 형광 방출 광자들(5-903)은 광자 흡수/캐리어 생성 영역(5-902)에 도착하고 반응 챔버(5-330)로부터의 형광 방출을 표현하는 유용하고 검출가능한 신호를 제공하는 캐리어들(어두운 음영 원들로 표시됨)을 생성한다. 일부 검출 방법들에 따르면, 제2 전극(5-921) 및 제3 전극(5-923)은 나중에(예를 들어, 제2 시간 간격 │t1 - t2│ 동안) 생성된 캐리어들을 제1 캐리어 저장 빈(5-908a)에 지향시키도록 나중에 게이팅될 수 있다. 후속하여, 제4 전극(5-922) 및 제5 전극(5-924)은 캐리어들을 제2 캐리어 저장 빈(5-908b)으로 지향시키기 위해 나중에(예를 들어, 제3 시간 간격 │t2 - t3│ 동안) 게이팅될 수 있다. 각각의 캐리어 저장 빈(5-908a, 5-908b)에서 상당한 수의 캐리어들 및 신호 레벨들을 축적하기 위해, 많은 수의 여기 펄스들에 대해, 전하 축적이 여기 펄스 이후에 이러한 방식으로 계속될 수 있다. 나중에, 신호는 빈들로부터 판독될 수 있다. 일부 구현들에서, 각각의 저장 빈에 대응하는 시간 간격들은 서브 나노초 시간 스케일이지만, 일부 실시예들에서(예를 들어, 형광단들이 더 긴 감쇠 시간들을 갖는 실시예들에서) 더 긴 시간 스케일들이 사용될 수 있다.
여기 이벤트(예를 들어, 펄스형 광학 소스로부터의 여기 펄스) 후에 캐리어들을 생성하고 타임 비닝하는 프로세스는 단일 여기 펄스 후에 한 번 발생하거나, 타임 비닝 광 검출기(5-322)에 대한 단일 전하 축적 사이클 동안의 복수의 여기 펄스 후에 여러 번 반복될 수 있다. 전하 축적이 완료된 후, 캐리어들은 판독 채널(5-910)을 통해 저장 빈들로부터 판독될 수 있다. 예를 들어, 적절한 바이어싱 시퀀스가 전극들(5-923, 5-924) 및 적어도 전극(5-940)에 인가되어 저장 빈들(5-908a, 5-908b)로부터 캐리어들을 제거할 수 있다. 전하 축적 및 판독 프로세스들은 광전자 칩(5-140) 상에서 대규모 병렬 동작으로 발생하여 데이터 프레임들을 야기할 수 있다.
도 5-9와 관련하여 설명된 예는 복수의 전하 저장 빈(5-908a, 5-908b)을 포함하지만, 일부 경우들에서는 단일 전하 저장 빈이 대신 사용될 수 있다. 예를 들어, 타임 비닝 광 검출기(5-322)에는 bin1만이 존재할 수 있다. 그러한 경우에서, 단일 저장 빈(5-908a)은 상이한 여기 이벤트들 이후 상이한 시간 간격들에서 보기 위해 가변 시간 게이팅 방식으로 동작될 수 있다. 예를 들어, 제1의 일련의 여기 펄스들 내의 펄스들 후에, 저장 빈(5-908a)에 대한 전극들은 제1 시간 간격 동안(예를 들어, 제2 시간 간격 │t1 - t2│ 동안) 생성된 캐리어들을 수집하도록 게이트될 수 있으며, 축적된 신호는 제1의 미리 결정된 수의 펄스들 후에 판독될 수 있다. 동일한 반응 챔버에서의 후속하는 일련의 여기 펄스들 내의 펄스들 후, 저장 빈(5-908a)에 대한 동일한 전극들은 상이한 간격(예를 들어, 제3 시간 간격 │t2 - t3│) 동안 생성된 캐리어들을 수집하도록 게이팅될 수 있고, 축적된 신호는 제2의 미리 결정된 수의 펄스 후에 판독될 수 있다. 필요한 경우, 캐리어들은 유사한 방식으로 나중의 시간 간격들 동안 수집될 수 있다. 이러한 방식으로, 여기 펄스가 반응 챔버에 도착한 후의 상이한 기간들 동안의 형광 방출에 대응하는 신호 레벨들이 단일 캐리어 저장 빈을 사용하여 생성될 수 있다.
여기 후의 상이한 시간 간격들 동안 전하 축적이 어떻게 수행되는지에 관계없이, 판독된 신호들은 예를 들어 형광 방출 감쇠 특성을 표현하는 빈들의 히스토그램을 제공할 수 있다. 반응 챔버들로부터의 형광 방출을 취득하기 위해 2개의 전하 저장 빈이 사용되는 예시적인 프로세스가 도 5-10A 및 도 5-10B에 도시되어 있다. 히스토그램의 빈들은 반응 챔버(5-330)에서 형광단(들)이 여기된 후 각각의 시간 간격 동안 검출되는 광자들의 수를 나타낼 수 있다. 일부 실시예들에서, 빈들에 대한 신호들은 도 5-10A에 도시된 바와 같이 많은 수의 여기 펄스 후에 축적될 것이다. 여기 펄스들은 펄스 간격 시간(T)에 의해 분리된 시간들(te1, te2, te3,… teN)에서 발생할 수 있다. 일부 경우들에서, 반응 챔버에서 관찰되는 단일 이벤트(예를 들어, DNA 분석에서의 단일 뉴클레오티드 통합 이벤트)에 대해 전자 저장 빈들에 신호들이 축적되는 동안 반응 챔버에 적용되는 105 내지 107개의 여기 펄스(5-122)(또는 그 일부)가 존재할 수 있다. 일부 실시예들에서, 하나의 빈(빈 0)은 각각의 광학 펄스와 함께 전달되는 여기 에너지의 진폭을 검출하도록 구성될 수 있으며, (예를 들어, 데이터를 정규화하기 위해) 기준 신호로서 사용될 수 있다. 다른 경우들에서, 여기 펄스 진폭은 안정적일 수 있고, 신호 취득 동안 1회 이상 결정될 수 있으며, 각각의 여기 펄스 후에는 결정되지 않고, 그에 의해 각각의 여기 펄스 후에는 bin0 신호 취득이 존재하지 않는다. 그러한 경우들에서, 여기 펄스에 의해 생성된 캐리어들은 도 5-9와 관련하여 위에서 설명된 바와 같이 광자 흡수/캐리어 생성 영역(5-902)으로부터 제거되고 폐기될 수 있다.
일부 구현들에서, 도 5-10A에 도시된 바와 같이, 여기 이벤트 후에 형광단으로부터 단일 광자만이 방출될 수 있다. 시간 te1에서의 제1 여기 이벤트 이후, 시간 tf1에서의 방출된 광자는 제1 시간 간격(예를 들어, 시간 t1과 t2 사이) 내에서 발생할 수 있고, 그에 의해 결과적인 전자 신호가 제1 전자 저장 빈에 축적된다(빈 1에 기여함). 시간 te2에서의 후속 여기 이벤트에서, 시간 tf2에서의 방출된 광자는 제2 시간 간격(예를 들어, 시간 t2와 t3 사이) 내에서 발생할 수 있고, 그에 의해 결과적인 전자 신호는 빈 2에 기여한다. 시간 te3에서의 다음 여기 이벤트 이후, 광자는 제1 시간 간격 내에서 발생하는 시간 tf3에서 방출될 수 있다.
일부 구현들에서, 반응 챔버(5-330)에서 수신된 각각의 여기 펄스 후에 방출 및/또는 검출된 형광 광자가 존재하지 않을 수 있다. 일부 경우들에서, 반응 챔버에 전달되는 10,000개의 여기 펄스마다 반응 챔버에서 검출되는 형광 광자는 1개 정도로 적을 수 있다. 펄스 여기 소스(5-106)로서 모드 고정 레이저(5-113)를 구현하는 것의 한 가지 이점은 모드 고정 레이저가 높은 펄스 반복률(예를 들어, 50㎒ 내지 250㎒)에서의 빠른 턴오프 시간들 및 높은 강도를 갖는 짧은 광학 펄스들을 생성할 수 있다는 것이다. 이러한 높은 펄스 반복률들을 이용하면, 10 밀리초 전하 축적 간격 내의 여기 펄스들의 수는 50,000 내지 250,000개일 수 있고, 그에 의해 검출가능한 신호가 축적될 수 있다.
많은 수의 여기 이벤트 및 캐리어 축적 후, 타임 비닝 광 검출기(5-322)의 캐리어 저장 빈들이 판독되어, 반응 챔버에 대해 다중 값 신호(예를 들어, 두 개 이상의 값의 히스토그램, N차원 벡터 등)를 제공할 수 있다. 각각의 빈에 대한 신호 값들은 형광단의 감쇠율에 의존할 수 있다. 예를 들어, 다시 도 5-8을 참조하면, 감쇠 곡선 B를 갖는 형광단은 감쇠 곡선 A를 갖는 형광단에 비해 빈 1 대 빈 2의 신호 비율이 더 높을 것이다. 존재하는 특정 형광단을 결정하기 위해, 빈들로부터의 값들이 분석되고, 교정 값들과 및/또는 서로와 비교될 수 있다. 시퀀싱 응용을 위해, 형광단들을 식별하면, 예를 들어 성장하는 DNA 가닥에 통합되고 있는 뉴클레오티드 또는 뉴클레오티드 유사체를 결정할 수 있다. 다른 응용들에 대해, 형광단을 식별하면, 형광단에 링크될 수 있는 관심있는 분자 또는 시료의 정체를 결정할 수 있다.
신호 분석을 이해하는 데 더 도움을 주기 위해, 축적된 다중 빈 값들은, 예를 들어 도 5-10B에 도시된 바와 같이 히스토그램으로서 플로팅될 수 있거나, N차원 공간 내의 벡터 또는 위치로서 기록될 수 있다. 교정 실행들(calibration runs)은 4개의 뉴클레오티드 또는 뉴클레오티드 유사체에 연결된 4개의 상이한 형광단에 대해 다중 값 신호들에 대한 교정 값들(예를 들어, 교정 히스토그램들)을 취득하기 위해 별개로 수행될 수 있다. 예로서, 교정 히스토그램들은 도 5-11A(T 뉴클레오티드에 연관된 형광 표지), 도 5-11B(A 뉴클레오티드에 연관된 형광 표지), 도 5-11C(C 뉴클레오티드에 연관된 형광 표지), 및 도 5-11D(G 뉴클레오티드에 연관된 형광 표지)에 도시된 바와 같이 나타날 수 있다. 측정된 다중 값 신호(도 5-10B의 히스토그램에 대응함)와 교정 다중 값 신호들의 비교는 성장하는 DNA 가닥에 통합되는 뉴클레오티드 또는 뉴클레오티드 유사체의 정체 "T"(도 5-11A)를 결정할 수 있다.
일부 구현들에서, 상이한 형광단들을 구별하기 위해, 형광 강도가 추가적으로 또는 대안적으로 사용될 수 있다. 예를 들어, 일부 형광단들은 그들의 감쇠율이 유사하더라도 상당히 다른 강도들로 방출하거나 여기 확률들의 상당한 차이(예를 들어, 적어도 약 35%의 차이)를 가질 수 있다. 측정된 여기 에너지 및/또는 다른 취득된 신호에 대해 비닝된 신호들(빈들 5-3)을 참조함으로써, 강도 레벨들에 기초하여 상이한 형광단들을 구별하는 것이 가능할 수 있다.
일부 실시예들에서, 동일한 유형의 상이한 개수의 형광단이 상이한 뉴클레오티드들 또는 뉴클레오티드 유사체들에 연결될 수 있고, 그에 의해 뉴클레오티드들이 형광단 강도에 기초하여 식별될 수 있다. 예를 들어, 2개의 형광단이 제1 뉴클레오티드(예를 들어, "C") 또는 뉴클레오티드 유사체에 연결될 수 있고, 4개 이상의 형광단이 제2 뉴클레오티드(예를 들어, "T") 또는 뉴클레오티드 유사체에 연결될 수 있다. 형광단의 수가 상이하기 때문에, 상이한 뉴클레오티드들에 연관된 상이한 여기 및 형광단 방출 확률들이 존재할 수 있다. 예를 들어, 신호 축적 간격 동안 "T" 뉴클레오티드 또는 뉴클레오티드 유사체에 대해 더 많은 방출 이벤트가 존재할 수 있고, 그에 의해 빈의 겉보기 강도는 "C" 뉴클레오티드 또는 뉴클레오티드 유사체에 대한 것보다 훨씬 더 높다.
형광단 감쇠율들 및/또는 형광단 강도들에 기초하여 뉴클레오티드들 또는 임의의 다른 생물학적 또는 화학적 시료를 구별하는 것은 분석 기기(5-100)에서의 광학적 여기 및 검출 시스템의 단순화를 가능하게 한다. 예를 들어, 광학 여기는 단일 파장 소스(예를 들어, 복수의 소스가 아닌 하나의 특징 파장을 생성하는 소스, 또는 복수의 상이한 특징 파장에서 동작하는 소스)로 수행될 수 있다. 추가적으로, 파장 식별 광학계들 및 필터들은 상이한 파장들의 형광단들을 구별하기 위해 검출 시스템에서 필요하지 않을 수 있다. 또한, 상이한 형광단들로부터의 방출을 검출하기 위해, 각각의 반응 챔버에 대해 단일 광 검출기가 사용될 수 있다.
문구 "특징 파장" 또는 "파장"은 제한된 복사 대역폭 내의 중심 또는 우세 파장(예를 들어, 펄스형 광학 소스에 의해 출력되는 20㎚ 대역폭 내의 중심 또는 피크 파장)을 지칭하기 위해 사용된다. 일부 경우들에서, "특징 파장" 또는 "파장"은 소스에 의해 출력되는 복사의 총 대역폭 내의 피크 파장을 지칭하기 위해 사용될 수 있다.
약 560㎚ 내지 약 900㎚ 범위의 방출 파장들을 갖는 형광단들이 타임 비닝 광 검출기(CMOS 프로세스들을 사용하여 실리콘 웨이퍼 상에 제조될 수 있음)에 의해 검출될 수 있는 적절한 양의 형광을 제공할 수 있다. 이러한 형광단들은 유전자 시퀀싱 응용을 위해 뉴클레오티드들 또는 뉴클레오티드 유사체들과 같은 관심 생물학적 분자들에 연결될 수 있다. 이 파장 범위의 형광 방출은 더 긴 파장의 형광에 비해 실리콘 기반 광 검출기에서 더 높은 반응성으로 검출될 수 있다. 추가적으로, 이러한 파장 범위 내의 형광단들 및 연관된 링커들은 성장하는 DNA 가닥들에 대한 뉴클레오티드 또는 뉴클레오티드 유사체의 통합을 방해하지 않을 수 있다. 일부 구현들에서, 약 560㎚ 내지 약 660㎚ 범위의 방출 파장들을 갖는 형광단들이 단일 파장 소스로 광학적으로 여기될 수 있다. 이 범위의 예시적인 형광단은 매사추세츠 주 월섬의 Thermo Fisher Scientific Inc.로부터 입수할 수 있는 Alexa Fluor 647이다. 약 560㎚ 내지 약 900㎚의 파장들에서 방출하는 형광단들을 여기시키기 위해, 더 짧은 파장(예를 들어, 약 500㎚ 내지 약 650㎚)에서의 여기 에너지가 사용될 수 있다. 일부 실시예들에서, 타임 비닝 광 검출기들은 예를 들어 Ge와 같은 다른 재료들을 광 검출기 활성 영역들에 통합함으로써, 반응 챔버들로부터의 더 긴 파장의 방출을 효율적으로 검출할 수 있다.
Ⅶ. 단백질 시퀀싱 애플리케이션
본 개시내용의 일부 양태들은 단백질 시퀀싱에 유용할 수 있다. 예를 들어, 본 개시내용의 일부 양태들은 폴리펩티드로부터 아미노산 서열 정보를 결정하는 데(예를 들어, 하나 이상의 폴리펩티드를 시퀀싱하는 데) 유용하다. 일부 실시예들에서, 아미노산 서열 정보는 단일 폴리펩티드 분자들에 대해 결정될 수 있다. 일부 실시예들에서, 폴리펩티드의 하나 이상의 아미노산이 (예를 들어, 직접적으로 또는 간접적으로) 표지되고, 폴리펩티드 내에서의 표지된 아미노산들의 상대적 위치들이 결정된다. 일부 실시예들에서, 단백질 내에서의 아미노산들의 상대적 위치들은 일련의 아미노산 표지화 및 절단(cleavage) 단계들을 사용하여 결정된다.
일부 실시예들에서, 말단 아미노산의 정체(예를 들어, N-말단 또는 C-말단 아미노산)가 평가되고, 그 후에 말단 아미노산이 제거되고, 다음 말단에서 다음 아미노산의 정체가 평가되며, 이 프로세스는 폴리펩티드 내의 복수의 연속적인 아미노산이 평가될 때까지 반복된다. 일부 실시예들에서, 아미노산의 정체를 평가하는 것은 존재하는 아미노산의 유형을 결정하는 것을 포함한다. 일부 실시예들에서, 아미노산의 유형을 결정하는 것은 (예를 들어, 개별 말단 아미노산에 대해 특이적인 인식 분자를 사용하여) 예를 들어 자연 발생하는 20개의 아미노산 중 어느 것이 말단 아미노산인지 결정함으로써 실제 아미노산 정체를 결정하는 것을 포함한다. 그러나, 일부 실시예들에서 말단 아미노산 유형의 정체를 평가하는 것은 폴리펩티드의 말단에 존재할 수 있는 잠재적 아미노산의 서브세트를 결정하는 것을 포함할 수 있다. 일부 실시예들에서, 이는 아미노산이 하나 이상의 특이적 아미노산이 아님(따라서 다른 아미노산들 중 임의의 것일 수 있음)을 결정함으로써 달성될 수 있다. 일부 실시예들에서, 이것은 (예를 들어, 2개 이상의 말단 아미노산의 특정 서브세트에 결합하는 인식 분자를 사용하여) (예를 들어, 크기, 전하, 소수성, 결합 속성들에 기초하여) 아미노산들의 특정 서브세트 중 어느 것이 폴리펩티드의 말단에 있을 수 있는지를 결정함으로써 달성될 수 있다.
폴리펩티드의 아미노산들은, 예를 들어 폴리펩티드 상의 하나 이상의 유형의 아미노산에 선택적으로 결합하는 아미노산 인식 분자들을 사용하여 간접적으로 표지될 수 있다. 폴리펩티드의 아미노산들은 예를 들어 고유하게 식별가능한 표지들로 폴리펩티드 상의 하나 이상의 유형의 아미노산 측쇄를 선택적으로 변형함으로써 직접 표지될 수 있다. 아미노산 측쇄들의 선택적 표지 방법, 및 표지된 폴리펩티드들의 준비 및 분석에 관한 세부사항은 본 기술분야에 공지되어 있다(예를 들어, Swaminathan, et al. PLoS Comput Biol. 2015, 11(2): e1004080 참조). 따라서, 일부 실시예들에서, 하나 이상의 유형의 아미노산은 하나 이상의 유형의 아미노산에 선택적으로 결합하는 하나 이상의 아미노산 인식 분자의 결합을 검출함으로써 식별된다. 일부 실시예들에서, 하나 이상의 유형의 아미노산은 표지된 폴리펩티드를 검출함으로써 식별된다.
일부 실시예들에서, 단백질 내에서의 표지된 아미노산들의 상대적 위치는 단백질로부터 아미노산들을 제거하지 않고서 표지된 단백질을 포어(pore)(예를 들어, 단백질 채널)를 통해 전위(translocating)시키고, 단백질 분자 내에서의 표지된 아미노산들의 상대적 위치를 결정하기 위해 포어를 통한 전위 동안 표지된 아미노산(들)로부터 신호(예를 들어, 
공명 에너지 전달(FRET) 신호)를 검출함으로써 결정될 수 있다.
본 명세서에서 사용될 때, 폴리펩티드를 시퀀싱하는 것은 폴리펩티드에 대한 서열 정보를 결정하는 것을 지칭한다. 일부 실시예들에서, 이는 폴리펩티드의 일부(또는 전부)에 대한 각각의 순차적 아미노산의 정체를 결정하는 것을 수반할 수 있다. 그러나, 일부 실시예들에서, 이는 폴리펩티드 내의 아미노산들의 서브세트의 정체를 평가하는 것(그리고, 예를 들어, 폴리펩티드 내의 각각의 아미노산의 정체를 결정하지 않고서 하나 이상의 아미노산 유형의 상대적 위치를 결정하는 것)을 수반할 수 있다. 그러나, 일부 실시예들에서, 아미노산 함량 정보는 폴리펩티드 내에서의 상이한 유형들의 아미노산들의 상대적 위치를 직접적으로 결정하지 않고서 폴리펩티드로부터 획득될 수 있다. (예를 들어, 아미노산 함량을 폴리펩티드 정보의 데이터베이스와 비교하고 어떤 폴리펩티드(들)가 동일한 아미노산 함량을 갖는지를 결정함으로써) 존재하는 폴리펩티드의 정체를 추론하는 데에 아미노산 함량이 단독으로 사용될 수 있다.
일부 실시예들에서, (예를 들어, 효소적 및/또는 화학적 절단을 통해) 더 긴 폴리펩티드 또는 단백질로부터 획득된 복수의 폴리펩티드 생성물에 대한 서열 정보는 더 긴 폴리펩티드 또는 단백질의 서열을 재구성하거나 추론하기 위해 분석될 수 있다. 따라서, 일부 실시예들은 폴리펩티드의 복수의 단편을 시퀀싱함으로써 폴리펩티드를 시퀀싱하기 위한 조성물들 및 방법들을 제공한다. 일부 실시예들에서, 폴리펩티드를 시퀀싱하는 것은 복수의 폴리펩티드 단편에 대한 서열 정보를 조합하여 폴리펩티드에 대한 서열을 식별 및/또는 결정하는 것을 포함한다. 일부 실시예들에서, 서열 정보를 조합하는 것은 컴퓨터 하드웨어 및 소프트웨어에 의해 수행될 수 있다. 본 명세서에 설명된 방법들은 유기체의 전체 프로테옴(proteome)과 같은 관련 폴리펩티드들의 세트가 시퀀싱되는 것을 허용할 수 있다. 일부 실시예들에서, 복수의 단일 분자 시퀀싱 반응이 (예를 들어, 단일 칩 상에서) 병렬로 수행될 수 있다. 예를 들어, 일부 실시예들에서, 복수의 단일 분자 시퀀싱 반응이 각각 단일 칩 상의 개별 샘플 웰들에서 수행된다.
일부 실시예들에서, 본 명세서에 제공된 방법들은 단백질들의 복합 혼합물을 포함하는 샘플에서 개별 단백질의 시퀀싱 및 식별을 위해 사용될 수 있다. 일부 실시예들은 단백질들의 복합 혼합물에서 개별 단백질을 고유하게 식별하는 방법들을 제공한다. 일부 실시예들에서, 개별 단백질은 단백질의 부분 아미노산 서열을 결정함으로써 혼합 샘플에서 검출된다. 일부 실시예들에서, 단백질의 부분 아미노산 서열은 대략 5 내지 50개 아미노산의 연속 스트레치 내에 있다.
임의의 특정 이론에 얽매이기를 원하지 않고서, 대부분의 인간 단백질들은 프로테옴 데이터베이스를 참조하여 불완전한 서열 정보를 사용하여 식별될 수 있다고 여겨진다. 예를 들어, 인간 프로테옴의 간단한 모델링은 6 내지 40개의 아미노산의 스트레치 내에서 단 4가지 유형의 아미노산을 검출함으로써 단백질의 약 98%가 고유하게 식별될 수 있음을 보여주었다(예를 들어, Swaminathan, et al. PLoS Comput Biol . 2015, 11(2):e1004080; 및 Yao, et al. Phys. Biol . 2015, 12(5):055003 참조). 따라서, 단백질들의 복합 혼합물은 약 6 내지 40개 아미노산의 짧은 폴리펩티드 단편들로 분해(예를 들어, 화학적 분해, 효소 분해)될 수 있으며, 이 폴리펩티드 라이브러리의 시퀀싱은 원래의 복합 혼합물 내에 존재하는 단백질들 각각의 정체 및 풍부함을 드러낼 것이다. 부분 서열 정보를 결정하는 것에 의한 선택적 아미노산 표지 및 폴리펩티드 식별을 위한 조성물들 및 방법들은 2015년 9월 15일자로 출원되고 발명의 명칭이 "단일 분자 펩타이드 시퀀싱(SINGLE MOLECULE PEPTIDE SEQUENCING)"인 미국 특허 출원 제15/510,962호에 상세하게 설명되고, 그것의 전체 내용이 참조로 포함된다.
일부 실시예들에 따른 시퀀싱은 기판 또는 고체 지지체, 예를 들어 칩 또는 통합 디바이스의 표면에 폴리펩티드를 고정화(immobilizing)하는 것을 수반할 수 있다. 일부 실시예들에서, 폴리펩티드는 기판 상의 샘플 웰의 표면 상에(예를 들어, 샘플 웰의 바닥 표면 상에) 고정화될 수 있다. 일부 실시예들에서, 폴리펩티드의 제1 말단은 표면에 고정화되고, 다른 말단은 본 명세서에 기재된 바와 같은 시퀀싱 반응에 종속된다. 예를 들어, 일부 실시예들에서, 폴리펩티드는 C-말단을 통해 표면에 고정화되고, 말단 아미노산 인식 및 분해는 폴리펩티드의 N-말단으로부터 C-말단을 향하여 진행된다. 일부 실시예들에서, 폴리펩티드의 N-말단 아미노산이 고정화된다(예를 들어, 표면에 부착됨). 일부 실시예들에서, 폴리펩티드의 C-말단 아미노산이 고정화된다(예를 들어, 표면에 부착됨). 일부 실시예들에서, 하나 이상의 비-말단 아미노산이 고정화된다(예를 들어, 표면에 부착됨). 고정화된 아미노산(들)은 예를 들어 본 명세서에 설명된 바와 같은 임의의 적합한 공유 또는 비공유 결합을 사용하여 부착될 수 있다. 일부 실시예들에서, 복수의 폴리펩티드는 예를 들어 기판 상의 샘플 웰들의 어레이에서 복수의 샘플 웰에 부착된다(예를 들어, 하나의 폴리펩티드가 각각의 샘플 웰의 표면, 예를 들어 바닥 표면에 부착됨).
본 개시내용의 일부 양태들은 말단 아미노산 변형 및 절단의 반복된 사이클에 종속되는 표지된 폴리펩티드의 발광성을 검출함으로써 폴리펩티드를 시퀀싱하는 방법을 제공한다. 예를 들어, 도 5-12는 일부 실시예들에 따른 Edman 분해에 의해 표지된 폴리펩티드를 시퀀싱하는 방법을 보여준다. 일부 실시예들에서, 방법은 일반적으로 Edman 분해에 의한 시퀀싱의 다른 방법들에 대해 본 명세서에 설명된 바와 같이 진행된다. 예를 들어, 일부 실시예들에서, 도 5-12에 보여진 단계들 (1) 및 (2)는 Edman 분해 반응에서의 말단 아미노산 변형 및 말단 아미노산 절단에 대해 각각 본 명세서의 다른 곳에서 설명된 바와 같이 수행될 수 있다.
도 5-12에 도시된 예에 보여진 바와 같이, 일부 실시예들에서, 방법은 (1) 표지된 폴리펩티드의 말단 아미노산을 변형시키는 단계를 포함한다. 본 명세서의 다른 곳에서 설명된 바와 같이, 일부 실시예들에서, 변형은 말단 아미노산을 이소티오시아네이트(예를 들어, PITC)와 접촉시켜 이소티오시아네이트-변형된 말단 아미노산을 형성하는 것을 포함한다. 일부 실시예들에서, 이소티오시아네이트 변형(5-1210)은 말단 아미노산을 절단 시약(예를 들어, 본 명세서에 설명된 바와 같은 화학적 또는 효소적 절단 시약)에 의한 제거에 더 민감한 형태로 변환한다. 따라서, 일부 실시예들에서, 방법은 (2) Edman 분해에 대해 본 명세서의 다른 곳에서 상세히 설명된 화학적 또는 효소적 수단을 사용하여 변형된 말단 아미노산을 제거하는 단계를 포함한다.
일부 실시예들에서, 방법은 복수의 사이클 동안 단계 (1) 내지 (2)를 반복하는 것을 포함하며, 그 동안 표지된 폴리펩티드의 발광이 검출되고, 말단으로부터 표지된 아미노산을 제거하는 것에 대응하는 절단 이벤트들은 검출되는 신호의 감소로서 검출될 수 있다. 일부 실시예들에서, 도 5-12에 보여진 바와 같이 단계 (2) 이후에 신호에 변화가 없는 것은 알 수 없는 유형의 아미노산을 식별한다. 따라서, 일부 실시예들에서, 부분 서열 정보는 검출되는 신호의 변화에 기초하여 결정된 정체에 의해 아미노산 유형을 할당하거나 검출되는 신호의 변화 없음에 기초하여 아미노산 유형을 알 수 없음으로 식별함으로써, 각각의 순차적 라운드 동안 단계 (2) 이후에 검출되는 신호를 평가함으로써 결정될 수 있다.
본 개시내용의 일부 양태들은 말단 아미노산들과 표지된 아미노산 인식 분자들 및 표지된 절단 시약(예를 들어, 표지된 엑소펩티다제)의 결합 상호작용들을 평가하는 것에 의한 실시간 폴리펩티드 시퀀싱의 방법들을 제공한다. 도 5-13은 개별 결합 이벤트들이 신호 출력(5-1300)의 신호 펄스들을 발생시키는 시퀀싱 방법의 예를 보여준다. 도 5-13의 삽입 패널은 이 접근법에 의한 실시간 시퀀싱의 일반적인 개요를 도시한다. 보여진 바와 같이, 표지된 아미노산 인식 분자(5-1310)는 말단 아미노산(여기서는 라이신으로 보여짐)에 선택적으로 결합하고 그로부터 해리하고, 이에 의해 신호 출력(5-1300)에서 일련의 펄스를 생성되며, 이는 말단 아미노산을 식별하기 위해 사용될 수 있다. 일부 실시예들에서, 일련의 펄스는 대응하는 말단 아미노산의 정체를 진단할 수 있는 펄스 패턴을 제공한다.
이론에 얽매이기를 원하지 않고서, 표지된 아미노산 인식 분자(5-1310)는 결합의 연계 속도(association rate)(kon) 및 결합의 해리 속도(koff)에 의해 정의된 결합 친화도(KD)에 따라 선택적으로 결합한다. 속도 상수들(koff 및 kon)은 각각 펄스 지속시간(예를 들어, 검출가능한 결합 이벤트에 대응하는 시간) 및 인터펄스 지속시간(예를 들어, 검출가능한 결합 이벤트들 사이의 시간)의 중요한 결정요인이다. 일부 실시예들에서, 이러한 속도들은 최고의 시퀀싱 정확도를 제공하는 펄스 지속기간들 및 펄스 속도들을 달성하도록 설계될 수 있다.
삽입 패널에 보여진 바와 같이, 시퀀싱 반응 혼합물은 표지된 아미노산 인식 분자(5-1310)의 것과 상이한 검출가능한 표지를 포함하는 표지된 절단 시약(5-1320)을 더 포함한다. 일부 실시예들에서, 표지된 절단 시약(5-1320)은 표지된 아미노산 인식 분자(5-1310)의 농도보다 낮은 농도로 혼합물에 존재한다. 일부 실시예들에서, 표지된 절단 시약(5-1320)은 대부분의 또는 모든 유형의 말단 아미노산을 절단하도록 광범위한 특이성을 나타낸다.
신호 출력(5-1300)의 진행에 의해 도시된 바와 같이, 일부 실시예들에서, 표지된 절단 시약(5-1320)에 의한 말단 아미노산 절단은 고유하게 식별가능한 신호 펄스를 발생시키고, 이러한 이벤트들은 표지된 아미노산 인식 분자(5-1310)의 결합 펄스들보다 더 낮은 빈도로 발생한다. 이러한 방식으로, 폴리펩티드의 아미노산들은 실시간 시퀀싱 프로세스에서 카운팅 및/또는 식별될 수 있다. 신호 출력(5-1300)에 더 도시된 바와 같이, 일부 실시예들에서, 표지된 아미노산 인식 분자(5-1310)는 고유하게 식별가능한 펄스 패턴들을 생성하는 각각의 유형에 대응하는 상이한 결합 속성들을 갖는 하나보다 많은 유형의 아미노산에 결합하도록 설계된다. 일부 실시예들에서, 대응하는 말단 아미노산을 식별하는 데 사용될 수 있는 진단 펄스 패턴을 각각 갖는 복수의 표지된 아미노산 인식 분자가 사용될 수 있다.
Ⅷ. 결론
이와 같이, 본 개시내용의 기술의 수 개의 양태들 및 실시예들을 설명하였지만, 본 기술분야의 통상의 기술자에게는 다양한 변경, 수정 및 개선이 쉽게 떠오를 수 있다는 것을 알아야 한다. 이러한 변경들, 수정들 및 개선들은 본 명세서에 설명된 기술의 사상 및 범위 내에 있도록 의도된다. 따라서, 전술한 실시예들은 단지 예로서 제시된 것이며, 첨부된 청구항들 및 그 균등물의 범위 내에서, 본 발명의 실시예들은 구체적으로 설명된 것과 달리 실시될 수 있다는 것을 이해해야 한다. 추가로, 본 명세서에 설명된 2개 이상의 특징, 시스템, 물품, 재료, 키트, 및/또는 방법이 상호 불일치하지 않는 경우, 그러한 특징, 시스템, 물품, 재료, 키트, 및/또는 방법의 임의의 조합이 본 개시내용의 발명의 범위 내에 포함된다.
또한, 설명되는 바와 같이, 일부 양태들은 하나 이상의 방법으로서 실시될 수 있다. 방법의 일부로서 수행되는 동작들은 임의의 적절한 방식으로 순서가 정해질 수 있다. 따라서, 예시적인 실시예들에서 순차적인 동작들로 보여지더라도, 설명된 것과 상이한 순서로 동작들이 수행되는 실시예들이 구성될 수 있고, 이는 일부 동작들을 동시에 수행하는 것을 포함할 수 있다.
본 명세서에 정의되고 사용된 모든 정의들은 사전적 정의, 참조로 통합된 문서들에서의 정의, 및/또는 정의된 용어들의 일반적인 의미에 우선하는 것으로 이해되어야 한다.
본 명세서 및 청구항들에서 사용될 때의 단수 표현(부정 관사 "a" 및 "an")은 반대로 명확하게 표시되지 않는 한, "적어도 하나"를 의미하는 것으로 이해되어야 한다.
본 명세서 및 청구항들에서 사용될 때의 문구 "및/또는"은 이렇게 결합된 요소들 중 "어느 하나 또는 둘 다"를 의미하는 것으로서, 즉 일부 경우들에서는 결합적으로 존재하고 다른 경우들에서는 분리되어 존재하는 요소들을 의미하는 것으로 이해되어야 한다.
본 명세서 및 청구항들에서 사용될 때, 하나 이상의 요소의 목록을 참조하는 문구 "적어도 하나"는 요소들의 목록 내의 요소들 중 임의의 하나 이상으로부터 선택된 적어도 하나의 요소를 의미하지만, 요소들의 목록 내에 구체적으로 나열된 각각의 모든 요소 중 적어도 하나를 반드시 포함하지는 않고, 요소들의 목록 내의 요소들의 임의의 조합들을 배제하지 않음을 이해해야 한다. 이러한 정의는 또한 문구 "적어도 하나"가 참조하는 요소들의 목록 내에서 구체적으로 식별되는 요소들에 관련이 있는지 여부에 관계없이, 구체적으로 식별되는 그러한 요소들 외의 요소들이 임의적으로 존재하는 것을 허용한다.
청구항들에서는 물론, 상기 명세서에서, "포함하는(comprising, including)", "지니는(carrying)", "갖는(having)", "함유하는(containing)", "수반하는(involving)", "보유하는(holding)", "이루어진(composed of)" 등과 같은 모든 전이 문구들은 개방형인 것으로, 즉 포함하지만 제한되지 않음을 의미하는 것으로 이해되어야 한다. 전이 문구들 "구성된(consisting of)" 및 "본질적으로 구성된(consisting essentially of)"은 각각 폐쇄형 또는 반-폐쇄형 전이 문구들일 것이다.
Claims (49)
- 통합 디바이스로서,
광 검출 영역;
상기 광 검출 영역으로부터 제1 방향으로 이격된 하나 이상의 저장 빈; 및
적어도 일부의 광자들이 상기 하나 이상의 전하 저장 빈에 도달하는 것을 차단하도록 구성되는 광학적 장벽
을 포함하는, 통합 디바이스. - 제1항에 있어서, 상기 광학적 장벽은 적어도 부분적으로 불투명한 재료를 포함하는, 통합 디바이스.
- 제2항에 있어서, 상기 적어도 부분적으로 불투명한 컴포넌트는 컨택트를 포함하는, 통합 디바이스.
- 제3항에 있어서, 상기 광 검출 영역으로부터 상기 제1 방향에 수직인 제2 방향으로 이격된 금속 층을 더 포함하고, 상기 컨택트는 상기 금속 층으로부터 상기 광 검출 영역을 향하여 연장되는, 통합 디바이스.
- 제4항에 있어서, 상기 컨택트는 상기 광 검출 영역으로부터 전기적으로 절연되는, 통합 디바이스.
- 제5항에 있어서, 상기 컨택트는 제1 컨택트이고, 상기 통합 디바이스는:
상기 금속 층과 상기 광 검출 영역 사이에 상기 제2 방향으로 배치되는 전송 게이트; 및
상기 금속 층으로부터 상기 전송 게이트까지 연장되는 제2 컨택트
를 더 포함하고, 상기 제2 컨택트는 상기 전송 게이트에 전기적으로 결합되는, 통합 디바이스. - 제6항에 있어서,
상기 금속 층으로부터 광 검출 영역을 향하여 연장되고, 상기 광 검출 영역으로부터 전기적으로 절연되는 제3 컨택트를 더 포함하고, 상기 제1 컨택트 및 상기 제3 컨택트는 상기 광 검출 영역의 대향 측들에서 상기 제1 방향으로 배치되는, 통합 디바이스. - 제7항에 있어서,
상기 광 검출 영역 및 상기 하나 이상의 저장 빈을 포함하는 제1 픽셀; 및
제2 광 검출 영역 및 하나 이상의 제2 저장 빈을 포함하는 제2 픽셀 - 상기 제1 및 제2 픽셀들은 상기 제1 및 제2 방향들에 수직인 제3 방향으로 서로 이격됨 -
을 더 포함하고, 상기 제1 컨택트 및 상기 제3 컨택트는 적어도 일부의 광자들이 상기 제1 픽셀의 하나 이상의 저장 빈 및 상기 제2 픽셀의 하나 이상의 제2 저장 빈에 도달하는 것을 차단하도록 구성되는, 통합 디바이스. - 제8항에 있어서, 상기 제1 컨택트 및 상기 제3 컨택트는 상기 제1 픽셀로부터 상기 제2 픽셀까지 상기 제3 방향으로 연장되는, 통합 디바이스.
- 제4항에 있어서, 상기 하나 이상의 저장 빈은 하나 이상의 제1 전하 저장 빈이고, 상기 통합 디바이스는 상기 광 검출 영역으로부터 상기 제1 방향으로 이격되고 상기 하나 이상의 제1 전하 저장 빈으로부터 상기 제1 및 제2 방향들에 수직인 제3 방향으로 이격된 하나 이상의 제2 저장 빈을 더 포함하는, 통합 디바이스.
- 제3항에 있어서,
상기 광 검출 영역으로부터 상기 하나 이상의 저장 빈으로의 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트; 및
상기 제1 방향으로 연장되고, 상기 전송 게이트로부터 상기 제1 방향에 수직인 제2 방향으로 이격되는 금속 층
을 더 포함하고, 상기 컨택트는 상기 전송 게이트로부터 상기 금속 층까지 연장되는, 통합 디바이스. - 제11항에 있어서, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 금속 층으로부터, 상기 금속 층으로부터 상기 제2 방향으로 이격된 제2 금속 층까지 연장되는 비아를 더 포함하는, 통합 디바이스.
- 제11항에 있어서, 상기 컨택트는 상기 광 검출 영역 주위에 원통형으로 위치되는, 통합 디바이스.
- 제11항에 있어서, 상기 컨택트는 금속을 포함하는, 통합 디바이스.
- 제2항에 있어서,
상기 광 검출 영역으로부터 상기 하나 이상의 저장 빈으로의 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트
를 더 포함하고, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 전송 게이트 주위에 위치된 층을 포함하는, 통합 디바이스. - 제15항에 있어서, 상기 층은 반도체-금속 화합물을 포함하는, 통합 디바이스.
- 제15항에 있어서, 상기 층은 유전체 필름을 포함하는, 통합 디바이스.
- 제15항에 있어서, 상기 층은 금속을 포함하는, 통합 디바이스.
- 제2항에 있어서,
1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트
를 더 포함하고, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 전송 게이트의 부분을 포함하는, 통합 디바이스. - 제19항에 있어서, 상기 전송 게이트의 상기 부분은 금속을 포함하는, 통합 디바이스.
- 제19항에 있어서, 상기 부분은 산화물 컴포넌트를 포함하는, 통합 디바이스.
- 제2항에 있어서,
1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 금속 전송 게이트
를 더 포함하고, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 금속 전송 게이트를 포함하는, 통합 디바이스. - 제1항에 있어서, 상기 광학적 장벽은 상기 광 검출 영역으로부터 상기 제1 방향에 수직인 제2 방향으로 연장되는 광 도파관을 포함하는, 통합 디바이스.
- 통합 디바이스로서,
광 검출 영역;
1차 경로를 통해 상기 광 검출 영역에 결합되는 하나 이상의 저장 빈; 및
적어도 일부의 전하 캐리어들이 적어도 하나의 2차 경로를 따라 상기 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 도핑된 반도체 영역
을 포함하는, 통합 디바이스. - 제24항에 있어서, 상기 도핑된 반도체 영역은 상기 하나 이상의 저장 빈의 위에, 그 아래에 및/또는 그에 인접하여 위치되는, 통합 디바이스.
- 제25항에 있어서,
상기 광 검출 영역 및 상기 하나 이상의 저장 빈 주위에 위치된 벌크 반도체 영역
을 더 포함하고, 상기 도핑된 반도체 영역은 상기 하나 이상의 저장 빈과 상기 벌크 반도체 영역 사이에 위치되는, 통합 디바이스. - 제26항에 있어서, 상기 도핑된 반도체 영역은 상기 광 검출 영역 및 상기 하나 이상의 저장 빈과 반대되는 전도형을 포함하고, 상기 적어도 일부의 전하 캐리어들이 상기 하나 이상의 저장 빈에 도달하는 것을 방해하도록 구성되는, 통합 디바이스.
- 제26항에 있어서, 상기 도핑된 반도체 영역은 상기 광 검출 영역 및 상기 하나 이상의 저장 빈과 동일한 전도형을 포함하고, 상기 적어도 일부의 전하 캐리어들이 상기 하나 이상의 저장 빈에 도달하는 것을 방해하도록 구성되는, 통합 디바이스.
- 통합 디바이스로서,
1차 경로의 제1 부분을 따라 방출 광자들을 수신하도록 구성되는 광 검출 영역;
상기 1차 경로의 제2 부분을 따라 상기 광 검출 영역으로부터 전하 캐리어들을 수신하도록 전기적으로 결합되는 하나 이상의 저장 빈; 및
적어도 일부의 광자들 및/또는 적어도 일부의 전하 캐리어들이 적어도 하나의 2차 경로를 따라 상기 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 적어도 하나의 장벽
을 포함하는, 통합 디바이스. - 제29항에 있어서, 상기 적어도 하나의 장벽은 상기 적어도 일부의 광자들이 상기 적어도 하나의 2차 경로를 따라 상기 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 광학적 장벽을 포함하는, 통합 디바이스.
- 제30항에 있어서, 상기 광학적 장벽은 상기 적어도 일부의 광자들의 소스와 상기 하나 이상의 저장 빈 사이에서 상기 적어도 하나의 2차 경로를 따라 위치되는 적어도 부분적으로 불투명한 컴포넌트를 포함하는, 통합 디바이스.
- 제31항에 있어서, 상기 적어도 부분적으로 불투명한 컴포넌트는 컨택트 및/또는 비아를 포함하는, 통합 디바이스.
- 제31항에 있어서,
상기 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트
를 더 포함하고, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 전송 게이트 주위에 위치되는 층을 포함하는, 통합 디바이스. - 제33항에 있어서, 상기 층은 실리사이드를 포함하는, 통합 디바이스.
- 제33항에 있어서, 상기 층은 금속을 포함하는, 통합 디바이스.
- 제31항에 있어서,
상기 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는 전송 게이트
를 더 포함하고, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 전송 게이트의 금속 부분을 포함하는, 통합 디바이스. - 제31항에 있어서, 상기 적어도 부분적으로 불투명한 컴포넌트는 상기 통합 디바이스의 금속 전송 게이트를 포함하고, 상기 금속 전송 게이트는 상기 1차 경로를 따른 전하 캐리어들의 흐름을 제어하도록 구성되는, 통합 디바이스.
- 제29항에 있어서, 상기 적어도 하나의 장벽은 적어도 일부의 전하 캐리어들이 상기 적어도 하나의 2차 경로를 따라 상기 하나 이상의 저장 빈에 도달하는 것을 차단하도록 구성되는 전기적 장벽을 포함하는, 통합 디바이스.
- 제38항에 있어서, 상기 전기적 장벽은 상기 하나 이상의 저장 빈의 위에, 그 아래 및/또는 그에 인접하여 위치되는 도핑된 반도체 영역을 포함하는, 통합 디바이스.
- 제38항에 있어서, 상기 하나 이상의 저장 빈은 상기 전기적 장벽이 그 사이에 위치되는 벌크 반도체 재료의 영역을 포함하도록 상기 광 검출 영역에 대해 위치되는, 통합 디바이스.
- 제30항에 있어서, 상기 광학적 장벽은 상기 1차 경로의 상기 제1 부분을 따라 연장되는 광 도파관을 포함하는, 통합 디바이스.
- 통합 디바이스로서,
광 검출 영역; 및
상기 광 검출 영역으로부터 1차 경로를 따르는 제1 전하 캐리어들의 수신을 가능하게 하고 적어도 하나의 2차 경로를 따르는 제2 전하 캐리어들의 수신을 방해하도록 상기 광 검출 영역에 대해 상기 1차 경로를 따라 위치되고/거나 성형되는 하나 이상의 저장 빈
을 포함하는, 통합 디바이스. - 통합 디바이스로서,
1차 광학적 경로를 따라 광자들을 수신하도록 구성되는 광 검출 영역; 및
상기 광 검출 영역으로부터 1차 전기적 경로를 따라 측방향으로 전달되는 전하 캐리어들을 수신하도록 구성되는 제1 저장 빈
을 포함하고, 상기 저장 빈은 적어도 하나의 2차 경로를 따른 바람직하지 않은 전하 캐리어들의 상기 저장 빈에 의한 수신을 감소시키도록 성형되고/거나 위치되는, 통합 디바이스. - 방법으로서,
광 펄스로 샘플을 여기시키는 단계;
1차 광학적 경로를 따라 광 검출 영역에서 상기 샘플로부터의 방출들을 수신하는 단계;
상기 광 검출 영역에 의해 1차 전기적 경로를 따라 저장 빈에 상기 방출들을 나타내는 제1 전하 캐리어들을 제공하는 단계; 및
적어도 하나의 2차 경로를 통해 상기 저장 빈에 의해 수신되는 광자들 및/또는 제2 전하 캐리어들의 수를 제한하는 단계
를 포함하는, 방법. - 제44항에 있어서, 상기 제2 전하 캐리어들의 수를 제한하는 단계는 상기 저장 빈에 인접하여 위치된 광학적 장벽에 의해, 상기 적어도 하나의 2차 경로를 따라 입사하는 2차 경로 광자들이 상기 저장 빈에 도달하는 것을 차단하는 단계를 포함하는, 방법.
- 제44항에 있어서,
상기 샘플들로부터의 방출들을 수신하는 단계는 제1 방향을 따라 상기 방출들을 수신하는 단계를 포함하고;
상기 제2 전하 캐리어들의 수를 제한하는 단계는 상기 제1 방향에 수직인 제2 방향으로 상기 저장 빈에 인접하여 위치되는 도핑된 반도체 영역에 의해, 상기 제2 전하 캐리어들이 상기 저장 빈에 도달하는 것을 차단하는 단계를 포함하는, 방법. - 통합 디바이스로서,
1차 광학적 경로를 따라 샘플로부터 형광 방출 광자들을 수신하도록 구성되는 광 검출 영역;
1차 전기적 경로를 따라 상기 광 검출 영역에 전기적으로 결합되는 하나 이상의 저장 빈; 및
적어도 하나의 장벽
을 포함하고, 상기 적어도 하나의 장벽은:
적어도 일부의 광자들이 상기 1차 광학적 경로와는 상이한 적어도 하나의 2차 광학적 경로를 따라 상기 하나 이상의 저장 빈에 도달하는 것을 차단하고; 및/또는
적어도 일부의 광전자들이 상기 1차 전기적 경로와는 상이한 적어도 하나의 2차 전기적 경로를 따라 상기 하나 이상의 저장 빈에 도달하는 것을 차단하도록
구성되는, 통합 디바이스. - 샘플의 적어도 부분적 시퀀싱 및/또는 분석을 수행하는 방법으로서,
광 펄스로 상기 샘플을 여기시키는 단계;
1차 광학적 경로를 따라 광 검출 영역에서 상기 샘플로부터 방출들을 수신하는 단계;
상기 광 검출 영역에 의해 1차 전기적 경로를 따라 저장 빈에 상기 방출들을 나타내는 제1 전하 캐리어들을 제공하는 단계; 및
적어도 하나의 2차 경로를 통해 상기 저장 빈에 의해 수신되는 광자들 및/또는 제2 전하 캐리어들의 수를 제한하는 단계
를 포함하는, 방법. - 제48항에 있어서, 상기 적어도 부분적 시퀀싱 및/또는 분석은 DNA 시퀀싱, RNA 시퀀싱, 및/또는 단백질 시퀀싱 중 적어도 하나를 포함하는, 방법.
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