KR20220019145A - 표시 장치 및 이의 제조 방법 - Google Patents

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백종준
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Abstract

표시 장치는 기판, 기판 상에 배치되는 버퍼층, 버퍼층 상에 배치되고 제1 두께를 가지는 제1 액티브 패턴, 버퍼층 상에 배치되고 제1 액티브 패턴으로부터 이격되며 제1 두께보다 작은 제2 두께를 가지는 제2 액티브 패턴, 제1 액티브 패턴 및 제2 액티브 패턴 상에 배치되는 제1 게이트 절연층, 제1 게이트 절연층 상에 배치되고 제1 액티브 패턴에 중첩하는 제1 게이트 전극, 그리고 제1 게이트 절연층 상에 배치되고 제2 액티브 패턴에 중첩하는 제2 게이트 전극을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 트랜지스터들을 포함하는 표시 장치 및 이러한 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 영상을 표시하기 위해 광을 방출하는 발광 소자를 포함할 수 있다. 상기 발광 소자는 서로 대향하는 전극들 및 이들 사이에 배치되는 발광층을 포함할 수 있다.
상기 표시 장치는 상기 발광 소자에 구동 전류를 제공하기 위해 구동 트랜지스터, 스위칭 트랜지스터 등을 포함하는 복수의 트랜지스터들을 포함할 수 있다. 상기 구동 트랜지스터와 상기 스위칭 트랜지스터는 서로 상이한 기능들을 가질 수 있다. 이에 따라, 서로 다른 방법으로 상기 구동 트랜지스터의 특성 및 상기 스위칭 트랜지스터의 특성을 개선할 필요가 있다.
본 발명의 일 목적은 트랜지스터들의 특성들이 개선된 표시 장치 및 이러한 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 버퍼층, 상기 버퍼층 상에 배치되고 제1 두께를 가지는 제1 액티브 패턴, 상기 버퍼층 상에 배치되고 상기 제1 액티브 패턴으로부터 이격되며 상기 제1 두께보다 작은 제2 두께를 가지는 제2 액티브 패턴, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 상에 배치되는 제1 게이트 절연층, 상기 제1 게이트 절연층 상에 배치되고 상기 제1 액티브 패턴에 중첩하는 제1 게이트 전극, 그리고 상기 제1 게이트 절연층 상에 배치되고 상기 제2 액티브 패턴에 중첩하는 제2 게이트 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 두께에서 상기 제2 두께를 뺀 값은 0 보다 크고 약 60 Å 보다 작을 수 있다.
일 실시예에 있어서, 상기 제1 두께는 약 300 Å 내지 약 500 Å일 수 있다.
일 실시예에 있어서, 상기 기판으로부터 상기 제1 액티브 패턴의 하면까지의 거리와 상기 기판으로부터 상기 제2 액티브 패턴의 하면까지의 거리는 실질적으로 같을 수 있다.
일 실시예에 있어서, 상기 버퍼층의 상면은 평탄할 수 있다.
일 실시예에 있어서, 상기 기판으로부터 상기 제1 액티브 패턴의 상면까지의 거리와 상기 기판으로부터 상기 제2 액티브 패턴의 상면까지의 거리는 실질적으로 같을 수 있다.
일 실시예에 있어서, 상기 버퍼층은 상기 제1 액티브 패턴에 중첩하는 트렌치를 가질 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 제2 게이트 절연층 그리고 상기 제2 게이트 절연층 상에 배치되고 상기 제1 게이트 전극에 중첩하는 커패시터 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판과 상기 버퍼층 사이에 배치되고, 상기 제1 액티브 패턴에 중첩하는 도전 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 각각은 다결정 실리콘을 포함할 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 서로 이격되는 제1 영역 및 제2 영역이 정의된 기판 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층의 상기 제2 영역을 부분 식각하는 단계, 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층의 상기 제1 영역과 상기 제2 영역을 제외한 영역을 전부 식각하여 상기 제1 영역 및 상기 제2 영역에 각각 제1 다결정 실리콘 패턴 및 제2 다결정 실리콘 패턴을 형성하는 단계, 상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴 상에 제1 게이트 절연층을 형성하는 단계, 그리고 상기 제1 게이트 절연층 상에 상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴에 각각 중첩하는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층의 상기 제2 영역을 부분 식각하는 단계에서 상기 비정질 실리콘층의 상기 제2 영역은 0 보다 크고 약 60 Å 보다 작은 두께만큼 부분 식각될 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층을 형성하는 단계에서 상기 비정질 실리콘층의 두께는 약 300 Å 내지 약 500 Å일 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 비정질 실리콘층의 상기 제2 영역을 부분 식각하는 단계 이후 및 상기 비정질 실리콘층을 결정화하는 단계 이전에 상기 비정질 실리콘층을 프루오린화 수소산으로 세정하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층은 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치의 제조 방법은 서로 이격되는 제1 영역 및 제2 영역이 정의된 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층의 상기 제1 영역을 부분 식각하는 단계, 상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층을 연마하는 단계, 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층의 상기 제1 영역과 상기 제2 영역을 제외한 영역을 전부 식각하여 상기 제1 영역 및 상기 제2 영역에 각각 제1 다결정 실리콘 패턴 및 제2 다결정 실리콘 패턴을 형성하는 단계, 상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴 상에 제1 게이트 절연층을 형성하는 단계, 그리고 상기 제1 게이트 절연층 상에 상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴에 각각 중첩하는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층을 연마하는 단계에서 상기 비정질 실리콘층은 0 보다 크고 약 60 Å 보다 작은 두께만큼 연마될 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층을 형성하는 단계에서 상기 비정질 실리콘층의 두께는 약 300 Å 내지 약 500 Å일 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 비정질 실리콘층을 연마하는 단계 이후 및 상기 비정질 실리콘층을 결정화하는 단계 이전에 상기 비정질 실리콘층을 프루오린화 수소산으로 세정하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 비정질 실리콘층은 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화될 수 있다.
본 발명의 실시예들에 따른 표시 장치에 있어서, 제1 및 제2 트랜지스터들의 액티브 패턴들의 두께들이 서로 상이함에 따라, 서로 상이한 기능들을 가지는 트랜지스터들의 특성들이 개선될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 11 내지 도 18은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법을 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100), 버퍼층(110), 제1 액티브 패턴(120a), 제2 액티브 패턴(120b), 제1 게이트 절연층(130), 제1 게이트 전극(141), 제2 게이트 전극(142), 제2 게이트 절연층(150), 커패시터 전극(160), 층간 절연층(170), 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 제2 드레인 전극(182b), 평탄화층(190), 제1 전극(200), 화소 정의막(210), 발광층(220), 및 제2 전극(230)을 포함할 수 있다.
기판(100)은 투명한 절연성 기판일 수 있다. 예를 들면, 기판(100)은 유리, 석영, 플라스틱 등으로 형성될 수 있다. 기판(100)이 상기 플라스틱으로 형성되는 경우에, 기판(100)은 복수의 유기막들을 포함할 수 있다.
버퍼층(110)은 기판(100) 상에 배치될 수 있다. 버퍼층(110)은 기판(100)을 통해 불순물이 유입되는 것을 차단할 수 있다. 또한, 버퍼층(110)은 기판(100) 상부에 평탄면을 제공할 수 있다. 버퍼층(110)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질로 형성될 수 있다.
제1 액티브 패턴(120a) 및 제2 액티브 패턴(120b)은 버퍼층(110) 상에 배치될 수 있다. 제1 액티브 패턴(120a)과 제2 액티브 패턴(120b)은 서로 이격할 수 있다. 제1 액티브 패턴(120a)과 제2 액티브 패턴(120b)은 다결정 실리콘으로 형성될 수 있다.
제1 액티브 패턴(120a)은 제1 채널 영역(ca), 제1 채널 영역(ca)의 양 단부들에 각각 배치되는 제1 소스 영역(sa) 및 제1 드레인 영역(da)을 포함할 수 있다. 제1 소스 영역(sa)과 제1 드레인 영역(da)은 P 타입 또는 N 타입 불순물로 도핑되고, 제1 채널 영역(sa)은 제1 소스 영역(sa) 및 제1 드레인 영역(da)과 다른 타입의 불순물로 도핑될 수 있다. 일 실시예에 있어서, 제1 소스 영역(sa)과 제1 드레인 영역(da)은 P 타입 불순물로 도핑되고, 제1 채널 영역(sa)은 N 타입 불순물로 도핑될 수 있다.
제2 액티브 패턴(120b)은 제2 채널 영역(cb), 제2 채널 영역(cb)의 양 단부들에 각각 배치되는 제2 소스 영역(sb) 및 제2 드레인 영역(db)을 포함할 수 있다. 제2 소스 영역(sb)과 제2 드레인 영역(db)은 P 타입 또는 N 타입 불순물로 도핑되고, 제2 채널 영역(sb)은 제2 소스 영역(sb) 및 제2 드레인 영역(db)과 다른 타입의 불순물로 도핑될 수 있다. 일 실시예에 있어서, 제2 소스 영역(sb)과 제2 드레인 영역(db)은 P 타입 불순물로 도핑되고, 제2 채널 영역(sb)은 N 타입 불순물로 도핑될 수 있다.
제1 액티브 패턴(120a)은 제1 두께(TH1)를 가지고, 제2 액티브 패턴(120b)은 제1 두께(TH1) 보다 작은 제2 두께(TH2)를 가질 수 있다. 제1 두께(TH1)는 제1 액티브 패턴(120a)의 하면부터 제1 액티브 패턴(120a)의 상면까지의 수직 거리이고, 제2 두께(TH2)는 제2 액티브 패턴(120b)의 하면부터 제2 액티브 패턴(120b)의 상면까지의 수직 거리일 수 있다.
일 실시예에 있어서, 제1 두께(TH1)에서 제2 두께(TH2)를 뺀 값은 0 보다 크고, 약 60 Å 보다 작을 수 있다. 일 실시예에 있어서, 제1 두께(TH1)는 약 300 Å 내지 약 500 Å일 수 있다.
일 실시예에 있어서, 기판(100)으로부터 제1 액티브 패턴(120a)의 상기 하면까지의 거리는 기판(100)으로부터 제2 액티브 패턴(120b)의 상기 하면까지의 거리와 실질적으로 같을 수 있다. 예를 들면, 버퍼층(110)의 상면은 평탄할 수 있다. 이 경우, 제2 두께(TH2)가 제1 두께(TH1)보다 작기 때문에, 기판(100)으로부터 제1 액티브 패턴(120a)의 상기 상면까지의 거리는 기판(100)으로부터 제2 액티브 패턴(120b)의 상기 상면까지의 거리보다 클 수 있다.
제1 게이트 절연층(130)은 제1 액티브 패턴(120a) 및 제2 액티브 패턴(120b) 상에 배치될 수 있다. 제1 게이트 절연층(130)은 제1 액티브 패턴(120a)과 제2 액티브 패턴(120b)을 덮으며 버퍼층(110) 상에 형성될 수 있다. 제1 게이트 절연층(130)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질로 형성될 수 있다.
제1 게이트 전극(141) 및 제2 게이트 전극(142)은 제1 게이트 절연층(130) 상에 배치될 수 있다. 제1 게이트 전극(141)은 제1 액티브 패턴(120a)에 중첩하고, 제2 게이트 전극(142)은 제2 액티브 패턴(120b)에 중첩할 수 있다. 구체적으로, 제1 게이트 전극(141)은 제1 채널 영역(ca)에 중첩하고, 제2 게이트 전극(142)은 제2 채널 영역(cb)에 중첩할 수 있다. 제1 게이트 전극(141)과 제2 게이트 전극(142)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질로 형성될 수 있다.
제1 액티브 패턴(120a)과 제1 게이트 전극(141)은 제1 트랜지스터(TR1)를 형성할 수 있다. 제2 액티브 패턴(120b)과 제2 게이트 전극(142)은 제1 트랜지스터(TR2)를 형성할 수 있다. 일 실시예에 있어서, 제1 트랜지스터(TR1)는 구동 전류를 생성하는 구동 트랜지스터로 기능하고, 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)에 데이터 신호를 제공하는 스위칭 트랜지스터로 기능할 수 있다.
제2 게이트 절연층(150)은 제1 게이트 전극(141) 및 제2 게이트 전극(142) 상에 배치될 수 있다. 제2 게이트 절연층(150)은 제1 게이트 전극(141)과 제2 게이트 전극(142)을 덮으며 제1 게이트 절연층(130) 상에 형성될 수 있다. 제2 게이트 절연층(150)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질로 형성될 수 있다.
커패시터 전극(160)은 제2 게이트 절연층(150) 상에 배치될 수 있다. 커패시터 전극(160)은 제1 게이트 전극(141)에 중첩할 수 있다. 커패시터 전극(160)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질로 형성될 수 있다. 제1 게이트 전극(141)과 커패시터 전극(160)은 커패시터(CAP)를 형성할 수 있다.
층간 절연층(170)은 커패시터 전극(160) 상에 배치될 수 있다. 층간 절연층(170)은 커패시터 전극(160)을 덮으며 제2 게이트 절연층(150) 상에 형성될 수 있다. 층간 절연층(170)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 무기 절연 물질 및/또는 폴리이미드(PI) 등과 같은 유기 절연 물질로 형성될 수 있다.
제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b)은 층간 절연층(170) 상에 배치될 수 있다. 제1 소스 전극(181a)은 제1 소스 영역(sa)에 전기적으로 연결되고, 제1 드레인 전극(182a)은 제1 드레인 영역(da)에 전기적으로 연결될 수 있다. 제2 소스 전극(181b)은 제2 소스 영역(sb)에 전기적으로 연결되고, 제2 드레인 전극(182b)은 제2 드레인 영역(db)에 전기적으로 연결될 수 있다.
제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b)은 각각 제1 게이트 절연층(130), 제2 게이트 절연층(150), 및 층간 절연층(170)에 형성되는 접촉 구멍들을 통해 제1 소스 영역(sa), 제1 드레인 영역(da), 제2 소스 영역(sb), 및 제2 드레인 영역(db)에 접촉할 수 있다. 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질로 형성될 수 있다.
평탄화층(190)은 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b) 상에 배치될 수 있다. 평탄화층(190)은 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b)을 덮으며 층간 절연층(170) 상에 형성될 수 있다. 평탄화층(190)은 폴리이미드(PI) 등과 같은 유기 절연 물질로 형성될 수 있다.
제1 전극(200)은 평탄화층(190) 상에 배치될 수 있다. 제1 전극(200)은 제1 드레인 전극(182a)에 전기적으로 연결될 수 있다. 제1 전극(200)은 평탄화층(190)에 형성되는 접촉 구멍을 통해 제1 드레인 전극(182a)에 접촉할 수 있다. 제1 전극(200)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질로 형성될 수 있다. 예를 들면, 상기 도전 물질은 은(Ag), 인듐 주석 산화물(ITO) 등을 포함할 수 있다.
화소 정의막(210)은 제1 전극(200) 상에 배치될 수 있다. 화소 정의막(210)은 제1 전극(200)을 덮으며 평탄화층(190) 상에 배치될 수 있다. 화소 정의막(210)은 제1 전극(200)의 적어도 일부를 노출하는 화소 개구를 가질 수 있다. 일 실시예에 있어서, 상기 화소 개구는 제1 전극(200)의 중앙부를 노출하고, 화소 정의막(210)은 제1 전극(200)의 주변부를 덮을 수 있다. 화소 정의막(210)은 폴리이미드(PI) 등과 같은 유기 절연 물질로 형성될 수 있다.
발광층(220)은 제1 전극(200) 상에 배치될 수 있다. 발광층(220)은 상기 화소 개구에 의해 노출된 제1 전극(200) 상에 배치될 수 있다. 발광층(220)은 유기 발광 물질 및 양자점 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 유기 발광 물질은 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들면, 상기 저분자 유기 화합물은 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-(8-hydroxyquinoline)aluminum) 등을 포함할 수 있고, 상기 고분자 유기 화합물은 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene), 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에 있어서, 상기 양자점은 II-VI족 화합물, III-V족 화합물, IV-VI족 화합물, IV족 원소, IV족 화합물, 및 이들의 조합을 포함하는 코어를 포함할 수 있다. 일 실시예에 있어서, 상기 양자점은 코어 및 상기 코어를 둘러싸는 쉘을 포함하는 코어-쉘 구조를 가질 수 있다. 상기 쉘은 상기 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및 상기 양자점에 전기 영동 특성을 부여하기 위한 충전층(charging layer)의 역할을 수행할 수 있다.
제2 전극(230)은 발광층(220) 상에 배치될 수 있다. 일 실시예에 있어서, 제2 전극(230)은 화소 정의막(210) 상에도 배치될 수 있다. 제2 전극(230)은 금속, 합금, 투명 도전성 산화물 등과 같은 도전 물질로 형성될 수 있다. 예를 들면, 상기 도전 물질은 알루미늄(Al), 백금(Pt), 은(Ag), 마그네슘(Mg), 금(Au), 크로뮴(Cr), 텅스텐(W), 타이타늄(Ti) 등을 포함할 수 있다. 제1 전극(200), 발광층(220), 및 제2 전극(230)은 발광 소자(EL)를 형성할 수 있다. 발광 소자(EL)는 제1 트랜지스터(TR1)로부터 전송되는 상기 구동 전류에 기초하여 발광할 수 있다.
제1 액티브 패턴(120a)의 두께는 제1 트랜지스터(TR1)의 특성과 관련되고, 제2 액티브 패턴(120b)의 두께는 제2 트랜지스터(TR2)의 특성과 관련될 수 있다. 예를 들면, 제1 액티브 패턴(120a)의 두께가 증가하면 제1 트랜지스터(TR1)의 히스테리시스(hysteresis) 및 ΔDR이 감소하여 상기 표시 장치의 순간 잔상이 개선되고, 제2 액티브 패턴(120b)의 두께가 감소하면 제2 트랜지스터(TR2)의 오프 전류(Ioff)가 감소할 수 있다. 여기서, 상기 ΔDR은 순방향 스윙(forward swing) 시의 제1 트랜지스터(TR1)의 구동 범위와 역방향 스윙(reverse swing) 시의 제1 트랜지스터(TR1)의 구동 범위의 차이를 의미할 수 있다. 그러나, 종래의 표시 장치에 있어서, 제1 액티브 패턴(120a)의 두께와 제2 액티브 패턴(120b)의 두께가 실질적으로 동일하기 때문에, 제1 트랜지스터(TR1)의 히스테리시스 및 ΔDR이 감소하는 경우에는 제2 트랜지스터(TR2)의 오프 전류가 증가하고, 제2 트랜지스터(TR2)의 오프 전류가 감소하는 경우에는 제1 트랜지스터(TR1)의 히스테리시스 및 ΔDR이 증가할 수 있다.
그러나, 본 실시예에 따른 표시 장치에 있어서, 제2 액티브 패턴(120b)의 제2 두께(TH2)가 제1 액티브 패턴(120a)의 제1 두께(TH1) 보다 작기 때문에, 제1 트랜지스터(TR1)의 히스테리시스 및 ΔDR이 감소하는 동시에 제2 트랜지스터(TR2)의 오프 전류가 감소할 수 있다. 이에 따라, 제1 트랜지스터(TR1)의 특성 및 제2 트랜지스터(TR2)의 특성이 개선될 수 있다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들면, 도 2 내지 도 8은 도 1의 표시 장치의 제조 방법을 나타낼 수 있다.
도 2를 참조하면, 기판(100) 상에 버퍼층(110)을 형성할 수 있다. 기판(100) 상에는 서로 이격되는 제1 영역(101) 및 제2 영역(102)이 정의될 수 있다. 제1 영역(101)은 제1 액티브 패턴(120a)이 형성되는 영역이고, 제2 영역(102)은 제2 액티브 패턴(120b)이 형성되는 영역일 수 있다.
그 다음, 버퍼층(110) 상에 비정질 실리콘층(121)을 형성할 수 있다. 비정질 실리콘층(121)은 제1 두께(TH1)를 가질 수 있다. 일 실시예에 있어서, 제1 두께(TH1)는 약 300 Å 내지 약 500 Å일 수 있다.
그 다음, 비정질 실리콘층(121) 상에 포토레지스트층(PR1)을 형성할 수 있다. 일 실시예에 있어서, 포토레지스트층(PR1)은 포지티브형(positive type) 포토레지스트를 포함할 수 있다.
그 다음, 포토레지스트층(PR1) 상에 포토마스크(PM1)를 배치할 수 있다. 포토마스크(PM1)는 차광부(PM1a) 및 투광부(PM1b)를 포함할 수 있다. 포토레지스트층(PR1)이 포지티브형 포토레지스트를 포함하는 경우에, 투광부(PM1b)는 제2 영역(A2)에 중첩할 수 있다.
도 3을 참조하면, 포토마스크(PM1)를 이용하여 포토레지스트층(PR1)을 노광할 수 있다. 그 다음, 현상액으로 포토레지스트층(PR1)을 현상하여 포토레지스트층(PR1)을 패터닝할 수 있다. 이 경우, 투광부(PM1b)에 중첩하는 포토레지스트층(PR1)의 부분이 제거될 수 있다.
도 4를 참조하면, 비정질 실리콘층(121)의 제2 영역(A2)을 부분 식각할 수 있다. 비정질 실리콘층(121)의 제2 영역(A2)은 패터닝된 포토레지스트층(PR1)에 의해 노출되고, 비정질 실리콘층(121)의 제2 영역(A2)은 제1 두께(TH1) 보다 작은 제3 두께(TH3)만큼 식각될 수 있다. 일 실시예에 있어서, 제3 두께(TH3)는 0 보다 크고, 약 60 Å 보다 작을 수 있다. 이 경우, 제2 영역(A2)에는 제1 두께(TH1)에서 제3 두께(TH3)를 뺀 값과 같은 제2 두께(TH2)를 가지는 비정질 실리콘층(121)이 잔류할 수 있다.
도 5를 참조하면, 포토레지스트층(PR1)을 제거하고, 비정질 실리콘층(121)을 세정할 수 있다.
일 실시예에 있어서, 비정질 실리콘층(121)은 플루오린화 수소산(hydrofluoric acid)(HA)을 이용하여 세정될 수 있다. 플루오린화 수소산(HA)은 플루오린화 수소(hydrogen fluoride, HF)가 용해된 수용액일 수 있다. 예를 들면, 플루오린화 수소산(HA)은 약 0.5%의 플루오린화 수소를 포함할 수 있다. 플루오린화 수소산(HA)으로 비정질 실리콘층(121)을 세정하여 비정질 실리콘층(121) 상에 형성된 자연 산화막을 제거할 수 있다.
도 6을 참조하면, 비정질 실리콘층(121)을 결정화하여 다결정 실리콘층(122)을 형성할 수 있다.
다결정 실리콘층(122)은 비정질 실리콘층(121)에 레이저를 조사하여 형성될 수 있다. 예를 들면, 레이저는 단파장, 고출력, 및 고효율의 엑시머(excimer) 레이저일 수 있다. 예를 들면, 상기 엑시머 레이저는 비활성기체, 비활성기체 할로겐화물, 할로겐화 수은, 비활성기체 산화합물, 다원자 엑시머 등을 포함할 수 있다. 예를 들면, 상기 비활성기체는 Ar2, Kr2, Xe2 등이고, 상기 비활성기체 할로겐화물은 ArF, ArCl, KrF, KrCl, XeF, XeCl 등이며, 상기 할로겐화 수은은 HgCl, HgBr, HgI 등이고, 상기 비활성 기체 산화합물은 ArO, KrO, XeO 등이며, 상기 다원자 엑시머는 Kr2F, Xe2F 등일 수 있다.
일 실시예에 있어서, 비정질 실리콘층(121)은 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화될 수 있다. 예를 들면, 제1 두께(TH1)를 가지는 비정질 실리콘층(121)에 조사되는 레이저의 최적 에너지 밀도가 제1 범위(제1 하한 내지 제1 상한)를 가지고, 제2 두께(TH2)를 가지는 비정질 실리콘층(121)에 조사되는 레이저의 최적 에너지 밀도가 상기 제1 범위에 부분적으로 중첩하는 제2 범위(제2 하한 내지 제2 상한, 여기서 상기 제2 하한은 상기 제1 하한보다 작고, 상기 제2 상한은 상기 제1 하한보다 큼)를 가지는 경우에, 비정질 실리콘층(121)은 상기 제1 하한 내지 상기 제2 상한 내의 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화될 수 있다.
본 실시예에 따른 표시 장치의 제조 방법에 있어서, 비정질 실리콘층(121)을 0 보다 크고, 약 60 Å 보다 작은 제3 두께(TH3)만큼 부분 식각함에 따라, 제1 두께(TH1)를 가지는 제1 영역(A1) 및 제2 두께(TH2)를 가지는 제2 영역(A2)을 포함하는 비정질 실리콘층(121)을 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화할 수 있다. 비정질 실리콘층(121)을 약 60 Å 보다 큰 두께만큼 부분 식각하는 경우에 비정질 실리콘층(121)의 제1 영역(A1)과 제2 영역(A2)의 두께 차이가 약 60 Å 보다 크기 때문에, 비정질 실리콘층(121)의 제1 영역(A1)에 조사되는 레이저의 최적 에너지 밀도의 범위와 비정질 실리콘층(121)의 제2 영역(A2)에 조사되는 레이저의 최적 에너지 밀도의 범위가 중첩하지 않을 수 있다. 이 경우, 비정질 실리콘층(121)을 서로 다른 에너지 밀도를 가지는 레이저를 조사하여 결정화할 수 있고, 이에 따라, 비정질 실리콘층(121)을 결정화하기 위한 시간 및 비용이 증가할 수 있다.
도 7을 참조하면, 다결정 실리콘층(122)의 제1 영역(A1) 및 제2 영역(A2)을 제외한 영역을 전부 식각하여 제1 영역(A1) 및 제2 영역(A2)에 각각 제1 다결정 실리콘 패턴(123a) 및 제2 다결정 실리콘 패턴(123b)을 형성할 수 있다. 다결정 실리콘층(122)의 제1 영역(A1) 및 제2 영역(A2)을 제외한 상기 영역은 제1 두께(TH1)만큼 식각될 수 있다.
도 8을 참조하면, 제1 다결정 실리콘 패턴(123a)과 제2 다결정 실리콘 패턴(123b) 상에 제1 게이트 절연층(130)을 형성하고, 제1 게이트 절연층(130) 상에 제1 게이트 전극(141) 및 제2 게이트 전극(142)을 형성할 수 있다.
그 다음, 제1 다결정 실리콘 패턴(123a)과 제2 다결정 실리콘 패턴(123b)에 이온을 주입하여 제1 액티브 패턴(120a) 및 제2 액티브 패턴(120b)을 형성할 수 있다. 제1 게이트 전극(141) 및 제2 게이트 전극(142)에 각각 중첩하는 제1 액티브 패턴(120a) 및 제2 액티브 패턴(120b)에는 이온이 주입되지 않는 제1 채널 영역(ca) 및 제2 채널 영역(cb)이 형성되고, 제1 게이트 전극(141) 및 제2 게이트 전극(142)에 중첩하지 않는 제1 액티브 패턴(120a) 및 제2 액티브 패턴(120b)에는 이온이 주입되어 제1 소스 영역(sa), 제1 드레인 영역(da), 제2 소스 영역(sb), 및 제2 드레인 영역(db)이 형성될 수 있다.
도 1을 참조하면, 제1 게이트 전극(141)과 제2 게이트 전극(142) 상에 제2 게이트 절연층(150)을 형성하고, 제2 게이트 절연층(150) 상에 커패시터 전극(160)을 형성할 수 있다.
그 다음, 커패시터 전극(160) 상에 층간 절연층(170)을 형성하고, 제1 게이트 절연층(130), 제2 게이트 절연층(150), 및 층간 절연층(170)에 접촉 구멍들을 형성할 수 있다. 상기 접촉 구멍들은 각각 제1 소스 영역(sa), 제1 드레인 영역(da), 제2 소스 영역(sb), 및 제2 드레인 영역(db)을 노출할 수 있다. 그 다음, 층간 절연층(170) 상에 상기 접촉 구멍들을 각각 채우는 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b)을 형성할 수 있다.
그 다음, 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 및 제2 드레인 전극(182b) 상에 평탄화층(190)을 형성하고, 평탄화층(190)에 접촉 구멍을 형성할 수 있다. 상기 접촉 구멍은 제1 드레인 전극(182a)을 노출할 수 있다. 그 다음, 평탄화층(190) 상에 상기 접촉 구멍을 채우는 제1 전극(200)을 형성할 수 있다.
그 다음, 제1 전극(200) 상에 화소 정의막(210)을 형성하고, 화소 정의막(210)에 화소 개구를 형성할 수 있다. 상기 화소 개구는 제1 전극(200)의 적어도 일부를 노출할 수 있다. 그 다음, 상기 화소 개구에 의해 노출된 제1 전극(200) 상에 발광층(220)을 형성하고, 발광층(220) 상에 제2 전극(230)을 형성할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100), 도전 패턴(105), 버퍼층(110), 제1 액티브 패턴(120a), 제2 액티브 패턴(120b), 제1 게이트 절연층(130), 제1 게이트 전극(141), 제2 게이트 전극(142), 제2 게이트 절연층(150), 커패시터 전극(160), 층간 절연층(170), 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 제2 드레인 전극(182b), 평탄화층(190), 제1 전극(200), 화소 정의막(210), 발광층(220), 및 제2 전극(230)을 포함할 수 있다. 도 9를 참조하여 설명하는 표시 장치는 도전 패턴(105)을 더 포함하는 것을 제외하고는 도 1을 참조하여 설명한 표시 장치와 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 중복되는 구성들에 대한 설명은 생략한다.
도전 패턴(105)은 기판(100)과 버퍼층(110) 사이에 배치될 수 있다. 도전 패턴(105)은 제1 액티브 패턴(120a)에 중첩할 수 있다. 도전 패턴(105)이 제1 액티브 패턴(120a)의 하부에 배치되는 경우에, 제1 트랜지스터(TR1)의 히스테리시스가 감소하여 상기 표시 장치의 순간 잔상이 개선될 수 있다. 도전 패턴(105)은 몰리브데넘(Mo), 구리(Cu), 알루미늄(Al), 타이타늄(Ti) 등과 같은 도전 물질로 형성될 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100), 버퍼층(110), 제1 액티브 패턴(120a), 제2 액티브 패턴(120b), 제1 게이트 절연층(130), 제1 게이트 전극(141), 제2 게이트 전극(142), 제2 게이트 절연층(150), 커패시터 전극(160), 층간 절연층(170), 제1 소스 전극(181a), 제1 드레인 전극(182a), 제2 소스 전극(181b), 제2 드레인 전극(182b), 평탄화층(190), 제1 전극(200), 화소 정의막(210), 발광층(220), 및 제2 전극(230)을 포함할 수 있다. 도 10을 참조하여 설명하는 표시 장치는 버퍼층(110)을 제외하고는 도 1을 참조하여 설명한 표시 장치와 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 중복되는 구성들에 대한 설명은 생략한다.
일 실시예에 있어서, 기판(100)으로부터 제1 액티브 패턴(120a)의 상면까지의 거리는 기판(100)으로부터 제2 액티브 패턴(120b)의 상면까지의 거리와 실질적으로 같을 수 있다. 이 경우, 제2 액티브 패턴(120b)의 제2 두께(TH2)가 제1 액티브 패턴(120a)의 제1 두께(TH1)보다 작기 때문에, 기판(100)으로부터 제1 액티브 패턴(120a)의 하면까지의 거리는 기판(100)으로부터 제2 액티브 패턴(120b)의 하면까지의 거리보다 작을 수 있다. 예를 들면, 버퍼층(110)은 제1 액티브 패턴(120a)에 중첩하는 트렌치(TCH)를 가질 수 있다. 트렌치(TCH)는 버퍼층(110)의 상면으로부터 기판(100)을 향해 함몰될 수 있다. 트렌치(TCH)의 깊이는 제1 두께(TH1)에서 제2 두께(TH2)를 뺀 값일 수 있다.
도 11 내지 도 18은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다. 예를 들면, 도 11 내지 도 18은 도 10의 표시 장치의 제조 방법을 나타낼 수 있다. 도 11 내지 도 18을 참조하여 설명하는 표시 장치의 제조 방법에 있어서, 도 1 내지 도 8을 참조하여 설명한 표시 장치의 제조 방법과 실질적으로 동일하거나 유사한 구성들에 대한 설명은 생략한다.
도 11을 참조하면, 버퍼층(110) 상에 포토레지스트층(PR2)을 형성할 수 있다. 일 실시예에 있어서, 포토레지스트층(PR2)은 포지티브형 포토레지스트를 포함할 수 있다.
그 다음, 포토레지스트층(PR2) 상에 포토마스크(PM2)를 배치할 수 있다. 포토마스크(PM2)는 차광부(PM2a) 및 투광부(PM2b)를 포함할 수 있다. 포토레지스트층(PR2)이 포지티브형 포토레지스트를 포함하는 경우에, 투광부(PM2b)는 제1 영역(A1)에 중첩할 수 있다.
도 12를 참조하면, 포토마스크(PM2)를 이용하여 포토레지스트층(PR2)을 노광할 수 있다. 그 다음, 현상액으로 포토레지스트층(PR2)을 현상하여 포토레지스트층(PR2)을 패터닝할 수 있다. 이 경우, 투광부(PM2b)에 중첩하는 포토레지스트층(PR2)의 부분이 제거될 수 있다.
도 13을 참조하면, 버퍼층(110)의 제1 영역(A1)을 부분 식각할 수 있다. 버퍼층(110)의 제1 영역(A1)은 패터닝된 포토레지스트층(PR2)에 의해 노출되고, 버퍼층(110)의 제1 영역(A1)은 제3 두께(TH3)만큼 식각될 수 있다. 일 실시예에 있어서, 제3 두께(TH3)는 0 보다 크고, 약 60 Å 보다 작을 수 있다. 이 경우, 버퍼층(110)의 제1 영역(A1)에는 제3 두께(TH3)에 상응하는 깊이를 가지는 트렌치(TCH)가 형성될 수 있다.
도 14를 참조하면, 포토레지스트층(PR2)을 제거하고, 버퍼층(110) 상에 비정질 실리콘층(121)을 형성할 수 있다. 비정질 실리콘층(121)은 버퍼층(110)의 상면의 프로파일을 따라 형성될 수 있다. 비정질 실리콘층(121)은 제1 두께(TH1)를 가질 수 있다. 일 실시예에 있어서, 제1 두께(TH1)는 약 300 Å 내지 약 500 Å일 수 있다.
도 15를 참조하면, 비정질 실리콘층(121)을 연마할 수 있다. 예를 들면, 비정질 실리콘층(121)은 물리 화학적 연마법(chemical mechanical polishing, CMP)로 연마될 수 있다.
일 실시예에 있어서, 비정질 실리콘층(121)은 0 보다 크고, 약 60 Å 보다 작은 두께만큼 연마될 수 있다. 다시 말해, 비정질 실리콘층(121)은 트렌치(TCH)의 깊이에 상응하는 제3 두께(TH3)만큼 연마될 수 있다. 이 경우, 비정질 실리콘층(121)의 제1 영역(A1)은 연마되지 않고, 비정질 실리콘층(121)의 제1 영역(A1)의 제외한 나머지 영역은 연마될 수 있다. 이에 따라, 비정질 실리콘층(121)의 제1 영역(A1)은 제1 두께(TH1)를 가지고, 비정질 실리콘층(121)의 제2 영역(A2)은 제1 두께(TH1)에서 제3 두께(TH3)를 뺀 제2 두께(TH2)를 가질 수 있다.
도 16을 참조하면, 비정질 실리콘층(121)을 세정할 수 있다. 비정질 실리콘층(121)은 플루오린화 수소산(HA)을 이용하여 세정될 수 있다.
도 17을 참조하면, 비정질 실리콘층(121)을 결정화하여 다결정 실리콘층(122)을 형성할 수 있다. 다결정 실리콘층(122)은 비정질 실리콘층(121)에 레이저를 조사하여 형성될 수 있다. 일 실시예에 있어서, 비정질 실리콘층(121)은 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화될 수 있다.
도 18을 참조하면, 다결정 실리콘층(122)의 제1 영역(A1) 및 제2 영역(A2)을 제외한 영역을 전부 식각하여 제1 영역(A1) 및 제2 영역(A2)에 각각 제1 다결정 실리콘 패턴(123a) 및 제2 다결정 실리콘 패턴(123b)을 형성할 수 있다. 다결정 실리콘층(122)의 제1 영역(A1) 및 제2 영역(A2)을 제외한 상기 영역은 제2 두께(TH2)만큼 식각될 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
100: 기판 105: 도전 패턴
110: 버퍼층 120a: 제1 액티브 패턴
120b: 제2 액티브 패턴 130: 제1 게이트 절연층
141: 제1 게이트 전극 142: 제2 게이트 전극
150: 제2 게이트 절연층 160: 커패시터 전극
TCH: 트렌치

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되고, 제1 두께를 가지는 제1 액티브 패턴;
    상기 버퍼층 상에 배치되고, 상기 제1 액티브 패턴으로부터 이격되며, 상기 제1 두께보다 작은 제2 두께를 가지는 제2 액티브 패턴;
    상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 상에 배치되는 제1 게이트 절연층;
    상기 제1 게이트 절연층 상에 배치되고, 상기 제1 액티브 패턴에 중첩하는 제1 게이트 전극; 및
    상기 제1 게이트 절연층 상에 배치되고, 상기 제2 액티브 패턴에 중첩하는 제2 게이트 전극을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 두께에서 상기 제2 두께를 뺀 값은 0 보다 크고 60 Å 보다 작은, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 두께는 300 Å 내지 500 Å인, 표시 장치.
  4. 제1 항에 있어서,
    상기 기판으로부터 상기 제1 액티브 패턴의 하면까지의 거리와 상기 기판으로부터 상기 제2 액티브 패턴의 하면까지의 거리는 같은, 표시 장치.
  5. 제4 항에 있어서,
    상기 버퍼층의 상면은 평탄한, 표시 장치.
  6. 제1 항에 있어서,
    상기 기판으로부터 상기 제1 액티브 패턴의 상면까지의 거리와 상기 기판으로부터 상기 제2 액티브 패턴의 상면까지의 거리는 같은, 표시 장치.
  7. 제6 항에 있어서,
    상기 버퍼층은 상기 제1 액티브 패턴에 중첩하는 트렌치를 가지는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극 상에 배치되는 제2 게이트 절연층; 및
    상기 제2 게이트 절연층 상에 배치되고, 상기 제1 게이트 전극에 중첩하는 커패시터 전극을 더 포함하는, 표시 장치.
  9. 제1 항에 있어서,
    상기 기판과 상기 버퍼층 사이에 배치되고, 상기 제1 액티브 패턴에 중첩하는 도전 패턴을 더 포함하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 액티브 패턴 및 상기 제2 액티브 패턴 각각은 다결정 실리콘을 포함하는, 표시 장치.
  11. 서로 이격되는 제1 영역 및 제2 영역이 정의된 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층의 상기 제2 영역을 부분 식각하는 단계;
    상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층의 상기 제1 영역과 상기 제2 영역을 제외한 영역을 전부 식각하여 상기 제1 영역 및 상기 제2 영역에 각각 제1 다결정 실리콘 패턴 및 제2 다결정 실리콘 패턴을 형성하는 단계;
    상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴 상에 제1 게이트 절연층을 형성하는 단계; 및
    상기 제1 게이트 절연층 상에 상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴에 각각 중첩하는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 비정질 실리콘층의 상기 제2 영역을 부분 식각하는 단계에서 상기 비정질 실리콘층의 상기 제2 영역은 0 보다 크고 60 Å 보다 작은 두께만큼 부분 식각되는, 표시 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 비정질 실리콘층을 형성하는 단계에서 상기 비정질 실리콘층의 두께는 300 Å 내지 500 Å인, 표시 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 비정질 실리콘층의 상기 제2 영역을 부분 식각하는 단계 이후 및 상기 비정질 실리콘층을 결정화하는 단계 이전에 상기 비정질 실리콘층을 프루오린화 수소산으로 세정하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 비정질 실리콘층은 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화되는, 표시 장치의 제조 방법.
  16. 서로 이격되는 제1 영역 및 제2 영역이 정의된 기판 상에 버퍼층을 형성하는 단계;
    상기 버퍼층의 상기 제1 영역을 부분 식각하는 단계;
    상기 버퍼층 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 연마하는 단계;
    상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
    상기 다결정 실리콘층의 상기 제1 영역과 상기 제2 영역을 제외한 영역을 전부 식각하여 상기 제1 영역 및 상기 제2 영역에 각각 제1 다결정 실리콘 패턴 및 제2 다결정 실리콘 패턴을 형성하는 단계;
    상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴 상에 제1 게이트 절연층을 형성하는 단계; 및
    상기 제1 게이트 절연층 상에 상기 제1 다결정 실리콘 패턴 및 상기 제2 다결정 실리콘 패턴에 각각 중첩하는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 비정질 실리콘층을 연마하는 단계에서 상기 비정질 실리콘층은 0 보다 크고 60 Å 보다 작은 두께만큼 연마되는, 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 비정질 실리콘층을 형성하는 단계에서 상기 비정질 실리콘층의 두께는 300 Å 내지 500 Å인, 표시 장치의 제조 방법.
  19. 제16 항에 있어서,
    상기 비정질 실리콘층을 연마하는 단계 이후 및 상기 비정질 실리콘층을 결정화하는 단계 이전에 상기 비정질 실리콘층을 프루오린화 수소산으로 세정하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 비정질 실리콘층은 일정한 에너지 밀도를 가지는 레이저를 조사하여 결정화되는, 표시 장치의 제조 방법.
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