KR20220019038A - 수직 메모리 디바이스들 - Google Patents
수직 메모리 디바이스들 Download PDFInfo
- Publication number
- KR20220019038A KR20220019038A KR1020227000790A KR20227000790A KR20220019038A KR 20220019038 A KR20220019038 A KR 20220019038A KR 1020227000790 A KR1020227000790 A KR 1020227000790A KR 20227000790 A KR20227000790 A KR 20227000790A KR 20220019038 A KR20220019038 A KR 20220019038A
- Authority
- KR
- South Korea
- Prior art keywords
- stair
- structures
- steps
- semiconductor device
- depth
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 63
- 239000010410 layer Substances 0.000 description 143
- 238000004519 manufacturing process Methods 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 238000005530 etching Methods 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- 230000001174 ascending effect Effects 0.000 description 8
- 238000009966 trimming Methods 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000638 solvent extraction Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 244000208734 Pisonia aculeata Species 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- WMIYKQLTONQJES-UHFFFAOYSA-N hexafluoroethane Chemical compound FC(F)(F)C(F)(F)F WMIYKQLTONQJES-UHFFFAOYSA-N 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910015844 BCl3 Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- -1 W2N Chemical compound 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H01L27/11519—
-
- H01L27/11548—
-
- H01L27/11556—
-
- H01L27/11565—
-
- H01L27/11575—
-
- H01L27/11582—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
반도체 디바이스(100)는 반도체 디바이스(100)의 기판 상의 어레이 영역(110)에서 기판에 수직인 방향을 따라 교대로 적층되는 게이트 층들과 절연 층들을 포함한다. 또한, 반도체 디바이스(100)는 어레이 영역(110)에 형성되는 채널 구조체들의 어레이를 포함한다. 게이트 층들과 절연 층들은 기판 상의 연결 영역(260)에서 불균일한 계단 깊이들을 갖는 계단 층계들을 갖는 계단 형태로 적층된다. 또한, 반도체 디바이스(100)는 게이트 층들에 대한 접점 구조체들(C1~C6)을 포함한다. 접점 구조체들(C1~C6)은 불균일한 계단 깊이들을 갖는 계단 층계들(262, 263) 상에 형성된다.
Description
반도체 제조자들은 더 작은 메모리 셀들을 요구하지 않고서 더 높은 데이터 저장 밀도를 달성하기 위해 3차원(3D) NAND 플래시 메모리 기술 등과 같은 수직 디바이스 기술들을 개발하였다. 일부 예들에서, 3D NAND 메모리 디바이스는 코어 영역 및 계단 영역을 포함한다. 코어 영역은 교대하는 게이트 층들과 절연 층들의 스택을 포함한다. 교대하는 게이트 층들과 절연 층들의 스택은 수직으로 적층되는 메모리 셀들을 형성하는 데 사용된다. 계단 영역은 각자의 게이트 층들에 대한 접점(contact)들을 형성하는 것을 용이하게 하기 위해 계단 층계(stair-step) 형태의 각자의 게이트 층들을 포함한다. 접점들은 적층된 메모리 셀들을 제어하기 위해 각자의 게이트 층들에 구동 회로를 연결하는 데 사용된다.
본 개시내용의 양태들은 반도체 디바이스를 제공한다. 반도체 디바이스는 반도체 디바이스의 기판 상의 어레이 영역에서 기판에 수직인 방향을 따라 교대로 적층되는 게이트 층들과 절연 층들을 포함한다. 또한, 반도체 디바이스는 어레이 영역에 형성되는 채널 구조체들의 어레이를 포함한다. 게이트 층들과 절연 층들은 기판 상의 연결 영역에서 불균일한 계단 깊이들을 갖는 계단 층계들을 갖는 계단 형태로 적층된다. 또한, 반도체 디바이스는 게이트 층들에 대한 접점 구조체들을 포함한다. 접점 구조체들은 불균일한 계단 깊이들을 갖는 계단 층계들 상에 형성된다.
일부 실시예들에서, 계단 층계들은 제2 계단 층계의 제2 깊이의 약 절반인 제1 깊이를 갖는 제1 계단 층계를 포함한다.
일부 실시예들에서, 연속적인 게이트 층들의 그룹에 대한 접점 구조체들은 불균일한 계단 깊이들을 갖는 계단 층계들 상에 각각 형성된다.
본 개시내용의 양태에 따르면, 계단 층계들은 채널 구조체들의 어레이를 핑거(finger) 부분들로 분할하는 슬릿 구조체들에 평행한 라이저(riser)들을 포함한다. 일부 실시예들에서, 계단 층계들은 이웃하는 슬릿 구조체들 사이에 배치된 적어도 하나의 라이저를 포함한다. 일부 예들에서, 계단 층계들은 슬릿 구조체들과 실질적으로 정렬되는 제1 라이저들 및 이웃하는 슬릿 구조체들 사이에 배치되는 계단 층계들의 적어도 제2 라이저를 포함한다.
일부 실시예들에서, 어레이 영역 내의 제1 슬릿 구조체들은 연결 영역 내의 제2 슬릿 구조체들과 실질적으로 동일한 피치를 갖는다. 일부 예들에서, 제1 슬릿 구조체들은 어레이 영역 내의 채널 구조체들을 3개의 핑거 부분으로 분할하고, 계단 층계들은 피치와 동일한 제1 깊이, 및 피치의 절반인 제2 깊이를 갖도록 구성된다. 일 예에서, 계단 층계들은 제1 깊이를 갖는 2개의 층계를 포함하고, 제2 깊이를 갖는 2개의 층계를 포함한다. 다른 예에서, 계단 층계들은 제1 깊이를 갖는 하나의 층계를 포함하고, 제2 깊이를 갖는 4개의 층계를 포함한다.
본 개시내용의 양태들은 반도체 디바이스를 형성하기 위한 방법을 제공한다. 이 방법은 반도체 디바이스의 기판 상의 어레이 영역 및 연결 영역에서 기판에 수직인 방향을 따라 교대로 희생 게이트 층들과 절연 층들을 적층하는 단계를 포함한다. 이어서, 이 방법은 연결 영역 내의 희생 게이트 층들과 절연 층들을 불균일한 계단 깊이들을 갖는 계단 층계들을 갖는 계단 형태로 형성하는 단계를 포함한다. 또한, 이 방법은 어레이 영역에 채널 구조체들을 형성하는 단계, 희생 게이트 층들을 게이트 층들로 대체하는 단계, 및 계단 층계들 상에 접점 구조체들을 형성하는 단계를 포함한다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 축척에 따라 그려진 것은 아님에 유의한다. 사실상, 다양한 피처들의 치수들은 논의의 명확함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스의 평면도를 도시한다.
도 2는 본 개시내용의 일부 실시예들에 따른 계단 분할 패턴 예의 평면도를 도시한다.
도 3은 본 개시내용의 일부 실시예들에 따른 계단 분할 패턴 예의 단면도를 도시한다.
도 4는 본 개시내용의 일부 실시예들에 따른 다른 계단 분할 패턴 예의 평면도를 도시한다.
도 5는 본 개시내용의 일부 실시예들에 따른 다른 계단 분할 패턴 부분 예의 단면도를 도시한다.
도 6은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스를 제조하기 위한 프로세스 예를 약술하는 흐름도를 도시한다.
도 7은 본 개시내용의 일부 실시예들에 따른 마스크 층에 의해 덮인 반도체 디바이스의 평면도의 예를 도시한다.
도 8은 본 개시내용의 일부 실시예들에 따라 마스크 층이 제거될 때 반도체 디바이스의 평면도의 예를 도시한다.
도 9는 본 개시내용의 일부 실시예들에 따른 다른 마스크 층에 의해 덮인 반도체 디바이스의 평면도의 예를 도시한다.
도 10은 본 개시내용의 일부 실시예들에 따라 다른 마스크 층이 제거될 때 반도체 디바이스의 평면도의 예를 도시한다.
도 11은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스의 사시도의 예를 도시한다.
도 1은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스의 평면도를 도시한다.
도 2는 본 개시내용의 일부 실시예들에 따른 계단 분할 패턴 예의 평면도를 도시한다.
도 3은 본 개시내용의 일부 실시예들에 따른 계단 분할 패턴 예의 단면도를 도시한다.
도 4는 본 개시내용의 일부 실시예들에 따른 다른 계단 분할 패턴 예의 평면도를 도시한다.
도 5는 본 개시내용의 일부 실시예들에 따른 다른 계단 분할 패턴 부분 예의 단면도를 도시한다.
도 6은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스를 제조하기 위한 프로세스 예를 약술하는 흐름도를 도시한다.
도 7은 본 개시내용의 일부 실시예들에 따른 마스크 층에 의해 덮인 반도체 디바이스의 평면도의 예를 도시한다.
도 8은 본 개시내용의 일부 실시예들에 따라 마스크 층이 제거될 때 반도체 디바이스의 평면도의 예를 도시한다.
도 9는 본 개시내용의 일부 실시예들에 따른 다른 마스크 층에 의해 덮인 반도체 디바이스의 평면도의 예를 도시한다.
도 10은 본 개시내용의 일부 실시예들에 따라 다른 마스크 층이 제거될 때 반도체 디바이스의 평면도의 예를 도시한다.
도 11은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스의 사시도의 예를 도시한다.
다음의 개시내용은 제공되는 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열들의 특정 예들이 본 개시내용을 단순화하기 위해 후술된다. 이것들은, 물론, 단지 예들이고 제한하기 위해 의도되지 않았다. 예를 들어, 후속하는 설명에서의 제2 피처 위에 또는 상에 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한, 추가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단함과 명료함을 위한 것이고 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 그 자체로 지시하는 것은 아니다.
추가로, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시되는 바와 같은, 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위한 설명의 편의를 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향 외에도 사용 또는 동작 시의 디바이스의 상이한 배향들을 포함하는 것을 의도한다. 장치는 달리 배향될 수 있으며(90도 회전되거나 또는 다른 배향들에 있을 수 있으며), 본 명세서에서 사용된 공간적으로 상대적인 서술자들은 이에 따라 마찬가지로 해석될 수 있다.
3차원(3D) 반도체 메모리 디바이스들은, 메모리 셀들의 어레이를 형성하기 위한 어레이 영역(일부 예들에서는 코어 영역이라고도 함)과 메모리 셀들에 대한 연결들을 형성하기 위한 연결 영역을 포함하는 기판 상에 형성될 수 있다. 예를 들어, 메모리 셀들은 수직 메모리 셀 스트링들의 어레이로서 어레이 영역에 형성된다. 수직 메모리 셀 스트링들은 교대로 적층된 게이트 층들과 절연 층들로 형성된다. 연결 영역에서, 게이트 층들과 절연 층들의 스택은 게이트 층들을 워드 라인들에 연결하기 위한 접점 패드들을 제공하기 위해 계단 층계들로 패터닝된다.
수직 메모리 디바이스들을 제조하기 위해 게이트-퍼스트 제조 기술, 게이트-라스트 제조 기술 등과 같은 다양한 제조 기술들이 개발되고 있다. 게이트-퍼스트 제조 기술은 메모리 셀들의 채널들보다 먼저 메모리 셀들의 게이트들을 형성한다. 게이트-라스트 제조 기술은 희생 게이트 층들을 사용하여 메모리 셀들을 위한 채널들의 형성을 용이하게 하고; 채널들의 형성 후에 희생 게이트 층들을 메모리 셀들에 대한 실제 게이트들로 대체한다. 희생 게이트들을 실제 게이트들로 대체하는 것은 희생 게이트 층들의 제거, 및 그 후 실제 게이트들의 형성을 포함한다. 희생 게이트 층들을 제거하기 위해, 일부 예들에서, 슬릿 구조체들이 희생 게이트 층들과 절연 층의 스택에 형성된다. 슬릿 구조체들은 평행하고 어레이 영역과 연결 영역 양자 모두에 배치된다. 슬릿 구조체들은 수직 메모리 셀 스트링들의 어레이를 핑거 형상들의 부분들로 분할하고, 그 부분들은 본 개시내용에서 핑거들, 핑거 구조체들 또는 핑거 부분들로 지칭된다.
일반적으로, 계단 층계들은 트레드(tread)들 및 라이저들로 형성된다. 일 예에서, 트레드는 하부 라이저의 상단 에지와 상부 라이저의 하단 에지 사이에 수평으로 배치되는 부분이고, 라이저는 하부 트레드의 내부 에지와 상부 트레드의 외부 에지 사이에 수직으로 배치되는 부분이다. 트레드는 하나 이상의 접점 구조체가 착지(land on)하도록 접점 패드로 구성될 수 있는 부분이다. 라이저는 교대로 배치된 (희생) 게이트 층들과 절연 층들과 같은 층들의 스택의 측벽이다. 일부 예들에서, 계단 층계는 트레드 및 트레드의 하부 라이저로 구성된다. 계단 층계는 트레드의 깊이 및 폭과 하부 라이저의 높이에 의해 측정된다. 트레드의 깊이는 트레드의 외부 에지로부터 내부 에지까지의 거리이다. 트레드의 폭은 트레드의 일측으로부터 타측까지의 거리이다. 라이저의 높이는 하부 트레드와 현재 트레드 사이의 측벽의 수직 거리이다. 본 개시내용에서, 라이저의 높이는 층 쌍들에 관하여 측정될 수 있다. 예를 들어, 층 쌍은 (희생) 게이트 층과 절연 층의 두께 합이다. 일부 예들에서, 계단 층계가, 4개 층 쌍, 5개 층 쌍, 6개 층 쌍과 같은 다수개 층 쌍의 높이를 가질 때, 계단 층계는 그룹 층계(group step)로 지칭되고; 계단 층계가 하나의 층 쌍의 높이를 가질 때, 계단 층계는 분할 층계(division step)로 지칭된다.
본 개시내용의 일부 양태들에 따르면, 분할 층계들은 상이한 깊이들을 가질 수 있다. 일부 예들에서, 분할 층계들에는 슬릿 구조체들에 평행한 라이저들이 배치된다. 예를 들어, 분할 층계들의 일부 라이저들은 슬릿 구조체들 사이에 배치되고, 분할 층계들의 일부 라이저들은 슬릿 구조체들과 중첩하여 배치된다. 따라서, 일부 실시예들에서, 일부 분할 층계들의 깊이는 슬릿 구조체들의 피치와 동일하고, 일부 다른 분할 층계들의 깊이는 슬릿 구조체들의 피치의 절반과 동일하다. 슬릿 구조체들의 피치는 일 예에서 이웃하는 슬릿 구조체들의 중심선들 사이의 거리로서 측정된다.
도 1은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)의 평면도를 도시한다. 반도체 디바이스(100)는 3차원(3D) 메모리 셀들로 형성된 메모리 부분(110)을 포함한다. 메모리 부분(110)은 하나 이상의 메모리 평면(120)을 포함할 수 있고, 메모리 평면들(120) 각각은 복수의 메모리 블록들(130)을 포함할 수 있다. 일부 예들에서, 동시 동작들은 메모리 평면들(120)에서 발생할 수 있다. 일부 실시예들에서, 메모리 블록들(130) 각각은 소거 동작들을 수행하기 위한 최소 단위이다. 도 1의 예에서, 메모리 부분(110)은 4개의 메모리 평면(120)을 포함하고, 메모리 평면들(120) 각각은 6개의 메모리 블록(130)을 포함한다. 메모리 블록들(103) 각각은 복수의 메모리 셀들을 포함할 수 있고, 각각의 메모리 셀은 비트 라인들 및 워드 라인들과 같은 상호연결부(interconnection)들을 통해 어드레싱될 수 있다. 일부 예들에서, 비트 라인들 및 워드 라인들은 수직으로 레이아웃되어, 금속 라인들의 어레이를 형성할 수 있다. 예를 들어, 워드 라인들은 X 방향으로 연장되고, 비트 라인들은 Y 방향으로 연장된다.
또한, 각각의 메모리 블록(130)은 계단 분할 패턴들에 따라 블록 부분들(140)로 분할될 수 있다. 블록 부분들(140)은 동일하거나 동등한 계단 분할 패턴들을 갖는다. 블록 부분들(140)의 계단 분할 패턴들에 대한 레이아웃 패턴들은 동일한 패턴들일 수 있거나 미러링된 패턴들일 수 있다는 점에 유의한다. 블록 부분들(140)은 다음의 설명에서 계단 분할 패턴(stair division pattern, SDP) 부분들(140)이라고 지칭된다. SDP 부분의 상세에 대해서는 도 2 내지 도 5의 예를 참조하여 설명한다.
반도체 디바이스(100)는 임의의 적절한 디바이스, 예를 들어, 메모리 회로들, 반도체 칩 상에 형성된 메모리 회로들을 갖는 반도체 칩(또는 다이), 반도체 웨이퍼 상에 형성된 다수의 반도체 다이들을 갖는 반도체 웨이퍼, 반도체 칩들의 스택, 패키지 기판 상에 조립된 하나 이상의 반도체 칩을 포함하는 반도체 패키지 등일 수 있다는 점에 유의한다.
또한, 반도체 디바이스(100)는, 동일한 기판 또는 다른 적절한 기판 상에 형성되고 메모리 부분(110)과 적절히 결합되는, 로직 회로, 전력 회로 등과 같은 다른 적절한 회로(도시되지 않음)를 포함할 수 있다는 점에 유의한다. 일반적으로, 메모리 부분(110)은 메모리 셀들 및 주변 회로(예를 들어, 어드레스 디코더, 구동 회로들, 감지 증폭기 등)를 포함한다.
도 2는 본 개시내용의 일부 실시예들에 따른 SDP 부분(240)의 평면도를 도시하고, 도 3은 선 A-A'에서의 SDP 부분(240)의 단면도를 도시한다. 일 예에서, SDP 부분(240)은 도 1의 SDP 부분(140)에 대한 예이다. SDP 부분(240)은 어레이 영역(250) 및 연결 영역(260)을 포함한다. 어레이 영역(250)은 메모리 스트링들(251)의 어레이를 포함하고, 각각의 메모리 스트링(251)은 하나 이상의 상단 선택 트랜지스터 및 하나 이상의 하단 선택 트랜지스터와 직렬로 연결된 복수의 적층된 메모리 셀들을 포함한다. 연결 영역(260)은 상단 선택 게이트(top select gate, TSG) 연결 영역(261), 메모리 셀 게이트(memory cell gate, MCG) 연결 영역(270)을 포함한다. TSG 연결 영역(261)은 상단 선택 트랜지스터들을 제어하기 위해 상단 선택 트랜지스터들의 게이트들에 금속 와이어들을 연결하기 위한 접점 구조체들과 계단 구조체를 포함한다. MCG 연결 영역(270)은 메모리 셀들의 게이트들에 워드 라인들을 연결하기 위한 접점 구조체들과 계단 구조체들을 포함한다.
연결 영역(260)이 또한 하단 선택 트랜지스터들을 제어하기 위해 하단 선택 트랜지스터들의 게이트들에 금속 와이어들을 연결하기 위한 접점 구조체들과 계단 구조체를 포함하는 하단 선택 게이트(bottom select gate, BSG) 연결 영역(도시되지 않음)을 포함할 수 있다는 점에 유의한다.
일부 실시예들에서, 게이트-라스트 제조 기술이 사용되고, 따라서 슬릿 구조체들이 형성되어 희생 게이트 층들의 제거, 및 실제 게이트들의 형성을 돕는다. 도 2 및 도 3의 예에서, 슬릿 구조체들(211, 212(A), 212(B), 213(A), 213(B) 및 214)이 형성된다. 슬릿 구조체들(211, 212(A), 212(B), 213(A), 213(B) 및 214)은 X 방향으로 서로 평행하게 연장된다. 슬릿 구조체들(211 및 214)은 SDP 부분(240)을 이웃하는 SDP 부분들로부터 분리한다. 슬릿 구조체들(212(A) 및 213(A))은 어레이 영역(250)에 배치되고 SDP 부분(240) 내의 메모리 셀 스트링들의 어레이를 3개의 핑거(241, 242 및 243)로 분할할 수 있다. 슬릿 구조체들(212(B) 및 213(B))은 연결 영역(260)에 배치되고 연결 영역(260)을 다수의 부분들로 분할할 수 있다.
일 예에서, 슬릿 구조체들(211 및 214)은 SDP 부분(240)의 게이트 층들을 이웃하는 SDP 부분들로부터 전기적으로 절연시키기 위해 절연 층들로 채워지는 연속적인 슬릿 구조체들이다.
일부 예들에서, 연결 영역(260) 내의 슬릿 구조체들의 수는 어레이 영역(250) 내의 슬릿 구조체들의 수와 동일하다. 도 2 및 도 3의 예에서, 슬릿 구조체들(212(B) 및 213(B))은 슬릿 구조체들(212(A) 및 213(A))과 정렬된다. 그러나, 슬릿 구조체들(212(B) 및 213(B))은 슬릿 구조체들(212(A) 및 213(A))로부터 중단되고, 슬릿 구조체들(212(A) 및 213(A))의 연속적인 부분들이 아니므로, 3개의 핑거(241-243)에서의 게이트 층들이 연결된다.
다른 예에서, 슬릿 구조체들(212(B) 및 213(B))은 슬릿 구조체들(212(A) 및 213(A))과 정렬되지 않는다는 점에 유의한다. 다른 예에서, 연결 영역(260) 내의 슬릿 구조체들의 수는 어레이 영역(250) 내의 슬릿 구조체들의 수와 동일하지 않다.
일부 실시예들에서, 적어도 일부 슬릿 구조체들은 어레이 영역들(250)에서의 메모리 스트링들(251)의 어레이에 대한 공통 소스 접점으로서 기능할 수 있다.
도 2 및 도 3의 예에서, 상단 선택 게이트 컷(top select gate cut)들(215)은 메모리 핑거의 상단 선택 게이트(TSG) 층을 2개의 부분으로 분할하기 위해 각각의 핑거의 중간에 배치될 수 있고, 그에 의해 메모리 핑거를 2개의 개별적으로 프로그램 가능한 (판독/기입) 페이지로 분할할 수 있다. 3D NAND 메모리의 소거 동작은 메모리 블록 레벨에서 수행될 수 있지만, 판독 및 기입 동작들은 메모리 페이지 레벨에서 수행될 수 있다. 일부 실시예들에서, 더미 채널 구조체들(222)은 제조 중의 프로세스 변동 제어를 위해 및/또는 추가적인 기계적 지지를 위해 적절한 장소들에 배치될 수 있다.
일부 예들에서, 상단 선택 게이트 컷들(215)은 메모리 셀 게이트 층들 및 하단 선택 게이트 층들을 절단하지 않는다는 점에 유의한다.
TSG 연결 영역(261)에는, 계단 구조체가 형성된다. 계단 구조체는 상단 선택 트랜지스터들의 게이트 층들의 일부분을 노출시키기 위해 다수의 계단 층계들을 가지며, 노출된 부분들은 접점 패드들로서 구성될 수 있다. 이어서, 상단 선택 트랜지스터들을 제어하기 위해 상단 선택 트랜지스터들의 게이트들에 금속 와이어들을 연결하기 위한 접점 구조체들이 접점 패드들 상에 형성될 수 있다. 도 2 및 도 3의 예에서, 계단 구조체는 2개의 계단 층계(262 및 263)를 갖는다. 일 예에서, 2개의 계단 층계(262 및 263) 각각은 하나의 층 쌍의 높이를 갖는다. 도 2 및 도 3의 예에서, 점선은 트레드들의 에지들을 도시한다. 일 예에서, 메모리 스트링은 제1 게이트 선택 트랜지스터 및 제2 게이트 선택 트랜지스터를 포함한다. 제1 게이트 선택 트랜지스터의 게이트는 제1 계단 층계(262) 상에서 접점 구조체(264)와 연결되고, 제2 게이트 선택 트랜지스터의 게이트는 제2 계단 층계(263) 상에서 접점 구조체(265)와 연결된다.
MCG 연결 영역(270)에서, 멀티-레벨 계단 구조체가 형성된다. 일부 실시예들에서, 멀티-레벨 계단 구조체는 섹션 레벨, 그룹 레벨 및 분할 레벨을 포함한다. 본 개시내용은 그룹 레벨 및 분할 레벨의 특징들을 예시하기 위해 하나의 섹션을 사용한다. 본 개시내용의 특징들은 섹션 레벨로 섹션들에서 각각 사용될 수 있다는 점에 유의한다. 일부 실시예들에서, 섹션에서, 2-레벨 계단 구조체가 사용된다. 도 2 및 도 3의 예에서, 2-레벨 계단 구조체는 총 32개 층 쌍을 갖는다. 32개 층 쌍은 8개의 그룹으로 그룹화된다. 이어서, 각각의 그룹은 4개 층 쌍을 포함한다. 2-레벨 계단 구조체는 X 방향과 같은 제1 방향으로 올라가는 그룹 층계들 G1-G8을 갖는다. 또한, 각각의 그룹 층계 영역은 -Y 방향과 같은 제2 방향으로 올라가는 분할 층계들 D1-D4를 갖는 계단 구조체를 포함한다.
도 2 및 도 3의 예에서, 그룹 층계 G8의 영역은 X 방향과 -Y 방향 둘 다로 올라가는 분할 층계들을 갖는 계단 구조체를 포함하고, 그룹 층계 G1-G7의 영역들은 각각 -Y 방향으로 올라가는 분할 층계들을 갖는 계단 구조체를 포함한다는 점에 유의한다.
도 2 및 도 3의 예에서, 2-레벨 계단 구조체는 접점 패드들로서 메모리 셀들의 게이트 층들의 일부분을 노출시키고, 접점 구조체들은 메모리 셀들의 게이트 층들을 워드 라인들에 연결하기 위해 접점 패드들 상에 형성될 수 있다. 일 예에서, 스트링 내의 상단 선택 트랜지스터들 옆의 처음 32개의 메모리 셀은 순차적으로 M1-M32라고 지칭되고, M1은 상단 선택 트랜지스터 옆의 첫 번째 메모리 셀이다. 그 후, 그룹 층계 G8의 영역에서의 분할 층계 D4의 트레드는 M1에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D3의 트레드는 M2에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D2의 트레드는 M3에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D1의 트레드는 M4에 대한 접점 패드를 제공한다.
또한, 그룹 층계 G7의 영역에서의 분할 층계 D4의 트레드는 M5에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D3의 트레드는 M6에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D2의 트레드는 M7에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D1의 트레드는 M8에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G6의 영역에서의 분할 층계 D4의 트레드는 M9에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D3의 트레드는 M10에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D2의 트레드는 M11에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D1의 트레드는 M12에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G5의 영역에서의 분할 층계 D4의 트레드는 M13에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D3의 트레드는 M14에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D2의 트레드는 M15에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D1의 트레드는 M16에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G4의 영역에서의 분할 층계 D4의 트레드는 M17에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D3의 트레드는 M18에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D2의 트레드는 M19에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D1의 트레드는 M20에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G3의 영역에서의 분할 층계 D4의 트레드는 M21에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D3의 트레드는 M22에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D2의 트레드는 M23에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D1의 트레드는 M24에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G2의 영역에서의 분할 층계 D4의 트레드는 M25에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D3의 트레드는 M26에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D2의 트레드는 M27에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D1의 트레드는 M28에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G1의 영역에서의 분할 층계 D4의 트레드는 M29에 대한 접점 패드를 제공하고, 접점 구조체들 C1 및 C2(도 3에 도시됨)가 접점 패드 상에 형성된다. 그룹 층계 G1의 영역에서의 분할 층계 D3의 트레드는 M30에 대한 접점 패드를 제공하고, 접점 구조체 C3(도 3에 도시됨)이 접점 패드 상에 형성된다. 그룹 층계 G1의 영역에서의 분할 층계 D2의 트레드는 M31에 대한 접점 패드를 제공하고, 접점 구조체 C4(도 3에 도시됨)가 접점 패드 상에 형성된다. 그룹 층계 G1의 영역에서의 분할 층계 D1의 트레드는 M32에 대한 접점 패드를 제공하고, 접점 구조체들 C5 및 C6(도 3에 도시됨)이 접점 패드 상에 형성된다.
도 2 및 도 3의 예에서, 분할 층계 D1 및 D4의 깊이(도 3에서 깊이 1로 도시됨)는 슬릿 구조체들의 피치와 동일하고, 분할 층계 D2 및 D3의 깊이(도 3에서 깊이 2로 도시됨)는 슬릿 구조체들의 피치의 절반과 동일하다.
일부 예들에서, 도 3에서 슬릿 구조체들(211, 212(B), 213(B) 및 214)에 의해 도시된 바와 같은 슬릿 구조체들은 절연 층(330) 및 전도성 재료(340)로 채워진다는 점에 유의한다. 절연 층(330)은 게이트 층들로부터 전도성 재료(340)를 절연한다. 전도성 재료(340)는 공통 소스 접점을 형성하기 위해 사용될 수 있다.
본 개시내용의 양태에 따르면, 연결 영역 내의 분할들의 수(예를 들어, 그룹 층계 내의 분할 층계들의 수)가 어레이 영역 내의 핑거들의 수보다 클 때, 분할 층계들의 불균일한 깊이들이 사용될 수 있고, 따라서 연결 영역 내의 슬릿 구조체들을 증가시킬 필요가 없고, 레이아웃은 접점 구조체 배치를 위해 충분한 공간을 갖고서 용이하게 설계될 수 있다.
도 4는 본 개시내용의 일부 실시예들에 따른 SDP 부분(440)의 평면도를 도시하고, 도 5는 선 A-A'에서의 SDP 부분(440)의 단면도를 도시한다. 일 예에서, SDP 부분(440)은 도 1의 SDP 부분(140)에 대한 예이다. SDP 부분(440)은 어레이 영역(450) 및 연결 영역(460)을 포함한다. 어레이 영역(450)은 메모리 스트링들(451)의 어레이를 포함하고, 각각의 메모리 스트링(451)은 하나 이상의 상단 선택 트랜지스터 및 하나 이상의 하단 선택 트랜지스터와 직렬로 연결된 복수의 적층된 메모리 셀들을 포함한다. 연결 영역(460)은 상단 선택 게이트(TSG) 연결 영역(461), 메모리 셀 게이트(MCG) 연결 영역(470)을 포함한다. TSG 연결 영역(461)은 상단 선택 트랜지스터들을 제어하기 위해 상단 선택 트랜지스터들의 게이트들에 금속 와이어들을 연결하기 위한 접점 구조체들과 계단 구조체를 포함한다. MCG 연결 영역(470)은 메모리 셀들의 게이트들에 워드 라인들을 연결하기 위한 접점 구조체들과 계단 구조체들을 포함한다.
연결 영역(460)이 또한 하단 선택 트랜지스터들을 제어하기 위해 하단 선택 트랜지스터들의 게이트들에 금속 와이어들을 연결하기 위한 접점 구조체들과 계단 구조체를 포함하는 하단 선택 게이트(BSG) 연결 영역(도시되지 않음)을 포함할 수 있다는 점에 유의한다.
일부 실시예들에서, 게이트-라스트 제조 기술이 사용되고, 따라서 슬릿 구조체들이 형성되어 희생 게이트 층들의 제거, 및 실제 게이트들의 형성을 돕는다. 도 4 및 도 5의 예에서, 슬릿 구조체들(411, 412(A), 412(B), 413(A), 413(B) 및 414)이 형성된다. 슬릿 구조체들(411, 412(A), 412(B), 413(A), 413(B) 및 414)은 X 방향으로 서로 평행하게 연장된다. 슬릿 구조체들(411 및 414)은 SDP 부분(440)을 이웃하는 SDP 부분들로부터 분리한다. 슬릿 구조체들(412(A) 및 413(A))은 어레이 영역(450)에 배치되고 SDP 부분(440) 내의 메모리 셀 스트링들의 어레이를 3개의 핑거(441, 442 및 443)로 분할할 수 있다. 슬릿 구조체들(412(B) 및 413(B))은 연결 영역(460)에 배치되고 연결 영역(460)을 다수의 부분들로 분할할 수 있다.
일 예에서, 슬릿 구조체들(411 및 414)은 SDP 부분(440)의 게이트 층들을 이웃하는 SDP 부분들로부터 전기적으로 절연시키기 위해 절연 층들을 갖는 연속적인 슬릿 구조체들이다.
일부 예들에서, 연결 영역(460)에서의 슬릿 구조체의 수는 어레이 영역(450)에서의 슬릿 구조체의 수와 동일하다. 도 4 및 도 5의 예에서, 슬릿 구조체들(412(B) 및 413(B))은 슬릿 구조체들(412(A) 및 413(A))과 정렬된다. 그러나, 슬릿 구조체들(412(B) 및 413(B))은 슬릿 구조체들(412(A) 및 413(A))로부터 중단되고, 슬릿 구조체들(412(A) 및 413(A))의 연속적인 부분들이 아니므로, 3개의 핑거(441-443)에서의 게이트 층들이 연결된다.
다른 예에서, 슬릿 구조체들(412(B) 및 413(B))은 슬릿 구조체들(412(A) 및 413(A))과 정렬되지 않는다는 점에 유의한다. 다른 예에서, 연결 영역(460)에서의 슬릿 구조체의 수는 어레이 영역(450)에서의 슬릿 구조체의 수와 동일하지 않다.
일부 실시예들에서, 적어도 일부 슬릿 구조체들은 어레이 영역들(450)에서의 메모리 스트링들(451)의 어레이에 대한 공통 소스 접점으로서 기능할 수 있다.
도 4 및 도 5의 예에서, 상단 선택 게이트 컷들(415)은 메모리 핑거의 TSG 층(들)을 2개의 부분으로 분할하기 위해 각각의 핑거의 중간에 배치될 수 있고, 그에 의해 메모리 핑거를 2개의 개별적으로 프로그램 가능한 (판독/기입) 페이지로 분할할 수 있다. 3D NAND 메모리의 소거 동작은 메모리 블록 레벨에서 수행될 수 있지만, 판독 및 기입 동작들은 메모리 페이지 레벨에서 수행될 수 있다. 일부 실시예들에서, 더미 채널 구조체들(422)은 제조 중의 프로세스 변동 제어를 위해 및/또는 추가적인 기계적 지지를 위해 적절한 장소들에 배치될 수 있다.
일부 예들에서, 상단 선택 게이트 컷들(415)은 메모리 셀 게이트 층들 및 하단 선택 게이트 층들을 절단하지 않는다는 점에 유의한다.
TSG 연결 영역(461)에는, 계단 구조체가 형성된다. 계단 구조체는 접점 패드들로서 상단 선택 트랜지스터들의 게이트 층들의 일부분을 노출시키기 위해 다수의 계단 층계들을 갖는다. 이어서, 상단 선택 트랜지스터들을 제어하기 위해 상단 선택 트랜지스터들의 게이트들에 금속 와이어들을 연결하기 위한 접점 구조체들이 접점 패드들 상에 형성될 수 있다. 도 4 및 도 5의 예에서, 계단 구조체는 2개의 계단 층계(462 및 463)를 갖는다. 일 예에서, 2개의 계단 층계(462 및 463) 각각은 하나의 층 쌍의 높이를 갖는다. 도 4 및 도 5의 예에서, 점선은 트레드들의 에지들을 도시한다. 일 예에서, 메모리 스트링은 제1 게이트 선택 트랜지스터 및 제2 게이트 선택 트랜지스터를 포함한다. 제1 게이트 선택 트랜지스터의 게이트는 제1 계단 층계(462) 상에서 접점 구조체(464)와 연결되고, 제2 게이트 선택 트랜지스터의 게이트는 제2 계단 층계(463) 상에서 접점 구조체(465)와 연결된다.
MCG 연결 영역(470)에서, 멀티-레벨 계단 구조체가 형성된다. 일부 실시예들에서, 멀티-레벨 계단 구조체는 섹션 레벨, 그룹 레벨 및 분할 레벨을 포함한다. 본 개시내용은 그룹 레벨 및 분할 레벨의 특징들을 예시하기 위해 하나의 섹션을 사용한다. 본 개시내용의 특징들은 섹션 레벨로 섹션들에서 각각 사용될 수 있다는 점에 유의한다. 일부 실시예들에서, 섹션에서, 2-레벨 계단 구조체가 사용된다. 도 4 및 도 5의 예에서, 2-레벨 계단 구조체는 총 40개 층 쌍을 갖는다. 40개 층 쌍은 8개의 그룹으로 그룹화된다. 이어서, 각각의 그룹은 5개 층 쌍을 포함한다. 2-레벨 계단 구조체는 X 방향과 같은 제1 방향으로 올라가는 그룹 층계들 G1-G8을 갖는다. 또한, 각각의 그룹 층계 영역은 -Y 방향과 같은 제2 방향으로 올라가는 분할 층계들 D1-D5를 갖는 계단 구조체를 포함한다.
도 4 및 도 5의 예에서, 그룹 층계 G8의 영역은 X 방향과 -Y 방향 둘 다로 올라가는 분할 층계들을 갖는 계단 구조체를 포함하고, 그룹 층계들 G1-G7의 영역들은 각각 -Y 방향으로 올라가는 분할 층계들을 갖는 계단 구조체를 포함한다는 점에 유의한다.
도 4 및 도 5의 예에서, 2-레벨 계단 구조체는 접점 패드들로서 메모리 셀들의 게이트 층들의 일부분을 노출시키고, 접점 구조체들은 메모리 셀들의 게이트 층들을 워드 라인들에 연결하기 위해 접점 패드들 상에 형성될 수 있다. 일 예에서, 스트링 내의 상단 선택 트랜지스터들 옆의 처음 40개의 메모리 셀은 순차적으로 M1-M40이라고 지칭되고, M1은 상단 선택 트랜지스터 옆의 첫 번째 메모리 셀이다. 그 후, 그룹 층계 G8의 영역에서의 분할 층계 D5의 트레드는 M1에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D4의 트레드는 M2에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D3의 트레드는 M3에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D2의 트레드는 M4에 대한 접점 패드를 제공한다. 그룹 층계 G8의 영역에서의 분할 층계 D1의 트레드는 M5에 대한 접점 패드를 제공한다.
또한, 그룹 층계 G7의 영역에서의 분할 층계 D5의 트레드는 M6에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D4의 트레드는 M7에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D3의 트레드는 M8에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D2의 트레드는 M9에 대한 접점 패드를 제공한다. 그룹 층계 G7의 영역에서의 분할 층계 D1의 트레드는 M10에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G6의 영역에서의 분할 층계 D5의 트레드는 M11에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D4의 트레드는 M12에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D3의 트레드는 M13에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D2의 트레드는 M14에 대한 접점 패드를 제공한다. 그룹 층계 G6의 영역에서의 분할 층계 D1의 트레드는 M15에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G5의 영역에서의 분할 층계 D5의 트레드는 M16에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D4의 트레드는 M17에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D3의 트레드는 M18에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D2의 트레드는 M19에 대한 접점 패드를 제공한다. 그룹 층계 G5의 영역에서의 분할 층계 D1의 트레드는 M20에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G4의 영역에서의 분할 층계 D5의 트레드는 M21에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D4의 트레드는 M22에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D3의 트레드는 M23에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D2의 트레드는 M24에 대한 접점 패드를 제공한다. 그룹 층계 G4의 영역에서의 분할 층계 D1의 트레드는 M25에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G3의 영역에서의 분할 층계 D5의 트레드는 M26에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D4의 트레드는 M27에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D3의 트레드는 M28에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D2의 트레드는 M29에 대한 접점 패드를 제공한다. 그룹 층계 G3의 영역에서의 분할 층계 D1의 트레드는 M30에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G2의 영역에서의 분할 층계 D5의 트레드는 M31에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D4의 트레드는 M32에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D3의 트레드는 M33에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D2의 트레드는 M34에 대한 접점 패드를 제공한다. 그룹 층계 G2의 영역에서의 분할 층계 D1의 트레드는 M35에 대한 접점 패드를 제공한다.
유사하게, 그룹 층계 G1의 영역에서의 분할 층계 D5의 트레드는 M36에 대한 접점 패드를 제공하고, 접점 구조체 C1(도 5에 도시된 바와 같음)이 접점 패드 상에 형성되어 M36의 게이트를 워드 라인에 연결한다. 그룹 층계 G1의 영역에서의 분할 층계 D4의 트레드는 M37에 대한 접점 패드를 제공하고, 접점 구조체 C2(도 5에 도시된 바와 같음)가 접점 패드 상에 형성된다. 그룹 층계 G1의 영역에서의 분할 층계 D3의 트레드는 M38에 대한 접점 패드를 제공하고, 접점 구조체 C3(도 5에 도시된 바와 같음)이 접점 패드 상에 형성된다. 그룹 층계 G1의 영역에서의 분할 층계 D2의 트레드는 M39에 대한 접점 패드를 제공하고, 접점 구조체 C4(도 5에 도시된 바와 같음)가 접점 패드 상에 형성된다. 그룹 층계 G1의 영역에서의 분할 층계 D1의 트레드는 M40에 대한 접점 패드를 제공하고, 접점 구조체들 C5 및 C6(도 5에 도시된 바와 같음)이 접점 패드 상에 형성된다.
도 4 및 도 5의 예에서, 분할 층계 D1의 깊이(도 5에서 깊이 1로 도시됨)는 슬릿 구조체들의 피치와 동일하고, 분할 층계 D2, D3, D4 및 D5의 깊이(도 5에서 깊이 2로 도시됨)는 슬릿 구조체들의 피치의 절반과 동일하다.
일부 예들에서, 도 5에서 슬릿 구조체들(411, 412(B), 413(B) 및 414)에 의해 도시된 바와 같은 슬릿 구조체들은 절연 층(530) 및 전도성 재료(540)로 채워진다는 점에 유의한다. 절연 층(530)은 게이트 층들로부터 전도성 재료(540)를 절연한다. 전도성 재료(540)는 공통 소스 접점을 형성하기 위해 사용될 수 있다.
본 개시내용의 양태에 따르면, 연결 영역 내의 분할들의 수(예를 들어, 그룹 층계 내의 분할 층계들의 수)가 어레이 영역 내의 핑거들의 수보다 클 때, 분할 층계들의 불균일한 깊이들이 사용될 수 있고, 따라서 연결 영역 내의 슬릿 구조체들을 증가시킬 필요가 없고, 레이아웃은 용이하게 설계될 수 있다.
도 6은 본 개시내용의 일부 실시예들에 따른 반도체 디바이스(100)와 같은 반도체 디바이스를 제조하기 위한 프로세스 예(600)를 약술하는 흐름도를 도시한다. 프로세스는 S601에서 시작하고 S610으로 진행한다.
S610에서, 기판 상에 희생 게이트 층들과 절연 층들을 교대로 적층하여 초기 스택을 형성한다. 기판은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판, 및/또는 실리콘-온-절연체(silicon-on-insulator, SOI) 기판과 같은 임의의 적합한 기판일 수 있다. 기판은 반도체 재료, 예를 들어, IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. IV족 반도체는 Si, Ge, 또는 SiGe를 포함할 수 있다. 기판은 벌크 웨이퍼 또는 에피택셜 층일 수 있다. 일부 예들에서, 절연 층들은 실리콘 이산화물 등과 같은 절연 재료(들)로 만들어지고, 희생 층들은 실리콘 질화물로 만들어진다.
S620에서, 불균일한 깊이를 갖는 분할 층계들이 연결 영역에 형성된다. 일부 예들에서, 마스크 층이 사용되고 트리밍 프로세스가 마스크 층에 적용되어 분할 층계들을 형성하기 위한 에칭 마스크들을 형성한다.
도 7은 마스크 층(710)에 의해 덮인 SDP 부분들(440 (A)-(D))을 갖는 반도체 디바이스(700)의 평면도의 예를 도시한다. 마스크 층(710)은 SDP 부분들(440 (A)-(D))에 분할 층계들을 형성하는 데 사용된다. SDP 부분들(440 (A)-(D))은 SDP 부분(440)과 동일하거나 SDP 부분(440)과 미러링되어 있다. 마스크 층(710)은 어레이 영역(450) 및 어레이 영역(450)에 인접한 연결 영역(460)의 일부분을 덮는다. 일부 실시예들에서, 마스크 층(710)은 포토레지스트 또는 탄소계 폴리머 재료를 포함할 수 있고, 리소그래피와 같은 패터닝 프로세스를 사용하여 형성될 수 있다. 일부 실시예들에서, 마스크 층(710)은 또한 실리콘 산화물, 실리콘 질화물, TEOS, 실리콘-함유 반사-방지 코팅(silicon-containing anti-reflective coating, SiARC), 비정질 실리콘, 또는 다결정 실리콘과 같은 하드 마스크를 포함할 수 있다. 하드 마스크는 O2 또는 CF4 화학을 사용하는 반응성 이온 에칭(reactive-ion-etching, RIE)과 같은 에칭 프로세스를 사용하여 패터닝될 수 있다. 또한, 마스크 층(710)은 포토레지스트와 하드 마스크의 임의의 조합을 포함할 수 있다.
일부 실시예들에서, 분할 층계들은 마스크 층을 사용하여 반복적인 에칭-트림 프로세스를 적용함으로써 형성될 수 있다. 에칭-트림 프로세스는 에칭 프로세스 및 트리밍 프로세스를 포함한다. 에칭 프로세스 동안, 노출된 표면을 갖는 초기 스택의 일부분이 제거될 수 있다. 일 예에서, 에칭 깊이는 희생 게이트 층과 절연 층의 두께인 층 쌍과 동일하다. 일 예에서, 절연 층(450)에 대한 에칭 프로세스는 희생 층에 비해 높은 선택성을 가질 수 있고/있거나 그 반대도 가능하다.
일부 실시예들에서, 스택의 에칭은 반응성 이온 에칭(RIE) 또는 다른 건식 에칭 프로세스들과 같은 이방성 에칭에 의해 수행된다. 일부 실시예들에서, 절연 층은 실리콘 산화물이다. 이 예에서, 실리콘 산화물의 에칭은 탄소-불소(CF4), 헥사플루오로에탄(C2F6), CHF3, 또는 C3F6과 같은 불소계 가스들 및/또는 임의의 다른 적합한 가스들을 사용하는 RIE를 포함할 수 있다. 일부 실시예들에서, 실리콘 산화물 층은 습식 화학, 예컨대 불화수소산 또는 불화수소산과 에틸렌 글리콜의 혼합물에 의해 제거될 수 있다. 일부 실시예들에서, 시한-에칭(timed-etch) 접근법이 사용될 수 있다. 일부 실시예들에서, 희생 층은 실리콘 질화물이다. 이 예에서, 실리콘 질화물의 에칭은 O2, N2, CF4, NF3, Cl2, HBr, BCl3, 및/또는 이들의 조합을 사용하는 RIE를 포함할 수 있다. 단일 층 스택을 제거하기 위한 방법들 및 에칭제들은 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.
트리밍 프로세스는 마스크 층(710)이 x-y 평면에서 에지들로부터 측방향으로 풀백(pull back)될 수 있도록(예를 들어, 내측으로 수축될 수 있도록) 마스크 층(710)에 적절한 에칭 프로세스(예를 들어, 등방성 건식 에칭 또는 습식 에칭)를 적용하는 것을 포함한다. 일부 실시예들에서, 트리밍 프로세스는 O2, Ar, N2 등을 사용하는 RIE와 같은 건식 에칭을 포함할 수 있다. 일부 실시예들에서, 마스크 층(710)의 풀-백 거리는 분할 층계의 깊이에 대응한다. 일 실시예에서, 풀-백 거리들은 분할 층계들의 상이한 깊이들을 초래하도록 적절히 제어된다. 예를 들어, 에칭-트림 프로세스의 제1 사이클에서, 마스크 층(710)에 대한 트리밍 시간은 대략 슬릿 구조체들의 피치인 거리를 풀백하도록 적절히 제어되고; 에칭-트림 프로세스의 제2 사이클에서, 마스크 층(710)에 대한 트리밍 시간은 대략 슬릿 구조체들의 피치의 절반인 거리를 풀백하도록 적절히 제어된다.
마스크 층(710)을 트리밍한 후에, 분할에 대응하는 초기 스택의 최상단 레벨의 한 부분은 노출되고, 초기 스택의 최상단 레벨의 다른 부분은 마스크 층(710)에 의해 덮인 채로 유지된다. 에칭-트림 프로세스의 다음 사이클은 에칭 프로세스로 재개된다.
일부 실시예들에서, 초기 스택의 최상단 레벨은 절연 층에 의해 덮일 수 있다. 일부 실시예들에서, 초기 스택의 최상단 레벨은 다른 유전체 재료들에 의해 추가로 덮일 수 있다. 절연 층 및/또는 다른 유전체 재료들을 제거하는 프로세스 단계가 분할 층계들을 형성하기 위해 각각의 에칭-트림 사이클의 에칭 프로세스에 추가될 수 있다.
분할 층계들을 형성한 후에, 마스크 층(710)이 제거될 수 있다. 마스크 층(710)은, O2 또는 CF4 플라즈마를 사용한 건식 에칭, 또는 레지스트/폴리머 스트리퍼, 예를 들어, 용매계 화학들을 사용한 습식 에칭과 같은 기법들을 사용함으로써 제거될 수 있다.
도 8은 마스크 층(710)이 제거된 후의 SDP 부분들(440 (A)-(D))을 갖는 반도체 디바이스(700)의 평면도의 예를 도시한다. 도 8에 도시된 바와 같이, 분할 층계들 D1-D5가 형성된다.
도 6을 다시 참조하면, S630에서, 연결 영역에서의 그룹 층계들이 형성된다. 일부 예들에서, 마스크 층이 사용되고 트리밍 프로세스가 마스크 층에 적용되어 그룹 층계들을 형성하기 위한 에칭 마스크들을 형성한다.
도 9는 SDP 부분들(440 (A)-(D))에서의 그룹 층계들을 형성하는데 사용되는 마스크 층(910)에 의해 덮인 SDP 부분들(440 (A)-(D))을 갖는 반도체 디바이스(700)의 평면도의 예를 도시한다. 마스크 층(910)은 어레이 영역(450) 및 연결 영역(460)의 일부분 위에 배치된다. 마스크 층(910)은 마스크 층(710)과 유사한 재료로 만들어질 수 있고 유사한 기법을 사용하여 형성될 수 있다.
일부 실시예들에서, 그룹 층계들은, 분할 층계들을 형성하기 위한 반복적 에칭-트림 프로세스와 유사하게, 마스크 층(910)을 사용하여 반복적 에칭-트림 프로세스를 적용함으로써 형성될 수 있다. 이 예에서, 그룹 층계들은 X 방향으로 마스크 층(910)을 트리밍함으로써 형성될 수 있다.
일부 실시예들에서, 트리밍 프로세스는 그룹 층계의 깊이를 결정한다. 일부 실시예들에서, 그룹 층계들은 동일한 깊이를 가질 수 있다. 일부 실시예들에서, 그룹 층계들은 상이한 깊이들을 가질 수 있다.
일부 실시예들에서, 각각의 그룹 층계는 도 9의 예에서 5개 층 쌍과 같은 다수개 층 쌍을 포함한다. 그 후, 에칭 프로세스는 교대하는 희생 층들과 절연 층들의 5개 층 쌍과 같은 그룹 층계의 높이에 대응하는 적절한 층들을 에칭한다.
그룹 층계들을 형성한 후, 마스크 층(910)이 제거될 수 있다. 마스크 층(910)은, O2 또는 CF4 플라즈마를 사용한 건식 에칭, 또는 레지스트/폴리머 스트리퍼, 예를 들어, 용매계 화학들을 사용한 습식 에칭과 같은 기법들을 사용함으로써 제거될 수 있다.
도 10은 마스크 층(910)이 제거된 후의 SDP 부분들(440 (A)-(D))을 갖는 반도체 디바이스(700)의 평면도의 예를 도시한다. 도 10에 도시된 바와 같이, 그룹 층계들 G1-G8 및 분할 층계들 D1-D5가 형성된다.
도 11은 마스크 층(910)이 제거된 후의 SDP 부분들(440 (A)-(D))을 갖는 반도체 디바이스(700)의 사시도의 예를 도시한다. 도 11에 도시된 바와 같이, 그룹 층계들 G1-G8 및 분할 층계들 D1-D5가 형성된다.
S640을 다시 참조하면, 채널 구조체들이 형성된다. 일 예에서, 비교적 평탄한 표면을 획득하기 위해 적절하게 평탄화 프로세스가 수행된다. 그 후, 포토리소그래피 기술은 포토레지스트 및/또는 하드 마스크 층들에서 채널 홀들 및 더미 채널 홀들의 패턴들을 정의하기 위해 사용되고, 에칭 기술은 패턴들을 희생 층들과 절연 층들의 스택으로 전사하기 위해 사용된다. 따라서, 어레이 영역(110)에는 채널 홀들이 형성되고, 연결 영역에는 더미 채널 홀들이 형성된다.
그 후, 채널 구조체들이 채널 홀들에 형성되고, 더미 채널 구조체들이 더미 채널 홀들에 형성된다. 일부 실시예들에서, 더미 채널 구조체들은 채널 구조체들과 함께 형성될 수 있고, 따라서 더미 채널 구조체들은 채널 구조체들과 동일한 재료들로 형성된다. 일부 실시예들에서, 더미 채널 구조체들은 채널 구조체들과 상이하게 형성된다.
S650에서, 게이트 라인 슬릿들(일부 예들에서 슬릿 구조체들이라고도 지칭됨)이 형성된다. 일부 실시예들에서, 게이트 라인 슬릿들은 스택에서 트렌치들로서 에칭된다. 일부 예들에서, 연결 영역 내의 게이트 라인 슬릿들은 어레이 영역 내의 게이트 라인 슬릿들과 동일한 피치를 갖는다.
S660에서, 실제 게이트들이 형성된다. 일부 실시예들에서, 게이트 라인 슬릿들을 사용하여, 희생 층들이 게이트 층들로 대체될 수 있다. 일 예에서, 게이트 라인 슬릿들을 통해 희생 층들에 에칭제들이 인가되어 희생 층들을 제거한다. 일 예에서, 희생 층들은 실리콘 질화물로 만들어지고, 게이트 라인 슬릿들을 통해 고온 황산(H2SO4)이 인가되어 희생 층들을 제거한다. 또한, 게이트 라인 슬릿들을 통해, 어레이 영역 내의 트랜지스터들에 대한 게이트 스택들이 형성된다. 일 예에서, 게이트 스택은 하이-k 유전체 층, 접착 층 및 금속 층으로 형성된다. 하이-k 유전체 층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 탄탈 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티탄산염 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4) 등과 같은 비교적 큰 유전 상수를 제공하는 임의의 적절한 재료를 포함할 수 있다. 접착 층은 티타늄(Ti), 탄탈(Ta)과 같은 내화 금속들 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 이들의 질화물들을 포함할 수 있다. 금속 층은 텅스텐(W), 구리(Cu) 등과 같은 높은 전도성을 갖는 금속을 포함한다.
S670에서, 반도체 디바이스에 대해 추가 프로세스(들)가 수행될 수 있다. 예를 들어, 게이트-라스트 프로세스는, 예를 들어, 게이트 라인 슬릿들을 스페이서 재료(예를 들어, 실리콘 산화물) 및 공통 소스 재료(예를 들어, 텅스텐)로 계속 채워서 슬릿 구조체를 형성한다. 또한, 접점 구조체들이 형성될 수 있고 금속 트레이스들이 형성될 수 있다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 본 기술분야의 통상의 기술자들은, 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하고/하거나 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고서 본 명세서에서 다양한 변화들, 치환들, 및 변경들을 만들 수 있다는 것을 인식해야 한다.
Claims (20)
- 반도체 디바이스로서,
상기 반도체 디바이스의 기판 상의 어레이 영역에서 상기 기판에 수직인 방향을 따라 교대로 적층되는 게이트 층들과 절연 층들;
상기 어레이 영역에 형성되는 채널 구조체들의 어레이;
상기 기판 상의 연결 영역에서 불균일한 계단 깊이들을 갖는 계단 층계들(stair steps)을 갖는 계단 형태로 적층되는 상기 게이트 층들과 상기 절연 층들; 및
상기 불균일한 계단 깊이들을 갖는 상기 계단 층계들 상에 형성되는 상기 게이트 층들에 대한 접점 구조체들
을 포함하는, 반도체 디바이스. - 제1항에 있어서, 상기 계단 층계들은 제2 계단 층계의 제2 깊이의 약 절반인 제1 깊이를 갖는 제1 계단 층계를 포함하는, 반도체 디바이스.
- 제1항에 있어서, 연속적인 게이트 층들의 그룹에 대한 상기 접점 구조체들은 불균일한 계단 깊이들을 갖는 상기 계단 층계들 상에 각각 형성되는, 반도체 디바이스.
- 제1항에 있어서, 상기 계단 층계들은 상기 채널 구조체들의 어레이를 핑거(finger) 부분들로 분할하는 슬릿 구조체들에 평행한 라이저(riser)들을 포함하는, 반도체 디바이스.
- 제4항에 있어서, 상기 계단 층계들은 이웃하는 슬릿 구조체들 사이에 배치된 적어도 하나의 라이저를 포함하는, 반도체 디바이스.
- 제4항에 있어서, 상기 계단 층계들은 상기 슬릿 구조체들과 실질적으로 정렬되는 제1 라이저들 및 이웃하는 슬릿 구조체들 사이에 배치되는 상기 계단 층계들의 적어도 제2 라이저를 포함하는, 반도체 디바이스.
- 제4항에 있어서, 상기 어레이 영역 내의 제1 슬릿 구조체들은 상기 연결 영역 내의 제2 슬릿 구조체들과 실질적으로 동일한 피치를 갖는, 반도체 디바이스.
- 제7항에 있어서, 상기 제1 슬릿 구조체들은 상기 어레이 영역 내의 상기 채널 구조체들을 3개의 핑거 부분으로 분할하고, 상기 계단 층계들은 상기 피치와 동일한 제1 깊이, 및 상기 피치의 절반인 제2 깊이를 갖도록 구성되는, 반도체 디바이스.
- 제8항에 있어서, 상기 계단 층계들은 상기 제1 깊이를 갖는 2개의 층계를 포함하고, 상기 제2 깊이를 갖는 2개의 층계를 포함하는, 반도체 디바이스.
- 제8항에 있어서, 상기 계단 층계들은 상기 제1 깊이를 갖는 하나의 층계를 포함하고, 상기 제2 깊이를 갖는 4개의 층계를 포함하는, 반도체 디바이스.
- 반도체 디바이스를 형성하기 위한 방법으로서,
상기 반도체 디바이스의 기판 상의 어레이 영역 및 연결 영역에서 상기 기판에 수직인 방향을 따라 교대로 희생 게이트 층들과 절연 층들을 적층하는 단계;
상기 연결 영역 내의 상기 희생 게이트 층들과 상기 절연 층들을 불균일한 계단 깊이들을 갖는 계단 층계들을 갖는 계단 형태로 형성하는 단계;
상기 어레이 영역에 채널 구조체들을 형성하는 단계;
상기 희생 게이트 층들을 게이트 층들로 대체하는 단계; 및
상기 계단 층계들 상에 접점 구조체들을 형성하는 단계
를 포함하는, 방법. - 제11항에 있어서, 상기 연결 영역 내의 상기 희생 게이트 층들과 상기 절연 층들을 상기 불균일한 계단 깊이들을 갖는 계단 층계들을 갖는 계단 형태로 형성하는 단계는:
제2 계단 층계의 제2 깊이의 약 절반인 제1 깊이를 갖는 제1 계단 층계를 포함하는 상기 계단 층계들을 형성하는 단계를 추가로 포함하는, 방법. - 제11항에 있어서, 상기 계단 층계들 상에 상기 접점 구조체들을 형성하는 단계는:
불균일한 계단 깊이들을 갖는 상기 계단 층계들 상에 각각 상기 접점 구조체들을 형성하는 단계를 추가로 포함하고, 상기 접점 구조체들은 상기 게이트 층들의 연속적인 게이트 층들의 그룹에 연결되는, 방법. - 제11항에 있어서,
상기 어레이 영역을 핑거 부분들로 분할하는 슬릿 구조체들을 형성하는 단계를 추가로 포함하고, 상기 계단 층계들의 라이저들은 상기 슬릿 구조체들에 평행한, 방법. - 제14항에 있어서, 상기 계단 층계들은 2개의 이웃하는 슬릿 구조체 사이에 배치된 적어도 하나의 라이저를 포함하는, 방법.
- 제14항에 있어서, 상기 계단 층계들은 상기 슬릿 구조체들과 실질적으로 정렬되는 제1 라이저들, 및 2개의 이웃하는 슬릿 구조체 사이에 배치되는 상기 계단 층계들의 적어도 제2 라이저를 포함하는, 방법.
- 제14항에 있어서, 상기 어레이 영역 내의 제1 슬릿 구조체들은 상기 연결 영역 내의 제2 슬릿 구조체들과 실질적으로 동일한 피치를 갖는, 방법.
- 제17항에 있어서, 상기 제1 슬릿 구조체들은 상기 어레이 영역 내의 상기 채널 구조체들을 3개의 핑거 부분으로 분할하고, 상기 계단 층계들은 상기 피치와 동일한 제1 깊이를 갖고, 상기 피치의 절반인 제2 깊이를 갖는, 방법.
- 제18항에 있어서, 상기 계단 층계들은 상기 제1 깊이를 갖는 2개의 층계를 포함하고, 상기 제2 깊이를 갖는 2개의 층계를 포함하는, 방법.
- 제18항에 있어서, 상기 계단 층계들은 상기 제1 깊이를 갖는 하나의 층계를 포함하고, 상기 제2 깊이를 갖는 4개의 층계를 포함하는, 방법.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2019/102306 WO2021035413A1 (en) | 2019-08-23 | 2019-08-23 | Vertical memory devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20220019038A true KR20220019038A (ko) | 2022-02-15 |
Family
ID=69341843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020227000790A KR20220019038A (ko) | 2019-08-23 | 2019-08-23 | 수직 메모리 디바이스들 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US11133324B2 (ko) |
| JP (1) | JP7504191B2 (ko) |
| KR (1) | KR20220019038A (ko) |
| CN (1) | CN110770902B (ko) |
| TW (1) | TWI703712B (ko) |
| WO (1) | WO2021035413A1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111357109B (zh) | 2020-02-17 | 2021-06-08 | 长江存储科技有限责任公司 | 三维存储器件的多分区阶梯结构及其形成方法 |
| JP7317995B2 (ja) | 2020-04-24 | 2023-07-31 | 長江存儲科技有限責任公司 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
| WO2021237403A1 (en) * | 2020-05-25 | 2021-12-02 | Yangtze Memory Technologies Co., Ltd. | Memory device and method for forming the same |
| US20220238548A1 (en) * | 2021-01-26 | 2022-07-28 | Micron Technology, Inc. | Microelectronic devices with vertically recessed channel structures and discrete, spaced inter-slit structures, and related methods and systems |
| KR20220167989A (ko) * | 2021-06-15 | 2022-12-22 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101738103B1 (ko) * | 2010-09-10 | 2017-05-22 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
| JP5269022B2 (ja) * | 2010-09-22 | 2013-08-21 | 株式会社東芝 | 半導体記憶装置 |
| KR20140008622A (ko) * | 2012-07-10 | 2014-01-22 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102183713B1 (ko) * | 2014-02-13 | 2020-11-26 | 삼성전자주식회사 | 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법 |
| KR20160013756A (ko) * | 2014-07-28 | 2016-02-05 | 에스케이하이닉스 주식회사 | 연결구조물, 반도체 장치 및 그 제조 방법 |
| KR20160128731A (ko) * | 2015-04-29 | 2016-11-08 | 에스케이하이닉스 주식회사 | 3차원 반도체 장치 |
| KR102649372B1 (ko) * | 2016-01-08 | 2024-03-21 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US10049744B2 (en) * | 2016-01-08 | 2018-08-14 | Samsung Electronics Co., Ltd. | Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same |
| JP2018049966A (ja) * | 2016-09-23 | 2018-03-29 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
| CN109935593B (zh) * | 2017-03-08 | 2021-09-28 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
| KR102452562B1 (ko) * | 2017-09-01 | 2022-10-11 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그의 제조 방법 |
| US10461163B2 (en) * | 2017-11-15 | 2019-10-29 | Sandisk Technologies Llc | Three-dimensional memory device with thickened word lines in terrace region and method of making thereof |
| CN109496356B (zh) * | 2018-10-11 | 2021-06-22 | 长江存储科技有限责任公司 | 垂直存储器件 |
| CN109983577B (zh) * | 2019-02-21 | 2021-12-07 | 长江存储科技有限责任公司 | 用于三维存储器的具有多重划分的阶梯结构 |
-
2019
- 2019-08-23 WO PCT/CN2019/102306 patent/WO2021035413A1/en active Application Filing
- 2019-08-23 KR KR1020227000790A patent/KR20220019038A/ko not_active Application Discontinuation
- 2019-08-23 CN CN201980001757.3A patent/CN110770902B/zh active Active
- 2019-08-23 JP JP2022503962A patent/JP7504191B2/ja active Active
- 2019-10-02 TW TW108135668A patent/TWI703712B/zh active
- 2019-11-15 US US16/684,830 patent/US11133324B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP7504191B2 (ja) | 2024-06-21 |
| TW202109851A (zh) | 2021-03-01 |
| WO2021035413A1 (en) | 2021-03-04 |
| TWI703712B (zh) | 2020-09-01 |
| JP2022542349A (ja) | 2022-10-03 |
| CN110770902B (zh) | 2021-08-17 |
| CN110770902A (zh) | 2020-02-07 |
| US20210057429A1 (en) | 2021-02-25 |
| US11133324B2 (en) | 2021-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AU2019464174B2 (en) | Vertical memory devices | |
| CN110770902B (zh) | 竖直存储器件 | |
| TWI702714B (zh) | 用於立體記憶體的具有多重劃分的階梯結構 | |
| CN109997225B (zh) | 三维存储器件及其制作方法 | |
| KR20110014633A (ko) | 반도체 구조체 내에 격리된 활성 영역, 트렌치, 및 전도성 라인을 형성하기 위한 방법 및 이를 포함하는 반도체 구조체 | |
| TWI820326B (zh) | 三維儲存結構及用於形成三維儲存結構的方法 | |
| US12048153B2 (en) | Vertical memory devices | |
| CN112673472B (zh) | 半导体器件及其制作方法 | |
| US11501998B2 (en) | Method for manufacturing three-dimensional semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |