KR20220010018A - 전자 장치 - Google Patents

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KR20220010018A
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친-탕 리
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지오 옵토일렉트로닉스 코퍼레이션
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Abstract

전자 장치 및 그 제조 방법이 제공된다. 전자 장치의 각 표면 실장 구조의 패턴 회로는 기판 상에 배치되고; 적어도 2 개의 관통공들은 패턴 회로의 적어도 2 개의 신호 라인들에 각각 대응하고; 적어도 하나의 광전 요소들의 양 끝단들은 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결된다. 구동 회로 기판의 각 연결 패드 그룹은 각 표면 실장 구조에 대응하고, 적어도 2 개의 연결 패드들은 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응한다. 각 전도성 부재 유닛의 적어도 2 개의 전도성 부재들은 표면 실장 구조의 적어도 2 개의 관통공들에 각각 배치되고, 또한 기판의 제1 표면 및 제2 표면으로 연장된다. 각 관통공 내에 배치되는 전도성 부재는 각 표면 실장 구조의 신호 라인들을 구동 회로 기판의 각 연결 패드 그룹의 연결 패드들에 전기적으로 연결한다.

Description

전자 장치 및 그 제조 방법
본 개시는 종래의 표면 실장 기술(SMT)과는 다른, 전자 장치 및 그 제조 방법에 관한 것이다.
전자 장치 제조 분야에 있어서, 표면 실장 기술(SMT)은 예를 들어, 인쇄회로기판(PCB)의 표면 상에 전자 부품들을 솔더링하기 위한 기술이다. 이전의 관통공 부품들과는 달리, SMT의 이용은 전자 제품들의 부피를 크게 감소시킬 수 있고, 이로써 더 가볍고, 더 얇고, 더 작게 만드는 목표를 달성하게 한다.
종래에, 표면 실장 구성요소는 보통 솔더 페이스트에 의해 회로기판의 접촉점들에 용접된다. 실제로, 솔더 페이스트는 구성요소의 위치에 대응하는 회로기판의 솔더 패드들(또는 패드들) 상에 인쇄되고, 그후 표면 실장 구성요소가 그 솔더 패드들 상에 배치되고, 이로써 솔더 페이스트의 위치들에 표면 실장 구성요소의 핀들을 정렬시키게 된다. 고온 리플로우 퍼니스를 통해 액체 상태로 솔더 페이스트를 녹인 후, 액체 솔더 페이스트는 표면 실장 구성요소의 핀들을 덮게 될 것이다. 그후, 표면 실장 구성요소는 냉각 후 회로기판 상에 솔더링될 수 있다.
본 개시의 목적은 종래의 표면 실장 구성요소와 구동 회로 기판 연결 기술과는 다른, 전자 장치 및 그 제조 방법을 제공하는 데 있다.
상기를 달성하기 위해, 본 개시의 전자 장치는 복수의 표면 실장 구조들, 구동 회로 기판, 및 복수의 전도성 부재 유닛들을 포함한다. 상기 표면 실장 구조들 각각은 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 광전 요소를 포함한다. 기판은 서로 대향하는 제1 표면 및 제2 표면으로 정의된다. 패턴 회로는 상기 기판의 제1 표면 상에 배치되고, 상기 패턴 회로는 적어도 2 개의 신호 라인들을 포함한다. 적어도 2 개의 관통공들은 상기 기판의 상기 제1 표면 및 상기 제2 표면과 소통하고, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치된다. 적어도 하나의 광전 요소는 상기 기판의 제1 표면 상에 배치되고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결된다. 구동 회로 기판은 복수의 연결 패드 그룹들을 포함한다. 상기 연결 패드 그룹들 각각은 상기 표면 실장 구조들 각각에 대응하여 배치되고, 상기 표면 실장 구조들 각각의 기판의 제2 표면은 상기 복수의 연결 패드 그룹들으로 구성된 상기 구동 회로 기판의 표면 상에 배치된다. 상기 연결 패드 그룹들 각각은 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응한다. 전도성 부재 유닛들은 상기 복수의 표면 실장 구조들에 대응한다. 상기 전도성 부재 유닛들 각각은 적어도 2 개의 전도성 부재들을 포함하고, 상기 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 관통공들 각각에 배치되고, 또한 상기 기판의 상기 제1 표면 및 상기 제2 표면으로 연장된다. 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조들 각각의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹들 각각의 적어도 2 개의 연결 패드들에 전기적으로 연결한다.
상기를 달성하기 위해, 본 개시의 전자 장치는 표면 실장 구조, 구동 회로 기판, 및 전도성 부재 유닛을 포함한다. 표면 실장 구조는 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 광전 요소를 포함한다. 기판은 서로 대향하는 제1 표면 및 제2 표면으로 정의된다. 패턴 회로는 상기 기판의 제1 표면 상에 배치되고, 상기 패턴 회로는 적어도 2 개의 신호 라인들을 포함한다. 적어도 2 개의 관통공들은 상기 기판의 제1 표면 및 상기 제2 표면과 소통하고, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치된다. 적어도 하나의 광전 요소는 상기 기판의 제1 표면 상에 배치되고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결된다. 구동 회로 기판은 연결 패드 그룹을 포함한다. 상기 연결 패드 그룹은 상기 표면 실장 구조에 대응하여 배치되고, 상기 표면 실장 구조의 기판의 제2 표면은 상기 연결 패드 그룹으로 구성된 상기 구동 회로 기판의 표면 상에 배치된다. 상기 연결 패드 그룹은 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응한다. 전도성 부재 유닛은 상기 표면 실장 구조에 대응하고, 상기 전도성 부재 유닛은 적어도 2 개의 전도성 부재들을 포함한다. 상기 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 관통공들 각각에 배치되고, 또한 상기 기판의 제1 표면 및 상기 제2 표면으로 연장된다. 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 전기적으로 연결한다.
일부 실시예들에 있어서, 상기 전도성 부재들의 재료는 솔더 페이스트, 구리 페이스트, 실버 페이스트, 또는 이들의 조합을 포함한다.
일부 실시예들에 있어서, 상기 전자 장치는 상기 복수의 표면 실장 구조들과 상기 구동 회로 기판 사이에 배치되는 복수의 접착 부재들을 더 포함하고, 상기 접착 부재들 각각은 상기 표면 실장 구조들 각각에 대응하여 배치된다.
일부 실시예들에 있어서, 상기 전자 장치는 상기 표면 실장 구조와 상기 구동 회로 기판 사이에 배치되는 적어도 하나의 접착 부재를 더 포함한다.
일부 실시예들에 있어서, 상기 구동 회로 기판 및 상기 기판 각각은 일 방향을 따른 측면 모서리를 정의하고, 상기 구동 회로 기판의 측면 모서리와 상기 기판의 측면 모서리는 간격을 정의한다.
일부 실시예들에 있어서, 상기 전자 장치는 복수의 광전 요소들을 포함하고, 상기 복수의 광전 요소들은 화소 피치를 정의하고, 상기 구동 회로 기판의 측면 모서리와 상기 기판의 측면 모서리 사이의 간격은 상기 방향을 따라 상기 화소 피치의 2배보다 작다.
일부 실시예들에 있어서, 상기 전자 장치는 전도성 하부-부재를 더 포함하고, 이 전도성 하부-부재는 상기 신호 라인들 중 대응하는 하나로부터 연장되는 전도성 패드 및 상기 관통공 내에 위치되는 전도성 부재에 전기적으로 연결되고 상기 관통공으로 적어도 부분적으로 중첩된다.
일부 실시예들에 있어서, 상기 표면 실장 구조의 기판은 상기 제1 표면 및 상기 제2 표면을 연결하는 둘레(periphery)로 더 정의되고, 상기 적어도 2 개의 관통공들은 상기 기판의 둘레에 위치되지 않는다.
일부 실시예들에 있어서, 상기 표면 실장 구조 및 상기 대응하는 전도성 부재 유닛에 있어서, 상기 전도성 부재들의 갯수는 상기 관통공들의 갯수보다 적다.
일부 실시예들에 있어서, 상기 표면 실장 구조는 상기 신호 라인들 중 2 또는 그 이상 및 상기 광전 요소들 중 2 또는 그 이상으로 구성되고, 상기 신호 라인들 각각은 상기 관통공들 중 2 또는 그 이상에 대응하고, 상기 신호 라인들 중 같은 신호 라인 상의 상기 광전 요소들 중 적어도 2 개는 상기 관통공들 중 동일한 관통공 및 상기 대응하는 전도성 부재를 공유한다.
일부 실시예들에 있어서, 상기 표면 실장 구조의 상기 적어도 하나의 광전 요소는 칩 또는 패키지를 포함하고, 상기 칩 또는 상기 패키지는 하나 또는 그 이상의 LED들, 하나 또는 그 이상의 미니 LED들, 하나 또는 그 이상의 마이크로 LED들, 하나 또는 그 이상의 이미지 센서들, 또는 이들의 조합을 포함한다.
일부 실시예들에 있어서, 상기 표면 실장 구조의 패턴 회로는 박막 회로 또는 박막 요소를 포함한다.
상기를 달성하기 위해, 본 개시의 전자 장치의 제조 방법은, 표면 실장 구조를 제공하는 단계, 상기 표면 실장 구조는, 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 광전 요소를 포함하고, 기판은 서로 대향하는 제1 표면 및 제2 표면으로 정의되고, 패턴 회로는 상기 기판의 제1 표면 상에 배치되고, 상기 패턴 회로는 적어도 2 개의 신호 라인들을 포함하고, 적어도 2 개의 관통공들은 상기 기판의 상기 제1 표면 및 상기 제2 표면과 소통하고, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치되고; 적어도 하나의 광전 요소는 상기 기판의 제1 표면 상에 배치되고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결되고; 구동 회로 기판을 제공하고 또한 연결 패드 그룹으로 구성된 상기 구동 회로 기판의 표면 상에 상기 표면 실장 구조의 기판의 상기 제2 표면을 배치하는 단계, 상기 연결 패드 그룹은 상기 표면 실장 구조에 대응하여 배치되고 또한 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응하고; 및 적어도 2 개의 전도성 부재들을 형성하기 위해 상기 표면 실장 구조의 상기 적어도 2 개의 관통공들에 전도성 물질을 배치하는 단계를 포함하고, 상기 적어도 2 개의 전도성 부재들은 상기 기판의 상기 제1 표면 및 상기 제2 표면으로 연장되고, 또한 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 전기적으로 연결한다.
일부 실시예들에 있어서, 상기 표면 실장 구조를 제공하는 단계는, 상기 제1 표면 및 상기 제2 표면에 연결하는 상기 표면 실장 구조의 기판의 둘레를 정의하는 단계를 더 포함하고, 상기 적어도 2 개의 관통공들은 상기 기판의 둘레에 위치되지 않는다.
일부 실시예들에 있어서, 상기 표면 실장 구조를 제공하는 단계는, 상기 관통공들 중 하나 또는 그 이상에 대응하도록 상기 표면 실장 구조의 신호 라인들 각각을 구성하는 단계를 더 포함하고; 또한 상기 전도성 물질을 배치하는 단계는, 상기 관통공들에 상기 전도성 물질을 선택적으로 분사하는 단계를 더 포함하고, 상기 전도성 부재들의 갯수는 상기 관통공들의 갯수보다 적다.
일부 실시예들에 있어서, 상기 표면 실장 구조를 제공하는 단계는, 상기 표면 실장 구조 내에 복수의 광전 요소들을 구성하는 단계를 더 포함하고, 상기 광전 요소들 각각은 하나 또는 그 이상의 칩들을 포함하고; 또한 상기 전도성 물질을 배치하는 단계 전 또는 후에 상기 제조 방법은, 상기 광전 요소들 각각을 덮기 위해 상기 표면 실장 구조의 기판 상에 불연속적으로 캡슐화 층을 코팅하는 단계를 더 포함하고, 상기 캡슐화 층은 상기 적어도 2 개의 관통공들을 덮지 않는다.
일부 실시예들에 있어서, 상기 표면 실장 구조를 제공하는 단계는, 상기 표면 실장 구조 내에 복수의 광전 요소들을 구성하는 단계를 더 포함하고, 상기 광전 요소들 각각은 하나 또는 그 이상의 칩들을 포함하고; 또한 상기 전도성 물질을 배치하는 단계 후에 상기 제조 방법은, 상기 광전 요소들 각각을 덮기 위해 상기 표면 실장 구조의 기판 상에 불연속적으로 캡슐화 층을 코팅하는 단계를 더 포함한다.
일부 실시예들에 있어서, 상기 구동 회로 기판을 제공하는 단계는, 상기 구동 회로 기판 상에 적어도 하나의 접착 부재를 형성하는 단계를 더 포함하고, 상기 표면 실장 구조는 상기 적어도 하나의 접착 부재를 통해 상기 구동 회로 기판에 위치되고 또한 대응하여 배치된다.
상기에서 언급된 바와 같이, 본 개시의 전자 장치 및 그 제조 방법에 있어서, 표면 실장 구조는 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 광전 요소를 포함한다. 패턴 회로는 적어도 2 개의 신호 라인들을 포함한다. 적어도 2 개의 관통공들은 상기 기판의 상기 제1 표면 및 상기 제2 표면과 소통하고, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치된다. 적어도 하나의 광전 요소는 상기 기판의 제1 표면 상에 배치되고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결된다. 구동 회로 기판의 연결 패드 그룹은 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응한다. 전도성 부재 유닛의 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 관통공들 각각에 배치되고, 또한 상기 기판의 상기 제1 표면 및 상기 제2 표면으로 연장된다. 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조들 각각의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹들 각각의 적어도 2 개의 연결 패드들에 전기적으로 연결한다. 본 개시의 구조적 설계에 따르면, 본 개시의 전자 장치 및 그 제조 방법은 종래의 표면 실장 구성요소와 구동 회로 기판 연결 기술과는 다를 수 있다.
도 1a는 본 개시의 일 실시예에 따른 표면 실장 구조들의 레이아웃을 보여주는 대략도이다.
도 1b 및 도 1c는 선 1B-1B 및 선 1C-1C를 따른 도 1a의 단면도들이다.
도 2는 본 개시의 일 실시예에 따른 구동 회로 기판의 레이아웃을 보여주는 대략도이다.
도 3은 본 개시의 일 실시예에 따른 전자 장치의 레이아웃을 보여주는 대략도이다.
도 4a 및 도 4b는 본 개시의 서로 다른 실시예들에 따른 표면 실장 구조들의 레이아웃들을 보여주는 대략도들이다.
도 5a는 본 개시의 다른 실시예에 따른 표면 실장 구조의 레이아웃을 보여주는 대략도이다.
도 5b 내지 도 5e 각각은 선 5B-5B, 선 5C-5C, 선 5D-5D, 및 선 5E-5E를 따른 단면도들이다.
도 6은 본 개시의 다른 실시예에 따른 구동 회로 기판의 레이아웃을 보여주는 대략도이다.
도 7은 본 개시의 다른 실시예에 따른 전자 장치의 레이아웃을 보여주는 대략도이다.
도 8a는 본 개시의 서로 다른 실시예들에 따른 표면 실장 구조의 레이아웃을 보여주는 대략도이다.
도 8b는 도 8a의 표면 실장 구조의 회로를 보여주는 대략도이다.
도 9a 내지 도 9h는 본 개시의 일 실시예에 따른 전자 장치의 제조 절차를 보여주는 대략도들이다.
도 9i는 선 9I-9I를 따른 도 9h의 단면도이다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 전자 장치의 제조 절차를 보여주는 대략도들이다.
도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 전자 장치의 제조 절차를 보여주는 대략도들이다.
도 11a 및 도 11b는 본 개시의 다른 실시예에 따른 전자 장치의 부분 확대도들이다.
본 개시에 따른 전자 장치들 및 그 제조 방법의 일부 실시예들은 첨부된 도면들을 참조하여 진행되는, 이하의 상세한 설명으로부터 명백해질 것이고, 동일한 참조부호는 동일한 요소들과 관련이 있다.
발명의 명칭이 "전자 장치 및 그 제조 방법"인 이 출원의 출원인은 또한 이하를 포함하는, 출원중인 대만 출원들을 소유하고 있다: (1) 발명의 명칭이 "전자 장치 및 그 제조 방법"인 특허 출원 제 107122662호; (2) 발명의 명칭이 "전자 장치 및 그 제조 방법"인 특허 출원 제 108107174호; (3) 발명의 명칭이 "전자 장치 및 그 제조 방법"인 특허 출원 제 106136523호; 및 (4) 발명의 명칭이 "전자 장치 및 그 제조 방법"인 특허 출원 제 106116725호; 그 내용들 전부는 참조에 의해 여기에 반영된다.
본 개시의 전자 장치는 적어도 하나의 표면 실장 구조, 구동 회로 기판, 및 적어도 하나의 전도성 부재 유닛을 포함한다. 유의할 것은, 전도성 부재 유닛의 연결 패드 그룹들, 표면 실장 구조, 및 구동 회로 기판의 갯수들은 서로 대응될 수 있다. 각각의 전도성 부재 유닛의 적어도 2 개의 전도성 부재들은 각각의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 접촉하기 위해, 각각의 표면 실장 구조의 적어도 2 개의 관통공들에 각각 배치되고, 이로써 각각의 전도성 부재 유닛을 통해 구동 회로 기판에 각각의 표면 실장 구조를 전기적으로 연결한다. 본 개시의 전자 장치의 다른 실시예들은 표면 실장 구조들, 연결 패드 그룹들 및 전도성 부재 유닛들의 대응하는 갯수들, 및 연결 패드 그룹 내 연결 패드들, 전도성 부재 유닛 내의 전도성 부재들 및 표면 실장 구조의 관통공들의 다양한 배치들 및 조합들을 통해 달성될 수 있다. 유의할 것은, 표면 실장 구조 및 구동 회로 기판은 별개의 제조 공정들을 통해 만들어지는 2 개의 독립적인 조립체들로서 합리적으로 실현될 수 있고 또한 본 개시의 범위 내의 방법 또는 다른 균등한 구현 방법을 통해, 다른 갯수들의 표면 실장 구조들 및 구동 회로 기판의 다양한 배치들 및 조합들이 가능하고, 이로써 유연성 및 응용성은 꽤 광범위하다. 개별적인 실시예들이 이하에서 설명될 것이다.
도 1a는 본 개시의 일 실시예에 따른 표면 실장 구조들의 레이아웃을 보여주는 대략도이고, 도 1b 및 도 1c는 각각 선 1B-1B 및 선 1C-1C를 따른 도 1a의 단면도들이고, 도 2는 본 개시의 일 실시예에 따른 구동 회로 기판의 레이아웃을 보여주는 대략도이고, 도 3은 본 개시의 일 실시예에 따른 전자 장치의 레이아웃을 보여주는 대략도이다.
도 3에 도시된 바와 같이, 전자 장치(1)는 복수의 표면 실장 구조들(2), 구동 회로 기판(3), 및 복수의 전도성 부재 유닛들을 포함한다. 복수의 표면 실장 구조들(2)은 구동 회로 기판(3) 상에 배치되고 또한 대응하는 전도성 부재 유닛들 각각을 통해 구동 회로 기판(3)에 전기적으로 연결된다. 이 실시예에 있어서, 복수의 표면 실장 구조들(2)은, 예를 들어 구동 회로 기판(3) 상에 2차원 행렬로 배치되고, 이로써 구동 회로 기판(3)은 표면 실장 구조들(2)을 구동시킬 수 있다. 다른 실시예들에 있어서, 표면 실장 구조들(2)은 1차원 배치 또는 불규칙한 배치와 같이, 다른 배치들로 배치될 수 있고, 본 개시는 이에 한정되지 않는다. 여기서, 표면 실장 구조들은, 예를 들어 PM(passive matrix) 광전 구조들이고, 구동 회로 기판(3)은 수동 매트릭스에 적용되고, 이로써 전자 장치(1)는 PM 장치로서 기능한다. 다른 실시예들에 있어서, 구동 회로 기판이 능동 매트릭스(AM)에 적용되면, 전자 장치는 AM 장치로서 기능하게 될 수 있다.
도 1a 내지 도 1c에 도시된 바와 같이, 각각의 표면 실장 구조(2)는 기판(21), 패턴 회로(22), 적어도 2 개의 관통공들(23), 및 적어도 하나의 광전 요소(24)를 포함한다.
기판(21)은 서로 대향하는 제1 표면(S1)과 제2 표면(S2)으로 정의된다. 이 실시예에 있어서, 기판(21)은 절연 기판, 또는 추가적인 절연 층을 갖는 전도성 기판일 수 있다. 기판(21)은 연성 기판(flexible substrate) 또는 강성 기판(rigid substrate)일 수 있고, 본 개시는 이에 한정되지 않는다.
패턴 회로(22)는 기판(21)의 제1 표면(S1) 상에 배치되고, 패턴 회로(22)는 적어도 2 개의 신호 라인들(L1 및 L2)을 포함한다. 일부 실시예들에 있어서, 패턴 회로(22)는 박막 라인들 및/또는 박막 구성요소를 포함할 수 있다. 예를 들어, 박막 라인들은 전도성 라인들 또는 절연 층일 수 있고, 박막 구성요소는 박막 트랜지스터, 커패시터, 저항, 등일 수 있다. 이 실시예에 있어서, 예를 들어, 패턴 회로(22)는 박막 라인들을 포함하고, 또한 2 개의 신호 라인들(L1 및 L2) 및 신호 라인들(L1 및 L2)에 연결되는 전도성 패턴을 더 포함한다. 유의할 것은, 패턴 회로(22)는 일반적인 용어이고, 기판(21) 상에 형성되는 어떠한 막 층 또는 구성요소라도 패턴 회로로 명명될 수 있다. 일부 실시예들에 있어서, 패턴 회로(22)는 또한 전자 장치의 기능 및 용도에 따라서, 스캐닝 라인들 또는 데이터 라인들과 같이, 신호들을 전송하기 위한 배선들 또는 라인들을 포함할 수 있다.
적어도 2 개의 관통공들(23)은 기판(21)의 제1 표면(S1) 및 제2 표면(S2)과 소통하고(도 1b 및 도 1c), 적어도 2 개의 관통공들(23)은 적어도 2 개의 신호 라인들(L1 및 L2) 각각에 대응하여 배치된다. 이 실시예에 있어서, 예를 들어, 표면 실장 구조(2)는 2 개의 관통공들(23)을 포함하고, 2 개의 관통공들(23)은 전도 패드들 상에 위치되는데, 이것은 적어도 2 개의 신호 라인들(L1 및 L2) 각각으로부터 연장된다. 구체적으로, 하나의 관통공(23)은 신호 라인(L1)에 대응하고 신호 라인(L1)에 연결하는 전도 패턴 상에 위치되고, 다른 관통공(23)은 신호 라인(L2)에 대응하고 신호 라인(L2)에 연결하는 전도 패턴 상에 위치된다. 이에 더하여, 이 실시예의 표면 실장 구조(2)의 기판(21)은 둘레(S3)로 더 정의되고, 이 둘레는 제1 표면(S1) 및 제2 표면(S2)에 연결되고, 2 개의 관통공들(23)은 기판(21)의 둘레(S3) 대신 기판(21)의 내부 면 상에 배치된다. 기판의 둘레에 관통공들로 구성되고 또한 구동 회로 기판에 전기적으로 연결하기 위해 관통공들 내에 배치되는 전도성 물질을 이용하는, 종래의 표면 실장 구성요소와 비교하면, 이 실시예는 기판(21)의 내부면에 2 개의 관통공들(23)을 구성하여, 구동 회로 기판(3)에 표면 실장 구조(2)를 전기적으로 연결하기 위한 설계는 더 작은 공간을 차지할 수 있고, 이로써 동일한 크기라는 전제 하에 전자 장치(1)의 부품 밀도를 증가시키게 된다(즉, 전자 장치의 해상도를 개선한다).
적어도 하나의 광전 요소(24)가 기판(21)의 제1 표면(S1) 상에 배치되고, 적어도 하나의 광전 요소(24)의 양 끝단들은 각각 패턴 회로(22)의 적어도 2 개의 신호 라인들(L1 및 L2)에 전기적으로 연결된다. 광전 요소(24)는 칩 또는 패키지를 포함하는데, 이것은 예를 들어 이에 한정되지는 않지만, 하나 또는 그 이상의 LED들, 하나 또는 그 이상의 미니 LED들, 하나 또는 그 이상의 마이크로 LED들, 하나 또는 그 이상의 센서들, 또는 이들의 조합일 수 있다. 이 실시예에 있어서, 표면 실장 구조(2)는 하나의 광전 요소(24)를 포함하고 또한 플립-칩 LED 칩을 포함하는데, 이것은 2 개의 연결 패드들(P1 및 P2)을 통해 신호 라인들(L1 및 L2)에 연결되는 전도 패턴 상에 대응하여 배치된다. 따라서, 광전 요소(24)는 2 개의 연결 패드들(P1 및 P2)을 통해 패턴 회로(22)의 2 개의 신호 라인들(L1 및 L2)에 각각 전기적으로 연결할 수 있다. 일부 실시예들에 있어서, LED 칩은 적색광, 청색광, 녹색광, UV 광, IR 광, 또는 다른 파장들의 광을 방출할 수 있고, 본 개시는 이에 한정되지 않는다.
도 2를 참조하면, 구동 회로 기판(3)은 2차원 행렬로 배치되는, 복수의 연결 패드 그룹들(31)을 포함한다. 연결 패드 그룹들(31) 각각은 표면 실장 구조들(2) 각각에 대응하여 배치되고, 각각의 표면 실장 구조(2)의 기판(21)의 제2 표면(S2)은 복수의 연결 패드 그룹들(31)로 구성되는 구동 회로 기판(3)의 표면 상에 배치된다(도 3 참조). 다시 말하면, 이 실시예에 있어서, 각 표면 실장 구조(2)의 하부 표면(제2 표면(S2))은 구동 회로 기판(3)의 표면 상에 대응하는 연결 패드 그룹(31) 상에 배치된다(하나의 표면 실장 구조(2)는 하나의 연결 패드 그룹(31)에 대응한다). 여기서, 각 연결 패드 그룹(31)은 적어도 2 개의 연결 패드들(311 및 312)을 포함하고, 적어도 2 개의 연결 패드들(311 및 312)은 표면 실장 구조(2)의 적어도 2 개의 관통공들(23)에 각각 대응된다. 이 실시예에 있어서, 각 연결 패드 그룹(31)은 2 개의 연결 패드들(311 및 312)을 포함하고, 이것들은 예를 들어 2 개의 관통공들(23)에 대응하여 배치된다(연결 패드들(311 및 312)의 갯수들의 합은 관통공들(23)의 갯수와 동일하다). 여기서, 연결 패드(311)는 표면 실장 구조(2)의 하나의 관통공(23)(우상측의 관통공(23))에 대응하고 이에 연결되고, 또한 연결 패드(312)는 표면 실장 구조의 다른 관통공(23)(좌하측의 관통공(23))에 대응하고 이에 연결된다. 게다가, 이 실시예의 구동 회로 기판(3)은 복수의 인터레이스된 배선들(T1 및 T2)을 더 포함하고, 연결 패드 그룹들(31)의 연결 패드들(311)은 측면 배선들(T1) 상에 순차적으로 배치되고, 연결 패드 그룹들(31)의 연결 패드들(312)은 수직 배선들(T2) 상에 순차적으로 배치된다.
도 1a 및 도 3을 참조하면, 복수의 전도성 부재 유닛들은 복수의 표면 실장 구조들(2)에 대응한다. 여기서, 각각의 전도성 부재 유닛은 적어도 2 개의 전도성 부재들(41)을 포함하고, 적어도 2 개의 전도성 부재들(41)은 표면 실장 구조(2)의 적어도 2 개의 관통공들(23) 각각에 배치되고 또한 기판(21)의 제1 표면(S1) 및 제2 표면으로 연장된다. 예를 들어, 이 실시예의 각각의 전도성 부재 유닛은 2 개의 전도성 부재들(41)을 포함한다. 전도성 부재들(41)의 물질은, 예를 들어 이에 한정되지 않지만, 솔더 페이스트, 구리 페이스트, 실버 페이스트, 또는 이들의 조합일 수 있다. 이 경우에 있어서, 각 전도성 부재 유닛의 2 개의 전도성 부재들(41)은 표면 실장 구조(2)의 2 개의 관통공들(23) 각각에 배치되고, 또한 기판(21)의 제1 표면(S1) 및 제2 표면(S2)으로 연장된다. 이 실시예에 있어서, 전도성 부재들(41)의 갯수는 관통공들(23)의 갯수와 같다. 따라서, 각 표면 실장 구조(2)의 관통공들(23)에 배치되는 전도성 부재들(41)은 각 표면 실장 구조(2)의 2 개의 신호 라인들(L1 및 L2)을 구동 회로 기판(3)의 각 연결 패드 그룹(31)의 2 개의 연결 패드들(311 및 312)에 전기적으로 연결할 수 있다. 다시 말하면, 표면 실장 구조(2)의 내부면에 배치되는 2 개의 관통공들(23), 2 개의 관통공들(23) 내 전도성 부재 유닛(2 개의 전도성 부재들(41)), 및 구동 회로 기판(3) 상의 연결 패드 그룹(31)(연결 패드들(311 및 312))의 구성으로 인해, 이 실시예의 구동 회로 기판(3)은 대응하는 연결 패드들(311 및 312), 대응하는 전도성 부재들(41), 및 대응하는 신호 라인들(L1 및 L2)을 통해 대응하는 광전 요소(24)에 전기적으로 연결될 수 있고, 이로써 대응하는 광전 요소(24)(LED)가 광을 방출하도록 구동시키게 된다.
도 4a 및 도 4b는 본 개시의 다른 실시예들에 따른 표면 실장 구조들의 레이아웃들을 보여주는 대략도들이다.
단지 2 개의 신호 라인들(L1 및 L2) 및 하나의 광전 요소(24)를 포함하는, 도 1a에 도시된 이전 실시예의 표면 실장 구조(2)와 달리, 도 4a 및 도 4b의 표면 실장 구조는 3 개의 신호 라인들 및 2 개의 광전 요소들(24)을 포함한다. 도 4a의 측면에서, 2 개의 광전 요소들(24)은 측면으로 배치되고(1*2); 도 4b의 측면에서, 2 개의 광전 요소들(24)은 수직으로 배치된다(2*1).
도 4a에 도시된 바와 같이, 표면 실장 구조는 3 개의 신호 라인들(추가적인 신호 라인(L4)을 포함하여) 및 2 개의 광전 요소들(24)을 포함한다. 좌측 광전 요소(24)는 신호 라인(L1 및 L2)에 전기적으로 연결되고, 또한 나아가 2 개의 대응하는 관통공들(23)(2 개의 전도성 부재들) 뿐만 아니라 신호 라인들(L1 및 L2)을 통해 구동 회로 기판에 전기적으로 연결된다. 우측 광전 요소(24)는 신호 라인(L1) 및 신호 라인(L4)에 전기적으로 연결되고, 신호 라인(L4)은 대응하는 관통공(23)(및 전도성 부재)를 통해 구동 회로 기판에 전기적으로 연결된다. 따라서, 도 4a의 2 개의 광전 요소들(24)은 동일한 신호 라인(L1) 상에서 공통으로 사용되는 관통공(23)(및 대응하는 전도성 부재)을 공유할 수 있다. 공통으로 사용되는 관통공(23)의 구성에 기초하여, 전자 장치의 부품 밀도는 증가될 수 있고, 또한 관통공들의 총량은 나머지 동일한 양의 화소들(동일한 양의 광전 요소들(24))과 함께 감소될 수 있어, 구멍을 뚫는 데 드는 비용을 감소시킬 수 있다.
도 4b에 도시된 바와 같이, 표면 실장 구조는 또한 3 개의 신호 라인들(추가적인 신호 라인(L3)을 포함하여) 및 2 개의 광전 요소들(24)을 포함한다. 상측 광전 요소(24)는 신호 라인(L1 및 L2)에 전기적으로 연결되고, 또한 나아가 2 개의 대응하는 관통공들(23)(2 개의 전도성 부재들) 뿐만 아니라 신호 라인들(L1 및 L2)을 통해 구동 회로 기판에 전기적으로 연결된다. 하측 광전 요소(24)는 신호 라인(L2) 및 신호 라인(L3)에 전기적으로 연결되고, 신호 라인(L3)은 대응하는 관통공(23)(및 전도성 부재)를 통해 구동 회로 기판에 전기적으로 연결된다. 따라서, 도 4b의 2 개의 광전 요소들(24)은 동일한 신호 라인(L2) 상에서 공통으로 사용되는 관통공(23)(및 대응하는 전도성 부재)을 공유할 수 있다. 공통으로 사용되는 관통공(23)의 구성에 기초하여, 전자 장치의 부품 밀도는 증가될 수 있고, 비용은 감소시킬 수 있다.
이에 더하여, 도 5a 내지 도 7을 참조하면, 도 5a는 본 개시의 다른 실시예에 따른 표면 실장 구조의 레이아웃을 보여주는 대략도이고; 도 5b 내지 도 5e는 선 5B-5B, 선 5C-5C, 선 5D-5D, 및 선 5E-5E 각각을 따른 도 5a의 단면도들이고; 도 6은 본 개시의 다른 실시예에 따른 구동 회로 기판의 레이아웃을 보여주는 대략도이고; 도 7은 본 개시의 다른 실시예에 따른 전자 장치의 레이아웃을 보여주는 대략도이다.
도 7을 참조하면, 전자 장치(1a)는 복수의 표면 실장 구조들(2a), 구동 회로 기판(3a), 및 복수의 전도성 부재 유닛들을 포함한다. 복수의 표면 실장 구조들(2a)은 구동 회로 기판(3a) 상에 배치되고 또한 대응하는 전도성 부재 유닛들을 통해 구동 회로 기판(3a)에 각각 전기적으로 연결된다. 이 실시예에 있어서, 복수의 표면 실장 구조들(2a)은 또한 구동 회로 기판(3a) 상에 2차원 행렬로 배치되고, 이로써 구동 회로 기판(3a)은 표면 실장 구조들(2a)을 구동시킬 수 있다. 물론, 표면 실장 구조들(2a)은 1차원 배치로 배치될 수 있고, 본 개시는 이에 한정되지 않는다. 여기서, 표면 실장 구조들(2a)은 또한, 예를 들어 PM(passive matrix) 광전 구조들이고, 구동 회로 기판(3a)은 수동 매트릭스에 적용되어, 전자 장치(1a)는 PM 장치로서 기능하게 된다.
도 5a에 도시된 바와 같이, 이전의 실시예의 표면 실장 구조(2)와 달리, 도 5a의 표면 실장 구조(2a)는 기판(21) 상에 4 개의 광전 요소들(24)을 포함하고, 4 개의 광전 요소들(24)은 2*2 행렬로 배치된다. 이에 더하여, 표면 실장 구조(2a)는 4 개의 신호 라인들(L1, L2, L3 및 L4)을 더 포함한다.
도 5a에 도시된 바와 같이, 4 개의 신호 라인들(L1, L2, L3 및 L4)에 더하여, 패턴 회로(22a)는 신호 라인들(L1, L2, L3 및 L4) 각각에 연결하는 전도 패턴들을 더 포함한다. 여기서, 신호 라인들(L1 및 L3)은 측면으로 배치되고 또한 수직으로 배치되는 신호 라인들(L2 및 L4)과 인터레이스되고 이로써 4 개의 화소들을 정의하게 된다. 각 화소는 하나의 광전 요소(24)에 대응한다. 이에 더하여, 본 실시예는 4 개의 관통공들(23)을 포함하고, 이 관통공들(23)(및 대응하는 광전 요소들(24))은 대응하는 신호 라인들(L1, L2, L3 및 L4) 각각에 대응한다. 이 경우에 있어서, 4 개의 관통공들(23)은 모두 기판(21)의 내부면에 위치되고 기판(21)의 둘레(S3)에 구성되지 않는다. 따라서, 종래 기술과 비교하면, 전자 장치(1a)의 부품 밀도는 동일한 크기라는 전제 하에서 증가될 수 있다.
이에 더하여, 도 6에 도시된 바와 같이, 이 실시예의 구동 회로 기판(3a)의 각 연결 패드 그룹은 8 개의 연결 패드들(311~318)을 포함한다. 도 6의 좌상측 영역 내의 연결 패드 그룹에 있어서, 4 개의 연결 패드들(311, 312, 317, 및 318)은 표면 실장 구조(2a)의 4 개의 관통공들(23) 각각에 대응한다. 이 실시예에 있어서, 연결 패드들(311~318)(8 개의 연결 패드들)의 갯수는 관통공들(23)(4 개의 관통공들(23))의 갯수보다 더 크고, 각 전도성 부재 유닛의 전도성 부재들(41)의 갯수는 관통공들(23)의 갯수와 동일하다.
유의할 것은, 표면 실장 구조들과 구동 회로 기판의 동일한 전기적 연결 구성을 갖는, 다른 실시예에 있어서, 표면 실장 구조들 및 대응하는 전도성 부재 유닛에 있어서, 전도성 부재들(41)의 갯수가 관통공들(23)의 갯수보다 더 적다면(더 많은 관통공들(23)(더 많은 구멍 뚫기) 및 더 적은 전도성 부재들(41)의 경우를 의미하는), 각각의 표면 실장 구조의 관통공들(23) 모두에 전도성 부재들(41)을 배치할 필요 없이 대응하는 광전 요소들이 여전히 구동될 수 있기 때문에, 전도성 부재들(41)의 갯수는 관통공들(23)의 갯수보다 적을 수 있다. 이 실시예에 있어서, 동일한 신호 라인 상의 적어도 2 개의 광전 요소들 및 상기에서 언급된 공통적으로 사용되는 관통공(23)에 대응하는 전도성 부재(41)에 의해 공통적으로 사용되는 관통공(23)을 공유하는 설계는, 나머지 전자 장치의 동일한 화소들(동일한 양의 광전 요소들(24))을 갖는 전자 장치의 제조 비용을 감소시킬 수 있다(전도성 부재들(41)을 제조하는 데 더 적은 공정들이 필요하기 때문에, 비용이 감소될 수 있다). 다양한 고객들의 요구를 충족시키는 유연성을 달성하기 위해, 당업자들은 표면 실장 구조들이 구동 회로 기판과 전기적 연결이 유지될 수 있고, 구동 회로 기판이 표면 실장 구조들 상의 광전 요소들을 구동시킬 수 있는 한, 동일한 갯수의 표면 실장 구조들이 생산될 때 관통공들과 같은 갯수 또는 관통공들보다 적은 갯수를 갖는 전도성 부재들을 선택할 수 있다. 이에 더하여, 관통공들은, 대응하는 전도성 부재들과 함께 배치되지 않고, 상기에서 언급된 절차에서 결함이 발생한 때 전기적 연결 강화를 위해 전도성 부재들이 도입될 수 있다.
게다가, 도 5a 및 도 6을 참조하면, 본 실시예의 표면 실장 구조(2a)에 있어서, 신호 라인(L1)에 의해 전기적으로 연결되는 2 개의 상부(측면) 광전 요소들(24)에 있어서, 동일한 신호 라인(L1) 상의 2 개의 광전 요소들(24)은 동일한 관통공(23) 및 대응하는 전도성 부재(41)를 공유할 수 있고, 또한 구동 회로 기판(3a)의 대응하는 연결 패드(311)에 전기적으로 연결된다. 신호 라인(L3)에 의해 전기적으로 연결되는 2 개의 하부(측면) 광전 요소들(24)에 있어서, 동일한 신호 라인(L3) 상의 2 개의 광전 요소들(24)은 동일한 관통공(23) 및 대응하는 전도성 부재(41)를 공유할 수 있고, 또한 구동 회로 기판(3a)의 대응하는 연결 패드(317)에 전기적으로 연결된다.
이에 더하여, 신호 라인(L2)에 의해 전기적으로 연결되는 2 개의 좌측(수직) 광전 요소들(24)에 있어서, 동일한 신호 라인(L2) 상의 2 개의 광전 요소들(24)은 동일한 관통공(23) 및 대응하는 전도성 부재(41)를 공유할 수 있고, 또한 구동 회로 기판(3a)의 대응하는 연결 패드(312)에 전기적으로 연결된다. 신호 라인(L4)에 의해 전기적으로 연결되는 2 개의 우측(수직) 광전 요소들(24)에 있어서, 동일한 신호 라인(L4) 상의 2 개의 광전 요소들(24)은 동일한 관통공(23) 및 대응하는 전도성 부재(41)를 공유할 수 있고, 또한 구동 회로 기판(3a)의 대응하는 연결 패드(318)에 전기적으로 연결된다. 따라서, 공통적으로 사용되는 관통공들(23)의 구성은 전자 장치(1a)의 부품 밀도를 증가시킬 뿐만 아니라, 비용을 감소시킬 수 있다(광학 요소들(24)(화소들)보다 적은 구멍 뚫기로 인해).
도 8a는 본 개시의 다른 실시예에 따른 표면 실장 구조의 레이아웃을 보여주는 대략도이고, 도 8b는 도 8a의 표면 실장 구조의 회로를 보여주는 대략도이다. 도 8a 및 도 8b에 도시된 바와 같이, 예를 들어 본 실시예의 표면 실장 구조(2b)는 AM(active matrix) 광전 구조이고, 구동 회로 기판은 AM 구동 회로 기판이어서, 이로써 조립된 전자 장치는 AM 장치일 수 있다. 일부 실시예들에 있어서, 복수의 표면 실장 구조들(2b)은 구동 회로 기판 상에 2차원 행렬로 또는 다른 배치들로 배치될 수 있고, 이로써 구동 회로 기판은 표면 실장 구조들(2b)의 광전 요소들(24)을 구동시킬 수 있다.
도 8a에 도시된 바와 같이, 이전 실시예의 표면 실장 구조(2a)와 달리, 이 실시예의 표면 실장 구조(2b)는 9 개의 광전 요소들(24)을 포함하고, 이것들은 3*3 행렬(총 9 개의 화소들)로 배치된다. 여기서, 각 광전 요소(24)(각 화소)는 3 개의 LED들을 포함하고, 이것들은 3 개의 하부-화소들을 구축한다. 각 하부-화소는 LED 칩을 포함하고, 3 개의 하부 화소들의 3 개의 LED들은 적색 LED, 청색 LED 및 녹색 LED를 포함할 수 있고, 이로써 풀-칼라 화소를 형성하여 풀-칼라 LED 디스플레이 장치를 생성하게 된다.
도 8a의 좌상측 화소에 있어서, 패턴 회로의 신호 라인들(22b)은 인접 화소들에 연결하는 복수의 측면 신호 라인들(V스캔 및 V-LED) 및 인접 화소들에 연결하는 복수의 수직 신호 라인들(Vdata-R, Vdata-G, Vdata-B, VDD-R, VDD-G 및 VDD-B)을 포함한다. 게다가, 패턴 회로(22b)는 영역 B 내에, 박막 구성요소들, 회로들 및 신호 라인들에 각각 연결하는 전도 패턴들을 더 포함하고, 그 상세사항들은 도 8a를 참조할 수 있다. 여기서, 영역 B 내의 박막 회로는 도 8b에 도시된 바와 같은 2T1C 회로 구조를 포함할 수 있다(도 8a에는 도시되지 않음). 도 8b에 도시된 2T1C 회로 구조는 2 개의 트랜지스터들(T3 및 T4), 복수의 신호 라인들 및 커패시터(C)를 포함한다. 2T1C 회로 구조 내의 구성요소들의 연결은 도 8b를 참조할 수 있고, 이로써 그 상세한 설명은 여기서 생략될 것이다. 다른 실시예들에 있어서, 영역 B 내의 박막 회로는 4T2C 또는 5T1C 회로 구조와 같이, 다른 회로 구조들일 수 있다.
따라서, 스캔 신호가 트랜지스터(T3)를 전도시키기 위해 신호 라인(Vscan)을 통해 전송될 때, 데이터 신호는 신호 라인(Vdata) 및 트랜지스터(T3)를 통해 트랜지스터(T4)를 전도시키기 위해 트랜지스터(T4)의 게이트로 전송될 수 있다. 이때, 데이터 전압은 광을 방출하도록 광전 요소(24)를 제어하기 위해 대응하는 광전 요소(24)로 신호 라인(VDD) 및 트랜지스터(T4)를 통해 전송될 수 있다. 당업자들은 도 8a의 구성요소 구성 및 도 8b의 회로 구조에 따른 각 화소의 작동 원리 및 상세한 절차를 이해할 수 있고, 그 상세한 설명은 여기서 생략될 것이다.
이에 더하여, 도 8a의 좌상측 화소는 4 개의 관통공들(23)을 포함하고(전체 표면 실장 구조(2b)는 24 개의 관통공들(23)을 포함하고), 화소는 관통공들(23) 내의 대응하는 전도성 부재들을 통해 대응하는 구동 회로 기판에 전기적으로 연결되어, 이로써 구동 회로 기판은 광을 방출하도록 표면 실장 구조(2b)의 광전 요소들(24)을 구동시킬 수 있다. 이에 더하여, 도 8a의 표면 실장 구조(2b)는 또한 공통적으로 사용되는 관통공들(23)의 구성을 가진다.
이 실시예의 표면 실장 구조(2b)에 있어서, 24 개의 관통공들(23)은 모두 기판(21)의 내부면에 배치되고, 기판(21)의 둘레(S3)는 어떠한 관통공(23) 없이 구성된다. 따라서, 전자 장치의 부품 밀도는 동일한 크기라는 전제 하에 증가될 수 있고, 이것은 동일한 크기의 전자 장치 내 화소들의 갯수는 여전히 증가될 수 있음을 의미한다. 이에 더하여, 이 실시예의 각 전도성 부재 유닛의 전도성 부재들의 갯수는 관통공들(23)의 갯수와 동일하다. 표면 실장 구조(2b)와 구동 회로 기판의 동일한 전기적 연결 구성을 가지는, 다른 실시예에 있어서, 표면 실장 구조들(2b) 및 대응하는 전도성 부재 유닛에 있어서, 전도성 부재들의 갯수가 관통공들(23)의 갯수보다 적을 때(이것은 더 많은 관통공들(23) 및 더 적은 전도성 부재들의 경우를 의미한다), 각 표면 실장 구조(2b) 및 대응하는 광전 요소들(24)의 관통공들(23) 모두에 전도성 부재들을 배치할 필요가 없기 때문에, 전도성 부재들의 갯수는 관통공들(23)의 갯수보다 적을 수 있다. 따라서, 전자 장치의 제조 비용은 감소될 수 있다.
이에 더하여, 본 개시는 또한 복수의 표면 실장 구조들을 제공하는 단계, 각 표면 실장 구조는 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 과전 요소를 포함하고, 기판은 서로 대향하는 제1 표면 및 제2 표면으로 정의되고, 패턴 회로는 기판의 제1 표면 상에 배치되고, 패턴 회로는 적어도 2 개의 신호 라인들을 포함하고, 적어도 2 개의 관통공들은 기판의 제1 표면 및 제2 표면을 소통하고, 적어도 2 개의 관통공들은 적어도 2 개의 신호 라인들 각각에 대응하여 배치되고, 적어도 하나의 광전 요소는 기판의 제1 표면 상에 배치되고 적어도 하나의 광전 요소의 양 끝단들은 각각 패턴 회로의 적어도 2 개의 신호 라인들에 전기적으로 연결되고(단계 S01); 구동 회로 기판을 제공하고 또한 각 표면 실장 구조의 기판의 제2 표면을 복수의 연결 패드 그룹들을 갖고 구성되는 구동 회로 기판의 표면 상에 배치하는 단계, 연결 패드 그룹들은 표면 실장 구조들에 각각 대응하고, 각 연결 패드 그룹은 적어도 2 개의 연결 패드들을 포함하고, 적어도 2 개의 연결 패드들은 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응하고(단계 S02); 및 적어도 2 개의 전도성 부재들을 형성하기 위해 각 표면 실장 구조의 적어도 2 개의 관통공들 내에 전도성 물질을 배치하는 단계를 포함하고, 적어도 2 개의 전도성 부재들은 기판의 제1 표면 및 제2 표면으로 연장되고, 적어도 2 개의 관통공들 내에 배치되는 적어도 2 개의 전도성 부재들은 구동 회로 기판의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 표면 실장 구조의 적어도 2 개의 신호 라인들을 전기적으로 연결시키는(단계 S03), 전자 장치의 제조 방법을 제공한다. 여기서, 단계 S02 및 단계 S03의 실행 순서는 변경될 수 있다. 다시 말하면, 구동 회로 기판 상에 각 표면 실장 구조를 배치하는 단계 S02는 전도성 물질을 배치하는 단계 S03 후에 수행될 수 있다.
상기에서 언급된 제조 방법은 이하에서 도 9a 내지 도 9h를 참조하여 상세하게 설명될 것이고, 도 9a 내지 도 9h는 본 개시의 일 실시예에 따른 전자 장치의 제조 절차를 보여주는 대략도들이다. 유의할 것은, 이하의 설명은 도 7의 전자 장치(1a)의 제조 방법과 관련되고, 당업자라면 설명된 전자 장치(1a)의 제조 방법에 기초하여 다른 실시예들의 전자 장치의 제조 절차들을 실현할 수 있다.
전자 장치(1a)의 복수의 표면 실장 구조들(2a)의 제조 절차들은 이하에서 미리 설명될 것이다.
도 9a에 도시된 바와 같이, 복수의 신호 라인들(L1) 및 복수의 신호 라인들(L3)은 대면적(large-area) 기판(21) 상에 교대로 배치되고 평행하게 측면으로 배치되고 또한 신호 라인들(L1 및 L3)에 연결하는 전도 패턴들 각각 역시 기판(21) 상에 형성된다. 다음으로, 복수의 신호 라인들(L2) 및 복수의 신호 라인들(L4)은 기판(21) 상에 교대로 배치되고 또한 평행하게 수직으로 배치되고, 신호 라인들(L2 및 L4)에 연결하는 전도 패턴들 각각 역시 기판(21) 상에 형성되고, 이로써 복수의 패턴 회로들(22a)을 획득하게 된다. 여기서, 신호 라인들(L1 및 L3) 및 신호 라인들(L2 및 L4) 사이의 단락 회로를 방지하기 위해, 절연 층(도 9a에는 미도시)은 신호 라인들(L2 및 L4) 뿐만 아니라 전도성 패턴들을 형성하기 전에 전도성 패턴들 뿐만 아니라 신호 라인들(L1 및 L3) 상에 형성되어야 한다. 이때 신호 라인들(L2 및 L4) 뿐만 아니라 전도성 패턴들은 절연 층을 형성한 후 형성될 것이다.
이 실시예에 있어서, 기판(21)은 서로 대향하는 제1 표면(S1) 및 제2 표면(S2)을 정의하고, 패턴 회로들(22a)은 제1 표면(S1) 상에 형성된다. 일부 실시예들에 있어서, 기판(21)은 경성 기판 또는 연성 기판일 수 있다. 기판(21)이 연성 기판이라면, 이하의 절차들에서 연상 기판 상에 구성요소들을 원활하게 형성하고 연성 기판의 작동을 더 용이하게 하기 위해, 연성 기판은 미리 경성 캐리어 상에 형성될 수 있고, 경성 캐리어는 이후 단계에서 제거될 것이다. 기판(21)이 경성 기판이라면, 이 단계는 필요하지 않다. 기판(21)의 물질은 유리, 수지, 금속, 세라믹, 또는 복합 물질들을 포함한다. 여기서, 수지 물질은 연성 물질이고, 또한 유기 폴리머 물질을 포함할 수 있다. 유기 폴리머 물질의 유리 전이 온도(Tg)는, 예를 들어 250 ℃와 600 ℃ 사이이고, 바람직하게는 300 ℃과 500 ℃ 사이이다. 유기 폴리머 물질을 갖는 수지 물질은 상대적으로 높은 유리 전이 온도를 가지기 때문에, 박막 트랜지스터들 및 다른 구성요소들 또는 배선들을 형성하기 위한 이하의 박막 절차들은 기판(21) 상에 직접 수행될 수 있다. 유기 폴리머 물질은, 폴리이미드(PI), 폴리에틸렌(PE), 폴리비닐클로라이드(PVC), 폴리스티렌(PS), 아크릴, 플루오로폴리머, 폴리에스테르, 나일론, 등과 같은, 열가소성 물질일 수 있다.
패턴 회로(22a)는 금속(예. Al, Cu, Ag, Mo, Ti, 등) 또는 그 합급으로 만들어지는 단일층 구조 또는 복합층 구조일 수 있다. 여기서, 패턴 회로(22a)는 예를 들어, 박막 공정에 의해 기판(21) 상에 형성될 수 있다. 패턴 회로(22a)는 기판(21) 상에 직접 형성될 수 있거나; 또는 패턴 회로(22a)는 예를 들어, 버퍼 층 또는 절연 층을 통해, 기판(21) 상에 간접적으로 형성될 수 있다. 본 개시는 이에 한정되지 않는다. 상기에서 언급된 박막 공정은, 저온 다결정 실리콘(low-temperature polycrystalline silicon, LTPS) 공정, 비정질 실리콘(amorphous silicon, α-Si) 공정, 또는 금속 산화물 반도체(metal oxide semiconductor) 공정(예. IGZO)를 포함하는, 반도체 제조 공정일 수 있고, 본 개시는 이에 한정되지 않는다.
도 9b에 도시된 바와 같이, 복수의 연결 패드 그룹들(연결 패드들(P1 및 P2))은 이때 신호 라인들(L1 및 L2)에 대응하여 연결되는 전도 패턴 상에 형성된다. 연결 패드들(P1 및 P2)의 물질은, 예를 들어 이에 한정되지는 않지만, Cu, Ag, Au, 또는 이들의 조합, 또는 다른 적절한 전도성 물질들이다. 일부 실시예들에 있어서, 더 두꺼운 연결 패드들(P1 및 P2)을 제조하기 위해, 연결 패드들(P1 및 P2)은 예를 들어, 도금, 인쇄, 또는 증발 및 리프트오프 패터닝(lift-off patterning)에 의해 형성될 수 있다.
다음으로, 도 9c에 도시된 바와 같이, 기판(21)은 복수의 관통공들(23)을 형성하기 위해 선택적으로 뚫리는데, 관통공들(23)은 기판(2)의 제1 표면(S1) 및 제2 표면(S2)을 소통하고, 관통공들(23)은 신호 라인들(L1~L4)에 개별적으로 대응한다. 일부 실시예들에 있어서, 복수의 표면 실장 구조들을 제공하는 단계는, 표면 실장 구조(2a)의 각 신호 라인들(L1~L4)을 2 또는 그 이상의 관통공들(23)에 대응하도록 구성하는 단계를 더 포함한다. 공통으로 사용되는 관통공들(23)의 구성으로 인해, 전자 장치의 부품 밀도는 증가될 수 있고, 비용은 감소될 수 있다. 유의할 것은, 연결 패드들(P1 및 P2)을 형성하는 단계 및 선택적으로 뚫는 단계의 실행 순서는 변경될 수 있다.
그후, 도 9d에 도시된 바와 같이, 광전 요소(24)를 배치하는 공정이 대응하는 연결 패드들(P1 및 P2) 상에 복수의 광전 요소들(24)을 배치하기 위해 수행되고, 각 광전 요소(24)의 양 끝단들은 패턴 회로(22)의 대응하는 신호 라인들(L1~L4)에 각각 전기적으로 연결될 수 있다.
다음으로, 도 9e에 도시된 바와 같이, 절단 공정이 복수의 기판 실장 구조들(2a)을 획득하기 위해 수행된다. 도 9e의 표면 실장 구조(2a)의 구조는 도 5a의 표면 실장 구조(2a)와 동일하여, 그 상세한 기술적인 내용은 도 5a 내지 도 5e의 설명들을 참조할 수 있고 그 상세한 설명들은 여기서 생략될 것이다. 일부 실시예들에 있어서, 복수의 표면 실장 구조들(2a)을 제공하는 단계는 각 표면 실장 구조(2a) 내에 복수의 광전 요소들(24)을 구성하는 단계를 더 포함하고, 각 광전 요소(24)는 하나 또는 그 이상의 칩들을 포함한다. 유의할 것은, 절단 공정은 각 단계의 처리 기계 및 대응하는 후처리의 처리 기능에 따라서 도 9a, 도 9b, 도 9c, 또는 도 9d의 단계 후에 수행될 수 있다.
이후에, 도 9e의 표면 실장 구조들(2a)은 도 9f의 구동 회로 기판(3a) 상에 순차적으로 배치된다. 유의할 것은, 구동 회로 기판(3a) 상에 표면 실장 구조들(2a)을 순차적으로 배치하는 단계 전에, 도 9f에 도시된 바와 같이, 표면 실장 구조들(2a)을 선-고정하기 위해, 구동 회로 기판(3a)을 제공하는 단계는, 복수의 접착 부재들(5)을 복수의 연결 패드 그룹들로 구성되는, 구동 회로 기판(3a)의 표면 상에 형성하는 단계를 더 포함하고, 각 표면 실장 구조(2a)는 각 접착 부재(5)를 통해 구동 회로 기판(3a) 상에 위치되고 이에 대응하여 배치된다. 여기서, 각 접착 부재(5)는, 구동 회로 기판(3a) 상에 표면 실장 구조들(2a)을 (일시적으로) 고정하기 위한 예를 들어 적색 접착제일 수 있다(도 9g 참조). 그후, 도 9h에 도시된 바와 같이, 관통공들(23) 내에 전도성 물질을 배치하기 위한 공정이 수행된다. 이 실시예에 있어서, 전도성 물질은 전도성 부재들(41)을 형성하기 위해 관통공들(23)에 분사되고, 이로써 각 전도성 부재(41)는 기판(21)의 제1 표면(S1) 및 제2 표면(S2)으로 연장될 수 있다(도 9i에 도시된 바와 같이). 그후, 리플로우 공정이 구동 회로 기판(3a)에 표면 실장 구조(2a)를 전기적으로 연결하기 위해 수행된다. 여기서, 전도성 물질은, 예를 들어 이에 한정되지는 않지만, 솔더 페이스트, 실버 페이스트, ACF, 또는 이들의 조합, 또는 다른 적절한 물질들일 수 있고, 본 개시는 이에 한정되지 않는다. 이 실시예는 전도성 부재들(41)을 형성하도록 관통공들(23) 내에 전도성 물질을 선택적으로 분사한다. 게다가, 다른 실시예들에 있어서, 전도성 물질은, 예를 들어 디스펜싱, 스퍼터링, 또는 전기도금에 의해 배치될 수 있고, 본 개시는 이에 한정되지 않는다. 일부 실시예들에 있어서, 전도성 물질을 배치하는 단계는 전도성 부재들(41)을 형성하기 위해 전도성 물질을 관통공들(23)에 선택적으로 분사하는 단계를 더 포함하고, 전도성 부재들(41)의 갯수는 관통공들(23)의 갯수보다 적다. 이 구성은 전자 장치의 제조 비용을 감소시킬 수 있다.
유의할 것은, 도 9g에 도시된 바와 같이, 전도성 물질(전도성 부재들(41))은 관통공들(23) 내에 배치되지 않고, 이로써 전도성 물질을 배치하는 단계 전 또는 후에, 제조 방법은 광전 요소들(24) 각각을 덮기 위해 표면 실장 구조(2a)의 기판(21) 상에 캡슐화 층(또는 보호 층/절연 층, 미도시)을 불연속적으로 코팅하는 단계를 더 포함하고, 캡슐화 층은 관통공들(23)에서 덮히지 않는다(따라서 전도성 물질은 관통공들(23)에 채워질 수 있다). 이 실시예에 있어서, 캡슐화 층은 수지 전달 몰딩, 실란트 디스펜싱, 또는 광전 요소들(24) 및 패턴 회로(22a)를 외부 객체들 또는 이하의 절차들의 손상으로부터 보호하기 위한, 다른 적절한 방법들에 의해 광전 요소들(24) 및 패턴 회로(22a)를 덮기 위해 제공될 수 있다. 이에 더하여, 일부 실시예들에 있어서, 전도성 부재들(41)을 형성하기 위해 전도성 물질을 배치하는 단계 후, 제조 방법은 광전 요소들(24) 각각을 덮기 위해 표면 실장 구조(2a)의 기판(21) 상에 캡슐화 층을 연속적으로 또는 불연속적으로 코팅하는 단계를 더 포함한다. 여기서, 전도성 부재들(41)을 배치하기 위한 공정은 도 9h에서 수행되었기 때문에, 캡슐화 층은 각각의 표면 실장 구조(2a)의 기판(21)의 제1 표면(S1) 상에 외부 객체들 또는 이하의 처리들의 손상으로부터 부품들, 패턴들 또는 회로들을 보호하기 위해 제공될 수 있다.
도 10a 및 도 10b를 참조하면, 도 10a 및 도 10b는 본 개시의 다른 실시예에 따른 전자 장치(1c)의 제조 절차를 보여주는 대략도들이다.
쉬운 이해를 위해, 도 10a는 도 9d의 계속이다. 도 9d 이후, 패턴 회로들(22a), 연결 패드들(P1 및 P2), 및 관통공들(23)로 구성되는 기판(21)은 절단 공정으로 처리된다. 도 9e와 달리, 절단 공정 후에 획득되는 본 개시의 기판(21)은 구동 회로 기판의 크기에 근접하는 크기를 가진다. 여기서, 도 10a의 구동 회로 기판은 도 6 또는 도 9의 구동 회로 기판(3a)일 수 있다. 따라서, 도 9g의 표면 실장 구조(2a)의 크기는 구동 회로 기판(3a)보다 훨씬 더 작고, 복수의 표면 실장 구조들(2a)은 구동 회로 기판(3a) 상에 행렬로 배치된다. 도 10a의 이 실시예에 있어서, 하나의 표면 실장 구조(2c)는 구동 회로 기판(3a) 상에 대응되게 배치된다(이 실시예에 있어서, 구동 회로 기판(3a)의 크기는 표면 실장 구조(2c)보다 약간 더 크다). 유의할 것은, 기판(21)의 절단 공정은 최종 표면 실장 구조(2c) 및 구동 회로 기판(3a)이 일대일 방식(in the one-on-one manner)으로 구성되는 한, 도 9a와 도 9e 사이의 2 개의 단계들 사이에서 수행될 수 있다.
유사하게, 표면 실장 구조(2c)를 고정하기 위해, 적어도 하나의 접착 부재(5)가 미리 구동 회로 기판 상에 배치될 수 있고, 또한 도 10b에 도시된 바와 같이 관통공들(23c) 내에 전도성 물질을 선택적으로 배치하기 위한 공정이 수행될 수 있다. 상기에서 언급된 바와 같이, 전도성 물질은 분사에 의해 관통공들(23c)에 선택적으로 배치될 수 있고, 이하의 리플로우 공정이 전도성 부재들(41c)을 형성하기 위해 수행된다. 이 실시예에 있어서, 하나의 표면 실장 구조(2c), 하나의 연결 패드 그룹 및 하나의 전도성 부재 유닛은 서로 대응한다. 여기서, 표면 실장 구조(2c)는 복수의 관통공들(23c)을 포함하고, 연결 패드 그룹은 복수의 연결 패드들을 포함하고, 전도성 부재 유닛은 복수의 전도성 부재들(41c)을 포함한다. 상기의 3 개의 요소들의 구현들 및 배치들은 상기에서 언급된 실시예들을 참조할 수 있다. 예를 들어, 관통공들(23c)은 기판(21)의 둘레에 배치되지 않고, 전도성 부재들(41c)의 갯수는 관통공들(23c)의 갯수와 같고, 표면 실장 구조(2c)는 2 또는 그 이상의 신호 라인들 및 2 또는 그 이상의 광전 요소들(24)로 구성되고, 각 신호 라인은 2 또는 그 이상의 관통공들(23c)에 대응하고, 적어도 2 개의 광전 요소들(24)은 동일한 하나의 관통공(23c) 및 동일한 신호 라인 상의 공유되는 관통공(23c)에 대응하는 전도성 부재(41c)를 공유한다. 이에 더하여, 도 10a 및 도 10b의 관통공들(23c)은 최소 량의 구성에 있다. 하지만, 관통공들(23c)의 량이 최소 량의 구성에 있지 않는 일부 실시예들에 있어서, 전도성 부재들(41c)의 갯수는 선택적으로 관통공들(23c)의 갯수보다 적을 수 있다.
유의할 것은, 상기에서 언급된 기판(21)의 치수는 적어도 한 방향으로 구동 회로 기판(3a)의 치수에 근접한다. 예를 들어, 기판(21)은 X-축 방향으로 구동 회로 기판(3a)과 같거나, 이보다 약간 짧거나, 또는 이보다 약간 길 수 있다. 도 10a 및 도 10b에 도시된 바와 같은 실시예에 있어서, X-축 방향으로, 구동 회로 기판(3a)은 2 개의 측면 모서리들(30a)을 정의하고 기판(21)은 2 개의 측면 모서리들(210)을 정의한다. 기판(21)의 2 개의 측면 모서리들(210)은 모두 X-축 방향으로 구동 회로 기판(3a)의 2 개의 측면 모서리들(30a)보다 모두 약간 짧지만, 본 개시는 이에 한정되지 않는다. 다시 말하면, 구동 회로 기판 및 기판 각각은 적어도 하나의 방향을 따라 적어도 하나의 측면 모서리를 정의하고, 또한 회로 기판의 측면 모서리와 기판의 측면 모서리는 0 또는 0이 아닐 수 있는, 간격을 정의한다. 구동 회로 기판 및 기판 각각은 X-축(또는 Y-축) 방향을 따라 2 개의 측면 모서리들을 정의한다. 유의할 것은, 구동 회로 기판의 측면 모서리와 기판의 측면 모서리 사이의 간격들은, 예를 들어 이에 한정되지 않지만, 같거나 또는 대칭적일 수 있다. 구동 회로 기판의 측면 모서리와 기판의 측면 모서리 사이의 간격이 0일 때, 2 개의 측면 모서리들은 서로에 대해 균등하다.
이에 더하여, 복수의 광전 요소들이 구성되고, 광전 요소들은 화소 피치를 정의한다. 구동 회로 기판의 측면 모서리와 기판의 측면 모서리 사이의 간격은, X-축(또는 Y-축) 방향을 따른 화소 피치의 2 배와 같이, 미리 결정된 거리보다 짧다. 이 구성은 동일 또는 유사한 구조를 갖는 다른 전자 장치와 연결하는 데 유리하다. 예를 들어, 일부 실시예들에 있어서, 복수의 전자 장치들은 X-축 방향(및 Y-축 방향)을 따라 서로 연결된다. 전자 장치들 중 하나에 있어서, 구동 회로 기판의 측면 모서리와 기판의 측면 모서리 사이의 간격은 X-축 방향을 따른 화소 피치의 2 배보다 작다. 이전의 전자 장치와 연결된, 전자 장치들 중 다른 하나에 있어서, 구동 회로 기판의 측면 모서리와 기판의 측면 모서리 사이의 간격은 X-축 방향을 따른 화소 피치의 2 배보다 역시 작다. 따라서, 2 개의 전자 장치들 사이의 화소 피치들은 각 전자 장치의 화소 피치의 2 배보다 작다.
도 11a 및 도 11b는 본 개시의 다른 실시예에 따른 전자 장치의 부분 확대도들이다. 도 11a에 도시된 바와 같이, 이전 실시예의 표면 실장 구조(2c)와 달리, 도 11a의 표면 실장 구조(2d)의 기판(21) 상에, 관통공들(23d)이 적어도 2 개의 신호 라인들 각각으로부터 연장되는 전도성 패드들(L1d 및 L2d) 상에 배치된다. 전도성 물질(전도성 부재들(41d))이 관통공들(23d)에 배치된 후, 전도성 하부-부재들(42d)이 관통공들(23d) 위에 배치되고, 전도성 하부-부재(42d)는 관통공(23d) 및 전도성 패드(L1d)(또는 관통공(23d) 및 전도성 패드(L2d))로 적어도 부분적으로 중첩될 수 있다. 그후, 전도성 하부-부재들(42d)은 예를 들어, 리플로우 공정에 의해 전도성 부재(41d) 및 전도성 패드(L1d)(또는 전도성 패드(L2d)) 모두에 전기적으로 연결될 수 있다. 전도성 하부-부재들(42d)은 관통공(23d) 내부에서 전도성 부재(41d)의 수축에 의해 야기되는 전도성 부재(41d)와 전도성 패드(L1d)(또는 전도성 패드(L2d)) 사이의 효과적이지 않는 연결의 위험을 감소시키기 위해 전도성 부재(41d)에 적절한 힘을 제공할 수 있다. 일부 실시예들에 있어서, 전도성 하부-부재들(42d)은 0.04 인치 * 0.02 인치의 치수를 갖는 0402 마이크로 저항과 같은, 마이크로 저항일 수 있다. 일부 실시예들에 있어서, 전도성 하부-부재들(42d)의 갯수는 전도성 부재들(41d)의 갯수에 기초하여 설정될 수 있다. 일부 실시예들에 있어서, 도 11b에 도시된 바와 같이, 표면 실장 구조(2e)는 기판(21) 상에 배치되고, 각 관통공(23e)은 적어도 2 개의 신호 라인들로부터 연장되는 전도성 패드들(L1e 및 L2e)에 인접하게 배치되고, 전도성 하부-부재(42e)는 관통공(23e) 및 전도성 패드(L1e)(또는 전도성 패드(L2e))로 적어도 부분적으로 중첩되고, 전도성 하부-부재들(42e)은 전도성 부재(41e) 및 전도성 패드(L1e)(또는 전도성 패드(L2e)) 모두에 전기적으로 연결된다.
요약하면, 본 개시의 전자 장치 및 그 제조 방법에 있어서, 적어도 하나의 표면 실장 구조는 적어도 하나의 전도성 부재를 통해 구동 회로 기판에 연결되고, 표면 실장 구조 및 구동 회로 기판의 량의 구성은 하나의 구동 회로 기판에 복수의 표면 실장 구조들의 경우, 하나의 구동 회로 기판에 하나의 표면 실장 구조의 경우, 또는 특수한 상황 하에서, 복수의 구동 회로 기판들에 하나의 표면 실장 구조의 경우일 수 있다. 각 표면 실장 구조는 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 광전 요소를 가진다. 패턴 회로는 적어도 2 개의 신호 라인들을 포함한다. 적어도 2 개의 관통공들은 기판의 제1 표면 및 제2 표면과 소통하고, 적어도 2 개의 관통공들은 적어도 2 개의 신호 라인들 각각에 대응하여 배치된다. 적어도 하나의 광전 요소는 기판의 제1 표면 상에 배치되고, 적어도 하나의 광전 요소의 2 개의 끝단들은 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결된다. 구동 회로 기판의 연결 패드 그룹은 적어도 2 개의 연결 패드들을 포함하고, 적어도 2 개의 연결 패드들은 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응한다. 각 전도성 부재 유닛의 적어도 2 개의 전도성 부재들은 표면 실장 구조의 적어도 2 개의 관통공들 각각에 배치되고, 또한 기판의 제1 표면 및 제2 표면으로 연장된다. 적어도 2 개의 관통공들 내에 배치되는 적어도 2 개의 전도성 부재들은 표면 실장 구조들 각각의 적어도 2 개의 신호 라인들을 구동 회로 기판의 연결 패드 그룹들 각각의 적어도 2 개의 연결 패드들에 전기적으로 연결한다. 표면 실장 구조 및 구동 회로 기판은 별개의 제조 공정들을 통해 제조될 수 있고 또한 독립적인 구성요소들이고, 또한 본 개시의 범위 내의 방법 또는 그 균등한 구현 방법을 통해, 표면 실장 구조들 및 구동 회로 기판의 서로 다른 갯수들의 다양한 배치들 및 조합들이 가능하고, 이로써 그 유연성 및 응용성은 상당히 광범위하다. 개별적인 실시예들이 이하에서 설명될 것이다. 이에 더하여, 표면 실장 구조들 및 구동 회로 기판이 서로 독립적이고 또한 동일한 제조 공정에 의해 제조되는 것에 한정되지 않기 때문에, 제조 비용은 예를 들어 다른 설계들을 위한 새로운 광마스크를 준비하는 단계를 생략하는 것으로 인해 감소될 수 있다. 본 개시의 전자 장치 및 그 제조 방법은 종래의 표면 실장 구성요소와 구동 회로 기판 연결 기술과는 다르다.
이에 더하여, 표면 실장 구조들 및 구동 회로 기판은 서로 독립적이다. 예를 들어, 폴리이미드 기판으로 만들어지는 표면 실장 구조 및 난염 등급(flame resistance grade) FR4를 갖는 에폭시 수지에 기초하여 만들어지는 구동 회로 기판은 서로 결합될 수 있고, 이로써 폴리이미드 기판의 정밀한 제조 절차들 및 에폭시 수지 구동 회로 기판의 기계적 강도의 장점들이 결합된다. 여기서, 이러한 독립적인 이질적인 물질들을 결합하는 장점들은 기판의 크기가 구동 회로 기판의 크기에 근접하는(예. 구동 회로 기판의 측면 모서리와 기판의 측면 모서리가 적어도 하나의 방향으로 서로 근접하는) 경우에 있어서 특히 더 현저하다.
이에 더하여, 전자 장치는 전도성 하부-부재들을 또는 전도성 하부-부재들에 연결되는 전도성 하부-패드를 더 포함할 수 있다. 전도성 하부-부재들은 관통공 내부에서 전도성 부재의 수축에 의해 야기되는 전도성 부재와 전도성 패드 사이의 효과적이지 않는 연결의 위험을 감소시키기 위해 전도성 부재들에 적절한 힘을 제공할 수 있다.
게다가, 본 개시의 일부 실시예들에 있어서, 표면 실장 구조들에서 공통적으로 사용되는 관통공들의 구성은 전자 장치의 부품 밀도를 증가시킬 뿐만 아니라, 전자 장치의 제조 비용을 감소시킬 수 있다. 이에 더하여, 본 개시의 일부 실시예들에 있어서, 전자 장치의 제조 비용은 전도성 부재들의 갯수를 전자 장치의 표면 실장 구조의 관통공들의 갯수보다 적게 구성하는 것에 의해 감소될 수 있다.
유의할 것은, 본 개시의 전자 장치의 전도성 부재 유닛들, 표면 실장 구조들, 및 구동 회로들의 갯수들은 이에 한정되지 않는다. 각 구성요소의 측정 용어 또는 선행 근거는 "적어도 하나" 또는 "하나"에 한정되지 않는다. 본 개시에서의 용어 "하나"는 "하나" 또는 "적어도 하나"로 이해되어야 한다. 따라서, 읽기 및 이해를 용이하게 하기 위해, 본 개시는 다양한 실시예들을 기술하기 위해 "하나"의 측정 용어 또는 선행 근거를 사용한다. 하지만, 각 실시예의 이해를 한정하지 않는다. 다시 말하면, 본 개시는 다양한 실시예들에 있어서 용어 "하나"를 "적어도 하나"로 대체할 수 있다. 예를 들어, 본 개시의 전자 장치는 적어도 하나의 표면 실장 구조, 적어도 하나의 구동 회로 기판, 및 적어도 하나의 전도성 부재 유닛을 포함한다. 적어도 하나의 표면 실장 구조는 기판, 패턴 회로, 적어도 2 개의 관통공들, 및 적어도 하나의 광전 요소를 포함한다. 기판은 서로 대향하는 제1 표면 및 제2 표면을 정의한다. 패턴 회로는 기판의 제1 표면 상에 배치되고, 패턴 회로는 적어도 2 개의 신호 라인들을 포함한다. 적어도 2 개의 관통공들은 기판의 제1 표면 및 제2 표면과 소통하고, 적어도 2 개의 관통공들 각각은 적어도 2 개의 신호 라인들에 대응한다. 적어도 하나의 광전 요소는 기판의 제1 표면 상에 배치되고, 그 양 끝단들은 각각 패턴 회로의 적어도 2 개의 신호 라인들에 전기적으로 연결된다. 적어도 하나의 구동 회로 기판은 적어도 하나의 연결 패드 그룹을 포함한다. 적어도 하나의 연결 패드 그룹은 적어도 하나의 표면 실장 구조에 대응하고, 적어도 하나의 표면 실장 구조의 기판의 제2 표면은 적어도 하나의 연결 패드 그룹으로 구성되는 적어도 하나의 구동 회로 기판의 일 표면 상에 배치된다. 적어도 하나의 연결 패드 그룹은 적어도 2 개의 연결 패드들을 포함하고, 적어도 2 개의 연결 패드들 각각은 적어도 하나의 표면 실장 구조의 적어도 2 개의 관통공들에 대응한다. 적어도 하나의 전도성 부재 유닛은 적어도 하나의 표면 실장 구조에 대응한다. 적어도 하나의 전도성 부재 유닛은 적어도 2 개의 전도성 부재들을 가지고, 적어도 2 개의 전도성 부재들은 적어도 하나의 표면 실장 구조의 적어도 2 개의 관통공들에 대응하여 배치되고 또한 기판의 제1 표면 및 제2 표면으로 연장된다. 여기서, 적어도 2 개의 관통공들 내에 각각 배치되는 적어도 2 개의 전도성 부재들은 적어도 하나의 구동 회로 기판의 적어도 하나의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 적어도 하나의 표면 실장 구조의 적어도 2 개의 신호 라인들을 전기적으로 연결한다.
상기의 설명들은 단지 예시적인 것으로 제한하는 것은 아니다. 본 개시의 사상 및 범위를 벗어나지 않는 균등한 변경들 또는 변형들은 이하의 청구항들의 범위 내에 포함되어야 한다.

Claims (19)

  1. 전자 장치에 있어서,
    복수의 표면 실장 구조들, 상기 표면 실장 구조들 각각은
    서로 대향하는 제1 표면 및 제2 표면으로 정의되는 기판;
    상기 기판의 제1 표면 상에 배치되는 패턴 회로, 상기 패턴 회로는 적어도 2 개의 신호 라인들을 포함하고,
    상기 기판의 상기 제1 표면 및 상기 제2 표면과 소통하는 적어도 2 개의 관통공들, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치되고; 및
    상기 기판의 제1 표면 상에 배치되는 적어도 하나의 광전 요소를 포함하고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결되고;
    복수의 연결 패드 그룹들을 포함하는 구동 회로 기판, 상기 연결 패드 그룹들 각각은 상기 표면 실장 구조들 각각에 대응하여 배치되고, 상기 표면 실장 구조들 각각의 기판의 제2 표면은 상기 복수의 연결 패드 그룹들로 구성된 상기 구동 회로 기판의 표면 상에 배치되고, 상기 연결 패드 그룹들 각각은 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응하고; 및
    상기 복수의 표면 실장 구조들에 대응하는 복수의 전도성 부재 유닛들을 포함하고, 상기 전도성 부재 유닛들 각각은 적어도 2 개의 전도성 부재들을 포함하고, 상기 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 관통공들 각각에 배치되고, 또한 상기 기판의 상기 제1 표면 및 상기 제2 표면으로 연장되고, 또한 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조들 각각의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹들 각각의 적어도 2 개의 연결 패드들에 전기적으로 연결하는, 전자 장치.
  2. 전자 장치에 있어서,
    표면 실장 구조,
    서로 대향하는 제1 표면 및 제2 표면을 가지고 정의되는 기판;
    상기 기판의 제1 표면 상에 배치되는 패턴 회로, 상기 패턴 회로는 적어도 2 개의 신호 라인들을 포함하고,
    상기 기판의 제1 표면 및 상기 제2 표면과 소통하는 적어도 2 개의 관통공들, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치되고; 및
    상기 기판의 제1 표면 상에 배치되는 적어도 하나의 광전 요소를 포함하고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결되고;
    연결 패드 그룹을 포함하는 구동 회로 기판, 상기 연결 패드 그룹은 상기 표면 실장 구조에 대응하여 배치되고, 상기 표면 실장 구조의 기판의 제2 표면은 상기 연결 패드 그룹으로 구성된 상기 구동 회로 기판의 표면 상에 배치되고, 상기 연결 패드 그룹은 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응하고; 및
    상기 표면 실장 구조에 대응하는 복수의 전도성 부재 유닛들을 포함하고, 상기 전도성 부재 유닛은 적어도 2 개의 전도성 부재들을 포함하고, 상기 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 관통공들 각각에 배치되고, 또한 상기 기판의 제1 표면 및 상기 제2 표면으로 연장되고, 또한 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 전기적으로 연결하는, 전자 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 전도성 부재들의 재료는 솔더 페이스트, 구리 페이스트, 실버 페이스트, 또는 이들의 조합을 포함하는, 전자 장치.
  4. 제 1 항에 있어서,
    상기 복수의 표면 실장 구조들과 상기 구동 회로 기판 사이에 배치되는 복수의 접착 부재들을 더 포함하고, 상기 접착 부재들 각각은 상기 표면 실장 구조들 각각에 대응하여 배치되는, 전자 장치.
  5. 제 2 항에 있어서, 상기 표면 실장 구조와 상기 구동 회로 기판 사이에 배치되는 적어도 하나의 접착 부재를 더 포함하는, 전자 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 구동 회로 기판 및 상기 기판 각각은 일 방향을 따른 측면 모서리를 정의하고, 상기 구동 회로 기판의 측면 모서리와 상기 기판의 측면 모서리는 간격을 정의하는, 전자 장치.
  7. 제 6 항에 있어서, 상기 전자 장치는 복수의 광전 요소들을 포함하고, 상기 복수의 광전 요소들은 화소 피치를 정의하고, 상기 구동 회로 기판의 측면 모서리와 상기 기판의 측면 모서리 사이의 간격은 상기 방향을 따라 상기 화소 피치의 2배보다 작은, 전자 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 신호 라인들 중 대응하는 하나로부터 연장되는 전도성 패드 및 상기 관통공 내에 위치되는 전도성 부재에 전기적으로 연결되고 또한 상기 관통공으로 적어도 부분적으로 중첩되는 전도성 하부-부재를 더 포함하는, 전자 장치.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 표면 실장 구조의 기판은 상기 제1 표면 및 상기 제2 표면을 연결하는 둘레로 더 정의되고, 상기 적어도 2 개의 관통공들은 상기 기판의 둘레에 위치되지 않는, 전자 장치.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 표면 실장 구조 및 상기 대응하는 전도성 부재 유닛에 있어서, 상기 전도성 부재들의 갯수는 상기 관통공들의 갯수보다 적은, 전자 장치.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 표면 실장 구조는 상기 신호 라인들 중 2 또는 그 이상 및 상기 광전 요소들 중 2 또는 그 이상으로 구성되고, 상기 신호 라인들 각각은 상기 관통공들 중 2 또는 그 이상에 대응하고, 상기 신호 라인들 중 같은 신호 라인 상의 상기 광전 요소들 중 적어도 2 개는 상기 관통공들 중 동일한 관통공 및 상기 대응하는 전도성 부재를 공유하는, 전자 장치.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 표면 실장 구조의 상기 적어도 하나의 광전 요소는 칩 또는 패키지를 포함하고, 상기 칩 또는 상기 패키지는 하나 또는 그 이상의 LED들, 하나 또는 그 이상의 미니 LED들, 하나 또는 그 이상의 마이크로 LED들, 하나 또는 그 이상의 이미지 센서들, 또는 이들의 조합을 포함하는, 전자 장치.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 표면 실장 구조의 패턴 회로는 박막 회로 또는 박막 요소를 포함하는, 전자 장치.
  14. 전자 장치의 제조 방법에 있어서,
    표면 실장 구조를 제공하는 단계, 상기 표면 실장 구조는,
    서로 대향하는 제1 표면 및 제2 표면으로 정의되는 기판;
    상기 기판의 제1 표면 상에 배치되는 패턴 회로, 상기 패턴 회로는 적어도 2 개의 신호 라인들을 포함하고,
    상기 기판의 상기 제1 표면 및 상기 제2 표면과 소통하는 적어도 2 개의 관통공들, 상기 적어도 2 개의 관통공들은 상기 적어도 2 개의 신호 라인들 각각에 대응하여 배치되고; 및
    상기 기판의 제1 표면 상에 배치되는 적어도 하나의 광전 요소를 포함하고, 상기 적어도 하나의 광전 요소의 양 끝단들은 상기 패턴 회로의 적어도 2 개의 신호 라인들에 각각 전기적으로 연결되고;
    구동 회로 기판을 제공하고 또한 연결 패드 그룹으로 구성된 상기 구동 회로 기판의 표면 상에 상기 표면 실장 구조의 기판의 상기 제2 표면을 배치하는 단계, 상기 연결 패드 그룹은 상기 표면 실장 구조에 대응하여 배치되고 또한 적어도 2 개의 연결 패드들을 포함하고, 상기 적어도 2 개의 연결 패드들은 상기 표면 실장 구조의 적어도 2 개의 관통공들에 각각 대응하고; 및
    적어도 2 개의 전도성 부재들을 형성하기 위해 상기 표면 실장 구조의 상기 적어도 2 개의 관통공들에 전도성 물질을 배치하는 단계를 포함하고, 상기 적어도 2 개의 전도성 부재들은 상기 기판의 상기 제1 표면 및 상기 제2 표면으로 연장되고, 또한 상기 적어도 2 개의 관통공들에 배치되는 적어도 2 개의 전도성 부재들은 상기 표면 실장 구조의 적어도 2 개의 신호 라인들을 상기 구동 회로 기판의 연결 패드 그룹의 적어도 2 개의 연결 패드들에 전기적으로 연결하는,
    제조 방법.
  15. 제 14 항에 있어서, 상기 표면 실장 구조를 제공하는 단계는,
    상기 제1 표면 및 상기 제2 표면에 연결하는 상기 표면 실장 구조의 기판의 둘레를 정의하는 단계를 더 포함하고, 상기 적어도 2 개의 관통공들은 상기 기판의 둘레에 위치되지 않는, 제조 방법.
  16. 제 14 항에 있어서,
    상기 표면 실장 구조를 제공하는 단계는,
    상기 관통공들 중 하나 또는 그 이상에 대응하도록 상기 표면 실장 구조의 신호 라인들 각각을 구성하는 단계를 더 포함하고; 또한
    상기 전도성 물질을 배치하는 단계는,
    상기 관통공들에 상기 전도성 물질을 선택적으로 분사하는 단계를 더 포함하고, 상기 전도성 부재들의 갯수는 상기 관통공들의 갯수보다 적은, 제조 방법.
  17. 제 14 항에 있어서,
    상기 표면 실장 구조를 제공하는 단계는,
    상기 표면 실장 구조 내 복수의 광전 요소들을 구성하는 단계를 더 포함하고, 상기 광전 요소들 각각은 하나 또는 그 이상의 칩들을 포함하고; 또한
    상기 전도성 물질을 배치하는 단계 전 또는 후에 상기 제조 방법은,
    상기 광전 요소들 각각을 덮기 위해 상기 표면 실장 구조의 기판 상에 불연속적으로 캡슐화 층을 코팅하는 단계를 더 포함하고, 상기 캡슐화 층은 상기 적어도 2 개의 관통공들을 덮지 않는, 제조 방법.
  18. 제 14 항에 있어서,
    상기 표면 실장 구조를 제공하는 단계는,
    상기 표면 실장 구조 내 복수의 광전 요소들을 구성하는 단계를 더 포함하고, 상기 광전 요소들 각각은 하나 또는 그 이상의 칩들을 포함하고; 또한
    상기 전도성 물질을 배치하는 단계 후에 상기 제조 방법은,
    상기 광전 요소들 각각을 덮기 위해 상기 표면 실장 구조의 기판 상에 불연속적으로 캡슐화 층을 코팅하는 단계를 더 포함하는, 제조 방법.
  19. 제 14 항에 있어서,
    상기 구동 회로 기판을 제공하는 단계는,
    상기 구동 회로 기판 상에 적어도 하나의 접착 부재를 형성하는 단계를 더 포함하고, 상기 표면 실장 구조는 상기 적어도 하나의 접착 부재를 통해 상기 구동 회로 기판에 위치되고 또한 대응하여 배치되는, 제조 방법.
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