KR20210146877A - 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법 - Google Patents

산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 결정화 특성을 향상하여 소자의 신뢰성을 개선한 산화물 반도체의 제조 방법, 이를 적용한 반도체 장치 및 이의 제조 방법에 관한 것으로, 본 발명의 산화물 반도체의 제조 방법은, 기판을 200℃ 내지 300℃의 온도로 히팅하며, 상기 기판 상에 인듐-갈륨-아연(In-Ga-Zn) 산화물을 증착하는 단계 및 상기 증착된 인듐-갈륨-아연 산화물을 열처리하여, 전체 두께에서, 결정화된 산화물 반도체층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법 {Crystallization Method for Oxide Semiconductor Layer, Semiconductor Device and Method for Manufacturing the Same, Applying thereof}
본 발명은 산화물 반도체의 제조 방법에 관한 것으로 특히, 결정화 특성을 향상하여 소자의 신뢰성을 개선한 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 증가하고 있다. 이에 부응하여 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 표시 장치가 연구되어 왔으며, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
상기와 같은 표시 장치는 화소 영역마다 형성된 스위칭 소자인 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 포함한다. 박막 트랜지스터는 게이트 라인과 데이터 라인이 교차하여 정의된 화소 영역마다 형성되며, 채널 영역을 형성하는 액티브층, 게이트 절연막, 게이트 전극, 소스 전극 및 드레인 전극을 형성한다.
종래 상기 액티브층은 실리콘(silicon)으로 이루어졌는데, 충분한 전하이동도 및 안정적인 정전 특성을 위해 결정질의 실리콘이 요구되었다. 그러나, 이러한 결정화를 위해 500℃ 이상의 고온이 요구되며, 이러한 고온 공정을 견디려면 액티브 층이 형성되는 지지 기판의 제한이 있어, 플렉서블한 기판에 이용하기 힘든 문제가 있었다.
최근에는 재료적으로 투명한 산화물 반도체가 각광되어, 이를 액티브층으로 적용하려는 시도가 있었다.
또한, 산화물 반도체를 반도체 소자의 액티브층으로 적용시 상부의 소오스/드레인 전극과의 접촉 특성을 향상시키고, 표면에서의 수분 투습을 방지하기 위해, 그 표면을 결정화하고자 하는 점에 대해, 공개 번호 JP 2011-100979호에 기재되었고, 또는 산화물 반도체층을 증착 후 650 ℃ 이상의 수회의 열처리를 거쳐 상기 산화물 반도체를 결정화하는 점에 대해, 공개번호 JP2011-146697호에 제시되어 있다. 각각 전자는 산화물 반도체층의 표면만을 결정화하는 점에 언급되어 있고, 후자는 이중층으로 산화물 반도체층을 형성하여, 제 1 층의 반도체층을 결정 형성의 씨드로 이용하는 점에 대해 언급하고 있다.
그런데, 상술한 산화물 반도체의 결정 방법에는, 위에 언급된 실리콘 결정화 방법 적용시의 열처리 온도인 500℃ 이상의 고온이 요구되어, 결정화 과정에서 열에 취약한 지지 기판이 안정하게 유지되기 힘들고, 또한, 결과적으로 대면적을 지향하는 표시 장치에 이용하기 힘들다는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 결정화 특성을 향상하여 소자의 신뢰성을 개선한 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 산화물 반도체층의 결정화 방법은, 기판을 200℃ 내지 300℃의 온도로 히팅하며, 상기 기판 상에 인듐-갈륨-아연(In-Ga-Zn) 산화물을 증착하는 단계 및 상기 증착된 인듐-갈륨-아연 산화물을 열처리하여, 전체 두께에서, 결정화된 산화물 반도체층을 형성하는 단계를 포함하며, 증착 단계에서부터 열을 가해 저온으로 산화물 반도체층의 결정화를 가능하게 한다.
또한, 증착시 타겟의 인듐-갈륨-아연의 조성을 1:1:1.10~1.25로 하여, 증착 및 열처리 과정에서 발생되는 아연 소실을 보상하여, 결정화로 얻어지는 반도체층의 성분을 InGaZnO4 으로 할 수 있다. 즉, 결정화되어 완성된 최종 반도체층에서, 인듐-갈륨-아연을 거의 같은 조성비로 할 수 있다. 대략적으로, 아연은 인듐 대비 1:0.9 내지 1.1이 될 수 있다.
그리고, 상술한 결정화 방법을 적용한 본 발명의 반도체 장치의 제조 방법은, 결정화 전 기판 상에, 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 단계를 추가하고, 결정화 후 패터닝된 액티브층의 양측에 각각 접하는 소오스 전극과 드레인 전극을 형성하는 단계를 포함하여 이루어질 수 있다.
상기와 같은 본 발명의 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법은, 다음과 같은 효과가 있다.
투명 반도체의 타겟인 인듐-갈륨-아연 산화물에서, 상대적으로 아연의 원자 % 비를 인듐이나 갈륨 대비 높게 하여, 저온 공정에서 발생할 수 있는 아연 소실에 대비하여 아연을 충분히 공급하여 결정화되어 안정적인 산화물 반도체층을 얻을 수 있다. 이에 대비하여 기지의 결정화 방법은 생성하고자 하는 산화물 반도체층의 조성비와 동일한 조성비로 타겟을 공급하는 것으로, 저온 공정에서 충분히 결정화가 일어나지 않아, 기대하는 결정화 효과를 얻을 수 없었다.
따라서, 350℃ 미만의 저온 결정화를 가능하게 하여, 이러한 결정화 방법을 적용한 산화물 반도체층의 이용하여 반도체 장치를 구비하는 경우, 비정질 산화물 반도체층을 이용하는 구조 대비 바이어스 스트레스에 대해 안정적으로 반도체 장치가 구동하여, 소자의 신뢰성을 확보할 수 있다.
또한, 결정화 방법에 있어, 증착 과정에서부터 기판을 히팅하며, 증착이 이루어져, 기지의 방법에서, 결정화를 위한 열처리가 증착 이후에 이루어진 점에 대비하여, 증착 초기부터 산화물 반도체층의 두께 방향으로 결정성을 잡을 수 있고, 결정립의 안정적인 배열을 전체 두께에서 얻을 수 있다.
도 1은 본 발명의 산화물 반도체층의 결정화 방법을 나타낸 공정 순서도
도 2a 내지 도 2b는 본 발명의 산화물 반도체층의 결정화 방법을 나타낸 공정 단면도
도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 결정화 방법을 적용시, 열처리 온도를 달리하여 형성한 산화물 반도체층의 TEM 사진
도 4a 및 도 4b는 In2Ga2ZnO7 의 격자 구조 및 이의 산화물 반도체층의 표면만 결정화하였을 때의 TEM 사진
도 5는 산화물 반도체의 증착시 인듐, 갈륨, 아연의 타겟을 1:1:1로 하였을 때, 열처리 진행 후 산화물 반도체층의 TEM 사진
도 6a 내지 도 6c는 본 발명의 산화물 반도체층에 포함된 IGZO 성분의 격자 구조와, 이의 TEM 사진 및 이의 확대 사진
도 7은 본 발명의 산화물 반도체층의 결정화 방법을 적용시, 인듐과 갈륨을 동일한 원자 %비로 하고, 인듐과 아연의 원자 % 비를 1:1, 1:1, 1:15, 1.2로 하였을 때, 결정화 완료된 액티브층의 성분비를 분석한 그래프
도 8은 본 발명의 반도체 장치의 제조 방법을 나타낸 공정 순서도
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 반도체 제조 방법을 나타낸 공정 단면도
도 10a 내지 도 10c는 본 발명의 제 2 실시예에 따른 반도체 제조 방법을 나타낸 공정 단면도
도 11a 및 도 11b는 비정질 산화물 반도체와 결정질 산화물 반도체에 대해 각각 시간 변화에 따른 delta Vth 를 나타낸 그래프
이하, 첨부된 도면을 참조하여 본 발명의 산화물 반도체층의 결정화 방법, 이를 적용한 반도체 장치 및 이의 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 산화물 반도체층의 결정화 방법을 나타낸 공정 순서도이며, 도 2a 내지 도 2b는 본 발명의 산화물 반도체층의 결정화 방법을 나타낸 공정 단면도이다.
본 발명의 산화물 반도체층의 결정화 방법은 다음의 순서로 이루어진다.
먼저, 도 1 및 도 2a와 같이, 기판(100)을 히터기(120) 상에 장착하여, 200℃ 내지 300℃의 온도로 히팅하며, 상기 기판(100) 상에 인듐-갈륨-아연(In-Ga-Zn) 산화물(110)을 증착한다(10S).
여기서, 상기 인듐-갈륨-아연 산화물을 증착은 DC 스퍼터링(sputtering)의 방법으로 이루어진다 예를 들어, 챔버(미도시) 내에, 히터기(120) 상에 기판(100)을 장착하고, 인듐-갈륨-아연(In-Ga-Zn)의 원자 %(atomic %) 비가, 1: 1: 1.10~1.25인 타겟(target)(210)이 덮여있는 플레이트(200)와 기판(100)을 서로 이격 평행하게 위치시킨 후, 분위기 가스로 아르곤(Ar)을 이용하여, 상기 플레이트(200) 측을 음의 고전압으로, 상기 기판(100)측을 접지시켜, 그 사이에 DC 조건이 인가되게 하면, 플레이트(200)와 기판(100) 사이에 플라즈마가 발생한다. 발생된 플라즈마에 의해 전자들이 가속되어, 아르곤을 양이온(Ar+)화 하며, 생성된 아르곤 양이온이 가속되어 상기 타겟(210)의 원자들과 충돌되는데, 이 충격으로, 타겟(210)으로부터 원자들이 방출되어 기판(100) 상에 증착된다.
여기서, 상기 타겟(210)은 산소가 포함된 산화물일 수 있으며, 상기 DC 스퍼터링 과정에 상기 챔버에 산소는 더 공급될 수 있다.
그리고, 상기 타겟(210)의 성분 중 상대적으로 인듐, 갈륨 대비 아연의 성분을 더 많이 포함시키는 것은, 동량의 원자 % 비로 인듐, 갈륨, 아연을 갖는 타겟으로 스퍼터링하였을 때, 스퍼터링 과정에서, 모두 기판 상에 타겟의 성분이 기판 상에 도달하지 못하고, 일부 아연의 손실이 있기 때문에, 이를 보상하기 위함이다.
한편, 상기 인듐-갈륨-아연 산화물을 증착하는 단계는 2분 내지 5분간 이루어지며, 이 과정에서, 상기 히터기(120)를 통해 기판(100) 상에 열이 공급되어, 증착 과정에 열이 함께 인가된다. 상기 산화물(110)의 증착 시간은, 형성하고자 하는 산화물의 두께 및 스퍼터링 속도에 따라 달라질 수 있으며, 대략 그 두께를 30nm 내지 70nm의 수준의 두께를 형성하는 것에 맞춰 정해질 수 있다.
이에 따라, 상기 산화물(110)의 증착 과정에서, 챔버 내의 사용 압력(working pressure)은 1.0mTorr~10mTorr의 낮은 압력 조건으로 한다.
이어, 도 2b와 같이, 상기 증착된 인듐-갈륨-아연 산화물을 제 1 열처리하여, 전체 두께에서, 결정화된 산화물 반도체층(110a)을 형성한다.
상기 제 1 열처리의 온도는, 상기 산화물(110)의 증착시의 기판(100) 히팅 온도와 유사한 200℃ 내지 350℃이다. 상기 제 1 열처리의 온도와 상기 기판(100)의 히팅 온도는 동일할 필요는 없으며, 상기 제 1 열처리는, 증착된 산화물(110)을 스퍼터링 챔버로부터 꺼내어 오븐에 반입하거나 혹은 빠른 열처리가 가능한 레이저 장비를 이용하여 이루어질 수도 있다.
상기 제 1 열처리는 10분 내지 1시간 동안 이루어지며, 상기 산화물 증착시의 기판(100)의 히팅과, 제 1 열처리를 통해, 산화물의 두께 방향으로 결정성을 갖게 되어, 결정화된 반도체층(110a)으로 형성된다.
그리고, 상기 기판(100)의 히팅과 제 1 열처리 공정은 모두 300℃ 이하의 조건으로 진행하여도, 결정화는 반도체층(110a)의 두께 방향에서 균일하게 이루어질 수 있다.
한편, 상기 제 1 열처리 후에, 상기 반도체층(110a) 상에 절연막층 또는 금속막을 형성시 또는 그 직후에, 열처리 공정이 더 가해질 수 있다.
그러나, 본 발명의 반도체층(110a)의 결정화에 크게 기여하고 결정의 방향을 반도체층(110a)의 두께 방향으로 정하는 것은, 산화물 증착시 기판(100)의 히팅과 제 1 열처리 공정이다.
도 3a 내지 도 3c는 본 발명의 산화물 반도체층의 결정화 방법을 적용시, 열처리 온도를 달리하여 형성한 산화물 반도체층의 TEM이다.
상술한 본 발명의 산화물 반도체층의 결정화 방법을 적용시 각각 제 1 열처리시의 온도 조건만 달리하였을 때, 결정 상태를 TEM을 통해 살펴본다.
도 3a은 제 1 열처리를 300℃로 하였을 때이고, 도 3b는 제 1 열처리를 250℃로 하였을 때, 도 3c는 제 1 열처리를 200℃로 하였을 때의 TEM(Transmission Electron Microscope)으로 찍은 사진이다. 각각 제 1 열처리 시간은 1시간으로 동일하였다. 각 TEM 관찰시, 결정화된 막은 치밀하여, 두께 방향으로 배열된 것을 알 수 있으며, 각각의 회절 패턴을 확대하여 관찰하여 보면, 중심을 둘러싼 육각형의 각 꼭지점에 밝은 원자가 동일 간격으로 배치되어 있음을 알 수 있다. 여기서, 상기 관찰되는 밝은 원자는 상대적으로 산화물 성분 중 원자량이 큰 인듐이며, 위의 실험을 통해, 상기 인듐의 규칙 배열이 상술한 산화물 반도체층의 결정화 방법에서 얻을 수 있음을 알 수 있다.
상술한 본 발명의 산화물 반도체층의 결정화 방법과 비교되는 방식으로 제조된 산화물 반도체층의 구조를 살펴본다.
도 4a 및 도 4b는 In2Ga2ZnO7 의 격자 구조 및 이의 산화물 반도체층의 표면만 결정화하였을 때의 TEM 사진이다.
예를 들어, IGZO 산화물의 타겟에서, 인듐:갈륨:아연의 원자 % 비를 1:1:0.5로 하였을 때 제조되는 산화물 반도체층은 In2Ga2ZnO7이다. 공개 번호 JP 2011-100979호에 개시된 산화물 반도체층의 결정화는 산화물 반도체를 증착 후에 수회의 열처리가 요구되며, 그 요구되는 열처리 온도조건도 500℃ 이상이다.
한편, In2Ga2ZnO7의 격자 구조를 도 4a를 통해 살펴보면, InO 층 사이에 일층 또는 이층의 GaO 또는 ZnO 이 반복됨을 알 수 있다. 격자 구조에서, Ga, Zn은 그 원자량이 유사하여, 회절 등의 광학 실험에서 유사하게 나타나, 도시된 격자 구조에서는 동일하게 표시하였다.
이 경우, 상술한 타겟의 인듐:갈륨:아연의 원자 % 비를 1:1:0.5로 유지시, 고온의 결정화 조건으로도 결정질은 도 4b와 같이, 산화물 반도체층의 표면의 극히 일부 약 2.1nm~3.8nm의 두께에서 생성됨을 알 수 있다.
즉, 본 발명의 산화물 반도체층의 결정화 방법과 비교하여, InO 층 사이에 GaO 또는 ZnO의 성분이 일층 또는 이층으로 배치되는 바와 같이, 일치된 규칙성이 없어, 결정질이 전 두께에서 이루어지기 힘든 것으로 사료되며, 또한, 결정화에 500℃ 이상의 고온이 요구되어, In2Ga2ZnO7의 결정화 반도체층 형성은, 기판의 부담이 큰 점을 살펴볼 수 있었다.
도 5는 산화물 반도체의 증착시 인듐, 갈륨, 아연의 타겟을 1:1:1로 하였을 때, 열처리 진행 후 산화물 반도체층의 TEM 사진이다.
한편, 알려진 산화물 반도체층의 단순히 저온 결정화 방식이 용이하게 결함될 수 있음이 지적될 수 있으나, 본 발명의 발명자들은 형성하고자 하는 InGaZnO4 성분의 액티브층 형성을 위해, 인듐, 갈륨, 아연의 원자 % 비를 1:1:1로 하여 타겟으로 공급시 도 5와 같이, 상술한 저온 공정으로는 결정이 불가능함을 확인하였다.
보다 자세히 설명하면, 스퍼터링 장비 내에 IGZO 산화물의 타겟 성분에 있어서, 인듐-갈륨-아연의 원자 % 비를 1:1:1로 하고, 스퍼터링 증착시의 조건을 300℃로 하고, 이후 스퍼터링 완료 후, 다시 오븐에 300℃의 열처리를 진행시 도 5와 같이, 인듐의 배열이 랜덤하게 나타나(TEM으로 찍은 사진에서 가장 밝게 관찰되는 파티클), 이중의 열처리를 진행하여도 결정화되지 못함을 확인하였다.
또한, 상기 오븐에서의 열처리를 450℃로 상승시켜 1시간 진행하여도, 동일한 결과로, 인듐의 배열이 랜덤하게 유지되어, 역시 결정화되지 못함을 확인하였다.
한편, 이러한 TEM 사진에서 하부의 위치한 전자 회절 사진을 보면, 중심을 제외하여, 흐릿하게 관찰되는 것으로, 이 역시 열처리 후에도 결정성이 나타나지 못함을 확인할 수 있었다.
즉, 본 발명의 산화물 반도체층의 결정화 방법은, 단지 온도를 350℃ 미만으로 낮추는데만 특징이 있는 것이 아니라, 이 저온 공정에서 발생하는 타겟으로부터의 아연 소실이 있음을 감안하여, 상대적으로 형성하고자 하는 In-Ga-Zn의 성분비에서, 상대적으로 아연을 보다 과량으로 공급하여, 최종 결정화된 반도체층의 전체 두께 방향에서의 고른 결정화 특성을 얻게 하는 데 특징이 있다.
또한, 종래 산화물 반도체층에서, In2Ga2ZnO7이나 InGaZnO4 의 산화물 반도체층 형성시 결정화 방법에서, 500℃ 이상의 열처리가 이용된 것은 단지 임의적으로 정해진 것이 아니라, 각각 타겟의 IGZO 성분과 형성하고자 하는 반도체층의 In:Ga:Zn를 같은 조성비로 고려하였기 때문에, 저온 공정으로 충분히 결정화를 얻을 수 없었음을 이해할 수 있다. 즉, 단지 종래 산화물 반도체층의 알려진 결정화 방법에서는 저온 공정에서 발생할 수 있는 스퍼터링 혹은 열처리 과정에서 상대적인 아연 소실이 전혀 고려되지 않았다.
이하, 본 발명의 결정화된 산화물 반도체층의 구조를 살펴본다.
도 6a 내지 도 6c는 본 발명의 산화물 반도체층에 포함된 IGZO 성분의 격자 구조와, 이의 TEM 사진 및 이의 확대 사진이다.
도 6a은 결정화된 산화물 반도체층의 IGZO 격자 구조를 나타낸 것으로, InO 층 사이에 ZnO층 또는 GaO층이 2층 규칙적으로 분포되어 있음을 알 수 있으며, [0001] 방향 (c축 방향-반도체층의 두께 방향)으로 성장이 균일하게 일어남을 알 수 있다.
한편, 도 6b 및 도 6c는 앞서 도 3a 내지 도 3c에서 설명한 TEM 사진 및 전자 회절 사진과 같은 것으로, 도 6c의 확대된 전자 회절 사진을 보면, 인듐의 규칙적 배열이 보다 자세히 관측된다.
도 7은 본 발명의 산화물 반도체층의 결정화 방법을 적용시, 인듐과 갈륨을 동일한 원자 %비로 하고, 인듐과 아연의 원자 % 비를 1:1, 1:1, 1:15, 1.2로 하였을 때, 결정화 완료된 액티브층의 성분비를 분석한 그래프이다.
도 7은 4개의 실험예를 나타낸 것으로, 각각 산화물 반도체의 증착의 타겟 산화물의 원자 % 비를, 인듐과, 갈륨은 1:1로 동일하게 하고, 인듐 대 아연을 4개의 실험예로 달리하여, 최종 열처리 후의 성분비를 나타낸 것이다.
4개의 실험예를 좌측에서부터, 인듐 대 아연의 비를 1:X로 할 때, 차례로 1:1, 1:1, 1:1.15, 1:20으로 하였다.
여기서, 인듐 대 아연의 비를 동일하게 한 앞의 2개의 실험예에서, 최종 열처리 후의 성분비가 상이한 이유는 실험 상의 작은 편차로 보인다.
각각의 실험에서, 최종 열처리 후 하부에서부터, 인듐, 갈륨, 아연의 성분비가 나타나 있다.
즉, 도시된 그래프에서, 인듐과 아연의 비를 1:1로 하였을 때, 증착시 공급되는 타겟 산화물에서 동량이었던 인듐-갈륨-아연 중 상대적으로 아연이 0.8의 비율로 떨어져 소실이 있음을 확인하였다.
이에 비해, 아연의 성분비를 상대적으로 인듐 대비 1.15 또는 1.2배로 높였을 때, 최종 산화물 반도체층에서, 인듐과 거의 동량으로 관찰됨을 알 수 있었다.
이하, 도면을 참조하여, 본 발명의 반도체 장치의 제조 방법에 대해 설명한다.
* 제 1 실시예 *
도 8은 본 발명의 반도체 장치의 제조 방법을 나타낸 공정 순서도이다. 도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 반도체 제조 방법을 나타낸 공정 단면도이다.
먼저, 도 8 및 도 9a와 같이, 기판(100) 상에, 소정 영역에 게이트 전극(103)을 형성한다(100S).
이어, 상기 게이트 전극(103)을 덮도록 상기 기판(100) 상에 게이트 절연막(105)을 형성한다 (110S).
이어, 상술한 도 2a와 같이, 상기 기판(100)을 200℃ 내지 300℃의 온도로 히팅하며, 도 9a와 같이, 상기 게이트 절연막(105) 상에, 인듐-갈륨-아연(In-Ga-Zn) 산화물을 증착한다 (120S). 이 경우, 증착시, 인듐-갈륨-아연(In-Ga-Zn)의 원자 %(atomic %) 비는, 1: 1: 1.10~1.25인 것으로, 그 이유는 상술한 바와 같다.
이어, 도 2b와 같이, 상기 증착된 인듐-갈륨-아연 산화물을 제 1 열처리하여, 전체 두께에서, 결정화된 산화물 반도체층(110a)을 형성한다 (130S).
여기서, 상기 산화물 반도체층(110a)의 결정화는 도 1 내지 도 2b에서 설명한 결정화 방법을 이용하는 것이며, 기판의 히팅 및 상기 제 1 열처리에서, 상기 인듐 및 갈륨보다 과량의 아연은 소실되어, 도 9a 이후, 결정화된 산화물 반도체층의 아연은 인듐 및 갈륨과 대등한 원자 % 비로 남아있게 된다. 즉, 상술한 결정화 과정을 거친 후에는 안정적인 InGaZnO4 의 구조를 균일한 결정질로 얻게 된다.
이어, 도 9b와 같이, 상기 산화물 반도체층(110a)을 덮는 금속층을 증착한 후, 상기 금속층 및 산화물 반도체층(110a)을 함께 식각하여, 상기 게이트 전극(103)과 중첩하는 액티브층(110b)을 형성한다.
이 경우, 식각은 상기 금속층 상부에 포토 레지스트(미도시)를 도포하고, 이를 노광 및 현상하여 패턴화된 포토 레지스트 패턴을 통해 이루어질 수 있는데, 이 때, 상기 포토 레지스트 패턴은 상기 게이트 전극 상부의 일부는 제 1 두께, 나머지 소오스 전극(121a)과 드레인 전극(121b) 형성 부위는 제 1 두께보다 두껍게 제 2 두께 남겨둔 형상일 수 있다. 따라서, 상기 포토 레지스트 패턴으로, 일차로 노출된 부위에서, 금속층 및 산화물 반도체층(110a)을 식각하여, 결정화된 산화물 반도체층을 일정 폭으로 액티브층(110b)으로 형성한다. 이어, 제 1 두께를 제거할 정도로 상기 포토 레지스트 패턴을 애슁하여, 상기 게이트 전극 상부의 일부의 금속층을 노출시켜, 이 부위의 금속층을 식각하여, 이격된 소오스 전극(121a)과 드레인 전극(121b)의 형성을 완료한다. 여기서, 이격된 상기 소오스 전극(121a)과 드레인 전극(121b) 사이의 상기 액티브층(110b)의 일부는 금속층의 식각 과정에서 표면 일부 오버에치된다.
한편, 상술한 반도체 장치를 표시 장치에 이용시에는, 화소별로 반도체 장치와 연결되는 화소 전극이 구비된다.
도 9c 및 도 9d는 도 9b 공정 이후에 진행되는 화소 전극 형성 방법에 대해 나타낸 것이다.
도 9c와 같이, 상기 소오스 전극(121a) 및 드레인 전극(121b)을 포함한 게이트 절연막(105) 상에 보호막(135)을 형성하고, 이를 선택적으로 제거하여, 드레인 전극(121b)의 일부를 노출하는 콘택홀(135a)을 형성한다.
도 9d와 같이, 상기 콘택홀(135a)을 통해 상기 드레인 전극(121b)과 연결되는 화소 전극(140)을 형성한다.
* 제 2 실시예*
제 1 실시예에서 설명한 바와 같이, 결정화된 산화물 반도체층(110a)을 형성한 후, 이어, 도 10a와 같이, 상기 게이트 전극(103)과 거의 중첩하며, 상기 결정화된 산화물 반도체층 상에 에치 스토퍼(155)를 형성한다.
이어, 상기 에치 스토퍼(155)를 포함한 결정화된 산화물 반도체층(110a) 상에 금속층을 증착하고, 이를 선택적으로 제거하여, 게이트 전극(103)의 상부 일부에 대응된 부위에 금속층을 제거하고, 게이트 전극(103)과 그 주변주를 제외한 나머지 부분의 금속층을 제거하여 소오스 전극(121a)과 드레인 전극(121b)을 형성한다.
이 경우, 상기 금속층이 제거 부위에서 상기 산화물 반도체층이 함께 제거되어 액티브층(110b)을 형성한다. 이 때, 게이트 전극 상부의 소오스 전극(121a) 및드레인 전극(121b) 사이의 영역에 대응하여서는 에치 스토퍼층(155)이 있어, 이 부위에서 그 하부에 액티브층(110b) 제거되지 않고 남아있다.
이어, 도 10b 및 도 10c에서, 콘택홀(135a)을 포함하는 보호막(135)의 형성과, 상기 콘택홀(135a)을 통해 드레인 전극(121b)과 접속하는 화소 전극(140)의 형상은 앞서 제 1 실시예에서 설명한 바와 같다.
도 11a 및 도 11b는 비정질 산화물 반도체와 결정질 산화물 반도체에 대해 각각 시간 변화에 따른 delta Vth 를 나타낸 그래프이다.
도 11a 및 도 11b는 반도체 장치에 있어서, 각각 비정질 산화물 반도체를 사용시와 결정질 산화물 반도체를 사용시, 시간 변화에 따른 delta Vth를 나타낸 것으로, PBTS(Positive Bias Temperature Stress)를 나타낸 것이다.
도 11a의 비정질 산화물 반도체 이용시보다 도 11b의 결정질 산화물 반도체층 이용시 delta Vth 값이 시간 변화에 따라 Vth 쉬프트 증가 속도가 완만해져 마치 Vth 쉬프트 정도가 포화되는 것처럼 거동함을 나타낸다. 이는 결정질 산화물 반도체층을 액티브층을 반도체 장치에 적용시 소자의 신뢰성 확보에 유리함을 나타내는 것이다.
또한, 상술한 반도체 장치의 제조 방법으로 형성된 반도체 장치는, 도 9b 및 도 10a를 통해 설명할 수 있다.
즉, 도 9b와 같이, 기판(100) 상의 소정 부위에 위치하는 게이트 전극(103)과, 상기 게이트 전극(103)을 덮으며, 기판(100) 상에 형성된 게이트 절연막(105)과, 상기 게이트 절연막(105) 상에 형성된 상술한 도 1 내지 도 2b의 방법으로 증착 및 결정화되어, 도 6a의 격자구조를 가지며, 패터닝된 액티브층(110b)과, 상기 액티브층(110b) 상의 양측에 각각 접한 소오스 전극(121a) 및 드레인 전극(121b)을 포함하여 이루어진다.
그리고, 상술한 반도체 장치는, 표시 장치에 이용시 상기 반도체 장치를 각 화소 배치시키고, 화소를 구분하며 서로 교차하는 게이트 라인 및 데이터 라인을 더 구비하고, 상기 게이트 전극을 각 게이트 라인과 일체형으로 형성하고,상기 소오스 전극을 상기 데이터 라인에서 돌출시켜 형성하여, 게이트 라인 및 데이터 라인의 선택적 신호 인가로 각 화소를 구동할 수 있다.
물론, 상술한 제 2 실시예의 도 10a와 같이, 상기 액티브층(110b)의 채널을 보호하기 위해 에치 스토퍼(155)가 소오스/드레인 전극(121a, 121b) 형성 전에 더 형성될 수도 있다.
여기서, 본 발명의 액티브층(110b)는 결정화시 타겟의 인듐-갈륨-아연의 조성비를 상대적으로 아연이 많게 하여, 증착 및 결정화 과정에서 발생할 수 있는 아연 소실을 보상하여, 결과적으로 최종 액티브층(110b)에 남아있는 산화물 반도체층의 성분이 InGaZnO4 성분으로, 인듐, 갈륨, 아연의 원자 % 비가 거의 1:1:1에 준하게 하였다. 이 경우, 남아있는 아연의 함량은 증착 및 결정화의 시간, 산소 분압, 사용 압력(working pressure) 등에 따라 달라질 수 있지만, 대략 인듐 대비 0.9 배 내지 1.1배 사이로 남아있다.
이와 같이, 결정화가 적용된 액티브층(110b)은 아연의 충분한 공급으로, 증착 및 열처리 과정에서 손실될 수 있는 보상하여, 저온 공정으로도 충분히 결정화가 가능하게 되며, 이로써, 비정질 산화물 반도체 구조 대비, 반도체 장치의 액티브층에 이용시 내부 결함 밀도 감소로 인해 전자 이동도가 좋아지고, 또한, Vth 쉬프트 정도가 시간 변화에 거의 포화하는 경향을 보여 소자의 신뢰성이 현저히 향상될 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 산화물 반도체층
110a: 결정화된 산화물 반도체층 110b: 액티브층
120: 히터기 103: 게이트 전극
105: 게이트 절연막 121a: 소오스 전극
121b: 드레인 전극 135: 보호막
135a: 콘택홀 140: 화소 전극
200: 플레이트 210: 타겟

Claims (18)

  1. 기판을 200℃ 내지 300℃의 온도로 히팅하며, 상기 기판 상에, 아연의 원자 비가 인듐 및 갈륨 각각의 원자 비보다 많은 인듐-갈륨-아연(In-Ga-Zn) 산화물을 증착하는 단계; 및
    상기 증착된 인듐-갈륨-아연 산화물을 열처리하여, 전체 두께에서, 결정화된 산화물 반도체층을 형성하는 단계를 포함하며,
    상기 인듐-갈륨-아연 산화물을 증착하는 단계에서, 인듐-갈륨-아연(In-Ga-Zn)의 원자 %(atomic %) 비는, 1: 1: 1.10~1.25인 것을 특징으로 하는 산화물 반도체층의 결정화 방법.
  2. 제 1항에 있어서,
    상기 인듐-갈륨-아연 산화물을 증착하는 단계는 2분 내지 5분간 이루어지는 것을 특징으로 하는 산화물 반도체층의 결정화 방법.
  3. 제 1항에 있어서,
    상기 인듐-갈륨-아연 산화물의 증착은 DC 스퍼터링하여 이루어지는 것을 특징으로 하는 산화물 반도체층의 결정화 방법.
  4. 제 1항에 있어서,
    상기 열처리의 온도는, 200℃ 내지 350℃인 것을 특징으로 하는 산화물 반도체층의 결정화 방법.
  5. 제 1항에 있어서,
    상기 열처리는 10분 내지 1시간 동안 이루어지는 것을 특징으로 하는 산화물 반도체층의 결정화 방법.
  6. 제 1항에 따른 방법으로 결정화된 InGaZnO4 성분의 액티브층;
    상기 액티브층 하부에 위치한 게이트 절연막;
    상기 게이트 절연막 하부에 상기 액티브층과 중첩하는 게이트 전극; 및
    상기 액티브층 상의 양측에 각각 접한 소오스 전극 및 드레인 전극을 포함하여 이루어진 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 소오스 전극과 드레인 전극은 서로 이격되며, 상기 이격된 소오스 전극 및 드레인 전극 사이에 상기 액티브층과 접한 에치 스토퍼를 더 포함한 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서,
    상기 액티브층은 상부에서 하부까지 복수개의 InO 층을 포함하고, 인접한 InO 층들 사이에 이중층 구조가 규칙적으로 구비되고,
    상기 이중층 구조는 2개의 금속 산화막이 적층되고, 각 2개의 금속 산화막은 아연 또는 갈륨이 산소와 결합된 것인 반도체 장치.
  9. 제 8항에 있어서,
    상기 이중층 구조의 2개의 금속 산화막은 인접한 InO층과 결합된 반도체 장치.
  10. 제 6항에 있어서,
    상기 기판은 플렉서블한 반도체 장치.
  11. 제 6항에 있어서,
    상기 액티브층은 두께 방향으로 전체 결정화된 반도체 장치.
  12. 제 11항에 있어서,
    상기 액티브층의 하부는 결정화되어 상기 액티브층의 하부의 결정은 상기 게이트 절연막의 표면과 접한 반도체 장치.
  13. 제 6항에 있어서,
    상기 액티브층의 아연의 원자 비는 상기 인듐 및 갈륨의 각각의 원자 비보다 높은 반도체 장치.
  14. 제 6항에 있어서,
    상기 액티브층의 아연의 원자 비는 상기 인듐의 원자 비의 1.03배 내지 1.07배인 반도체 장치.
  15. 제 6항에 있어서,
    상기 액티브층의 두께는 30nm 내지 70nm인 반도체 장치.
  16. 기판을 200℃ 내지 300℃의 온도로 히팅하며, 상기 기판 상에, 아연의 원자 비가 인듐 및 갈륨 각각의 원자 비보다 많은 인듐-갈륨-아연(In-Ga-Zn) 산화물을 증착하는 제 1 단계 및 상기 증착된 인듐-갈륨-아연 산화물을 열처리하여, 전체 두께에서, 결정화된 산화물 반도체층을 형성하는 제 2 단계를 포함하며, 결정화된 InGaZnO4 성분의 액티브층;
    상기 액티브층 하부에 위치한 게이트 절연막;
    상기 게이트 절연막 하부에 상기 액티브층과 중첩하는 게이트 전극; 및
    상기 액티브층 상의 양측에 각각 접한 소오스 전극 및 드레인 전극을 포함하여 이루어지며,
    상기 제 1 단계에서의 기판 상에 증착되는 인듐-갈륨-아연(In-Ga-Zn) 산화물에 비해 상기 제 2 단계에서 열처리에 의해 결정화된 InGaZnO4 성분의 액티브층은, 아연의 함량이 적고,
    상기 액티브층에서 인듐-갈륨-아연(In-Ga-Zn)의 원자 %(atomic %) 비는, 1: 1: 0.9 내지 1.1인 것을 특징으로 하는 반도체 장치.
  17. 기판 상에, 게이트 전극을 형성하는 제 1 단계;
    상기 게이트 전극을 덮도록 상기 기판 상에 게이트 절연막을 형성하는 제 2 단계;
    상기 기판을 200℃ 내지 300℃의 온도로 히팅하며, 상기 게이트 절연막 상에, 아연의 원자 비가 인듐 및 갈륨 각각의 원자 비보다 많은 인듐-갈륨-아연(In-Ga-Zn) 산화물을 증착하는 제 3 단계;
    상기 증착된 인듐-갈륨-아연 산화물을 열처리하여, 전체 두께에서, 결정화된 액티브층을 형성하는 제 4 단계; 및
    상기 액티브층의 양측에 각각 접하는 소오스 전극과 드레인 전극을 형성하는 제 5 단계를 포함하여 이루어지며,
    상기 제 3 단계에서, 인듐-갈륨-아연(In-Ga-Zn)의 원자 %(atomic %) 비는, 1: 1: 1.10~1.25인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 17항에 있어서,
    상기 제 4 단계와 제 5 단계의 사이에, 상기 게이트 전극과 중첩하는 위치에, 에치 스토퍼층을 형성하는 제 6단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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KR20170126398A (ko) * 2016-05-09 2017-11-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 갖는 표시 장치
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CN109378271B (zh) * 2018-10-22 2021-01-26 京东方科技集团股份有限公司 图案化的金属膜层、薄膜晶体管、显示基板的制备方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146697A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012049208A (ja) * 2010-08-25 2012-03-08 Fujifilm Corp 酸化物半導体薄膜、薄膜トランジスタおよび薄膜トランジスタを備えた装置
JP2012084853A (ja) * 2010-09-13 2012-04-26 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012256033A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2014007388A (ja) * 2012-05-10 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100127579A1 (en) * 2004-08-20 2010-05-27 Dumitru Bojiuc Magnetically levitated transport system
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
DE102007058842A1 (de) * 2007-12-05 2009-06-10 Grünenthal GmbH Arzneimittel
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
CN102484139B (zh) 2009-10-08 2016-07-06 株式会社半导体能源研究所 氧化物半导体层及半导体装置
KR101883802B1 (ko) * 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101925159B1 (ko) * 2010-08-06 2018-12-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8536571B2 (en) * 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8901556B2 (en) * 2012-04-06 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Insulating film, method for manufacturing semiconductor device, and semiconductor device
US8860022B2 (en) * 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US9035301B2 (en) * 2013-06-19 2015-05-19 Semiconductor Energy Laboratory Co., Ltd. Imaging device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146697A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012049208A (ja) * 2010-08-25 2012-03-08 Fujifilm Corp 酸化物半導体薄膜、薄膜トランジスタおよび薄膜トランジスタを備えた装置
JP2012084853A (ja) * 2010-09-13 2012-04-26 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012256033A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2014007388A (ja) * 2012-05-10 2014-01-16 Semiconductor Energy Lab Co Ltd 半導体装置

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