KR20210143983A - 표시 장치 - Google Patents

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KR20210143983A
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gate
display area
lines
gate driver
scan
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KR1020200060556A
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박용성
김현우
노대현
이승빈
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판을 포함한다. 기판은 일 변에 내측으로 인입된 트렌치부를 구비하며, 제1 표시 영역, 상기 제1 표시 영역의 제1 측으로부터 돌출되어 상기 트렌치부를 사이에 두고 배치되는 제2 표시 영역 및 제3 표시 영역을 포함하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함한다. 제1 게이트 라인들은 제1 표시 영역에 제공되고 제1 화소들에 연결된다. 제2 게이트 라인들은 제2 표시 영역에 제공되고 제2 화소들에 연결된다. 제3 게이트 라인들은 제3 표시 영역에 제공되고 제3 화소들에 연결된다. 제1 게이트 구동부는 제1 게이트 라인들에 제1 게이트 신호를 순차적으로 제공한다. 제2 게이트 구동부는 제2 게이트 라인들에 제2 게이트 신호를 순차적으로 제공한다. 제3 게이트 구동부는 제3 게이트 라인들에 제3 게이트 신호를 순차적으로 제공한다. 제3 게이트 구동부는 제1 표시 영역 및 제2 표시 영역 사이의 주변 영역에 제공된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 화소들이 위치하는 표시 영역과 화소들이 위치하지 않는 비표시 영역으로 구분될 수 있다. 표시 장치는 표시 영역이 넓을수록 더 큰 영상을 표시할 수 있고, 심미성이 향상될 수 있다. 따라서, 비표시 영역을 감소시킨 네로우 베젤(narrow bezel) 디자인 또는 비표시 영역을 제거한 베젤리스(bezel-less) 디자인이 각광받고 있다.
화소들을 제어하기 위한 구동부들과, 위치 별 로드 차이(load difference)에 따른 신호의 RC 딜레이 차이(RC delay difference)를 극복하기 위한 로드 매칭 커패시터(load matching capacitor)는 비표시 영역에 실장되는데, 비표시 영역의 감소에 따라 구동부들과 로드 매칭 커패시터를 실장하는데 어려움이 발생한다.
본 발명은, 로드 매칭 커패시터의 실장 공간을 충분히 확보할 수 있는 표시 장치를 제공하는 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 일 변에 내측으로 인입된 트렌치부를 구비하며, 제1 표시 영역, 상기 제1 표시 영역의 제1 측으로부터 돌출되어 상기 트렌치부를 사이에 두고 배치되는 제2 표시 영역 및 제3 표시 영역을 포함하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함하는 기판; 상기 제1 표시 영역에 제공되는 제1 화소들; 상기 제2 표시 영역에 제공되는 제2 화소들; 상기 제3 표시 영역에 제공되는 제3 화소들; 상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제1 게이트 라인들; 상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제2 게이트 라인들; 상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제3 게이트 라인들; 상기 제1 게이트 라인들에 제1 게이트 신호를 순차적으로 제공하는 제1 게이트 구동부; 상기 제2 게이트 라인들에 제2 게이트 신호를 순차적으로 제공하는 제2 게이트 구동부; 및 상기 제3 게이트 라인들에 제3 게이트 신호를 순차적으로 제공하는 제3 게이트 구동부를 포함한다. 상기 제3 게이트 구동부는 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공된다.
일 실시예에 있어서, 상기 제1 게이트 라인들, 상기 제2 게이트 라인들, 및 상기 제3 게이트 라인들은 제1 방향으로 연장하며, 상기 제2 표시 영역 및 상기 제3 표시 영역은 상기 제1 방향을 따라 상호 이격될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역을 경유하여 연장하며 상기 제2 게이트 구동부 및 상기 제3 게이트 구동부에 연결되는 제1 제어 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2 게이트 구동부는 상기 제1 제어 라인들을 통해 제공되는 제1 클록 신호들을 이용하여 제1 스타트 펄스에 대응하는 상기 제2 게이트 신호를 생성하며, 상기 제3 게이트 구동부는 상기 제1 제어 라인들을 통해 제공되는 상기 제1 클록 신호들을 이용하여 제2 스타트 펄스에 대응하는 상기 제3 게이트 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제2 스타트 펄스는 상기 제1 스타트 펄스와 동일하고, 상기 제2 스타트 펄스는 상기 제1 제어 라인들 중 하나의 제어 라인을 통해 상기 제3 게이트 구동부에 제공될 수 있다.
일 실시예에 있어서, 상기 제2 게이트 라인들 및 상기 제3 게이트 라인들은 상기 트렌치부를 사이에 두고 상호 분리될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제4 게이트 라인들; 상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제5 게이트 라인들; 상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제6 게이트 라인들; 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공되고 상기 제5 게이트 라인들 및 상기 제6 게이트 라인들을 상호 연결하는 연결 라인들; 및 상기 제5 게이트 라인들 및 상기 제4 게이트 라인들에 제1 게이트 신호를 순차적으로 제공하는 제4 게이트 구동부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 연결 라인들과 중첩하며 커패시터를 형성하는 더미 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제1 화소들, 상기 제2 화소들, 및 상기 제3 화소들에 공통적으로 연결되는 전원 공급 라인을 더 포함하고, 상기 더미 패턴은 상기 전원 공급 라인에 연결될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제6 게이트 라인들 및 상기 제4 게이트 라인들에 제5 게이트 신호를 순차적으로 제공하는 제5 게이트 구동부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 제4 게이트 구동부는 상기 제1 표시 영역의 제2 측 및 상기 제2 표시 영역의 제2 측에 인접하여 위치하며, 상기 제5 게이트 구동부는 상기 제1 표시 영역의 제3 측 및 상기 제3 표시 영역의 제3 측에 인접하여 위치하할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제7 게이트 라인들; 상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제8 게이트 라인들; 상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제9 게이트 라인들; 상기 제7 게이트 라인들에 제6 게이트 신호를 순차적으로 제공하는 제6 게이트 구동부; 상기 제8 게이트 라인들에 제7 게이트 신호를 순차적으로 제공하는 제7 게이트 구동부; 및 상기 제9 게이트 라인들에 제8 게이트 신호를 순차적으로 제공하는 제8 게이트 구동부를 더 포함하고, 상기 제8 게이트 구동부는 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공될 수 있다.
일 실시예에 있어서, 상기 제2 게이트 구동부는 상기 제2 표시 영역의 제2 측에 인접하여 위치하며, 상기 제3 게이트 구동부는 상기 제3 표시 영역의 제2 측에 인접하여 위치하고, 상기 제7 게이트 구동부는 상기 제3 표시 영역의 제3 측에 인접하여 위치하며, 상기 제8 게이트 구동부는 상기 제2 표시 영역의 제3 측에 인접하여 위치할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역을 경유하여 연장하며 상기 제7 게이트 구동부 및 상기 제8 게이트 구동부에 연결되는 제2 제어 라인들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제7 게이트 구동부는 상기 제2 제어 라인들을 통해 제공되는 제2 클록 신호들을 이용하여 제3 스타트 펄스에 대응하는 상기 제7 게이트 신호를 생성하며, 상기 제8 게이트 구동부는 상기 제2 제어 라인들을 통해 제공되는 상기 제2 클록 신호들을 이용하여 제4 스타트 펄스에 대응하는 상기 제8 게이트 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제4 스타트 펄스는 상기 제3 스타트 펄스와 동일하고, 상기 제4 스타트 펄스는 상기 제2 제어 라인들 중 하나의 제어 라인을 통해 상기 제8 게이트 구동부에 제공될 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 제1 데이터 라인, 제1 전원 공급 라인, 제2 전원 공급 라인, 및 제1 초기화 라인을 더 포함하고, 상기 제1 화소들 중 하나인 제1 화소는, 상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인 사이에 연결되는 발광 소자; 상기 발광 소자에 구동 전류를 전달하며, 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 구동 트랜지스터; 상기 제1 데이터 라인에 연결되는 제1 전극, 상기 구동 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제4 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 스위칭 트랜지스터; 상기 구동 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 구동 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제1 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 보상 트랜지스터; 및 상기 구동 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 초기화 라인에 연결되는 제2 전극, 및 상기 제7 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 초기화 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 제3 전원 공급 라인을 더 포함하고, 상기 제1 화소는, 상기 제3 전원 공급 라인에 연결되는 제1 전극, 상기 구동 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제1 게이트 라인들 중 하나에 연결되는, 제1 바이패스 트랜지스터; 및 상기 제1 전원 공급 라인에 연결되는 제1 전극, 상기 구동 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제7 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 제1 발광 트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는, 제2 초기화 라인을 더 포함하고, 상기 제1 화소는, 상기 구동 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 발광 소자의 애노드 전극에 연결되는 제2 전극, 및 상기 제7 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 제2 발광 트랜지스터; 및 상기 발광 소자의 상기 애노드 전극에 연결되는 제1 전극, 상기 제2 초기화 라인에 연결되는 제2 전극, 및 상기 제1 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 제2 바이패스 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 표시 영역, 상기 제1 표시 영역의 제1 측으로부터 돌출되고 상호 이격된 제2 표시 영역 및 제3 표시 영역, 및 상기 제2 표시 영역 및 상기 제3 표시 영역 사이에 배치된 주변 영역을 포함하는 기판; 상기 제1 표시 영역에 제공되는 제1 화소들; 상기 제2 표시 영역에 제공되는 제2 화소들; 상기 제3 표시 영역에 제공되는 제3 화소들; 상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제1 게이트 라인들; 상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제2 게이트 라인들; 상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제3 게이트 라인들; 상기 제1 게이트 라인들에 제1 게이트 신호를 순차적으로 제공하는 제1 게이트 구동부; 상기 제2 게이트 라인들에 제2 게이트 신호를 순차적으로 제공하는 제2 게이트 구동부; 및 상기 제3 게이트 라인들에 제3 게이트 신호를 순차적으로 제공하는 제3 게이트 구동부를 포함한다. 상기 제3 게이트 구동부는 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공된다.
본 발명의 실시예들에 따른 표시 장치는, 제1 표시 영역의 일측에서 상호 이격된 제2 및 제3 표시 영역들 사이의 주변 영역에 배치되고, 제2 표시 영역 또는 제3 표시 영역에 게이트 신호들을 제공하는 게이트 구동부를 포함할 수 있다. 따라서, 제2 및 제3 표시 영역들의 외측으로부터 제2 표시 영역 또는 제3 표시 영역에 게이트 신호들을 전달하기 위해 주변 영역에 배치되는 라인들이 불필요하게 되고, 신호 라인들간의 로드 차이를 보상하기 위한 로드 매칭 커패시터의 실장 공간이 제2 및 제3 화소 영역들 사이의 주변 영역에 충분히 확보될 수 있다.
또한, 실장 공간의 확보에 따라, 제2 및 제3 표시 영역들 사이의 주변 영역에 제공되는 라인들이 상호 중첩하지 않고, 충분한 간격을 가지고 상호 이격될 수 있으며, 따라서, 라인들 간의 간섭 영향성 및 불량 발생 가능성이 감소될 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4는 도 3의 화소의 동작을 설명하는 파형도이다.
도 5는 도 2의 표시 장치의 일 예를 나타내는 도면이다.
도 6은 도 5의 표시 장치의 일 예를 나타내는 도면이다.
도 7은 도 5의 표시 장치의 일 예를 나타내는 도면이다.
도 8의 도 7의 Ⅰ-Ⅰ'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 9는 도 5의 표시 장치의 일 예를 나타내는 도면이다.
도 10은 도 2의 표시 장치의 다른 예를 나타내는 도면이다.
도 11은 도 2의 표시 장치의 또 다른 예를 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 타이밍 제어부(TC), 데이터 구동부(DDV), 제1 주사 구동부(SDV1), 제2 주사 구동부(SDV2), 및 표시부(DP)(또는, 표시 패널)을 포함할 수 있다.
타이밍 제어부(TC)는 외부 프로세서로부터 외부 입력 신호를 수신할 수 있다. 외부 입력 신호는 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal), RGB 데이터(RGB data), 및 클록 신호를 포함할 수 있다.
수직 동기 신호는 복수의 펄스들을 포함할 수 있고, 펄스들 각각이 발생하는 시점을 기준으로 이전 프레임 기간이 종료되고 현재 프레임 기간이 시작될 수 있다. 수직 동기 신호의 펄스들 중 인접한 펄스들 간의 간격이 1 프레임 기간에 해당할 수 있다. 수평 동기 신호는 복수의 펄스들을 포함할 수 있고, 펄스들 각각이 발생하는 시점을 기준으로 이전 수평 기간(horizontal period)이 종료되고 새로운 수평 기간이 시작될 수 있다. 수평 동기 신호의 펄스들 중 인접한 펄스들 간의 간격이 1 수평 기간에 해당할 수 있다. 데이터 인에이블 신호는 수평 기간에서 RGB 데이터가 공급됨을 가리킬 수 있다. 예를 들어, 데이터 인에이블 신호에 대응하여 RGB 데이터는 수평 기간들에서 화소 행 단위(예를 들어, 동일한 쓰기 주사 라인에 연결된 화소들)로 공급될 수 있다.
타이밍 제어부(TC)는 표시 장치(DD)의 사양(specification)에 대응하도록 RGB 데이터에 기초하여 계조 값들을 생성할 수 있다. 예를 들어, 계조 값들은 표시부(DP)의 해상도 등에 대응하여 재배치된 RGB 데이터를 의미할 수 있다.
또한, 타이밍 제어부(TC)는 표시 장치(DD)의 사양에 대응하도록 외부 입력 신호에 기초하여 데이터 구동부(DDV), 제1 주사 구동부(SDV1), 제2 주사 구동부(SDV2)를 위한 제어 신호들을 생성할 수 있다.
데이터 구동부(DDV)는 타이밍 제어부(TC)로부터 수신한 계조 값들 및 제어 신호들을 이용하여 데이터 전압들(또는, 데이터 신호들)을 생성하고, 데이터 전압들을 데이터 라인들(DL1, DL2, DLm)에 제공할 수 있다. 여기서 m은 양의 정수일 수 있다. 예를 들어, 데이터 구동부(DDV)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 생성하며, 화소 행 단위로 데이터 전압들을 데이터 라인들(DL1, DL2, DLm)에 공급할 수 있다.
제1 주사 구동부(SDV1)는 타이밍 제어부(TC)로부터 제어 신호들을 수신하고, 제어 신호들에 기초하여 주사 신호들(또는, 게이트 신호들)을 생성하며, 주사 신호들을 주사 라인들(GWL1, GCL1, GBL1, GWLn, GCLn, GBLn)에 제공할 수 있다. 여기서 n은 양의 정수일 수 있다.
실시예들에서, 제1 주사 구동부(SDV1)는 제1 쓰기 주사 구동부, 보상 주사 구동부, 및 바이패스 주사 구동부를 포함할 수 있다.
제1 쓰기 주사 구동부는 시프트 레지스터 형태일 수 있고, 쓰기 캐리 라인들에 연결된 복수의 쓰기 스테이지들을 포함할 수 있다. 타이밍 제어부(TC)로부터 수신한 쓰기 시작 신호에 대응하여, 쓰기 스테이지들은 쓰기 캐리 신호들을 순차적으로 생성할 수 있다. 쓰기 시작 신호 및 쓰기 캐리 신호들에 따라, 쓰기 스테이지들은 턴-온 레벨의 쓰기 주사 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 쓰기 주사 신호들은 대응하는 쓰기 주사 라인들(GWL1, GWLn)에 제공될 수 있다.보상 주사 구동부는 시프트 레지스터 형태일 수 있고, 보상 캐리 라인들에 연결된 복수의 보상 스테이지들을 포함할 수 있다. 타이밍 제어부(TC)로부터 수신한 보상 시작 신호에 대응하여, 보상 스테이지들은 보상 캐리 신호들을 순차적으로 생성할 수 있다. 보상 시작 신호 및 보상 캐리 신호들에 따라, 보상 스테이지들은 턴-온 레벨의 보상 주사 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 보상 주사 신호들은 대응하는 보상 주사 라인들(GCL1, GCLn)에 제공될 수 있다.
바이패스 주사 구동부는 시프트 레지스터 형태일 수 있고, 바이패스 캐리 라인들에 연결된 복수의 바이패스 스테이지들을 포함할 수 있다. 타이밍 제어부(TC)로부터 수신한 바이패스 시작 신호에 대응하여, 바이패스 스테이지들은 바이패스 캐리 신호들을 순차적으로 생성할 수 있다. 바이패스 시작 신호 및 바이패스 캐리 신호들에 따라, 바이패스 스테이지들은 턴-온 레벨의 바이패스 주사 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 바이패스 주사 신호들은 대응하는 바이패스 주사 라인들(GBL1, GBLn)에 제공될 수 있다.
제1 쓰기 주사 구동부, 보상 주사 구동부, 및 바이패스 주사 구동부의 보다 구체적인 구성에 대해서는 도 6을 참조하여 후술하기로 한다.
제2 주사 구동부(SDV2)는 타이밍 제어부(TC)로부터 제어 신호들을 수신하고, 제어 신호들에 기초하여 주사 신호들을 생성하며, 주사 신호들을 주사 라인들(GWL1, GIL1, EML1, GWLn, GILn, EMLn)에 제공할 수 있다.
실시예들에서, 제2 주사 구동부(SDV2)는 제2 쓰기 주사 구동부, 초기화 주사 구동부, 및 발광 주사 구동부를 포함할 수 있다.
제2 쓰기 주사 구동부는 제1 쓰기 주사 구동부와 실질적으로 동일하거나 유사할 수 있다. 제2 쓰기 주사 구동부는 순차적으로 턴-온 레벨의 쓰기 주사 신호들을 생성하고, 턴-온 레벨의 쓰기 주사 신호들은 대응하는 쓰기 주사 라인들(GWL1, GWLn)에 제공될 수 있다.
초기화 주사 구동부는 시프트 레지스터 형태일 수 있고, 초기화 캐리 라인들에 연결된 복수의 초기화 스테이지들을 포함할 수 있다. 타이밍 제어부(TC)로부터 수신한 초기화 시작 신호에 대응하여, 초기화 스테이지들은 초기화 캐리 신호들을 순차적으로 생성할 수 있다. 초기화 시작 신호 및 초기화 캐리 신호들에 따라, 초기화 스테이지들은 턴-온 레벨의 초기화 주사 신호들을 순차적으로 생성할 수 있다. 턴-온 레벨의 초기화 주사 신호들은 대응하는 초기화 주사 라인들(GIL1, GILn)에 제공될 수 있다.
발광 주사 구동부는 시프트 레지스터 형태일 수 있고, 발광 캐리 라인들에 연결된 복수의 발광 스테이지들을 포함할 수 있다. 타이밍 제어부(TC)로부터 수신한 발광 중지 신호에 대응하여, 발광 스테이지들은 발광 캐리 신호들을 순차적으로 생성할 수 있다. 발광 중지 신호 및 발광 캐리 신호들에 따라, 발광 스테이지들은 순차적으로 턴-오프 레벨의 발광 주사 신호들을 생성할 수 있다. 턴-오프 레벨의 발광 주사 신호들은 대응하는 발광 주사 라인들(EML1, EMLn)에 제공될 수 있다.
제2 쓰기 주사 구동부, 초기화 주사 구동부, 및 발광 주사 구동부의 보다 구체적인 구성에 대해서는 도 9를 참조하여 후술하기로 한다.
표시부(DP)는 화소들을 포함한다. 예를 들어, 화소(PXLnm)는 대응하는 데이터 라인(DLm), 쓰기 주사 라인(GWLn), 보상 주사 라인(GCLn), 바이패스 주사 라인(GBLn), 초기화 주사 라인(GILn), 및 발광 주사 라인(EMLn)에 연결될 수 있다.
일 실시예에서, 쓰기 주사 라인들(GWL1, GWLn)은 제1 주사 구동부(SDV1)의 쓰기 스테이지들 및 제2 주사 구동부(SDV2)의 쓰기 스테이지들에 연결되며, 표시부(DP)의 양측으로부터 쓰기 주사 라인들(GWL1, GWLn)에 쓰기 주사 신호들이 인가될 수 있다. 이에 따라, 쓰기 주사 신호들의 RC 딜레이가 최소화될 수 있다.
한편, 제1 주사 구동부(SDV1)는 보상 스테이지들 및 바이패스 스테이지들을 포함하고, 제2 주사 구동부(SDV2)는 초기화 스테이지들 및 발광 스테이지들을 포함할 수 있다. 따라서, 화소들의 제어에 필요한 스테이지들이 표시부(DP)의 양측으로 분산 배치되고, 베젤이 최소화될 수 있다.
도 2는 도 1의 표시 장치의 일 예를 나타내는 평면도이다.
도 2를 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되는 화소들(PXL1, PXL2, PXL3; 이하 PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다. 또한, 표시 장치는 화소들(PXL)에 전원을 공급하는 전원 공급부를 더 포함할 수 있다.
기판(SUB)은 일 변에 내측으로 인입된 트렌치부를 포함할 수 있다. 도 2에 도시된 바와 같이, 기판(SUB)은 상측 변에 내측으로 인입된 트렌치부를 포함할 수 있다.
기판(SUB)은 영역들(A1, A2, A3)을 포함하며, 영역들(A1, A2, A3) 중 적어도 2개는 서로 다른 면적을 가질 수 있다. 영역들(A1, A2, A3)은 대응되는 배선들의 배치, 길이 등에 의해 구분될 수 있다. 제2 영역(A2) 및 제3 영역(A3)은 제1 영역(A1)의 일 측으로부터 돌출되고 트렌치부를 사이에 두고 상호 이격되어 배치될 수 있다.
도 2에서, 기판(SUB)이 제1 내지 제3 영역들(A1, A2, A3)을 포함하는 것으로 도시되어 있으나, 이는 예시적인 것으로, 기판(SUB)이 이에 한정되는 것은 아니다. 예를 들어, 기판(SUB)은 2개의 영역들, 또는 4개 이상의 영역들을 가질 수 있고, 영역들 중 적어도 2개는 서로 다른 면적을 가질 수 있다.
제1 내지 제3 영역들(A1, A2, A3) 각각은 다양한 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 영역들(A1, A2, A3) 각각은 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
일 실시예에서, 제1 내지 제3 영역들(A1, A2, A3) 각각은 대략적으로 사각 형상을 가지며, 사각 형상의 꼭짓점들 중 적어도 하나의 꼭짓점에 인접한 영역이 제거된 형상을 가질 수 있다. 사각 형상의 꼭짓점들 중 적어도 하나의 꼭짓점에 인접하여 제거된 영역의 형상은 삼각 형상을 가지거나, 사각 형상, 사각 형상의 일 변에 경사진 사선 형상, 꺽인 선분 형상, 둥근 모서리 형상을 가질 수 있다.
제1 내지 제3 영역들(A1, A2, A3)은 각각 화소 영역들(PXA1, PXA2, PXA3; 이하, PXA)(또는, 표시 영역들)과 주변 영역들(PPA1, PPA2, PPA3; 이하 PPA)(또는, 비표시 영역들)을 가질 수 있다.
화소 영역(PXA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역이며, 도 1의 표시부(DP)에 대응될 수 있다. 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)은 대체적으로 제1 내지 제3 영역들(A1, A2, A3)에 각각 대응하는 형상들을 가질 수 있다.
주변 영역들(PPA)은 화소들(PXL)이 제공되지 않은 영역으로서 영상이 표시되지 않은 영역이다. 주변 영역들(PPA)에는 화소들(PXL)을 제어하기 위한 구동부, 전원 공급부, 및 라인(또는, 배선, 미도시)의 일부가 제공될 수 있다. 주변 영역들(PPA)은 최종적인 표시 장치(DD)에서의 베젤(또는, 데드 스페이스)에 대응하며, 주변 영역의 폭에 따라 베젤의 폭이 결정될 수 있다.
제1 영역(A1)은 제1 내지 제3 영역들(A1, A2, A3) 중 가장 큰 면적을 가질 수 있다. 제1 영역(A1)은 영상이 표시되는 제1 화소 영역(PXA1)과 제1 화소 영역(PXA1)의 적어도 일부를 둘러싸는 제1 주변 영역(PPA1)을 가질 수 있다.
제1 화소 영역(PXA1)은 제1 영역(A1)의 형상에 대응하는 형상으로 제공될 수 있다. 제1 화소 영역(PXA1)은 제1 방향(DR1)으로 제1 폭(W1)을 가지고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 제1 길이(L1)를 가질 수 있다.
제1 주변 영역(PPA1)은 제1 화소 영역(PXA1)의 적어도 일측에 제공될 수 있다. 제1 주변 영역(PPA1)은 제1 화소 영역(PXA1)의 가장자리를 둘러싸되, 제2 영역(A2)과 제3 영역(A3)을 제외한 곳에 제공될 수 있다. 제1 주변 영역(PPA1)은 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 제1 주변 영역(PPA1)의 세로부는 제1 화소 영역(PXA1)의 폭 방향(또는, 제1 방향(DR1))을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
제2 영역(A2)은 제1 영역(A1)의 일측(예를 들어, 상측)에 위치하며, 제1 영역(A1)보다 작은 면적을 가질 수 있다. 제2 영역(A2)은 영상이 표시되는 제2 화소 영역(PXA2)과 제2 화소 영역(PXA2)의 적어도 일부를 둘러싸는 제2 주변 영역(PPA2)을 가질 수 있다.
제2 화소 영역(PXA2)은 제2 영역(A2)의 형상에 대응하는 형상으로 제공될 수 있다. 제2 화소 영역(PXA2)은 제1 영역(A1)의 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 제2 화소 영역(PXA2)은 제1 영역(A1)의 제1 길이(L1)보다 작은 제2 길이(L2)를 가질 수 있다. 제2 화소 영역(PXA2)은 제1 화소 영역(PXA1)으로부터 돌출된 형태로 제공되며, 제1 화소 영역(PXA1)과 바로 연결될 수 있다. 즉, 제2 화소 영역(PXA2)에 있어서, 제1 화소 영역(PXA1)과 가장 근접한 가장자리 부분은 제1 화소 영역(PXA1)의 가장자리와 일치할 수 있다.
제2 주변 영역(PPA2)은 제2 화소 영역(PXA2)의 적어도 일측에 제공될 수 있다. 제2 주변 영역(PPA2)은 제2 화소 영역(PXA2)을 둘러싸되, 제1 화소 영역(PXA1)과 제2 화소 영역(PXA2)이 연결되는 부분에는 제공되지 않을 수 있다. 제2 주변 영역(PPA2) 또한 제1 방향으로 연장된 가로부와, 제2 방향으로 연장된 세로부를 포함할 수 있다. 제2 주변 영역(PPA2)의 세로부는 제2 화소 영역(PXA2)의 제1 방향(DR1)을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
제3 영역(A3)은 제1 영역(A1)의 일측(예를 들어, 상측)에 위치하며, 제2 영역(A2)으로부터 이격되고, 제1 영역(A1)보다 작은 면적을 가질 수 있다. 예를 들어, 제3 영역(A3)은 제2 영역(A2)으로부터 제1 방향(DR1)으로 이격될 수 있다. 예를 들어, 제3 영역(A3)은 제2 영역(A2)과 동일한 면적을 가질 수 있다. 제3 영역(A3)은 영상이 표시되는 제3 화소 영역(PXA3)과 제3 화소 영역(PXA3)의 적어도 일부를 둘러싸는 제3 주변 영역(PPA3)을 가질 수 있다.
제3 화소 영역(PXA3)은 제3 영역(A3)의 형상에 대응하는 형상으로 제공될 수 있다. 제3 화소 영역(PXA3)은 제1 영역(A1)의 제1 폭(W1)보다 작은 제3 폭(W3)을 가질 수 있다. 제3 화소 영역(PXA3)은 제1 영역(A1)의 제1 길이(L1)보다 작은 제3 길이(L3)를 가질 수 있다. 제2 폭(W2)과 제3 폭(W3)은 서로 동일할 수 있다. 또한, 제2 길이(L2)와 제3 길이(L3)는 서로 동일할 수 있다.
제3 화소 영역(PXA3)은 제1 화소 영역(PXA1)으로부터 돌출된 형태로 제공되며, 제1 화소 영역(PXA1)과 바로 연결될 수 있다. 즉, 제3 화소 영역(PXA3)에 있어서, 제3 화소 영역(PXA3)과 가장 근접한 가장자리 부분은 제1 화소 영역(PXA1)의 가장자리와 일치할 수 있다.
제3 주변 영역(PPA3)은 제3 화소 영역(PXA3)의 적어도 일측에 제공될 수 있다. 제3 주변 영역(PPA3)은 제3 화소 영역(PXA3)을 둘러싸되, 제1 화소 영역(PXA1)과 제3 화소 영역(PXA3)이 연결되는 부분에는 제공되지 않을 수 있다. 제3 주변 영역(PPA3) 또한 폭 방향으로 연장된 가로부와, 길이 방향으로 연장된 세로부를 포함할 수 있다. 제3 주변 영역(PPA3)의 세로부 또한 제1 방향(DR1)을 따라 서로 이격된 한 쌍으로 제공될 수 있다.
일 실시예에서, 제1 영역(A1)의 중심선을 기준으로, 제3 영역(A3)은 제2 영역(A2)과 선대칭되는 되는 형상을 가질 수 있다. 이 경우, 제3 영역(A3)에 제공되는 각 구성 요소의 배치 관계는 일부 라인을 제외하고는 실질적으로 제2 영역(A2)에서와 동일하거나 유사할 수 있다.
따라서, 기판(SUB)은, 제1 영역(A1)으로부터 제2 방향(DR2)으로 제2 영역(A2) 및 제3 영역(A3)이 돌출된 형상을 가질 수 있다. 또한, 제2 영역(A2) 및 제3 영역(A3)이 이격되어 배치되므로, 기판(SUB)은 제2 영역(A2) 및 제3 영역(A3) 사이가 함몰된 형상을 가질 수 있다. 즉, 기판(SUB)은 제2 영역(A2) 및 제3 영역(A3) 사이에 노치(notch)를 구비할 수 있다.
일 실시예에서, 제1 주변 영역(PPA1)의 세로부들은 제2 주변 영역(PPA2) 및 제3 주변 영역(PPA3)의 세로부들 중 일부와 각각 연결될 수 있다. 예를 들어, 제1 주변 영역(PPA1)의 좌측 세로부 및 제2 주변 영역(PPA2)의 좌측 세로부는 연결될 수 있다. 제1 주변 영역(PPA1)의 우측 세로부 및 제3 주변 영역(PPA3)의 우측 세로부는 연결될 수 있다. 또한, 제1 주변 영역(PPA1)의 좌측 세로부 및 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4)은 동일할 수 있다. 제1 주변 영역(PPA1)의 우측 세로부 및 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5)은 동일할 수 있다.
경우에 따라, 제1 주변 영역(PPA1) 및 제2 주변 영역(PPA2)의 좌측 세로부의 폭(W4)은 제1 주변 영역(PPA1) 및 제3 주변 영역(PPA3)의 우측 세로부의 폭(W5)과 상이할 수도 있다.
일 실시예에서, 제2 주변 영역(PPA2) 및 제3 주변 영역(PPA3)은 부가 주변 영역(APA)을 통하여 연결될 수 있다. 예를 들어, 부가 주변 영역(APA)은 제2 주변 영역(PPA2)의 우측 세로부 및 제3 주변 영역(PPA3)의 좌측 세로부를 연결할 수 있다. 즉, 부가 주변 영역(APA)은 제2 영역(A2) 및 제3 영역(A3) 사이의 제1 화소 영역(PXA1)의 변에 제공될 수 있다.
화소들(PXL)은 기판(SUB) 상의 화소 영역(PXA)에, 즉, 제1 내지 제3 화소 영역들(PXA1, PXA2, PXA3)에 제공될 수 있다. 화소들(PXL)은 컬러광을 출사하는 발광 소자를 포함할 수 있다.
화소들(PXL) 각각은 적색, 녹색, 및 청색 중 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소들(PXL) 각각은 시안, 마젠타, 옐로우, 화이트 등의 색을 출사할 수도 있다.
화소들(PXL)은 제1 화소 영역(PXA1)에 배치된 제1 화소들(PXL1), 제2 화소 영역(PXA2)에 배치된 제2 화소들(PXL2), 및 제3 화소 영역(PXA3)에 배치된 제3 화소들(PXL3)을 포함할 수 있다. 일 실시예에서, 제1 내지 제3 화소들(PXL1, PXL2 PXL3)은 제1 방향(DR1)으로 연장된 행과 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 제1 내지 제3 화소들(PXL1, PXL2 PXL3)들의 배열 형태는 특별히 한정된 것은 아니며, 제1 내지 제3 화소들(PXL1, PXL2 PXL3)은 다양한 형태로 배열될 수 있다.
구동부는 배선부를 통해 화소들(PXL)에 신호를 제공하며, 이에 따라 화소들(PXL)의 구동을 제어할 수 있다. 배선부는 도 1을 참조하여 설명한 데이터 라인들(DL1, DL2, DLm) 및 주사 라인들(GWL1, GCL1, GBL1, GIL1, EML1, GWLn, GCLn, GBLn, GILn, EMLn)을 포함할 수 있다. 설명의 편의상, 도 2에는 배선부가 생략되었다.
도 1을 참조하여 설명한 바와 같이, 구동부는 데이터 구동부(DDV), 제1 주사 구동부(SDV1), 및 제2 주사 구동부(SDV2)를 포함할 수 있다.
제1 주사 구동부(SDV1)는 제1 게이트 구동부(GDV1), 제2 게이트 구동부(GDV2), 제3 게이트 구동부(GDV3), 및 제4 게이트 구동부(GDV4)를 포함할 수 있다.
제1 게이트 구동부(GDV1), 제2 게이트 구동부(GDV2), 및 제3 게이트 구동부(GDV3) 각각은 도 1을 참조하여 설명한 보상 주사 구동부(또는, 보상 스테이지들) 및 바이패스 주사 구동부(또는, 바이패스 스테이지들)을 포함할 수 있다. 제4 게이트 구동부(GDV4)는 도 1을 참조하여 설명한 제1 쓰기 주사 구동부(또는, 쓰기 스테이지들)을 포함할 수 있다. 제1 게이트 구동부(GDV1) 내지 제4 게이트 구동부(GDV4) 각각의 구체적인 구성에 대해서는 도 6을 참조하여 후술하기로 한다.
제1 게이트 구동부(GDV1)는 제1 주변 영역(PPA1) 중 세로부에 배치되며, 제1 화소들(PXL1)에 연결될 수 있다. 예를 들어, 제1 게이트 구동부(GDV1)는 제1 화소 영역(PXA1)의 좌측에 위치하는, 제1 주변 영역(PPA1)의 좌측 세로부에 배치될 수 있다. 제1 게이트 구동부(GDV1)는 제2 방향(DR2)을 따라 연장할 수 있다.
제2 게이트 구동부(GDV2)는 제2 주변 영역(PPA2) 중 세로부에 배치되며, 제2 화소들(PXL2)에 연결될 수 있다. 예를 들어, 제2 게이트 구동부(GDV2)는 제2 화소 영역(PXA2)의 좌측에 위치하는, 제2 주변 영역(PPA2)의 좌측 세로부에 배치될 수 있다. 제2 게이트 구동부(GDV2)는 제2 방향(DR2)을 따라 연장할 수 있다.
제3 게이트 구동부(GDV3)는 제3 주변 영역(PPA3) 중 세로부에 배치되며, 제3 화소들(PXL3)에 연결될 수 있다. 예를 들어, 제3 게이트 구동부(GDV3)는 제3 화소 영역(PXA3)의 좌측에 위치하는, 제3 주변 영역(PPA3)의 좌측 세로부에 배치될 수 있다. 즉, 제3 게이트 구동부(GDV3)는 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 주변 영역에 배치될 수 있다. 제3 게이트 구동부(GDV3)는 제2 방향(DR2)을 따라 연장할 수 있다.
제4 게이트 구동부(GDV4)는 제1 주변 영역(PPA1) 중 세로부 및 제2 주변 영역(PPA2) 중 세로부에 배치되며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 연결될 수 있다. 예를 들어, 제4 게이트 구동부(GDV4)는 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 부가 주변 영역(APA)에 제공되는 연결 라인들을 통해 제3 화소들(PXL3)에 연결될 수 있다. 제4 게이트 구동부(GDV4) 및 제3 화소들(PXL3) 간의 연결 구성에 대해서는 도 6을 참조하여 후술하기로 한다.
예를 들어, 제4 게이트 구동부(GDV4)는 제1 화소 영역(PXA1)의 좌측에 위치하는, 제1 주변 영역(PPA1)의 좌측 세로부에 배치될 수 있다. 예를 들어, 제4 게이트 구동부(GDV4)는 제2 화소 영역(PXA2)의 좌측에 위치하는, 제2 주변 영역(PPA2)의 좌측 세로부에 배치될 수 있다. 제4 게이트 구동부(GDV4)는 제2 방향(DR2)을 따라 연장할 수 있다.
제2 주사 구동부(SDV2)는 제5 게이트 구동부(GDV5), 제6 게이트 구동부(GDV6), 제7 게이트 구동부(GDV7), 및 제8 게이트 구동부(GDV8)를 포함할 수 있다.
제5 게이트 구동부(GDV5)는 도 1을 참조하여 설명한 제2 쓰기 주사 구동부(또는, 쓰기 스테이지들)을 포함할 수 있다. 제6 게이트 구동부(GDV6), 제7 게이트 구동부(GDV7), 및 제8 게이트 구동부(GDV8) 각각은 도 1을 참조하여 설명한 초기화 주사 구동부(또는, 초기화 스테이지들) 및 발광 주사 구동부(또는, 발광 스테이지들)을 포함할 수 있다. 제5 게이트 구동부(GDV5) 내지 제8 게이트 구동부(GDV8) 각각의 구체적인 구성에 대해서는 도 9를 참조하여 후술하기로 한다.
제5 게이트 구동부(GDV5)는 제1 주변 영역(PPA1) 중 세로부 및 제3 주변 영역(PPA3) 중 세로부에 배치되며, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)에 연결될 수 있다. 예를 들어, 제5 게이트 구동부(GDV5)는 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 부가 주변 영역(APA)에 제공되는 연결 라인들을 통해 제2 화소들(PXL2)에 연결될 수 있다. 예를 들어, 제5 게이트 구동부(GDV5)는 제1 화소 영역(PXA1)의 우측에 위치하는, 제1 주변 영역(PPA1)의 우측 세로부에 배치될 수 있다. 예를 들어, 제5 게이트 구동부(GDV5)는 제3 화소 영역(PXA3)의 우측에 위치하는, 제3 주변 영역(PPA3)의 우측 세로부에 배치될 수 있다. 제5 게이트 구동부(GDV5)는 제2 방향(DR2)을 따라 연장할 수 있다.
제6 게이트 구동부(GDV6)는 제1 주변 영역(PPA1) 중 세로부에 배치되며, 제1 화소들(PXL1)에 연결될 수 있다. 예를 들어, 제6 게이트 구동부(GDV6)는 제1 화소 영역(PXA1)의 우측에 위치하는, 제1 주변 영역(PPA1)의 우측 세로부에 배치될 수 있다. 제6 게이트 구동부(GDV6)는 제2 방향(DR2)을 따라 연장할 수 있다.
제7 게이트 구동부(GDV7)는 제3 주변 영역(PPA3) 중 세로부에 배치되며, 제3 화소들(PXL3)에 연결될 수 있다. 예를 들어, 제7 게이트 구동부(GDV7)는 제3 화소 영역(PXA3)의 우측에 위치하는, 제3 주변 영역(PPA3)의 우측 세로부에 배치될 수 있다. 제7 게이트 구동부(GDV7)는 제2 방향(DR2)을 따라 연장할 수 있다.
제8 게이트 구동부(GDV8)는 제2 주변 영역(PPA2) 중 세로부에 배치되며, 제2 화소들(PXL2)에 연결될 수 있다. 예를 들어, 제8 게이트 구동부(GDV8)는 제2 화소 영역(PXA2)의 우측에 위치하는, 제2 주변 영역(PPA2)의 우측 세로부에 배치될 수 있다. 즉, 제8 게이트 구동부(GDV8)는 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 주변 영역에 배치될 수 있다. 제8 게이트 구동부(GDV8)는 제2 방향(DR2)을 따라 연장할 수 있다.
일 실시예에서, 제1 주사 구동부(SDV1) 및 제2 주사 구동부(SDV2) 각각은 기판(SUB) 상에 직접 실장될 수 있다. 게이트 구동부들(SDV)이 기판(SUB) 상에 직접 실장되는 경우, 화소들(PXL)을 형성하는 공정 시에 함께 형성될 수 있다. 그러나, 게이트 구동부들(SDV)의 제공 위치나 제공 방법은, 이에 한정되는 것은 아니다. 예를 들면, 제1 주사 구동부(SDV1) 및 제2 주사 구동부(SDV2)는 별도의 복수의 칩들에 형성되어 기판(SUB) 상에 칩 온 글라스 형태로 제공될 수 있으며, 또는 인쇄 회로 기판 상에 실장되어 기판(SUB)에 연결 부재를 통해 연결될 수도 있다.
데이터 구동부(DDV)는 제1 주변 영역(PPA1)에 배치될 수 있다. 데이터 구동부(DDV)는 제1 주변 영역(PPA1)의 가로부에 배치될 수 있다. 데이터 구동부(DDV)는 제1 주변 영역(PPA1)의 폭 방향을 따라 길게 연장할 수 있다.
타이밍 제어부(TC, 도 1 참조)는 다양한 방식으로 제1 주사 구동부(SDV1), 제2 주사 구동부(SDV2), 및 데이터 구동부(DDV)에 라인(또는, 배선)을 통해 연결될 수 있으며, 배치되는 위치는 특별히 한정되는 것은 아니다. 예를 들어, 타이밍 제어부(TC)는 인쇄 회로 기판 상에 실장되어, 가요성 인쇄 회로 기판을 통해 제1 주사 구동부(SDV1), 제2 주사 구동부(SDV2), 및 데이터 구동부(DDV)와 연결될 수 있으며, 인쇄 회로 기판은 기판(SUB)의 일측, 또는 기판(SUB)의 배면 등 다양한 위치에 배치될 수 있다.
전원 공급부는 적어도 하나의 전원 공급 라인(VDD, VSS)을 포함할 수 있다. 예를 들면, 전원 공급부는 제1 전원 공급 라인(VDD) 및 제2 전원 공급 라인(VSS)을 포함할 수 있다. 제1 전원 공급 라인(VDD) 및 제2 전원 공급 라인(VSS)은 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)에 전원을 공급할 수 있다.
제1 전원 공급 라인(VDD) 및 제2 전원 공급 라인(VSS) 중 하나, 예를 들어, 제1 전원 공급 라인(VDD)은 제1 화소 영역(PXA1)의 일변과 대응하도록 배치될 수 있다. 예를 들어, 제1 전원 공급 라인(VDD)은 제1 주변 영역(PPA1)의 데이터 구동부(DDV)가 배치된 영역에 배치될 수 있다. 또한, 제1 전원 공급 라인(VDD)은 제1 화소 영역(PXA1)의 폭 방향으로 연장할 수 있다.
제1 전원 공급 라인(VDD) 및 제2 전원 공급 라인(VSS) 중 다른 하나, 예를 들면, 제2 전원 공급 라인(VSS)은 제1 주변 영역(PPA1)의 데이터 구동부(DDV)가 배치된 영역을 제외한 제1 화소 영역(PXA1), 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3)을 에워싸도록 배치될 수 있다. 예를 들면, 제2 전원 공급 라인(VSS)은 제1 주변 영역(PPA1)의 좌측 세로부, 제2 주변 영역(PPA2), 제3 주변 영역(PPA3), 부가 주변 영역(APA) 및 제2 주변 영역(PPA2)의 우측 세로부를 따라 연장된 형상을 가질 수 있다.
도 1에서 제1 전원 공급 라인(VDD)이 제1 주변 영역(PPA1) 중 제1 화소 영역(PXA1)의 일변에 대응하여 배치되고, 제2 전원 공급 라인(VSS)이 나머지 주변 영역들에 배치됨을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제1 전원 공급 라인(VDD)과 제2 전원 공급 라인(VSS)이 제1 화소 영역(PXA1), 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3)을 에워싸도록 배치될 수 있다.
제1 전원 공급 라인(VDD)에 인가되는 전압은 제2 전원 공급 라인(VSS)에 인가되는 전압보다 높을 수 있다.
도 2를 참조하여 설명한 바와 같이, 제3 게이트 구동부(GDV3)(즉, 보상 스테이지들 및 바이패스 스테이지들을 포함하고, 제3 화소들(PXL3)에 연결되는 제3 게이트 구동부(GDV3))는 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 주변 영역에 배치될 수 있다. 또한, 제8 게이트 구동부(GDV8)(즉, 초기화 스테이지들 및 발광 스테이지들을 포함하고, 제2 화소들(PXL2)에 연결되는 제8 게이트 구동부(GDV8))는 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 주변 영역에 배치될 수 있다.
이에 따라, 제2 화소 영역(PXA2)으로부터 부가 주변 영역(APA)을 경유하여 제3 화소 영역(PXA3)까지 보상 주사 신호들 및 바이패스 주사 신호들을 전송하기 위한 라인들(예를 들어, 도 1을 참조하여 설명한 보상 주사 라인들(GCL1, GCLn) 중 일부 및 바이패스 주사 라인들(GBL1, GBLn) 중 부가 주변 영역(APA)을 경유하는 부분)이 제거될 수 있다. 또한, 초기화 주사 신호들 및 발광 주사 신호들을 제2 화소 영역(PXA2)으로부터 부가 주변 영역(APA)을 경유하여 제1 화소 영역(PXA1)까지 전송하기 위한 라인들(예를 들어, 도 1을 참조하여 설명한 초기화 주사 라인들(GIL1, GILn) 중 일부 및 발광 주사 라인들(EML1, EMLn) 중 부가 주변 영역(APA)을 경유하는 부분)이 제거될 수 있다.
즉, 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이에서 제1 방향(DR1)으로 연장하는 라인들의 개수가 감소될 수 있다. 따라서, 제2 방향(DR2)으로 한정된 폭(또는, 길이)를 가지는 부가 주변 영역(APA) 내에서, 라인들의 감소된 개수에 대응하여, 다른 구성이 배치될 수 있는 공간이 확보될 수 있다. 이러한 공간에 도 1을 참조하여 설명한 쓰기 주사 라인들(GWL1, GWLn) 중 일부(예를 들어, 부가 주변 영역(APA)을 경유하여 제1 화소들(PXL1) 및 제2 화소들(PXL2)에 연결되는 쓰기 주사 라인들)의 로드를 보상하기 위한 로드 매칭 커패시터가 배치될 수 있고, 로드 매칭 커패시터는 보다 큰 커패시턴스를 가질 수 있다. 따라서, 쓰기 주사 라인들(GW1, GWLn) 간의 로드 차이가 보다 충분히 보상될 수 있다.
나아가, 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이에서 제1 방향(DR1)으로 연장하는 라인들은 상호 중첩하지 않고 충분한 간격(즉, 제2 방향(DR2)으로의 간격)을 가지고 상호 이격되어 배치될 수 있으며, 이에 따라 상호 인접하는 라인들 간의 간섭 영향성 및 불량(예를 들어, 단락(short)) 발생 가능성이 감소될 수 있다.
한편, 도 2에서, 제2 게이트 구동부(GDV2)는 제1 게이트 구동부(GDV1)와 구분되고, 제7 게이트 구동부(GDV7)는 제6 게이트 구동부(GDV6)와 구분되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 게이트 구동부(GDV2) 및 제1 게이트 구동부(GDV1)는 하나의 게이트 구동부 또는 집적 회로로 구현되거나, 제7 게이트 구동부(GDV7) 및 제6 게이트 구동부(GDV6)는 하나의 게이트 구동부 또는 집적 회로로 구현될 수도 있다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 1에서의 화소들(및 도 2에 도시된 제1 화소들(PXL1), 제2 화소들(PXL2), 및 제3 화소들(PXL3))은 실질적으로 동일하거나 유사하므로, 화소들을 포괄하여 화소(PXLnm)를 설명하기로 한다.
도 3을 참조하면, 화소(PXLnm)는 트랜지스터들(T1~T8), 스토리지 커패시터(Cst), 및 발광 다이오드(LD)(또는, 발광 소자)를 포함할 수 있다.
제1 트랜지스터(T1)의 제1 전극은 제2 노드(N2)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 구동 트랜지스터로 명명될 수 있다.
제2 트랜지스터(T2)의 제1 전극은 데이터 라인(DLm)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 쓰기 주사 라인(GWLn)에 연결될 수 있다. 제2 트랜지스터(T2)는 스위칭 트랜지스터로 명명될 수 있다.
제3 트랜지스터(T3)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))에 연결되고, 제3 트랜지스터(T3)의 제2 전극은 제1 트랜지스터(T1)의 제2 전극(또는, 제3 노드(N3))에 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 보상 주사 라인(GCLn)에 연결될 수 있다. 제3 트랜지스터(T3)는 보상 트랜지스터로 명명될 수 있다.
제4 트랜지스터(T4)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))에 연결되고, 제4 트랜지스터(T4)의 제2 전극은 제1 초기화 라인(VINTL1)에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 초기화 주사 라인(GILn)에 연결될 수 있다. 제4 트랜지스터(T4)는 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(T5)의 제1 전극은 제1 전원 공급 라인(VDD)에 연결되고, 제5 트랜지스터(T5)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제5 트랜지스터(T5)의 게이트 전극은 발광 주사 라인(EMLn)에 연결될 수 있다. 제5 트랜지스터(T5)는 제1 발광 트랜지스터로 명명될 수 있다.
제6 트랜지스터(T6)의 제1 전극은 제1 트랜지스터(T1)의 제2 전극(또는, 제3 노드(N3))에 연결되고, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LD)의 애노드(또는, 애노드 전극)에 연결되며, 제6 트랜지스터(T6)의 게이트 전극은 발광 주사 라인(EMLn)에 연결될 수 있다. 제6 트랜지스터(T6)는 제2 발광 트랜지스터로 명명될 수 있다.
제7 트랜지스터(T7)의 제1 전극은 발광 다이오드(LD)의 애노드에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제2 초기화 라인(VINTL2)에 연결되며, 제7 트랜지스터(T7)의 게이트 전극은 바이패스 주사 라인(GBLn)에 연결될 수 있다. 제7 트랜지스터(T7)는 제2 바이패스 트랜지스터로 명명될 수 있다.
제8 트랜지스터(T8)의 제1 전극은 제3 전원 공급 라인(HVDD)에 연결되고, 제8 트랜지스터(T8)의 제2 전극은 제1 트랜지스터(T1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제8 트랜지스터(T8)의 게이트 전극은 바이패스 주사 라인(GBLn)에 연결될 수 있다. 제8 트랜지스터(T8)는 제1 바이패스 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)는 제1 전원 공급 라인(VDD) 및 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1)) 사이에 형성되거나 연결될 수 있다. 예를 들어, 스토리지 커패시터(Cst)의 제1 전극은 제1 전원 공급 라인(VDD)에 연결되고, 스토리지 커패시터(Cst)의 제2 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결될 수 있다.
발광 다이오드(LD)의 애노드는 제6 트랜지스터(T6)의 제2 전극에 연결되고, 발광 다이오드(LD)의 캐소드(또는, 캐소드 전극)은 제2 전원 공급 라인(VSS)에 연결될 수 있다. 발광 다이오드(LD)는 유기 발광 다이오드(organic light emitting diode) 또는 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드(inorganic light emitting diode)로 구성될 수 있다. 또한, 발광 다이오드(LD1)는 유기물과 무기물이 복합적으로 구성된 발광 소자일 수도 있다. 도 3에서 화소(PXLnm)는 단일(single) 발광 다이오드(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PXLnm)는 복수의 발광 다이오드들을 포함하며, 복수의 발광 다이오드들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
제1 전원 공급 라인(VDD) 및 제3 전원 공급 라인(HVDD)에 인가되는 전압들은 제1 초기화 라인(VINTL1), 제2 초기화 라인(VINTL2), 및 제2 전원 공급 라인(VSS)에 인가되는 전압들 보다 크게 설정될 수 있다. 제3 전원 공급 라인(HVDD)에 인가된 전압은 제1 전원 공급 라인(VDD)에 인가된 전압보다 크게 설정될 수 있다.
제1, 제2, 제5, 제6, 제7, 및 제8 트랜지스터들(T1, T2, T5, T6, T7, T8)은 P형 트랜지스터일 수 있다. 제1, 제2, 제5, 제6, 제7, 및 제8 트랜지스터들(T1, T2, T5, T6, T7, T8)의 채널들은 폴리 실리콘(poly silicon)으로 구성될 수도 있다. 폴리 실리콘 트랜지스터는 LTPS(low temperature poly silicon) 트랜지스터일 수도 있다. 폴리 실리콘 트랜지스터는 높은 전자 이동도를 가지며, 이에 따른 빠른 구동 특성을 갖는다.
제3 및 제4 트랜지스터들(T3, T4)은 N형 트랜지스터들일 수 있다. 제3 및 제4 트랜지스터들(T3, T4)의 채널들은 산화물 반도체(oxide semiconductor)로 구성될 수도 있다. 산화물 반도체 트랜지스터는 폴리 실리콘에 비하여 낮은 전하 이동도를 갖는다. 따라서, 산화물 반도체 트랜지스터들의 턴-오프 상태에서 발생하는 누설 전류 량은 폴리 실리콘 트랜지스터들에 비해 작다.
도 4는 도 3의 화소의 동작을 설명하는 파형도이다.
도 1, 도 3 및 도 4를 참조하면, 도 1의 표시 장치(DD)는 프레임 기간에 하나의 영상 프레임을 표시할 수 있다. 영상 프레임은 데이터 쓰기 기간(WP) 및 발광 기간(EP)을 순차적으로 포함할 수 있다.
제1 시점(t1a)에서, 턴-오프 레벨(또는, 논리 하이 레벨)의 발광 주사 신호(EMn)가 발광 주사 라인(EMLn)에 공급될 수 있다. 이 경우, 제5 및 제6 트랜지스터들(T5, T6)이 턴-오프되고, 제1 전원 공급 라인(VDD)으로부터 제2 전원 공급 라인(VSS)으로 흐르는 구동 전류가 차단될 수 있다.
제2 시점(t2a)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 바이패스 주사 신호(GBn)가 바이패스 주사 라인(GBLn)에 공급될 수 있다. 이 경우, 제7 및 제8 트랜지스터들(T7, T8)이 턴-온될 수 있다. 턴-온된 제7 트랜지스터(T7)를 통해 제2 초기화 라인(VINTL2)의 초기화 전압이 발광 다이오드(LD)의 애노드에 인가되고, 발광 다이오드(LD)의 애노드의 전압이 초기화될 수 있다. 또한, 턴-온된 제8 트랜지스터(T8)를 통해 제3 전원 공급 라인(HVDD)의 전원 전압이 제1 트랜지스터(T1)의 제1 전극(또는, 제2 노드(N2))에 인가될 수 있다. 제1 트랜지스터(T1)의 게이트 전극 및 제1 전극 간의 전압 차이에 의해서 제1 트랜지스터(T1)는 온-바이어스(ON-biased)될 수 있다. 따라서, 이전 프레임 기간의 계조(또는, 데이터 전압)에 의존하는 히스테리시스 현상이 방지될 수 있다. 특히, 이전 수평 기간의 데이터 전압이 아니라, 제3 전원 공급 라인(HVDD)의 전원 전압이 제1 트랜지스터(T1)의 온-바이어스 전압으로 사용되므로, 모든 프레임 기간들에서 제1 트랜지스터(T1)의 온-바이어스가 보장될 수 있다.
제3 시점(t3a)에서, 턴-온 레벨(또는, 논리 하이 레벨)의 초기화 주사 신호(GIn)가 초기화 주사 라인(GILn)에 공급될 수 있다. 이 경우, 제4 트랜지스터(T4)가 턴-온되고, 제1 초기화 라인(VINTL1)의 초기화 전압이 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))에 인가되며, 제1 트랜지스터(T1)의 게이트 전극의 전압이 초기화될 수 있다.
제4 시점(t4a)에서, 턴-온 레벨(또는, 논리 하이 레벨)의 보상 주사 신호(GCn)가 보상 주사 라인(GCLn)에 공급될 수 있다. 이 경우, 제3 트랜지스터(T3)가 턴-온되고, 제1 트랜지스터(T1)가 다이오드 형태로 연결될 수 있다.
제5 시점(t5a)에서, 턴-온 레벨의 쓰기 주사 신호(GWn)가 쓰기 주사 라인(GWLn)에 공급될 수 있다. 이 경우, 제2 트랜지스터(T2)가 턴-온될 수 있다. 데이터 라인(DLm)에는 화소(PXLnm)에 대응하는 데이터 전압(Dm)이 인가된 상태일 수 있다. 데이터 전압(Dm)은 제2 트랜지스터(T2), 제1 트랜지스터(T1), 및 제3 트랜지스터(T3)를 순차적으로 경유하여 제1 트랜지스터(T1)의 게이트 전극(또는, 제1 노드(N1))에 인가될 수 있다. 여기서, 제1 트랜지스터(T1)의 게이트 전극에 인가된 전압은 데이터 전압(Dm) 및 제1 트랜지스터(T1)의 문턱 전압 간의 차이에 대응할 수 있다. 데이터 전압(Dm) 및 제1 트랜지스터(T1)의 문턱 전압 간의 차이에 대응하는 전류량이 스토리지 커패시터(Cst)에 축적될 수 있다.
이후, 턴-오프 레벨(또는, 논리 하이 레벨)의 쓰기 주사 신호(GWn)가 공급되더라도, 제1 트랜지스터(T1)의 제1 전극은 기생 커패시턴스에 의해서 데이터 전압(Dm)을 유지할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압은 제5 시점(t5a)부터 제6 시점(t6a)까지 보상될 수 있다. 제6 시점(t6a)에서, 턴-오프 레벨(또는, 논리 로우 레벨)의 보상 주사 신호(GCn)가 보상 주사 라인(GCLn)에 공급될 수 있다.
제7 시점(t7a)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 바이패스 주사 신호(GBn)가 바이패스 주사 라인(GBLn)에 공급될 수 있다. 이 경우, 제7 및 제8 트랜지스터들(T7, T8)이 턴-온될 수 있다. 턴-온된 제7 트랜지스터(T7)를 통해 제2 초기화 라인(VINTL2)의 초기화 전압이 발광 다이오드(LD)의 애노드에 인가되고, 발광 다이오드(LD)의 애노드의 전압이 다시 초기화될 수 있다. 또한, 턴-온된 제8 트랜지스터(T8)를 통해 제3 전원 공급 라인(HVDD)의 전원 전압이 제1 트랜지스터(T1)의 제1 전극에 인가되며, 제1 트랜지스터(T1)의 게이트 전극 및 제1 전극 간의 전압 차이에 의해 제1 트랜지스터(T1)가 온-바이어스될 수 있다. 실시예에 따라, 턴-온 레벨의 바이패스 주사 신호(GBn)는 제2 시점(t2a) 및 제7 시점(t7a) 중 어느 한 시점에만 공급될 수도 있다.
제8 시점(t8a)에서, 턴-온 레벨(또는, 논리 로우 레벨)의 발광 주사 신호(EMn)가 발광 주사 라인(EMLn)에 공급될 수 있다. 이 경우, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되고, 제1 전원 공급 라인(VDD)으로부터 제2 전원 공급 라인(VSS)으로 구동 전류가 흐르며, 제8 시점(t8a) 이후의 발광 기간(EP) 동안 발광 다이오드(LD)는 구동 전류에 대응하는 휘도를 가지고 발광할 수 있다.
도 5는 도 2의 표시 장치의 일 예를 나타내는 도면이다.
도 2 및 도 5를 참조하면, 제1 화소 영역(PXA1)에 바이패스 주사 라인(GBL_1)(또는, 제1 바이패스 주사 라인), 보상 주사 라인(GCL_1)(또는, 제1 보상 주사 라인), 초기화 주사 라인(GIL_1)(또는, 제1 초기화 주사 라인), 발광 주사 라인(EML_1)(또는, 제1 발광 주사 라인), 및 쓰기 주사 라인(GWL_1)(또는, 제1 쓰기 주사 라인)이 제공될 수 있다. 제1 화소 영역(PXA1) 내 바이패스 주사 라인(GBL_1), 보상 주사 라인(GCL_1), 초기화 주사 라인(GIL_1), 발광 주사 라인(EML_1), 및 쓰기 주사 라인(GWL_1) 각각은 제1 방향(DR1)으로 연장할 수 있다.
제1 게이트 구동부(GDV1)는 제1 화소 영역(PXA1) 내 바이패스 주사 라인(GBL_1) 및 보상 주사 라인(GCL_1)을 통해 제1 화소(PXL1)에 연결될 수 있다. 제6 게이트 구동부(GDV6)는 제1 화소 영역(PXA1) 내 초기화 주사 라인(GIL_1) 및 발광 주사 라인(EML_1)을 통해 제1 화소(PXL1)에 연결될 수 있다. 제4 게이트 구동부(GDV4) 및 제5 게이트 구동부(GDV5)는 제1 화소 영역(PXA1) 내 쓰기 주사 라인(GWL_1)에 연결되고, 제1 화소 영역(PXA1) 내 쓰기 주사 라인(GWL_1)을 통해 제1 화소(PXL1)에 연결될 수 있다.
제2 화소 영역(PXA2)에 바이패스 주사 라인(GBL_2)(또는, 제2 바이패스 주사 라인), 보상 주사 라인(GCL_2)(또는, 제2 보상 주사 라인), 초기화 주사 라인(GIL_2)(또는, 제2 초기화 주사 라인), 발광 주사 라인(EML_2)(또는, 제2 발광 주사 라인), 및 쓰기 주사 라인(GWL_2)(또는, 제2 쓰기 주사 라인)이 제공될 수 있다. 제2 화소 영역(PXA2) 내 바이패스 주사 라인(GBL_2), 보상 주사 라인(GCL_2), 초기화 주사 라인(GIL_2), 발광 주사 라인(EML_2), 및 쓰기 주사 라인(GWL_2) 각각은 제1 방향(DR1)으로 연장할 수 있다.
제2 게이트 구동부(GDV2)는 제2 화소 영역(PXA2) 내 바이패스 주사 라인(GBL_2) 및 보상 주사 라인(GCL_2)에 연결될 수 있다. 또한, 제2 게이트 구동부(GDV2)는 제2 화소 영역(PXA2) 내 바이패스 주사 라인(GBL_2) 및 보상 주사 라인(GCL_2)을 통해 제2 화소(PXL2)에 연결될 수 있다. 제8 게이트 구동부(GDV8)는 제2 화소 영역(PXA2) 내 초기화 주사 라인(GIL_2) 및 발광 주사 라인(EML_2)에 연결될 수 있다. 또한, 제8 게이트 구동부(GDV8)는 제2 화소 영역(PXA2) 내 초기화 주사 라인(GIL_2) 및 발광 주사 라인(EML_2)을 통해 제2 화소(PXL2)에 연결될 수 있다. 제4 게이트 구동부(GDV4) 및 제5 게이트 구동부(GDV5)는 제2 화소 영역(PXA2) 내 쓰기 주사 라인(GWL_2)에 연결될 수 있다. 또한, 제4 게이트 구동부(GDV4) 및 제5 게이트 구동부(GDV5)는 제2 화소 영역(PXA2) 내 쓰기 주사 라인(GWL_2)을 통해 제2 화소(PXL2)에 연결될 수 있다.
제3 화소 영역(PXA3)에 바이패스 주사 라인(GBL_3)(또는, 제3 바이패스 주사 라인), 보상 주사 라인(GCL_3)(또는, 제3 보상 주사 라인), 초기화 주사 라인(GIL_3)(또는, 제3 초기화 주사 라인), 발광 주사 라인(EML_3)(또는, 제3 발광 주사 라인), 및 쓰기 주사 라인(GWL_3)(또는, 제3 쓰기 주사 라인)이 제공될 수 있다. 제3 화소 영역(PXA3) 내 바이패스 주사 라인(GBL_3), 보상 주사 라인(GCL_3), 초기화 주사 라인(GIL_3), 발광 주사 라인(EML_3), 및 쓰기 주사 라인(GWL_3) 각각은 제1 방향(DR1)으로 연장할 수 있다. 또한, 제3 화소 영역(PXA3) 내 바이패스 주사 라인(GBL_3), 보상 주사 라인(GCL_3), 초기화 주사 라인(GIL_3), 및 발광 주사 라인(EML_3)은 부가 주변 영역(APA)을 사이에 두고 제2 화소 영역(PXA2) 내 바이패스 주사 라인(GBL_2), 보상 주사 라인(GCL_2), 초기화 주사 라인(GIL_2), 및 발광 주사 라인(EML_2)으로부터 이격되거나 분리될 수 있다. 제3 화소 영역(PXA3) 내 쓰기 주사 라인(GWL_3)은 부가 주변 영역(APA)에 제공된 연결 라인(CL)을 통해 제2 화소 영역(PXA2) 내 쓰기 주사 라인(GWL_2)에 연결될 수 있다. 제3 화소 영역(PXA3) 내 쓰기 주사 라인(GWL_3)은 연결 라인(CL) 및 제2 화소 영역(PXA2) 내 쓰기 주사 라인(GWL_2)과 일체로 형성될 수도 있다.
제3 게이트 구동부(GDV3)는 제3 화소 영역(PXA3) 내 바이패스 주사 라인(GBL_3) 및 보상 주사 라인(GCL_3)에 연결되고, 제3 화소 영역(PXA3) 내 바이패스 주사 라인(GBL_3) 및 보상 주사 라인(GCL_3)을 통해 제3 화소(PXL3)에 연결될 수 있다. 제7 게이트 구동부(GDV7)는 제3 화소 영역(PXA3) 내 초기화 주사 라인(GIL_3) 및 발광 주사 라인(EML_3)에 연결되고, 제3 화소 영역(PXA3) 내 초기화 주사 라인(GIL_3) 및 발광 주사 라인(EML_3)을 통해 제3 화소(PXL3)에 연결될 수 있다. 제4 게이트 구동부(GDV4) 및 제5 게이트 구동부(GDV5)는 제3 화소 영역(PXA3) 내 쓰기 주사 라인(GWL_3)에 연결되고, 제3 화소 영역(PXA3) 내 쓰기 주사 라인(GWL_3)을 통해 제3 화소(PXL3)에 연결될 수 있다.
제2 게이트 구동부(GDV2) 및 제3 게이트 구동부(GDV3)는 제1 제어 신호 라인(CSL1)에 연결될 수 있다. 제1 제어 신호 라인(CSL1)은 제2 주변 영역(PPA2)으로부터 부가 주변 영역(APA)을 경유하여 제3 주변 영역(PPA3)까지 연장하며, 제1 제어 신호 라인(CSL1)에는 클록 신호들 및 시작 신호(예를 들어, 바이패스 시작 신호, 보상 시작 신호)가 인가될 수 있다. 이 경우, 제2 게이트 구동부(GDV2) 및 제3 게이트 구동부(GDV3)는 동일한 클록 신호들 및 동일한 시작 신호를 이용하여 동일한 파형 및 동일한 위상을 가지는 바이패스 주사 신호 및 보상 주사 신호를 각각 생성할 수 있다.
유사하게, 제7 게이트 구동부(GDV7) 및 제8 게이트 구동부(GDV8)는 제2 제어 신호 라인(CSL2)에 연결될 수 있다. 제2 제어 신호 라인(CSL2)은 제3 주변 영역(PPA3)으로부터 부가 주변 영역(APA)을 경유하여 제2 주변 영역(PPA2)까지 연장하며, 제2 제어 신호 라인(CSL2)에는 클록 신호들 및 시작 신호(예를 들어, 초기화 시작 신호, 발광 중지 신호)가 인가될 수 있다. 이 경우, 제7 게이트 구동부(GDV7) 및 제8 게이트 구동부(GDV8)는 동일한 클록 신호들 및 동일한 시작 신호를 이용하여 동일한 파형 및 동일한 위상을 가지는 초기화 주사 신호 및 발광 주사 신호를 각각 생성할 수 있다.
도 6은 도 5의 표시 장치의 일 예를 나타내는 도면이다. 도 6에는 제1 게이트 구동부(GDV1), 제2 게이트 구동부(GDV2), 제3 게이트 구동부(GDV3), 및 제4 게이트 구동부(GDV4), 즉, 제1 주사 구동부(SDV1, 도 1 참조)를 중심으로 표시 장치(DD)의 일부가 간략하게 도시되었다.
도 5 및 도 6을 참조하면, 제2 게이트 구동부(GDV2)는 바이패스 스테이지들(STB1_2, STB2_2, STB3_2, STB4_2)을 포함할 수 있다.
바이패스 스테이지들(STB1_2, STB2_2, STB3_2, STB4_2)은 바이패스 클록 신호 라인들(GB_CLK1, GB_CLK2)에 연결되며, 바이패스 주사 라인들(GBL1_2, GBL2_2, GBL3_2, GBL4_2)에 각각 연결될 수 있다.
바이패스 클록 신호 라인들(GB_CLK1, GB_CLK2) 및 후술하는 바이패스 시작 신호 라인(GB_FLM)은 도 5를 참조하여 설명한 제1 제어 라인(CSL1)에 포함되고, 제2 주변 영역(PPA2)으로부터 부가 주변 영역(APA)을 통해 제3 주변 영역(PPA3)까지 연장할 수 있다. 바이패스 클록 신호 라인들(GB_CLK1, GB_CLK2)에는 바이패스 클록 신호들이 인가되고, 바이패스 클록 신호들은 상호 반전된 위상들(예를 들어, 상호 180도 시프트된 위상들)을 가질 수 있다. 바이패스 시작 신호 라인(GB_FLM)에는 바이패스 시작 신호(또는, 제1 바이패스 시작 신호, 제1 스타트 펄스)가 인가될 수 있다.
바이패스 스테이지들(STB1_2, STB2_2, STB3_2, STB4_2) 각각은 바이패스 시작 신호 또는 이전 바이패스 스테이지의 바이패스 주사 신호(또는, 바이패스 캐리 신호)를 수신하고, 바이패스 클록 신호들을 이용하여 바이패스 시작 신호 또는 이전 바이패스 스테이지의 바이패스 주사 신호(즉, 이전 바이패스 주사 신호)에 대응하는 바이패스 주사 신호를 생성할 수 있다.
예를 들어, 제1 바이패스 스테이지(STB1_2)는 바이패스 시작 신호 라인(GB_FLM)을 통해 바이패스 시작 신호를 수신하고, 바이패스 클록 신호들을 이용하여 바이패스 시작 신호에 대응하는 제1 바이패스 주사 신호를 생성하며, 제1 바이패스 주사 신호를 제2 화소 영역(PXA2) 내 제1 바이패스 주사 라인(GBL1_2)에 제공할 수 있다. 예를 들어, 제1 바이패스 스테이지(STB1_2)는 바이패스 시작 신호에 응답하여 클록 신호들(예를 들어, 턴-온 레벨의 펄스)를 제1 바이패스 주사 신호로서 출력할 수 있다. 제1 바이패스 주사 신호는 제2 화소 영역(PXA2) 내 제11 화소(PXL11_2)에 제공될 수 있다.
제2 바이패스 스테이지(STB2_2)는 제1 바이패스 스테이지(STB1_2)로부터 제1 바이패스 주사 신호를 수신하고, 제1 바이패스 주사 신호에 대응하는 제2 바이패스 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제2 바이패스 주사 라인(GBL2_2)에 제공할 수 있다. 유사하게, 제3 바이패스 스테이지(STB3_2)는 제2 바이패스 주사 신호에 대응하는 제3 바이패스 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제3 바이패스 주사 라인(GBL3_2)에 제공하고, 제4 바이패스 스테이지(STB4_2)는 제3 바이패스 주사 신호에 대응하는 제4 바이패스 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제4 바이패스 주사 라인(GBL4_2)에 제공할 수 있다.
즉, 바이패스 스테이지들(STB1_2, STB2_2, STB3_2, STB4_2)은 바이패스 주사 신호들을 바이패스 주사 라인들(GBL1_2, GBL2_2, GBL3_2, GBL4_2)에 순차적으로 제공할 수 있다.
또한, 제2 게이트 구동부(GDV2)는 보상 스테이지들(STC1_2, STC2_2, STC3_2, STC4_2)을 포함할 수 있다. 보상 스테이지들(STC1_2, STC2_2, STC3_2, STC4_2)은 바이패스 스테이지들(STB1_2, STB2_2, STB3_2, STB4_2)보다 제2 화소 영역(PXA2)에 인접하여 배치될 수 있으나, 이에 한정되는 것은 아니다.
보상 스테이지들(STC1_2, STC2_2, STC3_2, STC4_2)은 보상 클록 신호 라인들(GC_CLK1, GC_CLK2)에 연결되며, 제2 화소 영역(PXA2) 내 보상 주사 라인들(GCL1_2, GCL2_2, GCL3_2, GCL4_2)에 각각 연결될 수 있다.
보상 클록 신호 라인들(GC_CLK1, GC_CLK2) 및 후술하는 보상 시작 신호 라인(GC_FLM)은 도 5를 참조하여 설명한 제1 제어 라인(CSL1)에 포함되고, 제2 주변 영역(PPA2)으로부터 부가 주변 영역(APA)을 통해 제3 주변 영역(PPA3)까지 연장할 수 있다. 보상 클록 신호 라인들(GC_CLK1, GC_CLK2)에는 보상 클록 신호들이 인가되고, 보상 클록 신호들은 상호 반전된 위상들(예를 들어, 상호 180도 시프트된 위상들)을 가질 수 있다. 보상 시작 신호 라인(GB_FLM)에는 보상 시작 신호(또는, 제2 스타트 펄스)가 인가될 수 있다.
보상 스테이지들(STC1_2, STC2_2, STC3_2, STC4_2) 각각은 보상 시작 신호 또는 이전 보상 스테이지의 보상 주사 신호(또는, 보상 캐리 신호)를 수신하고, 보상 클록 신호들을 이용하여 보상 시작 신호 또는 이전 보상 스테이지의 보상 주사 신호(즉, 이전 보상 주사 신호)에 대응하는 보상 주사 신호를 생성할 수 있다.
예를 들어, 제1 보상 스테이지(STC1_2)는 보상 시작 신호 라인(GC_FLM)을 통해 보상 시작 신호를 수신하고, 보상 클록 신호들을 이용하여 보상 시작 신호에 대응하는 제1 보상 주사 신호를 생성하며, 제1 보상 주사 신호를 제2 화소 영역(PXA2) 내 제1 보상 주사 라인(GCL1_2)에 제공할 수 있다.
제2 보상 스테이지(STC2_2)는 제1 보상 스테이지(STC1_2)로부터 제1 보상 주사 신호를 수신하고, 제1 보상 주사 신호에 대응하는 제2 보상 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제2 보상 주사 라인(GCL2_2)에 제공할 수 있다. 유사하게, 제3 보상 스테이지(STC3_2)는 제2 보상 주사 신호에 대응하는 제3 보상 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제3 보상 주사 라인(GCL3_2)에 제공하고, 제4 보상 스테이지(STC4_2)는 제3 보상 주사 신호에 대응하는 제4 보상 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제4 보상 주사 라인(GCL4_2)에 제공할 수 있다.
즉, 보상 스테이지들(STC1_2, STC2_2, STC3_2, STC4_2)은 보상 주사 신호들을 보상 주사 라인들(GCL1_2, GCL2_2, GCL3_2, GCL4_2)에 순차적으로 제공할 수 있다.
한편, 제1 게이트 구동부(GDV1)는 바이패스 스테이지들(STB(k+1)_1, STB(k+2)_1)을 포함할 수 있다. 여기서 k는 양의 정수이며, k는 약 100일 수 있다.
바이패스 스테이지들(STB(k+1)_1, STB(k+2)_1)은 바이패스 클록 신호 라인들(GB_CLK1, GB_CLK2)에 연결되며, 바이패스 주사 라인들(GBLk+1, GBLk+2)에 각각 연결될 수 있다. 여기서, 제k+1 바이패스 주사 라인(GBLk+1)은 도 5를 참조하여 설명한 바이패스 주사 라인(GBL_1)에 대응할 수 있다.
바이패스 스테이지들(STB(k+1)_1, STB(k+2)_1) 각각은 이전 바이패스 스테이지의 바이패스 주사 신호(또는, 바이패스 캐리 신호)를 수신하고, 바이패스 클록 신호들을 이용하여 이전 바이패스 스테이지의 바이패스 주사 신호에 대응하는 바이패스 주사 신호를 생성할 수 있다.
예를 들어, 제k+1 바이패스 스테이지(STB(k+1)_1)는 제2 게이트 구동부(GVD2)의 마지막 바이패스 스테이지로부터 바이패스 주사 신호(예를 들어, 제k 바이패스 주사 신호)를 수신하고, 바이패스 클록 신호들을 이용하여 제k+1 바이패스 주사 신호를 생성하며, 제k+1 바이패스 주사 신호를 제1 화소 영역(PXA1) 내 제k+1 바이패스 주사 라인(GBLk+1)에 제공할 수 있다. 제k+1 바이패스 주사 신호는 제1 화소 영역(PXA1) 내 제(k+1)1 화소(PXL(k+1)1_1)에 제공될 수 있다.
제k+1 바이패스 스테이지(STB(k+1)_1)가 제2 게이트 구동부(GVD2)의 마지막 바이패스 스테이지로부터 바이패스 주사 신호(예를 들어, 제k 바이패스 주사 신호)를 수신하는 것으로 설명하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제k+1 바이패스 스테이지(STB(k+1)_1)는 제2 게이트 구동부(GDV2)의 제1 바이패스 스테이지(STB1_2)와 유사하게, 별도의 바이패스 시작 신호(예를 들어, 제2 바이패스 시작 신호)를 수신하며, 별도의 바이패스 시작 신호에 대응하는 제k+1 바이패스 주사 신호를 생성할 수도 있다.
유사하게, 제k+2 바이패스 스테이지(STB(k+2)_1)는 제k+1 바이패스 스테이지(STB(k+1)_1)로부터 제k+1 바이패스 주사 신호를 수신하고, 제k+1 바이패스 주사 신호에 대응하는 제k+2 바이패스 주사 신호를 생성하여 제1 화소 영역(PXA1) 내 제k+2 바이패스 주사 라인(GBLk+2)에 제공할 수 있다.
또한, 제1 게이트 구동부(GDV1)는 보상 스테이지들(STC(k+1)_1, STC(k+2)_1)을 포함할 수 있다.
보상 스테이지들(STC(k+1)_1, STC(k+2)_1)은 보상 클록 신호 라인들(GC_CLK1, GC_CLK2)에 연결되며, 보상 주사 라인들(GBLk+1, GBLk+2)에 각각 연결될 수 있다. 여기서, 제k+1 보상 주사 라인(GBLk+1)은 도 5를 참조하여 설명한 보상 주사 라인(GBL_1)에 대응할 수 있다.
보상 스테이지들(STC(k+1)_1, STC(k+2)_1) 각각은 이전 보상 스테이지의 보상 주사 신호(또는, 보상 캐리 신호)를 수신하고, 보상 클록 신호들을 이용하여 이전 보상 스테이지의 보상 주사 신호(즉, 이전 보상 주사 신호)에 대응하는 보상 주사 신호를 생성할 수 있다.
예를 들어, 제k+1 보상 스테이지(STC(k+1)_1)는 제2 게이트 구동부(GVD2)의 마지막 보상 스테이지로부터 보상 주사 신호(예를 들어, 제k 보상 주사 신호)를 수신하고, 보상 클록 신호들을 이용하여 제k+1 보상 주사 신호를 생성하며, 제k+1 보상 주사 신호를 제1 화소 영역(PXA1) 내 제k+1 보상 주사 라인(GCLk+1)에 제공할 수 있다. 실시예들에서, 제k+1 보상 스테이지(STC(k+1)_1)는 제2 게이트 구동부(GDV2)의 제1 보상 스테이지(STC1_2)와 유사하게, 별도의 보상 시작 신호(예를 들어, 제2 보상 시작 신호)를 수신하며, 별도의 보상 시작 신호에 대응하는 제k+1 보상 주사 신호를 생성할 수도 있다.
유사하게, 제k+2 보상 스테이지(STC(k+2)_1)는 제k+1 보상 스테이지(STC(k+1)_1)로부터 제k+1 보상 주사 신호를 수신하고, 제k+1 보상 주사 신호에 대응하는 제k+2 보상 주사 신호를 생성하여 제1 화소 영역(PXA1) 내 제k+2 보상 주사 라인(GCLk+2)에 제공할 수 있다.
한편, 제3 게이트 구동부(GDV3)는 바이패스 스테이지들(STB1_3, STB2_3, STB3_3, STB4_3)을 포함할 수 있다.
바이패스 스테이지들(STB1_3, STB2_3, STB3_3, STB4_3)은 바이패스 클록 신호 라인들(GB_CLK1, GB_CLK2)에 연결되며, 바이패스 주사 라인들(GBL1_3, GBL2_3, GBL3_3, GBL4_3)에 각각 연결될 수 있다.
바이패스 스테이지들(STB1_3, STB2_3, STB3_3, STB4_3) 각각은 바이패스 시작 신호 또는 이전 바이패스 스테이지의 바이패스 주사 신호(또는, 바이패스 캐리 신호)를 수신하고, 바이패스 클록 신호들을 이용하여 바이패스 시작 신호 또는 이전 바이패스 스테이지의 바이패스 주사 신호(즉, 이전 바이패스 주사 신호)에 대응하는 바이패스 주사 신호를 생성할 수 있다.
예를 들어, 제1 바이패스 스테이지(STB1_3)는 바이패스 시작 신호 라인(GB_FLM)을 통해 바이패스 시작 신호를 수신하고, 바이패스 클록 신호들을 이용하여 바이패스 시작 신호에 대응하는 제1 바이패스 주사 신호를 생성하며, 제1 바이패스 주사 신호를 제3 화소 영역(PXA3) 내 제1 바이패스 주사 라인(GBL1_3)에 제공할 수 있다. 제1 바이패스 주사 신호는 제3 화소 영역(PXA3) 내 제1m 화소(PXL1m_3)에 제공될 수 있다.
한편, 제3 게이트 구동부(GDV3)의 제1 바이패스 스테이지(STB1_3) 및 제2 게이트 구동부(GDV2)의 제1 바이패스 스테이지(STB1_2) 각각은 동일한 바이패스 시작 신호 및 동일한 바이패스 클록 신호들을 이용하여 제1 바이패스 주사 신호를 생성하므로, 제2 화소 영역(PXA2) 내 제11 화소(PXL11_2) 및 제3 화소 영역(PXA3) 내 제1m 화소(PXL1m_3)에는 동일한 시점에 동일한 파형의 바이패스 주사 신호가 제공될 수 있다.
제2 바이패스 스테이지(STB2_3)는 제1 바이패스 스테이지(STB1_3)로부터 제1 바이패스 주사 신호를 수신하고, 제1 바이패스 주사 신호에 대응하는 제2 바이패스 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제2 바이패스 주사 라인(GBL2_3)에 제공할 수 있다. 유사하게, 제3 바이패스 스테이지(STB3_3)는 제2 바이패스 주사 신호에 대응하는 제3 바이패스 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제3 바이패스 주사 라인(GBL3_3)에 제공하고, 제4 바이패스 스테이지(STB4_3)는 제3 바이패스 주사 신호에 대응하는 제4 바이패스 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제4 바이패스 주사 라인(GBL4_3)에 제공할 수 있다.
즉, 제3 게이트 구동부(GDV3)의 바이패스 스테이지들(STB1_3, STB2_3, STB3_3, STB4_3)은 바이패스 주사 신호들을 제3 화소 영역(PXA3) 내 바이패스 주사 라인들(GBL1_3, GBL2_3, GBL3_3, GBL4_3)에 순차적으로 제공할 수 있다.
또한, 제3 게이트 구동부(GDV3)는 보상 스테이지들(STC1_3, STC2_3, STC3_3, STC4_3)을 포함할 수 있다. 보상 스테이지들(STC1_3, STC2_3, STC3_3, STC4_3)은 바이패스 스테이지들(STB1_3, STB2_3, STB3_3, STB4_3)보다 제3 화소 영역(PXA3)에 인접하여 배치될 수 있으나, 이에 한정되는 것은 아니다.
보상 스테이지들(STC1_3, STC2_3, STC3_3, STC4_3)은 보상 클록 신호 라인들(GC_CLK1, GC_CLK2)에 연결되며, 제3 화소 영역(PXA3) 내 보상 주사 라인들(GCL1_3, GCL2_3, GCL3_3, GCL4_3)에 각각 연결될 수 있다.
보상 스테이지들(STC1_3, STC2_3, STC3_3, STC4_3) 각각은 보상 시작 신호 또는 이전 보상 스테이지의 보상 주사 신호(또는, 보상 캐리 신호)를 수신하고, 보상 클록 신호들을 이용하여 보상 시작 신호 또는 이전 보상 스테이지의 보상 주사 신호(즉, 이전 보상 주사 신호)에 대응하는 보상 주사 신호를 생성할 수 있다.
예를 들어, 제1 보상 스테이지(STC1_3)는 보상 시작 신호 라인(GC_FLM)을 통해 보상 시작 신호를 수신하고, 보상 클록 신호들을 이용하여 보상 시작 신호에 대응하는 제1 보상 주사 신호를 생성하며, 제1 보상 주사 신호를 제3 화소 영역(PXA3) 내 제1 보상 주사 라인(GCL1_3)에 제공할 수 있다.
제2 보상 스테이지(STC2_3)는 제1 보상 스테이지(STC1_3)로부터 제1 보상 주사 신호를 수신하고, 제1 보상 주사 신호에 대응하는 제2 보상 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제2 보상 주사 라인(GCL2_3)에 제공할 수 있다. 유사하게, 제3 보상 스테이지(STC3_3)는 제2 보상 주사 신호에 대응하는 제3 보상 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제3 보상 주사 라인(GCL3_3)에 제공하고, 제4 보상 스테이지(STC4_3)는 제3 보상 주사 신호에 대응하는 제4 보상 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제4 보상 주사 라인(GCL4_3)에 제공할 수 있다.
즉, 제3 게이트 구동부(GDV3)의 보상 스테이지들(STC1_3, STC2_3, STC3_3, STC4_3)은 보상 주사 신호들을 제3 화소 영역(PXA3) 내 보상 주사 라인들(GCL1_3, GCL2_3, GCL3_3, GCL4_3)에 순차적으로 제공할 수 있다.
한편, 제4 게이트 구동부(GDV4)는 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))을 포함할 수 있다. 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))은 제1 게이트 구동부(GDV1) 및 제2 게이트 구동부(GDV2)보다 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)에 인접하여 배치될 수 있다. 이 경우, 도 4에 도시된 바와 같이, 상대적으로 작은 펄스 폭을 가지는 쓰기 주사 신호(GWn)의 RC 딜레이가 상대적으로 완화될 수 있다.
쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))은 쓰기 클록 신호 라인들(S_CLK1, S_CLK2, S_CLK3, S_CLK4) 중 대응되는 2개의 쓰기 클록 신호 라인들에 연결되며, 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2, GWLk+1, GWLk+2)에 각각 연결될 수 있다. 여기서, 제k+1 쓰기 주사 라인(GWLk+1)은 도 5를 참조하여 설명한 쓰기 주사 라인(GWL_1)에 대응할 수 있다.
또한, 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2)) 중 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2)에 연결되는 쓰기 스테이지들(STW1, STW2, STW3, STW4)은 연결 라인들(CL1, CL2, CL3, CL4)을 통해 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3)에 각각 연결될 수 있다. 여기서, 연결 라인들(CL1, CL2, CL3, CL4)은 도 5를 참조하여 설명한 연결 라인(CL)에 포함될 수 있다.
쓰기 클록 신호 라인들(S_CLK1, S_CLK2, S_CLK3, S_CLK4)은 제1 내지 제4 쓰기 클록 신호 라인들(S_CLK1, S_CLK2, S_CLK3, S_CLK4)을 포함하며, 제1 내지 제4 쓰기 클록 신호 라인들(S_CLK1, S_CLK2, S_CLK3, S_CLK4)에는 순차적으로 지연된 위상들(예를 들어, 90도만큼 순차적으로 지연된 위상들)을 가지는 4개의 쓰기 클록 신호들이 각각 인가될 수 있다.
쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))이 4개의 쓰기 클록 신호들을 이용하는 경우, 2개의 쓰기 클록 신호들을 이용하는 경우에 비해, 상대적으로 작은 펄스 폭을 가지는 쓰기 주사 신호들이 용이하게 생성할 수 있다. 경우에 따라, 쓰기 주사 신호들의 펄스 폭을 고려하여, 쓰기 클록 신호 라인들(S_CLK1, S_CLK2, S_CLK3, S_CLK4)은 2개의 쓰기 클록 신호 라인들, 또는 6개 이상의 쓰기 클록 신호 라인들을 포함할 수도 있다.
쓰기 스테이지들(STW1, STW2, STW3, STW4) 각각은 쓰기 시작 신호 또는 이전 쓰기 스테이지의 쓰기 주사 신호(또는, 쓰기 캐리 신호)를 수신하고, 쓰기 클록 신호들을 이용하여 쓰기 시작 신호 또는 이전 쓰기 스테이지의 쓰기 주사 신호(즉, 이전 쓰기 주사 신호)에 대응하는 쓰기 주사 신호를 생성할 수 있다.
예를 들어, 제1 쓰기 스테이지(STW1)는 쓰기 시작 신호 라인(S_FLM)을 통해 쓰기 시작 신호(또는, 제3 스타트 펄스)를 수신하고, 쓰기 클록 신호들을 이용하여 쓰기 시작 신호에 대응하는 제1 쓰기 주사 신호를 생성하며, 제1 쓰기 주사 신호를 제2 화소 영역(PXA2) 내 제1 쓰기 주사 라인(GWL1_2)에 제공할 수 있다. 제1 쓰기 주사 신호는 제2 화소 영역(PXA2) 내 제11 화소(PXL11_2)에 제공될 수 있다. 또한, 제1 쓰기 주사 라인(GWL1_2)은 제1 연결 라인(CL1)을 통해 제3 화소 영역(PXA3) 내 제1 쓰기 주사 라인(GWL1_3)과 연결되므로, 제1 쓰기 주사 신호는 제3 화소 영역(PXA3) 내 제1m 화소(PXL1m_3)에 제공될 수 있다.
제2 쓰기 스테이지(STW2)는 제1 쓰기 스테이지(STW1)로부터 제1 쓰기 주사 신호를 수신하고, 제1 쓰기 주사 신호에 대응하는 제2 쓰기 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제2 쓰기 주사 라인(GWL2_2)에 제공할 수 있다. 제2 쓰기 주사 라인(GWL2_2)은 제2 연결 라인(CL2)을 통해 제3 화소 영역(PXA3) 내 제2 쓰기 주사 라인(GWL2_3)과 연결되므로, 제2 쓰기 주사 신호는 제3 화소 영역(PXA3) 내 제2 쓰기 주사 라인(GWL2_3)에도 제공될 수 있다.
유사하게, 제3 쓰기 스테이지(STW3)는 제2 쓰기 주사 신호에 대응하는 제3 쓰기 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제3 쓰기 주사 라인(GWL3_2)에 제공하고, 제3 연결 라인(CL3)을 통해 제3 화소 영역(PXA3) 내 제3 쓰기 주사 라인(GWL3_3)에도 제3 쓰기 주사 신호를 제공할 수 있다. 제4 쓰기 스테이지(STW4)는 제3 쓰기 주사 신호에 대응하는 제4 쓰기 주사 신호를 생성하여 제2 화소 영역(PXA2) 내 제4 쓰기 주사 라인(GWL4_2)에 제공하고, 제4 연결 라인(CL4)을 통해 제3 화소 영역(PXA3) 내 제4 쓰기 주사 라인(GWL4_3)에도 제4 쓰기 주사 신호를 제공할 수 있다.
또한, 제k+1 쓰기 스테이지(STW(k+1))는 제k 쓰기 주사 신호에 대응하는 제k+1 쓰기 주사 신호를 생성하여 제1 화소 영역(PXA1) 내 제k+1 쓰기 주사 라인(GWLk+1)에 제공하며, 제k+1 쓰기 주사 신호는 제1 화소 영역(PXA1) 내 제(k+1)1 화소(PXL(k+1)1_1)에 제공될 수 있다. 제k+2 쓰기 스테이지(STW(k+2))는 제k+1 쓰기 주사 신호에 대응하는 제k+2 쓰기 주사 신호를 생성하여 제1 화소 영역(PXA1) 내 제k+2 쓰기 주사 라인(GWLk+2)에 제공할 수 있다.
즉, 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))은 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2) 및 제1 화소 영역(PXA1) 내 쓰기 주사 라인들(GWLk+1, GWLk+2)에 쓰기 주사 신호들을 순차적으로 제공할 수 있다. 또한, 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2)) 중 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2)에 연결되는 쓰기 스테이지들(STW1, STW2, STW3, STW4)은 연결 라인들(CL1, CL2, CL3, CL4)을 통해 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3)에 쓰기 주사 신호들을 순차적으로 제공할 수 있다.
도 6을 참조하여 설명한 바와 같이, 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 주변 영역(예를 들어, 제3 주변 영역(PPA3))에 배치되는 제3 게이트 구동부(GDV3)를 통해 제3 화소 영역(PXA3)에 바이패스 주사 신호들 및 보상 주사 신호들이 제공될 수 있다. 따라서, 제2 게이트 구동부(GDV2)가 별도의 라인들을 통해 제3 화소 영역(PXA3)에 바이패스 주사 신호들 및 보상 주사 신호들을 제공하는 경우와 비교하여, 부가 주변 영역(APA)에 제공되는 라인들의 개수가 감소되고, 후술하는 로드 매칭 커패시터이 제공되는 공간이 충분히 확보될 수 있으며, 또한, 부가 주변 영역(APA)에 제공되는 라인들(예를 들어, 연결 라인들(CL1, CL2, CL3, CL4))이 상호 중첩하지 않고 충분한 간격(또는, 이격 거리)을 가지고 이격될 수 있다. 따라서, 제2 및 제3 화소 영역들(PXA2, PXA3)에 표시되는 영상(또는, 영상의 휘도)이 제1 화소 영역(PXA1)에 표시되는 영상과 차이를 가지는 현상, 및 연결 라인들(CL1, CL2, CL3, CL4)에 발생하는 결함(예를 들어, 간섭, 단선)이 완화되거나 방지될 수 있다.
실시예들에서, 부가 주변 영역(APA)에는 연결 라인들(CL1, CL2, CL3, CL4)에 연결되거나, 연결 라인들(CL1, CL2, CL3, CL4)에 중첩하여 기생 커패시터들을 각각 형성하는 더미부(또는, 더미 패턴, 로드 매칭 커패시터)가 제공될 수 있다.
참고로, 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2)(및 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3))에 연결되는 화소들의 개수는, 제1 화소 영역(PXA1) 내 쓰기 주사 라인들(GWLk+1, GWLk+2)에 연결되는 화소들의 개수보다 적을 수 있다. 이에 따라, 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2)(및 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3))의 로드 값은 제1 화소 영역(PXA1) 내 쓰기 주사 라인들(GWLk+1, GWLk+2)의 로드 값보다 작을 수 있다. 따라서, 표시 장치(DD, 도 2 참조)는 더미부를 이용하여 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2)(및 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3))의 로드 값을 제1 화소 영역(PXA1) 내 쓰기 주사 라인들(GWLk+1, GWLk+2)의 로드 값과 동일하거나 유사하게 보상할 수 있다.
도 7은 도 5의 표시 장치의 일 예를 나타내는 도면이다. 도 7에는 부가 주변 영역(APA)을 중심으로 표시 장치일 일부가 간략하게 도시되었다. 도 8의 도 7의 Ⅰ-Ⅰ'선을 따라 자른 표시 장치의 일 예를 나타내는 단면도이다.
도 5, 도 6, 및 도 7을 참조하면, 부가 주변 영역(APA)에는 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2, 도 6 참조)(또는, 제2 화소들(PXL2)) 및 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3, 도 6 참조)(또는, 제3 화소들(PXL3))을 각각 연결하는 연결 라인(CL)(또는, 연결 라인들(CL1, CL2, CL3, CL4), 도 6 참조)이 제공될 수 있다.
실시예들에서, 부가 주변 영역(APA)에서, 더미부(DPTN)(또는, 더미 패턴)는 연결 라인(CL)과 중첩할 수 있다. 실시예에 따라, 더미부(DPTN)는 제2 주변 영역(PPA2) 및 제3 주변 영역(PPA3)에서 연결 라인(CL)과 중첩할 수도 있다. 더미부(DPTN)는 제2 주변 영역(PPA2), 제3 주변 영역(PPA3), 및 부가 주변 영역(APA)을 경유하여 배치될 수 있다.
더미부(DPTN)는 제2 전원 공급 라인(VSS) 또는 제1 전원 공급 라인(VDD, 도 2 참조)에 연결되거나, 제2 전원 공급 라인(VSS) 또는 제1 전원 공급 라인(VDD, 도 2 참조) 중 하나일 수 있다. 예를 들어, 더미부(DPTN)는 제2 전원 공급 라인(VSS)일 수 있으며, 더미부(DPTN)에는 제2 전원 전압이 인가될 수 있다.
더미부(DPTN)는 연결 라인(CL)과 중첩하여 기생 캐패시터를 형성할 수 있다. 기생 캐패시터의 기생 캐패시턴스는 연결 라인(CL)(또는, 이에 연결되는 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2, 도 6 참조) 및 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3, 도 6 참조))의 로드를 증가시키고, 이들의 로드 값을 보상할 수 있다. 그 결과, 제2 화소 영역(PXA2) 내 쓰기 주사 라인들(GWL1_2, GWL2_2, GWL3_2, GWL4_2, 도 6 참조) 및 제3 화소 영역(PXA3) 내 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3, 도 6 참조))의 로드 값은 제1 화소 영역(PXA1) 내 쓰기 주사 라인들(GWLk+1, GWLk+2)의 로드 값과 동일하거나 유사해질 수 있다. 더미부에 의해 형성되는 기생 캐패시턴스는 보상하고자 하는 주사 라인들의 로드 값에 따라 달리 설정될 수 있다.
도 8을 참조하면, 표시 장치는 기판(SUB) 상에 순차 적층된 복수의 절연막들(GI, IL1, IL2)(또는, 절연층들), 보호층(PSV) 및 봉지막(SLM)을 포함할 수 있다.
더미부(DPTN)(또는, 제2 전원 공급 라인(VSS))은 절연막들(GI, IL1, IL2) 중 제2 층간 절연막(IL2)과 보호층(PSV) 사이에 배치될 수 있다. 연결 라인(CL)은 절연막들(GI, IL1, IL2) 사이에 배치되며, 예를 들어, 도 8에 도시된 바와 같이, 연결 라인(CL)은 제1 층간 절연막(IL1) 및 제2 층간 절연막(IL2) 사이에 배치될 수 있다.
이 경우, 더미부(DPTN)와 연결 라인(CL)이 중첩하는 부분에 기생 커패시터(또는, 로드 매칭 커패시터)가 형성될 수 있다.
한편, 도 8에서, 더미부(DPTN)는 제2 층간 절연막(IL2)과 보호층(PSV) 사이에 배치되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 표시 장치는 절연막들(GI, IL1, IL2) 중 게이트 절연막(GI) 및 제1 층간 절연막(IL1) 사이에 배치되는 도전 패턴을 더 포함하되, 도전 패턴은 별도의 컨택홀을 통해 더미부(DPTN)와 연결되며, 또한, 도전 패턴은 연결 라인(CL)과 중첩하여 기생 커패시터들을 추가로 형성할 수도 있다. 또한, 도전 패턴의 형상(즉, 평면도 상 형상)에 따라 연결 라인(CL)과 중첩하는 부분들(또는, 면적들)이 달라질 수 있으며, 이에 따라 기생 커패시터들의 기생 커패시턴스들이 다양하게 설정될 수도 있다.
도 7 및 도 8을 참조하여 설명한 바와 같이, 표시 장치는 부가 주변 영역(APA)에서 더미부(DPTN)와 연결 라인(CL)이 중첩하여 형성된 기생 커패시터를 포함하고, 기생 커패시터는 제2 및 제3 화소 영역들(PXA2, PXA3)의 배선들(예를 들어, 쓰기 주사 라인들)의 로드를 보상할 수 있다.
도 9는 도 5의 표시 장치의 일 예를 나타내는 도면이다. 도 9에는 제5 게이트 구동부(GDV5), 제6 게이트 구동부(GDV6), 제7 게이트 구동부(GDV7), 및 제8 게이트 구동부(GDV8), 즉, 제2 주사 구동부(SDV2, 도 1 참조)를 중심으로 표시 장치(DD)의 일부가 간략하게 도시되었다.
도 5 및 도 9를 참조하면, 제5 게이트 구동부(GDV5)는 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))을 포함할 수 있다. 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))은 도 6을 참조하여 설명한 제4 게이트 구동부(GDV4)의 쓰기 스테이지들(STW1, STW2, STW3, STW4, STW(k+1), STW(k+2))과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제5 게이트 구동부(GDV5)는 제6 게이트 구동부(GDV6) 및 제7 게이트 구동부(GDV7)보다 제1 화소 영역(PXA1) 및 제3 화소 영역(PXA3)에 인접하여 배치될 수 있다. 이 경우, 도 4에 도시된 바와 같이, 상대적으로 작은 펄스 폭을 가지는 쓰기 주사 신호(GWn)의 RC 딜레이가 상대적으로 완화될 수 있다. 또한, 제5 게이트 구동부(GDV5)는 제4 게이트 구동부(GDV4)와 함께 쓰기 주사 라인들(GWL1_3, GWL2_3, GWL3_3, GWL4_3, GWLk+1, GWLk+2)에 쓰기 주사 신호들을 인가하며, 이에 따라, 쓰기 주사 신호들의 RC 딜레이가 최소화될 수 있다.
제7 게이트 구동부(GDV7)는 초기화 스테이지들(STI1_3, STI2_3, STI3_3, STI4_3)을 포함할 수 있다.
초기화 스테이지들(STI1_3, STI2_3, STI3_3, STI4_3)은 초기화 클록 신호 라인들(GI_CLK1, GI_CLK2)에 연결되며, 초기화 주사 라인들(GIL1_3, GIL2_3, GIL3_3, GIL4_3)에 각각 연결될 수 있다.
초기화 클록 신호 라인들(GI_CLK1, GI_CLK2) 및 후술하는 초기화 시작 신호 라인(GB_FLM)은 도 5를 참조하여 설명한 제2 제어 라인(CSL2)에 포함되고, 제3 주변 영역(PPA3)으로부터 부가 주변 영역(APA)을 통해 제2 주변 영역(PPA2)까지 연장할 수 있다. 초기화 클록 신호 라인들(GI_CLK1, GI_CLK2)에는 초기화 클록 신호들이 인가되고, 초기화 시작 신호 라인(GI_FLM)에는 초기화 시작 신호(또는, 제1 초기화 시작 신호, 제4 스타트 펄스)가 인가될 수 있다.
초기화 스테이지들(STI1_3, STI2_3, STI3_3, STI4_3) 각각은 초기화 시작 신호 또는 이전 초기화 스테이지의 초기화 주사 신호(또는, 초기화 캐리 신호)를 수신하고, 초기화 클록 신호들을 이용하여 초기화 시작 신호 또는 이전 초기화 스테이지의 초기화 주사 신호(즉, 이전 초기화 주사 신호)에 대응하는 초기화 주사 신호를 생성할 수 있다.
예를 들어, 제1 초기화 스테이지(STI1_3)는 초기화 시작 신호 라인(GI_FLM)을 통해 초기화 시작 신호를 수신하고, 초기화 클록 신호들을 이용하여 초기화 시작 신호에 대응하는 제1 초기화 주사 신호를 생성하며, 제1 초기화 주사 신호를 제3 화소 영역(PXA3) 내 제1 초기화 주사 라인(GIL1_3)에 제공할 수 있다.
제2 초기화 스테이지(STI2_3)는 제1 초기화 스테이지(STI1_3)로부터 제1 초기화 주사 신호를 수신하고, 제1 초기화 주사 신호에 대응하는 제2 초기화 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제2 초기화 주사 라인(GIL2_3)에 제공할 수 있다. 유사하게, 제3 초기화 스테이지(STI3_3)는 제2 초기화 주사 신호에 대응하는 제3 초기화 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제3 초기화 주사 라인(GIL3_3)에 제공하고, 제4 초기화 스테이지(STI4_2)는 제3 초기화 주사 신호에 대응하는 제4 초기화 주사 신호를 생성하여 제3 화소 영역(PXA3) 내 제4 초기화 주사 라인(GIL4_3)에 제공할 수 있다.
또한, 제7 게이트 구동부(GDV7)는 발광 스테이지들(STE1_3, STE2_3, STE3_3, STE4_3)을 포함할 수 있다.
발광 스테이지들(STE1_3, STE2_3, STE3_3, STE4_3)은 발광 클록 신호 라인들(EM_CLK1, EM _CLK2)에 연결되며, 제3 화소 영역(PXA3) 내 발광 주사 라인들(EML1_3, EML2_3, EML3_3, EML4_3)에 각각 연결될 수 있다.
발광 클록 신호 라인들(EM_CLK1, EM _CLK2) 및 후술하는 발광 중지 신호 라인(EM_FLM)은 도 5를 참조하여 설명한 제2 제어 라인(CSL2)에 포함되고, 제3 주변 영역(PPA3)으로부터 부가 주변 영역(APA)을 통해 제2 주변 영역(PPA2)까지 연장할 수 있다. 발광 클록 신호 라인들(EM_CLK1, EM_CLK2)에는 발광 클록 신호들이 인가되고, 발광 중지 신호 라인(EM_FLM)에는 발광 중지 신호(또는, 제5 스타트 펄스)가 인가될 수 있다.
발광 스테이지들(STE1_3, STE2_3, STE3_3, STE4_3) 각각은 발광 중지 신호 또는 이전 발광 스테이지의 발광 주사 신호(또는, 발광 캐리 신호)를 수신하고, 발광 클록 신호들을 이용하여 발광 중지 신호 또는 이전 발광 스테이지의 발광 주사 신호(즉, 이전 발광 주사 신호)에 대응하는 발광 주사 신호를 생성할 수 있다.
발광 스테이지들(STE1_3, STE2_3, STE3_3, STE4_3)의 동작들은 초기화 스테이지들(STI1_3, STI2_3, STI3_3, STI4_3)의 동작과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 발광 스테이지들(STE1_1, STE2_3, STE3_3, STE4_3)은 발광 주사 신호들을 발광 주사 라인들(EML1_3, EML2_3, EML3_3, EML4_3)에 순차적으로 제공할 수 있다.
한편, 제6 게이트 구동부(GDV6)는 초기화 스테이지들(STI(k+1)_1, STI(k+2)_1)을 포함할 수 있다.
초기화 스테이지들(STI(k+1)_1, STI(k+2)_1)은 초기화 클록 신호 라인들(GI_CLK1, GI_CLK2)에 연결되며, 초기화 주사 라인들(GILk+1, GILk+2)에 각각 연결될 수 있다. 여기서, 제k+1 초기화 주사 라인(GILk+1)은 도 5를 참조하여 설명한 초기화 주사 라인(GIL_1)에 대응할 수 있다.
초기화 스테이지들(STI(k+1)_1, STI(k+2)_1) 각각은 이전 바이패스 스테이지의 바이패스 주사 신호(또는, 바이패스 캐리 신호)를 수신하고, 바이패스 클록 신호들을 이용하여 이전 바이패스 스테이지의 바이패스 주사 신호에 대응하는 바이패스 주사 신호를 생성할 수 있다.
초기화 스테이지들(STI(k+1)_1, STI(k+2)_1) 각각의 동작은 제2 초기화 스테이지(STI2_1)의 동작과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 초기화 스테이지들(STI(k+1)_1, STI(k+2)_1)은 초기화 주사 신호들을 제1 화소 영역(PXA1) 내 초기화 주사 라인들(GILk+1, GILk+2)에 순차적으로 제공할 수 있다.
또한, 제6 게이트 구동부(GDV6)는 발광 스테이지들(STE(k+1)_3, STE(k+2)_3)을 포함할 수 있다.
발광 스테이지들(STE(k+1)_1, STE(k+2)_1)은 발광 클록 신호 라인들(EM_CLK1, EM_CLK2)에 연결되며, 발광 주사 라인들(EMLk+1, EMLk+2)에 각각 연결될 수 있다.
발광 스테이지들(STE(k+1)_1, STE(k+2)_1) 각각은 이전 발광 스테이지의 발광 주사 신호(또는, 발광 캐리 신호)를 수신하고, 발광 클록 신호들을 이용하여 이전 발광 스테이지의 발광 주사 신호(즉, 이전 발광 주사 신호)에 대응하는 보상 주사 신호를 생성할 수 있다.
발광 스테이지들(STE(k+1)_1, STE(k+2)_1) 각각의 동작들은 제3 화소 영역(PXA3)에 대응하는 발광 스테이지들(STE1_3, STE2_3, STE3_3, STE4_3) 각각의 동작과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 발광 스테이지들(STE(k+1)_1, STE(k+2)_1)은 발광 주사 신호들을 제1 화소 영역(PXA1) 내 발광 주사 라인들(EMLk+1, EMLk+2)에 순차적으로 제공할 수 있다.
제8 게이트 구동부(GDV8)는 초기화 스테이지들(STI1_2, STI2_2, STI3_2, STI4_2)을 포함할 수 있다.
초기화 스테이지들(STI1_2, STI2_2, STI3_2, STI4_2)은 초기화 클록 신호 라인들(GI_CLK1, GI_CLK2)에 연결되며, 초기화 주사 라인들(GIL1_2, GIL2_2, GIL3_2, GIL4_2)에 각각 연결될 수 있다.
초기화 스테이지들(STI1_2, STI2_2, STI3_2, STI4_2)의 동작들은 제3 화소 영역(PXA3)에 대응하는 초기화 스테이지들(STI1_3, STI2_3, STI3_3, STI4_3)의 동작들과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 제8 게이트 구동부(GDV8)의 초기화 스테이지들(STI1_2, STI2_2, STI3_2, STI4_2)은 초기화 주사 신호들을 제2 화소 영역(PXA2) 내 초기화 주사 라인들(GIL1_2, GIL2_2, GIL3_2, GIL4_2)에 순차적으로 제공할 수 있다.
또한, 제8 게이트 구동부(GDV8)는 발광 스테이지들(STE1_2, STE2_2, STE3_2, STE4_2)을 포함할 수 있다.
발광 스테이지들(STE1_2, STE2_2, STE3_2, STE4_2)은 발광 클록 신호 라인들(EM_CLK1, EM _CLK2)에 연결되며, 제2 화소 영역(PXA2) 내 발광 주사 라인들(EML1_2, EML2_2, EML3_2, EML4_2)에 각각 연결될 수 있다.
발광 스테이지들(STE1_2, STE2_2, STE3_2, STE4_2)의 동작들은 제3 화소 영역(PXA3)에 대응하는 발광 스테이지들(STE1_3, STE2_3, STE3_3, STE4_3)의 동작들과 각각 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
즉, 제8 게이트 구동부(GDV8)의 발광 스테이지들(STE1_2, STE2_2, STE3_2, STE4_2)은 발광 주사 신호들을 제2 화소 영역(PXA2) 내 발광 주사 라인들(EML1_2, EML2_2, EML3_2, EML4_2)에 순차적으로 제공할 수 있다.
도 9를 참조하여 설명한 바와 같이, 제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이의 주변 영역(예를 들어, 제2 주변 영역(PPA2))에 배치되는 제8 게이트 구동부(GDV8)를 통해 제2 화소 영역(PXA2)에 초기화 주사 신호들 및 발광 주사 신호들이 제공될 수 있다. 따라서, 제7 게이트 구동부(GDV7)가 별도의 라인들을 통해 제2 화소 영역(PXA2)에 초기화 주사 신호들 및 발광 주사 신호들을 제공하는 경우와 비교하여, 부가 주변 영역(APA)에 제공되는 라인들의 개수가 감소되고, 도 7 및 도 8을 참조하여 설명한 더미부(DPTN)(또는, 로드 매칭 커패시터)이 제공되는 공간 및 부가 주변 영역(APA)에 제공되는 라인들(예를 들어, 연결 라인들(CL1, CL2, CL3, CL4))간의 간격이 충분히 확보될 수 있다. 따라서, 제2 및 제3 화소 영역들(PXA2, PXA3)에 표시되는 영상(또는, 영상의 휘도)이 제1 화소 영역(PXA1)에 표시되는 영상과 차이를 가지는 현상, 및 연결 라인들(CL1, CL2, CL3, CL4)에 발생하는 결함(예를 들어, 간섭, 단선)이 완화되거나 방지될 수 있다.
도 10은 도 2의 표시 장치의 다른 예를 나타내는 도면이다.
도 2, 도 5, 및 도 10을 참조하면, 도 10의 표시 장치(DD_1)는 제8 게이트 구동부(GDV8)를 포함하지 않고, 부가 연결 라인들(CL_A1, CL_A2)을 더 포함한다는 점에서, 도 5의 표시 장치(DD)와 상이하다. 부가 연결 라인들(CL_A1, CL_A2)을 제외하고, 도 10의 표시 장치(DD_1)는 도 5의 표시 장치(DD)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
부가 연결 라인들(CL_A1, CL_A2)는, 연결 라인(CL)과 유사하게, 제2 화소 영역(PXA2)로부터 부가 주변 영역(APA)을 경유하여 제3 화소 영역(PXA3)까지 연장할 수 있다.
제2 화소 영역(PXA2)에 제공되는 초기화 주사 라인(GIL_2)(또는, 제2 초기화 주사 라인), 및 발광 주사 라인(EML_2)(또는, 제2 발광 주사 라인)은 부가 연결 라인들(CL_A1, CL_A2)을 통해 제3 화소 영역(PXA3)에 제공되는 초기화 주사 라인(GIL_3)(또는, 제3 초기화 주사 라인), 및 발광 주사 라인(EML_3)(또는, 제3 발광 주사 라인)과 각각 연결될 수 있다.
예를 들어, 제2 화소 영역(PXA2) 내 초기화 주사 라인(GIL_2)은 제1 부가 연결 라인(CL_A1)을 통해 제3 화소 영역(PXA3) 내 초기화 주사 라인(GIL_3)과 연결될 수 있다. 예를 들어, 제2 화소 영역(PXA2) 내 발광 주사 라인(EML_2)은 제2 부가 연결 라인(CL_A2)을 통해 제3 화소 영역(PXA3) 내 발광 주사 라인(EML_3)(또는, 제3 발광 주사 라인)과 연결될 수 있다.
이 경우, 제7 게이트 구동부(GDV7)는 제3 화소 영역(PXA3) 내 초기화 주사 라인(GIL_3) 및 제1 부가 연결 라인(CL_A1)을 통해 제2 화소 영역(PXA2) 내 초기화 주사 라인(GIL_2)과 연결되고, 제2 화소(PXL2)에 초기화 주사 신호를 제공할 수 있다. 유사하게, 제7 게이트 구동부(GDV7)는 제3 화소 영역(PXA3) 내 발광 주사 라인(EML_3) 및 제2 부가 연결 라인(CL_A2)을 통해 제2 화소 영역(PXA2) 내 발광 주사 라인(EML_2)과 연결되고, 제2 화소(PXL2)에 발광 주사 신호를 제공할 수 있다.
제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이에서, 주변 영역(또는, 부가 주변 영역(APA))의 제1 방향(DR1)으로 폭(또는, 길이)이 보다 제한되는 경우, 표시 장치(DD_1)는 제8 게이트 구동부(GDV8, 도 5 참조) 대신에 제7 게이트 구동부(GDV7)를 이용하여 제2 화소 영역(PXA2)에 초기화 주사 신호 및 발광 주사 신호를 제공할 수 있다.
도 11은 도 2의 표시 장치의 또 다른 예를 나타내는 도면이다.
도 2, 도 5, 및 도 11을 참조하면, 도 11의 표시 장치(DD_2)는 제3 게이트 구동부(GDV3)를 포함하지 않고, 부가 연결 라인들(CL_A3, CL_A4)을 더 포함한다는 점에서, 도 5의 표시 장치(DD)와 상이하다. 부가 연결 라인들(CL_A3, CL_A4)을 제외하고, 도 11의 표시 장치(DD_2)는 도 5의 표시 장치(DD)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
부가 연결 라인들(CL_A3, CL_A4)는, 연결 라인(CL)과 유사하게, 제2 화소 영역(PXA2)로부터 부가 주변 영역(APA)을 경유하여 제3 화소 영역(PXA3)까지 연장할 수 있다.
제3 화소 영역(PXA3)에 제공되는 바이패스 주사 라인(GBL_3)(또는, 제3 바이패스 주사 라인), 및 보상 주사 라인(GCL_3)(또는, 제3 보상 주사 라인)은 부가 연결 라인들(CL_A3, CL_A4)을 통해 제2 화소 영역(PXA2)에 제공되는 바이패스 주사 라인(GBL_2)(또는, 제2 바이패스 주사 라인), 및 보상 주사 라인(GCL_2)(또는, 제2 보상 주사 라인)과 각각 연결될 수 있다.
예를 들어, 제3 화소 영역(PXA3) 내 바이패스 주사 라인(GBL_3)은 제3 부가 연결 라인(CL_A3)을 통해 제2 화소 영역(PXA2) 내 바이패스 주사 라인(GBL_2)과 연결될 수 있다. 예를 들어, 제3 화소 영역(PXA3) 내 보상 주사 라인(GCL_3)은 제4 부가 연결 라인(CL_A4)을 통해 제2 화소 영역(PXA2) 내 보상 주사 라인(GCL_2)과 연결될 수 있다.
이 경우, 제2 게이트 구동부(GDV2)는 제2 화소 영역(PXA2) 내 바이패스 주사 라인(GBL_2) 및 제3 부가 연결 라인(CL_A3)을 통해 제3 화소 영역(PXA3) 내 바이패스 주사 라인(GBL_3)과 연결되고, 제3 화소(PXL3)에 바이패스 주사 신호를 제공할 수 있다. 유사하게, 제2 게이트 구동부(GDV2)는 제2 화소 영역(PXA2) 내 보상 주사 라인(GCL_2) 및 제4 부가 연결 라인(CL_A4)을 통해 제3 화소 영역(PXA3) 내 보상 주사 라인(GCL_3)과 연결되고, 제3 화소(PXL3)에 보상 주사 신호를 제공할 수 있다.
제2 화소 영역(PXA2) 및 제3 화소 영역(PXA3) 사이에서, 주변 영역(또는, 부가 주변 영역(APA))의 제1 방향(DR1)으로 폭(또는, 길이)이 보다 제한되는 경우, 표시 장치(DD_2)는 제3 게이트 구동부(GDV3, 도 5 참조) 대신에 제2 게이트 구동부(GDV2)를 이용하여 제3 화소 영역(PXA3)에 바이패스 주사 신호 및 보상 주사 신호를 제공할 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
APA: 부가 주변 영역
A1, A2, A3: 제1, 제2, 및 제3 영역들
CSL: 제어 신호 라인
DD: 표시 장치
DDV: 데이터 구동부
DPTN: 더미부
EML: 발광 주사 라인
GBL: 바이패스 주사 라인
GCL: 보상 주사 라인
GDV1~GDV7: 제1 내지 제7 게이트 구동부들
GIL: 초기화 주사 라인
GWL: 쓰기 주사 라인
PPA1, PPA2, PPA3: 제1, 제2, 및 제3 주변 영역들
PXA1, PXA2, PXA3: 제1, 제2, 및 제3 화소 영역들
PXL1, PXL2, PXL3: 제1, 제2, 및 제3 화소들
SDV1, SDV2: 제1 및 제2 주사 구동부들
TC: 타이밍 제어부

Claims (20)

  1. 일 변에 내측으로 인입된 트렌치부를 구비하며, 제1 표시 영역, 상기 제1 표시 영역의 제1 측으로부터 돌출되어 상기 트렌치부를 사이에 두고 배치되는 제2 표시 영역 및 제3 표시 영역을 포함하는 표시 영역 및 상기 표시 영역 주변의 주변 영역을 포함하는 기판;
    상기 제1 표시 영역에 제공되는 제1 화소들;
    상기 제2 표시 영역에 제공되는 제2 화소들;
    상기 제3 표시 영역에 제공되는 제3 화소들;
    상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제1 게이트 라인들;
    상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제2 게이트 라인들;
    상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제3 게이트 라인들;
    상기 제1 게이트 라인들에 제1 게이트 신호를 순차적으로 제공하는 제1 게이트 구동부;
    상기 제2 게이트 라인들에 제2 게이트 신호를 순차적으로 제공하는 제2 게이트 구동부; 및
    상기 제3 게이트 라인들에 제3 게이트 신호를 순차적으로 제공하는 제3 게이트 구동부를 포함하고,
    상기 제3 게이트 구동부는 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공되는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 게이트 라인들, 상기 제2 게이트 라인들, 및 상기 제3 게이트 라인들은 제1 방향으로 연장하며,
    상기 제2 표시 영역 및 상기 제3 표시 영역은 상기 제1 방향을 따라 상호 이격된, 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역을 경유하여 연장하며 상기 제2 게이트 구동부 및 상기 제3 게이트 구동부에 연결되는 제1 제어 라인들을 더 포함하는, 표시 장치.
  4. 제3 항에 있어서, 상기 제2 게이트 구동부는 상기 제1 제어 라인들을 통해 제공되는 제1 클록 신호들을 이용하여 제1 스타트 펄스에 대응하는 상기 제2 게이트 신호를 생성하며,
    상기 제3 게이트 구동부는 상기 제1 제어 라인들을 통해 제공되는 상기 제1 클록 신호들을 이용하여 제2 스타트 펄스에 대응하는 상기 제3 게이트 신호를 생성하는, 표시 장치.
  5. 제4 항에 있어서, 상기 제2 스타트 펄스는 상기 제1 스타트 펄스와 동일하고, 상기 제2 스타트 펄스는 상기 제1 제어 라인들 중 하나의 제어 라인을 통해 상기 제3 게이트 구동부에 제공되는, 표시 장치.
  6. 제2 항에 있어서, 상기 제2 게이트 라인들 및 상기 제3 게이트 라인들은 상기 트렌치부를 사이에 두고 상호 분리된, 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제4 게이트 라인들;
    상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제5 게이트 라인들;
    상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제6 게이트 라인들;
    상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공되고 상기 제5 게이트 라인들 및 상기 제6 게이트 라인들을 상호 연결하는 연결 라인들; 및
    상기 제5 게이트 라인들 및 상기 제4 게이트 라인들에 제4 게이트 신호를 순차적으로 제공하는 제4 게이트 구동부를 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 연결 라인들과 중첩하며 커패시터를 형성하는 더미 패턴을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 화소들, 상기 제2 화소들, 및 상기 제3 화소들에 공통적으로 연결되는 전원 공급 라인을 더 포함하고,
    상기 더미 패턴은 상기 전원 공급 라인에 연결되는, 표시 장치.
  10. 제7 항에 있어서,
    상기 제5 게이트 라인들 및 상기 제4 게이트 라인들에 제5 게이트 신호를 순차적으로 제공하는 제5 게이트 구동부를 더 포함하는, 표시 장치.
  11. 제10 항에 있어서, 상기 제4 게이트 구동부는 상기 제1 표시 영역의 제2 측 및 상기 제2 표시 영역의 제2 측에 인접하여 위치하며,
    상기 제5 게이트 구동부는 상기 제1 표시 영역의 제3 측 및 상기 제3 표시 영역의 제3 측에 인접하여 위치하는, 표시 장치.
  12. 제7 항에 있어서,
    상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제7 게이트 라인들;
    상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제8 게이트 라인들;
    상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제9 게이트 라인들;
    상기 제7 게이트 라인들에 제6 게이트 신호를 순차적으로 제공하는 제6 게이트 구동부;
    상기 제8 게이트 라인들에 제7 게이트 신호를 순차적으로 제공하는 제7 게이트 구동부; 및
    상기 제9 게이트 라인들에 제8 게이트 신호를 순차적으로 제공하는 제8 게이트 구동부를 더 포함하고,
    상기 제8 게이트 구동부는 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공되는, 표시 장치.
  13. 제12 항에 있어서, 상기 제2 게이트 구동부는 상기 제2 표시 영역의 제2 측에 인접하여 위치하며,
    상기 제3 게이트 구동부는 상기 제3 표시 영역의 제2 측에 인접하여 위치하고,
    상기 제7 게이트 구동부는 상기 제3 표시 영역의 제3 측에 인접하여 위치하며,
    상기 제8 게이트 구동부는 상기 제2 표시 영역의 제3 측에 인접하여 위치하는, 표시 장치.
  14. 제12 항에 있어서,
    상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역을 경유하여 연장하며 상기 제7 게이트 구동부 및 상기 제8 게이트 구동부에 연결되는 제2 제어 라인들을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서, 상기 제7 게이트 구동부는 상기 제2 제어 라인들을 통해 제공되는 제2 클록 신호들을 이용하여 제3 스타트 펄스에 대응하는 상기 제7 게이트 신호를 생성하며,
    상기 제8 게이트 구동부는 상기 제2 제어 라인들을 통해 제공되는 상기 제2 클록 신호들을 이용하여 제4 스타트 펄스에 대응하는 상기 제8 게이트 신호를 생성하는, 표시 장치.
  16. 제15 항에 있어서, 상기 제4 스타트 펄스는 상기 제3 스타트 펄스와 동일하고, 상기 제4 스타트 펄스는 상기 제2 제어 라인들 중 하나의 제어 라인을 통해 상기 제8 게이트 구동부에 제공되는, 표시 장치.
  17. 제12 항에 있어서,
    제1 데이터 라인, 제1 전원 공급 라인, 제2 전원 공급 라인, 및 제1 초기화 라인을 더 포함하고,
    상기 제1 화소들 중 하나인 제1 화소는,
    상기 제1 전원 공급 라인 및 상기 제2 전원 공급 라인 사이에 연결되는 발광 소자;
    상기 발광 소자에 구동 전류를 전달하며, 제1 전극, 제2 전극, 및 게이트 전극을 포함하는 구동 트랜지스터;
    상기 제1 데이터 라인에 연결되는 제1 전극, 상기 구동 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제4 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 스위칭 트랜지스터;
    상기 구동 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 구동 트랜지스터의 게이트 전극에 연결되는 제2 전극, 및 상기 제1 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 보상 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극에 연결되는 제1 전극, 상기 제1 초기화 라인에 연결되는 제2 전극, 및 상기 제7 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 초기화 트랜지스터를 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    제3 전원 공급 라인을 더 포함하고,
    상기 제1 화소는,
    상기 제3 전원 공급 라인에 연결되는 제1 전극, 상기 구동 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제1 게이트 라인들 중 하나에 연결되는, 제1 바이패스 트랜지스터; 및
    상기 제1 전원 공급 라인에 연결되는 제1 전극, 상기 구동 트랜지스터의 제1 전극에 연결되는 제2 전극, 및 상기 제7 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 제1 발광 트랜지스터를 더 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    제2 초기화 라인을 더 포함하고,
    상기 제1 화소는,
    상기 구동 트랜지스터의 제2 전극에 연결되는 제1 전극, 상기 발광 소자의 애노드 전극에 연결되는 제2 전극, 및 상기 제7 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 제2 발광 트랜지스터; 및
    상기 발광 소자의 상기 애노드 전극에 연결되는 제1 전극, 상기 제2 초기화 라인에 연결되는 제2 전극, 및 상기 제1 게이트 라인들 중 하나에 연결되는 게이트 전극을 포함하는 제2 바이패스 트랜지스터를 더 포함하는, 표시 장치.
  20. 제1 표시 영역, 상기 제1 표시 영역의 제1 측으로부터 돌출되고 상호 이격된 제2 표시 영역 및 제3 표시 영역, 및 상기 제2 표시 영역 및 상기 제3 표시 영역 사이에 배치된 주변 영역을 포함하는 기판;
    상기 제1 표시 영역에 제공되는 제1 화소들;
    상기 제2 표시 영역에 제공되는 제2 화소들;
    상기 제3 표시 영역에 제공되는 제3 화소들;
    상기 제1 표시 영역에 제공되고 상기 제1 화소들에 연결되는 제1 게이트 라인들;
    상기 제2 표시 영역에 제공되고 상기 제2 화소들에 연결되는 제2 게이트 라인들;
    상기 제3 표시 영역에 제공되고 상기 제3 화소들에 연결되는 제3 게이트 라인들;
    상기 제1 게이트 라인들에 제1 게이트 신호를 순차적으로 제공하는 제1 게이트 구동부;
    상기 제2 게이트 라인들에 제2 게이트 신호를 순차적으로 제공하는 제2 게이트 구동부; 및
    상기 제3 게이트 라인들에 제3 게이트 신호를 순차적으로 제공하는 제3 게이트 구동부를 포함하고,
    상기 제3 게이트 구동부는 상기 제2 표시 영역 및 상기 제3 표시 영역 사이의 상기 주변 영역에 제공되는, 표시 장치.
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