KR20210133965A - 드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치 - Google Patents

드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치 Download PDF

Info

Publication number
KR20210133965A
KR20210133965A KR1020217027638A KR20217027638A KR20210133965A KR 20210133965 A KR20210133965 A KR 20210133965A KR 1020217027638 A KR1020217027638 A KR 1020217027638A KR 20217027638 A KR20217027638 A KR 20217027638A KR 20210133965 A KR20210133965 A KR 20210133965A
Authority
KR
South Korea
Prior art keywords
etching
diketone
gas
metal film
complex
Prior art date
Application number
KR1020217027638A
Other languages
English (en)
Inventor
유타 다케다
구니히로 야마우치
아키후미 야오
Original Assignee
샌트랄 글래스 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샌트랄 글래스 컴퍼니 리미티드 filed Critical 샌트랄 글래스 컴퍼니 리미티드
Publication of KR20210133965A publication Critical patent/KR20210133965A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/12—Gaseous compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F4/00—Processes for removing metallic material from surfaces, not provided for in group C23F1/00 or C23F3/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02312—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 드라이 에칭 방법은, 피처리체의 표면에 형성된 금속막에, β-디케톤을 포함하는 에칭 가스를 접촉시켜 에칭하는 드라이 에칭 방법으로서, 제 1 β-디케톤을 포함하는 제 1 에칭 가스를 상기 금속막에 접촉시키는 제 1 에칭 공정과, 상기 제 1 에칭 공정 후, 제 2 β-디케톤을 포함하는 제 2 에칭 가스를 상기 금속막에 접촉시키는 제 2 에칭 공정을 구비하고, 상기 제 1 β-디케톤은, 상기 금속막과의 반응에 의해 제 1 착체를 생성하는 것이 가능한 화합물이며, 상기 제 2 β-디케톤은, 상기 금속막과의 반응에 의해, 상기 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 것이 가능한 화합물인 것을 특징으로 한다.

Description

드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치
본 개시는, 드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치에 관한 것이다.
반도체 디바이스의 제조 과정에 있어서, 배선 재료, 메탈 게이트 재료, 전극 재료, 또는 자성 재료로서, 기판 상에 성막된 금속막을 에칭하는 경우가 있다.
반도체 디바이스의 미세화에 따라, 금속막을 에칭하여 미세한 구조를 형성하기 위해, 금속막의 에칭을 고도로 제어하는 것이 요구되도록 되어 오고 있다. 구체적으로는, 웨이퍼의 면내에 있어서 에칭량의 편차가 1㎚ 이하로 억제되도록 금속막을 에칭하는 것, 에칭 후의 금속막 표면의 러프니스를 제어하는 것, 금속막을 선택적으로 에칭하는 것 등에 대하여 검토되고 있다. 이와 같은 고도의 에칭 제어를 행하기 위해서는, 약액에 의해 금속막을 에칭하는 습식 에칭으로는 곤란하며, 가스에 의해 금속막을 에칭하는 드라이 에칭이 검토되고 있다.
특허 문헌 1에는, 물 및 알코올 중 적어도 어느 일방을 포함하고 있는 β-디케톤을 포함하는 에칭 가스에 의해, 기판 상에 형성된 박막을 기판 온도 300℃ 이상, 바람직하게는 450℃ 이상으로 에칭하여, 상기 기판의 표면을 노출시키는 에칭 공정을 구비하는 에칭 방법이 기재되어 있다. 특허 문헌 2에는, β-디케톤을 포함하고, 물 또는 과산화 수소를 1~20체적% 포함하는 에칭 가스를 이용하여, 100℃ 이상 350℃ 이하의 온도 영역에서 β-디케톤과 금속과의 착체를 형성함으로써 금속막을 에칭하는 방법이 기재되어 있다. 특허 문헌 2에는, 금속막을 구성하는 금속의 예로서, 아연, 코발트, 하프늄, 철, 망간, 바나듐 등이 들어지고 있다. 특허 문헌 2에 의하면, 물 또는 과산화 수소를 첨가함으로써, 산소를 이용하는 경우보다 금속막을 에칭하는 속도가 빨라진다고 되어 있다.
또한, 기판 상의 금속막을 미세하게 에칭하는 방법은 아니지만, 반도체 디바이스의 제조 공정에 사용되는 성막 장치 내에 부착된 금속막을 드라이 클리닝하는 방법으로서, β-디케톤을 이용하는 방법이 제안되고 있다.
특허 문헌 3에는, β-디케톤과 NOx(NO, N2O 중 어느 것)를 포함하는 클리닝 가스를, 200~400℃, 바람직하게는 250~370℃의 온도 범위 내에 있는 금속막과 반응시킴으로써, 성막 장치에 부착된 금속막을 제거하는 드라이 클리닝 방법이 기재되어 있다. 특허 문헌 3에는, 금속막을 구성하는 금속의 예로서, 니켈, 망간, 철, 코발트 등이 들어지고 있다. 특허 문헌 3에 의하면, NOx를 이용함으로써, 산소를 이용하는 경우보다 금속막을 에칭 제거할 수 있는 온도 범위가 넓어진다고 되어 있다.
일본공개특허 특개2004-91829호 공보 일본공개특허 특개2014-236096호 공보 일본공개특허 특개2013-194307호 공보
피에칭 대상인 금속막은, 그 성막 방법에 따라 결정성은 상이하지만, 대부분의 경우, 결정립이 집합하여 형성되는 다결정의 막이다. 이와 같은 금속막을 특허 문헌 1~3에 기재되어 있는 방법으로 에칭한 경우, 전체적으로 균일하게 에칭하는 것은 매우 곤란하다. 통상은, 비교적 결합이 약한(즉, 반응성이 높은) 결정 입계가 우선적으로 에칭되기 때문에, 에칭한 후의 막은, 에칭 속도의 차이에 의한 표면 거칠기가 발생한다고 생각된다. 최근의 미세화의 진전에 있어서는, 약간의 표면 거칠기도 무시할 수 없는 문제가 되고 있어, 이의 개선이 요구되고 있다.
β-디케톤을 포함하는 에칭 가스를 이용하여 금속막을 에칭하는 경우, 금속과 β-디케톤이 착체를 형성함으로써, 금속막이 에칭된다. 이 착체 형성에는, 금속을 한번 산화시킬 필요가 있기 때문에, 산소나 전술의 NOx 등의 산화제를 에칭 가스에 첨가하는 경우가 많다. 지금까지 본 발명자들은, 산화제의 첨가량이나 첨가하는 타이밍, 나아가서는 β-디케톤에서의 처리 조건 등을 조정하여, 표면 거칠기의 개선을 도모해 왔지만, 근본적으로 개선하는 것에는 이르지 않았다.
본 개시는, 상기 과제를 감안하여 이루어진 것으로서, 금속막의 표면 거칠기를 억제하는 것이 가능한 드라이 에칭 방법을 제공하는 것을 목적으로 한다. 또한, 본개시는, 상기 드라이 에칭 방법을 이용한 반도체 디바이스의 제조 방법을 제공하는 것을 목적으로 한다. 본 개시는 또한, 금속막의 표면 거칠기의 발생을 억제하는 것이 가능한 에칭 장치를 제공하는 것을 목적으로 한다.
본 발명자들은, β-디케톤의 종류에 따라, 금속과의 반응으로 생성하는 착체의 승화점이 크게 상이한 것에 주목했다. 그리고, 승화점이 높은 제 1 착체를 생성하는 제 1 β-디케톤으로 금속막을 처리한 후, 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 제 2 β-디케톤으로 금속막을 처리하면, 금속막의 표면 거칠기가 개선되는 것을 발견하여, 본 개시에 이르렀다.
본 개시의 드라이 에칭 방법은, 피처리체의 표면에 형성된 금속막에, β-디케톤을 포함하는 에칭 가스를 접촉시켜 에칭하는 드라이 에칭 방법으로서, 제 1 β-디케톤을 포함하는 제 1 에칭 가스를 상기 금속막에 접촉시키는 제 1 에칭 공정과, 상기 제 1 에칭 공정 후, 제 2 β-디케톤을 포함하는 제 2 에칭 가스를 상기 금속막에 접촉시키는 제 2 에칭 공정을 구비하고, 상기 제 1 β-디케톤은, 상기 금속막과의 반응에 의해 제 1 착체를 생성하는 것이 가능한 화합물이며, 상기 제 2 β-디케톤은, 상기 금속막과의 반응에 의해, 상기 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 것이 가능한 화합물인 것을 특징으로 한다.
본 개시의 드라이 에칭 방법에 있어서, 상기 제 1 β-디케톤과 상기 제 2 β-디케톤의 조합은, (제 1 β-디케톤, 제 2 β-디케톤)=(아세틸아세톤, 헥사플루오로아세틸아세톤), (아세틸아세톤, 트리플루오로아세틸아세톤) 또는 (트리플루오로아세틸아세톤, 헥사플루오로아세틸아세톤)인 것이 바람직하다.
본 개시의 드라이 에칭 방법에 있어서는, 상기 제 1 에칭 공정과 상기 제 2 에칭 공정을 반복하여 행해도 된다.
본 개시의 드라이 에칭 방법에 있어서, 상기 금속막은, Zr, Hf, Fe, Mn, Cr, Al, Ru, Co, Cu, Zn, Pt 및 Ni로 이루어지는 군으로부터 선택되는 적어도 1종의 금속 원소를 포함하는 것이 바람직하다.
본 개시의 드라이 에칭 방법에 있어서, 상기 제 1 에칭 가스 및 상기 제 2 에칭 가스는, 각각 독립하여, NO, NO2, N2O, O2, O3, H2O 및 H2O2로 이루어지는 군으로부터 선택되는 적어도 1종의 첨가 가스를 더 포함하는 것이 바람직하다.
본 개시의 드라이 에칭 방법에 있어서, 상기 금속막은 Co 원소를 포함하고, 상기 제 1 에칭 가스는, 상기 제 1 β-디케톤으로서 아세틸아세톤과, 첨가 가스로서 NO를 포함하고, 상기 제 2 에칭 가스는, 상기 제 2 β-디케톤으로서 헥사플루오로아세틸아세톤과, 첨가 가스로서 NO를 포함하는 것이 바람직하다.
본 개시의 드라이 에칭 방법에 있어서, 상기 제 1 에칭 가스 및 상기 제 2 에칭 가스는, 각각 독립하여, N2, Ar, He, Ne 및 Kr로 이루어지는 군으로부터 선택되는 적어도 1종의 불활성가스를 더 포함하는 것이 바람직하다.
본 개시의 드라이 에칭 방법은, 상기 제 1 에칭 공정 전에, 상기 금속막에 환원성 가스를 공급하는 전처리 공정을 더 구비하는 것이 바람직하다.
본 개시의 반도체 디바이스의 제조 방법은, 기판 상의 금속막을 본 개시의 드라이 에칭 방법에 의해 에칭하는 공정을 구비하는 것을 특징으로 한다.
본 개시의 에칭 장치는, 가열 가능한 처리 용기 내에 마련되고, 금속막이 표면에 형성된 피처리체를 재치하는 재치부와, 상기 금속막과의 반응에 의해 제 1 착체를 생성하는 것이 가능한 화합물인 제 1 β-디케톤을 상기 피처리체에 공급하는 제 1 β-디케톤 공급부와, 상기 금속막과의 반응에 의해, 상기 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 것이 가능한 화합물인 제 2 β-디케톤을 상기 피처리체에 공급하는 제 2 β-디케톤 공급부와, 상기 제 1 β-디케톤을 포함하는 제 1 에칭 가스를 상기 피처리체에 공급하는 제 1 단계와, 상기 제 1 단계의 이후, 상기 제 2 β-디케톤을 포함하는 제 2 에칭 가스를 상기 피처리체에 공급하는 제 2 단계를 행하도록 제어 신호를 출력하는 제어부를 구비하는 것을 특징으로 한다.
본 개시의 에칭 장치는, 환원성 가스를 상기 피처리체에 공급하는 환원성 가스 공급부를 더 구비하고, 상기 제어부는, 상기 제 1 에칭 가스를 상기 피처리체에 공급하기 전에, 상기 환원성 가스를 상기 피처리체에 공급하도록 제어 신호를 출력하는 것이 바람직하다.
본 개시에 의하면, 금속막의 표면 거칠기를 억제하는 것이 가능한 드라이 에칭 방법을 제공할 수 있다.
도 1은, 본 발명의 일 실시 형태와 관련된 에칭 장치를 모식적으로 도시한 개략도이다.
도 2는, 실시예 1 및 실시예 2의 시험 순서를 나타내는 플로우 차트이다.
도 3은, 비교예 1의 시험 순서를 나타내는 플로우 차트이다.
도 4는, 실시예 1 및 비교예 1에 있어서의 에칭량과 RMS의 관계를 나타내는 그래프이다.
도 5는, 실시예 1 및 실시예 2에 있어서의 에칭량과 RMS의 관계를 나타내는 그래프이다.
이하, 본 발명의 실시 형태에 대하여 구체적으로 설명한다.
그러나, 본 개시는, 이하의 실시 형태에 한정되는 것은 아니고, 본 개시의 요지를 변경하지 않는 범위에 있어서 적절히 변경하여 적용할 수 있다.
[드라이 에칭 방법]
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법은, 피처리체의 표면에 형성된 금속막에, β-디케톤을 포함하는 에칭 가스를 접촉시켜 에칭하는 방법이다. 가열한 상태의 금속막에 β-디케톤을 포함하는 에칭 가스를 접촉시키면, β-디케톤과 금속막이 반응하여 착체를 생성한다. 이 착체는 증기압이 높기 때문에, 착체가 기화함으로써 금속막을 제거할 수 있다.
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법에서는, 승화점이 높은 제 1 착체를 생성하는 것이 가능한 제 1 β-디케톤을 포함하는 제 1 에칭 가스를 금속막에 접촉시키는 제 1 에칭 공정 후, 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 것이 가능한 제 2 β-디케톤을 포함하는 제 2 에칭 가스를 금속막에 접촉시키는 제 2 에칭 공정을 행하는 것을 특징으로 하고 있다.
이에 따라, 에칭 후의 금속막의 표면 거칠기를 억제할 수 있다. 그 메커니즘은, 아래와 같이 추정된다. 우선, 제 1 β-디케톤으로 금속막을 처리하면, 비교적 결합이 약한(즉, 반응성이 높은) 결정 입계에 대하여, 우선적으로 제 1 β-디케톤이 착체를 형성한다. 이어서, 제 2 β-디케톤으로 금속막을 처리하면, 결정 입계에서는 제 1 β-디케톤으로 생성한 착체가 보호막으로서 기능하기 때문에, 비교적 반응성이 낮은 결정립 부분에 대하여 제 2 β-디케톤이 어택한다. 그 후, 결정립의 에칭이 진행됨에 따라, 보호되고 있던 결정 입계도 에칭된다. 그 결과, 금속막 전체가 일정하게 에칭된다고 생각된다.
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법의 대상이 되는 금속막은, β-디케톤과 착체를 형성 가능한 금속 원소로 성막된다. 구체적으로는, Zr, Hf, Fe, Mn, Cr, Al, Ru, Co, Cu, Zn, Pt 및 Ni로 이루어지는 군으로부터 선택되는 적어도 1종의 금속 원소를 들 수 있다. 금속막은, 1종의 금속 원소만으로 이루어지는 금속막이어도 되고, 복수의 금속 원소로 구성된 금속막이어도 된다. 그 중에서도, Co 원소를 포함하는 금속막에 대하여, 본 발명의 일 실시 형태와 관련된 드라이 에칭 방법은 유효하다. 또한, 본 발명의 일 실시 형태와 관련된 드라이 에칭 방법에 있어서, 피처리체의 기재로서는, 공지의 반도체 기판이나 유리 기판 등의 기판을 이용할 수 있다.
(제 1 에칭 공정)
제 1 에칭 가스는, 제 1 β-디케톤을 포함한다. 제 1 β-디케톤의 종류는, 제 2 β-디케톤과의 관계에 의해 결정되는 것이며, 특별히 한정되지 않지만, 예를 들면, 아세틸아세톤, 트리플루오로아세틸아세톤 등을 들 수 있다. 제 1 β-디케톤으로서, 1종의 화합물을 이용해도 되고, 2종 이상의 화합물을 이용해도 된다.
제 1 에칭 가스 중에 포함되는 제 1 β-디케톤의 함유율은, 충분한 에칭 속도를 얻는 관점에서, 10체적% 이상 90체적% 이하인 것이 바람직하고, 30체적% 이상 60체적% 이하인 것이 보다 바람직하다.
제 1 에칭 가스는, NO, NO2, N2O, O2, O3, H2O 및 H2O2로 이루어지는 군으로부터 선택되는 적어도 1종의 첨가 가스를 더 포함하는 것이 바람직하다.
제 1 에칭 가스가 첨가 가스를 포함하는 경우, 제 1 에칭 가스 중에 포함되는 첨가 가스의 함유율은, 충분한 에칭 속도를 얻는 관점에서, 0.01체적% 이상 10체적% 이하인 것이 바람직하고, 0.05체적% 이상 8체적% 이하인 것이 보다 바람직하며, 0.1체적% 이상 5체적% 이하인 것이 더 바람직하다.
제 1 에칭 가스는, N2, Ar, He, Ne 및 Kr로 이루어지는 군으로부터 선택되는 적어도 1종의 불활성 가스를 더 포함하는 것이 바람직하다.
제 1 에칭 가스가 불활성 가스를 포함하는 경우, 제 1 에칭 가스 중에 포함되는 불활성 가스의 함유율은, 1체적% 이상 90체적% 이하인 것이 바람직하고, 10체적% 이상 80체적% 이하인 것이 보다 바람직하며, 30체적% 이상 50체적% 이하인 것이 더 바람직하다.
(제 2 에칭 공정)
제 2 에칭 가스는, 제 2 β-디케톤을 포함한다. 제 2 β-디케톤의 종류는, 제 1 β-디케톤과의 관계에 의해 결정되는 것이며, 특별히 한정되지 않지만, 예를 들면, 헥사플루오로아세틸아세톤, 트리플루오로아세틸아세톤 등을 들 수 있다. 제 2 β-디케톤으로서, 1종의 화합물을 이용해도 되고, 2종 이상의 화합물을 이용해도 된다.
제 1 β-디케톤과 제 2 β-디케톤의 조합으로서는, (제 1 β-디케톤, 제 2 β-디케톤)=(아세틸아세톤, 헥사플루오로아세틸아세톤), (아세틸아세톤, 트리플루오로아세틸아세톤), (트리플루오로아세틸아세톤, 헥사플루오로아세틸아세톤) 등을 들 수 있다.
제 2 에칭 가스 중에 포함되는 제 2 β-디케톤의 함유율은, 충분한 에칭 속도를 얻는 관점에서, 10체적% 이상 90체적% 이하인 것이 바람직하고, 30체적% 이상 60체적% 이하인 것이 보다 바람직하다.
제 2 에칭 가스는, NO, NO2, N2O, O2, O3, H2O 및 H2O2로 이루어지는 군으로부터 선택되는 적어도 1종의 첨가 가스를 더 포함하는 것이 바람직하다. 제 1 에칭 가스 및 제 2 에칭 가스가 첨가 가스를 포함하는 경우, 제 1 에칭 가스 중에 포함되는 첨가 가스와 제 2 에칭 가스 중에 포함되는 첨가 가스는, 동일해도 되고, 상이해도 된다.
제 2 에칭 가스가 첨가 가스를 포함하는 경우, 제 2 에칭 가스 중에 포함되는 첨가 가스의 함유율은, 충분한 에칭 속도를 얻는 관점에서, 0.01체적% 이상 10체적% 이하인 것이 바람직하고, 0.05체적% 이상 8체적% 이하인 것이 보다 바람직하며, 0.1체적% 이상 5체적% 이하인 것이 더 바람직하다. 제 1 에칭 가스 및 제 2 에칭 가스가 첨가 가스를 포함하는 경우, 제 1 에칭 가스 중에 포함되는 첨가 가스의 함유율과 제 2 에칭 가스 중에 포함되는 첨가 가스의 함유율은, 동일해도 되고, 상이해도 된다.
제 2 에칭 가스는, N2, Ar, He, Ne 및 Kr로 이루어지는 군으로부터 선택되는 적어도 1종의 불활성 가스를 더 포함하는 것이 바람직하다. 제 1 에칭 가스 및 제 2 에칭 가스가 불활성 가스를 포함하는 경우, 제 1 에칭 가스 중에 포함되는 불활성 가스와 제 2 에칭 가스 중에 포함되는 불활성 가스는, 동일해도 되고, 상이해도 된다.
제 2 에칭 가스가 불활성 가스를 포함하는 경우, 제 2 에칭 가스 중에 포함되는 불활성 가스의 함유율은, 1체적% 이상 90체적% 이하인 것이 바람직하고, 10체적% 이상 80체적% 이하인 것이 보다 바람직하며, 30체적% 이상 50체적% 이하인 것이 더 바람직하다. 제 1 에칭 가스 및 제 2 에칭 가스가 불활성 가스를 포함하는 경우, 제 1 에칭 가스 중에 포함되는 불활성 가스의 함유율과 제 2 에칭 가스 중에 포함되는 불활성 가스의 함유율은, 동일해도 되고, 상이해도 된다.
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법에 있어서는, 제 1 에칭 공정과 제 2 에칭 공정을 반복하여 행해도 된다. 이 경우, 제 1 에칭 공정의 조건은, 각각 동일해도 되고, 상이해도 된다. 마찬가지로, 제 2 에칭 공정의 조건은, 각각 동일해도 되고, 상이해도 된다.
(전처리 공정)
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법에 있어서는, 제 1 에칭 공정 전에, 금속막에 환원성 가스를 공급하는 전처리 공정을 행하는 것이 바람직하다. 예를 들면, 제거 대상의 금속막이 Co 원소를 포함하는 경우, 코발트 자연 산화막을 환원함으로써, 자연 산화막의 두께에 의한 에칭 속도의 편차를 개선할 수 있다.
전처리 공정에 있어서는, 환원성 가스로서, 예를 들면, 수소(H2), 일산화탄소(CO), 포름알데히드(HCHO) 등의 가스를 이용할 수 있다. 환원성 가스는, 1종만이어도 되고, 2종 이상이어도 된다.
전처리 공정에 있어서는, H2 가스 등의 환원성 가스만이 공급되어도 되지만, 상기 서술한 N2 가스 등의 불활성 가스에 의해 환원성 가스가 희석되어도 된다.
또한, 전처리 공정에 있어서는, β-디케톤 및 첨가 가스는 공급되지 않는 것이 바람직하다. 구체적으로는, 전처리 공정에 있어서 공급되는 가스의 전량에 대한 β-디케톤 및 첨가 가스의 양의 비율은, 각각, 0.01체적% 미만인 것이 바람직하고, 0.001체적% 미만인 것이 보다 바람직하며, 0체적%인 것이 특히 바람직하다.
[에칭 장치]
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법은, 예를 들면, 반도체 제조 공정에 사용되는 일반적인 에칭 장치를 사용함으로써 실현할 수 있다. 이와 같은 에칭 장치도, 본 발명의 실시 형태의 하나이다.
도 1은, 본 발명의 일 실시 형태와 관련된 에칭 장치를 모식적으로 도시한 개략도이다.
도 1에 나타내는 에칭 장치(100)는, 금속막이 표면에 형성된 피처리체(10)를 배치하는 처리 용기(110)와, 처리 용기(110)에 접속하여 제 1 β-디케톤을 공급하는 제 1 β-디케톤 공급부(130)와, 제 2 β-디케톤을 공급하는 제 2 β-디케톤 공급부(140)와, 첨가 가스를 공급하는 첨가 가스 공급부(150)와, 불활성 가스를 공급하는 불활성 가스 공급부(160)와, 환원성 가스를 공급하는 환원성 가스 공급부(170)와, 처리 용기(110)를 가열하는 가열 수단(180)을 구비한다. 가스 유량의 제어부(도시 생략)는 제 1 β-디케톤 공급부(130) 등과 접속하고, 제 1 β-디케톤 등을 피처리체(10)에 공급하도록 밸브의 제어 신호를 출력한다. 또한, 에칭 장치(100)는, 첨가 가스 공급부(150), 불활성 가스 공급부(160) 및 환원성 가스 공급부(170)를 구비하고 있지 않아도 된다.
처리 용기(110)는, 피처리체(10)를 재치하기 위한 재치부(111)를 구비한다. 처리 용기(110)는, 사용하는 β-디케톤에 대한 내성이 있어, 소정의 압력으로 감압할 수 있는 것이면 특별히 한정되는 것은 아니지만, 통상, 반도체의 에칭 장치에 구비된 일반적인 처리 용기 등이 적용된다. 또한, 에칭 가스를 공급하는 공급관이나 그 밖의 배관 등도 β-디케톤에 대한 내성이 있는 것이면 특별히 한정되는 것은 아니고 일반적인 것을 사용할 수 있다.
제 1 β-디케톤 공급부(130)는, 밸브(V1~V5)와 유량 조정 수단(MFC1)으로 공급량을 조정하여, N2 등의 버블링 가스를 배관(131, 132 및 133)으로부터 제 1 β-디케톤 용기(137)에 공급하고, 제 1 β-디케톤 용기(137)로부터 제 1 β-디케톤을 배관(134, 135 및 121)에 공급한다. 도 1에서는, 배관(133)과 배관(134)이 배관(136)에 의해 접속되어 있지만, 배관(136)이 마련되어 있지 않아도 된다.
제 2 β-디케톤 공급부(140)는, 밸브(V6 및 V7)와 유량 조정 수단(MFC2)으로 공급량을 조정하여, 제 2 β-디케톤을 배관(141 및 142)으로부터 배관(121)에 공급한다.
첨가 가스 공급부(150)는, 밸브(V8 및 V9)와 유량 조정 수단(MFC3)으로 공급량을 조정하여, 첨가 가스를 배관(151 및 152)으로부터 배관(121)에 공급한다.
불활성 가스 공급부(160)는, 밸브(V10 및 V11)와 유량 조정 수단(MFC4)으로 공급량을 조정하여, 불활성 가스를 배관(161 및 162)으로부터 배관(121)에 공급한다.
환원성 가스 공급부(170)는, 밸브(V12 및 V13)와 유량 조정 수단(MFC5)으로 공급량을 조정하여, 환원성 가스를 배관(171 및 172)으로부터 배관(121)에 공급한다.
에칭 장치(100)에 있어서, β-디케톤은, 불활성 가스 공급부(160)로부터 공급되는 불활성 가스에 의해 소정의 농도로 희석되어, 첨가 가스 공급부(150)로부터 공급되는 첨가 가스와 소정의 농도로 혼합된 상태로, 처리 용기(110)에 공급되는 것이 바람직하다. 단, β-디케톤은 불활성 가스에 의해 희석되지 않아도 된다.
처리 용기(110)의 외부에는, 처리 용기(110)를 가열하는 가열 수단(180)이 배치하여 마련된다. 또한, 재치부(111)의 내부에는, 제 2 가열 수단으로서, 히터(도시 생략)를 구비해도 된다. 또한, 복수의 재치부를 처리 용기(110)에 배치하는 경우에는, 재치부마다 히터를 구비함으로써, 각각의 재치부를 개별적으로 소정의 온도로 설정할 수 있다.
처리 용기(110)의 일방에는, 반응 후의 가스를 배출하기 위한 가스 배출 수단이 배치하여 마련된다. 가스 배출 수단인 진공 펌프(183)에 의해, 배관(181)을 개재하여 처리 용기(110)로부터 반응 후의 가스가 배출된다. 반응 후의 가스는, 배관(181)과 배관(182)과의 사이에 배치하여 마련된 액체 질소 트랩(184)에 의해 회수된다. 배관(181 및 182)에는, 밸브(V14 및 V15)를 배치하여 마련하여, 압력을 조정할 수 있다. 또한, 도 1 중, PI1 및 PI2는, 압력계이며, 그 지시값을 기초로 제어부가 각 유량 조정 수단 및 각 밸브를 제어할 수 있다.
에칭 장치(100)를 예로서, 구체적으로 에칭 방법을 설명한다.
β-디케톤과 착체를 형성 가능한 금속 원소를 포함하는 금속막이 형성된 피처리체(10)를 처리 용기(110) 내에 배치한다. 진공 펌프(183)에 의해, 처리 용기(110), 배관(121), 배관(131~136), 배관(141 및 142), 배관(151 및 152), 배관(161 및 162), 배관(171 및 172), 액체 질소 트랩(184), 배관(181 및 182)의 내부를 소정의 압력까지 진공 치환 후, 가열 수단(180)에 의해, 피처리체(10)를 가열한다. 소정의 온도에 도달하면, 제 1 β-디케톤 공급부(130)와 첨가 가스 공급부(150)와 불활성 가스 공급부(160)로부터 제 1 β-디케톤과 첨가 가스와 불활성 가스를 소정의 유량으로 배관(121)에 공급한다.
희석된 제 1 β-디케톤과 첨가 가스는 소정의 조성으로 혼합되어, 처리 용기(110)에 공급된다. 혼합된 제 1 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내를 소정의 압력으로 제어한다. 소정의 시간, 제 1 에칭 가스와 금속막을 반응시킴으로써, 제 1 에칭 공정을 행한다. 제 1 에칭 공정에서는, 플라즈마리스(plasma-less)로 에칭 가능하며, 에칭 시, 플라즈마 등으로의 에칭 가스의 여기는 불필요하다.
제 1 에칭 공정이 종료된 후, 다시 진공 치환한다. 그 후, 제 2 β-디케톤 공급부(140)와 첨가 가스 공급부(150)와 불활성 가스 공급부(160)로부터 제 2 β-디케톤과 첨가 가스와 불활성 가스를 소정의 유량으로 배관(121)에 공급한다.
희석된 제 2 β-디케톤과 첨가 가스는 소정의 조성으로 혼합되어, 처리 용기(110)에 공급된다. 혼합된 제 2 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내를 소정의 압력으로 제어한다. 소정의 시간, 제 2 에칭 가스와 금속막을 반응시킴으로써, 제 2 에칭 공정을 행한다. 제 2 에칭 공정에서는, 플라즈마리스로 에칭 가능하며, 에칭 시, 플라즈마 등으로의 에칭 가스의 여기는 불필요하다.
제 1 에칭 공정과 제 2 에칭 공정을 반복하여 행하는 경우에는, 제 2 에칭 공정이 종료된 후, 다시 진공 치환한다. 그 후, 상기 서술과 마찬가지로, 제 1 에칭 공정과 제 2 에칭 공정을 행한다.
제 2 에칭 공정이 종료된 후, 가열 수단(180)에 의한 가열을 정지하여 강온함과 함께, 진공 펌프(183)를 정지하여, 진공을 개방한다. 이상에 의해, 금속막의 에칭을 행할 수 있다.
또한, 제 1 에칭 공정 전, 환원성 가스 공급부(170)로부터, 환원성 가스를 피처리체(10)에 공급함으로써 전처리 공정을 행할 수 있다. 전처리 공정 후, 제 1 에칭 공정 전에 진공 치환하는 것이 바람직하다.
(에칭 조건)
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법에 있어서, 제 1 에칭 공정 및 제 2 에칭 공정을 행할 때의 온도는, 착체가 기화 가능한 온도이면 되고, 특히, 제거 대상의 금속막의 온도가, 100℃ 이상 350℃ 이하인 것이 바람직하고, 130℃ 이상 250℃ 이하인 것이 보다 바람직하다. 금속막의 온도는, 제 1 에칭 공정과 제 2 에칭 공정에서 동일해도 되고, 상이해도 된다.
또한, 제 1 에칭 공정 및 제 2 에칭 공정에 있어서의 처리 용기 내의 압력은, 특별히 한정되지 않지만, 통상, 0.1kPa 이상 101.3kPa 이하의 압력 범위이다. 처리 용기 내의 압력은, 제 1 에칭 공정과 제 2 에칭 공정에서 동일해도 되고, 상이해도 된다.
특히, 제거 대상의 금속막이 Co 원소를 포함하고, 제 1 에칭 가스가 제 1 β-디케톤으로서 아세틸아세톤과 첨가 가스로서 NO를 포함하며, 제 2 에칭 가스가 제 2 β-디케톤으로서 헥사플루오로아세틸아세톤과 첨가 가스로서 NO를 포함하는 경우, 300~400℃ 정도의 고온으로 에칭하면, 헥사플루오로아세틸아세톤이 분해되어 카본막이 형성되는 경우나, 소자의 구조에 데미지를 주는 경우가 있다. 이 때문에, 피처리체가 250℃ 이하로 가열되는 것이 바람직하다.
상기의 온도 범위이면, 충분한 에칭 속도를 얻는 관점에서, 제 1 에칭 공정에 있어서의 처리 용기 내의 압력은, 20Torr 이상 300Torr 이하(2.67kPa 이상 39.9kPa 이하)인 것이 바람직하고, 20Torr 이상 100Torr 이하(2.67kPa 이상 13.3kPa 이하)인 것이 보다 바람직하며, 20Torr 이상 50Torr 이하(2.67kPa 이상 6.67kPa 이하)인 것이 더 바람직하다. 또한, 제 2 에칭 공정에 있어서의 처리 용기 내의 압력은, 20Torr 이상 300Torr 이하(2.67kPa 이상 39.9kPa 이하)인 것이 바람직하고, 50Torr 이상 250Torr 이하(6.67kPa 이상 33.3kPa 이하)인 것이 보다 바람직하며, 100Torr 이상 200Torr 이하(13.3kPa 이상 26.7kPa 이하)인 것이 더 바람직하다.
제 1 에칭 공정 및 제 2 에칭 공정의 처리 시간은, 특별히 한정되지 않지만, 반도체 디바이스 제조 프로세스의 효율을 고려하면, 60분 이내인 것이 바람직하다. 여기서, 각 에칭 공정의 처리 시간이란, 피처리체가 설치되어 있는 처리 용기 내에 에칭 가스를 도입하고, 그 후, 에칭 처리를 종료하기 위해 처리 용기 내의 에칭 가스를 진공 펌프 등에 의해 배기할 때까지의 시간을 가리킨다.
전처리 공정을 행하는 경우, 전처리 공정의 처리 온도는, 자연 산화막을 환원 가능한 온도이면 특별히 한정되지 않지만, 전처리 공정의 처리 온도가 낮으면, 환원 반응이 대부분 진행되지 않는다. 또한, 전처리 공정의 처리 온도는 높아도 되지만, 에칭 장치의 운용상, 제 1 에칭 공정의 처리 온도와 동일한 것이 바람직하다. 이상으로부터, 전처리 공정에서는, 피처리체가 100℃ 이상 350℃ 이하로 가열되는 것이 바람직하고, 150℃ 이상 250℃ 이하로 가열되는 것이 보다 바람직하다.
전처리 공정에 있어서, 환원성 가스의 유량은, 처리 용기의 용적에 의존한다. 전처리 공정에 있어서, 처리 용기 내의 압력은 특별히 한정되지 않지만, 예를 들면 10~500Torr(1.33~66.5kPa)의 범위에서 장치에 맞춰 적절히 설정하면 된다.
전처리 공정의 처리 시간은, 기판에 형성한 금속막의 성막 방법 등에 따라 적절히 조정하면 된다.
[반도체 디바이스의 제조 방법]
본 발명의 일 실시 형태와 관련된 드라이 에칭 방법은, 종래의 반도체 디바이스의 금속막에 소정의 패턴을 형성하기 위한 에칭 방법으로서 사용 가능하다. 본 발명의 일 실시 형태와 관련된 드라이 에칭 방법에 의해 기판 상의 금속막을 에칭함으로써, 반도체 디바이스를 저렴하게 제조할 수 있다.
이와 같은 반도체 디바이스로서, 예를 들면, 태양 전지, 하드디스크 드라이브, 다이나믹·랜덤·액세스·메모리, 상 변화형 메모리, 강유전체 메모리, 자기 저항 메모리, 저항 변화형 메모리, MEMS(Micro Electro Mechanical Systems) 등을 들 수 있다.
실시예
이하, 본 개시를 보다 구체적으로 개시한 실시예를 나타낸다. 또한, 본 개시는, 이러한 실시예에만 한정되는 것은 아니다.
실시예 1, 실시예 2 및 비교예 1에서는, 도 1에 나타내는 에칭 장치(100)를 이용하여, 실리콘 웨이퍼의 표면에 형성된 코발트막(형상 1cm×1cm, 막 두께 200㎚)의 에칭을 행했다.
도 2는, 실시예 1 및 실시예 2의 시험 순서를 나타내는 플로우 차트이다. 도 3은, 비교예 1의 시험 순서를 나타내는 플로우 차트이다. 도 2 및 도 3 중, Vac는 진공 치환을 나타내고 있다.
(실시예 1)
처리 용기(110), 배관(121), 배관(131~136), 배관(141 및 142), 배관(151 및 152), 배관(161 및 162), 배관(171 및 172), 액체 질소 트랩(184), 배관(181 및 182)의 내부를 10Pa 미만까지 진공 치환했다. 그 후, 가열 수단(180) 및 재치부(111)의 내부에 배치하여 마련한 히터에 의해, 재치부(111)에 재치하고 있는, 무게를 측정한 피처리체(10)를 가열했다. 가열 수단(180) 및 재치부(111)의 내부에 배치하여 마련한 히터가 200℃에 도달한 것을 확인 후, 환원성 가스 공급부(170)로부터 H2 가스 10sccm을 압력 50Torr로 10분간 공급하여, 전처리 공정을 행했다.
전처리 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 1 β-디케톤 공급부(130)로부터 아세틸아세톤(Acac)과, 첨가 가스 공급부(150)로부터 NO 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 제 1 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110)내부의 압력을 21Torr로 제어하여, 제 1 에칭 공정을 행했다. 피처리체의 온도는 200℃로 하고, 제 1 에칭 가스의 유량은, Acac/NO/N2=10/1/10sccm로 했다. 제 1 에칭 가스의 도입을 개시하여 1~5분이 경과한 후, 제 1 에칭 가스의 도입을 정지했다.
제 1 에칭 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 2 β-디케톤 공급부(140)로부터 헥사플루오로아세틸아세톤(HFAc)과, 첨가 가스 공급부(150)로부터 NO 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 제 2 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 100Torr로 제어하여, 제 2 에칭 공정을 행했다. 피처리체의 온도는 200℃로 하고, 제 2 에칭 가스의 유량은, HFAc/NO/N2=50/1/49sccm로 했다. 제 2 에칭 가스의 도입을 개시하여 1~5분이 경과한 후, 제 2 에칭 가스의 도입을 정지했다.
제 1 에칭 공정과 제 2 에칭 공정을 1~8사이클 반복했다.
(실시예 2)
피처리체의 온도를 150℃로 변경한 것을 제외하고, 실시예 1과 마찬가지로 전처리 공정, 제 1 에칭 공정 및 제 2 에칭 공정을 행함으로써, 피처리체의 에칭을 행했다.
(비교예 1)
우선, 실시예 1과 마찬가지의 조건으로 전처리 공정을 행했다.
전처리 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 2 β-디케톤 공급부(140)로부터 헥사플루오로아세틸아세톤(HFAc)과, 첨가 가스 공급부(150)로부터 NO 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 100Torr로 제어하여, 에칭 공정을 행했다. 피처리체의 온도는 200℃로 하고, 에칭 가스의 유량은, HFAc/NO/N2=50/1/49sccm로 했다. 에칭 가스의 도입을 개시하여 2~60분이 경과한 후, 에칭 가스의 도입을 정지했다.
실시예 3 및 비교예 2에서는, 도 1에 나타내는 에칭 장치(100)를 이용하여, 실리콘 웨이퍼의 표면에 형성된 철막(형상 1cm×1cm, 막 두께 200㎚)의 에칭을 행했다.
(실시예 3)
우선, 실시예 1과 마찬가지의 조건으로 전처리 공정을 행했다.
전처리 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 1 β-디케톤 공급부(130)로부터 아세틸아세톤(Acac)과, 첨가 가스 공급부(150)로부터 H2O 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 제 1 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110)내부의 압력을 21Torr로 제어하여, 제 1 에칭 공정을 행했다. 피처리체의 온도는 250℃로 하고, 제 1 에칭 가스의 유량은, Acac/H2O/N2=10/1/10sccm로 했다. 제 1 에칭 가스의 도입을 개시하여 1~5분이 경과한 후, 제 1 에칭 가스의 도입을 정지했다.
제 1 에칭 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 2 β-디케톤 공급부(140)로부터 헥사플루오로아세틸아세톤(HFAc)과, 첨가 가스 공급부(150)로부터 H2O 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 제 2 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 100Torr로 제어하여, 제 2 에칭 공정을 행했다. 피처리체의 온도는 250℃로 하고, 제 2 에칭 가스의 유량은, HFAc/H2O/N2=50/1/49sccm로 했다. 제 2 에칭 가스의 도입을 개시하여 1~5분이 경과한 후, 제 2 에칭 가스의 도입을 정지했다.
제 1 에칭 공정과 제 2 에칭 공정을 1~8사이클 반복했다.
(비교예 2)
우선, 실시예 1와 마찬가지의 조건으로 전처리 공정을 행했다.
전처리 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 2 β-디케톤 공급부(140)로부터 헥사플루오로아세틸아세톤(HFAc)과, 첨가 가스 공급부(150)로부터 H2O 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 100Torr로 제어하여, 에칭 공정을 행했다. 피처리체의 온도는 250℃로 하고, 에칭 가스의 유량은, HFAc/H2O/N2=50/1/49sccm로 했다. 에칭 가스의 도입을 개시하여 2~60분이 경과한 후, 에칭 가스의 도입을 정지했다.
실시예 4 및 비교예 3에서는, 도 1에 나타내는 에칭 장치(100)를 이용하여, 실리콘 웨이퍼의 표면에 형성된 하프늄막(형상 1cm×1cm, 막 두께 200㎚)의 에칭을 행했다.
(실시예 4)
우선, 실시예 1과 마찬가지의 조건으로 전처리 공정을 행했다.
전처리 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 1 β-디케톤 공급부(130)로부터 아세틸아세톤(Acac)과, 첨가 가스 공급부(150)로부터 NO2 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 제 1 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 21Torr로 제어하여, 제 1 에칭 공정을 행했다. 피처리체의 온도는 300℃로 하고, 제 1 에칭 가스의 유량은, Acac/NO2/N2=10/1/10sccm로 했다. 제 1 에칭 가스의 도입을 개시하여 1~5분이 경과한 후, 제 1 에칭 가스의 도입을 정지했다.
제 1 에칭 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 2 β-디케톤 공급부(140)로부터 헥사플루오로아세틸아세톤(HFAc)과, 첨가 가스 공급부(150)로부터 NO2 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 제 2 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 100Torr로 제어하여, 제 2 에칭 공정을 행했다. 피처리체의 온도는 300℃로 하고, 제 2 에칭 가스의 유량은, HFAc/NO2/N2=50/1/49sccm로 했다. 제 2 에칭 가스의 도입을 개시하여 1~5분이 경과한 후, 제 2 에칭 가스의 도입을 정지했다.
제 1 에칭 공정과 제 2 에칭 공정을 1~8사이클 반복했다.
(비교예 3)
우선, 실시예 1과 마찬가지의 조건으로 전처리 공정을 행했다.
전처리 공정이 종료된 후, 다시 10Pa 미만까지 진공 치환했다. 그 후, 제 2 β-디케톤 공급부(140)로부터 헥사플루오로아세틸아세톤(HFAc)과, 첨가 가스 공급부(150)로부터 NO2 가스와, 불활성 가스 공급부(160)로부터 N2 가스를 소정의 유량으로 배관(121)에 공급함으로써, 에칭 가스를 처리 용기(110) 내에 도입하면서, 처리 용기(110) 내부의 압력을 100Torr로 제어하여, 에칭 공정을 행했다. 피처리체의 온도는 300℃로 하고, 에칭 가스의 유량은, HFAc/NO2/N2=50/1/49sccm로 했다. 에칭 가스의 도입을 개시하여 2~60분이 경과한 후, 에칭 가스의 도입을 정지했다.
실시예 1~실시예 4 및 비교예 1~비교예 3에 있어서, 처리 용기(110) 내부를 진공 개방 후, 피처리체(10)를 취출하여 무게를 측정했다. 시험 전후의 피처리체(10)의 중량 변화와 코발트막, 철막 또는 하프늄막의 밀도로부터 체적을 계산하고, 그 체적을 코발트막, 철막 또는 하프늄막의 면적으로 나눔으로써 에칭량을 산출했다.
또한, 실시예 1~실시예 4 및 비교예 1~비교예 3에 있어서, 에칭 후의 코발트막, 철막 또는 하프늄막의 표면의 요철을 AFM(SHIMADZU사제, 모델 SPM-9700)으로 측정했다. AFM에 의한 측정값의 제곱 평균 제곱근 거칠기(RMS)를 구하여, 표면 거칠기의 지표로 했다.
실시예 1~실시예 4 및 비교예 1~비교예 3에 있어서의 에칭 조건을 표 1에 나타낸다. 또한, 에칭량에 대한 RMS의 기울기를 구한 결과를 표 1에 나타낸다.
Figure pct00001
도 4는, 실시예 1 및 비교예 1에 있어서의 에칭량과 RMS의 관계를 나타내는 그래프이다.
도 4로부터 에칭량에 대한 RMS의 기울기를 구하면, 비교예 1에서는 0.095인 것에 비해, 실시예 1에서는 0.063까지 저하되고 있다. 도 4의 결과로부터, 실시예 1에서는, 에칭 후의 표면 거칠기가 억제되고 있는 것을 확인할 수 있다.
도 5는, 실시예 1 및 실시예 2에 있어서의 에칭량과 RMS의 관계를 나타내는 그래프이다.
도 5로부터 에칭량에 대한 RMS의 기울기를 구하면, 에칭 온도가 200℃인 실시예 1에서는 0.063이며, 에칭 온도가 150℃인 실시예 2에서는 0.058이다. 도 5의 결과로부터, 온도 의존성은 거의 없는 것을 확인할 수 있다. 에칭 온도의 저하와 함께, 제 1 에칭 공정 및 제 2 에칭 공정 중 어디에 있어서도 에칭 속도가 저하되기 때문에, 에칭 속도의 차도 유지되고 있다고 생각된다.
표 1에 나타내는 바와 같이, 피에칭막이 철막인 경우, 비교예 2에서는 0.102인 것에 비해, 실시예 3에서는 0.082까지 저하되고 있다. 마찬가지로, 피에칭막이 하프늄막인 경우, 비교예 3에서는 0.113인 것에 비해, 실시예 4에서는 0.076까지 저하되고 있다. 이러한 결과로부터, 실시예 3 및 실시예 4에 있어서도, 에칭 후의 표면 거칠기가 억제되고 있는 것을 확인할 수 있다.
이상의 결과로부터, 상기 서술한 추정 메커니즘에 의해 에칭이 진행되고 있다고 생각된다.
본원은, 2019년 3월 1일에 출원된 일본국특허출원 2019-037591호를 기초로, 파리 조약 또는 이행하는 나라에 있어서의 법규에 근거하는 우선권을 주장하는 것이다. 당해 출원의 내용은, 그 전체가 본원 중에 참조로서 포함되어 있다.
10 피처리체
100 에칭 장치
110 처리 용기
111 재치부
130 제 1 β-디케톤 공급부
131, 132, 133, 134, 135, 136 배관
137 제 1 β-디케톤 용기
140 제 2 β-디케톤 공급부
141, 142 배관
150 첨가 가스 공급부
151, 152 배관
160 불활성 가스 공급부
161, 162 배관
170 환원성 가스 공급부
171, 172 배관
180 가열 수단
181, 182 배관
183 진공 펌프
184 액체 질소 트랩
MFC1, MFC2, MFC3, MFC4, MFC5 유량 조정 수단
PI1, PI2 압력계
V1, V2, V3, V4, V5, V6, V7, V8, V9, V10, V11, V12, V13, V14, V15 밸브

Claims (11)

  1. 피처리체의 표면에 형성된 금속막에, β-디케톤을 포함하는 에칭 가스를 접촉시켜 에칭하는 드라이 에칭 방법으로서,
    제 1 β-디케톤을 포함하는 제 1 에칭 가스를 상기 금속막에 접촉시키는 제 1 에칭 공정과,
    상기 제 1 에칭 공정 후, 제 2 β-디케톤을 포함하는 제 2 에칭 가스를 상기 금속막에 접촉시키는 제 2 에칭 공정을 구비하고,
    상기 제 1 β-디케톤은, 상기 금속막과의 반응에 의해 제 1 착체를 생성하는 것이 가능한 화합물이며,
    상기 제 2 β-디케톤은, 상기 금속막과의 반응에 의해, 상기 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 것이 가능한 화합물인 것을 특징으로 하는 드라이 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 1 β-디케톤과 상기 제 2 β-디케톤의 조합은, (제 1 β-디케톤, 제 2 β-디케톤)=(아세틸아세톤, 헥사플루오로아세틸아세톤), (아세틸아세톤, 트리플루오로아세틸아세톤) 또는 (트리플루오로아세틸아세톤, 헥사플루오로아세틸아세톤)인, 드라이 에칭 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 에칭 공정과 상기 제 2 에칭 공정을 반복하여 행하는, 드라이 에칭 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 금속막은, Zr, Hf, Fe, Mn, Cr, Al, Ru, Co, Cu, Zn, Pt 및 Ni로 이루어지는 군으로부터 선택되는 적어도 1종의 금속 원소를 포함하는, 드라이 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 가스 및 상기 제 2 에칭 가스는, 각각 독립하여, NO, NO2, N2O, O2, O3, H2O 및 H2O2로 이루어지는 군으로부터 선택되는 적어도 1종의 첨가 가스를 더 포함하는, 드라이 에칭 방법.
  6. 제 1 항에 있어서,
    상기 금속막은 Co 원소를 포함하고,
    상기 제 1 에칭 가스는, 상기 제 1 β-디케톤으로서 아세틸아세톤과, 첨가 가스로서 NO를 포함하며,
    상기 제 2 에칭 가스는, 상기 제 2 β-디케톤으로서 헥사플루오로아세틸아세톤과, 첨가 가스로서 NO를 포함하는, 드라이 에칭 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 가스 및 상기 제 2 에칭 가스는, 각각 독립하여, N2, Ar, He, Ne 및 Kr로 이루어지는 군으로부터 선택되는 적어도 1종의 불활성 가스를 더 포함하는, 드라이 에칭 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 공정 전에, 상기 금속막에 환원성 가스를 공급하는 전처리 공정을 더 구비하는, 드라이 에칭 방법.
  9. 기판상의 금속막을 제 1 항 내지 제 8 항 중 어느 한 항에 기재된 드라이 에칭 방법에 의해 에칭하는 공정을 구비하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  10. 가열 가능한 처리 용기 내에 마련되고, 금속막이 표면에 형성된 피처리체를 재치하는 재치부와,
    상기 금속막과의 반응에 의해 제 1 착체를 생성하는 것이 가능한 화합물인 제 1 β-디케톤을 상기 피처리체에 공급하는 제 1 β-디케톤 공급부와,
    상기 금속막과의 반응에 의해, 상기 제 1 착체보다 승화점이 낮은 제 2 착체를 생성하는 것이 가능한 화합물인 제 2 β-디케톤을 상기 피처리체에 공급하는 제 2 β-디케톤 공급부와,
    상기 제 1 β-디케톤을 포함하는 제 1 에칭 가스를 상기 피처리체에 공급하는 제 1 단계와, 상기 제 1 단계의 이후, 상기 제 2 β-디케톤을 포함하는 제 2 에칭 가스를 상기 피처리체에 공급하는 제 2 단계를 행하도록 제어 신호를 출력하는 제어부를 구비하는 것을 특징으로 하는 에칭 장치.
  11. 제 10 항에 있어서,
    환원성 가스를 상기 피처리체에 공급하는 환원성 가스 공급부를 더 구비하고,
    상기 제어부는, 상기 제 1 에칭 가스를 상기 피처리체에 공급하기 전에, 상기 환원성 가스를 상기 피처리체에 공급하도록 제어 신호를 출력하는, 에칭 장치.
KR1020217027638A 2019-03-01 2020-02-19 드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치 KR20210133965A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019037591 2019-03-01
JPJP-P-2019-037591 2019-03-01
PCT/JP2020/006500 WO2020179449A1 (ja) 2019-03-01 2020-02-19 ドライエッチング方法、半導体デバイスの製造方法及びエッチング装置

Publications (1)

Publication Number Publication Date
KR20210133965A true KR20210133965A (ko) 2021-11-08

Family

ID=72338545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217027638A KR20210133965A (ko) 2019-03-01 2020-02-19 드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치

Country Status (7)

Country Link
US (1) US11618954B2 (ko)
EP (1) EP3933892A4 (ko)
JP (1) JPWO2020179449A1 (ko)
KR (1) KR20210133965A (ko)
CN (1) CN113498547A (ko)
SG (1) SG11202109419WA (ko)
WO (1) WO2020179449A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021079624A1 (ko) * 2019-10-23 2021-04-29
JP7342288B2 (ja) 2020-12-18 2023-09-11 株式会社トクヤマ 遷移金属の半導体の処理方法、および遷移金属酸化物の還元剤含有処理液
WO2022230859A1 (ja) * 2021-04-28 2022-11-03 セントラル硝子株式会社 表面処理方法、ドライエッチング方法、クリーニング方法、半導体デバイスの製造方法及びエッチング装置
JP7329021B2 (ja) * 2021-09-14 2023-08-17 株式会社Kokusai Electric 半導体装置の製造方法、基板処理方法、基板処理システム、およびプログラム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004091829A (ja) 2002-08-30 2004-03-25 Tokyo Electron Ltd エッチング方法及びエッチング装置
JP2013194307A (ja) 2012-03-22 2013-09-30 Central Glass Co Ltd 成膜装置内の金属膜のドライクリーニング方法
JP2014236096A (ja) 2013-05-31 2014-12-15 セントラル硝子株式会社 ドライエッチング方法、ドライエッチング装置、金属膜及びそれを備えたデバイス

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6159859A (en) * 1998-06-09 2000-12-12 Air Products And Chemicals, Inc. Gas phase removal of SiO2 /metals from silicon
US20050142885A1 (en) 2002-08-30 2005-06-30 Tokyo Electron Limited Method of etching and etching apparatus
JP2019054014A (ja) * 2016-02-02 2019-04-04 セントラル硝子株式会社 エッチング方法及びエッチング装置
JP6559107B2 (ja) * 2016-09-09 2019-08-14 東京エレクトロン株式会社 成膜方法および成膜システム
WO2018128078A1 (ja) * 2017-01-04 2018-07-12 セントラル硝子株式会社 ドライエッチング方法及びエッチング装置
JP6967724B2 (ja) 2017-08-25 2021-11-17 パナソニックＩｐマネジメント株式会社 圧力式炊飯器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004091829A (ja) 2002-08-30 2004-03-25 Tokyo Electron Ltd エッチング方法及びエッチング装置
JP2013194307A (ja) 2012-03-22 2013-09-30 Central Glass Co Ltd 成膜装置内の金属膜のドライクリーニング方法
JP2014236096A (ja) 2013-05-31 2014-12-15 セントラル硝子株式会社 ドライエッチング方法、ドライエッチング装置、金属膜及びそれを備えたデバイス

Also Published As

Publication number Publication date
CN113498547A (zh) 2021-10-12
US20220056593A1 (en) 2022-02-24
EP3933892A4 (en) 2022-11-09
WO2020179449A1 (ja) 2020-09-10
US11618954B2 (en) 2023-04-04
TW202100804A (zh) 2021-01-01
EP3933892A1 (en) 2022-01-05
SG11202109419WA (en) 2021-09-29
JPWO2020179449A1 (ko) 2020-09-10

Similar Documents

Publication Publication Date Title
KR20210133965A (ko) 드라이 에칭 방법, 반도체 디바이스의 제조 방법 및 에칭 장치
KR102308032B1 (ko) 드라이 에칭 방법 및 에칭 장치
KR102308031B1 (ko) 드라이 에칭 방법 및 β-디케톤 충전 완료 용기
US9991138B2 (en) Etching method and etching apparatus
JP6142676B2 (ja) ドライエッチング方法、ドライエッチング装置、金属膜及びそれを備えたデバイス
JP5707144B2 (ja) 基板処理装置のドライクリーニング方法及び金属膜の除去方法
WO2015001991A1 (ja) 被処理体の処理方法
CN116034456A (zh) 选择性各向异性金属蚀刻
KR102382484B1 (ko) 에칭 방법 및 에칭 장치
TWI838472B (zh) 乾式蝕刻方法、半導體裝置之製造方法及蝕刻裝置
EP4307346A1 (en) Surface treatment method, dry etching method, cleaning method, semiconductor device manufacturing method, and etching device
CN114616651A (zh) 干式蚀刻方法、半导体器件的制造方法和蚀刻装置
US20230093323A1 (en) Film forming apparatus, film forming method, and film forming system

Legal Events

Date Code Title Description
E902 Notification of reason for refusal