KR20210129271A - 다중 스페이서 패터닝 방식들 - Google Patents

다중 스페이서 패터닝 방식들 Download PDF

Info

Publication number
KR20210129271A
KR20210129271A KR1020217033789A KR20217033789A KR20210129271A KR 20210129271 A KR20210129271 A KR 20210129271A KR 1020217033789 A KR1020217033789 A KR 1020217033789A KR 20217033789 A KR20217033789 A KR 20217033789A KR 20210129271 A KR20210129271 A KR 20210129271A
Authority
KR
South Korea
Prior art keywords
layer
substrate
gas mixture
power setting
spacer layer
Prior art date
Application number
KR1020217033789A
Other languages
English (en)
Inventor
츠 슌 양
츠 šœ 양
루이 쳉
카르틱 자나키라만
주빈 후앙
디와카르 엔. 케들라야
미나크시 굽타
스리니바스 구길라
융 첸 린
히데타카 오시오
차오 리
진 리
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20210129271A publication Critical patent/KR20210129271A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 개시내용은 우수한 프로파일 제어 및 피처 전사 무결성을 갖는 다중 패터닝 프로세스를 활용하여 나노구조들을 형성하는 것을 제공한다. 일 실시예에서, 기판 상에 피처들을 형성하기 위한 방법은, 기판 상에 맨드릴 층을 형성하는 단계, 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―스페이서 층은 도핑된 실리콘 재료임―, 및 스페이서 층을 패터닝하는 단계를 포함한다. 다른 실시예에서, 기판 상에 피처들을 형성하기 위한 방법은, 기판 상의 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―스페이서 층은 도핑된 실리콘 재료임―, 제1 가스 혼합물을 사용하여 스페이서 층의 일부분을 선택적으로 제거하는 단계, 및 제1 가스 혼합물과 상이한 제2 가스 혼합물을 사용하여 맨드릴 층을 선택적으로 제거하는 단계를 포함한다.

Description

다중 스페이서 패터닝 방식들
[0001] 본 개시내용의 예들은 일반적으로, 막 층에 나노구조들을 형성하는 것에 관한 것이다. 특히, 본 개시내용의 실시예들은, 정밀 치수 제어 및 최소 리소그래피 관련 에러들로 작은 치수들을 갖는 피처(feature)들을 형성하기 위한 방법들을 제공한다.
[0002] IC(integrated circuit)들 또는 칩들의 제조 시에, 칩의 상이한 층들을 표현하는 패턴들은 칩 설계자에 의해 생성된다. 제조 프로세스 동안 반도체 기판 상에 각각의 칩 층의 설계를 전사하기 위해서, 이들 패턴들로부터 일련의 재사용가능한 마스크들 또는 포토마스크들이 생성된다. 마스크 패턴 생성 시스템들은 개개의 마스크 상에 칩의 각각의 층의 설계를 이미징하기 위해 정밀 레이저들 또는 전자 빔들을 사용한다. 이어서, 마스크들은, 각각의 층에 대한 회로 패턴들을 반도체 기판 상에 전사하기 위해 포토그래픽 네거티브(photographic negatⅣe)들과 매우 유사하게 사용된다. 이들 층들은 일련의 프로세스들을 사용하여 구축되고, 각각의 완성된 칩을 포함하는, 작은 트랜지스터들 및 전기 회로들로 변환된다. 따라서, 마스크의 임의의 결함들이 칩으로 전달되어서, 잠재적으로 성능에 악영향을 미칠 수 있다. 충분히 심각한 결함들은 마스크를 완전히 쓸모 없게 만들 수 있다. 통상적으로, 15개 내지 100개의 마스크들의 세트가 칩을 구성하기 위해 사용되며, 반복적으로 사용될 수 있다.
[0003] 임계 치수(CD; critical dimensions)의 축소에 따라, 현재의 광학 리소그래피는 45 nm(nanometer) 기술 노드에서 기술적 한계에 접근하고 있다. 차세대 리소그래피(NGL; next generation lithography)는 예컨대 32 nm 기술 노드 이상에서 종래의 광학 리소그래피 방법을 대체할 것으로 예상된다. 패터닝된 마스크의 이미지들은, 고정밀 광학 시스템을 통해, 포토레지스트 층의 층으로 코팅된 기판 표면 상에 투사된다. 이어서, 복잡한 화학 반응들 및 후속 제조 단계들, 이를테면, 현상, 노출-후 베이킹, 및 습식 또는 건식 에칭 후에, 패턴들이 기판 표면 상에 형성된다.
[0004] 다중 패터닝 기법은 피처 밀도를 향상시키기 위해 포토리소그래피에 대해 개발된 기술이다. 다중 패터닝 기법을 활용하기 위한 간단한 예는 더블 패터닝이며, 여기서, 종래의 리소그래피 프로세스는 예상되는 수의 2배의 피처들을 생성하도록 향상된다. 이중 노출은 2개의 상이한 포토마스크들을 사용하는, 동일한 포토레지스트 층의 2개의 별개의 노출들의 시퀀스이다. 이 기법은 보통, 매우 상이하게 보이는 또는 호환될 수 없는 밀도들 또는 피치들을 갖는, 동일한 층의 패턴들에 대해 사용된다.
[0005] 더블 패터닝 리소그래피(DPL; double patterning lithography)는 분해능을 개선하기 위한 효과적인 기법이다. DPL은 이론적으로 피치 분할(pitch splitting)을 통해 분해능을 2배로 한다. DPL은 2개의 별개의 노출들 및 에칭 단계들(리소-에칭-리소-에칭, 또는 LELE 또는 L2E2로 불림)을 수반한다. DPL은 특히 20 nm 생성 기술에 적절하며, 14 nm 기술 이상까지 스케일 다운하기 위한 유망한 후보 솔루션들 중 하나이다. 10 nm 미만으로 피처 피치를 요구하는 일부 구조들에서, 치수 한계를 푸시하기 위해 더 많은 수의 패터닝 기법, 이를테면, 쿼드러플(quadruple) 패터닝 또는 옥튜플(octuple) 패터닝(L4E4 또는 L8E8)이 요구될 수 있다. 그러나, 반도체 디바이스들을 형성하기 위해 사용되는 구조들의 기하학적 구조 한계들이 기술 한계들에 대해 푸시됨에 따라, 다중 패터닝 프로세스 동안의 정확한 형성에 대한 필요성을 충족시키기가 점점 더 어려워졌다. 패터닝 프로세스 동안 발생한 불량한 프로파일 제어는 대개, 전사된 피처들 상에서 발견되는 결함들, 이를테면, 푸팅(footing) 구조, 코너 라운딩, 불량한 라인 무결성 또는 부정확한 피치 치수를 초래하여서, 결국 디바이스 고장(failure)으로 이어진다. 따라서, 다중 패터닝 동안의 작은 임계 치수 구조들의 제조를 위한 정확한 프로세스 제어에 대한 필요성이 점점 더 중요해져 왔다.
[0006] 그러므로, 정밀 치수 제어로 나노구조들을 형성할 필요가 있다.
[0007] 본 개시내용은 우수한 프로파일 제어 및 피처 전사 무결성을 갖는 다중 패터닝 프로세스를 활용하여 나노구조들을 형성하는 것을 제공한다. 일 실시예에서, 기판 상에 피처들을 형성하기 위한 방법은, 기판 상에 맨드릴 층을 형성하는 단계, 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―스페이서 층은 도핑된 실리콘 재료임―, 및 스페이서 층을 패터닝하는 단계를 포함한다.
[0008] 다른 실시예에서, 기판 상에 피처들을 형성하기 위한 방법은, 기판 상의 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―스페이서 층은 도핑된 실리콘 재료임―, 제1 가스 혼합물을 사용하여 스페이서 층의 일부분을 선택적으로 제거하는 단계, 및 제1 가스 혼합물과 상이한 제2 가스 혼합물을 사용하여 맨드릴 층을 선택적으로 제거하는 단계를 포함한다.
[0009] 또 다른 실시예에서, 기판 상에 피처들을 형성하기 위한 방법은, 기판 상의 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―스페이서 층은 도핑된 실리콘 재료이며, 맨드릴 층은 200 ℃까지의 열 프로세스 하에서 유지되는 유기 재료로 제작됨―, 제1 가스 혼합물을 사용하여 스페이서 층의 일부분을 선택적으로 제거하는 단계, 및 제1 가스 혼합물과 상이한 제2 가스 혼합물을 사용하여 맨드릴 층을 선택적으로 제거하는 단계를 포함한다.
[0010] 본 개시내용의 실시예들의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 보다 상세한 설명은 실시예들을 참조로 하여 이루어질 수 있으며, 이러한 실시예들 중 일부는 첨부된 도면들에 예시된다. 그러나, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 일 실시예에 따른, 증착 프로세스를 수행하기 위해 활용될 수 있는 프로세싱 챔버를 도시한다.
[0012] 도 2는 본 개시내용의 일 실시예에 따른, 에칭 프로세스를 수행하기 위해 활용될 수 있는 프로세싱 챔버를 도시한다.
[0013] 도 3은 본 개시내용의 일 실시예에 따른, 나노구조들을 형성하기 위해 패터닝 프로세스를 수행하기 위한 방법의 흐름도를 도시한다.
[0014] 도 4a 내지 도 4i는 본 개시내용의 일 실시예에 따른, 도 3의 방법에 의해 나노구조를 형성하기 위한 시퀀스의 단면도들의 일 예를 도시한다.
[0015] 도 5a 내지 도 5g는 본 개시내용의 일 실시예에 따른, 도 3의 방법에 의해 나노구조를 형성하기 위한 시퀀스의 단면도들의 일 예를 도시한다.
[0016] 도 6a 내지 도 6f는 본 개시내용의 일 실시예에 따른, 도 3의 방법에서 활용되는, 스페이서 층을 활용함으로써 나노구조를 형성하기 위한 시퀀스의 단면도들의 다른 예를 도시한다.
[0017] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 일 실시예에서 개시되는 엘리먼트들은 특정 언급 없이 다른 실시예들에 대해 유익하게 활용될 수 있다는 것이 고려된다.
[0018] 14 나노미터 미만의 또는 14 나노미터 이상의 원하는 작은 치수들을 갖는 나노구조들을 제조하기 위한 방법들이 제공된다. 방법들은, 작은 치수들을 갖는 피처들을 마스크 층에 전사하기 위해 다중 스페이서 패터닝(SAMSP; multiple spacer patterning) 프로세스를 활용하며, 마스크 층은, 마스크 층 아래에 배치된 재료 층에 피처들을 추가로 전사하기 위해 에칭 프로세스에서 사용될 수 있다. 일 예에서, 스페이서 층은 다수의 패터닝 프로세스들 동안 활용된다. 스페이서 층은 도핑된 실리콘 함유 재료에 의해 제조될 수 있다.
[0019] 도 1은 파티셔닝된 플라즈마 생성 구역들을 갖는 유동성 화학 기상 증착 챔버(100)의 일 실시예의 단면도이다. 유동성 화학 기상 증착 챔버(100)는 기판 상에 유동성 실리콘 함유 층, 이를테면, 도핑된 실리콘 함유 층을 증착하기 위해 활용될 수 있다. 다른 유동성 실리콘 함유 층들은 특히 실리콘 옥사이드, 실리콘 카바이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 옥시카바이드를 포함할 수 있다. 막 증착 동안, 프로세스 가스가 가스 유입 조립체(105)를 통해 제1 플라즈마 구역(115) 내로 유동될 수 있다. 프로세스 가스는 제1 플라즈마 구역(115)에 진입하기 전에 원격 플라즈마 시스템(RPS; remote plasma system)(101) 내에서 여기될 수 있다. 증착 챔버(100)는 덮개(112) 및 샤워헤드(125)를 포함한다. 덮개(112)는 인가되는 AC 전압원을 갖는 것으로 도시되며, 샤워헤드(125)는 제1 플라즈마 구역(115)에서의 플라즈마 생성과 일치하여 접지(ground)된다. 절연 링(120)이 덮개(112)와 샤워헤드(125) 사이에 포지셔닝되어서, 용량성 결합 플라즈마(CCP; capacitively coupled plasma)가 제1 플라즈마 구역(115)에 형성되는 것을 가능하게 한다. 덮개(112)와 샤워헤드(125)는 이들 사이에 절연 링(120)이 있는 것으로 도시되며, 이는 샤워헤드(125)에 대해 덮개(112)에 AC 전위가 인가될 수 있게 한다.
[0020] 덮개(112)는 가스 유입 조립체(105) 내의 2개의 별도의 가스 공급 채널들을 특징으로 하는 이중 소스 덮개일 수 있다. 제1 가스 공급 채널(102)이 RPS(remote plasma system)(101)를 통과하는 가스를 운반하는 한편, 제2 가스 공급 채널(104)은 RPS(101)를 우회한다. 제1 가스 공급 채널(102)은 프로세스 가스를 위해 사용될 수 있고, 제2 가스 공급 채널(104)은 처리 가스를 위해 사용될 수 있다. 제1 플라즈마 구역(115) 내로 유동하는 가스들은 배플(baffle)(106)에 의해 분산될 수 있다.
[0021] 유체, 이를테면, 전구체가 샤워헤드(125)를 통해 증착 챔버(100)의 제2 플라즈마 구역(133) 내로 유동될 수 있다. 제1 플라즈마 구역(115) 내의 전구체로부터 유도되는 여기된 종(species)은 샤워헤드(125)의 애퍼처들(114)을 통해 이동하고, 샤워헤드(125)로부터 제2 플라즈마 구역(133) 내로 유동하는 전구체와 반응한다. 제2 플라즈마 구역(133)에는 플라즈마가 거의 존재하지 않거나 또는 전혀 존재하지 않는다. 전구체의 여기된 유도체들은 제2 플라즈마 구역(133)에서 결합하여, 기판 상에 유동성 유전체 재료를 형성한다. 유전체 재료가 성장함에 따라, 더 최근에 추가된 재료는 하부(underlying) 재료보다 더 높은 이동도를 갖는다. 유기 함량이 증발에 의해 감소됨에 따라 이동도가 감소한다. 증착이 완료된 후에 유동성 유전체 재료 내에 통상적인 밀도들의 유기 함량을 남기지 않으면서, 이러한 기법을 사용하여 이러한 유동성 유전체 재료에 의해 갭들이 충전될 수 있다. 증착된 막으로부터 유기 함량을 추가로 감소시키거나 또는 제거하기 위해, 경화 단계가 여전히 사용될 수 있다.
[0022] 제1 플라즈마 구역(115)에서 단독으로 또는 RPS(remote plasma system)(101)와 조합하여 전구체를 여기시키는 것은 여러 이익들을 제공한다. 전구체로부터 유도되는 여기된 종의 농도는 제1 플라즈마 구역(115) 내의 플라즈마로 인해 제2 플라즈마 구역(133) 내에서 증가될 수 있다. 이러한 증가는 제1 플라즈마 구역(115) 내의 플라즈마의 위치에 기인할 수 있다. 제2 플라즈마 구역(133)은 RPS(remote plasma system)(101)보다 제1 플라즈마 구역(115)에 더 가깝게 위치되어서, 여기된 종이 다른 가스 분자들, 챔버의 벽들 및 샤워헤드의 표면들과의 충돌들을 통해 여기 상태들을 떠나는 데 더 적은 시간이 남겨진다.
[0023] 전구체로부터 유도되는 여기된 종의 농도의 균일성이 또한, 제2 플라즈마 구역(133) 내에서 증가될 수 있다. 이는, 제2 플라즈마 구역(133)의 형상과 더 유사한 제1 플라즈마 구역(115)의 형상에 기인할 수 있다. RPS(remote plasma system)(101)에서 생성되는 여기된 종은 샤워헤드(125)의 중심 근처의 애퍼처들(114)을 통과하는 종에 비해 샤워헤드(125)의 에지들 근처의 애퍼처들(114)을 통과하기 위해서 더 먼 거리들을 이동한다. 더 먼 거리는 여기된 종의 감소된 여기를 초래하고, 예컨대, 기판의 에지 근처에서 더 느린 성장 레이트를 초래할 수 있다. 제1 플라즈마 구역(115)에서 전구체를 여기시키는 것은 이러한 변동(variation)을 완화시킨다.
[0024] 전구체들에 부가하여, 다양한 목적들을 위해 상이한 시간들에 도입되는 다른 가스들이 있을 수 있다. 예컨대, 증착 동안 막, 증착된 막, 기판 및/또는 챔버 벽들로부터 원하지 않는 종을 제거하기 위해 처리 가스가 도입될 수 있다. 처리 가스는 H2, H2/N2 혼합물, NH3, NH4OH, O3, O2, H2O2 및 수증기를 포함하는 그룹으로부터 선택된 가스들 중 적어도 하나 이상을 포함할 수 있다. 처리 가스는 플라즈마에서 여기될 수 있고, 이어서, 증착된 막으로부터 잔류 유기 함량을 감소시키거나 또는 제거하기 위해 사용될 수 있다. 다른 예에서, 처리 가스는 플라즈마 없이 사용될 수 있다. 처리 가스가 수증기를 포함할 때, 전달은 MFM(mass flow meter) 및 주입 밸브를 사용하여 또는 다른 적절한 수증기 생성기들을 활용함으로써 달성될 수 있다.
[0025] 실시예에서, 도핑된 실리콘 함유 층은, 제2 플라즈마 구역(133)에 실리콘 함유 전구체들을 도입하여 프로세싱 전구체들을 반응시킴으로써 증착될 수 있다. 유전체 재료 전구체들의 예들은, 실란, 디실란, 메틸실란, 디메틸실란, 트리메틸실란, 테트라메틸실란, 테트라에톡시실란(TEOS), 트리에톡시실란(TES), 옥타메틸시클로테트라실록산(OMCTS), 테트라메틸-디실록산(TMDSO), 테트라메틸시클로테트라실록산(TMCTS), 테트라메틸-디에톡실-디실록산(TMDDSO), 디메틸-디메톡실-실란(DMDMS) 또는 이들의 조합들을 포함하는 실리콘 함유 전구체들이다. 실리콘 나이트라이드의 증착을 위한 추가적인 전구체들은 SixNyHz 함유 전구체들, 이를테면, 실릴-아민, 및 트리실릴아민(TSA) 및 디실릴아민(DSA)을 포함하는 그 유도체들, SixNyHzOzz 함유 전구체들, SixNyHzClzz 함유 전구체들 또는 이들의 조합들을 포함한다.
[0026] 프로세싱 전구체들은 붕소 함유 화합물들, 수소 함유 화합물들, 산소 함유 화합물들, 질소 함유 화합물들 또는 이들의 조합들을 포함한다. 붕소 함유 화합물들의 적절한 예들은 BH3, B2H6, BF3, BCl3 등을 포함한다. 적절한 프로세싱 전구체들의 예들은 H2, H2/N2 혼합물, NH3, NH4OH, O3, O2, H2O2, N2, N2H4 증기를 포함하는 NxHy 화합물들, NO, N2O, NO2, 수증기 또는 이들의 조합들을 포함하는 그룹으로부터 선택된 화합물들 중 하나 이상을 포함한다. 프로세싱 전구체들은, N* 및/또는 H* 및/또는 O* 함유 라디칼들 또는 플라즈마, 예컨대, NH3, NH2 *, NH*, N*, H*, O*, N*O* 또는 이들의 조합들을 포함하도록, 이를테면 RPS 유닛에서 플라즈마 여기될 수 있다. 프로세스 전구체들은 대안적으로, 본원에서 설명되는 전구체들 중 하나 이상을 포함할 수 있다.
[0027] 프로세싱 전구체들은, B*, N* 및/또는 H* 및/또는 O* 함유 라디칼들 또는 플라즈마 또는 이들의 조합들을 포함하는 프로세스 가스 플라즈마 및 라디칼들을 생성하기 위해 제1 플라즈마 구역(115)에서 플라즈마 여기될 수 있다. 대안적으로, 프로세싱 전구체들은, 원격 플라즈마 시스템을 통과한 후 제1 플라즈마 구역(115)으로의 도입 전에, 이미 플라즈마 상태에 있을 수 있다.
[0028] 이어서, 여기된 프로세싱 전구체(190)는 애퍼처들(114)을 통과한 전구체들과의 반응을 위해 제2 플라즈마 구역(133)으로 전달된다. 일단 프로세싱 볼륨 내에 있으면, 프로세싱 전구체는 기판 상에 유전체 재료들을 증착하도록 혼합 및 반응할 수 있다.
[0029] 일 실시예에서, 증착 챔버(100)에서 수행되는 유동성 CVD 프로세스는, 필요에 따라, 도핑된 실리콘 함유 가스, 이를테면, 붕소(B) 도핑된 실리콘 층(Si-B) 또는 다른 적절한 붕소-실리콘 함유 재료를 증착할 수 있다.
[0030] 도 2는 에칭 프로세스, 이를테면, 이방성 에칭 및 등방성 에칭 둘 모두를 사용하여 기판 상의 하드마스크 층과 함께 스페이서 층, 이를테면, 도핑된 실리콘 함유 재료를 에칭하기 위한 패터닝 프로세스를 수행하기에 적절한 프로세싱 챔버(200)의 일 예의 단면도이다. 본원에서 개시되는 교시들과 함께 사용하도록 구성될 수 있는 적절한 프로세싱 챔버들은, 예컨대, 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 입수가능한 ENABLER® 또는 C3® 프로세싱 챔버를 포함한다. 프로세싱 챔버(200)가 우월한 에칭 성능을 가능하게 하는 복수의 피처들을 포함하는 것으로 도시되지만, 다른 프로세싱 챔버들이 본원에서 개시되는 본 발명의 피처들 중 하나 이상으로부터 이익을 얻도록 구성될 수 있다는 것이 고려된다.
[0031] 프로세싱 챔버(200)는 내부 볼륨(206)을 에워싸는, 챔버 바디(202) 및 덮개(204)를 포함한다. 챔버 바디(202)는 통상적으로 알루미늄, 스테인리스 강 또는 다른 적절한 재료로 제작된다. 챔버 바디(202)는 일반적으로 측벽들(208) 및 최하부(210)를 포함한다. 기판 지지 페데스탈 액세스 포트(미도시)는 일반적으로 측벽(208)에 정의되고, 프로세싱 챔버(200)로부터 기판(203)의 진입 및 배출을 가능하게 하기 위한 슬릿 밸브에 의해 선택적으로 밀봉된다. 배기 포트(226)가 챔버 바디(202)에 정의되고, 내부 볼륨(206)을 펌프 시스템(228)에 커플링한다. 펌프 시스템(228)은 일반적으로, 프로세싱 챔버(200)의 내부 볼륨(206)의 압력을 조절 및 진공배기하기 위해 활용되는, 하나 이상의 펌프들 및 스로틀 밸브들을 포함한다. 일 구현에서, 펌프 시스템(228)은 내부 볼륨(206) 내부의 압력을, 통상적으로 약 10 mTorr 내지 약 500 Torr의 동작 압력에서 유지한다.
[0032] 덮개(204)는 챔버 바디(202)의 측벽(208) 상에서 밀봉식으로 지지된다. 덮개(204)는 프로세싱 챔버(200)의 내부 볼륨(206)으로의 액세스를 가능하게 하도록 개방될 수 있다. 덮개(204)는 광학 프로세스 모니터링을 가능하게 하는 윈도우(242)를 포함한다. 일 구현에서, 윈도우(242)는, 프로세싱 챔버(200) 외부에 장착된 광학 모니터링 시스템(240)에 의해 활용되는 신호에 대해 투과성인 석영 또는 다른 적절한 재료로 구성된다.
[0033] 광학 모니터링 시스템(240)은 윈도우(242)를 통해 챔버 바디(202)의 내부 볼륨(206) 및/또는 기판 지지 페데스탈 조립체(248) 상에 포지셔닝된 기판(203) 중 적어도 하나를 보도록 포지셔닝된다. 일 실시예에서, 광학 모니터링 시스템(240)은 덮개(204)에 커플링되며, 필요에 따라 프로세스 상태 모니터링(이를테면, 플라즈마 모니터링, 온도 모니터링 등)을 제공하고 인입 기판 패턴 피처 불일치들(이를테면, 두께 등)을 보상하기 위한 프로세스 조정을 가능하게 하는 정보를 제공하기 위해 광학 계측을 사용하는 통합된 증착 프로세스를 가능하게 한다. 본 개시내용으로부터 이익을 얻도록 구성될 수 있는 하나의 광학 모니터링 시스템은 캘리포니아주 산타 클라라의 Applied Materials, Inc.로부터 입수가능한 EyeD® 풀-스펙트럼 간섭계 계측 모듈이다.
[0034] 가스 패널(258)이 프로세스 및/또는 세정 가스들을 내부 볼륨(206)에 제공하도록 프로세싱 챔버(200)에 커플링된다. 도 2에 도시된 예에서, 가스들이 가스 패널(258)로부터 프로세싱 챔버(200)의 내부 볼륨(206)으로 전달될 수 있게 하기 위해, 유입 포트들(232', 232'')이 덮개(204)에 제공된다. 일 구현에서, 가스 패널(258)은 플루오르화 프로세스 가스를 유입 포트들(232', 232'')을 통해 프로세싱 챔버(200)의 내부 볼륨(206) 내로 제공하도록 구성된다. 일 구현에서, 가스 패널(258)로부터 제공되는 프로세스 가스는 적어도 플루오르화 가스, 염소, 및 탄소 함유 가스, 산소 가스, 질소 함유 가스 및 염소 함유 가스를 포함한다. 플루오르화 및 탄소 함유 가스들의 예들은 CHF3, CH2F2 및 CF4를 포함한다. 다른 플루오르화 가스들은 C2F, C4F6, C3F8 및 C5F8 중 하나 이상을 포함할 수 있다. 산소 함유 가스의 예들은 O2, CO2, CO, N2O, NO2, O3, H2O 등을 포함한다. 질소 함유 가스의 예들은 N2, NH3, N2O, NO2 등을 포함한다. 염소 함유 가스의 예들은 HCl, Cl2, CCl4, CHCl3, CH2Cl2, CH3Cl 등을 포함한다. 탄소 함유 가스의 적절한 예들은 메탄(CH4), 에탄(C2H6), 에틸렌(C2H4) 등을 포함한다.
[0035] 샤워헤드 조립체(230)는 덮개(204)의 내부 표면(214)에 커플링된다. 샤워헤드 조립체(230)는 복수의 애퍼처들을 포함하며, 이러한 복수의 애퍼처들은, 프로세싱 챔버(200)에서 프로세싱되고 있는 기판(203)의 표면에 걸쳐 미리 정의된 분포로 유입 포트들(232', 232'')로부터 샤워헤드 조립체(230)를 통해 프로세싱 챔버(200)의 내부 볼륨(206) 내로 가스들이 유동할 수 있게 한다.
[0036] 프로세싱을 위해 내부 볼륨(206) 내로 진입하기 전에 원격 플라즈마로부터 가스 혼합물을 해리시키는 것을 가능하게 하기 위해, 원격 플라즈마 소스(277)가 가스 패널(258)에 선택적으로 커플링될 수 있다. RF 소스 전력(243)이 정합 네트워크(241)를 통해 샤워헤드 조립체(230)에 커플링된다. RF 소스 전력(243)은 통상적으로, 약 50 kHz 내지 약 200 MHz 범위의 튜닝가능 주파수에서 약 3000 W까지 생성할 수 있다.
[0037] 샤워헤드 조립체(230)는 부가적으로, 광학 계측 신호에 대해 투과성인 구역을 포함한다. 광학적으로 투과성인 구역 또는 통로(238)는 광학 모니터링 시스템(240)이 기판 지지 페데스탈 조립체(248) 상에 포지셔닝된 기판(203) 및/또는 내부 볼륨(206)을 볼 수 있게 하는 데 적절하다. 통로(238)는, 광학 모니터링 시스템(240)에 의해 생성되고 광학 모니터링 시스템(240)으로 다시 반사되는 에너지의 파장들에 대해 실질적으로 투과성인, 재료, 샤워헤드 조립체(230)에 형성되거나 또는 배치된 애퍼처 또는 복수의 애퍼처들일 수 있다. 일 실시예에서, 통로(238)는 통로(238)를 통한 가스 누설을 방지하기 위한 윈도우(242)를 포함한다. 윈도우(242)는 사파이어 플레이트, 석영 플레이트 또는 다른 적절한 재료일 수 있다. 대안적으로, 윈도우(242)는 덮개(204)에 배치될 수 있다.
[0038] 일 구현에서, 샤워헤드 조립체(230)는 프로세싱 챔버(200)의 내부 볼륨(206) 내로 유동하는 가스의 별개의 제어를 가능하게 하는 복수의 존들로 구성된다. 도 2에 예시된 예에서, 샤워헤드 조립체(230)는 별개의 유입 포트들(232', 232'')을 통해 가스 패널(258)에 개별적으로 커플링된, 내부 존(234) 및 외부 존(236)으로서 구성된다.
[0039] 기판 지지 페데스탈 조립체(248)는 프로세싱 챔버(200)의 내부 볼륨(206)에서 가스 분배(샤워헤드) 조립체(230) 아래에 배치된다. 기판 지지 페데스탈 조립체(248)는 프로세싱 동안 기판(203)을 홀딩한다. 기판 지지 페데스탈 조립체(248)는 일반적으로, 기판 지지 페데스탈 조립체(248)를 통해 배치된 복수의 리프트 핀들(미도시)을 포함하며, 이러한 복수의 리프트 핀들은, 종래의 방식으로 로봇(미도시)을 이용하여 기판 지지 페데스탈 조립체(248)로부터 기판(203)을 리프팅하도록 그리고 기판(203)의 교환을 가능하게 하도록 구성된다. 내부 라이너(218)가 기판 지지 페데스탈 조립체(248)의 주변부를 밀접하게 둘러쌀 수 있다.
[0040] 일 구현에서, 기판 지지 페데스탈 조립체(248)는 장착 플레이트(262), 베이스(264) 및 정전 척(266)을 포함한다. 장착 플레이트(262)는 챔버 바디(202)의 최하부(210)에 커플링되며, 특히, 유체들, 전력 라인들 및 센서 리드(lead)들과 같은 유틸리티들을 베이스(264) 및 정전 척(266)으로 라우팅하기 위한 통로들을 포함한다. 정전 척(266)은 샤워헤드 조립체(230) 아래에 기판(203)을 유지하기 위한 적어도 하나의 클램핑 전극(280)을 포함한다. 정전 척(266)은 종래에 공지된 바와 같이 척킹 표면에 기판(203)을 홀딩하는 정전력을 발생시키기 위해 척킹 전력원(282)에 의해 구동된다. 대안적으로, 기판(203)은 클램핑, 진공 또는 중력에 의해 기판 지지 페데스탈 조립체(248)에 유지될 수 있다.
[0041] 베이스(264) 또는 정전 척(266) 중 적어도 하나는 기판 지지 페데스탈 조립체(248)의 측면 온도 프로파일을 제어하기 위해 적어도 하나의 선택적인 내장형 가열기(276), 적어도 하나의 선택적인 내장형 아이솔레이터(274) 및 복수의 도관들(268, 270)을 포함할 수 있다. 도관들(268, 270)은 유체 소스(272)에 유체적으로 커플링되며, 유체 소스(272)는 도관들(268, 270)을 통해 온도 조절 유체를 순환시킨다. 가열기(276)는 전력원(278)에 의해 조절된다. 도관들(268, 270) 및 가열기(276)는, 베이스(264)의 온도를 제어하여서 정전 척(266)을 가열 및/또는 냉각하고 그리고 궁극적으로 정전 척(266) 상에 배치된 기판(203)의 온도 프로파일을 제어하기 위해 활용된다. 정전 척(266) 및 베이스(264)의 온도는 복수의 온도 센서들(290, 292)을 사용하여 모니터링될 수 있다. 정전 척(266)은, 정전 척(266)의 기판 지지 페데스탈 지지 표면에 형성되고 열 전달(또는 후면) 가스, 이를테면, He의 소스에 유체적으로 커플링되는 복수의 가스 통로들(미도시), 이를테면, 홈들을 더 포함할 수 있다. 동작 시에, 후면 가스는, 정전 척(266)과 기판(203) 사이의 열 전달을 향상시키기 위해, 제어된 압력에서 가스 통로들 내로 제공된다.
[0042] 일 구현에서, 기판 지지 페데스탈 조립체(248)는 캐소드로서 구성되며, 복수의 RF 바이어스 전력원들(284, 286)에 커플링된 전극(280)을 포함한다. RF 바이어스 전력원들(284, 286)은 기판 지지 페데스탈 조립체(248)에 배치된 전극(280)과 다른 전극, 이를테면, 챔버 바디(202)의 천장(덮개(204)) 또는 샤워헤드 조립체(230) 사이에 커플링된다. RF 바이어스 전력은 챔버 바디(202)의 프로세싱 구역에 배치된 가스들로부터 형성된 플라즈마 방전을 여기시키고 유지한다.
[0043] 도 2에 도시된 예에서, 이중 RF 바이어스 전력원들(284, 286)은 정합 회로(288)를 통해 기판 지지 페데스탈 조립체(248)에 배치된 전극(280)에 커플링된다. RF 바이어스 전력원들(284, 286)에 의해 생성된 신호는, 플라즈마 프로세싱 챔버(200)에 제공된 가스 혼합물을 이온화하여서 증착 또는 다른 플라즈마 강화 프로세스를 수행하기 위한 필요한 이온 에너지를 제공하기 위해 단일 피드(feed)를 거쳐 정합 회로(288)를 통해 기판 지지 페데스탈 조립체(248)에 전달된다. RF 바이어스 전력원들(284, 286)은 일반적으로, 약 0 와트 내지 약 5000 와트의 전력 그리고 약 50 kHz 내지 약 200 MHz의 주파수를 갖는 RF 신호를 생성할 수 있다. 플라즈마의 특성들을 제어하기 위해 추가적인 바이어스 전력원(289)이 전극(280)에 커플링될 수 있다.
[0044] 일 동작 모드에서, 기판(203)은 플라즈마 프로세싱 챔버(200)에서 기판 지지 페데스탈 조립체(248) 상에 배치된다. 프로세스 가스 및/또는 가스 혼합물이 가스 패널(258)로부터 샤워헤드 조립체(230)를 통해 챔버 바디(202) 내로 도입된다. 진공 펌프 시스템(228)은 증착 부산물들을 제거하면서 챔버 바디(202) 내부의 압력을 유지한다.
[0045] 제어기(250)가 프로세싱 챔버(200)의 동작을 제어하도록 프로세싱 챔버(200)에 커플링된다. 제어기(250)는, 프로세스 시퀀스를 제어하고 가스 패널(258)로부터의 가스 유동들을 조절하기 위해 활용되는, CPU(central processing unit)(252), 메모리(254) 및 지원 회로(256)를 포함한다. CPU(252)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 메모리(254), 이를테면, 랜덤 액세스 메모리, 판독전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(256)는 통상적으로 CPU(252)에 커플링되며, 캐시, 클록 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 제어기(250)와 프로세싱 챔버(200)의 다양한 컴포넌트들 사이의 양방향 통신들은 많은 신호 케이블들을 통해 핸들링된다.
[0046] 도 3은, 기판 상에 배치된 재료 층 내로 피처들을 추가로 전사하기 위해 에칭 마스크 층 역할을 하는 데 나중에 활용될 수 있는 나노구조를 기판 상에 제조하기 위한 방법(300)의 일 예의 흐름도이다. 도 4a 내지 도 4i는 방법(300)의 다양한 스테이지들에 대응하는 다수의 마스크 층들을 갖는 막 스택(400)의 일부분의 단면도들이다. 방법(300)은 마스크 층에 나노구조를 형성하기 위해 활용될 수 있다. 마스크 층은 재료 층, 이를테면, 접촉 유전체 층, 게이트 전극 층, 게이트 유전체 층, STI 절연 층, 금속 간 층(IML; inter-metal layer) 또는 임의의 적절한 층들에 피처들을 형성하기 위해 활용될 수 있다. 대안적으로, 방법(300)은 필요에 따라 임의의 다른 타입들의 구조들을 에칭하기 위해 유익하게 활용될 수 있다.
[0047] 방법(300)은, 동작(302)에서, 도 4a에 도시된 바와 같이, 하드마스크 층(408) 상에 배치된 패터닝된 포토레지스트 층(414)을 갖는 막 스택(400) ―하드마스크 층(408)은 추가로, 기판(402) 상에 배치된 최하부 층(404) 및 맨드릴 층(406) 상에 배치됨― 을 제공함으로써 시작된다. 패터닝된 포토레지스트 층(414)은 그 사이에 개구들(412)을 정의하여서, 에칭을 위한 하드마스크 층(408)의 부분(416)을 노출시킨다. 맨드릴 층(406) 및 하드마스크 층(408)은 나중에, 최하부 층(404) 아래의 또는 위의 재료 층(미도시)에 피처들을 전사하기 위한 에칭 마스크 역할을 할 수 있다. 맨드릴 층(406) 및 하드마스크 층(408) 아래에 형성된 재료 층(미도시)은 재료 층 내로 전사되는, 맨드릴 층(406) 및 하드마스크 층(408)에 형성된 피처들을 가질 수 있다. 일 실시예에서, 재료 층은 접촉 층, 이중 다마신 구조(dual damascene structure) 또는 임의의 적절한 재료들을 형성하기 위해 활용되는 유전체 층일 수 있다. 유전체 층의 적절한 예들은 탄소 함유 실리콘 옥사이드들(SiOC), 폴리머 재료들, 이를테면, 폴리아미드들, SOG, USG, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드 등을 포함한다.
[0048] 일 예에서, 하드마스크 층(408)은 폴리실리콘, 나노 결정질 실리콘, 비정질 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 비정질 탄소, 티타늄 나이트라이드, 티타늄 옥사이드, 티타늄 옥시나이트라이드, 탄탈럼 나이트라이드, 탄탈럼 옥사이드, 탄탈럼 옥시나이트라이드 또는 임의의 다른 적절한 재료들로 구성된 그룹으로부터 선택된 제1 타입의 유전체 층일 수 있다. 하나의 특정 예에서, 하드마스크 층(408)의 제1 쌍을 형성하도록 선택된 제1 타입의 유전체 층은 SiON, SiOC 등과 같은 실리콘 함유 층이다.
[0049] 맨드릴 층(406)은 하드마스크 층(408)과 상이한 임의의 적절한 유전체 재료일 수 있다. 일 예에서, 맨드릴 층(406)은 탄소 함유 재료, 이를테면, 비정질 탄소, 스핀-온 탄소 또는 다른 적절한 탄소 함유 재료일 수 있다. 하나의 특정 예에서, 맨드릴 층(406)은 스핀-온 탄소 재료이다. 일 예에서, 최하부 층(404)은 맨드릴 층(406)과 상이한 유전체 재료이다. 일 예에서, 최하부 층(404)은 실리콘 옥시나이트라이드(SiON) 재료 또는 실리콘 옥사이드 재료이다.
[0050] 동작(304)에서, 도 4b에 도시된 바와 같이, 개구들(418)이 내부에 형성되어 있는 패터닝된 하드마스크 층(408)을 형성하기 위해 일련의 패터닝 및 트리밍 프로세스들이 수행될 수 있다. 도 4c에 도시된 바와 같이, 패터닝된 포토레지스트 층(410)은 나중에 제거될 수 있다. 일부 예들에서, 포토레지스트 층(410)은, 하드마스크 층(408)을 패터닝하는 동안에도 또한 소모되거나 또는 제거될 수 있다. 후속하여, 맨드릴 층(406) 상에 형성된 트리밍된 또는 패터닝된 하드마스크 층들(408)에 의해 정의된 개구들(418)은 패터닝된 포토레지스트 층(414)에 의해 정의된 개구들(412)에 의해 정의된 피치와 상이한(예컨대, 더 작은) 피치를 가질 수 있다. 패터닝된 하드마스크 층(408)이 형성된 후에, 도 4d에 도시된 바와 같이, 패터닝된 하드마스크 층(408)에 의해 노출된 맨드릴 층(406)의 부분을 제거하기 위해 다른 패터닝/에칭 프로세스가 수행되어서, 맨드릴 층(406)에 개구들(424)을 형성한다. (동작(306)에서 수행될) 스페이서 층을 형성하기 전에 하드마스크 층(408)을 트리밍하고 맨드릴 층(406)을 패터닝하는 것은, 다음의 스페이서 층이 필요에 따라 균일한 두께로 상부에 등각적으로 형성될 수 있게 하는 원하는 직선 측벽 및 최상부 표면 프로파일을 제공하기 위해서, 우수한 프로파일, 비교적 수직 측벽들, 원하는 정사각형 코너들, 그리고 맨드릴 층(406)으로부터의 균등한 간격을 제공할 수 있는 것으로 여겨진다.
[0051] 이어서, 최하부 층(404)의 표면(422)이 노출된 후에, 동작(306)에서, 도 4e에 도시된 바와 같이, 스페이서 층(430)이 패터닝된 맨드릴 층(406) 상에 형성된다. 일 예에서, 스페이서 층(430)은 도핑된 실리콘 함유 층, 이를테면, 붕소 도핑된 실리콘 재료, 인 도핑된 실리콘, 또는 다른 적절한 Ⅲ 족, Ⅳ 족 또는 V 족 도핑된 실리콘 재료이다. 일 예에서, 스페이서 층(430)은 붕소 도핑된 실리콘 층이다.
[0052] 일 실시예에서, 스페이서 층(430)은 CVD 챔버, 이를테면, 도 1에 도시된 CVD 프로세싱 챔버(100)에서 형성된다. 스페이서 층(430)은 임의의 적절한 증착 프로세스들, 이를테면, PECVD, ALD, SACVD, HDPCVD, 스핀-온 코팅, 또는 다른 적절한 증착 기법들에 의해 형성될 수 있다는 것이 주목된다. 일 예에서, 스페이서 층(430)은 약 5 nm 내지 약 25 nm의 두께를 갖는다.
[0053] 일 예에서, 스페이서 층(430)은 맨드릴 층(406) 상에 등각적으로 형성되어서, 맨드릴 층(406)의 최상부 표면(432) 및 측벽들(434) 상에 등각적으로 라이닝된다. 붕소 도핑된 실리콘 재료와 같은 도핑된 실리콘 층으로부터 제작된 스페이서 층(430)은 후속 패터닝 프로세스 동안 우수한 에칭 선택성을 제공할 수 있어서, 패터닝 프로세스 후의 스페이서 층(430)의 우수한 프로파일이 필요에 따라 획득될 수 있는 것으로 여겨진다.
[0054] 도핑된 실리콘 함유 재료, 이를테면, 붕소 도핑된 실리콘 재료는, 도핑되지 않은 비정질 실리콘과 같은 실리콘 함유 재료를 증착하기 위해 대개 사용되는 온도 미만의 온도에서 증착될 수 있는 것으로 여겨진다. 일부 종래의 관행들에서, 종래의 CVD 프로세스로부터 형성된 스페이서 층(430)은 대개, 400 ℃를 초과하는 증착 온도를 활용할 것을 요구한다. 대조적으로, 도핑된 실리콘 재료, 이를 테면, 본원에서 개시되는 바와 같은 붕소 도핑된 실리콘 재료는 250 ℃ 미만, 이를테면, 220 ℃ 미만, 이를테면, 약 150 ℃ 내지 약 200 ℃의 증착 온도로 CVD 프로세스에 의해 형성될 수 있다. 도핑된 실리콘 재료에 대한 비교적 낮은 증착은 후속 에칭/패터닝 프로세스들 동안 더 넓은 프로세스 윈도우들을 제공한다. 더욱이, 맨드릴 층(406)과 같은 근처의 재료들에 대한 더 많은 변형들 및 타입들의 재료들이 또한 선택될 수 있다. 예컨대, 낮은 증착 프로세스 온도는, 스페이서 층(430)과 접촉하는 맨드릴 층(406)이, 실질적인 재료 교번, 막 왜곡,(화학적 또는 물리적) 열 분해 그리고 상이한 타입들의 변화들 없이, 250 ℃까지의 프로세스 온도를 겪을 수 있는 재료로 제작될 수 있게 한다. 그 결과, 250 ℃ 미만, 이를테면, 100 ℃를 초과하지만 250 ℃ 미만의 온도를 대개 견딜 수 있는 일부 타입들의 탄소 재료들, 폴리머 재료들, 유기 재료, 또는 포토레지스트 재료들이 맨드릴 층(406)에 대해 선택될 수 있으며, 이는 동작(308)에서의 후속 패터닝 프로세스 동안 에칭 선택성을 향상시킬 수 있다. 더욱이, 스페이서 층(430)에 대한 비교적 저온 증착 프로세스는 또한, 최소 마이크로 로딩(micro-loading) 효과도 또한 제공한다.
[0055] 동작(308)에서, 도 4f에 도시된 바와 같이, 맨드릴 층(406)을 제거하기 위한 패터닝 프로세스가 수행되어서, 스페이서 층(430)으로부터 스페이서 구조(431)를 형성한다. 패터닝 프로세스는 에칭 챔버, 이를테면, 도 2에 도시된 프로세싱 챔버에서 수행될 수 있다. 패터닝 프로세스는, 스페이서 층(430)의 특정 부분들(예컨대, 측벽들(434))이 스페이서 구조(431)를 형성하기 위해 원하는 프로파일로 기판 상에서 유지될 수 있도록 원하는 방향성으로 스페이서 층(430) 및 맨드릴 층(406)을 선택적으로 제거할 수 있는 제1 가스 혼합물을 공급함으로써 수행된다. 일 예에서, 패터닝 프로세스 동안 공급되는 제1 가스 혼합물은, 특히, 도핑된 실리콘 함유 재료를 이방성으로 에칭하기 위해, 스페이서 층(430)으로부터 실리콘 함유 재료를 이방성 에칭하기 위해 활용되는 반응성 에천트들을 포함할 수 있다.
[0056] 일 예에서, 제1 가스 혼합물은 HBr, 염소 가스(Cl2), 질소 트리플루오라이드(NF3), 황 헥사플루오라이드 가스(SF6), 탄소 및 불소 함유 가스, 이를테면, CF4, CHF3, C4F8 등으로 구성된 그룹으로부터 선택된 할로겐 함유 가스를 포함한다. 하나의 특정 예에서, 제1 가스 혼합물은 스페이서 층(430)을 에칭하기 위해 활용되는 염소 가스(Cl2) 및 HBr을 포함한다. 제1 가스 혼합물은 스페이서 층(430)의 측벽들(434)을 상당히 공격하지 않으면서 스페이서 층(430)의 최상부 부분 및 최하부 부분을 제거하도록 구성된다. 일 예에서, 스페이서 층(430)의 에칭은 스페이서 구조(431)의 실질적으로 정사각형의 최상부 표면을 야기한다.
[0057] 제1 가스 혼합물이 에칭 챔버에 공급되는 동안 여러 프로세스 파라미터들이 조절된다. 일 실시예에서, 제1 가스 혼합물의 존재 시에 챔버 압력이 조절된다. 일 예시적인 실시예에서, 에칭 챔버 내의 프로세스 압력은 약 2 mTorr 내지 약 2000 mTorr, 예컨대, 약 100 mTorr 내지 약 800 mTorr로 조절된다. 제1 가스 혼합물로부터 형성된 플라즈마를 유지하기 위해 RF 소스 및 바이어스 전력이 인가될 수 있다. 예컨대, 에칭 챔버 내부에 플라즈마를 유지하기 위해 약 100 와트 내지 약 1500 와트, 이를테면, 200 와트 내지 약 800 와트의 RF 소스 전력이 유도성 결합 안테나 소스에 인가될 수 있다. 제1 가스 혼합물을 공급하는 동안 약 200 와트 미만, 이를테면, 약 150 와트 내지 약 40 와트의 RF 바이어스 전력이 인가된다. 제1 가스 혼합물은 약 50 sccm 내지 약 1000 sccm의 레이트로 챔버 내로 유동될 수 있다. 기판 온도는 약 -20 ℃ 내지 약 80 ℃에서 유지된다.
[0058] 제1 가스 혼합물을 공급하는 동안, RF 소스 및 바이어스 전력 범위는 스페이서 층(430)의 특정 부분들을 주로 제거하는 것을 가능하게 하기 위해 변화될 수 있다. 예컨대, 제1 가스 혼합물을 공급하는 동안, 필요에 따라, RF 소스 전력은(예컨대, 제1 RF 소스 전력 세팅으로부터 제2 RF 소스 전력 세팅으로) 턴 업될 수 있는 한편 RF 바이어스 전력은(예컨대, 제1 RF 바이어스 전력 세팅으로부터 제2 RF 바이어스 전력 세팅으로) 턴 다운될 수 있다. 일 예에서, 제1 RF 소스 및 바이어스 전력 세팅이 약 5초 내지 약 20초 동안의 시간 기간 동안 수행된 후에, 패터닝 프로세스를 계속하기 위해 제1 RF 소스 및 바이어스 전력 세팅들은 제2 RF 소스 및 바이어스 전력 세팅으로 전환될 수 있다. 일 예에서, 제2 RF 소스 전력 세팅은 제1 RF 소스 전력 세팅보다 약 30% 내지 약 80% 더 높다. 제2 바이어스 전력 세팅은 제1 바이어스 전력 세팅보다 약 30% 내지 약 70% 더 작다.
[0059] 하나의 특정 예에서, 제1 RF 소스 전력 세팅은 약 500 와트 내지 약 600 와트이고, 제1 RF 바이어스 전력 세팅은 약 50 와트 내지 약 150 와트이다. 제2 RF 소스 전력 세팅은 약 700 와트 내지 약 900 와트이고, 제2 RF 바이어스 전력 세팅은 약 20 와트 내지 약 100 와트이다.
[0060] 일 예에서, 패터닝 프로세스는 하나 이상의 프로세싱 스테이지들을 포함할 수 있다. 예컨대, 최상부 부분 및 최하부 부분(예컨대, 최하부 층(404) 위의 부분)을 주로 제거하기 위해 제1 가스 혼합물이 공급된 후에, 맨드릴 층(406)을 주로 제거하기 위해 제2 가스 혼합물이 공급된다. 제2 가스 혼합물은 산소 함유 가스 혼합물 및/또는 캐리어 가스, 이를테면, N2, He, Ar 등을 포함한다. 일 예에서, CH2F2, CF4 등과 같은 탄소 및 불소 함유 가스가 또한, 필요에 따라 활용될 수 있다. 하나의 특정 예에서, 제2 가스 혼합물은 O2 및 N2, 또는 O2, N2 및 CH2F2를 포함한다.
[0061] 제2 가스 혼합물이 에칭 챔버에 공급되는 동안 여러 프로세스 파라미터들이 조절된다. 일 실시예에서, 제2 가스 혼합물의 존재 시에 챔버 압력이 조절된다. 일 예시적인 실시예에서, 에칭 챔버 내의 프로세스 압력은 약 2 mTorr 내지 약 2000 mTorr, 예컨대, 약 100 mTorr 내지 약 800 mTorr로 조절된다. 제1 가스 혼합물로부터 형성된 플라즈마를 유지하기 위해 RF 소스 및 바이어스 전력이 인가될 수 있다. 예컨대, 에칭 챔버 내부에 플라즈마를 유지하기 위해 약 100 와트 내지 약 1500 와트, 이를테면, 500 와트 내지 약 1500 와트의 RF 소스 전력이 유도성 결합 안테나 소스에 인가될 수 있다. 제2 가스 혼합물을 공급하는 동안 약 200 와트 미만, 이를테면, 약 150 와트 내지 약 40 와트의 RF 바이어스 전력이 인가된다. 제2 가스 혼합물을 공급하는 동안 인가되는 RF 바이어스 전력은 제1 가스 혼합물을 공급하는 동안 인가되는 제1 및 제2 바이어스 전력 세팅들과 유사하다. 일부 예들에서, 제2 가스 혼합물을 공급하는 동안 인가되는 RF 소스 전력은 제1 가스 혼합물을 공급하는 동안 인가되는 제1 및 제2 소스 전력 세팅들보다 더 크다. 제2 가스 혼합물은 약 50 sccm 내지 약 1000 sccm의 레이트로 챔버 내로 유동될 수 있다. 기판 온도는 약 -20 ℃ 내지 약 80 ℃에서 유지된다.
[0062] 동작(310)에서, 도 4g에 도시된 바와 같이, 스페이서 구조(431) 상에 라이너 층(440)이 형성될 수 있다. 라이너 층(440)은 또한, 다른 스페이서 층인 것처럼 보일 수 있고(예컨대, 스페이서-온-스페이서 방식), 이는 필요에 따라 감소된 치수들로 이들 사이에 정의되는 개구들의 치수들을 감소시키는 것을 보조한다. 라이너 층(440)은 CVD, ALD, 스핀 코팅 또는 임의의 적절한 증착 기법들에 의해 형성된 임의의 적절한 옥사이드 함유 재료일 수 있다. 일 예에서, 라이너 층(440)은 ALD 프로세스에 의해 형성된 실리콘 옥사이드 층이다. 여기서 형성된 바와 같은 라이너 층(440)은 스페이서 구조(431) 상에 등각적으로 형성되어서, 스페이서 구조(431)의 최상부 표면(438) 및 측벽들(434) 상에 등각적으로 라이닝된다는 것이 주목된다. 라이너 층(440)은 스페이서 구조들(431) 사이에 정의된 개구들(424)의 치수를 추가로 감소시키며, 이는 필요에 따라 감소된 작은 치수로 피처들을 하부(underlying) 층들에 전사하기 위한 마스크 층으로서 추가로 활용될 수 있다.
[0063] 동작(312)에서, 도 4h에 도시된 바와 같이, 기판으로부터 라이너 층(440)의 일부분을 제거하기 위해 다른 패터닝 프로세스가 수행된다. 기판으로부터 제거되는 라이너 층(440)의 부분은, 스페이서 구조(431)의 최상부 표면(438) 상에 그리고 최하부 층(404)의 표면(422) 상에 형성된 라이너 층(440)을 포함한다. 라이너 층(440)은 스페이서 구조(431)의 최상부 표면(438)이 노출될 때까지 이방성 에칭 또는 패터닝을 겪어서, 스페이서 구조(431) 상의 측벽 부분(448) 라이닝을 갖는 라이너 층(440)이 남겨진다. 패터닝 프로세스는 동작(308)에서 수행된 패터닝 프로세스와 유사할 수 있다. 일 예에서, 동작(312)은 스페이서 구조(431)의 최상부 표면(438)이 실질적으로 정사각형이 되게 한다.
[0064] 스페이서 구조(431)의 최상부 표면(446)이 노출된 후에, 동작(314)에서, 도 4i에 도시된 바와 같이 기판으로부터 스페이서 구조(431)를 제거하기 위한 에칭 프로세스가 수행되어서, 라이너 층(440) 사이에 원하는 치수를 갖는 개구들(450)을 형성한다. 개구들(450)은 최하부 층(404)의 최상부 표면(442)을 노출시킨다. 라이너 층(440)은 나중에, 피처들을 하부 층들 및/또는 구조들 내로 전사하는 것을 가능하게 할 수 있는 마스크 층으로서 활용될 수 있다. 도 4i에 도시된 바와 같이, 기판(402) 상에 형성된 라이너 층(440)은 수직 측벽들을 갖는 원하는 프로파일, 그리고 최소 푸팅, 패싯(facet) 또는 다른 원하지 않는 결함들을 갖는다. 스페이서 구조(431)와 라이너 층(440)(예컨대, 도핑된 실리콘 재료 대 실리콘 옥사이드 재료)과 맨드릴 층(406) 사이의 재료 특성 차이를 활용함으로써, 높은 에칭 선택성이 획득되어서, 다음의 패터닝 프로세스를 위한 하드마스크로서 기판 상의 라이너 층(440)의 매끄러운 최소 라인 거칠기를 제공할 수 있다. 패터닝 프로세스는 동작(308)에서 수행된 패터닝 프로세스와 유사할 수 있다.
[0065] 더욱이, 도 5a 내지 도 5g는 패터닝 프로세스들 동안 피처들을 하부 구조들에 전사하기 위한 마스크 층으로서 라이너 층을 형성하기 위한 상이한 막 스택 구조들을 갖는 유사한 프로세스 흐름을 도시하며, 이는 또한 도 3의 방법(300)의 프로세스 시퀀스들을 활용할 수 있다. 유사하게, 동작(302)에서, 도 5a에 도시된 바와 같이, 막 스택(500)은 최하부 층(404) 상에 배치된 맨드릴 층(506)을 포함한다. 이 예의 맨드릴 층(506)은 포토레지스트 재료일 수 있다. 맨드릴 층(506)에 대해 선택된 포토레지스트 재료는 실질적인 열 및/또는 화학적 분해 없이 200 ℃까지의 열 프로세스 하에서 유지될 수 있는 유기 재료일 수 있다. 맨드릴 층(506)에 대한 비교적 높은 열 저항은, 150 ℃를 초과하는 프로세스 온도를 갖는 CVD 프로세스를 사용하여 맨드릴 층(506) 상에 스페이서 층이 형성될 수 있도록, 후속 스페이서 층 증착이 분해 또는 손상 없이 맨드릴 층(506)에 대해 수행될 수 있게 할 수 있다.
[0066] 동작(304)에서, 도 5b에 도시된 바와 같이, 맨드릴 층(506)의 치수를 제1 치수(508)로부터 제2의 감소된 치수(512)로 감소시키기 위해, 맨드릴 층(506)은 이를테면 이방성 에칭에 의해 트리밍될 수 있다.
[0067] 동작(306)에서, 도 5c에 도시된 바와 같이, 맨드릴 층(506) 상에 스페이서 층(524)을 형성하기 위한 스페이서 증착 프로세스가 수행된다. 스페이서 층(524)은 맨드릴 층(506)의 최상부 표면(518) 상에 형성된 최상부 부분(530), 및 맨드릴 층(506)의 측벽들 상에 형성된 측벽(514)을 포함한다. 위에서 논의된 바와 같이, 스페이서 층(524)은 도핑된 실리콘 함유 재료로부터 CVD 프로세스에 의해 형성된, 위에서 설명된 스페이서 층(430)과 유사하거나 또는 동일할 수 있다.
[0068] 동작(308)에서, 도 5d에 도시된 바와 같이, 맨드릴 층(506)이 기판(402)으로부터 제거되고, 스페이서 층(524)의 측벽(514)으로부터 스페이서 구조(521)가 형성된다. 위에서 논의된 바와 같이, 맨드릴 층(506)이 포토레지스트 재료에 의해 형성되기 때문에, 맨드릴 층(506)을 제거하기 위해 산소 함유 가스 및/또는 캐리어 가스, 이를테면, N2, He, Ar이 활용된다. 일 예에서, CH2F2, CF4 등과 같은 탄소 및 불소 함유 가스가 또한, 필요에 따라 활용될 수 있다. 하나의 특정 예에서, 제2 가스 혼합물은 O2 및 N2, 또는 O2, N2 및 CH2F2를 포함한다.
[0069] 산소 함유 가스 및/또는 캐리어 가스가 에칭 챔버 내로 공급되는 동안 여러 프로세스 파라미터들이 조절된다. 일 실시예에서, 산소 함유 가스 및/또는 캐리어 가스의 존재 시에 챔버 압력이 조절된다. 일 예시적인 실시예에서, 에칭 챔버 내의 프로세스 압력은 약 2 mTorr 내지 약 2000 mTorr, 예컨대, 약 100 mTorr 내지 약 800 mTorr로 조절된다. 제1 가스 혼합물로부터 형성된 플라즈마를 유지하기 위해 RF 소스 및 바이어스 전력이 인가될 수 있다. 예컨대, 에칭 챔버 내부에 플라즈마를 유지하기 위해 약 100 와트 내지 약 1500 와트, 이를테면, 500 와트 내지 약 1500 와트의 RF 소스 전력이 유도성 결합 안테나 소스에 인가될 수 있다. 산소 함유 가스 및/또는 캐리어 가스를 공급하는 동안 약 200 와트 미만, 이를테면, 약 150 와트 내지 약 40 와트의 RF 바이어스 전력이 인가된다. 산소 함유 가스 및/또는 캐리어 가스는 약 50 sccm 내지 약 1000 sccm의 레이트로 챔버 내로 유동될 수 있다. 기판 온도는 약 -20 ℃ 내지 약 80 ℃에서 유지된다.
[0070] 동작(310)에서, 도 5e에 도시된 바와 같이, 스페이서 구조(521) 상에 라이너 층(522)이 형성된다. 라이너 층(522)은 또한, 다른 스페이서 층인 것처럼 보일 수 있고(예컨대, 스페이서-온-스페이서 방식), 이는 필요에 따라 감소된 치수들로 이들 사이에 정의되는 개구들의 치수들을 감소시키는 것을 보조한다. 라이너 층(522)은 스페이서 구조(521) 상에 등각적으로 형성된다. 위에서 설명된 라이너 층(440)과 유사하게, 라이너 층(522)은 CVD, ALD 등과 같은 임의의 적절한 증착 프로세스들에 의해 형성된 실리콘 옥사이드 층이다.
[0071] 이어서, 유사하게, 동작(312)에서, 스페이서 구조(521)의 최상부 표면(530), 예컨대, 스페이서 층(516)의 나머지 측벽들(514)을 노출시키기 위해 라이너 층(522)은 패터닝되거나, 트리밍되거나, 또는 이방성으로 에칭된다. 패터닝 프로세스는 동작(308)에서 수행된 패터닝 프로세스와 유사할 수 있다.
[0072] 동작(314)에서, 라이너 층(522)이 트리밍되고 스페이서 구조(521)의 최상부 표면(530)이 노출된 후에, 최하부 층(404)의 최상부 표면(520)이 노출될 때까지 스페이서 구조(521)를 선택적으로 제거하여서, 다음의 패터닝 프로세스를 위한 마스크 층으로서 기판(402) 상에 라이너 층(522)을 남기기 위한 패터닝 프로세스가 수행될 수 있다. 패터닝 프로세스는 라이너 층(522)과 스페이서 구조(521) 사이에 높은 에칭 선택성을 가져서, 원하는 치수들로 라이너 층(522) 사이에 개구(544)를 형성할 수 있다. 패터닝 프로세스는 동작(308)에서 수행된 패터닝 프로세스와 유사할 수 있다.
[0073] 도 6a 내지 도 6f는 위에서 설명된 바와 같이 스페이서 층(430, 516) 및/또는 라이너 층(440, 522)을 활용하는 다중 패터닝 프로세스에 의해 나노구조를 형성하기 위한 시퀀스의 단면도들의 다른 예를 도시한다. 스페이서 층(430, 516)은 도핑된 실리콘 함유 재료, 이를테면, 붕소 도핑된 실리콘 층에 의해 제작된다. 도 6a 내지 도 6f에 도시된 예에서, 도 6a에 도시된 바와 같이, 마스크 층들(604)의 제1 쌍(예컨대, 위에서 설명된 스페이서 층(430, 516) 및/또는 라이너 층(440, 522)과 유사할 수 있음)이 베이스 층(603) 상에 형성되어서 이들 사이에 피치(602)가 정의된다. 피치(602)는 약 50 nm 내지 약 150 nm, 이를테면, 약 60 nm 내지 약 90 nm, 예컨대, 약 80 nm의 폭을 갖도록 구성될 수 있다. 마스크 층(604)의 제1 쌍은 제1 치수(605)를 정의할 수 있다. 이 단계는, 베이스 층(603) 상에 패터닝된 마스크 층(604)의 제1 쌍을 형성하기 위해, 하나의 리소그래피 노출 프로세스 및 하나의 에칭/트리밍 프로세스, 이를테면, 이방성 에칭을 요구할 수 있다. 일 예에서, 마스크 층(604)의 제1 쌍은 필요에 따라 적절한 유전체 재료들에 의해 제작될 수 있다. 일 예에서, 마스크 층(604)의 제1 쌍은 위에서 설명된 스페이서 층(430, 516)을 형성하기 위해 활용된 재료들과 유사한 도핑된 실리콘 함유 재료, 이를테면, 붕소 도핑된 실리콘 재료에 의해 형성될 수 있다.
[0074] 이어서, 도 6b에 도시된 바와 같이, 마스크 층들(606, 608)의 제2 쌍 및 제3 쌍(예컨대, 위에서 설명된 스페이서 층(430, 516) 및/또는 라이너 층(440, 522)과 유사할 수 있음)이 베이스 층(603) 상에 형성된다. 마스크 층들(606, 608)의 제2 및 제3 쌍은 각각, 제2 치수(654) 및 제3 치수(652)를 정의할 수 있다. 제2 및 제3 치수(654, 652)는 실질적으로 유사한 폭을 갖도록 구성된다. 유사하게, 이 프로세스는 2 개의 사이클들의 증착(ALD) 프로세스들 및 에칭 프로세스들이 완료(fulfill)될 것을 요구할 수 있다. 일 예에서, 마스크 층들(606, 608)의 제2 쌍 및 제3 쌍은 필요에 따라 적절한 유전체 재료들에 의해 제작될 수 있다. 유사하게, 마스크 층(606, 608)의 제2 및 제3 쌍은 위에서 설명된 스페이서 층(430, 516)을 형성하기 위해 활용된 재료들과 유사한 도핑된 실리콘 함유 재료, 이를테면, 붕소 도핑된 실리콘 재료에 의해 형성될 수 있다.
[0075] 부가하여, 도 6c에 도시된 바와 같이, 마스크 층들(610)의 제4 쌍(예컨대, 위에서 설명된 스페이서 층(430, 516) 및/또는 라이너 층(440, 522)과 유사할 수 있음)을 형성하기 위한 제3 사이클의 증착(ALD) 프로세스들 및 에칭 프로세스들이 수행되어, 피치(650)를 더 좁은 피치(660)로 추가로 감소시킬 수 있다. 이제, 피치(660)는 약 15 nm 미만, 이를테면, 약 10 nm로 축소될 수 있다. 마스크 층(610)의 제4 쌍은 다른 마스크 층들(604, 606, 608)에 의해 정의된 제1, 제2 및 제3 치수(605, 654, 652)와 유사하게 제4 치수(656)를 정의할 수 있다. 일 예에서, 마스크 층들(610)의 제4 쌍은 필요에 따라 적절한 유전체 재료들에 의해 제작될 수 있다. 유사하게, 마스크 층들(610)의 제4 쌍은 위에서 설명된 스페이서 층(430, 516)을 형성하기 위해 활용된 재료들과 유사한 도핑된 실리콘 함유 재료, 이를테면, 붕소 도핑된 실리콘 재료에 의해 형성될 수 있다.
[0076] 피치(660) 및 치수들(605, 654, 652, 656)이 모두 원하는 레벨까지 도달했기 때문에, 마스크 층의 일부분, 이를테면, 마스크 층들(604, 608)의 제1 및 제3 쌍들을 선택적으로 제거하여서, 도 6d에 도시된 바와 같이, 베이스 층(603) 상에 남아 있는 마스크 층들(606, 610) 사이에, 동일한 폭들(652, 605)을 갖는 개구들(647)을 생성하기 위한 에칭 프로세스가 수행될 수 있다. 마스크 층들(604)의 제1 쌍 및 마스크 층들(608)의 제3 쌍을 베이스 층(603)으로부터 선택적으로 제거하기 위한 추가적인 에칭 프로세스가 요구된다.
[0077] 개구(647)가 정의된 후에, 도 6e에 도시된 바와 같이, 베이스 층(603)에 개구들(690)을 형성하기 위해 베이스 층(606)을 에칭하기 위한 최종 에칭 스톱(etching stop)이 수행된다. 후속하여, 남아 있는 마스크 층들(606, 610)이 이어서 제거되어서, 도 6f에 도시된 바와 같이, 나중의 에칭 프로세스를 위한 에칭 마스크로서 치수들(605, 652)을 갖는 개구들(664)과 함께 베이스 층(603)이 남겨진다.
[0078] 마스크 층들의 각각의 쌍은 이들 사이의 에칭 선택성을 향상시키기 위해서 상이한 재료들에 의해 제작될 수 있다는 것이 주목된다. 위에서 설명된 바와 같이, 비정질 실리콘 재료, 폴리실리콘 재료, 비정질 탄소 재료들, 유기 재료들, 포토레지스트 층, 실리콘 옥사이드 재료, 도핑된 실리콘 재료, 이를테면, 동작(306)에서의, 위에서 설명된 붕소 도핑된 실리콘 재료 등을 포함하는 적절한 재료들이 필요에 따라 에칭 프로파일을 향상시키기 위해 필요에 따라 활용될 수 있다.
[0079] 도 6a 내지 도 6f에 설명된 예가 트리플 스페이서 패터닝(triple spacer patterning)(SATSP) 프로세스이지만, 스페이서 층(430, 516)에 대해 선택된 재료들, 이를테면, 도핑된 실리콘 함유 재료가 임의의 수들의 스페이서 증착 및 패터닝 프로세스들을 갖는 임의의 적절한 패터닝 프로세스에서 활용될 수 있다는 것이 주목된다.
[0080] 따라서, 작은 치수들을 갖는 피처들을 마스크 층에 전사하기 위한 다중 스페이서 패터닝 프로세스들을 위한 방법들이 제공된다. 다중 스페이서 패터닝 프로세스는, 나노-치수 피처 전사 프로세스를 가능하게 하는 마스크 층으로서 활용될 수 있는, 스페이서 층 및/또는 라이너 층의 원하는 프로파일이 획득될 수 있도록 스페이서 층과 라이너 층 사이의 높은 에칭 선택성을 활용한다.
[0081] 전술한 내용이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 기본적인 범위를 벗어나지 않고, 본 개시내용의 다른 그리고 추가적인 실시예들이 안출될 수 있으며, 본 개시내용의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 상에 피처들을 형성하기 위한 방법으로서,
    기판 상에 맨드릴(mandrel) 층을 형성하는 단계;
    상기 맨드릴 층 상에 스페이서 층을 등각적으로(conformally) 형성하는 단계 ―상기 스페이서 층은 도핑된 실리콘 재료임―; 및
    상기 스페이서 층을 패터닝하는 단계
    를 포함하는,
    기판 상에 피처들을 형성하기 위한 방법.
  2. 제1 항에 있어서,
    상기 스페이서 층을 패터닝하는 단계는,
    할로겐 함유 가스를 포함하는 제1 가스 혼합물을 공급하는 단계; 및
    상기 제1 가스 혼합물에 제1 RF 소스 전력 세팅을 적용하는 단계
    를 더 포함하는,
    기판 상에 피처들을 형성하기 위한 방법.
  3. 제2 항에 있어서,
    상기 제1 가스 혼합물을 공급하면서 상기 제1 RF 소스 전력 세팅을 제2 RF 소스 전력 세팅으로 스위칭하는 단계를 더 포함하며, 상기 제2 RF 소스 전력 세팅은 상기 제1 RF 소스 전력 세팅보다 더 큰,
    기판 상에 피처들을 형성하기 위한 방법.
  4. 제2 항에 있어서,
    상기 제1 가스 혼합물에 제1 RF 바이어스 전력 세팅을 적용하는 단계; 및
    상기 제1 가스 혼합물을 공급하면서 상기 제1 RF 바이어스 전력 세팅을 제2 RF 바이어스 전력 세팅으로 스위칭하는 단계
    를 더 포함하며,
    상기 제2 RF 바이어스 전력 세팅은 상기 제1 RF 바이어스 전력 세팅보다 더 작은,
    기판 상에 피처들을 형성하기 위한 방법.
  5. 제2 항에 있어서,
    제2 가스 혼합물을 공급하는 단계를 더 포함하며, 상기 제2 가스 혼합물은 산소 함유 가스를 포함하는,
    기판 상에 피처들을 형성하기 위한 방법.
  6. 제5 항에 있어서,
    상기 제2 가스 혼합물을 공급하면서 제3 RF 소스 전력 세팅을 적용하는 단계를 더 포함하며, 상기 제3 RF 소스 전력 세팅은 상기 제1 가스 혼합물을 공급하는 동안 상기 제1 RF 소스 전력 세팅 및 상기 제2 RF 소스 전력 세팅보다 더 큰,
    기판 상에 피처들을 형성하기 위한 방법.
  7. 제1 항에 있어서,
    상기 스페이서 층의 상기 도핑된 실리콘 재료는 Ⅲ 족, Ⅳ 족 또는 V 족 도핑된 실리콘 재료로 구성된 그룹으로부터 선택되는,
    기판 상에 피처들을 형성하기 위한 방법.
  8. 제1 항에 있어서,
    상기 스페이서 층의 상기 도핑된 실리콘 재료는 붕소 도핑된 실리콘 재료인,
    기판 상에 피처들을 형성하기 위한 방법.
  9. 제1 항에 있어서,
    상기 맨드릴 층은 유기 재료로 형성된 포토레지스트 층을 포함하는,
    기판 상에 피처들을 형성하기 위한 방법.
  10. 제1 항에 있어서,
    상기 패터닝된 스페이서 층 상에 라이너(liner) 층을 형성하는 단계를 더 포함하며, 상기 라이너 층은 상기 스페이서 층과 상이한 재료로 제작되는,
    기판 상에 피처들을 형성하기 위한 방법.
  11. 제10 항에 있어서,
    상기 라이너 층은 실리콘 옥사이드 층인,
    기판 상에 피처들을 형성하기 위한 방법.
  12. 기판 상에 피처들을 형성하기 위한 방법으로서,
    기판 상의 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―상기 스페이서 층은 도핑된 실리콘 재료임―;
    제1 가스 혼합물을 사용하여 상기 스페이서 층의 일부분을 선택적으로 제거하는 단계; 및
    상기 제1 가스 혼합물과 상이한 제2 가스 혼합물을 사용하여 상기 맨드릴 층을 선택적으로 제거하는 단계
    를 포함하는,
    기판 상에 피처들을 형성하기 위한 방법.
  13. 제12 항에 있어서,
    상기 스페이서 층의 일부분을 선택적으로 제거하는 단계는,
    상기 제1 가스 혼합물을 공급하면서 제1 RF 소스 전력 세팅을 적용하는 단계; 및
    후속하여, 상기 제1 가스 혼합물을 계속 공급하면서, 상기 제1 RF 소스 전력 세팅과 상이한 제2 RF 소스 전력 세팅을 적용하는 단계
    를 더 포함하며,
    상기 제2 RF 소스 전력 세팅은 상기 제1 RF 소스 전력 세팅보다 더 큰,
    기판 상에 피처들을 형성하기 위한 방법.
  14. 제12 항에 있어서,
    상기 스페이서 층의 일부분을 선택적으로 제거하는 단계는,
    상기 제1 가스 혼합물을 공급하면서 제1 RF 바이어스 전력 세팅을 적용하는 단계; 및
    후속하여, 상기 제1 가스 혼합물을 계속 공급하면서, 상기 제1 RF 소스 전력 세팅과 상이한 제2 RF 바이어스 전력 세팅을 적용하는 단계
    를 더 포함하며,
    상기 제2 RF 바이어스 전력 세팅은 상기 제1 RF 바이어스 전력 세팅보다 더 작은,
    기판 상에 피처들을 형성하기 위한 방법.
  15. 기판 상에 피처들을 형성하기 위한 방법으로서,
    기판 상의 맨드릴 층 상에 스페이서 층을 등각적으로 형성하는 단계 ―상기 스페이서 층은 도핑된 실리콘 재료이고, 상기 맨드릴 층은 200 ℃까지의 열 프로세스 하에서 유지되는 유기 재료로 제작됨―;
    제1 가스 혼합물을 사용하여 상기 스페이서 층의 일부분을 선택적으로 제거하는 단계; 및
    상기 제1 가스 혼합물과 상이한 제2 가스 혼합물을 사용하여 상기 맨드릴 층을 선택적으로 제거하는 단계
    를 포함하는,
    기판 상에 피처들을 형성하기 위한 방법.
KR1020217033789A 2019-04-17 2020-03-19 다중 스페이서 패터닝 방식들 KR20210129271A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201962835290P 2019-04-17 2019-04-17
US62/835,290 2019-04-17
PCT/US2020/023681 WO2020214326A1 (en) 2019-04-17 2020-03-19 Multiple spacer patterning schemes

Publications (1)

Publication Number Publication Date
KR20210129271A true KR20210129271A (ko) 2021-10-27

Family

ID=72830841

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217033789A KR20210129271A (ko) 2019-04-17 2020-03-19 다중 스페이서 패터닝 방식들

Country Status (6)

Country Link
US (3) US11315787B2 (ko)
JP (1) JP7357688B2 (ko)
KR (1) KR20210129271A (ko)
CN (1) CN113614880A (ko)
TW (1) TW202105472A (ko)
WO (1) WO2020214326A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11881402B2 (en) 2020-09-30 2024-01-23 Applied Materials, Inc. Self aligned multiple patterning
US20220189771A1 (en) * 2020-12-10 2022-06-16 Applied Materials, Inc. Underlayer film for semiconductor device formation
US20220189786A1 (en) * 2020-12-15 2022-06-16 Applied Materials, Inc. Tin oxide and tin carbide materials for semiconductor patterning applications
US20220367251A1 (en) * 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture
US20230178379A1 (en) * 2021-12-07 2023-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Film deposition for patterning process
US11830744B1 (en) * 2022-05-31 2023-11-28 Nanya Technology Corporation Method of preparing active areas

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4401033B2 (ja) * 2001-03-19 2010-01-20 Ａｚエレクトロニックマテリアルズ株式会社 ネガ型感光性樹脂組成物及びこれを用いた表示デバイス
US6784110B2 (en) * 2002-10-01 2004-08-31 Jianping Wen Method of etching shaped features on a substrate
US7294581B2 (en) 2005-10-17 2007-11-13 Applied Materials, Inc. Method for fabricating silicon nitride spacer structures
KR100764375B1 (ko) * 2005-12-15 2007-10-08 주식회사 하이닉스반도체 반도체 소자의 하드마스크용 고분자 및 이를 함유하는조성물
US7611980B2 (en) * 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7811924B2 (en) 2008-06-16 2010-10-12 Applied Materials, Inc. Air gap formation and integration using a patterning cap
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US8735291B2 (en) * 2011-08-25 2014-05-27 Tokyo Electron Limited Method for etching high-k dielectric using pulsed bias power
US20130189845A1 (en) 2012-01-19 2013-07-25 Applied Materials, Inc. Conformal amorphous carbon for spacer and spacer protection applications
US9257293B2 (en) 2013-03-14 2016-02-09 Applied Materials, Inc. Methods of forming silicon nitride spacers
US8932947B1 (en) * 2013-07-23 2015-01-13 Applied Materials, Inc. Methods for forming a round bottom silicon trench recess for semiconductor applications
US9466486B2 (en) * 2013-08-30 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20150064921A1 (en) * 2013-08-30 2015-03-05 Applied Materials, Inc. Low temperature plasma anneal process for sublimative etch processes
US9698015B2 (en) 2013-10-21 2017-07-04 Applied Materials, Inc. Method for patterning a semiconductor substrate
US9123776B2 (en) 2013-12-04 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double spacer patterning process
KR102414130B1 (ko) * 2014-04-01 2022-06-27 어플라이드 머티어리얼스, 인코포레이티드 집적된 금속 스페이서 및 에어 갭 인터커넥트
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9548201B2 (en) 2014-06-20 2017-01-17 Applied Materials, Inc. Self-aligned multiple spacer patterning schemes for advanced nanometer technology
US9941139B2 (en) * 2014-09-10 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9472414B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned multiple spacer patterning process
US9741566B2 (en) * 2015-03-30 2017-08-22 Applied Materials, Inc. Methods for manufacturing a spacer with desired profile in an advanced patterning process
CN106298519A (zh) * 2015-05-15 2017-01-04 联华电子股份有限公司 形成半导体结构的方法
CN108352304B (zh) * 2015-09-24 2022-03-08 东京毅力科创株式会社 形成用于亚分辨率衬底图案化的刻蚀掩模的方法
EP3390560A4 (en) * 2015-12-18 2019-08-07 3M Innovative Properties Company ADHESIVE ARTICLE COATING HAVING SORBENT MATERIAL
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10410872B2 (en) * 2016-09-13 2019-09-10 Applied Materials, Inc. Borane mediated dehydrogenation process from silane and alkylsilane species for spacer and hardmask application
US20180323061A1 (en) 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
WO2019018204A1 (en) 2017-07-15 2019-01-24 Micromaterials Llc MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW
CN117293018A (zh) * 2017-07-24 2023-12-26 应用材料公司 改善在氧化硅上的超薄非晶硅膜的连续性的预处理方法
KR20200124304A (ko) * 2018-03-20 2020-11-02 도쿄엘렉트론가부시키가이샤 통합형 종단간 자기 정렬 다중 패터닝 공정을 위한 플랫폼 및 작업 방법

Also Published As

Publication number Publication date
US20200335339A1 (en) 2020-10-22
JP2022529610A (ja) 2022-06-23
US20230093450A1 (en) 2023-03-23
TW202105472A (zh) 2021-02-01
JP7357688B2 (ja) 2023-10-06
US20200335338A1 (en) 2020-10-22
CN113614880A (zh) 2021-11-05
US11315787B2 (en) 2022-04-26
US11527408B2 (en) 2022-12-13
WO2020214326A1 (en) 2020-10-22

Similar Documents

Publication Publication Date Title
US11315787B2 (en) Multiple spacer patterning schemes
US9214377B2 (en) Methods for silicon recess structures in a substrate by utilizing a doping layer
US9911620B2 (en) Method for achieving ultra-high selectivity while etching silicon nitride
TW201937575A (zh) 半導體製程中之間隔物限定的直接圖案化方法
KR101556574B1 (ko) 이중 패터닝 식각 프로세스
US8273258B2 (en) Fine pattern forming method
US20070077724A1 (en) Etching methods and apparatus and substrate assemblies produced therewith
US20150118832A1 (en) Methods for patterning a hardmask layer for an ion implantation process
CN101431015B (zh) 减少光刻胶掩模倒塌的方法以及图案化抗反射涂层的方法
JP2008198988A (ja) プラズマ処理方法
US20220189781A1 (en) Non-Atomic Layer Deposition (ALD) Method of Forming Sidewall Passivation Layer During High Aspect Ratio Carbon Layer Etch
US10840088B2 (en) Low temperature high-quality dielectric films
WO2004084290A1 (en) A nitrogen-free hard mask over low k dielectric
US20220189771A1 (en) Underlayer film for semiconductor device formation
US11881402B2 (en) Self aligned multiple patterning
US11456173B2 (en) Methods for modifying photoresist profiles and tuning critical dimensions
WO2024024925A1 (ja) 基板処理方法及び基板処理システム
US20230066543A1 (en) Fully self aligned via integration processes
O'Connell An Etching Study for Self-Aligned Double Patterning
TW202308466A (zh) 電漿處理方法、電漿處理裝置及電漿處理系統
TW202301438A (zh) 具有平坦頂部輪廓的間隔物圖案化製程
KR20240011725A (ko) 탄소-함유 재료의 순환 플라즈마 에칭
KR20170045950A (ko) 반도체 장치의 제조방법 및 반도체 공정 챔버의 세정방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application