KR20210119318A - 반도체 패키지용 헤더, 및 반도체 패키지 - Google Patents

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KR20210119318A
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야스유키 기무라
다쿠미 이케다
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신꼬오덴기 고교 가부시키가이샤
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Abstract

반도체 패키지용 헤더는, 상면 및 하면을 갖는 아일릿과, 상기 아일릿과 일체 성형되고, 상기 아일릿의 상면에서 돌기(突起)하고, 대략 U자형인 제1 금속 블록과, 상기 아일릿을 관통하는 제1 관통 구멍 내에 봉착(封着)된 제1 리드와, 상기 제1 리드와 전기적으로 접속된 제1 신호 패턴이 형성된 표면, 및 이면이 상기 제1 금속 블록의 제1 단면에 고정된 제1 기판과, 상기 아일릿을 관통하는 제2 관통 구멍 내에 봉착된 제2 리드와, 상기 제2 리드와 전기적으로 접속된 제2 신호 패턴이 형성된 표면, 및 이면이 제1 금속 블록의 제2 단면에 고정된 제2 기판을 갖는다.

Description

반도체 패키지용 헤더, 및 반도체 패키지{HEADER FOR SEMICONDUCTOR PACKAGE, AND SEMICONDUCTOR PACKAGE}
본 출원은 2020년 3월 24일에 출원된 일본국 특허 출원 제2020-052653호를 기초로 하여 우선권을 주장하며, 그 전체 내용은 본원에 참조로 포함된다.
본 발명은, 반도체 패키지용 헤더, 및 반도체 패키지에 관한 것이다.
발광 소자에는 다양한 종류가 존재한다. 예를 들면, 발광 소자로는, 전계 흡수형 변조기 집적 레이저(EML : Electro-absorption Modulator integrated with DFB Laser)나 직접 변조 레이저(DML : Directly Modulated Laser) 등이 알려져 있다. 이들 발광 소자는, 예를 들면, 광통신에 사용될 수 있다.
이들 발광 소자에서는, 발진 파장을 안정화시키기 위해서, 온조기(溫調器)인 펠티에 소자가 패키지 내에 탑재되는 경우가 있다. 이 경우, 펠티에 소자를 탑재한 것에 의해 패키지 내의 전송 선로 길이가 길어지기 때문에, 전송 손실을 고려한 중계 기판이나, 중계 기판을 유지하기 위한 금속 블록이 필요하게 된다. 중계 기판 및 금속 블록은 아일릿 상에 배치될 수 있다.
일본국 특개2011-108939호 공보
중계 기판을 유지하기 위한 금속 블록은, 아일릿과 별개로 제작하고, 브레이징재(brazing material) 등에 의해 아일릿과 접합하는 것도 생각할 수 있지만, 스탬핑 등에 의해 금속 블록을 아일릿과 일체 성형하는 것이 생산성 향상 등의 관점에서 바람직하다. 그러나, 상기한 금속 블록은 아일릿 상으로 돌기(突起)하기 때문에, 금속 블록의 형상에 따라서는 스탬핑 등에 의해 아일릿과 일체 성형하는 것이 곤란하다.
본 발명은, 아일릿과 일체 성형이 가능한 형상의 금속 블록을 갖는 반도체 패키지용 헤더의 제공을 과제로 한다.
반도체 패키지용 헤더는, 상면 및 하면을 갖는 아일릿과, 상기 아일릿과 일체 성형되고, 상기 아일릿의 상면에서 돌기(突起)하고, 상기 아일릿의 상면의 법선 방향에서 봤을 때 대략 U자형인 제1 금속 블록과, 상기 아일릿을 상면으로부터 하면으로 관통하는 제1 관통 구멍 내에 봉착(封着)된 제1 리드와, 상기 제1 리드와 전기적으로 접속된 제1 신호 패턴이 형성된 표면, 및 상기 표면의 반대면으로 되는 이면을 구비하고, 상기 이면이 상기 제1 금속 블록의 제1 단면에 고정된 제1 기판과, 상기 아일릿을 상면으로부터 하면으로 관통하는 제2 관통 구멍 내에 봉착된 제2 리드와, 상기 제2 리드와 전기적으로 접속된 제2 신호 패턴이 형성된 표면, 및 상기 표면의 반대면으로 되는 이면을 구비하고, 상기 이면이 제1 금속 블록의 제2 단면에 고정된 제2 기판을 갖는다.
개시의 기술에 의하면, 아일릿과 일체 성형이 가능한 형상의 금속 블록을 갖는 반도체 패키지용 헤더를 제공할 수 있다.
본 발명의 목적 및 이점은, 특히 특허청구범위에서 지시되는 요소 및 조합에 의해 실현 및 달성될 것이다.
전술한 일반적인 설명 및 다음의 상세한 설명은 모두 예시 및 설명적이며, 청구되는 바와 같이 본 발명을 제한하는 것은 아님이 이해되어야 한다.
도 1은 제1 실시형태에 따른 반도체 패키지용 헤더를 예시하는 사시도(그 1).
도 2는 제1 실시형태에 따른 반도체 패키지용 헤더를 예시하는 사시도(그 2).
도 3은 제1 실시형태에 따른 반도체 패키지용 헤더를 예시하는 평면도.
도 4는 제1 실시형태에 따른 반도체 패키지를 예시하는 사시도(그 1).
도 5는 제1 실시형태에 따른 반도체 패키지를 예시하는 사시도(그 2).
도 6은 제1 실시형태에 따른 반도체 패키지를 예시하는 평면도.
도 7은 비교예에 따른 반도체 패키지용 헤더를 예시하는 사시도.
도 8은 제1 실시형태의 변형예 1에 따른 반도체 패키지용 헤더를 예시하는 사시도.
도 9는 제1 실시형태의 변형예 1에 따른 반도체 패키지를 예시하는 사시도.
도 10은 제1 실시형태의 변형예 1에 따른 반도체 패키지를 예시하는 평면도.
이하, 도면을 참조해서 발명을 실시하기 위한 형태에 대하여 설명한다. 또, 각 도면에 있어서, 동일 구성 부분에는 동일 참조 부호를 부여하고, 중복된 설명을 적절히 생략하는 경우가 있다.
〈제1 실시형태〉
도 1은, 제1 실시형태에 따른 반도체 패키지용 헤더(1)를 예시하는 사시도(그 1)이고, 반도체 패키지용 헤더(1)를 제1 기판 및 제2 기판의 표면측으로부터 본 도면이다. 도 2는, 제1 실시형태에 따른 반도체 패키지용 헤더(1)를 예시하는 사시도(그 2)이고, 반도체 패키지용 헤더(1)를 제1 기판 및 제2 기판의 이면측으로부터 본 도면이다. 도 3은, 제1 실시형태에 따른 반도체 패키지용 헤더(1)를 예시하는 평면도이다.
도 1∼도 3을 참조하면, 제1 실시형태에 따른 반도체 패키지용 헤더(1)는, 아일릿(10)과, 제1 금속 블록(21)과, 제1 기판(31)과, 제2 기판(32)과, 제1 리드(41)와, 제2 리드(42)와, 제3 리드(43)와, 제4 리드(44)와, 제5 리드(45)와, 제6 리드(46)와, 봉지(封止)부(50)를 갖는다. 반도체 패키지용 헤더(1)는, 예를 들면, 직접 변조 레이저(DML)용의 헤더으로서 이용할 수 있다.
아일릿(10)은, 원판 형상의 부재이다. 아일릿(10)의 직경은, 특별히 제한이 없다. 아일릿(10)의 직경은, 목적에 따라서 적의(適宜) 결정할 수 있지만, 예를 들면, φ3.8㎜나 φ5.6㎜ 등일 수 있다. 아일릿(10)의 두께는, 특별히 제한이 없으며, 목적에 따라서 적의 결정할 수 있다. 아일릿(10)의 두께는, 예를 들면, 1.0∼1.5㎜ 정도일 수 있다. 아일릿(10)은, 예를 들면, 철 등의 스탬핑이 가능한 금속 재료로 형성할 수 있다.
또, 본원에 있어서, 원판 형상이란, 평면 형상이 대략 원형이며 소정의 두께를 갖는 것을 가리킨다. 원판 형상의 직경에 대한 두께의 대소는 불문한다. 또한, 원판 형상으로서, 부분적으로 오목부나 볼록부, 관통 구멍 등이 형성되어 있는 것도 포함하는 것으로 한다. 또한, 본원에 있어서, 평면시(平面視)란 대상물을 아일릿(10)의 상면(10a)의 법선 방향으로부터 보는 것을 가리키고, 평면 형상이란 대상물을 아일릿(10)의 상면(10a)의 법선 방향으로부터 본 형상을 가리키는 것으로 한다.
아일릿(10)의 외연부(外緣部)에, 적어도 하나의 컷아웃부가 형성되어도 된다. 아일릿(10)의 외연부(外緣部)에, 평면시에 있어서, 외주측으로부터 중심측으로 움푹한 형상의 컷아웃부가 형성되어도 된다. 컷아웃부는, 예를 들면, 평면 형상이 대략 삼각 형상이나 대략 사각 형상인 움푹한 부분이다. 컷아웃부는, 예를 들면, 반도체 패키지용 헤더(1)에 반도체 소자를 탑재할 때의 소자 탑재면의 위치 결정 등에 이용할 수 있다. 또한, 컷아웃부는, 예를 들면, 반도체 패키지용 헤더(1)의 회전 방향의 위치 결정 등에 이용할 수 있다.
제1 금속 블록(21)은, 아일릿(10)과 일체 성형되고, 아일릿(10)의 상면(10a)으로 돌기하는 부재이다. 제1 금속 블록(21)은, 예를 들면, 철 등의 금속 재료를 이용하여, 냉간 단조 프레스 등에 의해 아일릿(10)과 일체 성형할 수 있다. 제1 금속 블록(21)은, 소정 간격으로 배치된 측벽부(211 및 212)와, 측벽부(211 및 212)의 동일 측의 단부끼리를 연결하는 연결부(213)를 갖는다. 측벽부(211 및 212)와 연결부(213)에서, 제1 리드(41) 및 제2 리드(42)측으로부터 아일릿(10)의 외주 방향으로 움푹한 오목부(214)를 형성하고 있다.
즉, 제1 금속 블록(21)은, 아일릿(10)의 상면(10a)의 법선 방향에서 봤을 때 대략 U자형이다. 여기에서, 대략 U자형이란, 소정 간격으로 배치된 2개의 측벽부와, 각각의 측벽부의 동일 측의 단부끼리를 연결하는 연결부를 갖고, 각각의 측벽부와 연결부에 의해 소정의 부재를 3방향으로부터 둘러싸는 것이 가능한 오목부를 형성하는 구조이면 되고, 세부의 형상은 특별히 제한되지 않는다.
예를 들면, 오목부(214)는, 평면시에서 직사각형 형상이어도 되고, 평면시에서 반원 형상이어도 되고, 평면시에서 반타원 형상이어도 된다. 또한, 각각의 측벽부와 연결부의 길이나 폭에 특정의 관계는 필요로 하지 않는다. 또한, 각각의 측벽부와 연결부의 폭은, 아일릿(10)의 상면(10a)으로부터의 높이가 변해도 대략 일정하지만, 엄밀하게 일정하지 않아도 된다.
제1 금속 블록(21)의 제1 리드(41)측을 향하는 단면은, 제1 기판(31)을 고정하기 위한 기판 고정면(21a)이다. 제2 금속 블록(22)의 제2 리드(42)측을 향하는 제2 단면은, 제2 기판(32)을 고정하기 위한 기판 고정면(22a)이다. 기판 고정면(21a 및 22a)은, 예를 들면, 아일릿(10)의 상면(10a)에 대해서 대략 수직으로 되도록 마련되어 있다. 기판 고정면(21a)과 기판 고정면(22a)은 동일 측을 향하고 있으며, 예를 들면, 동일 평면 상에 위치해 있다.
또, 기판 고정면(21a 및 21b)에는 기판을 고정할 수 있을 정도의 평면성이 요구되지만, 제1 금속 블록(21)의 오목부(214)의 내벽면에는 기판 등은 고정되지 않는다. 따라서, 제1 금속 블록(21)의 오목부(214)의 내벽면은 요철 등이 있는 거친 면이어도 상관없다.
제1 기판(31)은, 기판 고정면(21a)에 고정되어 있다. 제1 기판(31)의 표면(제1 리드(41)측을 향하는 면)에는, 신호 패턴(31S) 및 접지 패턴(31G)이 마련되어 있다. 제1 기판(31)의 이면(제1 금속 블록(21)측을 향하는 면)에는, 접지 패턴(31G)이 솔리드층으로서 마련되어 있다. 제1 기판(31)의 표면의 접지 패턴(31G)과 제1 기판(31)의 이면의 접지 패턴(31G)은, 제1 기판(31)을 관통하는 스루홀을 통해서 전기적으로 접속되어 있다.
제2 기판(32)은, 기판 고정면(22a)에 고정되어 있다. 제2 기판(32)의 표면(제2 리드(42)측을 향하는 면)에는, 신호 패턴(32S) 및 접지 패턴(32G)이 마련되어 있다. 제2 기판(32)의 이면(제1 금속 블록(21)측을 향하는 면)에는, 접지 패턴(32G)이 솔리드층으로서 마련되어 있다. 제2 기판(32)의 표면의 접지 패턴(32G)과 제2 기판(32)의 이면의 접지 패턴(32G)은, 제2 기판(32)을 관통하는 스루홀을 통해서 전기적으로 접속되어 있다.
제1 기판(31)의 이면측은, 브레이징재(예를 들면, 금 주석 합금) 등의 도전 재료에 의해, 기판 고정면(21a)에 고정된다. 제2 기판(32)의 이면측은, 브레이징재(예를 들면, 금 주석 합금) 등의 도전 재료에 의해, 기판 고정면(21b)에 고정되어 있다. 이에 의해, 제1 기판(31)의 이면의 접지 패턴(31G), 및 제2 기판(32)의 이면의 접지 패턴(32G)은 제1 금속 블록(21)과 도통하고, 제1 금속 블록(21)은 GND 전위(기준 전위)로 된다.
아일릿(10)의 상면(10a)을 기준으로 해서, 제1 금속 블록(21)의 높이는 제1 기판(31) 및 제2 기판(32)의 높이와 대략 동일하다. 아일릿(10)의 상면(10a)을 기준으로 한 제1 금속 블록(21), 제1 기판(31), 및 제2 기판(32)의 높이는, 예를 들면, 2㎜이다.
제1 기판(31) 및 제2 기판(32)은, 예를 들면, 알루미나제나 질화알루미늄제일 수 있다. 신호 패턴(31S 및 32S) 그리고 접지 패턴(31G 및 32G)은, 예를 들면, 텅스텐이나 티타늄, 금 등으로 형성할 수 있다. 신호 패턴(31S 및 32S) 그리고 접지 패턴(31G 및 32G)의 표면에, 금도금 등이 형성되어도 된다.
제1 리드(41), 제2 리드(42), 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)는, 아일릿(10)을 상면(10a)측으로부터 하면(10b)측으로 관통하는 관통 구멍 내에, 장변 방향을 아일릿(10)의 두께 방향을 향해서 봉착되어 있다. 즉, 제1 리드(41), 제2 리드(42), 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)는, 각 관통 구멍 내에 있어서 주위를 봉지부(50)에 의해 봉지되어 있다.
제1 리드(41), 제2 리드(42)의 일부는, 아일릿(10)의 상면(10a)으로부터 상측으로 돌출되어 있다. 돌출량은, 예를 들면, 0∼0.3㎜ 정도이다. 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)의 일부는, 아일릿(10)의 상면(10a)으로부터 상측으로 돌출되어 있다. 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)의 아일릿(10)의 상면(10a)으로부터의 돌출량은, 예를 들면, 0∼2㎜ 정도이다.
또한, 제1 리드(41), 제2 리드(42), 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)의 각각의 일부는, 아일릿(10)의 하면(10b)으로부터 하측으로 돌출되어 있다. 제1 리드(41), 제2 리드(42), 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)의 아일릿(10)의 하면(10b)으로부터의 돌출량은, 예를 들면, 6∼10㎜ 정도이다.
제1 리드(41), 제2 리드(42), 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)는, 예를 들면, 철 니켈 합금이나 코바르(등록상표) 등의 금속으로 구성되어 있다. 봉지부(50)는, 예를 들면, 유리재 등의 절연 재료로 구성되어 있다. 제1 리드(41), 제2 리드(42), 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)의 표면에, 금도금 등이 형성되어도 된다.
제1 리드(41)의 아일릿(10)의 상면(10a)으로부터 상측으로 돌출되어 있는 부분은, 브레이징재(예를 들면, 금 주석 합금) 등에 의해, 제1 기판(31)의 신호 패턴(31S)과 전기적으로 접속되어 있다. 또한, 제2 리드(42)의 아일릿(10)의 상면(10a)으로부터 돌출되어 있는 부분은, 브레이징재(예를 들면, 금 주석 합금) 등에 의해, 제2 기판(32)의 신호 패턴(32S)과 전기적으로 접속되어 있다.
제1 리드(41) 및 제2 리드(42)는, 신호 패턴(31S 및 32S)을 통해서 반도체 패키지용 헤더(1)에 탑재되는 발광 소자와 전기적으로 접속되는 차동 신호가 통하는 경로로 된다. 제3 리드(43), 제4 리드(44), 제5 리드(45), 및 제6 리드(46)는, 예를 들면, GND나, 반도체 패키지용 헤더(1)에 탑재되는 펠티에 소자와 전기적으로 접속되는 신호나, 반도체 패키지용 헤더(1)에 탑재되는 온도 센서와 전기적으로 접속되는 신호가 통하는 경로로 된다. 또, 리드의 개수는 한정되지 않으며, 필요에 따라서 증감해도 됨을 유념한다.
도 4는, 제1 실시형태에 따른 반도체 패키지(2)를 예시하는 사시도(그 1)이고, 반도체 패키지(2)를 제1 기판 및 제2 기판의 표면측으로부터 본 도면이다. 도 5는, 제1 실시형태에 따른 반도체 패키지(2)를 예시하는 사시도(그 2)이고, 반도체 패키지(2)를 제1 기판 및 제2 기판의 이면측으로부터 본 도면이다. 도 6은, 제1 실시형태에 따른 반도체 패키지(2)를 예시하는 평면도이다. 또, 도 4에서는, 편의상, 캡(100)을 투명하게 도시하고 있다. 도 5 및 도 6에서는 캡(100) 및 투명 부재(110)의 도시를 생략하고 있다.
도 4∼도 6을 참조하면, 제1 실시형태에 따른 반도체 패키지(2)는, 반도체 패키지용 헤더(1)(도 1∼도 3 참조)과, 제2 금속 블록(22)과, 제3 기판(33)과, 발광 소자(60)와, 펠티에 소자(70)와, 캡(100)과, 투명 부재(110)를 갖는다.
도 4에 나타내는 바와 같이, 반도체 패키지(2)에 있어서, 반도체 패키지용 헤더(1)에는, 투명 부재(110)와 일체로 된 캡(100)이 저항 용접 등에 의해 고정되어 있다. 투명 부재(110)는, 발광 소자(60)의 출사광 L을 취출하기 위한 렌즈나 창 등이다. 캡(100)은, 예를 들면, 스테인리스강 등의 금속으로 형성되고, 내측에 반도체 패키지용 헤더(1)의 발광 소자(60) 등의 주요 부품을 기밀 봉지하고 있다.
펠티에 소자(70)는, 아일릿(10)의 상면(10a)에 배치되어 있다. 펠티에 소자(70)의 일부는, 오목부(214)와 접하지 않도록 오목부(214) 내에 위치해 있고, 펠티에 소자(70)의 타부는 오목부(214)로부터 제4 리드(44) 및 제5 리드(45)측으로 돌출되어 있다.
제2 금속 블록(22)은, 대략 L자 형상의 부재이고, 펠티에 소자(70) 상에 고정되어 있다. 제2 금속 블록(22)의 일부(높이가 높은 부분)는 오목부(214)와 접하지 않도록 오목부(214)에 위치해 있고, 제2 금속 블록(22)의 타부(높이가 낮은 부분)는 오목부(214)로부터 제4 리드(44) 및 제5 리드(45)측으로 돌출되어 있다. 즉, 제2 금속 블록(22)은, 제1 금속 블록(21)과 이간해서 배치되어 있다.
제2 금속 블록(22)의 제4 리드(44) 및 제5 리드(45)측을 향하는 측면은, 제3 기판(33)을 고정하기 위한 기판 고정면(22a)이다. 기판 고정면(22a)은, 예를 들면, 아일릿(10)의 상면(10a)에 대해서 대략 수직으로 되도록 마련되어 있다. 기판 고정면(22a)은, 기판 고정면(21a 및 21b)과 동일 측을 향하고 있고, 예를 들면, 기판 고정면(22a)과 기판 고정면(21a 및 21b)은 동일 평면 상에 위치해 있다.
제2 금속 블록(22)은, 예를 들면, 스테인리스강 등의 금속 재료로 형성할 수 있다. 제2 금속 블록(22)은, 예를 들면, 열전도성의 접착제 등에 의해, 펠티에 소자(70) 상에 고정되어 있다. 제2 금속 블록(22)은, 예를 들면, 대략 L자 형상이지만, 임의의 형상으로 해도 된다.
제3 기판(33)은, 기판 고정면(22a)에 고정되어 있다. 제3 기판(33)의 표면(제4 리드(44) 및 제5 리드(45)측을 향하는 면)에는, 신호 패턴(33S1 및 33S2) 그리고 접지 패턴(33G)이 마련되어 있다. 제3 기판(33)의 이면(제2 금속 블록(22)측을 향하는 면)에는, 접지 패턴(33G)이 솔리드층으로서 마련되어 있다. 제3 기판(33)의 표면의 접지 패턴(33G)과 제3 기판(33)의 이면의 접지 패턴(33G)은, 제3 기판(33)의 측면을 통해서 전기적으로 접속되어 있다.
제3 기판(33)은, 예를 들면, 질화알루미늄제이다. 신호 패턴(33S1 및 33S2) 그리고 접지 패턴(33G)은, 예를 들면, 텅스텐이나 티타늄, 금 등으로 형성할 수 있다. 신호 패턴(33S1 및 33S2) 그리고 접지 패턴(33G)의 표면에, 금도금 등이 형성되어도 된다.
제3 기판(33)의 표면측에 있어서, 신호 패턴(33S1)은, 선 형상 부재(80)를 통해서, 신호 패턴(31S)과 전기적으로 접속되어 있다. 또한, 제3 기판(33)의 표면측에 있어서, 신호 패턴(33S2)은, 하나 이상의 선 형상 부재(80)를 통해서, 신호 패턴(32S)과 전기적으로 접속되어 있다. 또한, 제3 기판(33)의 표면측에 있어서, 접지 패턴(33G)은, 하나 이상의 선 형상 부재(80)를 통해서, 접지 패턴(31G 및 32G)과 전기적으로 접속되어 있다. 각각을 접속하는 선 형상 부재(80)의 개수는, 1개 이상의 원하는 수로 할 수 있다. 선 형상 부재(80)로서는, 예를 들면, 본딩 와이어를 들 수 있지만, 특별히 한정되지 않는다. 선 형상 부재(80)의 다른 예로서는, 리본을 들 수 있다. 또한, 금속선 등을 솔더를 이용해서 접합해도 된다.
신호 패턴(33S1 및 33S2)은, 제3 기판(33)의 표면에 실장된 발광 소자(60)의 단자와 전기적으로 접속되어 있다. 발광 소자(60)를 구동하는 차동 방식의 구동 회로에 대해, 구동 신호의 입력 라인은 신호 패턴(33S1 및 33S2)의 2계통이 필요하게 된다. 신호 패턴(33S1 및 33S2)의 한쪽에 정상(正相) 신호가 입력되고, 신호 패턴(33S1 및 33S2)의 다른 쪽에 정상 신호를 반전한 역상 신호가 입력된다. 또, 발광 소자(60)는, 예를 들면, 파장이 1310㎚ 등인 반도체 레이저칩이다.
제3 기판(33)의 이면측은, 브레이징재(예를 들면, 금 주석 합금) 등의 도전 재료에 의해, 기판 고정면(22a)에 고정되어 있다. 이에 의해, 제3 기판(33)의 이면의 접지 패턴(33G)은 제2 금속 블록(22)과 도통하고, 제2 금속 블록(22)은 GND 전위(기준 전위)로 된다.
도 7은, 비교예에 따른 반도체 패키지용 스템(1X)을 예시하는 사시도이다. 도 7을 참조하면, 비교예에 따른 반도체 패키지용 스템(1X)은, 제1 금속 블록(21)이 금속 블록(21X)과 금속 블록(21Y)으로 분리된 점이, 반도체 패키지용 헤더(1)(도 1∼도 3 참조)과 상이하다.
아일릿(10)과 금속 블록(21X 및 21Y)을 일체로 형성하기 위해서는, 금속 블록(21X 및 21Y)의 개개에 대해서 금속 소재의 금형에의 유입량을 조정할 필요가 있다. 그러나, 금속 소재의 금형에의 유입량의 조정은, 프레스 속도가 빠른 것, 즉 금속 소재의 소성 변형 속도가 고속인 것에 의해, 불가능에 가깝다. 예를 들면, 금속 블록(21X 및 21Y)의 한쪽에의 금속 소재의 충전을 만족시키려고 하면, 금속 블록(21X 및 21Y)의 다른 쪽은 금속 소재의 충전 부족, 혹은 충전 과다로 되고, 과다의 경우는 금형을 파손시킬 수 있다.
이와 같이, 아일릿(10) 상에 서로 이간해서 돌기하는 2개의 금속 블록(21X 및 21Y)을, 아일릿(10)과 일체로 형성하는 것은 극히 곤란하다.
이에 대해서, 반도체 패키지용 헤더(1)에서는, 제1 기판(31)과 제2 기판(32)을 하나의 제1 금속 블록(21)의 기판 고정면(21a 및 22a)에 고정한다. 즉, 아일릿(10)과 일체로 형성하는 금속 블록은 제1 금속 블록(21)만이므로, 상기와 같은 금속 소재의 금형에의 유입량의 조정의 필요성은 없고, 제1 금속 블록(21)은 아일릿(10)과 일체로 형성 가능한 형상이다. 그 결과, 반도체 패키지용 헤더(1)를 저렴하게 공급할 수 있다.
〈제1 실시형태의 변형예 1〉
제1 실시형태의 변형예 1에서는, 제1 실시형태와는 구조가 다른 반도체 패키지용 헤더의 예를 나타낸다. 또, 제1 실시형태의 변형예 1에 있어서, 이미 설명한 실시형태와 동일 구성부에 대한 설명은 생략하는 경우가 있다.
도 8은, 제1 실시형태의 변형예 1에 따른 반도체 패키지용 스템(1A)을 예시하는 사시도이고, 반도체 패키지용 스템(1A)을 제1 기판 및 제2 기판의 이면측으로부터 본 도면이다.
도 8을 참조하면, 제1 실시형태의 변형예 1에 따른 반도체 패키지용 스템(1A)은, 제1 금속 블록(21)이 제1 금속 블록(21M)으로 치환된 점이, 반도체 패키지용 헤더(1)(도 1∼도 3 등 참조)과 상위하다.
아일릿(10)의 상면(10a)을 기준으로 해서, 제1 금속 블록(21M)의 높이는 제1 금속 블록(21)의 높이보다 낮다. 즉, 아일릿(10)의 상면(10a)을 기준으로 해서, 제1 금속 블록(21M)의 높이는 제1 기판(31) 및 제2 기판(32)의 높이보다 낮다. 그 때문에, 제1 기판(31)의 이면의 접지 패턴(31G)의 적어도 일부 및 제2 기판(32)의 이면의 접지 패턴(32G)의 적어도 일부는, 제1 금속 블록(21M)으로부터 노출되어 있고, 이후에 노출 부분에 와이어 본딩 등을 행하는 것이 가능하게 되어 있다.
또, 아일릿(10)의 상면(10a)을 기준으로 한 제1 금속 블록(21M)의 높이는, 제1 기판(31) 및 제2 기판(32)의 부착의 용이함을 생각하면, 제1 기판(31) 및 제2 기판(32)의 높이의 1/2 이상인 것이 바람직하다. 예를 들면, 아일릿(10)의 상면(10a)을 기준으로 한 제1 기판(31) 및 제2 기판(32)의 높이가 2㎜일 경우, 제1 금속 블록(21M)의 높이를 1㎜ 이상으로 하는 것이 바람직하다.
이와 같이, 반도체 패키지용 스템(1A)의 제1 금속 블록(21M)은, 반도체 패키지용 헤더(1)의 제1 금속 블록(21)에 비해서 아일릿(10)의 상면(10a)을 기준으로 한 높이가 낮기 때문에, 아일릿(10)과 일체로 형성하는 것이 한층 더 용이하다.
도 9는, 제1 실시형태의 변형예 1에 따른 반도체 패키지(2A)를 예시하는 사시도이고, 반도체 패키지(2A)를 제1 기판 및 제2 기판의 이면측으로부터 본 도면이다. 도 10은, 제1 실시형태의 변형예 1에 따른 반도체 패키지(2A)를 예시하는 평면도이다. 또, 도 9 및 도 10에서는, 도 4와 마찬가지의 캡(100) 및 투명 부재(110)가 존재하지만, 도시를 생략하고 있다.
도 9 및 도 10을 참조하면, 제1 실시형태의 변형예 1에 따른 반도체 패키지(2A)는, 제1 금속 블록(21)이 제1 금속 블록(21M)으로 치환되고, 제2 금속 블록(22)이 제2 금속 블록(22M)으로 치환된 점이, 반도체 패키지(2)(도 4∼도 6 등 참조)와 상이하다.
제2 금속 블록(22M)은, 제2 금속 블록(22)과는 달리, 기판 고정면(22a)의 폭이 제3 기판(33)의 폭보다 좁게 형성되어 있고, 제3 기판(33)은, 제3 기판(33)의 이면의 양측(제1 기판(31)측 및 제2 기판(32)측)이 제2 금속 블록(22M)의 양측으로 튀어나오도록 기판 고정면(22a)에 고정되어 있다. 그 때문에, 제3 기판(33)의 이면의 접지 패턴(33G)의 적어도 일부는, 제2 금속 블록(22M)의 제1 기판(31)측 및 제2 기판(32)측으로부터 노출되어 있다.
제2 금속 블록(22M)의 제1 기판(31)측으로부터 노출되는 제3 기판(33)의 이면에 형성된 접지 패턴(33G)과, 제1 금속 블록(21M)으로부터 노출되는 제1 기판(31)의 이면에 형성된 접지 패턴(31G)은, 하나 이상의 선 형상 부재(80)를 통해서 전기적으로 접속되어 있다. 제3 기판(33) 및 제1 기판(31)의 이면측에서 접지 패턴(33G)과 접지 패턴(31G)을 접속하는 선 형상 부재(80)의 개수는, 1개 이상의 임의의 수로 할 수 있지만, GND 전위의 안정성의 관점에서 2개 이상인 것이 바람직하다.
단, 제3 기판(33) 및 제1 기판(31)의 이면측에서 접지 패턴(33G)과 접지 패턴(31G)을 접속하는 선 형상 부재(80)의 개수는, 10개 이하인 것이 바람직하다. 이는, 펠티에 소자(70)에 의해서 이동된 발광 소자(60)의 동작에 기인하는 열이, 제1 기판(31) 및 제3 기판(33)을 경유해서 발광 소자(60)로 귀환하는 것을 방지하기 때문이다.
제2 금속 블록(22M)의 제2 기판(32)측으로부터 노출되는 제3 기판(33)의 이면에 형성된 접지 패턴(33G)과, 제1 금속 블록(21M)으로부터 노출되는 제2 기판(32)의 이면에 형성된 접지 패턴(32G)은, 선 형상 부재(80)를 통해서 서로 전기적으로 접속되어 있다. 제3 기판(33) 및 제2 기판(32)의 이면측에서 접지 패턴(33G)과 접지 패턴(32G)을 접속하는 선 형상 부재(80)의 개수는, 1개 이상의 임의의 수로 할 수 있지만, GND 전위의 안정성의 관점에서 2개 이상인 것이 바람직하다.
단, 제3 기판(33) 및 제2 기판(32)의 이면측에서 접지 패턴(33G)과 접지 패턴(32G)을 접속하는 선 형상 부재(80)의 개수는, 10개 이하인 것이 바람직하다. 이는, 펠티에 소자(70)에 의해서 이동된 발광 소자(60)의 동작에 기인하는 열이, 제2 기판(32) 및 제3 기판(33)을 경유해서 발광 소자(60)로 귀환하는 것을 방지하기 때문이다.
이와 같이, 반도체 패키지(2A)에서는, 제1 기판(31)의 이면의 접지 패턴(31G)의 적어도 일부, 및 제2 기판(32)의 이면의 접지 패턴(32G)의 적어도 일부를 제1 금속 블록(21M)으로부터 노출시키고 있다. 또한, 제3 기판(33)의 이면의 접지 패턴(33G)의 적어도 일부를 제2 금속 블록(22M)의 제1 기판(31)측 및 제2 기판(32)측으로부터 노출시키고 있다.
그리고, 제1 금속 블록(21M)으로부터 노출되는 제1 기판(31)의 이면의 접지 패턴(31G)과, 제2 금속 블록(22M)의 제1 기판(31)측으로부터 노출되는 제3 기판(33)의 이면의 접지 패턴(33G)을 하나 이상의 선 형상 부재(80)를 통해서 서로 전기적으로 접속하고 있다. 또한, 제1 금속 블록(21M)으로부터 노출되는 제2 기판(32)의 이면의 접지 패턴(32G)과, 제2 금속 블록(22M)의 제2 기판(32)측으로부터 노출되는 제3 기판(33)의 이면의 접지 패턴(33G)을 선 형상 부재(80)를 통해서 서로 전기적으로 접속하고 있다.
즉, 종래 기술에서와 같이 금속 블록의 이면측끼리를 선 형상 부재로 전기적으로 접속하는 것이 아니라, 제1 기판(31)의 이면의 접지 패턴(31G) 및 제2 기판(32)의 이면의 접지 패턴(32G)과 제3 기판(33)의 이면의 접지 패턴(33G)을 하나 이상의 선 형상 부재로 전기적으로 접속하고 있다. 이에 의해, 서로 다른 기판의 접지 패턴끼리를 금속 블록을 개재시키지 않고 최단으로 접속할 수 있기 때문에, 전기 특성의 추가적인 개선이 가능해진다.
또한, 제1 기판(31)의 이면의 접지 패턴(31G)과 제3 기판(33)의 이면의 접지 패턴(33G)의 접속은, 예를 들면, 직경 25㎛의 본딩 와이어 1개여도 전기 특성의 개선 효과가 얻어진다. 마찬가지로, 제2 기판(32)의 이면의 접지 패턴(32G)과 제3 기판(33)의 이면의 접지 패턴(33G)의 접속은, 예를 들면, 직경 25㎛의 본딩 와이어 1개여도 전기 특성의 개선 효과가 얻어진다.
그 때문에, 각 기판의 이면측에 추가하는 금속선의 개수를 과도하게 늘릴 필요가 없고, 각 기판의 이면측에 추가하는 선 형상 부재를 통해서 열이 발광 소자로 귀환하는 것을 억제할 수 있다. 단, 반도체 패키지로서의 요구 사양을 만족할 수 있으면, 서로 다른 기판의 접지 패턴끼리를 복수의 선 형상 부재를 이용해서 접속해도 된다. 이 경우에는, 전기 특성의 개선이 한층 더 기대된다.
또한, 제1 기판(31) 및 제2 기판(32)은, 제3 기판(33)보다 열전도성이 낮은 재료로 형성되어 있는 것이 바람직하다. 이에 의해, 펠티에 소자(70)에 의해서 이동된 발광 소자(60)의 동작에 기인하는 열이, 제1 기판(31) 및 제2 기판(32)을 경유해서 발광 소자(60)로 귀환하는 것을 한층 더 방지할 수 있다. 이와 같은 효과를 얻기 위해서는, 예를 들면, 제1 기판(31) 및 제2 기판(32)을 알루미나제로 하고, 제3 기판(33)을 질화알루미늄제로 하면 된다.
또, 선 형상 부재(80)로서 본딩 와이어를 이용할 경우, 본딩 와이어를 굵게 하면 전기 특성은 개선되지만 열의 귀환이 발생하기 쉬워진다. 전기 특성의 개선과 열의 귀환을 고려하면, 본딩 와이어의 직경은 25㎛ 정도로 하는 것이 바람직하다.
이상, 바람직한 실시형태에 대하여 상세히 설명했지만, 본 발명은 전술한 실시형태로 제한되는 것은 아니며, 특허청구의 범위에 기재된 범위를 일탈하지 않고, 전술한 실시형태에 각종 변형 및 치환을 더할 수 있다.
여기에 제공된 모든 예 및 조건부 언어는 독자가 본 발명 및 발명자가 기술을 발전시키는 데 기여한 개념을 이해하는 데 도움이 되는 교시적 목적을 위한 것이며, 구체적으로 언급된 예 및 조건에 대한 제한으로 해석되어서는 안 되며, 명세서에서 그러한 예의 구성은 본 발명의 우월성 또는 열등성을 보여주는 것과 관련되지 않는다. 본 발명의 하나 이상의 실시예가 상세하게 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 수정, 대체 및 변경이 이루어질 수 있음을 이해해야 한다.

Claims (9)

  1. 반도체 패키지용 헤더로서,
    상면 및 하면을 갖는 아일릿(eyelet)과,
    상기 아일릿과 일체 성형되고, 상기 아일릿의 상면에서 돌기(突起)하고, 상기 아일릿의 상면의 법선 방향에서 봤을 때 대략 U자형인 제1 금속 블록과,
    상기 아일릿을 상면으로부터 하면으로 관통하는 제1 관통 구멍 내에 봉착(封着)된 제1 리드와,
    상기 제1 리드와 전기적으로 접속된 제1 신호 패턴이 형성된 표면, 및 상기 표면의 반대면으로 되는 이면을 구비하고, 상기 이면이 상기 제1 금속 블록의 제1 단면(端面)에 고정된 제1 기판과,
    상기 아일릿을 상면으로부터 하면으로 관통하는 제2 관통 구멍 내에 봉착된 제2 리드와,
    상기 제2 리드와 전기적으로 접속된 제2 신호 패턴이 형성된 표면, 및 상기 표면의 반대면으로 되는 이면을 구비하고, 상기 이면이 제1 금속 블록의 제2 단면에 고정된 제2 기판을 갖는 반도체 패키지용 헤더.
  2. 제1항에 있어서,
    상기 제1 단면과 상기 제2 단면은, 동일 평면 상에 위치해 있는 반도체 패키지용 헤더.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 기판의 이면의 일부인 제1 부분 및 상기 제2 기판의 이면의 일부인 제2 부분이 상기 제1 금속 블록으로부터 노출되고,
    상기 제1 기판의 제1 부분에 접지 패턴이 형성되고 상기 제2 기판의 제2 부분에 접지 패턴이 형성되어 있는 반도체 패키지용 헤더.
  4. 제3항에 있어서,
    상기 아일릿의 상면을 기준으로 해서, 상기 제1 금속 블록의 높이는 상기 제1 기판 및 상기 제2 기판의 높이보다 낮은 반도체 패키지용 헤더.
  5. 반도체 패키지로서,
    제1항 내지 제4항 중 어느 한 항에 기재된 반도체 패키지용 헤더와,
    상기 아일릿의 상면에, 적어도 일부가 상기 제1 금속 블록의 U자의 내측에 위치되고, 상기 제1 금속 블록과 이간해서 배치된 펠티에 소자와,
    상기 펠티에 소자 상에, 적어도 일부가 상기 제1 금속 블록의 U자의 내측에 위치되고, 상기 제1 금속 블록과 이간해서 배치되고, 상기 제1 단면 및 상기 제2 단면과 동일 방향을 향하는 측면을 구비한 제2 금속 블록과,
    발광 소자가 실장된 표면, 및 상기 표면의 반대면으로 되는 이면을 구비하고, 상기 이면이 상기 제2 금속 블록의 측면에 고정된 제3 기판을 갖는 반도체 패키지.
  6. 반도체 패키지로서,
    제3항 또는 제4항에 기재된 반도체 패키지용 헤더와,
    상기 아일릿의 상면에, 적어도 일부가 상기 제1 금속 블록의 U자의 내측에 위치되고, 상기 제1 금속 블록과 이간해서 배치된 펠티에 소자와,
    상기 펠티에 소자 상에, 적어도 일부가 상기 제1 금속 블록의 U자의 내측에 위치되고, 상기 제1 금속 블록과 이간해서 배치되고, 상기 제1 단면 및 상기 제2 단면과 동일 방향을 향하는 측면을 구비한 제2 금속 블록과,
    발광 소자가 실장된 표면, 및 상기 표면의 반대면으로 되는 이면을 구비하고, 상기 이면이 상기 제2 금속 블록의 측면에 고정된 제3 기판을 갖고,
    상기 제3 기판의 이면의 일부인 제3 부분이 상기 제2 금속 블록으로부터 노출되고,
    상기 제3 기판의 제3 부분에 접지 패턴이 형성되고,
    상기 제1 기판의 제1 부분에 형성된 접지 패턴 및 상기 제2 기판의 제2 부분에 형성된 접지 패턴과, 상기 제3 기판의 제3 부분에 형성된 접지 패턴이 선 형상 부재를 통해서 전기적으로 접속되어 있는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 기판의 제1 부분에 형성된 접지 패턴 및 상기 제2 기판의 제2 부분에 형성된 접지 패턴과, 상기 제3 기판의 제3 부분에 형성된 접지 패턴이 복수의 선 형상 부재를 통해서 전기적으로 접속되어 있는 반도체 패키지.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 기판 및 상기 제2 기판은, 상기 제3 기판보다 열전도성이 낮은 재료로 형성되어 있는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 기판 및 상기 제2 기판은 알루미나제이고, 상기 제3 기판은 질화알루미늄제인 반도체 패키지.
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