KR20210105313A

KR20210105313A - Dut 맵이 서로 다른 반도체 테스터와 핸들러 사이의 인터페이싱을 위한 장치 및 이를 포함하는 반도체 테스트 장비

Info

Publication number: KR20210105313A
Application number: KR1020210032379A
Authority: KR
Inventors: 박호진; 손민우; 이충일
Original assignee: 제이제이티솔루션 주식회사
Priority date: 2020-02-18
Filing date: 2021-03-12
Publication date: 2021-08-26
Also published as: KR102256750B1

Abstract

본 발명은 서로 다른 DUT 맵을 갖는 테스터와 핸들러 사이에 인터페이싱을 위한 장치 및 이를 포함하는 반도체 테스트 장비에 관한 것으로, 본 발명에 따른 인터페이싱 장치는 테스터가 채용하는 DUT 맵 상의 각 위치 번호로 인가하는 테스트 시그널이 상기 핸들러가 갖는 DUT 맵 상에서 동일한 위치 번호에 대응되는 위치의 DUT에 테스트 시그널이 인가되도록 전기 배선이 구성됨으로써 소프트웨어적인 변경 없이도 DUT 맵이 다른 테스터와 핸들러를 서로 호환하여 사용할 수 있다.

Description

DUT 맵이 서로 다른 반도체 테스터와 핸들러 사이의 인터페이싱을 위한 장치 및 이를 포함하는 반도체 테스트 장비{A interfacing device for semiconductor tester and handler having different DUT map and A semiconductor test equipment having the same}

본 발명은 서로 다른 DUT 맵을 갖는 테스터와 핸들러 사이에 인터페이싱을 위한 장치에 관한 것으로, 더욱 상세하게는 DUT 맵에 대한 소프트웨어적인 변경 없이도 DUT 맵이 다른 테스터와 핸들러를 서로 호환하여 사용할 수 있도록 구성한 인터페이싱 장치에 관한 것이다.

반도체 제조 공정에서는 팹(FAB)공정이 완료된 후 패키지 상태의 반도체 IC칩이 설계된 스펙에 따라 동작하는지 여부를 확인하여 양품과 불량품을 선별하는 테스트 공정이 진행된다. 반도체 테스트 공정에 사용되는 장비는 검사 대상 소자(Device Under Test, 이하 “DUT”라 한다)에 테스트 시그널을 인가하는 테스터와, 검사 대상 DUT를 테스트 트레이로부터 테스터로 이송하고 검사가 완료된 DUT를 검사 결과(Pass/Fail) 따라 분류하여 반송하는 핸들러를 포함한다.

테스트 장비에서는 동시에 여러 개의 DUT에 대해 공정이 수행되므로, 테스터와 핸들러 사이에 테스트 결과가 공유되기 위해서는 개별 DUT의 물리적인 위치를 특정하는 DUT 맵이 동일해야 한다. 만일 DUT 맵이 서로 다르면 테스터에서 수행된 결과가 핸들러로 전달될 수 없기 때문에 서로 매칭시켜 사용할 수 없는 문제가 있다. 이와 같이 DUT맵이 동일한 테스터와 핸들러를 매칭시켜 사용해야하는 점은 종래 반도체 제조 설비 운영에 있어서 제약 사항으로 작용하는 문제가 있었다. 특히 노후 설비에서 사용하던 DUT맵과 신규 설비에서 사용하는 DUT맵이 서로 다른 경우가 많은데, 예를 들어 신규의 테스터를 도입하는 경우, 핸들러까지 교체하게 되어 장비 구매 비용이 증가하는 경우가 종종 발생하고 있다.

대한민국 공개특허공보 제10-2016-0007999호 대한민국 공개특허공보 제10-2009-0004296호

본 발명은 전술한 문제점을 해결하기 위한 것으로, 본 발명은 반도체 테스트 설비에 있어서, 서로 다른 DUT맵을 갖는 테스터와 핸들러를 서로 매칭 시켜 운영하는 것을 가능하게 하는 인터페이싱 장치 및 이를 포함하는 테스트 장비를 제공하는 것을 목적으로 한다.

또한, 본 발명은 노후화된 설비에 대한 운영시스템 소프트웨어(OS software) 업그레이드 없이도 테스터와 핸들러를 서로 매칭 시켜 운영 가능하게 하는 인터페이싱 장치 및 이를 포함하는 반도체 테스트 장비를 제공하는 것을 목적으로 한다.

이러한 목적을 달성하기 위한 본 발명에 따른 반도체 테스트 장비 및 그 인터페이싱 장치는 소정 개수의 DUT 위치 번호가 제1배열규칙에 따라 배열된 제1타입의 DUT 맵을 갖는 테스터와, 동일 개수의 DUT 위치 번호가 제2배열규칙에 따라 배열된 제2타입의 DUT 맵을 갖는 핸들러와, 상기 테스터의 테스트 헤드에 전기적으로 접속되어 테스트 시그널을 테스트 대상 DUT에 인가하는 인터페이싱 장치를 포함하고, 상기 인터페이싱 장치는 상기 테스트 헤드에 전기적으로 접속되는 마더 보드와, DUT와 전기적으로 접속되는 DUT 보드와, 상기 마더 보드 및 상기 DUT 보드 사이에 전기적 연결을 구성하는 케이블 배선층을 포함하고, 상기 인터페이싱 장치는 상기 테스터가 제1타입의 DUT 맵 상의 각 위치 번호로 인가하는 테스트 시그널이 상기 핸들러가 갖는 제2타입의 DUT 맵 상에서 동일한 위치 번호에 대응되는 위치의 DUT에 테스트 시그널이 인가되도록 전기 배선이 구성된다.

또한, 상기 제1배열규칙은 연속하는 위치 번호 2개 마다 인접한 두 행을 번갈아 교대로 배치되고, 연속하는 32개의 위치 번호가 두 행 마다 순차로 반복하여 배치되도록 구성되고, 상기 제2배열규칙은 동일 행 내에서 위치 번호가 연속하여 순차로 배치되고, 연속된 위치번호 16개 마다 행을 바꾸어 순차로 반복하여 배치된다.

또한, 상기 제1타입의 DUT맵에 있어서 DUT 위치 번호는 1 부터 256까지 256개가 16행 및 16열로 배열되고, 각 위치 번호는 행 및 열 순으로 (1, 1)위치에 1이 부여되고, (1, 2)위치에 2가 부여되고, (2, 1)위치에 3이 부여되고, (2, 2)위치에 4가 부여되고, DUT 위치 번호 4개 마다 같은 방식으로 반복되면서 제1행 및 제2행에 위치 번호 1 내지 32까지 부여되고, DUT 위치 번호 32개마다 같은 방식으로 2개 행마다 순차로 반복하여 제15행 및 제16행까지 부여 되고, 상기 제2타입의 DUT맵에 있어서 DUT 위치 번호는 1 부터 256까지 16행 및 16열로 배열되고, 각 위치 번호는 제1행의 (1, 1) 부터 (1, 16)까지 위치 번호 1부터 16이 순차 배치되고, 같은 방식으로 DUT 위치 번호 16개 마다 순차로 행을 바꾸어 반복하여 부여된다.

또한, 상기 테스터는 전체 256개의 DUT를 8개의 채널 영역 A, B, C, D, E, F, G, H로 나어 각 채널 단위로 테스트를 수행하고, 채널 영역 A에는 DUT 위치 번호 1 내지 16 및 33 내지 48이 할당되고, 채널 영역 B에는 DUT 위치 번호 65 내지 80 및 97 내지 112가 할당되고, 채널 영역 C에는 DUT 위치 번호 129 내지 144 및 161 내지 176이 할당되고, 채널 영역 D에는 DUT 위치 번호 193 내지 208 및 225 내지 240이 할당되고, 채널 영역 E에는 DUT 위치 번호 17 내지 32 및 49 내지 64가 할당되고, 채널 영역 F에는 DUT 위치 번호 81 내지 96 및 113 내지 128이 할당되고, 채널 영역 G에는 DUT 위치 번호 145 내지 160 및 177 내지 192가 할당되고, 채널 영역 H에는 DUT 위치 번호 209 내지 224 및 241 내지 256이 할당되고, 제2타입의 DUT 맵에 있어서 채널 영역은 열방향으로 순차로 A, E, A, E, B, F, B, F, C, G, C, G, D, H, D, H로 번갈아 교대로 배치된다.

또한, 상기 DUT 보드는 8개의 DUT 위치 번호 마다 1개의 PCB상에 구현되어 총32개의 PCB를 가지며, 각각의 PCB에는 채널 영역 A 및 E, 또는 채널 영역 B 및 F, 또는 채널 영역 C 및 G, 또는 채널 영역 D 및 H 중 어느 하나를 갖는다.

본 발명에 따른 인터페이싱 장치 및 이를 포함하는 테스트 장비는 테스터와 핸들러가 서로 다른 DUT 맵을 사용하는 경우 소프트웨어적인 변경 없이도 서로 호환시켜 사용되게 할 수 있다.

또한, 본 발명은 반도체 생산 라인 운영에 있어서 장비 배치의 자유도를 증가시켜 줌으로써 장비 운용의 효율화를 가능하게 하는 장점이 있다.

또한, 본 발명은 효율적인 반도체 생산 라인 운영을 통한 생산 단가 절감에 기여할 수 있다.

도1은 본 발명의 바람직한 일 실시예에 따른 반도체 장비의 구성을 개략적으로 도시한 도면.
도2는 본 발명의 바람직한 일 실시예에 따른 인터페이싱 장치의 구조를 개략적으로 도시한 도면.
도3은 256파라 테스트 장비에 있어서 DUT 보드 상에 DUT가 설치되는 위치의 일 예를 개략적으로 도시한 도면.
도4는 256파라 테스트 장비에 있어서 제1배열규칙에 따른 제1DUT맵을 도시한 도면.
도5는 256파라 테스트 장비에 있어서 제2배열규칙에 따른 제2DUT맵을 도시한 도면.
도6은 DUT 보드에 사용되는 PCB의 일 예를 촬영한 사진.

이하에서는 본 발명의 다양한 실시예를 도면을 참조하여 상세히 설명한다. 이하에서 설명되는 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형이 가해질 수 있다. 이하에서 설명되는 실시예는 본 발명을 해당 실시예로 한정하기 위해 기술되는 것이 아니다. 본 발명은 이하의 실시예 뿐만 아니라 본 명세서 전체로부터 이해되는 기술 사상의 범위 내에서 다양한 변형물, 대체물, 균등물을 포함하는 것으로 이해되어야 한다.

이하에서 사용될 수 있는 “포함한다”, “구성된다”, “가진다” 등의 표현은 추가적인 구성 요소나 기능을 배제하지는 않은 것으로 이해되어야 한다.

이하에서 사용될 수 있는 “제1…”, “제2…”, “첫째”, “둘째”등의 표현은 명시적으로 언급되지 않는 한 구성 요소들 사이의 순서나 중요도 등을 한정하는 의미로 해석되어서는 안 된다.

이하에서 사용될 수 있는 “결합된다”, “연결된다” 등의 표현은 명시적으로 언급되지 않는 한 직접적으로 결합되거나 연결되어 있는 경우 뿐만 아니라 중간에 다른 구성 요소가 존재하거나 개재될 수도 있는 것으로 이해되어야 한다.

이하에서 용어의 사용에 있어서 단수의 표현은 명시적으로 언급되지 않는 한 복수의 표현을 배제하지 않은 것으로 이해되어야 한다.

이하에서는 본 발명의 바람직한 일 실시예에 따른 반도체 테스트 장비 및 그 인터페이싱 장치를 도면을 참조하여 상세히 설명한다.

도1은 본 발명의 바람직한 일 실시예에 따른 반도체 테스트 장비의 구성을 개략적으로 도시한 도면이다. 이를 참조하면, 반도체 테스트 장비는 검사 대상 반도체 소자(DUT)에 테스트 시그널을 인가하여 테스트를 수행하는 테스터(10)와, 테스트 대상 DUT를 테스터로 이송하는 기능을 수행하는 핸들러(20)를 포함한다. 테스터(10)는 테스트를 수행하는 본체(Main Frame)(12)와 테스트 시그널을 인가하는 테스트 헤드(11)를 포함한다. 테스트 시그널은 테스트 헤드(11)를 통해서 DUT에 전달된다. 핸들러(20)는 테스트 대상 DUT가 담긴 테스트 트레이로부터 DUT를 테스트 헤드(11)로 이송하고, 테스트 결과(Pass/Fail)에 따라 DUT들을 분류하여 다시 반송하는 기능을 제공한다. 도1에 도시된 바와 같이 핸들러(20)는 테스트 헤드(11)의 상부에 중첩되도록 연장되는 챔버(21)를 갖는다. 테스트 헤드(11)의 상부에는 DUT와 테스트 헤드(11) 사이에 전기적인 접속을 중계하는 인터페이싱 장치(30)가 설치되고, 인터페이싱 장치(30)는 그 상면이 챔버(21) 저면의 개구부(21a)를 통해 챔버(21) 내부로 노출된다. 핸들러(20)는 필요에 따라 챔버(21) 내부를 가열 또는 냉각하여 DUT에 열적 스트레스(Thermal Stress)가 인가된 상태에서 테스트가 수행되도록 구성될 수 있다.

도2는 인터페이싱 장치(30)의 적층 구조를 개략적으로 도시한 도면이다. 이를 참조하면, 인터페이싱 장치(30)는 다수의 DUT가 실장되는 DUT 보드(31)를 포함한다. 도시되어 있지는 않으나 DUT 보드(31)에는 DUT를 물리적으로 고정하기 위한 소켓(socket)이 구비될 수 있다. 그리고 인터페이싱 장치(30)의 하부에는 테스트 헤드(11)와 전기적으로 접속되는 마더 보드(Mother board)(32)가 구성된다. 마더 보드(32)와 테스트 헤드(11)는 서로 대응되는 위치에 구성되는 다수의 접속 단자(32a)(11a)들을 통해서 전기적으로 연결된다. 다수의 접속 단자들(32a)(11a)은 예를 들어 포고핀(pogo pin) 형태로 구성될 수 있다. 인터페이싱 장치(30)의 내부에는 DUT 보드(31)와 마더 보드(32) 사이에 전기적 연결을 위한 케이블 배선층(33)이 구성된다. 케이블 배선층(33)은 DUT 보드(31) 저면의 커넥터(31)와 마더 보드(32) 상면의 소정의 접속 위치를 전기적으로 연결하는 여러 가닥의 케이블로 구성된다.

테스터(10)를 통한 테스트 항목은 DC테스트, AC테스트, 기능(Function) 테스트 등일 수 있다. 반도체 소자의 집적도는 갈수록 높아지고 동작 속도가 증가하면서 테스트에서 요구되는 조건도 점차 까다로워지고 있다. 반도체 제조 공정의 양산성을 확보하기 위해 동시에 여러 소자를 빠르게 테스트할 수 있는 기술 개발이 요구되고 있다. 한 대의 테스트 장비에서 동시 테스트 진행이 가능한 DUT 개수를 “파라(Parallel)”라는 단위로 표현하는데, 현재 산업계에서는 주로 128파라 또는 256파라의 장비가 많이 사용되고 있으며, 512파라, 1024파라 등의 장비도 점차 도입될 것으로 예상되고 있다.

도3은 256파라 테스트 장비에 있어서 DUT 보드(31) 상에 DUT가 설치되는 위치의 일 예를 개략적으로 도시한 도면이다. 이를 참조하면, 256개의 DUT는 16개의 행과 16개의 열을 이루어 배치되는 것을 알 수 있다. 이하에서는 설명의 편의를 위해 도면에 표시된 좌표계를 기준으로 하여 X축 방향을 행(row), Y축 방향을 열(column)로 구분하고, 해당 위치를 행, 열의 순서로 (a, b)로 표시한다. 도면상 가장 아래 행이 제1행이고 그 위로 순차로 제2행, 제3행,….. 제16행 순서로 배치된다. 그리고 도면상의 가장 좌측의 열이 제1열이고 그 오른쪽으로 순차로 제2열, 제3열, ……제16열 순서로 배치된다.

반도체 테스트 장비는 DUT 보드(31) 상에서 DUT가 설치되는 위치 마다 고유의 위치 번호를 부여하여 각 DUT를 서로 구분한다. 도4는 그러한 위치 번호 부여의 일 예를 도시한 것이다. 이를 참조하면, 1행, 1열 자리(이하, “1)”이라고 표현한다)에 위치하는 DUT에 위치 번호 1이 부여되고, (1, 2)에 위치하는 DUT에 위치 번호 2가 부여된다. 위치 번호 3은 행을 바꾸어 (2, 1)에 부여되고, 위치 번호 4는 (2, 2)에 부여된다. 위치 번호 5는 다시 1행으로 내려와서 (1, 3)에 부여되고, 위치 번호 6은 (1, 4)에 부여된다. 위치 번호 7은 행을 바꾸어 (2, 3)에 부여되고, 위치 번호 8은 (2, 4)에 부여된다. 이러한 방식으로 DUT 4개 마다 위치 번호 부여가 같은 방식으로 반복되면서 제1행 및 제2행에 위치 번호 1 ~ 32까지가 부여되고, 다시 제3행 및 제4행에 위치 번호 33 ~ 64까지 부여된다. 마찬가지 방식으로 반복되면서 제15행 및 제16행에 위치 번호 225 ~ 256까지 부여되어, 전체 256개 DUT는 각각의 고유한 위치 번호를 갖게 된다. 즉, 연속하는 위치 번호 2개 마다 인접한 두 행을 번갈아 교대로 배치되고, 연속하는 32개의 위치 번호가 두 행 마다 순차로 반복하여 배치된다. 이하에서는 도4와 같은 방식에 따라 위치 번호가 배열되는 규칙을 편의상 제1배열규칙이라 한다.

도5는 반도체 장비에서 사용되는 또 다른 배열규칙에 따른 위치 번호 부여의 일 예를 도시한 것이다. 이를 참조하면, 제1행의 (1, 1) 부터 (1, 16)까지 위치 번호 1부터 16이 순차 배치되고, 다시 제2행의 (2, 1)부터 (2, 16)까지 위치 번호 17부터 32가 순차로 배치된다. 마찬가지 방식으로 위치 번호 16개 마다 행을 바꾸어 배치되면서 256개가 모두 배치된다. 즉, 동일 행 내에서 위치 번호가 연속하여 순차로 배치되고, 연속된 위치번호 16개 마다 행을 바꾸어 순차로 반복하여 배치된다. 이하에서는 도5와 같은 방식에 따라 위치 번호가 배열되는 규칙을 편의상 제2배열규칙이라 한다.

그리고, 반도체 테스트 장비에서 DUT 보드(31) 상에서 DUT가 놓이는 물리적인 위치와 전체 각 위치마다 부여된 위치 번호와의 관계를 “DUT 맵(map)”이라고 한다. 테스터(10)는 DUT 맵에 따른 위치 번호 정보와 테스트 결과(Pass/Fail)를 핸들러(20)로 전달하며, 핸들러(20)는 테스트 결과에 따라 해당 DUT를 분류하여 이송한다. 따라서 테스터(10)와 핸들러(20)는 동일한 DUT 맵을 사용해야 한다. 그렇지 않으면 핸들러(20)에서 테스트 결과에 따른 DUT 분류에 오류가 발생한다.

전술한 제1배열규칙에 따른 DUT 맵은 주로 최신 설비에 많이 사용되고 있는 DUT 맵으로, 예를 들어 세메스(SEMES)사의 핸들러 STH5300, STH5320, STH5350 등에서 사용되고 있다. 그리고 제2배열규칙에 따른 DUT 맵은 주로 노후 설비에 많이 사용되고 있는 DUT 맵으로 예를 들어 아드반테스트(Advantest)사의 핸들러 M6300등에서 사용되고 있다.

테스터(10)와 핸들러(20)는 동일한 DUT 맵을 채용한 장비끼리만 매칭시켜 설비를 구성할 수 있기 때문에 종래에는 제1배열규칙에 따른 DUT 맵을 사용하는 테스터에는 동일한 DUT 맵을 사용하는 핸들러만을 조합할 수 있었고, 제2배열규칙에 따른 DUT맵을 사용하는 테스터에는 동일한 DUT 맵을 사용하는 핸들러만을 조합할 수밖에 없었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로써, 서로 다른 DUT 맵을 사용하는 테스터(10)와 핸들러(20)를 매칭시켜 사용하는 것을 가능하게 하는 인터페이싱 장치를 제공한다. 일 실시예로써 본 발명에 따른 테스트 장비와 그 인터페이싱 장치는 제1배열규칙에 따른 DUT 맵을 채용한 테스터(10)와 제2배열규칙에 따른 DUT맵을 채용한 핸들러(20)를 매칭시켜 사용하도록 구성될 수 있다.

도4 및 도5를 참조하면, 제1배열규칙에 따른 DUT 맵과 제2배열규칙에 따른 DUT 맵은 전체 256개의 위치 번호 중 32개의 위치 번호만 일치하고, 다른 224개의 위치 번호는 서로 다르다는 것을 알 수 있다. 위치 번호가 일치하는 DUT 위치는 (1, 1), (1, 2), (2, 15), (2, 16), (3, 1), (3, 2), (4, 15), (4, 16), (5, 1), (5, 2), (6, 15), (6, 16), (7, 1), (7, 2), (8, 15), (8, 16), (9, 1), (9, 2), (10, 15), (10, 16), (11, 1), (11, 2), (12, 15), (12, 16), (13, 1), (13, 2), (14, 15), (14, 16), (15, 1), (15, 2), (16, 15), (16, 16)이다. 이들 32개의 위치에 대해서는 별도의 변환이 없이도 DUT 테스트 결과가 테스터(10)와 핸들러(20) 사이에 공유될 수 있다. 그러나 그 외 나머지 224개의 위치에 대하여는 테스터(10)의 테스트 결과 정보가 핸들러(20)가 사용하는 DUT 맵에 매칭되도록 변환되어야 한다. 이를 위하여 테스터(10)가 제1배열규칙에 따른 DUT 맵 상에서 각 위치 번호 마다 인가하는 테스트 시그널이 물리적으로는 핸들러(20)가 채용한 제2배열규칙에 따른 DUT 맵에서 동일한 위치 번호에 대응되는 위치에 테스트 시그널이 인가되도록 인터페이싱 장치(30)의 전기 배선 연결을 구성한다. 전기 배선 연결은 DUT 보드(31), 마더 보드(32) 및 케이블 배선층(33) 중 어느 하나에 구현되거나 또는 어느 둘 이상(예, DUT 보드(31) 및 케이블 배선층(33))의 조합에 의해 구현될 수 있다.

예를 들어, 테스터(10)가 위치 번호 3번에 대해 인가하는 테스트 시그널은 DUT 보드(31) 상의 (1, 3)에 전달되도록 인터페이싱 장치(30)의 전기 배선 연결을 구성한다. (1, 3)의 위치에 대해 핸들러(20)는 위치 번호 3을 가지므로 테스터(10)와 핸들러(20)가 테스트 결과를 공유할 수 있다. 또 다른 일 예로써, 테스터(10)가 위치 번호 51번에 대해 인가하는 테스트 시그널은 DUT 보드(31) 상의 (4, 3)에 전달되도록 인터페이싱 장치(30)의 전기 배선 연결을 구성한다. (4, 3)의 위치에 대해 핸들러(20)는 위치 번호 51을 가지므로 테스터(10)와 핸들러(20)는 테스트 결과를 공유할 수 있다. 즉, 인터페이싱 장치(30)는 제1배열규칙에 따른 DUT 맵을 채용하고 있는 테스터(10)가 각 위치 번호로 인가하는 테스트 시그널이 물리적으로는 제2배열규칙에 따른 DUT 맵 상에서 동일한 위치 번호를 갖는 위치의 DUT에 인가되도록 전기 배선이 구성된다. 인터페이싱 장치(30)의 전기 배선 연결을 이와 같이 구성하면 테스터(10) 또는 핸들러(20)의 운영시스템 소프트웨어(OS Software)에 대한 변경 없이도 서로 매칭 시켜 사용하는 것이 가능하게 된다. 이러한 본 발명의 인터페이싱 장치(30)는 특히 노후화된 설비에 있어서 소프트웨어 프로그램에 대한 업그레이드가 어려운 경우에 유용하게 활용될 수 있다.

테스터(10)는 전체 256개의 DUT를 8개의 채널 영역으로 나누어 각 채널 단위로 테스트를 수행한다. 각 채널 영역은 예를 들어 A, B, C, D, E, F, G, H로 구분될 수 있다. 테스터(10)가 제1배열규칙에 따른 DUT 맵 상에서 각 채널마다 할당되는 DUT 위치 번호는 도4에 도시된 바와 같다. 즉, 채널 영역은 A, B, C, D 순으로 좌측 아래에서 위로 배치되고, 그 우측으로 E, F, G, H가 아래에서 위로 배치된다. 채널 A와 E, B와 F, C와 G, D와 H가 각각 좌우로 인접하여 배치된다. 각 채널 별로 할당되는 DUT 위치 번호는 아래 표1과 같다.

채널	DUT 위치 번호
A	1 ~ 16, 33 ~ 48
B	65 ~ 80, 97 ~ 112
C	129 ~ 144, 161 ~ 176
D	193 ~ 208, 225 ~ 240
E	17 ~ 32, 49 ~ 64
F	81 ~ 96, 113 ~ 128
G	145 ~ 160, 177 ~ 192
H	209 ~ 224, 241 ~ 256

한편, 핸들러(20)는 제2배열규칙에 따른 DUT맵을 채용하고 있으므로, 핸들러(20)의 DUT 맵 상에서의 채널 영역 분포는 도5에 도시된 바와 같다. 즉, 채널 영역은 행마다 서로 다른 채널 영역을 이루면서 제1행 부터 제16행까지 순서대로 A, E, A, E, B, F, B, F, C, G, C, G, D, H, D, H 로 배열된다. 즉, 제1배열규칙에 따른 DUT 맵 상에서 행방향(X축 방향)으로 인접하는 두 채널 영역이 제2배열규칙에 따른 DUT 맵 상에서 열방향(Y축 방향)으로 번갈아 교대로 형성된다.

DUT 보드(31)는 8개의 DUT 위치마다 1개의 PCB(Printed Circuit Board) 상에 구현되며(도3의 점선 표시 참조). 도6은 DUT 보드(31)에 사용되는 PCB의 일 예를 촬영한 사진이다. 이러한 PCB 32개가 하나의 DUT 보드(31)를 이룬다. 본 발명에 따른 인터페이싱 장치(30)의 경우 DUT 보드(31) 상의 채널 영역이 도5에서 도시된 바와 같이 형성되므로 결과적으로 1개 PCB상에 2개의 채널 영역이 구성된다.

이상에서 상세히 설명한 바와 같이, 본 발명에 따른 인터페이싱 장치 및 이를 포함하는 테스트 장비는 테스터와 핸들러가 서로 다른 DUT 맵을 사용하는 경우 소프트웨어적인 변경 없이도 서로 호환시켜 사용되게 할 수 있다.

전술한 실시예에 있어서 테스트 장비는 256파라의 장비를 예로 들어 설명하였으나, 본 발명에 따른 기술 사상은 256파라 장비 뿐만 아니라 128파라, 512파라 등 다른 장비에도 마찬가지 방식으로 적용될 수 있다. 본 발명은 이러한 실시예에 국한되지 않고 다양하게 변형되어 적용될 수 있다.

10 : 테스터
11 : 테스트 헤드
12 : 본체
20 : 핸들러
21 : 챔버
30 : 인터페이싱 장치
31 : DUT 보드
32 : 마더 보드
33 : 케이블 배선층

Claims

소정 개수의 DUT 위치 번호가 제1배열규칙에 따라 배열된 제1타입의 DUT 맵을 갖는 테스터와, 동일 개수의 DUT 위치 번호가 제2배열규칙에 따라 배열된 제2타입의 DUT 맵을 갖는 핸들러와, 상기 테스터의 테스트 헤드에 전기적으로 접속되어 테스트 시그널을 테스트 대상 DUT에 인가하는 인터페이싱 장치를 포함하고,
상기 인터페이싱 장치는 상기 테스트 헤드에 전기적으로 접속되는 마더 보드와, DUT와 전기적으로 접속되는 DUT 보드와, 상기 마더 보드 및 상기 DUT 보드 사이에 전기적 연결을 구성하는 케이블 배선층을 포함하고,
상기 인터페이싱 장치는 상기 테스터가 제1타입의 DUT 맵 상의 각 위치 번호로 인가하는 테스트 시그널이 상기 핸들러가 갖는 제2타입의 DUT 맵 상에서 동일한 위치 번호에 대응되는 위치의 DUT에 테스트 시그널이 인가되도록 전기 배선이 구성된 반도체 테스트 장비.
제1항에 있어서,
상기 제1배열규칙은 연속하는 위치 번호 2개 마다 인접한 두 행을 번갈아 교대로 배치되고, 연속하는 32개의 위치 번호가 두 행 마다 순차로 반복하여 배치되도록 구성되고,
상기 제2배열규칙은 동일 행 내에서 위치 번호가 연속하여 순차로 배치되고, 연속된 위치번호 16개 마다 행을 바꾸어 순차로 반복하여 배치되는 반도체 테스트 장비.
제1항에 있어서,
상기 제1타입의 DUT맵에 있어서 DUT 위치 번호는 1 부터 256까지 256개가 16행 및 16열로 배열되고, 각 위치 번호는 행 및 열 순으로 (1, 1)위치에 1이 부여되고, (1, 2)위치에 2가 부여되고, (2, 1)위치에 3이 부여되고, (2, 2)위치에 4가 부여되고, DUT 위치 번호 4개 마다 같은 방식으로 반복되면서 제1행 및 제2행에 위치 번호 1 내지 32까지 부여되고, DUT 위치 번호 32개마다 같은 방식으로 2개 행마다 순차로 반복하여 제15행 및 제16행까지 부여 되고,
상기 제2타입의 DUT맵에 있어서 DUT 위치 번호는 1 부터 256까지 16행 및 16열로 배열되고, 각 위치 번호는 제1행의 (1, 1) 부터 (1, 16)까지 위치 번호 1부터 16이 순차 배치되고, 같은 방식으로 DUT 위치 번호 16개 마다 순차로 행을 바꾸어 반복하여 부여되는 반도체 테스트 장비.
제3항에 있어서,
상기 테스터는 전체 256개의 DUT를 8개의 채널 영역 A, B, C, D, E, F, G, H로 나어 각 채널 단위로 테스트를 수행하고, 채널 영역 A에는 DUT 위치 번호 1 내지 16 및 33 내지 48이 할당되고, 채널 영역 B에는 DUT 위치 번호 65 내지 80 및 97 내지 112가 할당되고, 채널 영역 C에는 DUT 위치 번호 129 내지 144 및 161 내지 176이 할당되고, 채널 영역 D에는 DUT 위치 번호 193 내지 208 및 225 내지 240이 할당되고, 채널 영역 E에는 DUT 위치 번호 17 내지 32 및 49 내지 64가 할당되고, 채널 영역 F에는 DUT 위치 번호 81 내지 96 및 113 내지 128이 할당되고, 채널 영역 G에는 DUT 위치 번호 145 내지 160 및 177 내지 192가 할당되고, 채널 영역 H에는 DUT 위치 번호 209 내지 224 및 241 내지 256이 할당되고, 제2타입의 DUT 맵에 있어서 채널 영역은 열방향으로 순차로 A, E, A, E, B, F, B, F, C, G, C, G, D, H, D, H로 번갈아 교대로 배치된 반도체 테스트 장비.
제4항에 있어서,
상기 DUT 보드는 8개의 DUT 위치 번호 마다 1개의 PCB상에 구현되어 총32개의 PCB를 가지며, 각각의 PCB에는 채널 영역 A 및 E, 또는 채널 영역 B 및 F, 또는 채널 영역 C 및 G, 또는 채널 영역 D 및 H 중 어느 하나를 갖는 반도체 테스트 장비.
소정 개수의 DUT 위치 번호가 제1배열규칙에 따라 배열된 제1타입의 DUT 맵을 갖는 테스터와, 동일 개수의 DUT 위치 번호가 제2배열규칙에 따라 배열된 제2타입의 DUT 맵을 갖는 핸들러 사이에 개재되어 상기 테스터로부터 인가되는 테스트 시그널을 테스트 대상 DUT에 인가하는 반도체 테스트 장비의 인터페이싱 장치에 있어서,
상기 테스터의 테스트 헤드에 전기적으로 접속되는 마더 보드와, DUT와 전기적으로 접속되는 DUT 보드와, 상기 마더 보드 및 상기 DUT 보드 사이에 전기적 연결을 구성하는 케이블 배선층을 포함하고,
상기 테스터가 제1타입의 DUT 맵 상의 각 위치 번호로 인가하는 테스트 시그널이 상기 핸들러가 갖는 제2타입의 DUT 맵 상에서 동일한 위치 번호에 대응되는 위치의 DUT에 테스트 시그널이 인가되도록 전기 배선이 구성된 인터페이싱 장치.
제6항에 있어서,
상기 제1배열규칙은 연속하는 위치 번호 2개 마다 인접한 두 행을 번갈아 교대로 배치되고, 연속하는 32개의 위치 번호가 두 행 마다 순차로 반복하여 배치되도록 구성되고,
상기 제2배열규칙은 동일 행 내에서 위치 번호가 연속하여 순차로 배치되고, 연속된 위치번호 16개 마다 행을 바꾸어 순차로 반복하여 배치되는 인터페이싱 장치.
제6항에 있어서,
상기 제1타입의 DUT맵에 있어서 DUT 위치 번호는 1 부터 256까지 256개가 16행 및 16열로 배열되고, 각 위치 번호는 행 및 열 순으로 (1, 1)위치에 1이 부여되고, (1, 2)위치에 2가 부여되고, (2, 1)위치에 3이 부여되고, (2, 2)위치에 4가 부여되고, DUT 위치 번호 4개 마다 같은 방식으로 반복되면서 제1행 및 제2행에 위치 번호 1 내지 32까지 부여되고, DUT 위치 번호 32개마다 같은 방식으로 2개 행마다 순차로 반복하여 제15행 및 제16행까지 부여 되고,
상기 제2타입의 DUT맵에 있어서 DUT 위치 번호는 1 부터 256까지 16행 및 16열로 배열되고, 각 위치 번호는 제1행의 (1, 1) 부터 (1, 16)까지 위치 번호 1부터 16이 순차 배치되고, 같은 방식으로 DUT 위치 번호 16개 마다 순차로 행을 바꾸어 반복하여 부여되는 인터페이싱 장치.
제8항에 있어서,
상기 테스터는 전체 256개의 DUT를 8개의 채널 영역 A, B, C, D, E, F, G, H로 나어 각 채널 단위로 테스트를 수행하고, 채널 영역 A에는 DUT 위치 번호 1 내지 16 및 33 내지 48이 할당되고, 채널 영역 B에는 DUT 위치 번호 65 내지 80 및 97 내지 112가 할당되고, 채널 영역 C에는 DUT 위치 번호 129 내지 144 및 161 내지 176이 할당되고, 채널 영역 D에는 DUT 위치 번호 193 내지 208 및 225 내지 240이 할당되고, 채널 영역 E에는 DUT 위치 번호 17 내지 32 및 49 내지 64가 할당되고, 채널 영역 F에는 DUT 위치 번호 81 내지 96 및 113 내지 128이 할당되고, 채널 영역 G에는 DUT 위치 번호 145 내지 160 및 177 내지 192가 할당되고, 채널 영역 H에는 DUT 위치 번호 209 내지 224 및 241 내지 256이 할당되고, 제2타입의 DUT 맵에 있어서 채널 영역은 열방향으로 순차로 A, E, A, E, B, F, B, F, C, G, C, G, D, H, D, H로 번갈아 교대로 배치된 인터페이싱 장치.
제9항에 있어서,
상기 DUT 보드는 8개의 DUT 위치 번호 마다 1개의 PCB상에 구현되어 총32개의 PCB를 가지며, 각각의 PCB에는 채널 영역 A 및 E, 또는 채널 영역 B 및 F, 또는 채널 영역 C 및 G, 또는 채널 영역 D 및 H 중 어느 하나를 갖는 인터페이싱 장치.