KR20210103474A - 적층체, 성막 방법 및 성막 장치 - Google Patents

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mist
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film forming
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KR1020217017796A
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히로시 하시가미
다케노리 와타베
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신에쓰 가가꾸 고교 가부시끼가이샤
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Abstract

본 발명은 결정 기판과, 당해 결정 기판의 주표면 상에 설치되고, 도펀트를 함유하고 커런덤 구조를 가지는 산화물 반도체를 주성분으로서 포함하는 반도체막을 포함하는 적층체로서, 상기 산화물 반도체에 포함되는 Si 농도가 5.0×1020cm－3 이하이고, 상기 반도체막의 저항률이 150mΩ·cm 이하인 적층체이다. 이에 의해 반도체 디바이스 용도에 적합한 저저항의 커런덤 구조를 가지는 반도체를 포함하는 적층체가 제공된다.

Description

적층체, 성막 방법 및 성막 장치
본 발명은 커런덤(corundum) 구조를 가지는 반도체막을 포함하는 적층체, 반도체막의 성막 방법, 및 성막 장치에 관한 것이다.
고내압, 저손실 및 고내열을 실현할 수 있는 차세대의 스위칭 소자로서, 밴드갭(band gap)이 큰 산화갈륨(Ga2O3)을 이용한 반도체 장치가 주목되고 있고, 인버터(inverter) 등의 전력용 반도체 장치나 수발광 소자에의 응용이 기대되고 있다.
근년, 미스트화(무화)된 미스트상(mist狀)의 원료를 이용하여, 기판 상에 결정 성장시키는 미스트 화학 기상 성장법(Mist Chemical Vapor Deposition： Mist CVD. 이하 「미스트 CVD법」이라고도 한다)이 개발되어 커런덤 구조를 가지는 산화갈륨(α－산화갈륨, α－Ga2O3라고도 한다)의 제작이 가능해져 왔다(특허문헌 1). 이 방법에서는 갈륨아세틸아세토네이트 등의 갈륨 화합물을 염산 등의 산에 용해하여 전구체로 하고, 이 전구체를 무화(霧化)함으로써 원료 미립자를 생성하고, 이 원료 미립자와 캐리어 가스를 혼합한 혼합기(混合氣)를 사파이어 등 커런덤 구조의 기판의 표면에 공급하고, 원료 미스트를 반응시킴으로써 기판 상에 단일 배향한 산화갈륨 박막을 에피택셜(epitaxial) 성장시키고 있다.
α－산화갈륨을 디바이스로서 이용하기 위해서는 전하 캐리어를 부여하기 위한 불순물 도핑(doping)이 필요하다. α－산화갈륨에의 도핑에는 역사적으로 오래된 β－Ga2O3를 모방하여, Ge나 Si 또는 Sn을 적용할 수 있는 것을 알 수 있다. 예를 들면, 특허문헌 1에는 c면 사파이어 기판 상에 Sn을 도핑한 도전성 α－산화갈륨 박막을 형성하여, 최소로 전기 저항률 2000mΩ·cm를 얻은 것이 기재되어 있다. 또, 특허문헌 2에서는 c면 사파이어 기판 상에 Ge를 도핑한 α－산화갈륨 박막이 기재되어 있다. 또, 비특허문헌 1에는 c면 사파이어 기판 상에 Sn을 도핑한 α－산화갈륨 박막을 형성하여, 전기 저항률 200mΩ·cm를 얻은 것이 기재되어 있다.
일본국 특허공개 2013－028480호 공보 일본국 특허공개 2015－228495호 공보
Chikoidze, E., et al. "Electrical, optical, and magnetic properties of Sn doped α－Ga2O3 thin films.", Journal of Applied Physics 120.2 (2016)： 025109.
그렇지만, 이들 상기 특허문헌 및 비특허문헌에 기재된 α－산화갈륨의 전기 저항률은 반도체 특성으로서는 아직 불충분하여, 고성능인 반도체 장치를 형성하는 것이 곤란하였다.
본 발명은 상기 문제를 해결하기 위해 이루어진 것이고, 저저항의 커런덤 구조를 가지는 반도체를 포함하는 적층체를 제공하는 것, 저저항의 커런덤 구조를 가지는 반도체막을 얻는 것이 가능한 성막 방법을 제공하는 것, 및 저저항의 커런덤 구조를 가지는 반도체막을 얻는 것이 가능한 성막 장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해 이루어진 것이고, 결정 기판과 당해 결정 기판의 주표면 상에 설치되고, 도펀트(dopant)를 함유하고 커런덤 구조를 가지는 산화물 반도체를 주성분으로서 포함하는 반도체막을 포함하는 적층체로서, 상기 산화물 반도체에 포함되는 Si 농도가 5.0×1020cm－3 이하이고, 상기 반도체막의 저항률이 150mΩ·cm 이하인 적층체를 제공한다.
이러한 적층체에 의하면, 반도체 디바이스 용도에 적합한 낮은 저항률을 가지는 것으로 된다.
이때 상기 반도체막의 저항률이 20mΩ·cm 이하인 적층체로 할 수가 있다.
이에 의해 반도체 디바이스 용도에 따라 적합한 낮은 저항률을 가지는 것으로 된다.
이때 상기 반도체막의 주면이 c면인 적층체로 할 수가 있다.
이에 의해 전기 특성이 더 향상된 것으로 된다.
이때 상기 도펀트가 Sn, Ge 또는 Si에서 선택되는 적어도 하나인 적층체로 할 수가 있고, 또한 상기 도펀트가 Sn인 적층체로 할 수가 있다.
이에 의해 전기 특성이 보다 향상된 것으로 된다.
이때 상기 반도체막에 있어서의 캐리어 이동도가 20cm2/Vs 이상, 캐리어 밀도가 1.0×1018/cm3 이상인 적층체로 할 수가 있다.
이에 의해 전기 특성이 보다 향상된 것으로 된다.
이때 상기 산화물 반도체가 Ga, In 또는 Al을 포함하는 것인 적층체로 할 수가 있고, 또한 상기 산화물 반도체가 적어도 Ga를 포함하는 것인 적층체로 할 수가 있다.
이에 의해 고내압, 저손실 및 고내열 등, 고성능인 특성을 가지는 반도체 장치에 적용 가능한 것으로 된다.
이때 반도체와 전극을 적어도 포함하는 반도체 장치로서, 상기 반도체로서 상기 적층체의 적어도 일부를 구비하는 반도체 장치로 할 수가 있고, 또한 상기 반도체 장치를 포함하는 반도체 시스템으로 할 수가 있다.
이에 의해 고내압, 저손실 및 고내열 등, 고성능인 특성을 가지는 반도체 장치, 반도체 시스템으로 된다.
또, 적어도 미스트화한 금속 산화물 전구체와 캐리어 가스와 도펀트를 포함하는 혼합기(混合氣)를 형성하는 스텝과, 상기 혼합기를 반송부를 경유하여 성막부에 반송하는 스텝과, 상기 성막부에서 상기 혼합기를 열반응시켜 기판 상에 반도체막을 형성하는 스텝을 포함하는 성막 방법으로서, 적어도 상기 반송부에 있어서의 상기 혼합기와 접촉하는 면을 비실리콘계 수지로 하는 성막 방법을 제공한다.
이러한 성막 방법에 의하면, 반도체 디바이스 용도에 적합한 낮은 저항률을 가지는 반도체막을 성막할 수 있다.
이때 상기 비실리콘계 수지는 폴리에틸렌, 폴리프로필렌, 염화비닐, 폴리스티렌, 폴리초산비닐, 우레탄 수지, 불소 수지, 아크릴로니트릴부타디엔스티렌 수지, 아크릴 수지, 폴리아미드, 폴리이미드, 폴리아미드이미드, 나일론, 아세탈 수지, 폴리카보네이트, 폴리페닐렌에테르, 폴리에스터, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리올레핀, 폴리페닐렌술파이드, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 폴리에테르에테르케톤의 어느 하나 이상을 포함하는 것인 성막 방법으로 할 수가 있다.
이에 의해 보다 확실히 안정하게 반도체 디바이스 용도에 적합한 낮은 저항률을 가지는 반도체막을 성막할 수 있다.
이때 상기 비실리콘계 수지는 불소 수지를 포함하는 것인 성막 방법으로 할 수가 있다.
이에 의해 더 확실히 안정하게 반도체 디바이스 용도에 적합한 낮은 저항률을 가지는 반도체막을 성막할 수 있다.
또, 원료 용액을 미스트화하여 미스트를 발생시키는 미스트화부와, 상기 미스트를 반송하는 캐리어 가스를 공급하는 캐리어 가스 공급부와, 상기 미스트를 열반응시켜 기판 상에 성막을 행하는 성막부와, 상기 미스트화부와 상기 성막부를 접속하고, 상기 캐리어 가스에 의해 상기 미스트가 반송되는 반송부를 가지는 성막 장치로서, 상기 반송부는 적어도 상기 미스트와 접촉하는 면이 비실리콘계 수지로 되어 있는 것인 성막 장치를 제공한다.
이러한 성막 장치에 의하면, 반도체 디바이스 용도에 적합한 낮은 저항률을 가지는 반도체막을 성막할 수 있는 것으로 된다.
이상과 같이, 본 발명에 의하면, 뛰어난 전기 특성을 가지는 고품질인 커런덤 구조의 반도체를 가지는 적층체를 제공할 수 있다. 또, 본 발명에 의하면, 뛰어난 전기 특성을 가지는 고품질인 커런덤 구조의 반도체를 용이하게 저비용으로 생산할 수 있다. 또, 본 발명에 의하면, 뛰어난 전기 특성을 가지는 고품질인 커런덤 구조의 반도체를 용이하게 저비용으로 생산 가능한 성막 장치를 제공할 수 있다.
도 1은 본 발명에 관한 적층체의 구조의 일형태를 나타내는 도이다.
도 2는 본 발명에 관한 적층체의 구조의 다른 형태를 나타내는 도이다.
도 3은 쇼트키 배리어 다이오드(SBD)의 일례를 모식적으로 나타내는 도이다.
도 4는 고전자이동도 트랜지스터(HEMT)의 일례를 모식적으로 나타내는 도이다.
도 5는 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)의 일례를 모식적으로 나타내는 도이다.
도 6은 절연 게이트형 바이폴라 트랜지스터(IGBT)의 일례를 모식적으로 나타내는 도이다.
도 7은 발광 소자(LED)의 일례를 모식적으로 나타내는 도이다.
도 8은 발광 소자(LED)의 다른 예를 모식적으로 나타내는 도이다.
도 9는 전원 시스템의 일례를 모식적으로 나타내는 도이다.
도 10은 시스템 장치의 일례를 모식적으로 나타내는 도이다.
도 11은 전원 장치의 전원 회로도의 일례를 모식적으로 나타내는 도이다.
도 12는 본 발명에 관한 적층체의 제조에 이용하는 미스트 CVD 장치의 일형태를 나타내는 도이다.
이하, 본 발명을 상세히 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
상술한 바와 같이, 반도체 디바이스 용도에 적합한 저저항의 커런덤 구조를 가지는 반도체를 포함하는 적층체, 저저항의 커런덤 구조를 가지는 반도체막을 얻는 것이 가능한 성막 방법, 및 저저항의 커런덤 구조를 가지는 반도체막을 얻는 것이 가능한 성막 장치가 요구되고 있었다.
본 발명자들은 상기 과제에 대해 예의 검토를 거듭한 결과, 결정 기판과 당해 결정 기판의 주표면 상에 설치되고, 도펀트를 함유하고 커런덤 구조를 가지는 산화물 반도체를 주성분으로서 포함하는 반도체막을 포함하는 적층체로서, 상기 산화물 반도체에 포함되는 Si 농도가 5.0×1020cm－3 이하이고, 상기 반도체막의 저항률이 150mΩ·cm 이하인 적층체에 의해, 반도체 디바이스 용도에 적합한 낮은 저항률을 가지는 것으로 되다는 것을 알아내어 본 발명을 완성하였다.
또, 본 발명자들은 적어도 미스트화한 금속 산화물 전구체와 캐리어 가스와 도펀트를 포함하는 혼합기를 형성하는 스텝과, 상기 혼합기를 반송부를 경유하여 성막부에 반송하는 스텝과, 상기 성막부에서 상기 혼합기를 열반응시켜 기판 상에 반도체막을 형성하는 스텝을 포함하는 성막 방법으로서, 적어도 상기 반송부에 있어서의 상기 혼합기와 접촉하는 면을 비실리콘계 수지로 하는 성막 방법에 의해, 반도체 디바이스 용도에 적합한 저저항의 반도체막을 성막할 수 있다는 것을 알아내어 본 발명을 완성하였다.
또한, 본 발명자들은 원료 용액을 미스트화하여 미스트를 발생시키는 미스트화부와, 상기 미스트를 반송하는 캐리어 가스를 공급하는 캐리어 가스 공급부와, 상기 미스트를 열반응시켜 기판 상에 성막을 행하는 성막부와, 상기 미스트화부와 상기 성막부를 접속하고, 상기 캐리어 가스에 의해 상기 미스트가 반송되는 반송부를 가지는 성막 장치로서, 상기 반송부는 적어도 상기 미스트와 접촉하는 면이 비실리콘계 수지로 되어 있는 것인 성막 장치에 의해, 반도체 디바이스 용도에 적합한 저저항의 반도체막을 성막할 수 있는 것으로 되는 것을 알아내어 본 발명을 완성하였다.
상술한 바와 같이, 종래의 방법으로 α－산화갈륨 등의 커런덤 구조를 가지는 반도체막을 형성해도 저저항률의 반도체막을 얻을 수 없었다. 이 원인에 대해 본 발명자가 예의 조사한 결과, 반도체막 중에 포함되는 Si가 저저항화를 방해하고 있는 것을 알아냈다.
발명자들은 반도체막 중의 Si 농도가 5.0×1020cm－3을 초과하면, 반도체의 전기 전도가 현저하게 저하하여 저항률이 200mΩ·cm를 하회하지 않게 되는 것을 처음으로 알아냈다. 즉, 반도체막 중의 Si 농도를 5.0×1020cm－3 이하로 함으로써, 반도체막의 저항률을 150mΩ·cm 이하로 할 수 있어, 반도체 용도에 적합한 커런덤 구조를 가지는 반도체막으로 되는 것을 알아냈다. 보다 낮은 저항률로 하는 경우에는 Si 농도를 3.0×1020cm－3 이하로 하는 것이 바람직하다.
이 현상에 대한 물리적 설명은 현재 분명하지 않지만, 다량으로 혼입한 Si에 의해 에너지 밴드 간에 결함이 형성되어 전하 캐리어의 전도를 저해하고 있거나, 또는 도펀트가 불활성화하여 전하 캐리어의 생성 그 자체가 저해되어 있다고 생각된다.
이하, 도면을 참조하면서 설명한다.
(적층체)
도 1은 본 발명에 관한 적층체의 일형태를 나타내는 도이다. 적층체(100)는 결정 기판(101)과, 결정 기판(101) 상에 직접 형성된 반도체막(102)을 구비한다.
(반도체막)
반도체막(102)은 커런덤 구조를 가지는 산화물 반도체를 주성분으로 하여 포함하고, 도펀트를 더 포함하는 산화물 반도체막으로서, Si 농도가 5.0×1020cm－3 이하, 보다 바람직하게는 3.0×1020cm－3 이하이고, 저항률이 150m·Ωcm 이하, 보다 바람직하게는 20m·Ωcm 이하인 것이 좋다. 또한, 「산화물 반도체를 주성분으로 하여」라는 표현에 있어서는 산화물 반도체 외에, 도펀트나 불가피적 불순물 등이 포함되어 있어도 좋은 것을 의미하고 있고, 예를 들면, 산화물 반도체가 대체로 50% 이상 포함되어 있는 것을 가리킨다. 또, Si 농도의 하한치는 0이지만, 1×1016cm－3으로 할 수도 있다. 또, 상기 저항률의 하한치는 특히 한정되지 않지만, 예를 들면, 1.0×10－1m·Ωcm로 할 수가 있다.
또, 반도체막(102)에 있어서의 전하 캐리어의 이동도는 20cm2/Vs 이상인 것이 바람직하고, 40cm2/Vs 이상인 것이 보다 바람직하고, 50cm2/Vs 이상인 것이 가장 바람직하다. 상기 이동도는 홀 효과 측정에서 얻어지는 이동도를 말한다. 또한, 상기 이동도의 상한치는 특히 한정되지 않지만, 예를 들면, 300cm2/Vs로 할 수가 있다.
또한 본 발명에 있어서는 상기 반도체막(102)의 캐리어 밀도가 1.0×1018/cm3 이상인 것도 바람직하다. 상기 캐리어 밀도는 홀 효과 측정에서 얻어지는 반도체막(102) 중의 캐리어 밀도를 말한다. 또한, 상기 캐리어 밀도의 상한치는 특히 한정되지 않지만, 예를 들면, 1.0×1021/cm3으로 할 수가 있다.
또 반도체막(102)의 주면은 c면이 바람직하다. c면은 결정성을 향상시키는 것이 비교적 용이하고, 결과적으로 전기 특성을 더 향상시킬 수가 있기 때문이다.
또, 반도체막(102)은 산화물 반도체 중의 금속 성분으로서 적어도 In, Ga, Al, Ir, V, Fe, Cr, Ti의 어느 것을 포함하는 것이 바람직하고, Ga를 주성분으로 하는 것이 가장 바람직하다. 또한, 여기서 말하는 「주성분」이란 예를 들면 산화물 반도체가 α－산화갈륨인 경우, 막 중의 금속 원소 중의 갈륨의 원자비가 0.5 이상인 비율로 α－산화갈륨이 포함되어 있으면 좋다. 본 발명에 있어서는 상기 막 중의 금속 원소 중의 Ga의 원자비가 0.7 이상인 것이 바람직하고, 0.8 이상인 것이 보다 바람직하다.
또, 반도체막(102)의 두께는 특히 한정되지 않는다. 또, 상기 반도체막(102)의 주면의 형상 등은 특히 한정되지 않고, 사각형상(정방형상, 장방형상을 포함한다)이라도, 원형상(반원형상을 포함한다)이라도, 다각형상이라도 좋다. 상기 반도체막(102)의 표면적은 특히 한정되지 않고, 가로세로 3mm에 상당하는 면적 이상인 것이 바람직하고, 가로세로 5mm에 상당하는 면적 이상인 것이 보다 바람직하다. 원형의 기판에 형성하는 경우는 직경 50mm 이상인 것이 가장 바람직하다. 반도체막(102)은 막 표면의 광학 현미경에 의한 관찰에 있어서, 중심 가로세로 3mm 영역에 크랙(crack)을 가지지 않는 것이 바람직하고, 중심 가로세로 5mm 영역에 크랙을 가지지 않는 것이 보다 바람직하고, 중심 가로세로 9.5mm 영역에 크랙을 가지지 않는 것이 가장 바람직하다. 또, 반도체막(102)은 단결정이라도 좋고, 다결정막이라도 좋지만, 단결정막이 바람직하다.
반도체막(102)은 도펀트를 포함하고 있지만, 상기 도펀트는 특히 한정되지 않고, 공지의 것이라도 좋다. 상기 도펀트로서는 예를 들면, Sn, Ge, Si, Ti, Zr, V, Nb, Pb 등의 n형 도펀트, 또는 Cu, Ag, Ir, Rh 등의 p형 도펀트 등을 들 수 있다. 본 발명에 있어서는 상기 도펀트로서 Sn, Ge 또는 Si를 적용할 수 있고, Sn 또는 Ge가 보다 바람직하고, Sn이 가장 바람직하다. 도펀트에 Sn 또는 Ge를 이용하는 경우의 반도체막 중에 있어서의 함유량은 1×1016cm－3 내지 1×1022cm－3으로 할 수 있고, 1×1018cm－3 내지 1×1021cm－3으로 하는 것이 바람직하다. 이러한 범위이면, 반도체 디바이스 용도에 따라 적합한 낮은 저항치, 뛰어난 전기 특성을 가지는 반도체막(102)으로 된다.
본 발명은 반도체막 중에 포함되는 Si를 소정의 범위로 하는 것에 특징이 있지만, 상기한 바와 같이 Si를 도펀트로서 사용하는 것도 가능하다. 도펀트로서 Si를 이용하는 경우의 반도체막 중에 있어서의 Si의 함유량의 하한치는 1×1016cm－3으로 하는 것이 바람직하다. Si의 함유량은 1×1018cm－3 내지 3×1020cm－3이 보다 바람직하다. 이러한 범위이면, 저항률의 증가를 억제하여 충분한 전기 특성이 얻어지는 것으로 됨과 아울러, 반도체 디바이스 용도에 따라 적합한 낮은 저항치, 뛰어난 전기 특성을 가지는 반도체막(102)으로 할 수가 있다.
(기판)
한편, 기판(101)은 그 위에 커런덤 구조를 가지는 산화물 반도체막을 형성할 수 있는 결정 기판이면 특히 한정되지 않는다. 주면의 전부 또는 일부에 커런덤 구조를 가지고 있는 기판을 이용하는 것이 바람직하다. 결정 성장면 측의 주면의 전부 또는 일부에 커런덤 구조를 가지고 있는 기판인 것이 보다 바람직하고, 결정 성장면 측의 주면의 전부에 커런덤 구조를 가지고 있는 기판이면 더 바람직하다. 구체적으로는 α－Al2O3(사파이어 기판) 또는 α－산화갈륨이 매우 적합하게 이용된다. 또, 본 발명에 있어서는 상기 주면이 c면이면, 보다 전기 특성을 향상시킬 수가 있으므로 바람직하다. 또, 기판(101)은 주면의 결정면이 오프각(off angle)을 가지고 있어도 좋다. 이 경우 일반적으로 오프각을 0.1о~10.0о로 하는 것이 좋다.
여기서, 오프각이란 반도체막 또는 기판의 주면(표면)의 법선 벡터와 저(低)지수면의 법선 벡터가 이루는 각의 작은 쪽의 각도를 나타낸다. 또한, 본 발명에서는 반도체막 또는 기판의 주면(표면)의 법선 벡터와 SEMI M65－0306의 도 1에 규정되어 있는 결정면(예를 들면 c면, a면, m면, r면)의 법선 벡터가 이루는 각를 비교하여, 가장 작은 각도를 가지는 면을 저지수면이라고 한다. 본 발명에 있어서는 기판(101)이 오프각을 가지는 경우, c면을 주면으로 하는 것이 바람직하다.
기판(101)의 형상은 판상으로서, 반도체막(102)의 지지체로 되는 것이면 특히 한정되지 않는다. 또, 대략 원형상(예를 들면, 원형, 타원형 등)이라도 좋고, 다각형상(예를 들면, 3각형, 정방형, 장방형, 5각형, 6각형, 7각형, 8각형, 9각형 등)이라도 좋고, 여러 가지 형상을 매우 적합하게 이용할 수가 있다. 본 발명에 있어서는 기판(101)의 형상을 소망의 형상으로 함으로써 반도체막(102)의 형상을 설정할 수가 있다. 또, 본 발명에 있어서는 직경 50mm 이상, 보다 바람직하게는 직경 100mm 대면적의 기판을 이용할 수도 있고, 이러한 대면적의 기판을 이용함으로써 반도체막(102)의 면적을 크게 할 수가 있다. 또, 기판(101)의 두께는 특히 한정되지 않지만, 0.3mm 내지 3mm의 것이 매우 적합하고, 0.4mm 내지 1mm의 것이 보다 바람직하다. 이러한 범위의 두께이면, 휨이 비교적 작은 것으로 됨과 아울러, 반도체막 등의 성막 시의 온도 저하를 억제할 수 있어 결정성이 보다 안정하게 높은 것으로 된다.
도 1에는 반도체막(102)이 결정 기판(101) 상에 직접 형성된 예를 나타냈지만, 반도체막(102)은 기판 상에 형성된 다른 층 상에 형성되어도 좋다. 도 2에 나타내는 적층체(200)는 결정 기판(201)과 반도체막(202) 사이에 중간층으로서 응력 완화층(203)이 설치되어 있는 예이다. 이에 의해 결정 기판(201)과 반도체막(202)의 격자 부정합을 완화하여 반도체막(202)의 결정성이 높아지기 때문에 전기 특성을 보다 향상시킬 수가 있다.
예를 들면, α－Al2O3 기판 상에 α－산화갈륨막을 형성하는 경우, 응력 완화층(203)으로서 예를 들면 α－Fe2O3, α－Ga2O3, α－Al2O3 및 이들의 혼정 등이 매우 적합하게 이용된다. 이때 응력 완화층(203)의 격자 정수를, 응력 완화층(203)의 성장 방향을 향해, 결정 기판(201)의 격자 정수에 가까운 또는 동일한 정도로부터, 반도체막(202)의 격자 정수에 가까운 또는 동일한 정도의 값으로 연속적 혹은 단계적으로 변화시키는 것이 바람직하다. 즉, 응력 완화층(203)을 (AlxGa1－x)2O3(0≤x≤1)로 형성하고, 기판(201) 측으로부터 반도체(202) 측을 향해 x값을 작게 해 가는 것이 좋다.
응력 완화층(203)의 형성 방법은 특히 한정되지 않고, 공지의 방법이라도 좋고, 반도체막(202)의 형성 방법과 마찬가지라도 좋다. 또한, 응력 완화층(203)은 도펀트를 포함하고 있어도 좋고, 포함하지 않아도 좋다.
본 발명에 관한 반도체막은 저저항일 뿐만 아니라 전기 특성도 뛰어나 공업적으로 유용한 것이다. 이러한 반도체막은 반도체 장치 등에 매우 적합하게 이용할 수가 있고, 특히 파워 디바이스에 유용하다. 예를 들면, 본 발명에 관한 반도체막은 반도체 장치의 n형 반도체층(n＋형 반도체층, n－형 반도체층을 포함한다)에 이용하는 것이 가능하다. 또, 본 발명에 관한 적층체를 그대로 이용해도 좋고, 반도체막을 결정 기판 등으로부터 박리하는 등의 공지의 수단을 이용한 후에 반도체 장치 등에 적용해도 좋다.
또, 반도체 장치는 전극이 반도체층의 일면 측에 형성된 횡형의 소자(횡형 디바이스)와, 반도체층의 표리 양면 측에 각각 전극을 가지는 종형의 소자(종형 디바이스)로 분류할 수가 있지만, 본 발명에 관한 적층체의 적어도 일부는 횡형 디바이스에도 종형 디바이스에도 매우 적합하게 이용할 수가 있다. 특히, 종형 디바이스에 이용하는 것이 바람직하다.
상기 반도체 장치로서는 예를 들면, 쇼트키 배리어 다이오드(SBD), 금속 반도체 전계효과 트랜지스터(MESFET), 고전자이동도 트랜지스터(HEMT), 금속 산화막 반도체 전계효과 트랜지스터(MOSFET), 접합 전계효과 트랜지스터(JFET), 절연 게이트형 바이폴라 트랜지스터(IGBT) 또는 발광 소자(발광 다이오드, LED) 등을 들 수 있다.
이하에, 본 발명에 관한 적층체 또는 반도체막을 n형 반도체(n＋형 반도체층이나 n－형 반도체층 등)에 적용하여 반도체 장치로 한 경우의 매우 적합한 예를 도면을 이용하여 설명하지만, 본 발명은 이들 예에 한정되는 것은 아니다. 또한, 이하에 예시하는 반도체 장치에 있어서, 사양이나 목적에 따라, 또한 다른 층(예를 들면 절연체층이나 도체층) 등이 포함되어 있어도 좋고, 또 중간층이나 완충층(버퍼층) 등은 적당히 추가, 생략해도 좋은 것은 말할 필요도 없다.
도 3은 쇼트키 배리어 다이오드(SBD)의 일례이다. SBD(300)는 상대적으로 저농도의 도핑을 한 n－형 반도체층(301a), 상대적으로 고농도의 도핑을 한 n＋형 반도체층(301b), 쇼트키 전극(302) 및 오믹(ohmic) 전극(303)을 구비하고 있다.
쇼트키 전극(302) 및 오믹 전극(303)의 재료는 공지의 전극 재료라도 좋고, 상기 전극 재료로서는 예를 들면, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화주석, 산화아연, 산화레늄, 산화인듐, 산화인듐주석(ITO), 산화아연인듐(IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜 또는 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물 그리고 적층체 등을 들 수 있다.
쇼트키 전극(302) 및 오믹 전극(303)의 형성은 예를 들면, 진공 증착법 또는 스퍼터링(sputtering)법 등의 공지의 수단에 의해 행할 수가 있다. 보다 구체적으로는 예를 들면, 상기 전극 재료 중 2종류(제1의 금속과 제2의 금속)를 이용하여 쇼트키 전극을 형성하는 경우, 제1의 금속으로 이루어지는 층과 제2의 금속으로 이루어지는 층을 적층시키고, 제1의 금속으로 이루어지는 층 및 제2의 금속으로 이루어지는 층에 대해, 포토리소그래피(photolithography) 수법을 이용한 패터닝(patterning)을 함으로써 형성할 수가 있다.
SBD(300)에 역바이어스가 인가된 경우에는 공핍층(미도시)이 n－형 반도체층(301a) 중에 퍼지기 때문에 고내압의 SBD(300)로 된다. 또, 순바이어스가 인가된 경우에는 오믹 전극(303)으로부터 쇼트키 전극(302)으로 전자가 흐른다. 따라서, 본 발명에 관한 적층체 또는 반도체막을 적용한 SBD는 고내압·대전류용으로 뛰어나고, 스위칭 속도도 빠르고, 내압성·신뢰성도 뛰어난 것으로 된다.
도 4는 고전자이동도 트랜지스터(HEMT)의 일례이다. HEMT(400)는 밴드갭(band gap)이 넓은 n형 반도체층(401), 밴드갭이 좁은 n형 반도체층(402), n＋형 반도체층(403), 반절연체층(404), 완충층(405), 게이트 전극(406), 소스 전극(407) 및 드레인 전극(408)을 구비하고 있다.
도 5는 금속 산화막 반도체 전계효과 트랜지스터(MOSFET)의 일례이다. MOSFET(500)은 n－형 반도체층(501), n＋형 반도체층(502 및 503), 게이트 절연막(504), 게이트 전극(505), 소스 전극(506) 및 드레인 전극(507)을 구비하고 있다.
도 6은 절연 게이트형 바이폴라 트랜지스터(IGBT)의 일례이다. IGBT(600)는 n형 반도체층(601), n－형 반도체층(602), n＋형 반도체층(603), p형 반도체층(604), 게이트 절연막(605), 게이트 전극(606), 이미터 전극(607) 및 컬렉터 전극(608)을 구비하고 있다.
도 7은 발광 소자(발광 다이오드, LED)의 일례이다. LED(700)는 제1의 전극(701), n형 반도체층(702), 발광층(703), p형 반도체층(704), 투광성 전극(705), 제2의 전극(706)을 구비하고 있다.
투광성 전극(705)의 재료로서는 In 또는 Ti를 포함하는 산화물의 도전성 재료 등을 들 수 있다. 보다 구체적으로는 예를 들면, In2O3, ZnO, SnO2, Ga2O3, TiO2, CeO2 또는 이들의 2 이상의 혼정 또는 이들에 도핑된 것 등을 들 수 있다. 이들 재료를 스퍼터링 등의 공지의 수단으로 설치함으로써, 투광성 전극(705)을 형성할 수 있다. 또, 투광성 전극(705)을 형성한 후에 투광성 전극(705)의 투명화를 목적으로 한 열어닐(thermal anneal)을 해도 좋다.
제1의 전극(701) 및 제2의 전극(706)의 재료로서는 예를 들면, Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 혹은 Ag 등의 금속 또는 이들의 합금, 산화주석, 산화아연, 산화레늄, 산화인듐, 산화인듐주석(ITO), 산화아연인듐(IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜 또는 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물 등을 들 수 있다. 전극의 성막법은 특히 한정되는 것은 아니고, 인쇄 방식, 스프레이법, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 도금법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서, 재료와의 적성 등을 고려하여 적당히 선택한 방법에 따라 형성할 수가 있다.
또, 발광 소자(발광 다이오드, LED)의 다른 태양을 도 8에 나타낸다. 도 8의 발광 소자(800)는 기판(806) 상에 n형 반도체층(801), p형 반도체층(802), 발광층(803), 투광성 전극(805), 제1의 전극(804a)과, n형 반도체층(801)의 일부를 절결(切缺)함으로써 노출된 n형 반도체층(801)의 노출면의 일부에 제2의 전극(804b)이 설치되어 있다.
이상에 예시한 반도체 장치의 일부는 예를 들면 전원 장치를 이용한 시스템 등에 이용된다. 상기 전원 장치는 공지의 수단을 이용하여 상기 반도체 장치를 배선 패턴 등에 접속하는 등 하여 제작할 수가 있다.
도 9에 전원 시스템의 예를 나타낸다. 도 9는 복수의 전원 장치와 제어 회로를 이용하여 전원 시스템을 구성하고 있다. 상기 전원 시스템은 도 10에 나타내듯이, 전자 회로와 조합하여 시스템 장치에 이용할 수가 있다. 또한, 전원 장치의 전원 회로도의 일례를 도 11에 나타낸다. 도 11은 파워 회로와 제어 회로로 이루어지는 전원 장치의 전원 회로를 나타내고 있고, 인버터(MOSFET： A~D로 구성)에 의해 DC 전압을 고주파로 스위칭하고 AC로 변환 후, 트랜스로 절연 및 변압을 실시하고, 정류 MOSFET(A~B)으로 정류 후, DCL(평활용 코일 L1, L2)과 콘덴서로 평활화하여 직류 전압을 출력한다. 이때에 전압 비교기로 출력 전압을 기준 전압과 비교하고, 소망의 출력 전압으로 되도록 PWM 제어 회로로 인버터 및 정류 MOSFET을 제어한다.
다음에, 도 1에 기재된 본 발명에 관한 적층체의 제조 장치와 제조 방법의 예에 대해, 특히 반도체막의 성막 장치, 성막 방법을 중심으로, 도 12를 참조하면서 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
(성막 장치)
도 12에 본 발명에 관한 적층체의 제조 방법에 이용하는 장치의 일례를 나타낸다. 본 발명에 관한 적층체의 제조에 있어서, 반도체막의 성막에는 성막 장치로서 미스트 CVD 장치(900)를 이용한다.
여기서, 본 발명에서 말하는 미스트란 기체 중에 분산한 액체 미립자의 총칭을 가리키고, 안개, 액적 등으로 불리는 것을 포함한다.
미스트 CVD 장치(900)는 원료 용액을 미스트화하여 미스트를 발생시키는 미스트화부(9A)와, 상기 미스트를 반송하는 캐리어 가스를 공급하는 캐리어 가스 공급부(9B)와, 상기 미스트를 열반응시켜 기판 상에 성막을 행하는 성막부(9C)와, 상기 미스트화부(9B)와 상기 성막부(9C)를 접속하고, 상기 캐리어 가스에 의해 상기 미스트가 반송되는 반송부(9D)를 가진다.
(반송부)
먼저, 미스트화부(9A)와 성막부(9C)를 접속하는 반송부(9D)에 대해 설명한다. 본 발명에 관한 성막 장치에 있어서는 반송부의, 적어도 혼합기 중의 미스트와 접촉하는 면이 비실리콘계 수지로 되는 점에 특징을 가진다. 상술한 바와 같이, 반도체막 중의 Si가 저저항률화의 장해로 되어 있는 것을 알아낸 본 발명자가 예의 검토를 행한 결과, 성막 장치에 있어서, 원료가 미스트화되어 성막부에서 반응할 때까지의 사이에, 성막 장치를 구성하는 부품과 접촉함으로써, 반도체막 중에 Si를 도입하고 있는 것을 발견하였다. 그래서, 미스트화부(9A)와 성막부(9C)를 접속하는 반송부(9D)에 있어서의, 혼합기 중의 미스트가 접촉하는 면(부분)을, Si 비함유 재료, 특히 비실리콘계 수지로 함으로써, 반도체막의 성막을 행했을 때에 Si의 도입을 억제할 수 있는 것을 알아냈다.
반송부(9D)의 구조는 특히 한정되지 않지만, 배관을 채용하는 것이 가장 용이하다. 이때 미스트가 접촉하는 면이 비실리콘계 수지로 되어 있으면 좋다. 외측에 실리콘계 수지 등의 실리콘 함유 재료를 사용하고, 미스트가 접촉하는 내면만을 비실리콘계 수지로 하는 것도 가능하다.
반송부(9D)로서 반송 배관(903, 906)을 채용한 경우, 반송 배관(903, 906)의 소재는 비실리콘계 수지인 한, 전구체의 용매나 반응기와 반송 배관의 취급에 있어서의 온도 등에 의해 적당히 선택 가능하다. 본 발명에 관한 성막 장치에 있어서는 수지제의 배관을 이용하는 것이 바람직하다. 수지제의 배관은 가요성이고, 취급이나 성막 장치 전체의 디자인이 용이하게 된다.
수지제의 배관의 구체적인 재료로서는 폴리에틸렌, 폴리프로필렌, 염화비닐, 폴리스티렌, 폴리초산비닐, 우레탄 수지, 불소 수지, 아크릴로니트릴부타디엔스티렌 수지, 아크릴 수지, 폴리아미드, 폴리이미드, 폴리아미드이미드, 나일론, 아세탈 수지, 폴리카보네이트, 폴리페닐렌에테르, 폴리에스터, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리올레핀, 폴리페닐렌술파이드, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 폴리에테르에테르케톤을 매우 적합하게 이용할 수가 있다. 특히 불소 수지를 이용하는 것이 보다 바람직하다. 이들 수지를 반송부의 미스트와 접촉하는 면에 이용함으로써, 미스트에의 Si 혼입을 효과적으로 억제할 수 있으므로, 전기 특성이 뛰어난 반도체막을 얻을 수 있다.
도 12에 나타내는 반송부(9D)의 예는 무화기(902b)와 성막실(909)이 반송 배관(906)으로 접속되어, 무화기(902a)로부터의 반송 배관(903)이 반송 배관(906)의 도중에 합류하는 구조가 나타나 있지만, 반송 배관(903)과 반송 배관(906)이 독립하여 성막실(909)에 접속되어 있어도 좋다. 또 이것에 한정하지 않고, 제1혼합기와 제2혼합기를 단일의 버퍼 탱크(미도시)에 도입하고, 버퍼 탱크에서 혼합된 미스트를 반송 배관을 개재하여 성막실(909)에 반송해도 좋다.
(미스트화부)
미스트화부(9A)는 예를 들면 무화기(902a, 902b)를 구비하고 무화기(902a, 902b) 내에는 원료 용액으로서 각각 제1전구체(912a), 제2전구체(912b)가 수납되어 있다. 제1전구체(912a), 제2전구체(912b)로서는 예를 들면, 금속의 유기 금속 착체(예를 들면 아세틸아세토네이트 착체 등)나 금속을 산에 용해한 산용액 또는 할로겐화물(예를 들면 불화물, 염화물, 브롬화물 또는 요오드화물 등)의 수용액 등을 들 수 있다. 상기 금속은 금속 산화물 결정으로서 커런덤 구조를 형성 가능한 금속이면 한정되지 않고, 예를 들면, Al, Ti, V, Cr, Fe, Ga, Rh, In, Ir을 들 수 있다. 또, 제1전구체(912a)와 제2전구체(912b)의 성분은 동일해도 좋고 달라도 좋다. 또한, 무화기의 수 및 전구체의 종류는 기판 상에 형성하는 막의 조성이나 적층 구조에 따라 증감시킬 수가 있다. 원료 용액 중의 금속의 함유량은 특히 한정되지 않고, 목적이나 사양에 따라 적당히 설정할 수 있다. 바람직하게는 0.001몰%~50몰%이고, 보다 바람직하게는 0.01몰%~5몰%이다.
또, 원료 용액의 용매는 특히 한정되지 않고, 물 등의 무기 용매라도 좋고, 알코올 등의 유기 용매라도 좋고, 무기 용매와 유기 용매의 혼합 용매라도 좋지만, 물을 이용하는 것이 바람직하다.
반도체막에 도전성을 부여하기 위해 도핑을 행하는데, 사용하는 불순물 원료는 특히 한정되지 않는다. 예를 들면 상기 금속이 적어도 Ga를 포함하는 경우에는 Si, Ge 또는 Sn을 포함하는 착체나 화합물을 매우 적합하게 사용할 수 있고, 특히 할로겐화주석을 이용하는 것이 바람직하다. 이들 불순물 원료를 원료 용액 중의 금속 원소 농도에 대해 0.0001%~20%, 보다 바람직하게는 0.001%~10% 혼합시켜 이용할 수가 있다.
미스트화부(9A)에서는 도시하지 않는 미스트화(「무화」 또는 「액적화」라고도 한다) 수단을 이용하여 원료 용액의 미스트화를 행한다. 원료 용액의 미스트화는 원료 용액을 미스트화할 수만 있으면 특히 한정되지 않지만, 초음파를 이용하는 미스트화 수단이 바람직하다. 초음파를 이용하여 얻어진 미스트는 처음 속도가 제로이고, 공중에 부유하고, 예를 들면, 스프레이와 같이 뿜어내는 것이 아니라, 공간에 부유한 상태로 반송하는 것이 가능한 미스트이기 때문에, 충돌 에너지에 의한 손상을 억제할 수 있어 특히 적합하다.
(캐리어 가스 공급부)
캐리어 가스 공급부(9B)는 미스트를 반송하기 위한 캐리어 가스(901)의 공급을 행하는 공급 수단이다. 캐리어 가스 공급부(9B)에 있어서, 사용하는 캐리어 가스(901)는 특히 한정되지 않고, 예를 들면, 공기, 산소, 오존 외에, 질소나 아르곤 등의 불활성 가스, 또는 수소 가스나 포밍 가스(forming gas) 등의 환원 가스가 매우 적합하게 이용된다. 캐리어 가스의 종류는 1종류라도, 2종류 이상이라도 좋다. 또한, 캐리어 가스 공급부(9B)에는 미스트화부(9A)에 접속하는 배관 등이나, 밸브(904, 905) 등의 가스류 조정 수단이 적당히 설치되어 있다.
또, 도시하고 있지 않지만, 희석 가스를 첨가하여, 무화된 원료와 캐리어 가스의 비율을 조절하는 것도 가능하다. 희석 가스의 유량은 적당히 설정하면 좋고, 캐리어 가스의 0.1~10배/분으로 할 수가 있다. 희석 가스를 예를 들면 무화기(902a, 902b)의 하류 측으로 공급해도 좋다. 희석 가스는 캐리어 가스와 동일한 것을 이용해도 좋고, 다른 것을 이용해도 좋다.
(성막부)
성막부(9C)는 내부에 서셉터(susceptor)(908)를 가지는 성막실(909)을 구비하고 있다. 성막실(909)의 구조 등은 특히 한정되는 것은 아니고, 알루미늄이나 스테인리스 등의 금속을 이용해도 좋고, 이들 금속의 내열 온도를 초과하는 보다 고온에서 성막을 행하는 경우에는 석영이나 탄화실리콘을 이용해도 좋다. 성막실(909)의 내부 또는 외부에는 결정 기판(907)을 가열하기 위한 가열 수단(910)이 설치되어 있다. 또, 기판(907)은 성막실(909) 내에 설치된 서셉터(908) 상에 놓여도 좋다.
도 12를 참조하면서, 본 발명에 관한 성막 방법의 구체적인 예를 설명한다.
(성막 방법)
본 발명에 관한 성막 방법은 적어도 미스트화한 금속 산화물 전구체와 캐리어 가스와 도펀트를 포함하는 혼합기를 형성하는 스텝과, 상기 혼합기를 반송부를 경유하여 성막부에 반송하는 스텝과, 상기 성막부에서 상기 혼합기를 열반응시켜 기판 상에 반도체막을 형성하는 스텝을 포함하고, 적어도 상기 반송부에 있어서의 상기 혼합기와 접촉하는 면을 비실리콘계 수지로 하는 것을 특징으로 하고 있다.
(혼합기의 형성)
먼저, 원료 용액은 미스트화부(9A)에 있어서 공지의 수단을 이용하여 미스트화되어 미스트가 형성된다. 미스트의 사이즈는 특히 한정되지 않고, 수mm 정도의 액적이라도 좋지만, 바람직하게는 50㎛ 이하이고, 보다 바람직하게는 0.1~10㎛이다.
캐리어 가스 공급부로부터 미스트화부(9A)로 공급된 캐리어 가스는 무화기(902a, 902b) 내에서 형성된 미스트화한 원료 용액(전구체)과 혼합되어 혼합기를 형성한다.
캐리어 가스의 유량은 기판 사이즈나 성막실의 크기에 의해 적당히 설정하면 좋고, 0.01~40L/분 정도로 할 수가 있다. 또 성막은 대기압하, 가압하 및 감압하의 어느 조건하에서 행해져도 좋지만, 장치 비용이나 생산성의 면에서 대기압하에서 행해지는 것이 바람직하다.
(혼합기의 반송)
미스트를 포함하는 혼합기는 미스트화부(9A)와 성막부(9C)를 접속하는 반송부(9D)를 개재하여 반송된다. 이때 반송부에 있어서의 혼합기와 접촉하는 면이 비실리콘계 수지로 되어 있기 때문에, 혼합기 중의 미스트에의 Si의 혼입이 억제된다.
(반도체막의 성막)
성막부(9C)의 성막실(909)에 공급된 미스트를 포함하는 혼합기는 성막실(909) 내에서 열원(910)에 의해 가열된 결정 기판(907) 상에서 반응하여 커런덤 구조를 가지는 반도체막이 형성된다. 이때의 기판 온도는 기판 상에 형성하는 막종에 따라 적당히 결정되어야 할 것이지만, 예를 들면 α－산화갈륨막을 형성하는 경우, 350℃ 이상 950℃ 이하로 하는 것이 좋다. 이러한 범위이면, 보다 결정성이 높은 반도체막을 얻을 수 있다. 또한, 막두께는 성막 시간이나 전구체의 분무량 및 캐리어 가스 유량을 조정함으로써 설정할 수가 있다.
(성막 방법의 다른 예)
반도체층과 기판 사이에 또 응력 완화층을 형성하는 경우는 먼저, 캐리어 가스(901)와 무화기(902a)에서 형성한 무화한 제1전구체가 혼합된 제1혼합기를 형성하고, 또 캐리어 가스(901)와 무화기(902b)에서 형성한 무화한 제2전구체가 혼합된 제2혼합기를 형성한다.
다음에, 제1혼합기와 제2혼합기를, 성막실(909) 내에서 서셉터(908)에 놓이고 가열 수단(910)에 의해 가열된 결정 기판(907) 상에 반송함으로써, 전구체가 기판 표면에서 반응하여 제1전구체의 성분과 제2전구체의 성분이 혼합된 커런덤 구조의 반도체가 형성된다. 여기서, 제1혼합기와 제2혼합기의 양방 또는 일방의 캐리어 가스 유량을, 소정의 시간에 걸쳐 이산적 또는 연속적으로 변화시켜도 좋다. 예를 들면 사파이어 기판과 산화갈륨 사이에 응력 완화층을 형성하는 경우, 응력 완화층을 (AlxGa1－x)2O3(0≤x≤1)로 형성하고, 기판 측으로부터 성장 방향 측을 향해 x값을 작게 해 가는 것이 좋다. 이를 위해서는 Al원을 포함하는 제1혼합기와 Ga원을 포함하는 제2혼합기를 성막실(909)에 공급할 때에, Al 공급량이 Ga 공급량보다 상대적으로 커지도록 각각의 전구체의 농도나 캐리어 가스 유량을 조절한다. 또 이와는 별도로, Al원과 Ga원을 어느 비율로 혼합시킨 Al-Ga 전구체를 이용한 혼합기로 최초의 성막을 행하고, 그 후 Al 농도를 상대적 단계적으로 줄인 복수의 Al-Ga 전구체를 이용하여 적층을 반복하여, Al 조성을 단계적으로 줄인 (AlxGa1 －x)2O3의 다층막을 형성해도 좋다. 또, 이때의 기판 온도는 기판 상에 형성하는 막종에 따라 적당히 결정되어야 할 것이지만, 예를 들면 (AlxGa1－x)2O3(0≤x≤1)막을 형성하는 경우, 350℃ 이상 950℃ 이하로 하는 것이 좋다. 이러한 범위이면, 보다 결정성이 높은 반도체막을 얻을 수 있다. 또한, 막두께는 성막 시간을 조정함으로써 설정할 수가 있다.
실시예
이하, 실시예를 들어 본 발명에 대해 상세히 설명하지만, 이것은 본 발명을 한정하는 것은 아니다.
(실시예 1)
도 12의 성막 장치에 있어서, 1대의 무화기만을 이용하여 이하의 수순으로 α－산화갈륨의 성막을 행하였다. 먼저 갈륨아세틸아세토네이트를 Ga 농도가 0.10몰/L로 되도록 수용액을 조정하였다. 이 수용액에 Ga 농도에 대한 Sn의 원자비가 1：0.005로 되도록 염화주석(II)을 첨가하고, 또 염산을 체적비로 1.0%를 첨가하여 이것을 원료 용액으로 하였다. 이 원료 용액을 무화기에 충전하였다.
다음에, 표면에 버퍼층으로서 α－(AlxGa1 －x)2O3 다층막(논도프, 0.02≤x≤0.2)이 형성되어 있는 직경 2인치(50mm)의 c면 사파이어 기판을 석영제 서셉터에 놓고 석영제 관상형 성막실 내에 설치하고, 히터에 의해 기판 온도를 430℃로 유지하였다.
다음에, 2.4MHz의 초음파 진동자로 무화기 내의 원료 용액을 무화하였다. 이후 무화기에 캐리어 가스의 질소를 1.0L/min로, 또 희석 가스의 질소를 0.5L/min로 각각 도입하여 혼합기를 형성하고, 폴리테트라플루오로에틸렌제의 반송 배관(PTFE관)을 통하여 성막실에 공급하고 대기압하에서 60분간 성막을 행하여 막두께 3.5㎛의 α－산화갈륨막을 형성하였다.
이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, Van der Pauw법(액센트 HL5500)에 따라 캐리어 농도, 저항률 및 이동도를 측정하였다. 또, 막 중의 Si 농도를 SIMS(CAMECA IMS―7f)로 측정하였다. 또한, 이 측정에서의 Si의 검출 한계는 5×1014cm－3이다.
(실시예 2)
혼합기의 반송 배관을 염화비닐제로 한 외에는 실시예 1과 마찬가지로 하여, 막두께 3.5㎛의 α－산화갈륨막을 형성하였다. 이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, 실시예 1과 마찬가지로 캐리어 농도, 저항률, 이동도, 및 막 중의 Si 농도를 측정하였다.
(실시예 3)
혼합기의 반송 배관을 폴리에틸렌제로 한 외에는 실시예 1과 마찬가지로 하여, 막두께 3.5㎛의 α－산화갈륨막을 형성하였다. 이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, 실시예 1과 마찬가지로 캐리어 농도, 저항률, 이동도, 및 막 중의 Si 농도를 측정하였다.
(실시예 4)
혼합기의 반송 배관을 우레탄 수지제로 한 외에는 실시예 1과 마찬가지로 하여, 막두께 3.5㎛의 α－산화갈륨막을 형성하였다. 이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, 실시예 1과 마찬가지로 캐리어 농도, 저항률, 이동도, 및 막 중의 Si 농도를 측정하였다.
(실시예 5)
원료 용액으로서, 염화갈륨을 Ga 농도가 0.10몰/L로 되도록 조정한 수용액에, Ga 농도에 대한 도펀트인 Ge의 원자비가 1：0.005로 되도록 산화게르마늄을 첨가하고, 또 염산을 체적비로 1.0% 첨가한 것을 이용한 것 외에는 실시예 1과 마찬가지로 하여 성막을 행하여, 막두께 2.0㎛의 α－산화갈륨막을 형성하였다. 이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, 실시예 1과 마찬가지로 캐리어 농도, 저항률, 이동도, 및 막 중의 Si 농도를 측정하였다.
(비교예 1)
혼합기의 반송 배관을 실리콘 수지제로 한 외에는 실시예 1과 마찬가지로 하여, 막두께 3.5㎛의 α－산화갈륨막을 형성하였다. 이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, 실시예 1과 마찬가지로 캐리어 농도, 저항률, 이동도, 및 막 중의 Si 농도를 측정하였다.
(비교예 2)
혼합기의 반송 배관을 실리콘 수지제로 한 외에는 실시예 5와 마찬가지로 하여, 막두께 2.0㎛의 α－산화갈륨막을 형성하였다. 이후 기판을 실온까지 냉각하고 나서 성막실에서 꺼내어, 실시예 1과 마찬가지로 캐리어 농도, 저항률, 이동도, 및 막 중의 Si 농도를 측정하였다.
실시예 1~5 및 비교예 1~2에 있어서 얻어진 α－산화갈륨막의 캐리어 밀도, 이동도 및 저항률을 표 1에 나타낸다. 본 발명에 관한 적층체의 반도체막은 Si가 검출되지 않고(검출 한계 미만), 저항률도 약 4mΩ·cm라고 하는 비교예에 반해 극히 낮은 저항률의 것이 얻어졌다. 캐리어 농도가 높고, 또 고이동도를 가지는 전기 특성이 뛰어난 것을 얻을 수 있었다.
Figure pct00001
또한, 본 발명은 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는 예시이고, 본 발명의 청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지고, 마찬가지 작용 효과를 가져오는 것은 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (15)

  1. 결정 기판과,
    당해 결정 기판의 주표면 상에 설치되고, 도펀트를 함유하고 커런덤 구조를 가지는 산화물 반도체를 주성분으로서 포함하는 반도체막을 포함하는 적층체로서,
    상기 산화물 반도체에 포함되는 Si 농도가 5.0×1020cm－3 이하이고, 상기 반도체막의 저항률이 150mΩ·cm 이하인 것을 특징으로 하는 적층체.
  2. 제1항에 있어서,
    상기 반도체막의 저항률이 20mΩ·cm 이하인 것을 특징으로 하는 적층체.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체막의 주면이 c면인 것을 특징으로 하는 적층체.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 도펀트가 Sn, Ge 또는 Si에서 선택되는 적어도 하나인 것을 특징으로 하는 적층체.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 도펀트가 Sn인 것을 특징으로 하는 적층체.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 반도체막에 있어서의 캐리어 이동도가 20cm2/Vs 이상인 것을 특징으로 하는 적층체.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체막에 있어서의 캐리어 밀도가 1.0×1018/cm3 이상인 것을 특징으로 하는 적층체.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 산화물 반도체가 Ga, In 또는 Al을 포함하는 것인 것을 특징으로 하는 적층체.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 산화물 반도체가 적어도 Ga를 포함하는 것인 것을 특징으로 하는 적층체.
  10. 반도체와 전극을 적어도 포함하는 반도체 장치로서, 상기 반도체로서 제1항 내지 제9항 중 어느 한 항에 기재된 적층체의 적어도 일부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 시스템으로서, 제10항에 기재된 반도체 장치를 포함하는 것을 특징으로 하는 반도체 시스템.
  12. 적어도 미스트화한 금속 산화물 전구체와 캐리어 가스와 도펀트를 포함하는 혼합기(混合氣)를 형성하는 스텝과,
    상기 혼합기를 반송부를 경유하여 성막부에 반송하는 스텝과,
    상기 성막부에서 상기 혼합기를 열반응시켜 기판 상에 반도체막을 형성하는 스텝을 포함하는 성막 방법으로서,
    적어도 상기 반송부에 있어서의 상기 혼합기와 접촉하는 면을 비실리콘계 수지로 하는 것을 특징으로 하는 성막 방법.
  13. 제12항에 있어서,
    상기 비실리콘계 수지는 폴리에틸렌, 폴리프로필렌, 염화비닐, 폴리스티렌, 폴리초산비닐, 우레탄 수지, 불소 수지, 아크릴로니트릴부타디엔스티렌 수지, 아크릴 수지, 폴리아미드, 폴리이미드, 폴리아미드이미드, 나일론, 아세탈 수지, 폴리카보네이트, 폴리페닐렌에테르, 폴리에스터, 폴리에틸렌테레프탈레이트, 폴리부틸렌테레프탈레이트, 폴리올레핀, 폴리페닐렌술파이드, 폴리술폰, 폴리에테르술폰, 폴리아릴레이트, 폴리에테르에테르케톤의 어느 하나 이상을 포함하는 것인 것을 특징으로 하는 성막 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 비실리콘계 수지는 불소 수지를 포함하는 것인 것을 특징으로 하는 성막 방법.
  15. 원료 용액을 미스트화하여 미스트를 발생시키는 미스트화부와,
    상기 미스트를 반송하는 캐리어 가스를 공급하는 캐리어 가스 공급부와,
    상기 미스트를 열반응시켜 기판 상에 성막을 행하는 성막부와,
    상기 미스트화부와 상기 성막부를 접속하고, 상기 캐리어 가스에 의해 상기 미스트가 반송되는 반송부를 가지는 성막 장치로서,
    상기 반송부는 적어도 상기 미스트와 접촉하는 면이 비실리콘계 수지로 되어 있는 것인 것을 특징으로 하는 성막 장치.
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