KR20210099662A - 입력 수신기를 위한 타이밍 제어 - Google Patents

입력 수신기를 위한 타이밍 제어 Download PDF

Info

Publication number
KR20210099662A
KR20210099662A KR1020217024447A KR20217024447A KR20210099662A KR 20210099662 A KR20210099662 A KR 20210099662A KR 1020217024447 A KR1020217024447 A KR 1020217024447A KR 20217024447 A KR20217024447 A KR 20217024447A KR 20210099662 A KR20210099662 A KR 20210099662A
Authority
KR
South Korea
Prior art keywords
receiver
signal
data
voltage
memory device
Prior art date
Application number
KR1020217024447A
Other languages
English (en)
Other versions
KR102401875B1 (ko
Inventor
아쯔시 히라이시
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20210099662A publication Critical patent/KR20210099662A/ko
Application granted granted Critical
Publication of KR102401875B1 publication Critical patent/KR102401875B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Databases & Information Systems (AREA)
  • Memory System (AREA)
  • Dram (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

반도체 소자에서의 입력 신호를 수신하기 위한 장치들이 설명된다. 예시적인 장치는 정보 신호를 수신하는 신호 수신기; 복수의 제어 신호를 제공하는 제어 회로; 및 제1 참조 신호를 수신하는 신호 수신기 레플리카 회로를 포함한다. 상기 신호 수신기 레플리카 회로는 복수의 수신기를 포함한다. 상기 복수의 수신기의 각 수신기는 상기 제1 참조 신호 및 상기 복수의 제어 신호 중 대응하는 제어 신호를 수신하고, 또한 출력 신호를 제공한다.

Description

입력 수신기를 위한 타이밍 제어{TIMING CONTROL FOR INPUT RECEIVER}
반도체 메모리에 요구되는 특성들은 낮은 전력 소모, 높은 데이터 신뢰성, 빠른 메모리 액세스 속도 및 칩 크기 감소이다.
최근, 반도체 소자들에 대한 전력 소모를 줄이려는 노력이 있어 왔다. 그러한 전력 소모를 줄이기 위한 노력의 일환으로, 신호를 수신하기 위한 입력 버퍼에 작은 스윙을 갖는 신호를 수신할 수 있는 "언매치드 수신기"로서 배열되는 저전력 "래치 및 증폭" 유형의 수신기를 갖는 입력 수신기 회로를 포함하는 것이 바람직할 수 있다. 그러한 수신기가 예를 들어, US 2015/0003574 A1에서 논의되고 차동 증폭기 수신기 및 샘플러 회로를 포함할 수 있다. 차동 증폭기 수신기는 상보적인 클록 신호들의 쌍 또는 상보적인 데이터 스트로브(DQS) 신호들의 쌍을 수신하고 클록/DQS 신호를 내부 지연과 동등한 지연으로 샘플러 회로에 제공할 수 있다. 샘플러 회로는 참조 전압으로 어드레스/명령 또는 데이터 신호를 수신할 수 있는 래치일 수 있다.
불안정한 전원 전압 및 온도로 인해 차동 증폭기 수신기가 지연되고 클록/DQS 트리가 변동되어 데이터 수신 에러가 발생할 수 있다. 이는 전력 공급 동작들로 인한 또는 데이터를 수신하는 동안 샘플러 회로(예를 들어, 래치)에서의 스트로브/클록과 수신된 데이터 간 위상 레벨 관계의 편차에 의해 설명될 수 있다. 지연의 변동을 확인하기 위해, 종래의 예(JEDEC 명세 사항 JESD209-4A 저전력 더블 데이터 레이트 4)는 DQS 간격 발진기를 포함하는 수신기 회로를 제시한다. 메모리 제어기는 발진기를 미리 결정된 기간 동안 동작시킬 수 있고, 메모리 장치는 카운터를 사용하여 측정을 실행하고 카운터의 카운트를 메모리 제어기에 제공한다. 그에 따라, 차동 증폭기 및 스트로브/CLK 분배 트리에서 지연 변동이 관찰될 수 있다. 메모리 제어기는 두 타이밍의 두 카운트 간 지연을 비교함으로써 지연의 변동을 지속적으로 구할 수 있고, 재훈련(재조정) 프로세스가 실행되는지 여부를 결정한다. 변동이 정수로 발진기에서 카운트들로 제공될 수 있기 때문에, 두 정수 간 값에 대응하는 지연이 억제될 수 있다.. 따라서, 짧은 측정 기간은 지연 측정의 에러를 야기할 수 있고 지연 측정을 위해 약 50-100ns의 측정 기간이 필요할 수 있다. 따라서, 짧은 사이클(20MHz 이상)의 전원 변동 등의 측정에는 발진기를 적용하는 것이 어렵다. 또한, 패키지의 전원 공급 기반 인덕턴스와 메모리 칩의 온 다이 커패시턴스 간의 병렬 공진으로 인한 전원 전압의 변동이 20-100MHz 부근에서 발생하고, 수신기의 지터들은 복구할 수 없는 지연 변동으로 증가되어 고주파수 동작 장애를 유발한다. 더욱이, 메모리 제어기는 진행 중인 메모리 액세스 동작들(예를 들어, 판독 또는 기록 동작)을 방해할 수 없고 진행 중인 메모리 액세스 동작들 중 간격들을 사용하여 변동을 조정하는 것은 조정이 발진기를 사용하여 관찰되어야 할 필요를 막론하고, 어렵고 비효율적이다.
도 1은 본 발명에 따른 반도체 소자의 블록도이다.
도 2는 본 발명에 따른 반도체 소자에서의 수신기 레플리카 경로를 이용한 실시간 캘리브레이션의 개략도이다.
도 3은 본 발명에 따른 수신기 레플리카 회로에서의 데이터 스트로브 타이밍과 참조 전압 간 관계의 개략도이다.
도 4a는 본 발명에 따른 캘리브레이션 이전 수신기 레플리카 회로에서의 데이터 스트로브 타이밍과 참조 전압 간 관계의 개략도이다.
도 4b는 본 발명에 따른 캘리브레이션 이후 수신기 레플리카 회로에서의 데이터 스트로브 타이밍과 참조 전압 간 관계의 개략도이다.
도 5는 본 발명에 따른 샘플 캘리브레이션 시퀀스의 흐름도이다.
도 6은 본 발명에 따른 샘플 캘리브레이션 시퀀스의 흐름도이다.
도 7은 본 발명에 따른 수신기 레플리카 회로 내 캘리브레이션 시퀀스의 흐름도이다.
도 8은 본 발명에 따른 LFSR의 회로도이다.
도 9는 본 발명에 따른 수신기 레플리카 회로에서의 수신기의 회로도이다.
이하 첨부된 도면들을 참조하여 본 발명의 다양한 실시 예가 상세히 설명될 것이다. 다음의 구체적인 내용은 본 발명이 실시될 수 있는 구체적인 양태들 및 실시 예들을 예로서 도시하는 첨부 도면들을 참조한다. 이러한 실시 예들은 해당 기술분야의 통상의 기술자들이 본 발명을 실시할 수 있게 하기에 충분히 상세히 설명된다. 그 외 다른 실시 예들이 이용될 수 있고, 구조적, 논리적 그리고 전기적 변경들이 본 발명의 범위에서 벗어나지 않고 이루어질 수 있다. 본 명세서에 개시되는 다양한 실시 예는 일부 개시되는 실시 예가 새로운 실시 예들을 형성하기 위해 하나 이상의 그 외 다른 개시되는 실시 예와 조합될 수 있기 때문에 상호 배타적일 필요는 없다.
도 1은 본 발명에 따른 시스템(10)의 블록도이다. 예를 들어, 시스템(10)은 메모리 제어기(11) 및 메모리 장치(또는 소자)(12)를 포함할 수 있다. 메모리 장치(12)는 예를 들어, 단일 반도체 칩으로 집적되는 저전력 더블 데이터 레이트 4 동기식 동적 랜덤 액세스 메모리(LPDDR4 SDRAM)일 수 있다. 예를 들어, 메모리 제어기(11)는 클록 송신기(13)를 포함할 수 있다. 클록 송신기(13)는 신호(CLK)를 수신할 수 있고 클록 신호(CLK)에 기초하여 상보적인 데이터 스트로브 신호들(DQS_t 및 DQS_c)의 쌍을 제공할 수 있다. 메모리 제어기(11)는 타이밍 제어 회로(15)를 더 포함할 수 있다. 타이밍 제어 신호(15)는 클록 신호(CLK)를 수신하고 클록 신호(CLK)에 기초하여 타이밍 제어 신호를 제공할 수 있다. 메모리 제어기(11)는 데이터 송신기(14)를 포함할 수 있다. 데이터 송신기(14)는 데이터 신호(DATA) 및 타이밍 제어 신호를 수신할 수 있고, 타이밍 제어 신호에 반응하여 데이터 신호(DQ[7:0])를 제공할 수 있다. 메모리 제어기(11)는 타이밍 제어 회로(15)에 연결되는 구동기 레플리카 송신기(17)를 더 포함할 수 있다. 예를 들어, 구동기 레플리카 송신기(17)는 타이밍 제어 신호에 반응하여 미리 결정된 참조 데이터 시퀀스(RDS, reference data sequence)를 제공할 수 있다. 예를 들어, 미리 결정된 RDS 신호는 시퀀스 생성기(16)에 의해 생성될 수 있다. 예를 들어, 시퀀스 생성기(16)는 선형 피드백 시프트 레지스터(LFSR, linear feedback shift register)일 수 있다. 메모리 제어기(11)는 구동기 레플리카 송신기(17)에 연결되는 LFSR(16)을 포함할 수 있다. 예를 들어, 시퀀스 생성기(16)는 클록 신호(CLK)에 반응하여 의사 랜덤 이진 시퀀스들(PRBS, pseudo random binary sequences)과 같은 데이터 시퀀스 신호를 생성할 수 있다. 그에 따라, PRBS 신호가 미리 결정된 RDS 신호로 사용될 수 있다. 구동기 레플리카 송신기(17)는 시퀀스 생성기(16)로부터 PRBS 신호를 그리고 타이밍 제어 회로(15)로부터 타이밍 제어 신호를 수신할 수 있고, 타이밍 제어 신호에 반응하여 타이밍에 맞는 PRBS 신호를 미리 결정된 RDS 신호로 제공할 수 있다. 그에 따라, 미리 결정된 RDS 신호가 DQ[7:0]를 송신하기 위한 데이터 경로 상의 지연을 모니터링하는데 사용될 수 있다.
메모리 장치(12)는 데이터 스트로브(DQS) 수신기(20), 데이터(DQ) 수신기(19) 및 수신기 레플리카 회로(26)를 포함할 수 있다. 예를 들어, 메모리 장치(12)는 DQS 수신기(20) 및 수신기 레플리카 회로(26)를 포함하는 수신 제어 회로(18)를 포함할 수 있다. 데이터 스트로브(DQS) 수신기(20)는 상보적인 데이터 스트로브 신호들(DQS_t 및 DQS_c)을 수신하고 데이터 스트로브 신호(DQS(F, φ1), 이때 F는 클록 주파수이고 φ1은 위상(=+0°))를 다중 위상 데이터 스트로브(DQS) 생성기(21)에 제공할 수 있는 차동 증폭기를 포함할 수 있다. 예를 들어, 다중 위상 DQS 생성기(21)는 분주기(22) 및 지연 제어 회로(23)를 포함할 수 있다. 예를 들어, 분주기(22)는 DQS 신호의 주파수(F)의 4분의 1 값(F'=¼F) 또는 DQS 신호의 주파수(F)의 2분의 1 값(F'=½F)인 분주(F')를 갖는 부분 클록 신호를 생성할 수 있다. 본 예에서, 분주(F')는 DQS 신호의 주파수(F)의 4분의 1 값(F'=¼F)이고, 분주기(22)는 처음에 각각 4-상 스트로브 신호들(DQS1(F', φ1), DQS2(F', φ2), DQS3(F', φ3) 및 DQS4(F', φ4), 이때 위상들 φ2, φ3, φ4는 +90°, +180° 및 +270°)을 제공할 수 있다. 분주기(22)는 4-상 레플리카 스트로브 신호들(DQS1'(F', φ1-θoff), DQS2'(F', φ2-θoff), DQS3'(F', φ3+θoff) 및 DQS4'(F', φ4+θoff), 이때 θoff는 지연 오프셋)을 제공할 수 있다. 지연 제어 회로(23)는 데이터 비교기(29)로부터의 DQS 제어 신호에 반응하여 DQS 신호의 위상(지연(θ))을 조정하고 DQS1-DQS4 신호들 및 DQS1'-DQS4' 신호들을 각각 클록(Clk) 분배 네트워크(24)를 통해 DQ 수신기(19) 및 수신기 레플리카 회로(26)에 제공할 수 있다. 수신 제어 회로(18)는 참조 전압(Vref) 생성기 및 제어 회로(25)를 포함할 수 있다. Vref 생성기 및 제어기 회로(25)는 참조 전압(Vref)을 DQ 수신기(19)에 뿐만 아니라, 레플리카 참조 전압들(Vrefh(=Vref+Voff, 이때 Voff는 오프셋 전압) 및 Vrefl(=Vref-Voff))을 수신기 레플리카 회로(26)에 제공할 수 있다. 예를 들어, Vref 생성기 및 제어기 회로(25)는 모드 레지스터들(28)로부터 초기 오프셋 전압(Voff)을 수신하고 Vref 신호를 조정하기 위한 데이터 비교기(29)로부터의 참조 전압(Vref) 제어 신호 데이터에 반응하여 Vref, Vrefh 및 Vrefl을 조정하고 Vref 신호 및 Vrefh 및 Vrefl 신호들을 각각 DQ 수신기(19) 및 수신기 레플리카 회로(26)에 제공할 수 있다. 수신 제어 회로(18)는 미리 결정된 선형 피드백 시프트 레지스터(LFSR)일 수 있는 시퀀스 생성기(27)를 포함할 수 있다. 시퀀스 생성기(27)는 시퀀스 생성기(16)에도 별개로 제공되는 모드 레지스터들(28)에서 미리 프로그래밍된 공통 LFSR 구성 정보에 기초하여, 참조 의사 랜점 이진 시퀀스 신호(PRBSref)와 같은 내부 RDS 신호를 생성할 수 있다. 그에 따라, 내부 RDS 신호가 데이터 비교기(29)에 제공될 수 있다. 수신기 레플리카 회로(26)는 RDS 신호 뿐만 아니라 DQS1'-DQS4' 신호들 및 Vrefh 및 Vrefl 신호들을 수신하고 래칭된 RDS 신호를 데이터 비교기(29)에 제공할 수 있다. 데이터 비교기(29)는 XOR 함수를 실행하여, 내부 RDS 신호 및 래칭된 RDS 신호를 취할 수 있고, XOR 함수의 결과에 기초하여 DQS 제어 신호 및 Vref 제어 신호를 제공할 수 있다. 지연 제어 회로(23)는 또한 DQS 제어 신호에 반응하여 DQS1-DQS4 및 DQS1'-DQS4' 신호들의 타이밍들을 조정할 수 있다. Vref 생성기/제어기 회로(25)는 Vref 제어 신호에 반응하여 Vref, Vrefh 및 Vrefl 신호들을 조정할 수 있다.
도 2는 본 발명에 따른 반도체 소자에서의 수신기 레플리카 경로(40)를 이용한 실시간 캘리브레이션의 개략도이다. 수신기 레플리카 경로(40)는 수신기 레플리카 회로(44), 데이터 비교기(46) 및 시퀀스 생성기(43)를 포함할 수 있다. 수신기 레플리카 경로(40) 및 데이터 경로(미도시)는 참조 전압(Vref) 생성기/제어기 회로(45) 및 다중 위상 DQS 생성기(41)를 공유할 수 있다. 예를 들어, 수신기 레플리카 회로(44)는 네 개의 수신기(47, 48, 49 및 50)를 포함할 수 있다. 예를 들어, 수신기들(47, 48, 49 및 50)은 데이터(DQ) 수신기(예를 들어, 도 1의 DQ 수신기(19))의 레플리카들로서 기능할 수 있는 "래치 및 증폭" 유형 수신기들일 수 있다. 도 3은 본 발명에 따른 수신기 레플리카 회로(44)에서의 데이터 스트로브 타이밍과 참조 전압 간 관계의 개략도이다. 예를 들어, 도 3은 수신기 레플리카 회로(44)에서의 데이터 스트로브 타이밍과 참조 전압 간 관계를 도시하는 수신 눈 다이어그램(eye diagram)이다. 도 3에서, 수평축은 위상(도)로 표현되는 스트로브 타이밍을 나타내고 수직축은 참조 전압(V)을 나타낸다. 예를 들어, 흰 눈 형상 영역 내에 참조 전압 및 스트로브 타이밍을 갖는 수신기는 데이터를 정확하게 수신할 수 있고 흰 눈 형상 영역 외부에 참조 전압 및 스트로브 타이밍을 갖는 수신기는 데이터를 수신하는 것에 실패할 수 있다. 예를 들어, 데이터(DQ) 수신기(예를 들어, 도 1의 DQ 수신기(19))는 전력 공급 동작에 포함되는 캘리브레이션 프로세스에서 스트로브 타이밍 중심(X) 및 참조 전압 중심(Y)을 갖도록 설정될 수 있다.. 수신기 레플리카 회로(44)에서, 네 개의 수신기(47, 48, 49 및 50)는 각각 스트로브 타이밍(A)에서 참조 전압(C)에 의해 획정되는 지점(fh), 스트로브 타이밍(A)에서 참조 전압(D)에 의해 획정되는 지점(fl), 스트로브 타이밍(B)에서 참조 전압(C)에 의해 획정되는 지점(sh) 및 스트로브 타이밍(B)에서 참조 전압(D)에 의해 획정되는 지점(sl)에서 데이터를 수신하도록 설계된다. 여기서, 스트로브 타이밍은 진상이고(X-θoff) 스트로브 타이밍(B)은 지상이며(X+ θoff), 이때 θoff는 지연 오프셋이다. 참조 전압(Y)은 참조 전압(Vref)일 수 있고 참조 전압들(C 및 D)은 레플리카 참조 전압들(Vrefh(=Y+Voff, 이때 Voff는 오프셋 전압) 및 Vrefl(=Y-Voff))일 수 있다. 도 3으로부터, 데이터 신호는 스트로브 타이밍 및 참조 전압이 지점들(fh, fh, sh 및 sl)에 의해 획정되는 영역 내에 있는 한 에러 없이 수신될 수 있다. 예를 들어, 오프셋 전압(Voff) 및 지연 오프셋(θoff)은 캘리브레이션 시 모든 신호가 수신될 수 있는 방식으로 구성될 수 있으며, 이는 도 5와 함께 상세히 설명될 것이다.
예를 들어, 다중 위상 DQS 생성기(41)는 데이터 스트로브 신호(DQS(F, φ1), 이때 F는 클록 주파수이고 φ1은 위상(=+0°))를 수신하고, DQS 신호의 주파수(F)의 4분의 1 값(F'=¼F)인 분주(F')를 갖는 부분 클록 신호를 생성할 수 있으며, 다중 위상 DQS 생성기(41)는 처음에 4-상 스트로브 신호들(DQS1(F', φ1), DQS2(F', φ2), DQS3(F', φ3) 및 DQS4(F', φ4), 이때 위상들 φ2, φ3, φ4는 +90°, +180° 및 +270°)을 DQ 수신기(예를 들어, 도 3의 DQ 수신기(19))에 제공할 수 있다. 다중 위상 DQS 생성기(41)는 4-상 스트로브 신호들(DQS1(F', φ1), DQS2(F', φ2), DQS3(F', φ3) 및 DQS4(F', φ4))을 지연 오프셋(θoff)으로 조정함으로써, 4-상 레플리카 스트로브 신호들(DQS1'(F', φ1-θoff), DQS2'(F', φ2-θoff), DQS3'(F', φ3+θoff) 및 DQS4'(F', φ4+θoff))을 각각 수신기들(47, 48, 49 및 50)의 DQS 노드들에 제공할 수 있다. 예를 들어, 참조 전압(Vref) 생성기 및 제어기 회로(45)는 참조 전압(Vref)을 DQ 수신기(예를 들어, 도 1의 DQ 수신기(19))에, 뿐만 아니라 레플리카 참조 전압(Vrefh)을 수신기들(47 및 49)의 Vref 노드들에 그리고 레플리카 참조 전압(Vrefl)을 수신기들(48 및 50)의 Vref 노드들에 제공할 수 있다. 그에 따라, 수신기들(47-50)은 네 지점(fh, fl, sh 및 sl)에서 DQ 노드들에서 데이터 신호들을 수신할 수 있고, 래치 출력 노드들로부터의 래칭된 데이터를 제공할 수 있다. 데이터 비교기(46)는 수신기들(47-50)로부터 래칭된 데이터를 수신하고 데이터를 시퀀스 생성기(43)로부터의 시퀀스 데이터와 비교할 수 있다. 비교 결과에 따라, 데이터 비교기(46)는 DQS 신호의 위상(예를 들어, 지연)에 대응하여 스트로브 타이밍 중심(X)을 조정하기 위한 DQS 제어 신호를 다중 위상 DQS 생성기(41)에 제공할 수 있고 참조 전압(Vref) 중심(Y)을 조정하기 위한 Vref 제어 신호를 Vref 생성기/제어기 회로(45)에 제공할 수 있다.
도 4a는 본 발명에 따른 캘리브레이션 이전 수신기 레플리카 회로에서의 데이터 스트로브 타이밍과 참조 전압 간 관계의 개략도이다. 도 4b는 본 발명에 따른 캘리브레이션 이후 수신기 레플리카 회로에서의 데이터 스트로브 타이밍과 참조 전압 간 관계의 개략도이다. 도 4a에 도시된 바와 같이, 수신기는 흰 눈 영역 밖의 지점(fh)에서 참조 전압(C) 및 스트로브 타이밍(A)을 갖고 수신기는 데이터를 정확하게 수신하는 것에 실패할 수 있다. 스트로브 타이밍 중심(X) 및 참조 전압 중심(Y)을 도 4b에 도시된 바와 같이 새로운 스트로브 타이밍 중심(X')(=X+스트로브 지연_이동) 및 새로운 참조 전압 중심(Y')(=Y+Vref_이동)으로 캘리브레이션함으로써, 참조 전압들(C'(=Y'+Voff) 및 D'(=Y'-Voff)) 및 스트로브 타이밍들(A'(=X'- θoff) 및 B'(=X'+ θoff))에 의해 획정되는 지점들(fh, fl, sh 및 sl)이 수신기의 흰 눈 영역 내에 포함될 수 있음에 따라, 수신기는 데이터를 정확하게 수신하게 될 수 있다. 그에 따라, 레플리카 수신기 경로(40) 상의 수신기들(47-50)의 래칭된 신호들에 반응한 캘리브레이션은 캘리브레이션을 DQ 수신기(예를 들어, 도 1의 DQ 수신기(19))에 제공할 수 있다.
도 5는 본 발명에 따른 샘플 캘리브레이션 시퀀스의 흐름도이다. 예를 들어, 도 5의 흐름도에서의 샘플 캘리브레이션 시퀀스는 메모리 제어기(예를 들어, 도 1의 메모리 제어기(11))로 인한 전력 공급 동작 이후 실행될 수 있는 초기 캘리브레이션 시퀀스(M70)일 수 있다. 예를 들어, 초기 캘리브레이션 시퀀스(M70)는 두 개의 서브 모듈(SM71 및 SM72)을 포함할 수 있다. 서브 모듈(SM71)은 오프셋 전압(Voff)을 얻기 위한 Vref 레벨 캘리브레이션이고 서브 모듈(SM72)은 위상(도)으로 표현되는 지연 오프셋(θoff)을 얻기 위한 스트로브 타이밍 캘리브레이션이다. 서브 모듈들(SM71 및 SM72)은 SM71, SM72의 순서로 차례로 실행될 수 있거나 또는 SM72, SM71의 순서는 동시에 실행될 수 있다.
서브 모듈(SM71)에서, 메모리 제어기(예를 들어, 도 1의 메모리 제어기(11))는 단계별로 참조 전압(Vref)을 변경하기 위해 모드 레지스터들(예를 들어, 도 3의 모드 레지스터들(28))에서의 참조 전압(Vref)의 정보를 메모리 장치(예를 들어, 도 1의 메모리 장치(12))에 기록할 수 있다. 메모리 제어기는 메모리 장치를 제어하여 데이터를 메모리 장치에 기록하고 데이터를 메모리 장치로부터 판독하며 데이터가 정확하게 저장되는지 여부를 검증할 수 있다(S711). 참조 전압(Vref)은 단계별로 수정될 수 있고 데이터는 기록된 데이터 및 판독된 데이터가 서로 대응할 때까지 검증된다. 검증될 경우, 참조 전압 중심(Vref 중심)이 고정(예를 들어, 획정)되고 모드 레지스터들에 설정될 수 있다(S712). 현재 전압 윈도우 높이(단계)에 기초하여, 데이터 에러가 없는 초기 Voff가 고정(예를 들어, 획정)되고 모드 레지스터들에 기록될 수 있다(S713).
서브 모듈(SM72)에서, 메모리 제어기에서의 타이밍 제어 회로(예를 들어, 도 1의 타이밍 제어 회로(15))는 단계별로 타이밍을 이동시킴으로써 송신 타이밍을 조절하기 위한 타이밍 제어 신호를 제공할 수 있다. 메모리 제어기는 메모리 장치를 제어하여 데이터를 메모리 장치에 기록하고 데이터를 메모리 장치로부터 판독하며 데이터가 정확하게 저장되는지 여부를 검증할 수 있다(S721). 타이밍은 단계별로 수정될 수 있고 데이터는 기록된 데이터 및 판독된 데이터가 서로 대응할 때까지 검증된다. 검증될 경우, 타이밍이 고정(예를 들어, 획정)되고 메모리 제어기에 설정될 수 있다(S722). 데이터 에러가 없는 지연 오프셋(θoff)인 현재 타이밍 윈도우 너비 정보에 기초하여 고정(예를 들어, 획정)되고 모드 레지스터들에 기록될 수 있다(S723).
도 6은 본 발명에 따른 샘플 캘리브레이션 시퀀스의 흐름도이다. 예를 들어, 도 6의 흐름도에서의 샘플 캘리브레이션 시퀀스는 자기 Vref 및 정상 동작 시 실행되는 스트로브 타이밍 캘리브레이션일 수 있는 온-타임 캘리브레이션 시작 시퀀스(M80)일 수 있다. 온-타임 캘리브레이션 시퀀스(M80)에서, 메모리 제어기(예를 들어, 도 1의 메모리 제어기(11))는 메모리 장치 및 메모리 제어기에서의 시퀀스 생성기들에 의해 공통으로 사용될 수 있는 참조 데이터 시퀀스(예를 들어, LFSR에 대한 다항식 정의)를 정의하기 위한 시퀀스 정보를 메모리 장치(예를 들어, 도 1의 메모리 장치(12))에서의 모드 레지스터들(예를 들어, 도 1의 모드 레지스터들(28))에 기록할 수 있다(S81). 메모리 장치에서의 Vref 생성기/제어기 회로(예를 들어, 도 1의 Vref 생성기/제어기 회로(25))는 모드 레지스터들에 이전에 기록된(예를 들어, S713) 초기 Voff를 복원(예를 들어, 전압 윈도우 높이의 ¼=Voff라 정의)할 수 있다(S82). 모드 레지스터에 이전에 기록된 Vref 중심 및 Voff에 기초하여, Vref 생성기/제어기 회로는 레플리카 수신기 회로(예를 들어, 도 1의 레플리카 수신기 회로(26), 도 2의 레플리카 수신기 회로(44))에 수신기들(예를 들어, 도 2의 수신기들(47-50))에 대한 Vrefh 및 Vrefl을 설정할 수 있다(S83). 지연 제어 회로는 모드 레지스터에 이전에 기록된(예를 들어, S723) 타이밍 윈도우 너비 정보로부터의 (예를 들어, td_off= θoff /2πf)에 기초하여 초기 지연 오프셋 시간(td_off)을 정의(예를 들어, 타이밍 윈도우 너비의 ¼=td_off라 정의)할 수 있다(S84).
지연 제어 회로는 이전에 기록된 지연 오프셋(θoff)(예를 들어, S723에서의 지연 오프셋(θoff))에 기초하여, φ1' = φ1 - θoff(td1' = td1 - td_off), φ2'=φ2 - θoff(td2' = td2 - td_off), φ3' = φ3 + θoff(td3' = td3 + td_off), φ4' = φ4 + θoff(td4' = td4 + td_off)라 설정할 수 있다(S85). 여기서, 위상들(φ1, φ2, φ3, φ4)로 표현되는 데이터 수신기(예를 들어, 도 1에서의 데이터 수신기(19))에 대한 지연들은 0°, +90°, +180° 및 +270°이고 DQS 타이밍으로부터 시간 td1, td2, td3 및 td4로 표현되는 지연들에 대응한다. 유사하게, 위상들(φ1', φ2', φ3', φ4')로 표현되는 수신기 레플리카 회로에서의 수신기들에 대한 지연들은 DQS 타이밍으로부터 시간 td1', td2', td3' 및 td4'로 표현되는 지연들에 대응한다. 메모리 제어기는 시퀀스 생성기들이 Vref 및 스트로브 타이밍을 캘리브레이션하기 위한 제어 신호들을 제공하는 동일한 참조 데이터 시퀀스 신호드을 레플리카 수신기 경로를 통해 그리고 직접 비교기에 제공할 수 있도록 메모리 제어기 및 메모리 장치에서의 시퀀스 생성기들(예를 들어, 시퀀스 생성기(16) 및 시퀀스 생성기(27))을 시퀀스 생성기들로부터의 데이터 스트림들을 동기화하도록 재설정할 수 있다(S86). 기록 동작 시, 레플리카 수신기 경로 상의 레플리카 수신기 회로 및 데이터 경로 상의 데이터 수신기는 동기화된 신호들을 수신할 수 있고 데이터 경로 상에 데이터를 레플리카 수신기 경로 상에 참조 데이터 시퀀스를 제공할 수 있다(S87).
도 7은 본 발명에 따른 수신기 레플리카 경로 내 캘리브레이션 시퀀스(M90)의 흐름도이다. 예를 들어, 수신기 레플리카 경로는 도 2의 수신기 레플리카 경로(40)일 수 있다. 캘리브레이션 시퀀스(M90)에서, 비교기(예를 들어, 데이터 비교기(46))는 수신기들(예를 들어, 도 2의 수신기들(47-50))을 통해 수신되는 참조 데이터 시퀀스(RDS) 및 시퀀스 생성기(예를 들어, 도 2의 시퀀스 생성기(43))에 의해 생성되는 RDS를 비교할 수 있다(S91). 예를 들어, RDS는 정의된 버스트 번호에 대한 데이터를 포함할 수 있다. 각 수신기들(AC, AD, BC, BD)(예를 들어, 각각 도 2의 수신기들(47-50))에 대해, 에러 카운트는 데이터 에러의 검출 시 에러 카운트를 증분시킴으로써 누적될 수 있다(S92). 모든 수신기가 미리 결정된 수(예를 들어, 미리 결정된 수(n)는 고주파수 노이즈 필터에 대해 2일 수 있다) 이하인 에러 카운트들을 가질 경우(S93에서의 "예"), 에러가 없고 캘리브레이션 시퀀스는 단계 S91로 되돌아간다. 모든 에러 카운트가 미리 결정된 수보다 클 경우(S94에서의 "예"), 오프셋 전압(Voff) 및 지연 오프셋(θoff)(또는 시간 영역에서의 지연 오프셋(θoff)인 td_off)은 한 단계 더 작게 설정될 수 있고, 에러 카운트들은 제로로 재설정될 수 있으며(S95) 그 다음 단계 S91로 되돌아간다. 모든 수신기는 아니나 수신기들 중 일부가 미리 결정된 수보다 큰 에러 카운트를 가질 경우(S94에서의 "아니오"), 각 수신기에 대한 에러 카운트가 검사될 수 있다. 수신기(AC)(예를 들어, 도 2의 수신기(47))에 대한 에러 카운트가 미리 결정된 수보다 클 경우(S961) Vref_이동(예를 들어,도 4a 및 도 4b에서의 Y'-Y)은 단계별로 감소될 수 있고 스트로브 지연_이동(예를 들어, 도 4a 및 도 4b에서의 X'-X)은 단계별로 증분될 수 있다(S962). 수신기(AD)(예를 들어, 도 2의 수신기(48))에 대한 에러 카운트가 미리 결정된 수보다 클 경우(S963), Vref_이동이 단계별로 증분될 수 있고 스트로브 지연_이동이 단계별로 증분될 수 있다(S964). 수신기(BC)(예를 들어, 도 2의 수신기(459))에 대한 에러 카운트가 미리 결정된 수보다 클 경우(S965), Vref_이동이 단계별로 감소될 수 있고 스트로브 지연_이동이 단계별로 감소될 수 있다(S966). 수신기(BD)(예를 들어, 도 2의 수신기(50))에 대한 에러 카운트가 미리 결정된 수보다 클 경우(S967), Vref_이동이 단계별로 증분될 수 있고 스트로브 지연_이동은 단계별로 감소될 수 있다(S968). 모든 에러 카운트를 검사한 후, Vref_이동 및 스트로브 지연_이동이 업데이트될 수 있고 에러 카운트들이 재설정될 수 있다(S97).
도 8은 본 발명에 따른 미리 결정된 선형 피드백 시프트 레지스터(LFSR)(100)의 회로도이다. LFSR(100)은 다수의 레지스터 및 하나 이상의 XOR 회로를 포함할 수 있는 피드백 루프를 가지며 이때 다항식의 차수와 동등한 레지스터들의 수 및 XOR 회로들의 위치들이 다항 회로의 특성을 결정할 수 있다. 예를 들어, LFSR(100)은 3차 다항식인 다항식(P(x)=x3+x+1)을 나타낼 수 있다. LFSR(100)은 세 개의 레지스터(101, 102, 103)를 포함할 수 있다. 3차 계수, 1차 계수 및 상수가 1이고 2차 계수가 0이기 때문에. 그에 따라, LFSR(100)의 출력 노드(PRBS 출력)는 상수(X0)를 나타내는 레지스터(101)의 출력 노드 입력 노드, XOR 회로(105)를 통해 레지스터(101)의 출력 노드, 레지스터(103)의 출력 노드에 연결될 수 있다. 2차 계수가 0이기 때문에 레지스터(102)의 출력 노드는 연결되지 않는다. XOR 회로(105)는 레지스터(101)의 출력 노드로부터 신호 및 출력 노드(PRBS 출력) 상의 신호를 수신할 수 있고 레지스터(102)의 입력 노드에 수신된 신호들의 XOR 함수의 결과를 제공할 수 있다. 출력 노드(PRBS)의 출력 신호는 의사 랜덤인 주기의 시퀀스를 제공할 수 있다.
도 9는 본 발명에 따른 수신기 레플리카 회로에서의 수신기(110)의 회로도이다. 예를 들어, 수신기(110)는 수신기 레플리카 회로(40)에서의 수신기들(47-50)로 사용될 수 있는 "래치 및 증폭" 유형 수신기일 수 있다. 수신기(110)는 차동 증폭기(111) 및 래치(112)를 포함할 수 있다. 차동 증폭기(111)는 스트로브 신호(DQS), 데이터 입력(DQ_in) 및 참조 전압(Vref)을 수신하여 상보적인 신호들의 쌍을 제공할 수 있다. 래치(112)는 상보적인 신호들의 쌍을 수신할 수 있고 래치 아웃 신호를 제공할 수 있다.
수신기 레플리카 경로를 사용하는 캘리브레이션 기법이 데이터 스트로브 타이밍의 조정을 이용하는 데이터 송신의 상황에서 상술되었다. 그러나 수신기 레플리카 경로를 사용하는 동일한 캘리브레이션 기법이 상기한 설명에 기초하여 해당 기술분야에서의 통상의 기술자들에게 쉽게 명백한 클록 타이밍의 조정으로 어드레스/명령 송신에 적용될 수 있다.
본 발명이 특정 바람직한 실시 예들 및 예들의 상황에서 개시되었지만, 해당 기술분야의 통상의 기술자들은 본 발명들이 구체적으로 개시된 실시 예를 넘어서 본 발명들의 기타 대안적인 실시 예들 및/또는 사용 예들 및 명백한 변형 예들 및 그의 등가물들로 확장됨을 이해할 것이다. 또한, 본 발명의 범위 내에 있는 기타 변형 예들이 본 개시 내용에 기초하여 해당 기술분야의 통상의 기술자들에게 쉽게 명백해질 것이다.
앞에서의 내용으로부터 본 발명의 구체적인 실시 예들이 예시의 목적들을 위하여 본 명세서에서 설명되었지만, 다양한 변형이 본 발명의 사상 및 범위를 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 발명은 첨부된 청구범위에 의한 것을 제외하고 제한되지 않는다.
본 발명의 일 실시 예에서, 장치는 제1 수신기, 제2 수신기, 제3 수신기 및 제어 회로를 포함한다. 상기 제1 수신기는 제1 입력 신호, 제1 타이밍 신호 및 제1 참조 전압을 수신하도록 구성된다. 상기 제1 수신기는 상기 제1 타이밍 신호 및 상기 제1 참조 전압에 반응하여 상기 제1 입력 신호의 논리 레벨을 검출하도록 더 구성된다. 상기 제2 수신기는 제2 입력 신호, 제2 타이밍 신호 및 제2 참조 전압을 수신하도록 구성된다. 상기 제2 수신기는 상기 제2 타이밍 신호 및 상기 제2 참조 전압에 반응하여 상기 제2 입력 신호의 논리 레벨을 검출하도록 더 구성된다. 상기 제2 타이밍 신호는 상기 제1 타이밍 신호와 관련되고, 상기 제2 참조 전압은 상기 제1 참조 전압과 관련된다. 상기 제3 수신기는 상기 제2 입력 신호, 제3 타이밍 신호 및 제3 참조 전압을 수신하도록 구성된다. 상기 제3 수신기는 상기 제3 타이밍 신호 및 상기 제3 참조 전압에 반응하여 상기 제2 입력 신호의 상기 논리 레벨을 검출하도록 더 구성된다. 상기 제3 타이밍 신호는 상기 제1 타이밍 신호와 관련되고, 상기 제3 참조 전압은 상기 제1 참조 전압과 관련된다. 상기 제어 회로는 상기 제2 수신기 및 상기 제3 수신기로부터의 출력 신호들에 반응하여 상기 제1 타이밍 신호 및 상기 제1 참조 전압 중 적어도 하나를 조정하도록 구성된다.
추가적으로 그리고/또는 대안적으로, 각각의 상기 제2 수신기 및 상기 제3 수신기는 상기 제1 수신기의 레플리카이도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 제2 타이밍 신호 및 상기 제2 참조 전압 중 적어도 하나는 또한 상기 제3 타이밍 신호 및 상기 제3 참조 전압 중 대응하는 것과 관련된다.
추가적으로 그리고/또는 대안적으로, 상기 제2 타이밍 신호 및 상기 제3 타이밍 신호 중 적어도 하나는 상기 제1 타이밍 신호에 대하여 진상 또는 지상이고; 상기 제2 참조 전압 및 상기 제3 참조 전압 중 적어도 하나는 상기 제1 참조 전압보다 높거나 낮다.
추가적으로 그리고/또는 대안적으로, 상기 제2 타이밍 신호는 상기 제1 타이밍 신호에 대하여 진상 또는 지상이고; 상기 제3 타이밍 신호는 상기 제1 타이밍 신호에 대하여 진상 또는 지상이고; 상기 제2 참조 전압은 상기 제1 참조 전압보다 높거나 낮으며; 상기 제3 참조 전압은 상기 제1 참조 전압보다 높거나 낮다.
본 발명의 다른 양태에서, 장치는 신호 수신기, 제어 회로 및 신호 수신기 레플리카 회로를 포함한다. 상기 신호 수신기는 정보 신호를 수신하도록 구성된다. 상기 제어 회로는 참조 제어 신호에 기초하여 복수의 제어 신호를 제공하도록 구성된다. 상기 신호 수신기 레플리카 회로는 제1 참조 신호를 수신하고 출력 신호를 제공하도록 구성된다. 상기 신호 수신기 레플리카 회로는 또한 각 수신기가 상기 제1 참조 신호 및 상기 복수의 제어 신호 중 대응하는 제어 신호를 수신하도록 구성되는 복수의 수신기를 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 정보 신호는 데이터를 나타내고, 상기 참조 제어 신호는 데이터 스트로브 신호이다.
추가적으로 그리고/또는 대안적으로, 상기 정보 신호는 명령 및 어드레스 중 적어도 하나를 나타내고, 상기 참조 제어 신호는 클록 신호이다.
추가적으로 그리고/또는 대안적으로, 시퀀스 생성기 및 데이터 비교기가 더 포함된다. 상기 시퀀스 생성기는 상기 제1 참조 신호에 대응하는 제2 참조 신호를 생성하도록 구성된다. 상기 데이터 비교기는 상기 제2 참조 신호 및 복수의 상태 신호를 수신하도록 구성된다. 상기 데이터 비교기는 상기 제2 참조 신호 및 상기 복수의 상태 신호에 기초하여 상기 제어 회로에 조정 신호를 제공하도록 더 구성된다. 상기 복수의 상태 신호는 각각 상기 복수의 수신기의 각 수신기로부터의 각 출력 신호를 포함한다. 상기 제어 회로는 상기 조정 신호에 기초하여 상기 복수의 제어 신호를 조정하도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 상기 복수의 상태 신호의 모든 상태 신호가 상기 제2 참조 신호와 정합할 때까지 상기 조정 신호에 기초하여 상기 복수의 제어 신호를 조정하도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 참조 타이밍 신호에 기초하여 위상이 상이한 복수의 타이밍 제어 신호인 상기 복수의 제어 신호를 제공하도록 구성된 타이밍 생성기 회로이다.
추가적으로 그리고/또는 대안적으로, 상기 타이밍 생성기 회로는 부분 클록 신호를 생성하도록 구성된 분주기를 포함한다. 상기 분주기는 또한 상기 부분 클록 신호에 반응하여 복수의 위상 제어 신호 및 복수의 레플리카 위상 제어 신호를 생성하도록 구성된다. 상기 분주기는 상기 복수의 위상 제어 신호 및 상기 복수의 레플리카 위상 제어 신호를 각각 상기 신호 수신기 및 상기 신호 수신기 레플리카 회로에 제공하도록 더 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 타이밍 생성기 회로는 상기 조정 신호에 반응하여 상기 복수의 위상 제어 신호 및 상기 복수의 레플리카 위상 제어 신호의 타이밍들을 조정하도록 구성된 지연 제어 회로를 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 참조 전압 중심에 기초하여 전압이 상이한 복수의 참조 전압을 상기 복수의 제어 신호에 제공하도록 구성된 참조 전압 생성기 및 제어기 회로이다.
본 발명의 다른 양태에서, 장치는 메모리 제어기 및 메모리 장치를 포함한다. 상기 메모리 제어기는 신호 송신기, 신호 레플리카 송신기 및 제어 신호 송신기를 포함한다. 상기 신호 송신기는 정보 신호를 제공하도록 구성된다. 상기 신호 레플리카 송신기는 제1 참조 신호를 수신 및 제공하도록 구성된다. 상기 제어 신호 송신기는 참조 제어 신호를 제공하도록 구성된다. 상기 메모리 장치는 신호 수신기 및 수신 제어 회로를 포함한다. 상기 신호 수신기는 상기 정보 신호를 수신하도록 구성된다. 상기 수신 제어 회로는 제어 회로 및 신호 수신기 레플리카 회로를 포함한다. 상기 제어 회로는 상기 참조 제어 신호에 반응하여 복수의 제어 신호를 제공하도록 구성된다. 상기 신호 수신기 레플리카 회로는 상기 메모리 제어기로부터 상기 제1 참조 신호를 수신하도록 구성된다. 상기 신호 수신기 레플리카 회로는 또한 각 수신기가 상기 메모리 제어기로부터 상기 제1 참조 신호 및 상기 복수의 제어 신호 중 대응하는 제어 신호를 수신하도록 구성되며 출력 신호를 제공하도록 더 구성된 복수의 수신기를 포함한다.
추가적으로 그리고/또는 대안적으로, 상기 메모리 제어기는 상기 제1 참조 신호를 상기 신호 레플리카 송신기에 제공하도록 구성된 제1 시퀀스 생성기를 포함한다. 상기 수신 제어 회로는 비교기 및 제2 시퀀스 생성기를 더 포함하고, 상기 제2 시퀀스 생성기는 제2 참조 신호를 제공하도록 구성된다. 상기 비교기는 상기 신호 수신기 레플리카 회로로부터의 상기 출력 신호를 상기 제2 참조 신호와 비교하도록 구성된다.
추가적으로 그리고/또는 대안적으로, 상기 수신 제어 회로는 상기 제2 시퀀스 생성기에 의해 사용될 참조 데이터 시퀀스 정보를 정의하기 위한 시퀀스 정보를 저장하도록 구성된 모드 레지스터를 더 포함한다. 상기 참조 데이터 시퀀스 정보는 상기 제1 시퀀스 생성기 및 상기 제2 생성기에 의해 공통으로 사용된다.
추가적으로 그리고/또는 대안적으로, 상기 제1 시퀀스 생성기 및 상기 제2 시퀀스 생성기는 상기 참조 데이터 시퀀스에 기초하여 동일한 주기의 의사 랜덤 시퀀스 신호들을 제공하도록 구성된 선형 피드백 시프트 레지스터들이다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 참조 타이밍 신호인 상기 참조 제어 신호에 기초하여 위상이 상이한 복수의 타이밍 제어 신호인 상기 복수의 제어 신호를 제공하도록 구성된 타이밍 생성기 회로이다.
추가적으로 그리고/또는 대안적으로, 상기 제어 회로는 참조 전압 중심에 기초하여 전압이 상이한 복수의 참조 전압을 상기 복수의 제어 신호에 제공하도록 구성된 참조 전압 생성기 및 제어기 회로이다.
또한 본 명세서에 설명된 실시 예들의 구체적인 특징들 및 측면들의 다양한 조합 또는 서브 조합이 이루어질 수 있고 여전히 본 발명들의 범위 내에 있다는 것이 고려된다. 개시된 실시 예들의 다양한 특징 및 양태가 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 대체될 수 있음을 이해해야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위는 상술한 특정 개시된 실시 예들에 의해 제한되어서는 안 되는 것으로 의도된다.

Claims (13)

  1. 방법으로서,
    메모리 장치에서, 참조 전압을 캘리브레이션하기 위해 초기 참조 데이터 시퀀스를 제공하는 단계;
    상기 메모리 장치에서, 초기 오프셋 전압을 복원하는 단계;
    상기 메모리 장치에서, 상기 참조 전압 및 상기 초기 오프셋 전압에 기초하여 제1 레플리카 참조 전압 및 제2 레플리카 참조 전압을 제공하는 단계;
    상기 메모리 장치에서, 스트로브 타이밍의 초기 지연 오프셋을 제공하는 단계;
    상기 메모리 장치에서, 제1 참조 데이터 시퀀스 및 상기 제1 참조 데이터 시퀀스와 동기화된 제2 참조 데이터 시퀀스를 제공하는 단계; 및
    상기 메모리 장치 내의 데이터 비교기에서, 제어 신호들을 제공하기 위해 상기 제1 참조 데이터 시퀀스와 상기 제2 참조 데이터 시퀀스를 비교하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 초기 오프셋 전압을 복원하는 단계는 모드 레지스터에 정의된 전압 윈도우에 기초하여 상기 초기 오프셋 전압을 결정하는 단계를 포함하는, 방법.
  3. 제2항에 있어서,
    상기 스트로브 타이밍의 초기 지연 오프셋을 제공하는 단계는 상기 모드 레지스터에서 제공된 타이밍 윈도우에 기초하여 상기 초기 지연 오프셋을 결정하는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 제1 참조 데이터 시퀀스 및 제2 참조 데이터 시퀀스를 제공하는 단계는,
    상기 메모리 장치 내의 시퀀스 생성기를 재설정하는 단계;
    상기 메모리 장치 내의 시퀀스 생성기에서 상기 제1 참조 데이터 시퀀스를 제공하는 단계; 및
    메모리 제어기에 의해 제공되는 제3 참조 데이터 시퀀스를 래칭함으로써 상기 제2 참조 데이터 시퀀스를 제공하는 단계를 포함하는, 방법.
  5. 제3항에 있어서,
    초기 캘리브레이션 프로세스에서 상기 전압 윈도우 및 상기 타이밍 윈도우를 결정하는 단계; 및
    상기 모드 레지스터에 상기 전압 윈도우 및 상기 타이밍 윈도우를 정의하는 정보를 저장하는 단계를 더 포함하는, 방법.
  6. 제5항에 있어서,
    상기 초기 캘리브레이션 프로세스는, 메모리 제어기에 의해,
    상기 참조 전압을 변경하는 단계;
    상기 메모리 장치에 데이터를 기록하는 단계;
    상기 메모리 장치로부터 상기 데이터를 판독하는 단계; 및
    데이터 에러가 발생했는지 여부를 결정하기 위해 상기 판독된 데이터를 상기 기록된 데이터로 검증하는 단계
    를 한번 이상 반복하고;
    데이터 에러가 발생하지 않은 상기 한번 이상의 반복으로부터의 참조 전압 값들에 기초하여 상기 전압 윈도우의 높이 및 참조 전압 중심을 결정하는 단계를 포함하는, 방법.
  7. 제5항에 있어서,
    상기 초기 캘리브레이션 프로세스는, 메모리 제어기에 의해,
    상기 스트로브 타이밍을 업데이트하는 단계;
    상기 메모리 장치에 데이터를 기록하는 단계;
    상기 메모리 장치로부터 상기 데이터를 판독하는 단계; 및
    데이터 에러가 발생했는지 여부를 결정하기 위해 상기 판독된 데이터를 상기 기록된 데이터로 검증하는 단계
    를 한번 이상 반복하고;
    데이터 에러가 발생하지 않은 상기 한번 이상의 반복으로부터의 스트로브 타이밍 값들에 기초하여 상기 타이밍 윈도우의 너비 및 데이터 송신 타이밍을 결정하는 단계를 포함하는, 방법.
  8. 방법으로서,
    메모리 장치에서,
    제어 신호들을 제공하기 위해, 수신기 레플리카에 의해 제공되는 제1 참조 데이터 시퀀스를 시퀀스 생성기에 의해 제공되는 제2 참조 데이터 시퀀스와 비교하는 단계;
    상기 수신기 레플리카 내의 복수의 수신기의 각각에 대해 에러 카운트를 누적하는 단계;
    상기 복수의 수신기 중 적어도 하나에서의 에러 카운트가 제1 임계 값을 초과할 경우:
    오프셋 전압 및/또는 지연 오프셋을 조절하는 단계; 및
    상기 제어 신호들 중 제1 신호를 상기 수신기 레플리카에 인가하는 단계; 및
    상기 에러 카운트를 재설정하는 단계
    를 한번 이상 반복하는, 방법.
  9. 제8항에 있어서,
    상기 오프셋 전압 및/또는 지연 오프셋을 조절하는 단계는:
    상기 복수의 수신기 모두에서의 에러 카운트가 상기 제1 임계 값을 초과할 경우, 상기 오프셋 전압을 단계별로 감소시키고 상기 지연 오프셋을 단계별로 감소시키는 단계를 포함하는, 방법.
  10. 제8항에 있어서,
    상기 오프셋 전압 및/또는 지연 오프셋을 조절하는 단계는:
    상기 수신기 레플리카 내의 복수의 수신기 중 제1 수신기에서의 에러 카운트가 제2 임계 값을 초과할 경우, 상기 오프셋 전압을 단계별로 감소시키고 상기 지연 오프셋을 단계별로 증가시키는 단계;
    상기 수신기 레플리카 내의 복수의 수신기 중 제2 수신기에서의 에러 카운트가 상기 제2 임계 값을 초과할 경우, 상기 오프셋 전압을 단계별로 증가시키고 상기 지연 오프셋을 단계별로 증가시키는 단계;
    상기 수신기 레플리카 내의 복수의 수신기 중 제3 수신기에서의 에러 카운트가 상기 제2 임계 값을 초과할 경우, 상기 오프셋 전압을 단계별로 감소시키고 상기 지연 오프셋을 단계별로 감소시키는 단계; 및
    상기 수신기 레플리카 내의 복수의 수신기 중 제4 수신기에서의 에러 카운트가 상기 제2 임계 값을 초과할 경우, 상기 오프셋 전압을 단계별로 증가시키고 상기 지연 오프셋을 단계별로 감소시키는 단계를 포함하는, 방법.
  11. 제8항에 있어서,
    상기 복수의 수신기 중 적어도 하나에서의 에러 카운트가 상기 제1 임계 값을 초과할 경우, 다중 위상 DQS 신호들을 제공하기 위해, 상기 제어 신호들 중 제2 신호를 지연 제어 회로에 추가적으로 인가하는 단계를 더 포함하는, 방법.
  12. 제11항에 있어서,
    상기 제1 참조 데이터 시퀀스는 상기 다중 위상 DQS 신호들에 응답하여 제3 참조 데이터 시퀀스를 래칭함으로써 상기 수신기 레플리카에 의해 제공되는, 방법.
  13. 제12항에 있어서,
    상기 제3 참조 데이터 시퀀스를 래칭하는 것은 또한 참조 제어 신호들에 기초하고, 상기 참조 제어 신호들은 상기 제어 신호들 및 상기 오프셋 전압에 기초하여 제공되고, 상기 제어 신호들은 참조 전압 신호를 포함하는, 방법.
KR1020217024447A 2017-03-21 2018-03-21 입력 수신기를 위한 타이밍 제어 KR102401875B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/464,907 2017-03-21
US15/464,907 US9984740B1 (en) 2017-03-21 2017-03-21 Timing control for input receiver
KR1020197030457A KR102287130B1 (ko) 2017-03-21 2018-03-21 입력 수신기를 위한 타이밍 제어
PCT/US2018/023603 WO2018175613A1 (en) 2017-03-21 2018-03-21 Timing control for input receiver

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020197030457A Division KR102287130B1 (ko) 2017-03-21 2018-03-21 입력 수신기를 위한 타이밍 제어

Publications (2)

Publication Number Publication Date
KR20210099662A true KR20210099662A (ko) 2021-08-12
KR102401875B1 KR102401875B1 (ko) 2022-05-25

Family

ID=62165843

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217024447A KR102401875B1 (ko) 2017-03-21 2018-03-21 입력 수신기를 위한 타이밍 제어
KR1020197030457A KR102287130B1 (ko) 2017-03-21 2018-03-21 입력 수신기를 위한 타이밍 제어

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020197030457A KR102287130B1 (ko) 2017-03-21 2018-03-21 입력 수신기를 위한 타이밍 제어

Country Status (4)

Country Link
US (3) US9984740B1 (ko)
KR (2) KR102401875B1 (ko)
CN (1) CN110431631B (ko)
WO (1) WO2018175613A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9984740B1 (en) 2017-03-21 2018-05-29 Micron Technology, Inc. Timing control for input receiver
US10373674B2 (en) * 2017-08-31 2019-08-06 Micron Technology, Inc. Apparatuses and methods for data transmission offset values in burst transmissions
KR102478044B1 (ko) 2018-05-18 2022-12-16 에스케이하이닉스 주식회사 반도체 시스템
KR20200008842A (ko) * 2018-07-17 2020-01-29 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20200046245A (ko) 2018-10-24 2020-05-07 삼성전자주식회사 메모리 모듈 및 메모리 시스템의 동작 방법
KR102679215B1 (ko) * 2018-10-30 2024-06-28 삼성전자주식회사 복수의 트레이닝들을 동시에 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치
JP2022541831A (ja) * 2019-07-22 2022-09-27 ザイリンクス インコーポレイテッド 集積回路デバイス内の回路を較正するための回路および較正する方法
KR20210058505A (ko) * 2019-11-14 2021-05-24 삼성전자주식회사 메모리 장치를 제어하도록 구성된 시스템-온-칩의 동작 방법
KR20210082774A (ko) * 2019-12-26 2021-07-06 에스케이하이닉스 주식회사 데이터와 데이터 스트로브의 타이밍을 조절하는 반도체 장치 및 반도체 시스템
US10991404B1 (en) * 2020-02-18 2021-04-27 Micron Technology, Inc. Loopback strobe for a memory system

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090110116A1 (en) * 2007-10-31 2009-04-30 Micron Technology, Inc. Method and apparatus for training the reference voltage level and data sample timing in a receiver
US20110055671A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
US20120140812A1 (en) * 2003-05-20 2012-06-07 Rambus Inc. Receiver Circuit Architectures
US20150089164A1 (en) * 2012-03-19 2015-03-26 Rambus Inc. High capacity memory systems
US20150309726A1 (en) * 2012-11-30 2015-10-29 Intel Corporation Apparatus, method and system for determining reference voltages for a memory
KR20160084100A (ko) * 2015-01-05 2016-07-13 에스케이하이닉스 주식회사 적층 메모리 장치 및 시스템

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100389914B1 (ko) * 2000-08-08 2003-07-04 삼성전자주식회사 데이터터미널(ｄｑ)의 데이터셋업시간 및 데이터홀드시간마진을 확보할 수 있는 반도체 메모리 장치
KR100574989B1 (ko) * 2004-11-04 2006-05-02 삼성전자주식회사 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법
KR100870536B1 (ko) * 2005-12-19 2008-11-26 삼성전자주식회사 고속 인터페이스 방식의 반도체 장치, 반도체 시스템, 및 그 방법
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
EP2153525B1 (en) * 2007-05-29 2017-04-05 Rambus Inc. Adjusting clock error across a circuit interface
US7872924B2 (en) * 2008-10-28 2011-01-18 Micron Technology, Inc. Multi-phase duty-cycle corrected clock signal generator and memory having same
CN102124451A (zh) * 2009-05-27 2011-07-13 松下电器产业株式会社 延迟调整装置以及延迟调整方法
US9923711B2 (en) * 2010-04-30 2018-03-20 Rambus Inc. Low power edge and data sampling
WO2012078341A1 (en) * 2010-12-09 2012-06-14 Rambus Inc. Memory components and controllers that utilize multiphase synchronous timing references
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US8644085B2 (en) * 2011-04-05 2014-02-04 International Business Machines Corporation Duty cycle distortion correction
US8878592B2 (en) * 2012-04-27 2014-11-04 Rambus Inc. Simultaneous switching noise cancellation by adjusting reference voltage and sampling clock phase
US9557765B2 (en) * 2013-01-22 2017-01-31 Via Technologies, Inc. Mechanism for automatically aligning data signals and strobe signals on a source synchronous bus
US9658642B2 (en) 2013-07-01 2017-05-23 Intel Corporation Timing control for unmatched signal receiver
KR102081565B1 (ko) * 2013-10-07 2020-02-26 삼성전자 주식회사 고정 기준 전압을 사용하는 신호 송수신 방법 및 그 장치
US9237047B1 (en) * 2015-04-17 2016-01-12 Xilinx, Inc. Circuits for and methods of receiving data in an integrated circuit
US9984740B1 (en) 2017-03-21 2018-05-29 Micron Technology, Inc. Timing control for input receiver

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120140812A1 (en) * 2003-05-20 2012-06-07 Rambus Inc. Receiver Circuit Architectures
US20090110116A1 (en) * 2007-10-31 2009-04-30 Micron Technology, Inc. Method and apparatus for training the reference voltage level and data sample timing in a receiver
US20110055671A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
US20150089164A1 (en) * 2012-03-19 2015-03-26 Rambus Inc. High capacity memory systems
US20150309726A1 (en) * 2012-11-30 2015-10-29 Intel Corporation Apparatus, method and system for determining reference voltages for a memory
KR20160084100A (ko) * 2015-01-05 2016-07-13 에스케이하이닉스 주식회사 적층 메모리 장치 및 시스템

Also Published As

Publication number Publication date
US9984740B1 (en) 2018-05-29
KR102287130B1 (ko) 2021-08-09
US20180277194A1 (en) 2018-09-27
WO2018175613A1 (en) 2018-09-27
US10410712B2 (en) 2019-09-10
CN110431631B (zh) 2023-06-27
US10720201B2 (en) 2020-07-21
US20190371388A1 (en) 2019-12-05
KR102401875B1 (ko) 2022-05-25
KR20190120440A (ko) 2019-10-23
CN110431631A (zh) 2019-11-08

Similar Documents

Publication Publication Date Title
KR102401875B1 (ko) 입력 수신기를 위한 타이밍 제어
US9437278B2 (en) Low latency synchronization scheme for mesochronous DDR system
US7821317B2 (en) Clock generating apparatus
US9735765B2 (en) Apparatuses, methods, and systems for jitter equalization and phase error detection
US8665665B2 (en) Apparatus and method to adjust clock duty cycle of memory
US20170309320A1 (en) Methods and apparatuses including command delay adjustment circuit
US7644324B2 (en) Semiconductor memory tester
US9780769B2 (en) Duty cycle detector
CN111418016A (zh) 用于存储器装置中的命令路径的改进的计时电路
JP2008511061A (ja) データ、コマンド、およびアドレス信号をストローブするためのメモリシステムおよび方法
JP2020113987A (ja) クロック信号に同期される信号生成回路及びこれを用いる半導体装置
US7863955B2 (en) Semiconductor device and operation method thereof
JP5124023B2 (ja) 試験装置
US11424735B2 (en) Duty correction device and method, and semiconductor apparatus using the same
JPWO2007113945A1 (ja) リムーバブルメモリデバイス、位相同期方法、位相同期プログラム、その記録媒体及びホスト端末
KR20120062870A (ko) 에러 검출 기법들에 의거한 메모리 쓰기 타이밍의 조정
US8300483B2 (en) Timing adjustment circuit, timing adjustment method, and correction value computing method
JP7214855B2 (ja) メタステーブル状態検出装置及び方法、ａｄｃ回路
TW202410642A (zh) 時脈產生電路及使用其的半導體裝置
TWI608721B (zh) 雙向通訊方法及使用該方法之雙向通訊裝置
KR20110138140A (ko) 동작 주파수에 대한 루프 대역폭 의존성을 가지는 지연고정루프
KR20110138141A (ko) 위상 오차에 대한 루프 대역폭 의존성을 가지는 지연고정루프
KR20060086670A (ko) 데이터 스트로브 신호를 보정하는 반도체 메모리 장치 및데이터 스트로브 신호 보정 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right