KR20210097837A - 긴 호스트 라우팅을 위한 대안적인 회로 장치 - Google Patents

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Abstract

회로 어셈블리는 인쇄 회로 보드, 집적 회로, 고속 데이터 커넥터 및 플렉서블 회로 또는 축 케이블을 포함한다. 집적 회로는 인쇄 회로 보드에 커플링된다. 고속 데이터 커넥터는 인쇄 회로 보드에 커플링된다. 플렉서블 회로 또는 축 케이블은 고속 데이터 커넥터 및 집적 회로 간에 커플링된다. 플렉서블 회로 또는 축 케이블은 집적 회로로부터 고속 데이터 커넥터로의 고속 데이터 채널을 라우팅한다.

Description

긴 호스트 라우팅을 위한 대안적인 회로 장치{ALTERNATIVE CIRCUIT APPARATUS FOR LONG HOST ROUTING}
네트워킹(networking) 및 다른 통신 인프라스트럭처(infrastructure)를 위한 고속 통신은 클라우드 컴퓨팅(cloud computing), 클라우드 스토리지(cloud storage), 화상 회의(video conferencing), 스트리밍(streaming) 및 다른 애플리케이션의 촉진을 위해 지속적으로 개선되고 있다. 오늘날의 인프라스트럭처의 전송률은 보통, 예컨대 초당 기가비트(Gigabits per second: 기가비트/초(Gb/s))로 측정된다. 이런 높은 대역폭 능력을 충족시키기 위해, 물리적(Physical: PHY) 계층(layer)은 라우팅(routing) 경로를 통한 데이터 교환을 용이하게 하기 위해 설계되어야 한다.
전송률의 진전에도 불구하고, 네트워킹 및 저장을 위한 생태계(ecosystem)는 여전히 비용에 민감한데, 이는 고속 네트워킹 및 저장 시스템을 위한 컴포넌트의 소재 및 설계 선택을 제한한다. 특히, 인쇄 회로 보드(Printed Circuit Board: PCB)는 적절한 회로에 신호와 데이터를 라우팅하기 위해 네트워킹 및 저장 시스템에서 광범위하게 사용된다. 그러나, 시장은 고속 데이터 전송에 대한 요구가 증가할 때에도 PCB 비용 및/또는 복잡도를 증가시키는 것을 용인하지 않을 것이다.
전술된 양상 및 이 발명의 수반되는 이점 중 다수는, 달리 명시되지 않는 한 다양한 도면을 통틀어 유사한 참조 번호가 유사한 부분을 나타내는 첨부된 도면과 함께 취해지는 경우에, 다음의 상세한 설명에 대한 참조에 의해 그것이 더 잘 이해되게 됨에 따라 더 용이하게 인식되게 될 것이다,
도 1은 집적 회로(Integrated Circuit: IC)로부터 커넥터(connector)로의 베이스라인 리치(baseline reach)가 10인치인 실시예를 예시하고,
도 2는 본 개시의 실시예에 따라, 고속 데이터 채널을 지닌 볼 그리드 어레이(Ball Grid Array: BGA) 플렉스 회로(flex circuit)의 실시예를 예시하며,
도 3은 저비용 서버 PCB에 대비되어 고비용의 최적화된 PCB 조성(construction)의 약 50% 적은 신호 감쇠를 예시하는 그래프이고,
도 4는 저비용의 비-최적화된(non-optimized) PCB 상의 10인치 호스트 리치(host reach) 대비, 일 실시예에 따른 플렉스 회로 기술을 사용한 10인치 호스트 리치에 대한 약 50% 더 좋은 신호 감쇠를 예시하는 그래프이며,
도 5는 플렉스 회로 장치의 하나의 실시예로써 IEEE 표준 802.3 110절(IEEE Std. 802.3 Clause 110)(25GBASE-CR) 송신기 사양의 일부를 충족시키는 것을 보여주는 그래프이고,
도 6은 비-최적화된 계층 조성을 갖는 저비용 PCB 상의 10인치 리치(reach)에 대해 IEEE 표준 802.3 110절(25GBASE-CR) 송신기 사양을 베이스라인 장치가 충족시키지 않음을 도시하는 그래프이며,
도 7은 상부 보드(top board) 플렉스 회로를 갖는 예시적인 회로 어셈블리(circuit assembly)를 예시하고,
도 8은 패킷 대 보드(packet to board) 플렉스 회로를 갖는 예시적인 회로 어셈블리를 예시하며,
도 9는 상부 플렉서블 쌍축 부속물(top flexible twin axial attachment)을 갖는 예시적인 회로 어셈블리를 예시하고,
도 10은 상부 패키지 플렉서블 쌍축 어셈블리(top package flexible twin axial assembly)를 갖는 예시적인 회로 어셈블리를 예시하고,
도 11은 하부 플렉서블 쌍축 부속물(bottom flexible twin axial attachment)을 갖는 예시적인 회로 어셈블리를 예시하고,
도 12는 세라믹 볼 그리드 어레이(Ceramic Ball Grid Array: CBGA)의 단면도를 도시하며,
도 13은 BGA 패드와 비아 사이의 상호 연결의 예를 도시한다.
고속 데이터 채널의 라우팅을 용이하게 하기 위해 플렉서블(flexible)(플렉스(flex)) 회로 기술 및/또는 축 케이블(axial cable)을 이용하는 방법 및 장치의 실시예가 본 문서에서 기술된다. 다음의 설명에서, 발명의 실시예의 철저한 이해를 제공하기 위해 다수의 특정 세부사항이 개진된다. 그러나, 당업자는 특정 세부 사 항 중 하나 이상 없이, 또는 다른 방법, 컴포넌트, 재료 등과 함께 발명이 실시될 수 있다는 것을 인식할 것이다. 다른 사례에서, 잘 알려진 구조, 재료 또는 동작은 발명의 양상을 모호하게 하는 것을 피하기 위해 상세히 기술되거나 도시되지 않는다.
"하나의 실시예" 또는 "일 실시예"에 대한 본 명세서 전체에 걸친 언급은 실시예와 관련하여 기술된 특정한 특징, 구조 또는 특성이 적어도 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳에서의 문구 "하나의 실시예에서" 또는 "일 실시예에서"의 출현은 반드시 모두 동일한 실시예를 지칭하고 있는 것은 아니다. 더욱이, 특정한 특징, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다.
명확성을 위해, 본 문서에서의 도면 내의 개별 컴포넌트는 또한, 특정한 참조 번호에 의해서가 아니라, 도면에서의 그것의 라벨에 의해 참조될 수 있다. 추가적으로, (특정한 컴포넌트와는 대조적으로) 특정한 유형의 컴포넌트를 지칭하는 참조 번호는 "전형적"(typical)을 뜻하는 "(typ)"이 따라오는 참조 번호로써 도시될 수 있다. 이들 컴포넌트의 구성은 단순성 및 명료성을 위해 도면의 그림에는 도시되지 않지만 존재할 수 있는 유사한 컴포넌트, 또는 별도의 참조 번호로써 라벨표시되지 않은 유사한 컴포넌트를 표상할 것임이 이해될 것이다. 반대로, "(typ)"은 컴포넌트, 요소 등이 그것의 개시된 기능, 구현, 목적 등을 위해 전형적으로 사용됨을 의미하는 것으로 해석되어서는 안 된다.
위에서 논의된 바와 같이, PCB는 네트워킹 및 저장 컴포넌트에서 사용된다. PCB는 비용 제약을 받는 한편 또한 고속 데이터 요구 사항을 충족시킬 것이 요구된다. 고속 이더넷 프로토콜(Ethernet protocol)은 고속 데이터 요구 사항이 있는 네트워킹 프로토콜의 예이다. 몇몇 집적 회로(Integrated Circuit: IC)는, 예를 들어, 구리(copper) 이더넷 상에서의 레인(lane) 당 10 Gb/s, 25 Gb/s 및 50 Gb/s를 달성하기 위해 IEEE 802.3 표준을 지키도록 설계된 통합 이더넷(integrated Ethernet)을 가진다. 병렬로 동작되는 4개의 25 Gb/s 레인을 이용하는 IEEE 802.3bj-2014 100Gb/s 이더넷을 포함하여, 다중 레인 이더넷(multi-lane Ethernet) 표준이 또한 정의되었다. (IC를 호스팅하는) 호스트(host) PCB는 IC가 위치된 곳에서부터 데이터 커넥터(가령 이더넷 커넥터)가 위치된 곳까지 (가령, 3인치보다 더 큰) 비교적 긴 거리를 가질 수 있다. 예시적인 IC는 중앙 처리 유닛(Central Processing Unit: CPU), 시스템 온 칩(System-on-Chip: SoC)(SoC 아키텍처를 갖는 프로세서를 포함함) 및 플랫폼 제어기 허브(Platform Controller Hub: PCH)를 포함한다.
도 1은 집적 회로(Integrated Circuit: IC)(102)로부터 커넥터(104)까지의 베이스라인 리치가 10인치인 회로 어셈블리(100)의 하나의 실시예를 예시한다. 도 1에서, 커넥터(104)는 소형 폼팩터 플러그가능(Small Form-factor Pluggable: SFP) 커넥터이다. 회로 어셈블리(100)는 복수의 비아(108 및 110)가 내부에 형성된 다층(multilayer) PCB(106)를 포함한다. 고속 데이터 채널은 IC(102)로부터 볼 그리드 어레이(Ball Grid Array: BGA)(112)를 통해 비아(108)로 라우팅된다. 다층 PCB에서 내측 계층(inner layer)으로서 형성된 라우팅 계층(114)이 비아(108)를 비아(110)에 연결하고 고속 데이터 채널은 라우팅 계층(114)으로부터 비아(100)에, 그리고 커넥터(104)에까지 라우팅된다. 그러므로, 고속 데이터 채널(가령, 이더넷)은 IC(102)로부터 커넥터(104)로 다층 PCB(106)의 계층을 통해서 라우팅된다. 추가로 도시된 바와 같이, 계층은 2개의 섹션(L1a 섹션 및 L1 섹션)을 포함한다. 여기에서 예시된 SFP 커넥터 외에도, 커넥터(104)가 다른 유형의 케이블, 예컨대 SFP 잭(jack)이 아닌 잭을 사용하는 이더넷 케이블을 수용하도록 구성될 수 있다.
본 문서에서의 다양한 도면의 그림에 묘사된 바와 같이, 하나 이상의 BGA의 사용이 이용된다. 볼 그리드 어레이는, 집적 회로(보통 IC 또는 칩으로 지칭됨)의 하측면(underside)에 그리드로 배열된 패드의 어레이(그리드 어레이)가 PCB 상의 외측 계층(outer layer) 상에 패턴화되고 동일한 그리드 구성을 갖는 패드의 유사한 어레이에 전기적으로 커플링되는(coupled) 패키징의 유형인데, IC 및 PCB 상의 패드의 각 쌍은 솔더 볼(solder ball)을 통해 커플링된다. 제조 공정 중에, 솔더 볼은 (가령, 리플로우(reflow) 동작을 통해) 용해되는바(melted), 패드의 각 쌍이 전기적으로 커플링되는 것을 초래하여, 신호로 하여금 IC로부터 PCB의 표면 상에 패턴화된 패드의 어레이에 연결된 하나 이상의 PCB 계층 상의 "배선"(wiring)으로 통과할 수 있게 한다. 예를 들어, 도 1의 예시와 도 2, 도 7 내지 도 11에서 예시된 실시예에서, PCB 표면 상에 패턴화된 그리드 어레이를 위한 선택된 패드는, 도 1의 비아(108)와 같은, PCB 내에 형성된 비아에 커플링된다. PCB 상에 패턴화된 패드의 일부분만이 여기에서 예시된 비아에 연결되거나, 그렇지 않으면, 패턴화된 BGA 패드 또는 중간 기판(도 8에 도시된 것과 같은 것)과 PCB 상의 동일한 계층에 형성된 배선에 연결됨은 당업자에 의해 이해될 것이다. BGA 패키지, 그리고 BGA 패드 및 비아 사이의 상호연결에 대한 추가의 세부사항은 도 12 및 도 13을 참조하여 아래에서 논의된다.
용어 "배선"(wiring), "트레이스"(trace) 및 "배선 트레이스"(wiring trace)는 통상적으로 PCB 내의 계층 상에 형성된 전기적 경로 패턴을 지칭함이 당업자에 의해 또한 인식될 것이다. 예를 들어, 그러한 전기적 경로는 일반적으로 구리 계층을 에칭함(etching)으로써 또는 구리 계층의 일부분을 선택적으로 제거하는 유사한 제조 공정을 통해서 PCB 상에 패턴화되어, PCB에 장착된(mounted) 컴포넌트를 상호연결하는 데 사용되는 "배선" 또는 "트레이스"의 패턴을 남긴다.
다층 PCB 내의 상이한 계층 상의 패드 및/또는 트레이스는 비아를 사용하여 전기적으로 커플링될 수 있다. 비아는 일반적으로 PCB에 작은 홀(hole)을 천공함(drilling) 또는 펀칭함(punching)으로써 또는 그렇지 않으면 제조 공정을 사용하여 유사한 홀을 형성함으로써 형성된다. 차후의 공정 중에, 예컨대 도금(plating) 공정을 통해, 도전성(conductive) 튜브 또는 "통"(barrel)을 형성하는 홀의 표면 상에 도전성 재료가 형성된다. 이와 같이, PCB를 완전히 통과하는 비아는 통상적으로 "도금 스루 홀"(plated-through hole), "도금 스루 홀 비아"(plated-through hole via) 또는 스루 홀 비아(through-hole via)로 지칭된다. 스루 홀 비아에 추가하여, 외통 비아(blind via) 및 매설 비아(buried via)가 또한 사용될 수 있다. 외통 비아는, 홀이 단지 PCB의 하나의 표면을 관통한다는 점을 제외하고는, 스루 홀 비아와 유사하다. 매설 비아는 PCB의 표면 중 어느 쪽도 관통하지 않는 PCB 내부의 홀을 갖는다. 단순성을 위해, 용어 "비아" 및 "비아들"은 다음의 설명에서 이러한 다양한 유형의 비아를 망라하기 위해 사용된다.
도 2는 본 개시의 실시예에 따라, 고속 데이터 채널을 지닌 BGA 플렉스 회로(202)를 갖는 회로 어셈블리(200)을 예시한다. 회로 어셈블리(200)는 IC(102), 커넥터(104) 및 다층 PCB(204)를 포함한다. IC(102)는 BGA(112)를 통해 다층 PCB(204)의 상부 계층(top layer)에 커플링된다. BGA 플렉스 회로(202)는 그것의 대향 단부에서 BGA 커넥터(206 및 208)의 쌍을 포함한다. IC(102) 및 BGA(112)는, 도 12에 예시되고 아래에서 기술되는 바와 같이, 세라믹 볼 그리드 어레이(Ceramic Ball Grid Array: CBGA)와 같은 단일 BGA 패키지 내에 집적될 수 있다.
BGA(112) 및 BGA 커넥터(206 및 208)는, 상부 계층(210) 및 하부 계층(bottom layer)(212)을 포함하는, 다층 PCB(204)의 외측 계층 상에 패턴화된 BGA 패드 어레이에 각각 커플링된다. 상부 계층(210) 상에 패턴화되고 BGA(112)를 위해 사용되는 선택적인 BGA 패드는 복수의 비아(214)를 사용하여 BGA 커넥터(206)를 위한 하부 계층(212) 상에 패턴화된 BGA 패드에 전기적으로 커플링된다. 반면, BGA 커넥터(208)를 위한 하부 계층(212) 상에 패턴화된 BGA 패드는 복수의 비아(216)를 사용하여 상부 계층(210)의 표면 상에 형성된 라우팅 계층(L2) 내의 배선에 전기적으로 커플링된다. 라우팅 계층(L2) 내의 배선은 커넥터(104) 상의 핀에 연결된다.
회로 어셈블리(200) 하에서, 고속 데이터 채널은 IC(102)로부터 BGA(112), 비아(214), BGA(206), 플렉스 회로(202), BGA(208), 비아(216), 라우팅 계층(L2)을 거쳐서 고속 데이터 커넥터(104)로 라우팅된다.
하나의 실시예에서, IC(102)는 데이터를 발신 및 수신하기 위한 통합 고속 데이터 트랜시버(transceiver)(가령, 이더넷)를 포함한다. 이 개시를 이용할 수 있는 고속 데이터 인터페이스의 다른 예는 울트라패스 인터커넥트(UltraPath Interconnect: UPI), 페리페럴 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express: PCIe), 직렬 AT 접속(Serial AT Attachment: SATA), 직렬 접속 SCSI(Serial Attached SCSI: SAS), 범용 직렬 버스(Universal Serial Bus: USB), 파이버 채널(Fiber Channel), 인피니밴드(InfiniBand) 및 메모리를 포함한다. 더블 데이터 레이트(Double Data Rate: DDR) 버스와 같은 단일 종단형 버스(single ended bus)가 본 개시의 실시예를 사용할 수 있다.
일반적으로, 고속 데이터는 1Gb/s 이상일 수 있다. 몇몇 실시예에서, 고속 데이터 채널은 25 Gb/s의 대역폭을 갖는 반면, 다른 실시예에서는 대역폭이 레인 당 50Gb/s 이상이고 다중 레인 링크(multi-lane link)에 대하여 100 Gb/s 이상일 수 있다. 도 2에서의 고속 데이터 채널은 IC(102)로부터, BGA(112), 비아(214), BGA 플렉스 회로(202), 비아(216)을 거쳐, 그리고 그 다음에는 라우팅 계층(L2) 내의 배선을 통해 커넥터(104)로 라우팅된다.
도 3은 8인치의 고비용의 최적화된 계층 조성(가령, 패브릭 스위치 라우팅(fabric routing switch)) 및 8인치의 저비용의 비-최적화된 계층 조성(가령, 서버 라우팅)에 대한 신호 감쇠(dB) 대 주파수 그래프이다. 도시된 바와 같이, 고비용의 최적화된 PCB 조성은 저비용 서버 PCB에 비해 약 50% 적은 신호 감쇠를 제공한다. 고비용의 최적화된 PCB가 감쇠를 줄이지만, 저비용 PCB 조성보다 상당히 더 비싸다.
도 4는 저비용의 비-최적화된 PCB 상의 10인치 호스트 리치 대비 플렉스 회로 기술의 하나의 실시예를 사용한 10인치 호스트 리치에 대해 약 50% 더 좋은 신호 감쇠를 예시하는 신호 감쇠(dB) 대 주파수 그래프이다. 이것이 보여주듯이, 플렉스 회로 기술은 고비용의 최적화된 PCB와 유사한 결과를 산출한다. 그러나, 플렉스 회로 기술은 유사한 애플리케이션을 위한 고비용의 최적화된 PCB보다 덜 비싸다.
도 5는 플렉스 회로 장치의 하나의 실시예로써 IEEE 표준 802.3 110절(25GBASE-CR) 송신기 사양의 일부를 충족시키는 것을 보여주는 그래프이다. 이 예에서, SFP+ 커넥터로의 10인치 리치를 갖는 플렉스 회로 장치는 IEEE 표준 802.3-2012의 표 92-6에 정의된 표 92-6 송신 사양을 충족시킨다. 반대로, 도 6은 IEEE 표준 802.3-2012의 표 92-6에 정의된 송신 사양을 충족시키지 않는 비-최적화된 계층 조성을 갖는 저비용 PCB 상에서 10 인치 리치를 갖는 종래의 베이스라인 구성을 도시한다.
도 7은 하나의 실시예에 따라, BGA 접속부(702 및 703)를 포함하는 상부 보드 BGA 플렉스 회로(701)를 갖는 예시적인 회로 어셈블리(700)를 예시한다. 회로 어셈블리(700)는 BGA(112)에 커플링된 IC(102)와, 커넥터(104)와, 내부에 비아(706 및708)가 형성된 다층 PCB(704)를 더 포함한다. 고속 데이터 채널은 IC(102)로부터 BGA(112)를 통해, 비아(706)에의 다층 PCB(704)의 상부 계층 상에 패턴화된 선택된 BGA 패드에, 라우팅 계층(710)(계층(L1a)) 내의 배선, 비아(708), BGA 접속부(702), 상부 보드 BGA 플렉스 회로(701), BGA 접속부(703), 그리고 라우팅 계층(L2) 내의 배선을 통해 커넥터(104)에 라우팅된다. 비아(706 및 708)는, 하나의 실시예에서 PCB(704)의 구리 계층일 수 있는 계층(L1a) 내의 신호 경로에 의해 함께 커플링된다. 계층(L2)이 또한 PCB(704)의 구리 계층일 수 있다.
도 8은 본 개시의 실시예에 따라, 다중 레벨 BGA/칩 캐리어(multi-level BGA/chip carrier)(802)를 포함하는 패키지와, 패키지 대 보드 플렉스 회로(804)를 포함하는 예시적인 회로 어셈블리(800)을 예시한다. BGA/칩 캐리어(802)는 PCB 또는 기판을 포함하는 칩 캐리어/인터포저(interposer) 보드(808)에 장착된 제1 BGA(806)를 포함하는 IC(102)를 포함하는데, 이 PCB 또는 기판은 다층 PCB(812)의 상부 계층 상에 패턴화된 제1 세트의 BGA 패드를 통해 다층 PCB(812)에 장착된 제2 BGA(810) 및 제1 BGA(806) 사이에 삽입된다. 플렉스 회로(804)의 좌측 단부는 BGA(814)에 의해서 칩 캐리어(808)의 상측면(topside)에 장착되는 반면, 플렉스 회로(804)의 우측 단부는 PCB의 상위 계층 상의 BGA 패드 패턴의 제2 세트를 통해 다층 PCB(812)에 장착된다. 패드의 제2 세트는 계층(L2) 내의 배선을 통해 커넥터(104)에 전기적으로 연결된다.
회로 어셈블리(800) 하에서, 고속 데이터 채널은 IC(102)로부터 제1 BGA(806), 칩 캐리어/ 인터포저 보드(808), BGA(814), 플렉스 회로(804), BGA(816), 그리고 다층 PCB(812)의 라우팅 계층(L2) 내의 배선을 통해 커넥터(104)로 라우팅된다.
도 9는 본 개시의 실시예에 따라, 상부 플렉서블 쌍축 부속물(902)을 갖는 예시적인 회로 어셈블리(900)를 예시한다. 상부 플렉서블 쌍축 부속물(902)은 플렉스 회로(904), 축 포트(axial port)(906), 쌍축 케이블(twin axial cable)(908), 축 포트(910) 및 플렉스 회로(912)를 포함한다. 축 포트(906 및 910)는 쌍축 케이블(908)의 짝지어진(mating) 커넥터와 연결되는 커넥터일 수 있다. 예시된 실시예에서, 플렉스 회로(904)는 볼 그리드 어레이(916)를 통해 다층 PCB(914)에 커플링되고, 축 포트(906)는 플렉스 회로(904)에 커플링된다. 유사하게, 플렉스 회로(912)는 볼 그리드 어레이(918)를 통해 다층 PCB(914)에 커플링되고 축 포트(910)는 플렉스 회로(912)에 커플링된다.
회로 어셈블리(900)에서, 고속 데이터 채널은 IC(102)로부터 다층 PCB(914) 내의 비아(920)로의 BGA(112), 라우팅 계층(922)(PCB(914)의 계층(L1a)), 비아(924), BGA(916), 플렉서블 쌍축 부속물(902), BGA(918), 그리고 PCB(914)의 계층(L2)를 통해 커넥터(104)로 라우팅된다.
도 10은 본 개시의 실시예에 따라, 상부 패키지 플렉서블 쌍축 어셈블리(1002)를 갖는 예시적인 회로 어셈블리(1000)를 예시한다. 상부 패키지 플렉서블 쌍축 어셈블리(1002)는 플렉스 회로(1010 및 1012)에 각각 장착된, 한 쌍의 축 포트(1006 및 1008) 사이에 커플링된 쌍축 케이블(1004)을 포함한다. 상부 패키지 플렉서블 쌍축 어셈블리(1002)는 그것의 좌측 단부에서 플렉스 회로(1010)의 볼 그리드 어레이(1014)에 의하여 BGA(112)의 칩 캐리어 부분의 상부에 커플링된다. 한편, 상부 패키지 플렉서블 쌍축 어셈블리(1002)는 PCB의 계층(L2)에 연결된 다층 PCB(1018) 상에 패턴화된 패드를 포함하는 볼 그리드 어레이(1016)를 통해 그것의 우측 단부에서 커플링된다.
회로 어셈블리(1000)에서, 고속 데이터 채널은 IC(102)로부터 BGA(112)의 기판을 통해 BGA(1014), 플렉스 회로(1010), 축 포트(1006), 쌍축 케이블(1004), 축 포트(1008), 플렉스 회로(1012), BGA(1016), PCB(1020)의 계층(L2)에, 그리고 그 다음에 커넥터(1004)로 라우팅된다.
도 11은 본 개시의 실시예에 따라, 하부 플렉서블 쌍축 부속물을 갖는 예시적인 회로 어셈블리(1100)를 예시한다. 플렉서블 쌍축 부속물(1102)은 플렉스 회로(1110 및 1112)에 차례로 장착된, 한 쌍의 축 포트(1106 및 1108) 사이에 커플링된 쌍축 케이블(1104)을 포함한다. 플렉스 회로(1110)는 비아(1120 및 1122)가 관통하여 형성된 다층 PCB(1118)의 하부 계층에 BGA(1114)에 의해서 장착된다. 앞에서와 같이, IC(102)는 볼 그리드 어레이(112)를 사용하여 다층 PCB(1118)의 상부 계층에 장착된다. 한편, 플렉서블 쌍축 부속물(1102)의 대향 단부에서, 플렉스 회로(1112)는 다층 PCB(1118)의 하부 계층에 BGA(1118)(이는 커넥터 (104)가 커플링된 계층(L2)에 결국 전기적으로 연결되는 비아(1122)에 전기적으로 연결됨)에 의해서 장착된다.
회로 어셈블리(1100)에서, 고속 데이터 채널은 IC(102)로부터 BGA(112)를 통해 비아(1120), BGA(1114), 플렉스 회로(1110), 축 포트(1106), 쌍축 케이블(1104), 축 포트(1108), 플렉스 회로(1112), BGA(1118), 비아(1122)에, 그리고 그 다음에 커넥터(104)로 라우팅된다.
도 2 및 도 7 내지 도 11에 대하여, 구성요소(202, 702, 802, 902, 1002 및 1102)는 고속 데이터 채널(가령, 이더넷)을 위해 발신 및 수신 양자 모두를 가능하게 하는 별개의 전도체를 위한 라우팅을 포함할 수 있음이 이해될 것이다. 추가로, 요소(202, 702, 802, 902, 1002 및 1102)는 다중 고속 데이터 채널, 또는 다중 레인을 갖는 고속 데이터 채널을 위한 라우팅을 포함할 수 있다. 유사하게, PCB(204, 704, 812, 914, 1018 및 1118)는 고속 데이터 채널을 위한 송신 및 수신 신호 양자 모두를 전달하도록 구성될 수 있어서 구리 계층(들) 및/또는 비아의 하나보다 많은 세트가 고속 데이터 채널을 위한 송신 및 수신 신호를 가능하게 하기 위해 또는 여러 고속 데이터 채널을 또는 다중 레인 데이터 채널을 가능하게 하기 위해 PCB 내에 라우팅될 수 있다. 도 2 및 도 7 내지 도 11은 PCB를 통해 커넥터(104)로 고속 데이터를 전부(또는 상당한 대다수를) 라우팅하는 것 대신에 하나 이상의 고속 데이터 채널이 IC(102)로부터 플렉스 회로 및/또는 축 케이블을 통해 커넥터(104)로 라우팅되는 예를 도시한다. 도 3 내지 도 6의 그래프가 보여주는 바와 같이, 저비용 PCB 라우팅에 의존하는 것보다는 이러한 실시예를 이용함으로써 더 나은 시그널링 특성이 달성될 수 있다. 한편, 여기에서 기술된 다양한 실시예는 적용가능한 표준을 충족시키는 송신 품질 레벨을 지원하는 한편, 고비용 PCB 라우팅에 필요한 최적화된 계층 조성을 이용하는 것보다 덜 비싸다.
도 12는 세라믹 볼 그리드 어레이(Ceramic Ball Grid Array: CBGA)(1200)의 단면도를 도시한다. 몇몇 실시예에서, IC(102) 및 BGA(112)는 도 12에서 도시된 것과 유사한 구조를 갖는 CBGA 패키지를 포함한다. 다른 실시예에서, 본 문서에서의 도면에 예시되고 앞서 기술된 다양한 BGA를 위해 다른 유형의 BGA가 사용될 수 있다. 이들은 플라스틱 볼 그리드 어레이(plastic ball grid array) 및 플립 칩 테이프 볼 그리드 어레이(flip chip tape ball grid array)를 포함하나, 이에 한정되지 않는다. 일반적으로, 다양한 유형의 BGA의 "볼" 구조는 도 12에 도시된 것과 유사하다.
보다 상세하게, CBGA(1200)는 플립 칩 부속물(flip-chip attach)(1206)에 의해서 다층 세라믹 기판(1204)에 장착되는 IC를 포함하는 다이(die)(1202)를 포함한다. 복수의 솔더 볼(1208)은 다층 세라믹 기판(1204)의 하측면 상의 공융 솔더(eutectic solder)의 그리드 패턴(1210)에 커플링된다. 추가로 도시된 바와 같이, CPGA 패키지는 캡(cap)(1212), 열 그리스(thermal grease)(1214) 및 언더필(underfill)(1216)을 더 포함할 수 있다.
도 13은 BGA 패드와 비아 사이의 상호 연결의 예를 도시한다. 위에서 논의 된 바와 같이, BGA 패드(BGA-PAD로 도시됨)는 (도시되지 않은) PCB 상의 외측 계층 상의 패턴으로 배열된다. 배열된 비아(1300)는 BGA 패턴으로부터 오프셋(offset)된 유사한 패턴이다. 도 13의 좌측 부분에 도시된 바와 같이, BGA 패드와 비아 사이에서 1:1 대응을 갖는 것에 더하여, 비아는 도 13의 우측 부분에 도시된 바와 같이, 여러 BGA 패드와 공유될 수 있는데, 여기서 SG는 공유된 접지(shared ground)를 의미하고, SV는 공유된 비아(shared via)를 의미하고, SP는 공유된 전원(shared power)을 의미한다. 하나의 실시예에서, 인접한 신호 사이의 커플링(coupling)을 감소시키기 위해 디커플링 커패시터(Decoupling Capacitor: DC)가 이용될 수 있다.
본 문서에서 기술된 주제(subject matter)의 추가적인 양상이 다음의 번호 표시된 조항에서 제시된다:
1. 회로 어셈블리(circuit assembly)로서,
다층(multilayer) 인쇄 회로 보드(Printed Circuit Board: PCB)와,
인쇄 회로 보드에 커플링된 집적 회로(Integrated Circuit: IC)와,
인쇄 회로 보드에 커플링된 고속 데이터 커넥터(high-speed data connector)(고속 데이터 커넥터는 집적 회로(Integrated Circuit: IC)로부터 3인치보다 더 큰 거리에 배치됨)와,
고속 데이터 커넥터와 집적 회로 사이에 커플링된 신호 경로(signal pathway)(신호 경로는 적어도 25 기가비트/초(Gigabits per second: Gb/s)의 대역폭을 갖는, 집적 회로로부터 고속 데이터 커넥터로의 고속 데이터 채널을 제공하되, 신호 경로의 일부분은 적어도 3인치의 길이를 갖는 플렉서블(flexible: 플렉스(flex)) 회로 또는 축 케이블(axial cable)을 포함함)를 포함하는 회로 어셈블리.
2. 조항 1에 있어서, 고속 데이터 커넥터는 IC로부터 적어도 10인치에 배치되는, 회로 어셈블리.
3. 조항 1 또는 조항 2에 있어서, 고속 데이터 채널은 적어도 50 Gb/s의 대역폭을 갖는, 회로 어셈블리.
4. 조항 1 또는 조항 2에 있어서, 고속 데이터 채널은 적어도 100 기가비트/초의 대역폭을 갖는 다중 레인 링크(multi-lane link)를 이용하는, 회로 어셈블리.
5. 선행 조항 중 임의의 것에 있어서, 고속 데이터 커넥터는 소형 폼팩터 플러그가능(Small Form-Factor Pluggable: SFP) 커넥터를 포함하는, 회로 어셈블리.
6. 선행 조항 중 임의의 것에 있어서, 고속 데이터 채널은 IEEE 표준 802.3 110절(25GBASE-CR)에 의해 정의된 송신기 신호 사양을 준수하는, 회로 어셈블리.
7. 선행 조항 중 임의의 것에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제2 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제2 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로를 갖는 라우팅 계층(routing layer)을 포함하되, 제1 세트의 BGA 패드의 일부분은 다층 PCB를 관통하는 제1 복수의 비아에 의해 제2 세트의 BGA 패드에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB를 관통하는 제2 복수의 비아에 의해 라우팅 계층 내의 회로 경로의 제1 단부에 커플링되며, 라우팅 계층 내의 회로 경로의 제2 단부는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터에 커플링되고,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되고,
회로 어셈블리는 제2 BGA 및 제3 BGA가 대향하는 단부(opposing ends)에 배치된 BGA 플렉스 회로를 더 포함하고, 제2 BGA는 제2 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착되며, 제3 BGA는 제3 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착되는, 회로 어셈블리.
8. 조항 1 내지 조항 6 중 임의의 것에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제1 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제1 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제2 측에 형성된 복수의 회로 경로를 갖는 제1 라우팅 계층을 포함하되, 다층 PCB는 제1 측으로부터 제2 측으로 관통하는 제1 세트의 비아 및 제2 세트의 비아를 더 갖고, 제1 세트의 비아 및 제2 세트의 비아의 비아들은 제2 라우팅 계층 내의 회로 경로를 통해 전기적으로 연결되며, 제1 세트의 BGA 패드의 일부분은 제1 세트의 비아에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터로의 라우팅 계층 내의 회로 경로에 커플링되며,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되고,
회로 어셈블리는 제2 BGA 및 제3 BGA가 대향하는 단부에 배치된 BGA 플렉스 회로를 더 포함하고, 제2 BGA는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착되고, 제3 BGA는 제3 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착되는, 회로 어셈블리.
9. 조항 1 내지 조항 6 중 임의의 것에 있어서, 다층 PCB는 다층 PCB의 제1 측에 배치된 제1 세트 및 제2 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로가 제1 단부에서 제2 세트의 BGA 패드 내의 BGA 패드들에 연결된 라우팅 계층을 포함하되,
고속 데이터 커넥터는 다층 PCB의 제1 측에 장착되고 라우팅 계층 내의 복수의 회로 경로의 제2 단부에 커플링되며,
IC는 기판을 포함하는 칩 캐리어/인터포저 보드에 장착된 제1 BGA를 포함하는 BGA/칩 캐리어에 장착되거나 집적되고, 상기 기판은 제1 세트의 BGA 패드를 통해 다층 PCB에 장착된 제2 BGA와 제1 BGA 사이에 삽입되며, 칩 캐리어/인터포저 보드는 제1 BGA가 커플링된 제3 세트의 BGA 패드와, 제4 세트의 BGA 패드를 포함하고,
회로 어셈블리는 제3 BGA 및 제4 BGA가 대향하는 단부에 배치된 BGA 플렉스 회로를 더 포함하며, 제3 BGA는 제4 세트의 BGA 패드를 통해 칩 캐리어/인터포저 보드에 장착되고, 제4 BGA는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착되는, 회로 어셈블리.
10. 조항 1 내지 조항 6 중 임의의 것에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제1 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제1 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제2 측에 형성된 복수의 회로 경로를 갖는 제1 라우팅 계층을 포함하되, 다층 PCB는 제1 측으로부터 제2 측으로 관통하는 제1 세트의 비아 및 제2 세트의 비아를 더 갖고, 제1 세트의 비아 및 제2 세트의 비아의 비아들은 제2 라우팅 계층 내의 회로 경로를 통해 전기적으로 연결되며, 제1 세트의 BGA 패드의 일부분은 제1 세트의 비아에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터로의 라우팅 계층 내의 회로 경로에 커플링되며,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되고,
회로 어셈블리는 제1 단부에서 제1 축 포트(axial port)로 커플링되고 제2 단부에서 제2 축 포트로 커플링된 쌍축 케이블(twin axial cable)을 포함하는 상부 플렉서블 쌍축 부속물을 더 포함하고, 제1 축 포트는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착된 제2 BGA에 동작가능하게 커플링되며, 제2 축 포트는 제3 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착된 제3 BGA에 동작가능하게 커플링되는, 회로 어셈블리.
11. 조항 10에 있어서, 제1 축 포트는 제1 플렉스 회로에 의해 제2 BGA에 동작가능하게 커플링되고, 제2 축 포트는 제2 플렉스 회로에 의해 제3 BGA에 동작가능하게 커플링되는, 회로 어셈블리.
12. 조항 1 내지 조항 6 중 임의의 것에 있어서, 다층 PCB는 다층 PCB의 제1 측에 배치된 제1 세트 및 제2 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로가 제1 단부에서 제2 세트의 BGA 패드 내의 BGA 패드들에 연결된 라우팅 계층을 포함하고,
고속 데이터 커넥터는 다층 PCB의 제1 측에 장착되고 라우팅 계층 내의 복수의 회로 경로의 제2 단부에 커플링되며,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB에 장착된 제1 BGA에 장착되되, 제1 BGA는 제3 세트의 BGA 패드가 상부 표면 상에 패턴화된 기판을 포함하고,
회로 어셈블리는 제1 단부에서 제1 축 포트로 커플링되고 제2 단부에서 제2 축 포트로 커플링된 쌍축 케이블을 포함하는 상부 플렉서블 쌍축 부속물을 더 포함하고, 제1 축 포트는 제3 세트의 BGA 패드를 통해 BGA 기판에 장착된 제2 BGA에 동작가능하게 커플링되며, 제2 축 포트는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착된 제3 BGA에 동작가능하게 커플링되는, 회로 어셈블리.
13. 조항 12에 있어서, 제1 축 포트는 제1 플렉스 회로에 의해 제2 BGA에 동작가능하게 커플링되고, 제2 축 포트는 제2 플렉스 회로에 의해 제3 BGA에 동작가능하게 커플링되는, 회로 어셈블리.
14. 조항 1 내지 조항 6 중 임의의 것에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제2 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제2 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로를 갖는 라우팅 계층을 포함하되, 제1 세트의 BGA 패드의 일부분은 다층 PCB를 관통하는 제1 복수의 비아에 의해 제2 세트의 BGA 패드에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB를 관통하는 제2 복수의 비아에 의해 라우팅 계층 내의 회로 경로의 제1 단부에 커플링되며, 라우팅 계층 내의 회로 경로의 제2 단부는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터에 커플링되고,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되되,
회로 어셈블리는 제1 단부에서 제1 축 포트로 커플링되고 제2 단부에서 제2 축 포트로 커플링된 쌍축 케이블을 포함하는 하부 플렉서블 쌍축 부속물을 더 포함하고, 제1 축 포트는 제2 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착된 제2 BGA에 동작가능하게 커플링되며, 제2 축 포트는 제3 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착된 제3 BGA에 동작가능하게 커플링되는, 회로 어셈블리.
15. 조항 14에 있어서, 제1 축 포트는 제1 플렉스 회로에 의해 제2 BGA에 동작가능하게 커플링되고, 제2 축 포트는 제2 플렉스 회로에 의해 제3 BGA에 동작가능하게 커플링되는, 회로 어셈블리.
16. 다층 인쇄 회로 보드(Printed Circuit Board: PCB)에 장착된 집적 회로(Integrated Circuit: IC)와 다층 PCB에 장착된 고속 데이터 커넥터 간의 고속 데이터 채널을 위한 신호를 라우팅하는 방법으로서,
적어도 25 기가비트/초(Gb/s)의 대역폭을 지원하는 신호 경로를 통해서 IC로부터 고속 데이터 커넥터로 신호를 라우팅하는 단계를 포함하되, 신호 경로의 일부분은 적어도 3 인치의 길이를 갖는 플렉서블(flexible: 플렉스(flex)) 회로 또는 축 케이블을 포함하는, 방법.
17. 조항 16에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제2 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제2 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로를 갖는 라우팅 계층을 포함하되, 제1 세트의 BGA 패드의 일부분은 다층 PCB를 관통하는 제1 복수의 비아에 의해 제2 세트의 BGA 패드에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB를 관통하는 제2 복수의 비아에 의해 라우팅 계층 내의 회로 경로의 제1 단부에 커플링되며, 라우팅 계층 내의 회로 경로의 제2 단부는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터에 커플링되고,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 상기 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되며,
상기 다층 PCB는 제2 BGA 및 제3 BGA가 대향하는 단부에 배치된 BGA 플렉스 회로에 커플링되되, 제2 BGA는 제2 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착되고 제3 BGA는 제3 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착되도록 커플링되고,
고속 데이터 채널은 IC로부터 제1 BGA를 통해, 제1 세트의 비아 내의 비아들을 통해, 제2 BGA를 통해, 플렉스 회로를 통해, 제3 BGA를 통해, 제2 세트의 비아 내의 비아들을 통해, 그리고 라우팅 계층을 통해 고속 데이터 커넥터(104)로 라우팅되는, 방법.
18. 조항 16에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제1 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제1 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제2 측에 형성된 복수의 회로 경로를 갖는 제1 라우팅 계층을 포함하되, 다층 PCB는 제1 측으로부터 제2 측으로 관통하는 제1 세트의 비아 및 제2 세트의 비아를 더 갖고, 제1 세트의 비아 및 제2 세트의 비아의 비아들은 제2 라우팅 계층 내의 회로 경로를 통해 전기적으로 연결되며, 제1 세트의 BGA 패드의 일부분은 제1 세트의 비아에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터로의 라우팅 계층 내의 회로 경로에 커플링되며,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되고,
다층 PCB는 제2 BGA 및 제3 BGA가 대향 단부에 배치된 BGA 플렉스 회로에 커플링되되, 제2 BGA는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착되고 제3 BGA는 제3 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착되도록 커플링되고,
고속 데이터 채널은 IC로부터 제1 BGA를 통해, 제1 세트의 비아 내의 비아들을 통해, 제2 라우팅 계층 내의 배선을 통해, 제2 세트의 비아 내의 비아들을 통해, BGA 플렉스 회로를 통해, 제1 라우팅 계층을 통해 고속 데이터 커넥터로 라우팅되는, 방법.
19. 조항 16에 있어서, 다층 PCB는 다층 PCB의 제1 측에 배치된 제1 세트 및 제2 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로가 제1 단부에서 제2 세트의 BGA 패드 내의 BGA 패드들에 연결된 라우팅 계층을 포함하되,
고속 데이터 커넥터는 다층 PCB의 제1 측에 장착되고 라우팅 계층 내의 복수의 회로 경로의 제2 단부에 커플링되며,
IC는 기판을 포함하는 칩 캐리어/인터포저 보드에 장착된 제1 BGA를 포함하는 BGA/칩 캐리어에 장착되거나 집적되고, 기판은 제1 세트의 BGA 패드를 통해 다층 PCB에 장착된 제2 BGA와 제1 BGA 사이에 삽입되며, 칩 캐리어/인터포저 보드는 제1 BGA가 커플링된 제3 세트의 BGA 패드와, 제4 세트의 BGA 패드를 포함하고,
다층 PCB는 제3 BGA 및 제4 BGA가 대향하는 단부에 배치된 BGA 플렉스 회로에 커플링되되, 제3 BGA는 제4 세트의 BGA 패드를 통해 칩 캐리어/인터포저 보드에 장착되고 제4 BGA는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착되도록 커플링되며,
고속 데이터 채널은 IC로부터 제1 BGA, 칩 캐리어/인터포저 보드, 제2 BGA를 통해, BGA 플렉스 회로를 통해, 제3 BGA를 통해, 라우팅 계층을 통해 고속 데이터 커넥터로 라우팅되는, 방법.
20. 조항 16에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제1 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제1 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제2 측에 형성된 복수의 회로 경로를 갖는 제1 라우팅 계층을 포함하되, 다층 PCB는 제1 측으로부터 제2 측으로 관통하는 제1 세트의 비아 및 제2 세트의 비아를 더 갖고, 제1 세트의 비아 및 제2 세트의 비아의 비아들은 제2 라우팅 계층 내의 회로 경로를 통해 전기적으로 연결되며, 제1 세트의 BGA 패드의 일부분은 제1 세트의 비아에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터로의 라우팅 계층 내의 회로 경로에 커플링되며,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되고,
다층 PCB는 제1 단부에서 제1 축 포트로 커플링되고 제2 단부에서 제2 축 포트로 커플링된 쌍축 케이블을 포함하는 상부 플렉서블 쌍축 부속물에 커플링되되, 제1 축 포트는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착된 제2 BGA에 동작가능하게 커플링되고 제2 축 포트는 제3 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착된 제3 BGA에 동작가능하게 커플링되도록 커플링되고,
고속 데이터 채널은 IC로부터 제1 BGA를 통해, 제1 세트의 비아 내의 비아들을 통해, 제2 라우팅 계층을 통해, 제2 세트의 비아 내의 비아들을 통해, 라우팅 계층으로의 상부 플렉서블 쌍축 부속물을 통해 고속 데이터 커넥터로 라우팅되는, 방법.
21. 조항 16에 있어서, 다층 PCB는 다층 PCB의 제1 측에 배치된 제1 세트 및 제2 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로가 제1 단부에서 제2 세트의 BGA 패드 내의 BGA 패드들에 연결된 라우팅 계층을 포함하되,
고속 데이터 커넥터는 다층 PCB의 제1 측에 장착되고 라우팅 계층 내의 복수의 회로 경로의 제2 단부에 커플링되며,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB에 장착된 제1 BGA에 장착되되, 제1 BGA는 제3 세트의 BGA 패드가 상부 표면 상에 패턴화된 기판을 포함하고,
다층 PCB는 제1 단부에서 제1 축 포트로 커플링되고 제2 단부에서 제2 축 포트로 커플링된 쌍축 케이블을 포함하는 상부 플렉서블 쌍축 부속물에 커플링되되, 제1 축 포트는 제3 세트의 BGA 패드를 통해 BGA 기판에 장착된 제2 BGA에 동작가능하게 커플링되고 제2 축 포트는 제2 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 장착된 제3 BGA에 동작가능하게 커플링되도록 커플링되며,
고속 데이터 채널은 IC로부터 제1 BGA를 통해, 상부 플렉서블 쌍축 부속물을 통해, 라우팅 계층을 통해 고속 데이터 커넥터로 라우팅되는, 방법.
22. 조항 16에 있어서, 다층 PCB는 PCB의 제1 측에 배치된 제1 세트의 볼 그리드 어레이(Ball Grid Array: BGA) 패드와, PCB의 제2 측에 배치된 제2 세트의 BGA 패드와, 제2 세트의 BGA 패드로부터 적어도 3인치 떨어져 PCB의 제2 측에 배치된 제3 세트의 BGA 패드와, 다층 PCB의 제1 측에 형성된 복수의 회로 경로를 갖는 라우팅 계층을 포함하되, 제1 세트의 BGA 패드의 일부분은 다층 PCB를 관통하는 제1 복수의 비아에 의해 제2 세트의 BGA 패드에 전자적으로 커플링되고, 제3 세트의 BGA 패드는 다층 PCB를 관통하는 제2 복수의 비아에 의해 라우팅 계층 내의 회로 경로의 제1 단부에 커플링되며, 라우팅 계층 내의 회로 경로의 제2 단부는 다층 PCB의 제1 측에 장착된 고속 데이터 커넥터에 커플링되고,
IC는 제1 세트의 BGA 패드를 통해 다층 PCB의 제1 측에 집적 회로를 커플링하는 제1 BGA를 통해 다층 PCB에 장착되고,
다층 PCB는 제1 단부에서 제1 축 포트로 커플링되고 제2 단부에서 제2 축 포트로 커플링된 쌍축 케이블을 포함하는 하부 플렉서블 쌍축 부속물에 커플링되되, 제1 축 포트는 제2 세트의 BGA 패드를 통해 PCB의 제2 측에 장착된 제2 BGA에 동작가능하게 커플링되고 제2 축 포트는 제3 세트의 BGA 패드를 통해 다층 PCB의 제2 측에 장착된 제3 BGA에 동작가능하게 커플링되도록 커플링되며,
고속 데이터 채널은 IC로부터 제1 BGA를 통해, 제1 세트의 비아 내의 비아들을 통해, 하부 플렉서블 쌍축 부속물을 통해, 제2 세트의 비아 내의 비아들을 통해, 라우팅 계층을 통해 고속 데이터 커넥터로 라우팅되는, 방법.
23. 조항 16 내지 조항 22 중 임의의 것에 있어서, 고속 데이터 커넥터는 IC로부터 적어도 10인치에 배치되는, 방법.
24. 조항 16 내지 조항 23 중 임의의 것에 있어서, 고속 데이터 채널은 적어도 50 Gb/s의 대역폭을 갖는, 방법.
25. 조항 16 내지 조항 23 중 임의의 것에 있어서, 고속 데이터 채널은 IEEE 표준 802.3 110절(25GBASE-CR)에 정의된 송신기 신호 사양을 준수하는, 방법.
26. 조항 1 내지 조항 15 중 임의의 것에 있어서, 다층 PCB는 서버 보드(server board)를 포함하는, 회로 어셈블리.
27. 조항 1 내지 조항 15 및 조항 26 중 임의의 것에 있어서, IC는 통합 고속 트랜시버(integrated high-speed transceiver)를 갖는 프로세서를 포함하는, 회로 어셈블리.
28. 조항 1 내지 조항 15 및 조항 26 중 임의의 것에 있어서, IC는 통합 고속 트랜시버를 갖는 고속 통신 칩을 포함하는, 회로 어셈블리.
29. 조항 1 내지 조항 15, 조항 27 및 조항 28 중 임의의 것에 있어서, 통합 고속 트랜시버는 울트라패스 인터커넥트(UltraPath Interconnect: UPI), 페리페럴 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express: PCIe), 직렬 AT 접속(Serial AT Attachment: SATA), 직렬 접속 SCSI(Serial Attached SCSI: SAS), 범용 직렬 버스(Universal Serial Bus: USB), 파이버 채널(Fiber Channel) 및 인피니밴드(InfiniBand) 고속 데이터 인터페이스 중 하나로서 구성된, 회로 어셈블리.
30. 조항 16 내지 조항 23 중 임의의 것에 있어서, 다층 PCB는 서버 보드를 포함하는, 방법.
31. 조항 16 내지 조항 23 및 조항 30 중 임의의 것에 있어서, IC는 통합 고속 트랜시버를 갖는 프로세서를 포함하는, 방법.
32. 조항 16 내지 조항 23 및 조항 30 중 임의의 것에 있어서, IC는 통합 고속 트랜시버를 갖는 고속 통신 칩을 포함하는, 방법.
33. 조항 16 내지 조항 23, 조항 31 및 조항 32 중 임의의 것에 있어서, 통합 고속 트랜시버는 울트라패스 인터커넥트(UltraPath Interconnect: UPI), 페리페럴 컴포넌트 인터커넥트 익스프레스(Peripheral Component Interconnect Express: PCIe), 직렬 AT 접속(Serial AT Attachment: SATA), 직렬 접속 SCSI(Serial Attached SCSI: SAS), 범용 직렬 버스(Universal Serial Bus: USB), 파이버 채널(Fiber Channel) 및 인피니밴드(InfiniBand) 고속 데이터 인터페이스 중 하나로서 구성된, 방법.
비록 몇몇 실시예가 특정한 구현을 참조하여 기술되었으나, 몇몇 실시예에 따라 다른 구현이 가능하다. 추가적으로, 도면에서 예시되고/거나 본 문서에서 기술된 요소 또는 다른 특징의 배열 및/또는 순서는 예시되고 기술된 특정한 방식으로 배열될 필요는 없다. 몇몇 실시예에 따라 많은 다른 배열이 가능하다.
도면에 도시된 각각의 시스템에서, 몇몇 경우에서의 요소는 제시된 요소가 상이하고/거나 유사할 수 있음을 시사하기 위해 동일한 참조 번호 또는 상이한 참조 번호를 각각 가질 수 있다. 그러나, 요소는 본 문서에 도시되거나 기술된 시스템 중 일부 또는 전부와 작동하고 상이한 구현을 갖도록 충분히 융통성이 있을 수 있다. 도면에 도시된 다양한 요소는 동일하거나 상이할 수 있다. 어느 것이 제1 요소로 지칭되는지 및 어느 것이 제2 요소로 칭해지는지는 임의적이다.
위 설명 및 청구항에서, 용어 "커플링된"(coupled) 및 "연결된"(connected)이, 그것의 파생물과 함께, 사용될 수 있다. 이들 용어는 서로 동의어로 의도되지는 않는다고 이해되어야 한다. 오히려, 특정한 실시예에서, "연결된"은 둘 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉하고 있음을 나타내기 위해 사용될 수 있다. 둘 이상의 요소가 직접 물리적 또는 전기적으로 접촉하고 있음을 "커플링된"이 의미할 수 있다. 그러나, "커플링된"은 둘 이상의 요소가 서로 직접 접촉하지 않지만 여전히 서로 협동하거나 상호작용함을 또한 의미할 수 있다.
실시예는 본 발명의 구현 또는 예이다. "실시예", "하나의 실시예", "몇몇 실시예" 또는 "다른 실시예"에 대한 본 명세서에서의 참조는 그 실시예와 관련되어 기술된 특정한 특징, 구조 또는 특성이 발명의, 반드시 모든 실시예이지는 않은, 적어도 몇몇 실시예에 포함됨을 의미한다. "실시예", "하나의 실시예" 또는 "몇몇 실시예"의 다양한 출현은 반드시 모두 동일한 실시예를 지칭하고 있는 것은 아니다.
본 문서에 기술되고 예시된 모든 컴포넌트, 특징, 구조, 특성 등이 특정 실시예 또는 실시예들에 포함될 필요는 없다. 예컨대, 명세서가 컴포넌트, 특징, 구조 또는 특성이 포함될 "수 있다", "수가 있다", "수도 있다", 또는 "수는 있다"고 진술하는 경우, 그 컴포넌트, 특징, 구조 또는 특성이 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항이 "일" 또는 "한" 요소를 지칭하는 경우, 그것은 그 요소가 오직 하나 있음을 의미하지는 않는다. 명세서 또는 청구항이 "추가적" 요소를 지칭하는 경우, 그것은 그 추가적 요소가 하나보다 많이 있는 것을 배제하지 않는다.
요약서에 기술된 것을 포함하여, 본 발명의 예시된 실시예에 대한 위 설명은, 발명을 개시된 정확한 형태로 한정하거나 총망라하도록 의도된 것은 아니다. 발명의 특정 실시예와 예가 예시적 목적으로 본 문서에 기술되나, 당업자가 인식할 것과 같이, 발명의 범위 내에서 다양한 균등한 수정이 가능하다.
이러한 수정은 위의 상세한 설명에 비추어 발명에 대해 행해질 수 있다. 다음의 청구항에서 사용되는 용어는 발명을 명세서 및 도면에 개시된 특정 실시예로 한정하도록 해석되어서는 안 된다. 오히려, 발명의 범위는 전적으로, 청구항 해석의 확립된 원칙에 따라 해석되어야 하는 다음의 청구항에 의해 판정되어야 한다.

Claims (21)

  1. 회로 어셈블리(circuit assembly)로서,
    다층(multilayer) 인쇄 회로 보드(Printed Circuit Board: PCB)와,
    동작가능하게 커플링된 IC 칩을 가지며 상기 PCB에 커플링된, 집적 회로(Integrated Circuit: IC) 칩 캐리어, 기판, 또는 인터포저 ― 상기 IC 칩 캐리어, 기판, 또는 인터포저는 또한 커플링된 제1 축 포트(axial port)를 가지며, 상기 제1 축 포트는 상기 IC 칩 캐리어, 기판, 또는 인터포저 내의 배선을 통해 상기 IC 칩에 통신가능하게 커플링됨 ― 와,
    상기 PCB에 동작가능하게 커플링된 제2 축 포트와,
    대향 단부에 배치된 제1 커넥터 및 제2 커넥터를 갖는 축 케이블(axial cable) ― 상기 제1 커넥터는 상기 제1 축 포트와 커플링되고 상기 제2 커넥터는 상기 제2 축 포트와 커플링됨 ― 을 포함하는,
    회로 어셈블리.
  2. 제1항에 있어서,
    상기 IC 칩 캐리어, 기판, 또는 인터포저는 볼 그리드 어레이(ball grid array)를 통해 상기 PCB에 커플링되는,
    회로 어셈블리.
  3. 제1항 또는 제2항에 있어서,
    상기 PCB에 커플링되고 상기 제2 축 포트에 통신가능하게 커플링된 데이터 커넥터(data connector)를 더 포함하는,
    회로 어셈블리.
  4. 제3항에 있어서,
    상기 회로 어셈블리는 상기 IC 칩과 상기 데이터 커넥터 사이에서 신호를 전송할 수 있는 데이터 채널을 포함하는,
    회로 어셈블리.
  5. 제3항에 있어서,
    상기 데이터 채널은 적어도 25Gb/s(Gigabits per second)의 대역폭을 갖는,
    회로 어셈블리.
  6. 제3항에 있어서,
    상기 데이터 채널은 IEEE 표준 802.3 110절(25GBASE-CR)에 의해 정의된 송신기 신호 사양을 준수하는,
    회로 어셈블리.
  7. 제1항 또는 제2항에 있어서,
    상기 축 케이블은 쌍축 케이블이고, 상기 제1 축 포트 및 상기 제2 축 포트는 쌍축 포트인,
    회로 어셈블리.
  8. 회로 어셈블리로서,
    다층 인쇄 회로 보드(PCB)와,
    동작가능하게 결합된 IC 칩을 가지며 상기 PCB에 커플링된, 집적 회로(IC) 칩 캐리어, 기판, 또는 인터포저 ― 상기 IC 칩 캐리어, 기판, 또는 인터포저는 또한 커플링된 복수의 제1 축 포트를 가지며, 상기 복수의 제1 축 포트는 상기 IC 칩 캐리어, 기판, 또는 인터포저 내의 배선을 통해 상기 IC 칩에 통신가능하게 커플링됨 ― 와,
    상기 PCB에 동작가능하게 커플링된 복수의 제2 축 포트와,
    대향 단부에 배치된 제1 커넥터 및 제2 커넥터를 갖는 복수의 쌍축 케이블 ― 주어진 쌍축 케이블에 대해 상기 제1 커넥터는 상기 복수의 제1 축 포트 중 각각의 축 포트와 커플링되고, 주어진 쌍축 케이블에 대해 상기 제2 커넥터는 상기 복수의 제2 축 포트 중 각각의 축 포트와 커플링됨 ― 을 포함하는,
    회로 어셈블리.
  9. 제8항에 있어서,
    상기 IC 칩 캐리어, 기판, 또는 인터포저는 볼 그리드 어레이를 통해 상기 PCB에 커플링되는,
    회로 어셈블리.
  10. 제8항 또는 제9항에 있어서,
    상기 PCB에 커플링되고 상기 복수의 제2 축 포트에 통신가능하게 커플링된 적어도 하나의 데이터 커넥터를 더 포함하는,
    회로 어셈블리.
  11. 제10항에 있어서,
    상기 회로 어셈블리는 상기 IC 칩과 상기 데이터 커넥터 사이에서 신호를 전송할 수 있는 다중 레인 데이터 채널(multi-lane data channel)을 포함하는,
    회로 어셈블리.
  12. 제11항에 있어서,
    상기 다중 레인 데이터 채널의 각 레인은 적어도 25Gb/s(Gigabits per second)의 대역폭을 갖는,
    회로 어셈블리.
  13. 제11항에 있어서,
    상기 다중 레인 데이터 채널은 IEEE 표준 802.3 110절(25GBASE-CR)에 의해 정의된 송신기 신호 사양을 준수하는,
    회로 어셈블리.
  14. 제11항에 있어서,
    상기 다중 레인 데이터 채널은 적어도 100Gb/s(Gigabits per second)의 대역폭을 갖는,
    회로 어셈블리.
  15. 방법으로서,
    집적 회로(IC) 칩을 IC 칩 캐리어, 기판, 또는 인터포저에 동작가능하게 커플링하는 단계와,
    상기 IC 칩 캐리어, 기판 또는 인터포저를 다층 인쇄 회로 보드(PCB)에 커플링하는 단계와,
    상기 IC 칩 캐리어, 기판, 또는 인터포저에 제1 축 포트를 커플링하는 단계 ― 상기 제1 축 포트는 상기 IC 칩 캐리어, 기판, 또는 인터포저 내의 배선을 통해 상기 IC 칩과 통신가능하게 커플링됨 ― 와,
    상기 PCB에 제2 축 포트를 커플링하는 단계와,
    상기 제1 축 포트에 축 케이블의 제1 커넥터를 커플링하는 단계 ― 상기 축 케이블은 대향 단부에 제1 커넥터 및 제2 커넥터를 가짐 ― 와,
    상기 제2 축 포트에 상기 축 케이블의 상기 제2 커넥터를 커플링하는 단계를 포함하는,
    방법.
  16. 제15항에 있어서,
    상기 IC 칩 캐리어, 기판, 또는 인터포저는 볼 그리드 어레이를 통해 상기 PCB에 커플링되는,
    방법.
  17. 제15항 또는 제16항에 있어서,
    상기 제2 축 포트를 데이터 커넥터에 통신가능하게 커플링하는 단계를 더 포함하는,
    방법.
  18. 제17항에 있어서,
    상기 IC 칩과 상기 데이터 커넥터 사이의 적어도 하나의 신호 경로를 포함하는 데이터 채널을 통해 신호를 전송하는 단계를 더 포함하되, 상기 적어도 하나의 신호 경로는 상기 IC 칩과 상기 제1 축 포트 사이의 제1 신호 경로 세그먼트 및 상기 축 케이블을 포함하는 제2 신호 경로 세그먼트를 포함하는,
    방법.
  19. 제18항에 있어서,
    상기 데이터 채널은 적어도 25Gb/s(Gigabits per second)의 대역폭을 갖는,
    방법.
  20. 제18항에 있어서,
    상기 데이터 채널은 IEEE 표준 802.3 110절(25GBASE-CR)에 의해 정의된 송신기 신호 사양을 준수하는,
    방법.
  21. 제15항에 있어서,
    상기 축 케이블은 쌍축 케이블이고, 상기 제1 축 포트 및 상기 제2 축 포트는 쌍축 포트인,
    방법.
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