KR20210085262A - 이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법 - Google Patents

이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법 Download PDF

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Abstract

본 발명의 일실시예는, 복수의 로우(row) 라인과 복수의 컬럼 라인에 접속된 픽셀 어레이; 및 예정된 패턴을 가지는 스캔 입력(scan input) 데이터에 기초하여 스트레스 구간 동안 상기 복수의 로우 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하기 위한 로우 컨트롤러를 포함 이미지 센싱 장치를 제공한다.

Description

이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법{IMAGE SENSING DEVICE, IMAGE SYSTEM INCLUDING THE IMAGE SENSING DEVICE, AND TEST METHOD OF THE IMAGE SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 소자이다. 이미지 센싱 장치는 크게 CCD(Charge Coupled Device)를 이용한 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor)를 이용한 이미지 센싱 장치로 구분될 수 있다. 최근에는 아날로그 및 디지털 제어회로를 하나의 집적회로(IC) 위에 직접 구현할 수 있는 장점으로 인하여 CMOS를 이용한 이미지 센싱 장치가 많이 이용되고 있다.
본 발명의 실시예는 로우(row) 디코더의 결함을 용이하게 검출하면서도 픽셀 어레이의 결함을 미연에 방지할 수 있는 이미지 센싱 장치, 그 이미지 센싱 장치를 포함하는 이미지 시스템, 및 그 이미지 시스템의 테스트 방법을 제공한다.
본 발명의 일 측면에 따르면, 이미지 센싱 장치는, 복수의 로우(row) 라인과 복수의 컬럼 라인에 접속된 픽셀 어레이; 및 예정된 패턴을 가지는 스캔 입력(scan input) 데이터에 기초하여 스트레스 구간 동안 상기 복수의 로우 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하기 위한 로우 컨트롤러를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 이미지 시스템은, 테스트 모드 시 예정된 패턴을 가지는 스캔 입력(scan input) 데이터를 생성하기 위한 테스트 장치; 및 복수의 로우(row) 라인을 통해 서로 접속된 로우(row) 컨트롤러와 픽셀 어레이를 포함하며, 상기 테스트 모드 시, 상기 스캔 입력 데이터에 기초하여, 스캔 테스트 동작을 통해 상기 로우 컨트롤러의 결함 여부를 나타내는 스캔 출력 데이터를 생성하고 상기 복수의 로우 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하는 이미지 센싱 장치를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 이미지 시스템의 테스트 방법은, 스트레스 구간 동안, 테스트 장치가 스캔 입력(scan input) 데이터를 이미지 센싱 장치에게 출력하는 단계; 상기 스트레스 구간 동안, 상기 이미지 센싱 장치가 상기 스캔 입력 데이터에 기초하여 로우(row) 컨트롤러와 픽셀 어레이 사이에 접속된 복수의 로우(row) 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하는 단계; 및 상기 스트레스 구간 이후의 결함 검출 구간 동안, 상기 이미지 센싱 장치가 스캔 테스트 동작을 통해 상기 로우 컨트롤러의 결함 여부를 나타내는 스캔 출력 데이터를 상기 테스트 장치에게 출력하는 단계를 포함할 수 있다.
본 발명의 실시예는 로우(row) 디코더의 결함을 용이하게 검출하고 픽셀 어레이의 결함을 미연에 방지함으로써 우수한 품질경쟁력을 가지는 효과가 있다.
도 1은 본 발명의 실시예에 따른 이미지 시스템의 블록 구성도이다.
도 2는 도 1에 도시된 이미지 센싱 장치의 블록 구성도이다.
도 3은 도 2에 도시된 단위 픽셀 회로의 회로도이다.
도 4는 도 3에 도시된 단위 픽셀 회로에 접속된 도전 라인들의 레이아웃 도면이다.
도 5는 도 2에 도시된 로우 컨트롤러의 블록 구성도이다.
도 6은 도 5에 도시된 스캔 체인과 드라이버의 블록 구성도이다.
도 7은 도 6에 도시된 입력 셀의 블록 구성도이다.
도 8은 도 6에 도시된 제1 스캔 셀의 블록 구성도이다.
도 9는 도 6에 도시된 제n 스캔 셀의 블록 구성도이다.
도 10은 도 1에 도시된 이미지 시스템의 테스트 방법을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 복수 개로 이루어질 수 있음을 알 것이다.
도 1에는 본 발명의 실시예에 따른 이미지 시스템이 블록 구성도로 도시되어 있다.
도 1을 참조하면, 이미지 시스템은 테스트 장치(100), 및 이미지 센싱 장치(200)를 포함할 수 있다.
테스트 장치(100)는 테스트 모드 시 이미지 센싱 장치(200)의 스캔 테스트 동작 및 스트레스 인가 동작을 제어할 수 있다. 예컨대, 테스트 장치(100)는 스트레스 구간 동안 상기 스캔 테스트 동작 및 상기 스트레스 인가 동작에 필요한 스캔 입력(scan input) 데이터(SI)를 생성하여 이미지 센싱 장치(200)에게 출력할 수 있다. 스캔 입력 데이터(SI)는 복수의 데이터 값을 포함하고, 상기 복수의 데이터 값은 예정된 패턴을 가질 수 있다. 예컨대, 상기 복수의 데이터 값은 "1"과 "0"이 반복되는 패턴을 가질 수 있다. 이하에서는 "1010...10"의 패턴을 제1 패턴이라 칭하고 "0101...01"의 패턴을 제2 패턴이라 칭하여 설명하기로 한다.
테스트 장치(100)는 상기 테스트 모드 시 이미지 센싱 장치(200)의 결함을 검출할 수 있다. 예컨대, 테스트 장치(100)는 결함 검출 구간 동안 이미지 센싱 장치(200)로부터 제공된 스캔 출력 데이터(SO)와 기 저장된 기준 데이터를 비교함으로써 이미지 센싱 장치(200)이 결함을 검출할 수 있다. 상기 결함은 이미지 센싱 장치(200)에 포함된 로우 컨트롤러(220)의 결함을 포함할 수 있고, 더욱 정확하게는 로우 컨트롤러(220)에 포함된 로우 디코더(221)의 결함일 수 있다.
테스트 장치(100)는 상기 테스트 모드 시 이미지 센싱 장치(200)에게 복수의 전압(Vs)을 공급할 수 있다. 복수의 전압(Vs)은 전원과 관련된 제1 내지 제4 전압(VPX, VSS, VD, VP)을 포함한다(도 2 참조). 특히, 테스트 장치(100)는 상기 스트레스 구간 동안 복수의 전압(Vs) 중 적어도 하나를 대신하여 상기 스트레스 인가 동작에 필요한 스트레스 전압을 이미지 센싱 장치(200)에게 공급할 수 있다. 예컨대, 테스트 장치(100)는 상기 스트레스 구간 동안 상기 스트레스 전압에 대응하는 전압 레벨을 가지는 제4 전압(VP)을 이미지 센싱 장치(200)에게 공급할 수 있고, 상기 스트레스 구간 동안 상기 스트레스 전압에 대응하는 전압 레벨을 가지는 제1 전압(VPX)과 접지전압 레벨을 가지는 제2 전압(VSS)을 이미지 센싱 장치(200)에게 공급하거나 또는 상기 접지전압 레벨을 가지는 제1 전압(VPX)과 상기 스트레스 전압에 대응하는 전압 레벨을 가지는 제2 전압(VSS)을 이미지 센싱 장치(200)에게 공급할 수 있다.
이미지 센싱 장치(200)는 상기 테스트 모드 시 스캔 입력 데이터(SI)를 입력받을 수 있다. 이미지 센싱 장치(200)는 스캔 입력 데이터(SI)에 기초하여, 상기 스트레스 구간 동안 상기 스트레스 인가 동작을 통해 스트레스 인가 대상에게 상기 스트레스 전압을 인가하고 상기 결함 검출 구간 동안 상기 스캔 테스트 동작을 통해 스캔 출력 데이터(SO)를 생성할 수 있다. 상기 스트레스 인가 대상은 복수의 로우 라인(RL1 ~ RL6), 및 복수의 전원 라인(CL1 ~ CL4)을 포함하며, 이는 아래에서 설명한다(도 4 참조).
도 2에는 도 1에 도시된 이미지 센싱 장치(200)가 블록 구성도로 도시되어 있다. 도 2에는 본 발명의 요지와 관련된 구성들만이 도시되어 있음을 미리 밝혀둔다.
도 2를 참조하면, 이미지 센싱 장치(200)는 픽셀 어레이(210), 및 로우 컨트롤러(220)를 포함할 수 있다.
픽셀 어레이(210)는 복수의 로우(row)와 복수의 컬럼(column)의 교차점들에 배치된 복수의 단위 픽셀 회로(UPX)를 포함할 수 있다. 각각의 단위 픽셀 회로(UPX)는 싱글 픽셀을 포함하거나 또는 복수의 픽셀을 포함할 수 있다. 이하에서는 각각의 단위 픽셀 회로(UPX)가 상기 복수의 픽셀을 포함하는 것을 예로 들어 설명한다. 예컨대, 각각의 단위 픽셀 회로(UPX)는 2x2로 배열된 4개의 픽셀을 포함할 수 있다. 각각의 단위 픽셀 회로(UPX)는 복수의 로우 라인(RL1 ~ RL6)과 복수의 컬럼 라인(CL1 ~ CL4, VOUT)에 접속될 수 있다(도 4 참조).
참고로, 픽셀 어레이(210)는 노말 모드 시 로우별로 할당된 로우 제어신호들(RCTRLs)에 기초하여 로우별로 픽셀신호들을 생성할 수 있다. 각각의 단위 픽셀 회로(UPX)는 상기 노말 모드 시 고전압 레벨을 가지는 제1 전압(VPX)과 저전압 레벨을 가지는 제2 전압(VSS)을 이용한다.
로우 컨트롤러(220)는 상기 테스트 모드 시 스캔 입력 데이터(SI)에 기초하여 복수의 로우 라인(RL1 ~ RL6)에 상기 스트레스 전압을 선택적으로 인가할 수 있다. 예컨대, 로우 컨트롤러(220)는 상기 스트레스 구간 동안 상기 스캔 입력 데이터(SI)의 상기 제1 패턴 또는 상기 제2 패턴에 따라 복수의 로우 라인(RL1 ~ RL6) 중 홀수 번째 로우 라인들(RL1, RL3, RL5)에 상기 스트레스 전압을 인가하거나 또는 복수의 로우 라인(RL1 ~ RL6) 중 짝수 번째 로우 라인들(RL2, RL4, RL6)에 상기 스트레스 전압을 인가할 수 있다. 로우 컨트롤러(220)는 제3 및 제4 전압(VD, VP)을 이용할 수 있다. 특히, 제4 전압(VP)은 상기 노말 모드 시보다 상기 테스트 모드 시에 더 높은 레벨을 가질 수 있고, 로우 컨트롤러(220)는 상기 테스트 모드 시 제4 전압(VP)을 상기 스트레스 전압으로서 이용할 수 있다.
로우 컨트롤러(220)는 상기 테스트 모드 시 스캔 입력 데이터(SI)에 기초하여 상기 스캔 테스트 동작을 실시할 수 있다. 예컨대, 로우 컨트롤러(220)는 로딩 구간 동안 스캔 입력 데이터(SI)에 포함된 복수의 데이터 값을 예정된 방식으로 논리 연산함으로써 스캔 출력 데이터(SO)를 생성할 수 있고, 결함 검출 구간 동안 스캔 출력 데이터(SO)를 테스트 장치(100)에게 출력할 수 있다.
참고로, 로우 컨트롤러(220)는 상기 노말 모드 시 상기 스트레스 전압보다 낮은 전압 레벨의 제4 전압(VP)을 이용하여 복수의 로우 라인(RL1 ~ RL6)을 선택적으로 구동함으로써 로우 제어신호들(RCTRLs)을 생성할 수 있다.
도 3에는 도 2에 도시된 단위 픽셀 회로(UPX)가 회로도로 도시되어 있다.
도 3을 참조하면, 단위 픽셀 회로(UPX)는 4개의 광 소자(PD1, PD2, PD3, PD4)가 1개의 플로팅 확산 노드(FD)를 공유하는 구조를 가질 수 있다. 단위 픽셀 회로(UPX)는 제1 내지 제4 광 소자(PD1, PD2, PD3, PD4), 제1 내지 제4 전달 소자(TT1, TT2, TT3, TT4), 플로팅 확산 노드(FD), 초기화 소자(RT), 구동 소자(DT) 및 선택 소자(ST)를 포함할 수 있다.
제1 광 소자(PD1)는 제1 전달 소자(TT1)와 제2 전압(VSS)의 공급단 사이에 접속될 수 있다. 제1 광 소자(PD1)는 상기 노말 모드 시 입사광에 대응하는 광전하를 생성하여 제1 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제1 광 소자(PD1)는 포토 다이오드를 포함할 수 있다.
제2 광 소자(PD2)는 제2 전달 소자(TT2)와 제2 전압(VSS)의 공급단 사이에 접속될 수 있다. 제2 광 소자(PD2)는 상기 노말 모드 시 입사광에 대응하는 광전하를 생성하여 제2 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제2 광 소자(PD2)는 포토 다이오드를 포함할 수 있다.
제3 광 소자(PD3)는 제3 전달 소자(TT3)와 제2 전압(VSS)의 공급단 사이에 접속될 수 있다. 제3 광 소자(PD3)는 상기 노말 모드 시 입사광에 대응하는 광전하를 생성하여 제3 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제3 광 소자(PD3)는 포토 다이오드를 포함할 수 있다.
제4 광 소자(PD4)는 제4 전달 소자(TT4)와 제2 전압(VSS)의 공급단 사이에 접속될 수 있다. 제4 광 소자(PD4)는 상기 노말 모드 시 입사광에 대응하는 광전하를 생성하여 제4 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제4 광 소자(PD4)는 포토 다이오드를 포함할 수 있다.
제1 전달 소자(TT1)는 제1 광 소자(PD1)와 플로팅 확산 노드(FD) 사이에 구비될 수 있다. 제1 전달 소자(TT1)는 복수의 로우 제어신호(RCTRLs) 중 제1 전달 제어신호(TX11)에 기초하여 제1 광 소자(PD1)에 생성된 상기 광전하를 상기 제1 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제1 전달 소자(TT1)는 제1 전달 제어신호(TX11)를 게이트로 입력받으며, 플로팅 확산 노드(FD)와 제1 광 소자(PD1) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
제2 전달 소자(TT2)는 제2 광 소자(PD2)와 플로팅 확산 노드(FD) 사이에 구비될 수 있다. 제2 전달 소자(TT2)는 복수의 로우 제어신호(RCTRLs) 중 제2 전달 제어신호(TX12)에 기초하여 제2 광 소자(PD2)에 생성된 상기 광전하를 상기 제2 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제2 전달 소자(TT2)는 제2 전달 제어신호(TX12)를 게이트로 입력받으며, 플로팅 확산 노드(FD)와 제2 광 소자(PD2) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
제3 전달 소자(TT3)는 제3 광 소자(PD3)와 플로팅 확산 노드(FD) 사이에 구비될 수 있다. 제3 전달 소자(TT3)는 복수의 로우 제어신호(RCTRLs) 중 제3 전달 제어신호(TX13)에 기초하여 제3 광 소자(PD3)에 생성된 상기 광전하를 상기 제3 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제3 전달 소자(TT3)는 제3 전달 제어신호(TX13)를 게이트로 입력받으며, 플로팅 확산 노드(FD)와 제3 광 소자(PD3) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
제4 전달 소자(TT4)는 제4 광 소자(PD4)와 플로팅 확산 노드(FD) 사이에 구비될 수 있다. 제4 전달 소자(TT4)는 복수의 로우 제어신호(RCTRLs) 중 제4 전달 제어신호(TX14)에 기초하여 제4 광 소자(PD4)에 생성된 상기 광전하를 상기 제4 전달 시간 동안 플로팅 확산 노드(FD)로 전달할 수 있다. 예컨대, 제4 전달 소자(TT4)는 제4 전달 제어신호(TX14)를 게이트로 입력받으며, 플로팅 확산 노드(FD)와 제4 광 소자(PD4) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
플로팅 확산 노드(FD)는 제1 광 소자(PD1)로부터 생성된 상기 광전하, 제2 광 소자(PD2)로부터 생성된 상기 광전하, 제3 광 소자(PD3)로부터 생성된 상기 광전하, 및 제4 광 소자(PD4)로부터 생성된 상기 광전하를 순차적으로 축적할 수 있다. 예컨대, 플로팅 확산 노드(FD)에는 정션(junction) 커패시터(도면에 미도시)가 접속될 수 있으며, 상기 정션 커패시터에 상기 광전하가 축적될 수 있다.
초기화 소자(RT)는 복수의 로우 제어신호(RCTRLs) 중 초기화 제어신호(RX11)에 기초하여 플로팅 확산 노드(FD)를 초기화할 수 있다. 즉, 초기화 소자(RT)는 제1 전달 시간 직전의 제1 초기화 시간 동안 플로팅 확산 노드(FD)를 초기화할 수 있고, 제2 전달 시간 직전의 제2 초기화 시간 동안 플로팅 확산 노드(FD)를 초기화할 수 있고, 제3 전달 시간 직전의 제3 초기화 시간 동안 플로팅 확산 노드(FD)를 초기화할 수 있고, 제4 전달 시간 직전의 제4 초기화 시간 동안 플로팅 확산 노드(FD)를 초기화할 수 있다. 예컨대, 초기화 소자(RT)는 초기화 제어신호(RX)를 게이트로 입력받으며, 제1 전압(VPX)의 공급단과 플로팅 확산 노드(FD) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
구동 소자(DT)는 플로팅 확산 노드(FD)에 걸린 전압에 기초하여 제1 전압(VPX)으로 픽셀신호를 구동할 수 있다. 즉, 구동 소자(DT)는 상기 제1 전달 시간 동안 제1 광 소자(PD1)의 상기 광전하에 대응하는 상기 픽셀신호를 생성할 수 있고, 상기 제2 전달 시간 동안 제2 광 소자(PD2)의 상기 광전하에 대응하는 상기 픽셀신호를 생성할 수 있고, 상기 제3 전달 시간 동안 제3 광 소자(PD3)의 상기 광전하에 대응하는 상기 픽셀신호를 생성할 수 있고, 상기 제4 전달 시간 동안 제4 광 소자(PD4)의 상기 광전하에 대응하는 상기 픽셀신호를 생성할 수 있다. 예컨대, 구동 소자(DT)는 플로팅 확산 노드(FD)에 게이트가 접속되며, 제1 전압(VPX)의 공급단과 선택 소자(SX) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
선택 소자(ST)는 복수의 로우 제어신호(RCTRLs) 중 선택 제어신호(SX11)에 기초하여 상기 픽셀 신호를 출력 라인(VOUT)으로 전달할 수 있다. 예컨대, 선택 소자(ST)는 선택 제어신호(SX)를 게이트로 입력받으며, 구동 소자(DT)와 출력 라인(VOUT) 사이에 드레인과 소오스가 접속된 NMOS 트랜지스터를 포함할 수 있다.
도 4에는 도 3에 도시된 단위 픽셀 회로(UPX)에 접속된 도전 라인들의 레이아웃 도면이다.
도 4를 참조하면, 상기 도전 라인들은 복수의 로우 라인(RL1 ~ RL6), 및 복수의 컬럼 라인(CL1 ~ CL4, VOUT)을 포함할 수 있다. 복수의 로우 라인(RL1 ~ RL6)과 복수의 컬럼 라인(CL1 ~ CL4, VOUT)은 서로 다른 금속층에 배치될 수 있다. 예컨대, 복수의 컬럼 라인(CL1 ~ CL4, VOUT)이 배치된 금속층은 복수의 로우 라인(RL1 ~ RL6)이 배치된 금속층보다 위에 형성될 수 있다.
복수의 로우 라인(RL1 ~ RL6)은 픽셀 어레이(200)의 로우 방향으로 평행하게 연장되는 제1 내지 제6 로우 제어라인(RL1 ~ RL6)을 포함할 수 있다. 제1 로우 제어라인(RL1)은 선택 제어신호(SX11)가 인가되는 라인일 수 있다. 제2 로우 제어라인(RL2)은 제1 전달 제어신호(TX11)가 인가되는 라인일 수 있다. 제3 로우 제어라인(RL3)은 제2 전달 제어신호(TX12)가 인가되는 라인일 수 있다. 제4 로우 제어라인(RL4)은 제3 전달 제어신호(TX13)가 인가되는 라인일 수 있다. 제5 로우 제어라인(RL5)은 제4 전달 제어신호(TX14)가 인가되는 라인일 수 있다. 제6 로우 제어라인(RL6)은 초기화 제어신호(RX11)가 인가되는 라인일 수 있다. 본 발명의 실시예에서는 제1 내지 제6 로우 제어라인(RL1 ~ RL6)이 일측에서부터 순서대로 배치되고 있으나, 반드시 이에 한정되는 것은 아니며, 설계에 따라 배치 순서는 변경될 수 있다.
제1 내지 제6 로우 제어라인(RL1 ~ RL6)에는 결함이 존재할 수 있다. 상기 결함은 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 적어도 두개의 라인 사이에 발생하는 마이크로 브릿지(micro bridge) 결함(A), 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 각각에 발생할 수 있는 개방성(open) 결함(B) 및 위크 라인(weak line) 결함(C) 등을 포함할 수 있다. 상기의 결함들(A, B, C)은, 진행성 결함 또는 잠재적 결함으로, 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 적어도 하나에 상기 스트레스 전압을 인가함으로써 제거할 수 있다. 상기의 결함들(A, B, C)이 제거되는 원리는 퓨즈(fuse)가 럽쳐(또는 프로그래밍)되는 원리와 유사할 수 있다.
복수의 컬럼 라인(CL1 ~ CL4, VOUT)은 픽셀 어레이(200)의 컬럼 방향으로 평행하게 연장되는 출력 라인(VOUT) 및 제1 내지 제4 전원 라인(CL1 ~ CL4)을 포함할 수 있다. 출력 라인(VOUT)은 상기 픽셀 신호가 출력되는 라인일 수 있다. 제1 전원 라인(CL1)은 제1 전압(VPX)이 공급되는 라인일 수 있다. 제2 전원 라인(CL2)은 제2 전압(VSS)이 공급되는 라인일 수 있다. 제3 전원 라인(CL3)은 제2 전압(VSS)이 공급되는 라인일 수 있다. 제4 전원 라인(CL4)은 제1 전압(VPX)이 공급되는 라인일 수 있다. 본 발명의 실시예에서는 출력 라인(VOUT)을 기준으로 제1 및 제2 전원 라인(CL1, CL2) 그리고 제3 및 제4 전원 라인(CL3, CL4)가 대칭되게 배치되고 있으나, 반드시 이에 한정되는 것은 아니며, 설계에 따라 배치 순서는 변경될 수 있다.
도면에 도시되지 않았지만, 제1 내지 제4 전원 라인(CL1 ~ CL4)에는 상기의 결함들(A, B, C)이 존재할 수 있다. 이 또한 제1 내지 제4 전원 라인(CL1 ~ CL4) 중 적어도 하나에 상기 스트레스 전압을 인가함으로써 제거할 수 있다.
도 5에는 도 2에 도시된 로우 컨트롤러(220)가 블록 구성도로 도시되어 있다.
도 5를 참조하면, 로우 컨트롤러(220)는 로우 디코더(221), 스캔 체인(223), 및 드라이버(225)를 포함할 수 있다.
로우 디코더(221)는 상기 테스트 모드 시 복수의 스캔 신호(COs)에 대응하는 복수의 논리 신호(DOs)를 생성할 수 있다. 예컨대, 로우 디코더(221)는 상기 스트레스 구간 및 상기 로딩 구간 중 적어도 하나의 구간 동안 복수의 스캔 신호(COs)를 예정된 방식으로 논리 연산함으로써 자신의 결함 여부를 나타내는 복수의 논리 신호(DOs)를 생성할 수 있다. 로우 디코더(221)가 결함이 없는 정상적인 상태인 경우, 복수의 논리 신호(DOs)는 복수의 스캔 신호(COs)에 대응하는 기대값들을 포함할 수 있다. 반면, 로우 디코더(221)가 결함이 있는 비정상적인 상태인 경우, 복수의 논리 신호(DOs)는 복수의 스캔 신호(COs)에 대응하지 않는 잘못된 값들을 포함할 수 있다.
참고로, 로우 디코더(221)는 상기 노말 모드 시 타이밍 컨트롤러(도면에 미도시)의 제어에 따라 복수의 로우 제어신호(RCTRLs)에 대응하는 복수의 논리 신호(DOs)를 생성할 수 있다.
스캔 체인(223)은 상기 테스트 모드 시, 스캔 입력 데이터(SI)와 구간 분할 신호(SE)와 클럭 신호(CK)와 복수의 논리 신호(DOs)에 기초하여, 복수의 스캔 신호(COs)를 생성할 수 있다. 구간 분할 신호(SE)와 클럭 신호(CK)는 테스트 장치(100)에서 제공되거나 또는 이미지 센싱 장치(200)의 내부에서 생성될 수 있다. 예컨대, 스캔 체인(223)은 상기 스트레스 구간 동안 상기 제1 패턴 또는 상기 제2 패턴에 대응하는 복수의 스캔 신호(COs)를 생성할 수 있고, 상기 로딩 구간 동안 복수의 논리 신호(DOs)를 로딩하고, 상기 결함 검출 구간 동안 로딩된 복수의 논리 신호를 스캔 출력 데이터(SO)로서 순차적으로 테스트 장치(100)에게 출력할 수 있다.
참고로, 스캔 체인(223)은 상기 노말 모드 시 복수의 논리 신호(DOs)에 기초하여 복수의 로우 제어신호(RCTRLs)에 대응하는 복수의 스캔 신호(COs)를 생성할 수 있다.
드라이버(225)는 상기 테스트 모드 시 복수의 스캔 신호(COs)에 기초하여 복수의 로우 제어신호(RCTRLs)를 대신하여 상기 스트레스 전압을 선택적으로 인가할 수 있다. 예컨대, 드라이버(225)는 상기 스트레스 구간 동안 상기 스트레스 전압에 대응하는 제4 전압(VP)으로 복수의 로우 라인(RL1 ~ RL6)을 선택적으로 구동할 수 있다.
참고로, 드라이버(225)는 상기 노말 모드 시 복수의 스캔 신호(COs)에 기초하여 복수의 논리 신호(DOs)에 대응하는 복수의 로우 제어신호(RCTRLs)를 생성할 수 있다.
드라이버(225)는 제3 전압(VD)을 이용하여 복수의 스캔 신호(COs)를 입력받고 제4 전압(VP)을 이용하여 복수의 로우 제어신호(RCTRLs)를 출력할 수 있다. 도면에는 도시되지 않았지만, 로우 디코더(221)와 스캔 체인(223) 중 적어도 스캔 체인(223)은 제3 전압(VD)을 이용할 수 있고, 스캔 체인(223)은 제3 전압(VD)을 이용하여 복수의 스캔 신호(COs)를 출력할 수 있다.
도 6에는 도 5에 도시된 스캔 체인(223) 및 드라이버(255)가 블록 구성도로 도시되어 있다.
도 6을 참조하면, 스캔 체인(223)은 입력 셀(SC0), 및 제1 내지 제n 스캔 셀 그룹(SCG1 ~ SCGn)을 포함할 수 있다.
입력 셀(SC0)은 상기 테스트 모드 시 스캔 입력 데이터(SI)와 논리 신호(DO)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 스캔 데이터(SII)를 생성할 수 있다. 논리 신호(DO)는 복수의 논리 신호(DOs) 중 어느 하나일 수 있다. 예컨대, 입력 셀(SCO)은 상기 스트레스 구간 동안 스캔 입력 데이터(SI)를 순차적으로 입력받고 스캔 입력 데이터(SI)에 대응하는 스캔 데이터(SII)를 생성할 수 있다.
제1 내지 제n 스캔 셀 그룹(SCG1 ~ SCGn)은 입력되는 신호들 중 이전 셀의 신호(SII, …, COn-16)와 논리 신호들(DO1<1:6>, …, DOn<1:6>)이 다를뿐 동일한 구성을 가질 수 있다. 예컨대, 제1 스캔 셀 그룹(SCG1)은 입력 셀(SC0)로부터 출력되는 스캔 데이터(SII)와 복수의 논리 신호(DOs) 중 제1 논리 신호들(DO1<1:6>)과 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 로우 제어신호들(SX11, RX11, TX11 ~ TX14)에 대응하는 제1 스캔 신호들(CO11 ~ CO16)을 생성할 수 있다. 제1 로우 제어신호들(SX11, RX11, TX11 ~ TX14)은 복수의 로우 제어신호(RCTRLs) 중 일부의 신호들일 수 있고, 제1 스캔 신호들(CO11 ~ CO16)은 복수의 스캔 신호(COs) 중 일부의 신호들일 수 있다. 제n 스캔 셀 그룹(SCGn)은 제n-1 스캔 셀 그룹(SCGn-1)으로부터 출력되는 스캔 데이터(COn-16)와 복수의 논리 신호(DOs) 중 제n 논리 신호들(DOn<1:6>)과 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제n 로우 제어신호들(SXn1, RXn1, TXn1 ~ TXn4)에 대응하는 제n 스캔 신호들(COn1 ~ COn6)을 생성할 수 있다. 제n 로우 제어신호들(SXn1, RXn1, TXn1 ~ TXn4)은 복수의 로우 제어신호(RCTRLs) 중 일부의 신호들일 수 있고, 제n 스캔 신호들(COn1 ~ COn6)은 복수의 스캔 신호(COs) 중 일부의 신호들일 수 있다.
제1 내지 제n 스캔 셀 그룹(SCG1 ~ SCGn)은 상기 스트레스 구간 동안 입력 셀(SC0)로부터 출력되는 스캔 데이터(SII)를 순차적으로 쉬프팅하고 복수의 스캔 신호(COs)를 생성할 수 있다. 제1 내지 제n 스캔 셀 그룹(SCG1 ~ SCGn)은 상기 로딩 구간 동안 복수의 논리 신호(DOs)를 로딩할 수 있고, 상기 결함 검출 구간 동안 로딩된 복수의 논리 신호를 스캔 출력 데이터(SO)로서 출력할 수 있다.
드라이버(225)는 제1 내지 제n 레벨 쉬프터 그룹(LSG1 ~ LSGn)을 포함할 수 있다. 제1 내지 제n 레벨 쉬프터 그룹(LSG1 ~ LSGn)은 각각 제1 내지 제6 레벨 쉬프터를 포함할 수 있다. 상기 제1 내지 제6 레벨 쉬프터는 픽셀 어레이(200)의 각각의 로우에 접속된 제1 내지 제6 로우 제어라인(RL1 ~ RL6)에 1대 1로 대응하여 구비될 수 있다. 각각의 레벨 쉬프터는 제3 전압(VD)을 이용하여 각각의 스캔 신호를 입력받고 제4 전압(VP)을 이용하여 각각의 로우 제어신호를 출력할 수 있다.
도 7에는 도 6에 도시된 입력 셀(SC0)이 블록 구성도로 도시되어 있다.
도 7을 참조하면, 입력 셀(SC0)은 멀티플렉서(M), 및 플립플롭(FF)을 포함할 수 있다.
멀티플렉서(M)는 구간 분할 신호(SE)에 기초하여 스캔 입력 데이터(SI)와 논리 신호(DO) 중 어느 하나를 선택하여 출력할 수 있다.
플립플롭(FF)은 클럭 신호(CK)에 기초하여 멀티플렉서(M)의 출력신호를 순차적으로 스캔 데이터(SII)로서 출력할 수 있다.
도 8에는 도 6에 도시된 제1 스캔 셀 그룹(SCG1)이 블록 구성도로 도시되어 있다.
도 8을 참조하면, 제1 스캔 셀 그룹(SCG1)은 제1 내지 제6 스캔 셀을 포함할 수 있다. 제1 내지 제6 스캔 셀은 픽셀 어레이(200)의 제1 로우에 접속된 제1 내지 제6 로우 제어라인(RL1 ~ RL6)과 1대 1로 대응하여 구비될 수 있다. 상기 제1 스캔 셀은 스캔 데이터(SII)와 제1 논리 신호(DO1<1>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(CO11)를 출력할 수 있다. 상기 제2 스캔 셀은 상기 제1 스캔 셀로부터 출력된 제1 스캔 신호(CO11)와 제1 논리 신호(DO1<2>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(CO12)를 생성할 수 있다. 상기 제3 스캔 셀은 상기 제2 스캔 셀로부터 출력된 제1 스캔 신호(CO12)와 제1 논리 신호(DO1<3>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(CO13)를 생성할 수 있다. 상기 제4 스캔 셀은 상기 제3 스캔 셀로부터 출력된 제1 스캔 신호(CO13)와 제1 논리 신호(DO1<4>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(CO14)를 생성할 수 있다. 상기 제5 스캔 셀은 상기 제4 스캔 셀로부터 출력된 제1 스캔 신호(CO14)와 제1 논리 신호(DO1<5>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(CO15)를 생성할 수 있다. 상기 제6 스캔 셀은 상기 제5 스캔 셀로부터 출력된 제1 스캔 신호(CO15)와 제1 논리 신호(DO1<6>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(CO16)를 생성할 수 있다.
상기 제1 내지 제6 스캔 셀은 각각 멀티플렉서(M)와 플립플로(FF)을 포함할 수 있다. 상기 제1 내지 제6 스캔 셀은 각각 도 7에 도시된 입력 셀(SC0)과 동일한 구성을 가질 수 있으므로 그에 자세한 설명은 생략한다.
도 9에는 도 6에 도시된 제n 스캔 셀 그룹(SCGn)이 블록 구성도로 도시되어 있다.
도 9를 참조하면, 제n 스캔 셀 그룹(SCGn)은 제1 내지 제6 스캔 셀을 포함할 수 있다. 제1 내지 제6 스캔 셀은 픽셀 어레이(200)의 제n 로우에 접속된 제1 내지 제6 로우 제어라인(RL1 ~ RL6)과 1대 1로 대응하여 구비될 수 있다. 상기 제1 스캔 셀은 제n-1 스캔 신호(COn-16)와 제n 논리 신호(DOn<1>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제n 스캔 신호(COn1)를 출력할 수 있다. 상기 제2 스캔 셀은 상기 제1 스캔 셀로부터 출력된 제n 스캔 신호(COn1)와 제n 논리 신호(DOn<2>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제1 스캔 신호(COn2)를 생성할 수 있다. 상기 제3 스캔 셀은 상기 제2 스캔 셀로부터 출력된 제1 스캔 신호(COn2)와 제n 논리 신호(DOn<3>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제n 스캔 신호(COn3)를 생성할 수 있다. 상기 제4 스캔 셀은 상기 제3 스캔 셀로부터 출력된 제n 스캔 신호(COn3)와 제n 논리 신호(DOn<4>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제n 스캔 신호(COn4)를 생성할 수 있다. 상기 제5 스캔 셀은 상기 제4 스캔 셀로부터 출력된 제n 스캔 신호(COn4)와 제n 논리 신호(DOn<5>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제n 스캔 신호(COn5)를 생성할 수 있다. 상기 제6 스캔 셀은 상기 제5 스캔 셀로부터 출력된 제n 스캔 신호(COn5)와 제n 논리 신호(DOn<6>)와 구간 분할 신호(SE)와 클럭 신호(CK)에 기초하여 제n 스캔 신호(COn6)를 생성할 수 있다. 이때, 제n 스캔 신호(COn6)의 출력단을 통해 스캔 출력 데이터(SO)가 순차적으로 출력될 수 있다.
상기 제1 내지 제6 스캔 셀은 각각 멀티플렉서(M)와 플립플로(FF)을 포함할 수 있다. 상기 제1 내지 제6 스캔 셀은 각각 도 7에 도시된 입력 셀(SC0)과 동일한 구성을 가질 수 있으므로 그에 자세한 설명은 생략한다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 이미지 시스템의 테스트 방법을 설명한다.
도 10에는 도 1에 도시된 이미지 시스템의 테스트 방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 10을 참조하면, 테스트 장치(100)는 상기 스트레스 구간(AA) 동안 스캔 입력 데이터(SI)를 이미지 센싱 장치(200)에게 출력할 수 있다. 테스트 장치(100)는 상기 스트레스 구간(AA) 동안 상기 스트레스 전압에 대응하는 전압 레벨을 가지는 제4 전압(VP)을 이미지 센싱 장치(200)에게 공급하고, 상기 스트레스 구간(AA) 동안 상기 스트레스 전압에 대응하는 전압 레벨을 가지는 제1 전압(VPX)과 상기 접지전압 레벨을 가지는 제2 전압(VSS)을 이미지 센싱 장치(200)에게 공급하거나 또는 상기 접지전압 레벨을 가지는 제1 전압(VPX)과 상기 스트레스 전압에 대응하는 전압 레벨을 가지는 제2 전압(VSS)을 이미지 센싱 장치(200)에게 공급할 수 있다.
이미지 센싱 장치(200)는 스트레스 구간(AA) 동안 스캔 입력 데이터(SI)에 기초하여 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 절반의 라인에 상기 스트레스 전압을 인가하고 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 나머지 절반의 라인에 상기 접지전압을 인가할 수 있다. 상기 스트레스 전압이 인가되는 상기 적어도 하나의 라인은 상기 제1 패턴 또는 제2 패턴에 따라 결정될 수 있다. 예컨대, 이미지 센싱 장치(200)는 상기 제1 패턴에 따라 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 홀수 번째 로우 제어라인(RL1, RL3, RL5)에 상기 스트레스 전압을 인가할 수 있고 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 짝수 번째 로우 제어라인(RL2, RL4, RL6)에 상기 접지전압을 인가할 수 있다. 또는, 이미지 센싱 장치(200)는 상기 제2 패턴에 따라 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 짝수 번째 로우 제어라인(RL2, RL4, RL6)에 상기 스트레스 전압을 인가할 수 있고 제1 내지 제6 로우 제어라인(RL1 ~ RL6) 중 홀수 번째 로우 제어라인(RL1, RL3, RL5)에 상기 접지전압을 인가할 수 있다. 아울러, 테스트 장치(100)로부터 공급되는 제1 전압(VPX)의 전압 레벨 및 제2 전압(VSS)의 전압 레벨에 따라, 이미지 센싱 장치(200)의 제1 내지 제4 컬럼 제어라인(CL1 ~ CL4) 중 절반의 라인(CL1, CL4)에는 상기 스트레스 전압이 인가되고 이미지 센싱 장치(200)의 제1 내지 제4 컬럼 제어라인(CL ~ CL4) 중 나머지 절반의 라인(CL2, CL3)에는 상기 접지전압이 인가될 수 있다. 또는, 테스트 장치(100)로부터 공급되는 제1 전압(VPX)의 전압 레벨 및 제2 전압(VSS)의 전압 레벨에 따라, 이미지 센싱 장치(200)의 제1 내지 제4 컬럼 제어라인(CL1, CL2, CL3, CL4) 중 절반의 라인(CL2, CL3)에는 상기 스트레스 전압이 인가되고 이미지 센싱 장치(200)의 제1 내지 제4 컬럼 제어라인(CL1 ~ CL4) 중 나머지 절반의 라인(CL1, CL4)에는 상기 접지전압이 인가될 수 있다. 이를 경우의 수에 따라 정리하면 다음의 표 1과 같다.
No. CL1 & CL4 CL2 & CL3 RL1 RL2 RL3 RL4 RL5 RL6
1 1 0 1 0 1 0 1 0
2 0 1 0 1 0 1 0 1
3 0 1 1 0 1 0 1 0
4 1 0 0 1 0 1 0 1
위 '표 1'에서 "1"은 스트레스 전압이 인가됨을 의미하고 "0"은 접지전압이 인가됨을 의미할 수 있다.
따라서, 인접한 라인들 간에 발생하는 전압차이에 따라 제1 내지 제6 로우 제어라인(RL1 ~ RL6)에 발생할 수 있는 결함들(A, B, C)과 제1 내지 제4 컬럼 제어라인(CL ~ CL4)에 발생할 수 있는 결합들(A, B, C)이 제거될 수 있다.
이미지 센싱 장치(200)는 로딩 구간(BB) 동안 스캔 입력 데이터(SI)에 포함된 복수의 데이터 값을 예정된 방식으로 논리 연산함으로써 이미지 센싱 장치(200)의 결함 여부를 나타내는 스캔 출력 데이터(SO)를 로딩할 수 있다. 더욱 자세하게 설명하면, 스캔 출력 데이터(SO)는 이미지 센싱 장치(200)에 포함된 로우 디코더(221)의 결함을 나타낼 수 있다.
이미지 센싱 장치(200)는 결함 검출 구간(CC) 동안 스캔 테스트 동작을 통해 스캔 출력 데이터(SO)를 상기 테스트 장치(100)에게 출력할 수 있다. 테스트 장치(100)는 결함 검출 구간(CC) 동안 스캔 출력 데이터(SO)와 기 저장된 기준 데이터를 비교함으로써 로우 디코더(221)의 결함 여부를 판단할 수 있다.
상기 스트레스 구간(AA), 로딩 구간(BB), 및 결함 검출 구간(CC)은 적어도 1회 더 반복적으로 실시될 수 있다. 상기의 구간들(AA, BB, CC)이 반복될 때, 스캔 입력 데이터(SI)에 포함된 복수의 데이터 값의 패턴이 변경될 수 있다. 예컨대, 상기 제1 패턴에서 제2 패턴으로 변경되거나 또는 상기 제2 패턴에서 제1 패턴으로 변경될 수 있다(위의 표 1 참조).
이와 같은 본 발명의 실시예에 따르면, 로우(row) 디코더의 결함을 용이하게 검출하고 픽셀 어레이의 결함을 미연에 방지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 테스트 장치 200 : 이미지 센싱 장치
210 : 픽셀 어레이 220 : 로우 컨트롤러

Claims (21)

  1. 복수의 로우(row) 라인과 복수의 컬럼 라인에 접속된 픽셀 어레이; 및
    예정된 패턴을 가지는 스캔 입력(scan input) 데이터에 기초하여 스트레스 구간 동안 상기 복수의 로우 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하기 위한 로우 컨트롤러
    를 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 로우 컨트롤러는 노말 모드 시 예정된 전압을 이용하여 상기 복수의 로우 라인을 선택적으로 구동하고,
    상기 스트레스 전압은 상기 예정된 전압보다 높은 레벨을 가지는 이미지 센싱 장치.
  3. 제1항에 있어서,
    상기 스트레스 전압이 인가되는 상기 적어도 하나의 라인은 상기 예정된 패턴에 따라 결정되는 이미지 센싱 장치.
  4. 제1항에 있어서,
    상기 복수의 컬럼 라인은 복수의 전원 라인을 포함하고,
    상기 복수의 전원 라인 중 적어도 하나의 라인은 상기 스트레스 구간 동안 상기 스트레스 전압이 인가되는 이미지 센싱 장치.
  5. 제1항에 있어서,
    상기 로우 컨트롤러는, 상기 스캔 입력 데이터에 기초하여, 로딩 구간 동안 상기 스캔 입력 데이터에 포함된 복수의 데이터 값을 예정된 방식으로 논리 연산함으로써 상기 스캔 출력 데이터를 생성하고 결함 검출 구간 동안 스캔 출력 데이터를 테스트 장치에게 출력하는 이미지 센싱 장치.
  6. 제1항에 있어서,
    상기 로우 컨트롤러는,
    상기 스캔 입력 데이터와 구간 분할 신호와 클럭 신호에 기초하여, 상기 스트레스 구간 동안 상기 예정된 패턴에 대응하는 복수의 스캔 신호를 생성하기 위한 스캔 체인; 및
    상기 스캔 신호에 기초하여, 상기 스트레스 구간 동안 상기 스트레스 전압으로 상기 복수의 로우 라인 중 상기 적어도 하나의 라인을 구동하기 위한 드라이버를 포함하는 이미지 센싱 장치.
  7. 제6항에 있어서,
    상기 스캔 체인은,
    상기 구간 분할 신호와 상기 클럭 신호에 기초하여, 상기 스트레스 구간 동안 상기 스캔 입력 데이터를 순차적으로 입력받기 위한 입력 셀; 및
    상기 복수의 로우 라인과 1대 1로 대응하여 구비되고, 상기 구간 분할 신호와 상기 클럭 신호에 기초하여 상기 스트레스 구간 동안 상기 입력 셀로부터 출력되는 스캔 데이터를 순차적으로 쉬프팅하고 상기 복수의 스캔 신호를 생성하기 위한 복수의 스캔 셀을 포함하는 이미지 센싱 장치.
  8. 제6항에 있어서,
    상기 드라이버는 상기 복수의 로우 라인과 1대 1로 대응하여 구비되는 복수의 레벨 쉬프터를 포함하는 이미지 센싱 장치.
  9. 제6항에 있어서,
    상기 로우 컨트롤러는,
    상기 스트레스 구간 동안 상기 복수의 스캔 신호를 예정된 방식으로 논리 연산함으로써 자신의 결함 여부를 나타내는 복수의 논리 신호를 생성하기 위한 로우 디코더를 더 포함하고,
    상기 스캔 체인은, 상기 구간 분할 신호와 상기 클럭 신호에 기초하여, 상기 스트레스 구간 이후의 결함 검출 구간 동안 상기 복수의 논리 신호에 대응하는 스캔 출력 데이터를 순차적으로 테스트 장치에게 출력하는 이미지 센싱 장치.
  10. 테스트 모드 시 예정된 패턴을 가지는 스캔 입력(scan input) 데이터를 생성하기 위한 테스트 장치; 및
    복수의 로우(row) 라인을 통해 서로 접속된 로우(row) 컨트롤러와 픽셀 어레이를 포함하며, 상기 테스트 모드 시, 상기 스캔 입력 데이터에 기초하여, 스캔 테스트 동작을 통해 상기 로우 컨트롤러의 결함 여부를 나타내는 스캔 출력 데이터를 생성하고 상기 복수의 로우 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하는 이미지 센싱 장치
    를 포함하는 이미지 시스템.
  11. 제10항에 있어서,
    상기 테스트 장치는 상기 스캔 출력 데이터와 기 저장된 기준 데이터를 비교함으로써 상기 로우 컨트롤러의 결함 여부를 판단하는 이미지 시스템.
  12. 제10항에 있어서,
    상기 스트레스 전압은 상기 로우 컨트롤러가 노말 모드 시에 이용하는 전압보다 높은 레벨을 가지는 이미지 시스템.
  13. 제10항에 있어서,
    상기 스트레스 전압이 인가되는 상기 적어도 하나의 라인은 상기 예정된 패턴에 따라 결정되는 이미지 시스템.
  14. 제10항에 있어서,
    상기 테스트 장치는 상기 테스트 모드 시 상기 픽셀 어레이에 접속된 복수의 전원 라인 중 적어도 하나의 라인에 상기 스트레스 전압을 인가하는 이미지 시스템.
  15. 스트레스 구간 동안, 테스트 장치가 스캔 입력(scan input) 데이터를 이미지 센싱 장치에게 출력하는 단계;
    상기 스트레스 구간 동안, 상기 이미지 센싱 장치가 상기 스캔 입력 데이터에 기초하여 로우(row) 컨트롤러와 픽셀 어레이 사이에 접속된 복수의 로우(row) 라인 중 적어도 하나의 라인에 스트레스 전압을 인가하는 단계; 및
    상기 스트레스 구간 이후의 결함 검출 구간 동안, 상기 이미지 센싱 장치가 스캔 테스트 동작을 통해 상기 로우 컨트롤러의 결함 여부를 나타내는 스캔 출력 데이터를 상기 테스트 장치에게 출력하는 단계
    를 포함하는 이미지 시스템의 테스트 방법.
  16. 제15항에 있어서,
    상기 결함 검출 구간 동안, 상기 테스트 장치는 상기 스캔 출력 데이터와 기 저장된 기준 데이터를 비교함으로써 상기 로우 컨트롤러의 결함 여부를 판단하는 이미지 시스템의 테스트 방법.
  17. 제15항에 있어서,
    상기 스트레스 전압은 테스트 모드 시 이용되며 노말 모드 시 상기 로우 컨트롤러가 이용하는 전압보다 높은 레벨을 가지는 이미지 시스템의 테스트 방법.
  18. 제15항에 있어서,
    상기 스캔 입력 데이터는 예정된 패턴을 가지며 직렬로 입력되는 복수의 데이터 값을 포함하고,
    상기 스트레스 전압이 인가되는 상기 적어도 하나의 라인은 상기 예정된 패턴에 따라 결정되는 이미지 시스템의 테스트 방법.
  19. 제15항에 있어서,
    상기 스트레스 구간과 상기 결함 검출 구간 사이의 로딩 구간 동안, 상기 로우 컨트롤러는 상기 스캔 입력 데이터에 포함된 복수의 데이터 값을 예정된 방식으로 논리 연산함으로써 상기 스캔 출력 데이터를 생성하는 이미지 시스템의 테스트 방법.
  20. 제15항에 있어서,
    상기 스트레스 구간과 결함 검출 구간은 적어도 1회 반복되고,
    상기 스트레스 구간과 결함 검출 구간이 반복될 때, 상기 스캔 입력 데이터에 포함된 복수의 데이터 값의 패턴이 변경되는 이미지 시스템의 테스트 방법.
  21. 제15항에 있어서,
    상기 테스트 장치는 상기 스트레스 구간 동안 상기 픽셀 어레이에 접속된 복수의 전원 라인 중 적어도 하나의 라인에 상기 스트레스 전압을 인가하는 이미지 시스템의 테스트 방법.

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6118482A (en) * 1997-12-08 2000-09-12 Intel Corporation Method and apparatus for electrical test of CMOS pixel sensor arrays
KR101195388B1 (ko) * 2010-10-29 2012-10-29 에스케이하이닉스 주식회사 데드 픽셀 보상 테스트 장치
US9584800B2 (en) * 2014-03-31 2017-02-28 Semiconductor Components Industries, Llc Imaging systems with pixel array verification circuitry
US20150377964A1 (en) * 2014-06-30 2015-12-31 Texas Instruments Incorporated Programmable test pattern for a pixel array
JP2017060071A (ja) * 2015-09-18 2017-03-23 ルネサスエレクトロニクス株式会社 半導体装置
KR102509604B1 (ko) * 2015-12-30 2023-03-14 삼성디스플레이 주식회사 표시 장치
KR102453812B1 (ko) * 2016-01-19 2022-10-14 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그의 구동 방법
KR102022819B1 (ko) * 2016-05-31 2019-09-18 소니 세미컨덕터 솔루션즈 가부시키가이샤 촬상 장치 및 촬상 방법, 카메라 모듈, 및 전자 기기
US10217390B2 (en) * 2016-09-20 2019-02-26 Apple Inc. Sensing for compensation of pixel voltages
DE102016221441A1 (de) * 2016-11-02 2018-05-03 Robert Bosch Gmbh Verfahren und Vorrichtung zum Überwachen eines Bildsensors
TWI803695B (zh) * 2018-11-07 2023-06-01 日商索尼半導體解決方案公司 攝像裝置及電子機器
US10897591B2 (en) * 2018-11-13 2021-01-19 Semiconductor Components Industries, Llc Image sensors with testing capabilities

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