KR20210084675A - 반도체 구조에서 유효 산화물 두께를 감소시키는 방법 - Google Patents

반도체 구조에서 유효 산화물 두께를 감소시키는 방법 Download PDF

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KR20210084675A
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카즈야 다이토
린 동
제보 첸
이시옹 양
스티븐 헝
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Abstract

스케일링된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법들 및 장치가 개시된다. 실시예들에서, 방법은, 제1 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층의 제1 표면 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층의 제1 표면 위에 있음 ―; 비정질 실리콘 캡핑 층의 제1 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.

Description

반도체 구조에서 유효 산화물 두께를 감소시키는 방법
[0001] 본 개시내용의 실시예들은 일반적으로, 전자 디바이스 프로세싱에 관한 것으로, 더 상세하게는, 막 스택의 유효 산화물 두께를 감소시키는 것 및 막 스택의 조성들, 이를테면, 하이(high)-k 유전체-함유 재료들 및 계면 층 재료들에 관한 것이다.
[0002] 금속 게이트/하이-k 스택들은 7 nm 기술 노드 및 그 초과의 MOSFET(metal-oxide-semiconductor field-effect transistor)들에서 점점 더 많이 사용되고 있다. 그러나, 본 발명자들은 당해 기술분야에 많은 난제들이 남아 있음을 관찰하였다. 특히, 모바일 디바이스들, 인터넷, 및 기계 학습의 급속한 성장은 저 전력 소비량을 갖는 더 진보된 노드들(n < 10 nm)에 대해 더 큰 트랜지스터 기술 성능을 요구하고 있다. 그 요구는, 칩 상의 트랜지스터 밀도를 증가시키면서 하나 이상의 트랜지스터들의 사이즈를 줄이기 위해 무어의 법칙의 지속을 필요로 한다. 칩-제조 기술들의 계속되는 소형화에 대한 끊임없는 요구로 인해, 하이-k 유전체 층을 포함하는 막 스택들에 대한 유효 산화물 두께(EOT; effective oxide thickness)의 감소는 FinFET 제작에서 점점 더 중요하게 되었다. 본 발명자들은, 하이-k 유전체 층 어닐링 동안 비정질 실리콘(a-Si) 막으로 반도체 디바이스의 제작 동안 하이-k 유전체 층을 캡핑하는 것이 유효 산화물 두께를 감소시키기 위한 효과적인 방식이지만, 800℃ 초과의 어닐링 온도는 a-Si가 결정화되고 응집되는 것을 야기하여 막 두께 및 조성의 불균일성을 초래하고 디바이스 신뢰성을 감소시키는 문제가 있다는 것을 관찰하였다.
[0003] 따라서, 본 발명자들은, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 개선된 방법들 및 장치, 및 고온들에서 a-Si 응집을 감소시키기 위한 방법들을 제공하였다.
[0004] 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법들 및 장치가 본원에서 제공된다. 일부 실시예들에서, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―; 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.
[0005] 일부 실시예들에서, 막 스택의 유효 산화물 두께를 감소시키는 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―; 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.
[0006] 일부 실시예들에서, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 바로 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 바로 위에 있고, 하이-k 유전체 층은 막 스택 내에 배치된 계면 층 바로 위에 있음 ―; 약 300℃ 내지 약 600℃의 온도에서 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층의 최상부 표면을 하이드라진 가스 또는 하이드라진 증기와 접촉시키는 단계; 약 700℃ 내지 1000℃의 온도에서 막 스택을 어닐링하는 단계; 및 비정질 실리콘 캡핑 층을 제거하는 단계를 포함한다.
[0007] 일부 실시예들에서, 본 개시내용은, 명령들이 저장되어 있는 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법을 야기하며, 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―; 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.
[0008] 본 개시내용의 다른 그리고 추가의 실시예들은 아래에서 설명된다.
[0009] 앞서 간략히 요약되고 하기에서 보다 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에 도시된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법의 흐름도이다.
[0011] 도 2a - 도 2e는 본 개시내용의 일부 실시예들에 따른, 도 1의 프로세싱 시퀀스의 상이한 스테이지들 동안의 기판의 예시적인 단면도들이다.
[0012] 도 3은 본 개시내용에 따른 방법들을 수행하고 디바이스들을 형성하기에 적절한 디바이스이다.
[0013] 도 4는 본 개시내용의 일부 실시예들에 따른, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법의 흐름도이다.
[0014] 도 5는 본 개시내용의 일부 실시예들에 따른, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법의 흐름도이다.
[0015] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0016] 본 개시내용의 실시예들은 반도체 구조를 형성하기 위한 방법들 및 막 스택의 유효 산화물 두께를 감소시키는 방법들을 제공한다. 예컨대, 일부 실시예들에서, 스케일링된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―; 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.
[0017] 본 개시내용의 방법들은, 고온 어닐링 동안 비정질 실리콘의 응집을 감소시키거나 제거하기에 적절한 조건들 하에서 질소 함유 가스 또는 증기로 비정질 실리콘(a-Si)을 처리한다. 본 발명자들은, 고온 어닐링 동안 비정질 실리콘의 응집을 감소시키거나 제거하는 것이 유리하게, 하이-k 유전체 층의 커버리지 및 균일성을 증가시킨다는 것을 관찰하였다. 어닐링 전에, 증착된 비정질 실리콘을 질소 함유 가스 또는 증기, 이를테면, 하이드라진으로 처리함으로써, 어닐링 동안의 비정질 실리콘의 응집이 방지, 감소, 또는 제거될 수 있다. 본 발명자들은, 본 개시내용에 따라 비정질 실리콘을 처리하는 것이 유리하게, 예컨대 하이-k 유전체 층 및 계면 층을 포함하는 막 스택의 유효 산화물 두께를 감소시키는 데 있어서 비정질 실리콘 캡핑 층 또는 막의 효력(potency)을 유지한다는 것을 관찰하였다. 본 개시내용에 따라 스케일링된 또는 감소된 유효 산화물 두께는 반도체 디바이스에서 사용하기 위한 원하는 반도체 디바이스 또는 원하는 막 스택을 획득하는 데 적절할 수 있다. 본 개시내용의 실시예들은 유리하게, ALD(atomic layer deposition) 프로세스들을 사용하여 형성될 수 있고, 추가의 프로세싱을 겪을 수 있는 디바이스들 내에서 사용될 수 있다. 일부 실시예들에서, 본 개시내용의 방법들은 유리하게, 7 nm 기술 노드 및 그 초과의 FinFET(fin field-effect transistor)들에서 사용하기에 적절한 원하는 또는 미리 결정된 유효 산화물 두께를 갖는 막 스택을 제공한다. 실시예들에서, 본 개시내용의 막 스택의 유효 산화물 두께는 미리 결정된다. 예컨대, 본 개시내용의 막 스택의 원하는 유효 산화물 두께는 8 내지 9 옹스트롬(Å)의 두께가 되도록 타겟팅될 수 있다. 실시예들에서, 본 개시내용의 막 스택의 유효 산화물 두께는, 본 개시내용의 방법들 없이 제조된 실질적으로 유사한 막 스택과 비교하여 약 0.5 내지 2.0 옹스트롬만큼 감소될 수 있다.
[0018] 도 1은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 형성하는 방법(100)의 흐름도이다. 방법(100)은 도 2a - 도 2e에 도시된 바와 같이 비정질 실리콘을 포함하는 다양한 층들을 증착하는 스테이지들과 관련하여 아래에서 설명되며, 예컨대 도 3의 프로세스 챔버(16)와 같은 적절한 프로세스 챔버에서 수행될 수 있다. 본원에 개시된 방법들을 수행하는 데 사용될 수 있는 예시적인 프로세싱 시스템들은, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 ENDURA®, CENTURA®, 또는 PRODUCER® 브랜드 프로세싱 시스템들 중 임의의 것을 포함할 수 있다(그러나 이에 제한되지 않음). 적절한 클러스터 툴들 및 프로세스 챔버들의 비-제한적인 예들은, 2008년 7월 29일자로 Lai 등에 허여된 "Methods for depositing tungsten layers employing atomic layer deposition techniques"라는 명칭의 공동-소유된 미국 특허 번호 제7,405,158호에 개시되어 있다. 다른 제조사들로부터 입수가능한 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 또한, 본원에서 제공되는 교시들과 관련하여 적절하게 사용될 수 있다.
[0019] 방법(100)은 전형적으로, 프로세스 챔버, 이를테면, 원자 층 증착과 같은 순환식 증착(cyclical deposition)을 수행하기에 적절한 프로세스 챔버의 프로세싱 볼륨에 제공되는 기판(200)에 대해 수행된다. 도 1에 도시되지 않았지만, 실시예들에서, 프로세싱될 기판(200)은 먼저, 순환식 증착을 수행할 수 있는 프로세스 챔버(이를테면, 도 3에 도시된 프로세스 챔버(16)) 내에 로딩 및 포지셔닝되고, 프로세스 조건들은 조정되고, 그리고/또는 상승된 온도들에서의 어닐링에 적절한 프로세스 챔버 내에 로딩 및 포지셔닝된다. 일부 실시예들에서, 도 2a에 도시된 바와 같이, 기판(200)은 제1 표면(205), 및 기판(200)의 제1 표면(205) 위의 계면 층(210)을 포함한다. 계면 층(210)은 제1 표면(212)을 갖는다. 다음의 설명이 도 2a - 도 2e에 도시된 바와 같은 실질적 평면형 기판(200)에 대해 이루어지지만, 일부 실시예들에서, 기판(200)은 하나 이상의 피처(feature)들(이를테면, 복수의 트렌치들, 비아들 등)(도 2a - 도 2e에 도시되지 않음)을 포함할 수 있다.
[0020] 기판(200)은 임의의 적절한 기판일 수 있다. 예컨대, 기판(200)은 실리콘(Si), 실리콘 산화물(SiO2) 등 중 하나 이상을 포함할 수 있다. 실시예들에서, 기판(200)은 산화물 기판이다. 실시예들에서, 기판(200)은 유전체 층 또는 유전체 기판을 포함할 수 있다. 예컨대, 로우(low)-k 재료(예컨대, 실리콘 산화물 미만의 유전 상수 또는 약 3.9 미만의 유전 상수를 갖는 재료) 등이 본원에서 사용하기에 적절할 수 있다. 게다가, 기판(200)은 추가적인 재료들의 층들을 포함할 수 있거나, 또는 기판(200)에 또는 기판(200) 상에 형성된 하나 이상의 완성된 또는 부분적으로 완성된 구조들 또는 디바이스들(도시되지 않음)을 가질 수 있다. 실시예들에서, 기판(200)은, 예컨대, 도핑된 또는 도핑되지 않은 실리콘 기판, III-V 화합물 기판, 실리콘 게르마늄(SiGe) 기판, 에피(epi)-기판, SOI(silicon-on-insulator) 기판, 디스플레이 기판, 이를테면, LCD(liquid crystal display), 플라즈마 디스플레이, EL(electro luminescence) 램프 디스플레이, LED(light emitting diode) 기판, 솔라 셀 어레이(solar cell array), 솔라 패널(solar panel) 등일 수 있다. 일부 실시예들에서, 기판(200)은 반도체 웨이퍼일 수 있다. 실시예들에서, 기판(200)은 산화물 기판, 유전체 기판, 또는 이들의 조합들이다. 기판(200)은 임의의 특정한 사이즈 또는 형상으로 제한되지 않는다. 기판(200)은, 특히, 200 mm 직경, 300 mm 직경 또는 다른 직경들, 이를테면, 450 mm를 갖는 원형 웨이퍼일 수 있다. 기판(200)은 또한, 임의의 다각형, 정사각형, 직사각형, 만곡형 또는 다르게는 비-원형 워크피스, 이를테면, 평판 디스플레이들의 제작에서 사용되는 다각형 유리 기판일 수 있다.
[0021] 도 2a에 도시된 바와 같이, 기판(200)은 기판(200)의 제1 표면(205) 위에 계면 층(210)을 포함한다. 실시예들에서, 계면 층(210)은 제1 표면(205) 바로 위에 있다. 실시예들에서, 계면 층(210)은 제1 표면(212)을 포함한다. 실시예들에서, 계면 층(210)은, 당해 기술분야의 임의의 알려진 수단, 이를테면, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)에 의해, 하이-k 유전체 층(220)과 실리콘 기판, 이를테면, 기판(200) 사이의 손상을 감소시키기에 충분한 두께로, 또는 기판(200)으로부터 하이-k 유전체 층(220)을 분리하기에 충분한 두께, 이를테면, 약 5 옹스트롬 내지 20 옹스트롬의 두께, 또는 약 10 옹스트롬의 두께 또는 10 옹스트롬의 두께로 증착된다. 실시예들에서, 계면 층(210)은 실리콘 이산화물(SiO2), 실리콘 산질화물(SiON) 등을 포함한다.
[0022] 이제 도 2b를 참조하면, 기판(200) 및 계면 층(210)이 도시되며, 하이-k 유전체 층(220)이 계면 층(210)의 제1 표면(212) 위에 있다. 실시예들에서, 하이-k 유전체 층(220)은 계면 층(210)의 제1 표면(212) 바로 위에 있고, 계면 층(210)은 기판(200)의 제1 표면(205) 바로 위에 있다. 실시예들에서, 하이-k 유전체 층(220)은 트랜지스터 디바이스의 막 스택에서 사용하기에 적절하다. 일부 실시예들에서, 하이-k 유전체 층(220)은 계면 층(210)의 제1 표면(212) 상에 증착될 수 있다. 실시예들에서, 하이-k 유전체 층(220)은, 막을 형성하기 위해, 당해 기술분야에 알려진 임의의 증착 수단에 의해, 미리 결정된 두께로 증착될 수 있다. 실시예들에서, 하이-k 유전체 층(220)은, 높은 유전 상수들을 갖는 재료(하이-k 재료들은 4.0을 초과하는 유전 상수들을 가짐), 이를테면, 하프늄(Ⅳ) 산화물(HfO2), 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 바륨 스트론튬 티타네이트(BST), 납 지르코네이트 티타네이트(PZT), 지르코늄 실리케이트(ZrSiO2), 하프늄 실리콘 이산화물(HfSiO2), 탄탈 이산화물(TaO2), 실리콘 산화물(SiO2), 하프늄 실리케이트(HfSiO) 등으로 제조된다. 실시예들에서, 적절한 하이-k 유전체 층들은, 박막을 형성하기 위해 원자 층 증착에 의해 성장된 하이-k 산화물들을 포함하며, 하이-k 유전체 층(220)은 약 10 내지 30 옹스트롬, 이를테면, 약 25 옹스트롬의 두께를 갖는다. 일부 실시예들에서, 하이-k 유전체 층(220)은, 약 10 내지 30 옹스트롬, 이를테면, 약 25 옹스트롬의 두께를 갖는 하프늄(IV) 산화물(HfO2)을 포함하거나 또는 그 하프늄(IV) 산화물(HfO2)로 이루어진다.
[0023] 이제 도 2c를 참조하면, 기판(200), 계면 층(210), 및 하이-k 유전체 층(220)이 도시되며, 티타늄 질화물 층(230)이 하이-k 유전체 층(220)의 제1 표면(225) 위에 있다. 실시예들에서, 티타늄 질화물 층(230)은 하이-k 유전체 층(220)의 제1 표면(225) 바로 위에 있으며, 하이-k 유전체 층(220)은 계면 층(210)의 제1 표면(212) 바로 위에 있고, 계면 층(210)은 기판(200)의 제1 표면(205) 바로 위에 있다. 실시예들에서, 티타늄 질화물 층(230)은 트랜지스터 디바이스의 막 스택에서 사용하기에 적절하다. 일부 실시예들에서, 티타늄 질화물 층(230)은 하이-k 유전체 층(220)의 제1 표면(225) 상에 증착될 수 있다. 실시예들에서, 티타늄 질화물 층(230)은, 막을 형성하기 위해, 당해 기술분야에 알려진 임의의 증착 수단에 의해, 미리 결정된 두께로 증착될 수 있다. 실시예들에서, 티타늄 질화물 층(230)은 실질적으로 순수한 티타늄 질화물(TiN) 재료로 제조된다. 실시예들에서, 적절한 티타늄 질화물 층(230)은, 원자 층 증착에 의해, 약 5 내지 25 옹스트롬, 이를테면, 10 내지 20 옹스트롬, 또는 약 15 옹스트롬의 두께 또는 15 옹스트롬의 두께로 성장된 티타늄 질화물 막을 포함한다. 일부 실시예들에서, 티타늄 질화물 층(230)은 약 10 내지 20 옹스트롬의 두께를 갖는 티타늄 질화물을 포함하거나 또는 그 티타늄 질화물로 이루어진다.
[0024] 이제 도 2d를 참조하면, 기판(200), 계면 층(210), 하이-k 유전체 층(220), 티타늄 질화물 층(230)이 도시되며, 비정질 실리콘 캡핑 층(240)이 티타늄 질화물 층(230)의 제1 표면(235) 위에 있다. 실시예들에서, 비정질 실리콘 캡핑 층(240)은 하이-k 유전체 층(220) 바로 위에 있는 티타늄 질화물 층(230)의 제1 표면(235) 바로 위에 있으며, 하이-k 유전체 층(220)은 계면 층(210)의 제1 표면(212) 바로 위에 있고, 계면 층(210)은 기판(200)의 제1 표면(205) 바로 위에 있다. 실시예들에서, 비정질 실리콘 캡핑 층(240)은 트랜지스터 디바이스의 막 스택의 형성에 사용하기에 적절하다. 일부 실시예들에서, 비정질 실리콘 캡핑 층(240)은 티타늄 질화물 층(230)의 제1 표면(235) 상에 증착될 수 있다. 실시예들에서, 비정질 실리콘 캡핑 층(240)은, 막을 형성하기 위해, 당해 기술분야에 알려진 임의의 증착 수단에 의해, 미리 결정된 두께로 증착될 수 있다. 실시예들에서, 비정질 실리콘 캡핑 층(240)은 실질적으로 순수한 비정질 실리콘 캡핑 층(240) 재료로 제조될 수 있다. 실시예들에서, 적절한 비정질 실리콘 캡핑 층(240)은 원자 층 증착에 의해, 약 20 내지 50 옹스트롬, 이를테면, 30 내지 40 옹스트롬, 또는 약 35 옹스트롬의 두께로 성장된 비정질 실리콘을 포함할 수 있다. 일부 실시예들에서, 비정질 실리콘 캡핑 층(240)은 약 20 내지 50 옹스트롬의 두께를 갖는 비정질 실리콘을 포함하거나 또는 그 비정질 실리콘으로 이루어진다.
[0025] 도 1을 다시 참조하면, 102에서, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법은, 최상부 표면(245)을 갖는 비정질 실리콘 캡핑 층(240)을 티타늄 질화물 층(230) 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택(260) 내에 배치된 하이-k 유전체 층(220) 위에 있음 ―; 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)을 질소 함유 가스와 접촉시키는 단계; 및 막 스택(260)을 어닐링하는 단계를 포함한다. 실시예들에서, 방법은, 104에서, 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)을 질소 함유 가스 또는 증기와 접촉시키는 단계를 포함한다.
[0026] 실시예들에서, 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)을 질소 함유 가스 또는 증기와 접촉시키는 것은, 최상부 표면(245) 위에, 또는 비정질 실리콘 캡핑 층(240) 내에서 최상부 표면(245)에 인접하게 실리콘 질화물 층(250)(가상선으로 도시됨)을 형성하기에 적절한 조건들 하에서 수행된다. 실시예들에서, 질소 함유 가스는 하이드라진 가스 또는 하이드라진 증기를 포함하거나 또는 하이드라진 가스 또는 하이드라진 증기로 이루어진다. 실시예들에서, 하이드라진 가스 또는 증기는 비정질 실리콘 캡핑 층(240) 위에 또는 비정질 실리콘 캡핑 층(240) 내에 실리콘 질화물 층을 형성하기에 충분한 양으로 제공된다. 실시예들에서, 질소 함유 가스 또는 증기는, 약 300℃ 내지 약 600℃의 온도에서 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)과 접촉한다. 일부 실시예들에서, 질소 함유 가스 또는 증기는, 약 450℃ 내지 약 500℃의 온도에서 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)과 접촉한다. 일부 실시예들에서, 질소 함유 가스 또는 증기는 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)과 접촉한다. 일부 실시예들에서, 질소 함유 가스 또는 증기는, 비정질 실리콘 캡핑 층(240)이 20 내지 50 옹스트롬의 두께를 갖고, 티타늄 질화물(TiN) 층(230)이 약 10 내지 20 옹스트롬의 두께를 갖고, 하이-k 유전체 층(220)이 약 10 내지 30 옹스트롬의 두께를 갖는 조건들 하에서 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)과 접촉한다.
[0027] 실시예들에서, 어닐링 전에 비정질 실리콘 캡핑 층(240)을 하이드라진 가스 또는 증기로 처리함으로써, 어닐링 동안의 비정질 실리콘 캡핑 층(240)의 응집이 방지될 수 있다. 실시예들에서, 비정질 실리콘 캡핑 층(240)의 응집은, 비정질 실리콘 캡핑 층(240)이 450℃에서 2분 동안 또는 500℃에서 1분 동안 하이드라진 증기에 노출된 후에 방지된다. 실시예들에서, 비정질 실리콘 캡핑 층(240)이 질소 함유 가스, 이를테면, 하이드라진에 노출된 후에, 실리콘 질화물, 이를테면, SiNx(여기서, x는 정수임)가 비정질 실리콘 캡핑 층(240)의 최상부 표면(245) 상에 형성될 수 있다. SiNx 형성은 나머지 비정질 실리콘 캡핑 층(240)을 핀 다운(pin down)할 수 있고, 어닐링 동안 비정질 실리콘 캡핑 층(240)의 응집을 방지할 수 있다. 하이-k 유전체 층(220) 어닐링 동안 유효 산화물 두께를 감소시키는 데 있어서 비정질 실리콘 캡핑 층(240)의 효력을 유지하기 위해, 비정질 실리콘 캡핑 층(240)의 벌크 조성은 질소 함유 가스(이를테면, 하이드라진) 처리 후에 변하지 않고 유지되며, 예컨대, 비정질 실리콘 캡핑 층(240) 위에 또는 비정질 실리콘 캡핑 층(240) 내에 예컨대 실리콘 질화물 층(250)(SiNx 층)을 형성하기 위해, 질소가 비정질 실리콘 캡핑 층(240)의 제한된 부분을 관통하였다. 일부 실시예들에서, 질소는 질소 가스 처리된 비정질 실리콘 캡핑 층(240)의 최상부에 존재한다. 따라서, 하이-k 유전체 층(220)을 포함하는 막 스택(260)의 유효 산화물 두께를 감소시키는 데 있어서 비정질 실리콘 캡핑 층(240)의 효력은 영향을 받을 가능성이 낮다.
[0028] 도 1을 다시 참조하면, 106에서, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법은, 막 스택(260)을 어닐링하는 단계를 포함한다. 실시예들에서, 어닐링은 약 700℃ 내지 1000℃의 온도에서 수행된다. 예컨대, 프로세스 챔버(16) 내에 포지셔닝된 기판(200)은 약 700℃ 내지 1000℃의 양(amount)의 온도까지 가열될 수 있다. 본 개시내용의 실시예들에서, 비정질 실리콘 캡핑 층(240)은 어닐링 동안 제1 표면(235)을 응집시키지 않고 실질적으로 커버한다. 일부 실시예들에서, 어닐링에 후속하여, 하이-k 유전체 층을 포함하는 막 스택의 유효 산화물 두께는 약 0.5 내지 2.0 옹스트롬, 약 0.5 내지 1.5 옹스트롬, 이를테면, 2 옹스트롬 또는 1 옹스트롬만큼 감소된다. 실시예들에서, 하이-k 유전체 층을 포함하는 막 스택의 유효 산화물 두께는 1 옹스트롬만큼 감소된다. 실시예들에서, 어닐링에 후속하여, 하이-k 유전체 층 및 계면 층의 유효 산화물 두께는 약 0.5 내지 2.0 옹스트롬, 약 0.5 내지 1.5 옹스트롬, 이를테면, 2 옹스트롬 또는 1 옹스트롬만큼 감소된다. 일부 실시예들에서, 어닐링에 후속하여, 방법은 비정질 실리콘 캡핑 층을 에칭하는 단계를 더 포함한다. 일부 실시예들에서, 이를테면, 비정질 실리콘 캡핑 층을 제거 또는 에칭하는 것을 포함하는 실시예들에서, 비정질 실리콘 캡핑 층을 에칭 또는 제거하는 것에 후속하여, 막 스택의 유효 산화물 두께는 약 0.5 내지 2.0 옹스트롬만큼 감소된다.
[0029] 도 1의 108 및 도 2e를 다시 참조하면, 본 개시내용의 방법은, 막 스택(260)이 기판(200), 계면 층(210), 및 하이-k 유전체 층(220)을 포함하고, 티타늄 질화물 층(230)이 하이-k 유전체 층(220)의 제1 표면(225) 위에 있도록, 비정질 실리콘 캡핑 층(240)을 에칭하는 단계를 포함할 수 있다. 일부 에칭된 실시예들에서, 하이-k 유전체 층 및 계면 층(210)의 유효 산화물 두께는 약 0.5 내지 2.0 옹스트롬, 이를테면, 2 옹스트롬 또는 1 옹스트롬만큼 감소된다.
[0030] 도 3을 참조하면, 단일 프로세스 챔버에서 본 개시내용에 따라 층들을 증착하고 어닐링하기에 적절한 프로세스 챔버(16)가 도시된다. 실시예들에서, 프로세스 챔버(16)는 CVD 모드 및 순환식 증착 모드(ALD) 둘 모두에서 동작하도록 구성될 수 있다. 그러한 챔버의 일 예는, 2001년 12월 12일에 출원되고 Applied Materials에 양도된, "Lid Assembly for a Processing System to Facilitate Sequential Deposition Techniques"라는 명칭의 미국 특허 번호 제6,878,206호에 설명되어 있다. 도 3을 계속 참조하면, 웨이퍼를 지지하기에 적절한 지지 샤프트(48a)에 연결된 지지 페디스털(48)을 포함하는 히터/리프트 조립체(46)가 프로세스 챔버(16) 내에 배치된다. 지지 페디스털(48)은, 덮개 조립체(20)가 폐쇄 포지션에 있을 때 지지 샤프트(48a)와 덮개 조립체(20) 사이에 포지셔닝된다. 지지 샤프트(48a)는 하우징(14)에 형성된 통로를 통해 덮개 조립체(20)로부터 멀어지게 지지 페디스털(48)로부터 연장된다. 지지 샤프트(48a)와 하우징(14) 사이로부터 프로세스 챔버(16) 내로의 누출을 방지하기 위해, 덮개 조립체(20)에 대향하게 배치된 하우징(14)의 부분에 벨로우즈(50)가 부착된다. 히터/리프트 조립체(46)는, 지지 페디스털(48)과 덮개 조립체(20) 사이의 거리가 제어될 수 있도록 프로세스 챔버(16) 내에서 수직으로 이동될 수 있다. 센서(도시되지 않음)가 프로세스 챔버(16) 내의 지지 페디스털(48)의 포지션에 관한 정보를 제공한다.
[0031] 지지 페디스털(48)은, 지지 페디스털(48)의 온도를 모니터링하기 위해 사용될 수 있는 내장형 써모커플(50a)을 포함한다. 예컨대, 써모커플(50a)로부터의 신호가, 전력 소스(52)에 의해 히터 엘리먼트(52a)에 인가되는 전력을 제어하기 위해 피드백 루프에서 사용될 수 있다. 히터 엘리먼트(52a)는, 지지 페디스털(48)의 온도를 제어하기 위해 활용되는, 지지 페디스털(48) 내에 배치되거나 또는 지지 페디스털(48)과 접촉하게 배치되는 저항성 히터 엘리먼트 또는 다른 열 전달 디바이스일 수 있다. 선택적으로, 지지 페디스털(48)은 열 전달 유체(도시되지 않음)를 사용하여 가열될 수 있다.
[0032] 지지 페디스털(48)은, 알루미늄 질화물 및 알루미늄 산화물(Al2O3 또는 알루미나)을 포함하는 임의의 프로세스-호환가능 재료로 형성될 수 있으며, 또한, 진공을 이용하여 지지 페디스털(48) 상에 기판(200)(도시되지 않음)을 홀딩하도록 구성될 수 있는데, 즉, 지지 페디스털(48)은 진공 척일 수 있다. 이를 위해, 지지 페디스털(48)은, 지지 샤프트(48a)를 통해 라우팅되는 진공 튜브를 통해 펌프 시스템과 같은 진공 소스와 유체 연통하게 배치되는 복수의 진공 홀들(도시되지 않음)을 포함할 수 있다.
[0033] 라이너 조립체가 프로세스 챔버(16)에 배치되고, 원통형 부분(54) 및 평면형 부분(56)을 포함한다. 원통형 부분(54) 및 평면형 부분(56)은 알루미늄, 세라믹 등과 같은 임의의 적절한 재료로 형성될 수 있다. 원통형 부분(54)은 지지 페디스털(48)을 둘러싼다. 원통형 부분(54)은 추가적으로, 프로세스 챔버(16)로부터 기판들의 출입을 가능하게 하기 위해 하우징(14)의 측벽(14b)에 배치된 슬릿 밸브 개구(44)와 정렬되는 애퍼처(60)를 포함한다.
[0034] 평면형 부분(56)은 원통형 부분(54)에 대해 횡방향으로 연장되며, 덮개 조립체(20)에 대향하게 배치된 프로세스 챔버(16)의 챔버 최하부(14a)에 맞닿게 배치된다. 라이너 조립체는, 원통형 부분(54) 및 평면형 부분(56) 둘 모두와 하우징(14) 사이에 채널(58)을 정의한다. 구체적으로, 채널(58)의 제1 부분은 챔버 최하부(14a)와 평면형 부분(56) 사이에 정의된다. 채널(58)의 제2 부분은 하우징(14)의 측벽(14b)과 원통형 부분(54) 사이에 정의된다. 퍼지 가스가 채널(58) 내로 도입된다.
[0035] 펌핑 채널(62)이 덮개 조립체(20)에 근접한, 프로세스 챔버(16)의 측벽들(14b)을 따라 배치된다. 펌핑 채널(62)은 복수의 애퍼처들을 포함하며, 그 복수의 애퍼처들 중 하나가 제1 애퍼처(62a)로서 도시된다. 펌핑 채널(62)은 도관(66)에 의해 펌프 시스템(18)에 커플링되는 제2 애퍼처(62b)를 포함한다. 스로틀 밸브(18A)가 펌핑 채널(62)과 펌프 시스템(18) 사이에 커플링된다. 펌핑 채널(62), 스로틀 밸브(18A) 및 펌프 시스템(18)은 프로세스 챔버(16)로부터의 유동의 양을 제어한다. 프로세스 챔버(16)와 연통하는 제1 애퍼처(62a)와 같은 애퍼처들의 사이즈 및 개수 및 포지션은, 지지 페디스털(48) 위에서 그리고 기판(200)이 그 지지 페디스털(48) 상에 안착되어 있는 경우 기판(200) 위에서 덮개 조립체(20)를 빠져 나가는 가스들의 균일한 유동을 달성하도록 구성된다. 프로세스 및/또는 다른 유체들의 복수의 공급부들(68a, 68b 및 68c)은 하우징(14), 덮개 조립체(20) 및 가스 매니폴드(34)를 통해 형성된 일련의 도관들(도시되지 않음)을 통해 밸브들(32a, 32b 또는 32c) 중 하나와 유체 연통한다.
[0036] 제어기(70)가 시스템(10)의 다양한 컴포넌트들의 동작들을 조절한다. 제어기(70)는 메모리, 이를테면, 랜덤 액세스 메모리(74) 및 하드 디스크 드라이브(76)와 데이터 통신하는 프로세서(72)를 포함하며, 적어도, 펌프 시스템(18), 전력 소스(52), 및 밸브들(32a, 32b 및 32c)과 통신한다. 랜덤 액세스 메모리(74)에는 명령들이 저장되어 있으며, 그 명령들은, 프로세서(72)에 의해 판독될 때, 프로세스 챔버 내에서 본원에서 설명되는 구조들에 대해 본원에서 개시되는 방법들을 수행하도록 시스템(10)의 동작을 제어한다. 일부 실시예들에서, 메모리는 비-일시적 컴퓨터 판독가능 매체이다. 실시예들에서, 용이하게 입수가능한 메모리, 이를테면, RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크, 또는 로컬 또는 원격의, 임의의 다른 형태의 디지털 저장소 중 하나 이상을 포함하는 CPU의 컴퓨터-판독가능 매체 또는 메모리가 포함될 수 있다. 실시예들에서, 종래의 방식으로 프로세서를 지원하기 위한 지원 회로들이 CPU에 커플링된다. 이러한 회로들은 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로 및 서브시스템들 등을 포함한다.
[0037] 일부 실시예들에서, 임의의 타입의 프로세스 유체가 이용될 수 있지만, 프로세스 유체들의 일 예는 위에서 설명된 전구체들이고, 선택적으로, 아르곤(Ar) 가스와 같은, 위에서 설명된 퍼지 유체이다. 질소(N2)가 또한 퍼지 가스로서 사용될 수 있다. 챔버 압력은 위에서 설명된 압력 범위에 있을 수 있거나, 또는 1-150 Torr 또는 1-50 Torr의 범위에 있을 수 있고, 지지 페디스털(48)이 300℃ 내지 600℃의 범위에서 가열되어서, 기판은 설정 온도로 유지될 수 있는데, 이를테면, 기판은 350℃ 내지 약 470℃, 또는 400℃ 내지 약 450℃의 온도로 유지될 수 있다. 실시예들에서, 전구체들과 같은 프로세스 유체들은 아르곤(Ar)과 같은 캐리어 유체와 함께 프로세스 챔버(16) 내로 유동될 수 있다. 그러나, 퍼지 유체는 캐리어 유체 또는 전구체들, 산소 함유 가스, 또는 반응성 가스와 상이할 수 있다.
[0038] 본 개시내용에 따른 기상 증착 실시예들에서, 방법들은, 위에서 설명된 바와 같이, 기판, 계면 층, 하이-k 유전체 층, 티타늄 질화물 층, 비정질 실리콘 캡핑 층(240)을 증착하기 위해 ALD(atomic layer deposition) 프로세스를 수행하는 단계를 포함한다. ALD의 하나의 사이클은, 기판을 포함하는 프로세스 챔버(16) 내로 전구체들을 유동시키는 것, 모든 프로세스 유체들을 제거하기 위해 펌핑과 같이 프로세스 챔버(16)를 퍼징하는 것, 그리고 펌핑 후에, 전구체 함유 가스와 같은 반응성 가스를 공급하는 것을 포함할 수 있다. 반응되지 않은 반응성 가스, 전구체들, 또는 이의 부산물들을 제거하기 위해 후속 퍼지가 수행될 수 있다. 펌핑 후에, 실리콘 전구체 함유 가스와 같은 반응성 가스가 공급된다. 반응되지 않은 반응성 가스, 전구체들, 또는 이의 부산물들을 제거하기 위해 후속 퍼지가 수행될 수 있다. 실시예들에서, 형성되고 있는 층이 원하는 특성들, 이를테면, 두께, 전도도 등을 가질 때까지, ALD 시퀀스의 사이클들이 반복된다. 실시예들에서, 형성되는 층이 원하는 특징들, 이를테면, 위에서 설명된 원하는 두께, 또는 미리 결정된 양의 예컨대, 비정질 실리콘을 가질 때까지, ALD 시퀀스의 사이클들이 반복된다. 일부 실시예들에서, 퍼지 가스들은 통로(73)의 하부 부분을 통해 전략적으로 전달되어서, 가스 매니폴드(34) 및 배플 플레이트로부터 세정제들을 쓸어낼 수 있다.
[0039] 이제 도 4를 참조하면, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법이 도시되며, 방법은: 최상부 표면(245)을 갖는 비정질 실리콘 캡핑 층(240)을 티타늄 질화물(TiN) 층(230) 바로 위에 증착하는 단계를 포함하며, 티타늄 질화물 층(230)은 막 스택(260) 내에 배치된 하이-k 유전체 층(220) 바로 위에 있고, 하이-k 유전체 층(220)은 막 스택(260) 내에 배치된 계면 층(210) 바로 위에 있다. 실시예들에서, 방법은, 404에서, 약 300℃ 내지 약 600℃의 온도에서 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)을 하이드라진 가스 또는 하이드라진 증기와 접촉시키는 단계를 포함한다. 실시예들에서, 방법은, 406에서, 약 700℃ 내지 1000℃의 온도에서 막 스택을 어닐링하는 단계를 포함한다. 실시예들에서, 방법은, 408에서, 비정질 실리콘 캡핑 층(240)을 제거하는 단계를 포함한다. 실시예들에서, 어닐링에 후속하여, 막 스택의 유효 산화물 두께는 약 0.5 내지 약 2 옹스트롬만큼 감소된다. 실시예들에서, 질소 함유 증기는 위에서 설명된 조건들 하에서 제공되는 하이드라진 가스 또는 증기를 포함한다. 일부 실시예들에서, 질소 함유 증기는 약 300℃ 내지 약 600℃의 온도에서 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층(240)의 최상부 표면(245)과 접촉한다. 일부 실시예들에서, 어닐링은 약 700℃ 내지 1000℃의 온도에서 수행된다. 일부 실시예들에서, 비정질 실리콘 캡핑 층(240)은 20 내지 50 옹스트롬의 두께를 갖고, 하이-k 캡핑 층(220)은 약 10 내지 30 옹스트롬의 두께를 갖는다. 실시예들에서, 하이드라진으로 이루어진 또는 하이드라진을 포함하는 질소 함유 가스는, 약 300℃ 내지 약 600℃의 온도에서 비정질 실리콘 캡핑 층의 최상부 표면과 접촉한다. 실시예들에서, 하이드라진으로 이루어진 또는 하이드라진을 포함하는 질소 함유 가스는, 약 450℃ 내지 약 500℃의 온도에서 비정질 실리콘 캡핑 층의 최상부 표면과 접촉한다. 실시예들에서, 하이드라진으로 이루어진 또는 하이드라진을 포함하는 질소 함유 가스는 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층의 최상부 표면과 접촉한다.
[0040] 이제 도 5를 참조하면, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법이 도시되며, 방법은: 프로세스 시퀀스(502)에서, 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 바로 위에 증착하는 단계를 포함하며, 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 바로 위에 있고, 하이-k 유전체 층은 막 스택 내에 배치된 계면 층 바로 위에 있다. 실시예들에서, 방법은, 프로세스 시퀀스(504)에서, 약 300℃ 내지 약 600℃의 온도에서 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층의 최상부 표면을 하이드라진 가스 또는 하이드라진 증기와 접촉시키는 단계를 포함한다. 실시예들에서, 방법은, 프로세스 시퀀스(506)에서, 약 700℃ 내지 1000℃의 온도에서 막 스택을 어닐링하는 단계를 포함한다. 일부 실시예들에서, 방법은, 프로세스 시퀀스(508)에서, 비정질 실리콘 캡핑 층을 제거하는 단계를 포함한다.
[0041] 본 개시내용의 다른 실시예들은, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법을 포함하며, 방법은: 제1 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층의 제1 표면 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층의 제1 표면 위에 있음 ―; 약 300℃ 내지 약 600℃의 온도에서 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층의 제1 표면을 하이드라진 가스 또는 하이드라진 증기와 접촉시키는 단계; 및 약 700℃ 내지 1000℃의 온도에서 막 스택을 어닐링하는 단계를 포함한다. 막 스택은 비정질 실리콘 캡핑 층을 제거하기 위해 에칭될 수 있다.
[0042] 본 개시내용의 다른 실시예들은, 명령들이 저장되어 있는 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법을 야기하며, 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―; 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.
[0043] 본 개시내용의 다른 실시예들은, 명령들이 저장되어 있는 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법을 야기하며, 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―; 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및 막 스택을 어닐링하는 단계를 포함한다.
[0044] 본 개시내용의 다른 실시예들은, 명령들이 저장되어 있는 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법을 야기하며, 방법은: 최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 바로 위에 증착하는 단계 ― 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 바로 위에 있고, 하이-k 유전체 층은 막 스택 내에 배치된 계면 층 바로 위에 있음 ―; 약 300℃ 내지 약 600℃의 온도에서 약 30초 내지 약 5분 동안 비정질 실리콘 캡핑 층의 최상부 표면을 하이드라진 가스 또는 하이드라진 증기와 접촉시키는 단계; 약 700℃ 내지 1000℃의 온도에서 막 스택을 어닐링하는 단계; 비정질 실리콘 캡핑 층을 제거하는 단계를 포함한다.
[0045] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있다.

Claims (15)

  1. 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법으로서,
    최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 상기 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―;
    상기 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및
    상기 막 스택을 어닐링하는 단계를 포함하는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  2. 제1 항에 있어서,
    상기 질소 함유 가스는 하이드라진 증기를 포함하는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 질소 함유 가스는, 약 300℃ 내지 약 600℃의 온도에서 상기 비정질 실리콘 캡핑 층의 최상부 표면과 접촉하는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  4. 제1 항 내지 제3 항 중 어느 한 항에 있어서,
    상기 질소 함유 가스는, 약 450℃ 내지 약 500℃의 온도에서 상기 비정질 실리콘 캡핑 층의 최상부 표면과 접촉하는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 질소 함유 가스는 약 30초 내지 약 5분 동안 상기 비정질 실리콘 캡핑 층의 최상부 표면과 접촉하는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 어닐링은 약 700℃ 내지 1000℃의 온도에서 수행되는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  7. 제1 항 내지 제6 항 중 어느 한 항에 있어서,
    상기 어닐링에 후속하여, 상기 비정질 실리콘 캡핑 층을 에칭하는 단계를 더 포함하는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  8. 제1 항 내지 제7 항 중 어느 한 항에 있어서,
    상기 비정질 실리콘 캡핑 층을 에칭하는 단계를 더 포함하며,
    상기 에칭에 후속하여, 상기 막 스택의 유효 산화물 두께는 약 0.5 내지 2.0 옹스트롬만큼 감소되는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  9. 제1 항 내지 제8 항 중 어느 한 항에 있어서,
    상기 비정질 실리콘 캡핑 층은 20 내지 50 옹스트롬의 두께를 갖는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  10. 제1 항 내지 제9 항 중 어느 한 항에 있어서,
    상기 티타늄 질화물 층은 약 10 내지 20 옹스트롬의 두께를 갖는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  11. 제1 항 내지 제10 항 중 어느 한 항에 있어서,
    상기 하이-k 유전체 층은 약 10 내지 30 옹스트롬의 두께를 갖는,
    감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법.
  12. 막 스택의 유효 산화물 두께를 감소시키는 방법으로서,
    최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 상기 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―;
    상기 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및
    상기 막 스택을 어닐링하는 단계를 포함하는,
    막 스택의 유효 산화물 두께를 감소시키는 방법.
  13. 제12 항에 있어서,
    상기 어닐링에 후속하여, 상기 막 스택의 유효 산화물 두께는 약 0.5 내지 약 2 옹스트롬만큼 감소되는,
    막 스택의 유효 산화물 두께를 감소시키는 방법.
  14. 제12 항 또는 제13 항에 있어서,
    상기 질소 함유 가스는 하이드라진을 포함하는,
    막 스택의 유효 산화물 두께를 감소시키는 방법.
  15. 명령들이 저장되어 있는 비-일시적 컴퓨터 판독가능 매체로서,
    상기 명령들은 실행될 때, 감소된 유효 산화물 두께를 갖는 반도체 구조를 형성하기 위한 방법을 야기하며,
    상기 방법은,
    최상부 표면을 갖는 비정질 실리콘 캡핑 층을 티타늄 질화물(TiN) 층 위에 증착하는 단계 ― 상기 티타늄 질화물 층은 막 스택 내에 배치된 하이-k 유전체 층 위에 있음 ―;
    상기 비정질 실리콘 캡핑 층의 최상부 표면을 질소 함유 가스와 접촉시키는 단계; 및
    상기 막 스택을 어닐링하는 단계를 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
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