KR20210084553A - 디지털 보상 전류 감지 보호 - Google Patents

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실라나 아시아 피티이 리미티드
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Abstract

전력 변환기를 제어하기 위한 장치는 전력 변환기의 입력 전압을 나타내는 전압 감지 신호의 디지털 표현을 생성하는 아날로그-디지털 변환기를 포함한다. 장치는 전력 변환기의 1차 측 스위치를 통해 흐르는 전류를 나타내는 전류 감지 신호를 사용하여 제1 비교 신호를 생성하는 제1 비교 회로를 포함한다. 장치는 제어 신호에 기초하여 1차 측 스위치에 게이트 구동 신호를 제공하는 게이트 드라이버 및 디지털 제어기를 포함한다. 디지털 제어기는 전압 감지 신호의 디지털 표현을 사용하여 시간 스칼라 값을 생성하고, 제어 신호와 제1 비교 신호를 사용하여 타이밍 신호를 생성하고, 시간 스칼라 값을 사용하여 타이밍 신호를 스케일링하고, 그리고 스케일링된 타이밍 신호를 기초로 1차 측 스위치를 통해 흐르는 피크 전류를 제한하기 위해 제어 신호의 타이밍을 조정하도록 구성된다.

Description

디지털 보상 전류 감지 보호
관련 출원
이 출원은 2018년 11월 28일 출원된, "디지털 보상 전류 감지 보호"라는 제목의 미국 임시 특허 출원 번호 62/722,502의 이익을 주장하며, 이들 모두는 모든 목적을 위해 그 전체가 본원에 참조로 포함된다.
플라이백 변환기(flyback converter) 및 기타 스위치-모드 파워 공급장치와 같은 파워 컨버터는 최신 파워 공급장치에서 일반적이며, 교류("AC")에서 직류("DC") 로의 변환과 파워 공급장치의 입력과 출력 사이에 갈바닉 절연(galvanic isolation)이 있는 DC-DC 변환에 모두 활용됩니다. 일반적으로 플라이백 컨버터는 갈바닉 절연을 제공하는 변압기(transformer)를 형성하기 위해 분할된 자기 소자를 갖는 파워 컨버터이다. 일반적으로 플라이백 컨버터에는 1차 측과 2차 측을 갖는다. 플라이백 컨버터의 1차 측에는 1차 측 스위치(예를 들어, 트랜지스터와 같은)가 포함되고 2차 측에는 플라이백 컨버터의 2차 측에서 생성된 전류를 정류하는 또 다른 스위치(예를 들어, 다이오드와 같은)가 포함된다. 작동 시 플라이백 컨버터는 일반적으로 자기 소자에 전류를 공급하는 1차 측 스위치를 주기적으로 켜고 끄는 스위치 모드로 작동한다.
피크 전류 제한(peak-current limiting)은 플라이백 컨버터에서 구현되어 자기 소자를 통과하는 전류가 자기 소자의 포화 한계 미만으로 제어되도록 한다. 또한, 플라이백 컨버터에서 피크 전류 제한이 구현되어, 플라이백 컨버터의 최대 지속 전력(sustained power)이 온도, 전압 및/또는 전류 스트레스 측면에서 플라이백 컨버터가 유지할 수 있는 파워 수준 이하인 수준으로 유지되도록 보장한다. 그러나, 플라이백 컨버터의 입력 전압(즉, 벌크 전압)이 변함에 따라 자기 소자를 흐르는 주어진 전류는 각각의 가변 전력을 생성한다. 따라서, 1차 측 전류 제한은 가끔 플라이백 컨버터의 일정한 전력 제한을 달성하기 위해 이러한 입력 전압 변동을 보상하는 대비(provision)가 포함되는 경우가 있다.
일부 실시 예들에서, 전력 변환기를 제어하기 위한 장치는 전압 감지 신호를 수신하고 전압 감지 신호의 디지털 표현을 생성하기 위한 아날로그-디지털 변환기(ADC)를 포함한다. 전압 감지 신호는 전력 변환기의 입력 전압을 나타낸다. 장치는 전류 감지 신호를 수신하고 전류 감지 신호에 기초하여 제1 비교 신호를 생성하기 위한 제1 비교 회로를 더 포함한다. 전류 감지 신호는 전력 변환기의 1차 측 스위치를 통해 흐르는 전류를 나타낸다. 장치는 제어 신호를 수신하고 제어 신호에 기초하여 1차 측 스위치에 게이트 구동 신호를 제공하는 게이트 구동기 회로 및 디지털 제어기를 더 포함한다. 디지털 제어기는 전압 감지 신호의 디지털 표현을 사용하여 시간 스칼라 값을 생성하고, 제어 신호와 제1 비교 신호를 사용하여 타이밍 신호를 생성하고, 시간 스칼라 값을 사용하여 타이밍 신호를 스케일링하고, 그리고 제어 신호의 타이밍을 조정하여 스케일링된 타이밍 신호를 기초로 1차 측 스위치를 통해 흐르는 피크 전류를 제한하도록 구성된다.
일부 실시 예들에서, 방법은 전력 변환기의 입력 전압을 나타내는 전압 감지 신호를 수신하는 단계를 포함한다. 전력 변환기의 1차 측 스위치를 통해 흐르는 전류를 나타내는 전류 감지 신호가 수신된다. 1차 측 스위치는 제어 신호로 제어된다. 수신된 전압 감지 신호의 전압 레벨에 반비례하는 시간 스칼라 값이 생성된다. 타이밍 신호는 제어 신호와 수신된 전류 감지 신호를 사용하여 생성된다. 타이밍 신호는 시간 스칼라 값을 사용하여 스케일링되고 제어 신호의 타이밍은 조정된 타이밍 신호를 기초로 1차 측 스위치를 통해 흐르는 피크 전류를 제한하도록 조정된다.
본 발명의 다른 디바이스들, 장치들, 시스템들, 방법들, 특징들 및 이점들은 다음의 도면 및 상세한 설명을 검토할 때 당업자에게 명백하거나 명백해질 것이다. 이러한 모든 추가 디바이스들, 장치들, 시스템들, 방법들, 특징들 및 이점들은 본 설명 내에 포함되고, 본 발명의 범위 내에 있으며, 첨부된 청구 범위에 의해 보호되도록 의도된다.
도 1은 일부 실시 예들에 따른 전력 변환기의 일부의 단순화된 회로 개략도이다.
도 2 및 도 3은 일부 실시 예들에 따른 도 1에 도시된 전력 변환기의 주요 전류(key current) 및 디지털 파형을 도시한다.
도 4는 일부 실시 예들에 따른 도 1에 도시된 전력 변환기에 의해 사용되는 입력 전압의 범위에 대응하는 시간 값 스칼라의 표이다.
도 5는 일부 실시 예들에 따른 도 1에 도시된 변환기에 의해 사용되는 피크 전류 제한/전력 제한 대 입력 전압을 도시한다.
도 6은 일부 실시 예에 따른 도 1의 전력 변환기의 일부의 도면이다.
도 7은 일부 실시 예들에 따른 도 6에 도시된 변환기의 주요 전류 및 디지털 파형을 도시한다.
도 8은 일부 실시 예에 따른 도 1의 전력 변환기에 의해 구현되는 예시적인 프로세스의 일부를 도시한다.
피크 전류 제한(peak-current limiting)은 종종 전력 변환기의 자기 소자를 통해 흐르는 전류가 자기 소자의 포화 한계 미만으로 제어되도록 구현된다(예를 들어, 전력 변환기의 변압기 권선(winding)을 통해). 일정한 과전력 제한(over-power limiting)은 종종 컨버터의 최대 지속 전력이 온도, 전압 및/또는 전류 스트레스 측면에서 컨버터가 유지할 수 있는 전력보다 작거나 같도록 하기 위해 구현된다. 전력 변환기의 1차 측 전류 감지 방법을 사용하는 경우, 일정한 과전력 제한을 달성하기 위해 입력 전압 변동에 대한 보상(compensation)(예를 들어, 필터링된 입력 전압 또는 벌크 전압의)이 구현된다. 예를 들어 입력 전압 보상이 사용되지 않는 경우, 주어진 일정한 피크 전류 제한에 대해 전력 변환기의 높은 라인 전압(high line voltage)(예를 들어, 230Vrms)에서 전력 제한은 전력 변환기의 낮은 라인 전압(lower line voltage)(예를 들어, 115Vrms)에서보다 최대 2 배 더 높을 수 있다. 종래의 솔루션은 감지된 입력 전압 및/또는 감지된 전류를 기반으로 아날로그 트립 포인트 기준(analog trip-point reference)을 변경하는 아날로그 회로를 사용하여 입력 전압 보상을 구현할 수 있다. 그러나, 이러한 종래의 아날로그 전압/전류 레벨 트립 포인트 구현은 프로세스 및 온도 변화에 대해 심각한 오류를 겪을 수 있다.
본원에 설명된 일부 실시 예들은, 플라이백 기반 전력 변환기("전력 변환기")에 대해, 프로그래밍 가능 1차 측 전류 기반 피크 전류 제한, 일정한 과전력 제한 및 경부하(light-load) 피크 전류 제한(스킵 펄스(skip-pulse) 전류 제한)을 구현하는 것을 포함한다. 개시된 바와 같이, 그러한 구현들은 일반적으로 전력 변환기의 프로세스 및 온도 변화에 의해 부정적인 영향을 받지 않는 하드웨어 효율적인(예들 들어, 구현에 많은 수의 디지털 블록들이나 회로 영역이 필요하지 않음) 1차 측 제어기를 유리하게 사용한다. 1차 측 제어기는 유리하게는 전력 변환기의 1차 측 스위치를 통해 흐르는 전류를 나타내거나 이에 비례하는 전류 감지 신호를 수신하도록 구성된다. 일부 실시 예들에서, 전류 감지 신호는 1차 측 스위치에 결합된 단일 감지 저항기를 사용하여 생성된다. 1차 측 제어기는 유리하게 하드웨어 효율적인 비교기를 사용하여, 수신된 전류 감지 신호를 고정된 과전류 임계 전압과 비교하여, 전력 변환기의 변동하는 입력 전압을 보상하면서 전력 변환기의 과전류 및/또는 과부하 이벤트를 결정한다. 과전류 임계 전압이 고정되어 있기 때문에, 1차 측 제어기는 변동하는 과전류 임계 전압을 생성하기 위해 하드웨어 비효율적인(예를 들어, 구현을 위해 많은 수의 디지털 블록들 또는 회로 영역을 필요로 하는) 디지털-아날로그 컨버터(DAC)를 필요로 하지 않는다. 유사하게, 전력 변환기는 유리하게는 변동하는 과전류 임계 전압을 생성하기 위한 아날로그 회로를 필요로 하지 않으며, 이는 이러한 아날로그 회로가 프로세스 및 온도 변화에 민감할 수 있기 때문이다. 대신에, 개시되는 바와 같이, 일부 실시 예들에서 1차 측 제어기는 유리하게는 전력 변환기의 변동하는 입력 전압에 대한 보상으로 프로그램 가능 1차 측 전류 기반 피크 전류 제한 및 일정한 과전력 제한을 구현한다. 일부 실시 예들에 따르면, 이러한 피크 전류 제한 및 과전력 제한은 전류 감지 신호를 사용하여 생성된 스케일링된 타이밍 신호(scaled timing signal)에 대한 1차 측 스위치의 온-타임(on-time)의 비교를 기초로 한다. 그러한 실시 예들에서, 스케일링된 타이밍 신호는 전력 변환기의 입력 전압에 따라 스케일링된다.
추가적으로, 일부 실시 예들에서 전류 감지 신호와 고정된 전류 임계 전압의 비교는 1차 측 제어기에서 유리하게 사용되어, 스킵 펄스 피크 전류 제한(skip-pulse peak-current limiting)을 구현하고 스킵 펄스 작동 중 가청 소음을 줄이고, 전력 변환기의 경부하 작동 조건 동안 스킵 펄스 및 의사-공진(quasi-resonant, QR) 작동 모드들 간에 "충돌 없는(bump-less)" 전환을 보장한다.
위에서 설명된 바와 같이, 일부 실시 예들에서, 전력 변환기는 디지털 보상 피크 전류 제한 구현을 사용하여 전력 변환기 입력 전압(예를 들어, 벌크 전압) 변동에 대한 민감도가 감소된 최대 변압기 자화 인덕턴스(magnetizing inductance) 전류를 제한한다. 도 1은 일부 실시 예들에 따른 이러한 과전력 보호 및 피크 전류 제한 보호를 구현하는 전력 변환기(100)의 일부의 단순화된 회로도이다. 일반적으로, 전력 변환기(100)는 1차 측 제어기(101), 1 차측 스위치(M1), 전류 감지 저항기(RSNS), 저항기들(R1, R2)을 포함하는 전압 분배기 회로, 입력 필터(109), 출력 필터(111) 및 변압기(102)를 포함한다. 변압기(102)는 변압기(102)의 1차 측 권선(103)에서 전력 변환기(100)의 1차 측(즉, 입력)을 변압기(102)의 2차 측 권선(105)에서 전력 변환기(100)의 2차 측(즉, 출력)에 결합한다. 또한 변압기(102)의 자화 인덕턴스(LM)의 시각화가 도시된다.
1차 측 제어기(101)는 일반적으로 아날로그-디지털 변환기(ADC)(104), 게이트 드라이버 회로(106), 디지털 제어기(107) 및 아날로그 비교 블록(121)을 포함한다. 일부 실시 예들에서, 아날로그 비교 블록(121)은 히스테리시스(hysteresis)를 사용하여 비교를 수행한다(즉, 고정 상승 임계 값은 고정 하강 임계 값과 다르다). 디지털 제어기(107)는 일반적으로 선택적인 듀티 사이클 타이밍 최적화 블록(108)("타이밍 CTRL"), 피크 전류 제한(PCL) 카운터 블록(110), ADC(113), VBULK 룩업 테이블(LUT) 블록(114), 디지털 펄스 폭 변조 신호(DPWM) 블록(116), 오류 감시 블록(118), 및 디지털 비교 블록(120)을 포함한다. 전력 변환기(100)의 요소들은 도 1에 도시된 바와 같이 결합된다. 전력 변환기(100)의 일부 요소들은 이 설명의 단순화를 위해 도 1에서 생략되었지만 존재하는 것으로 이해된다. 일부 실시 예들에서, 디지털 제어기(107)는 필드 프로그램 가능 게이트 어레이 회로(FPGA), 어플리케이션 지정 집적 회로(ASIC), 마이크로 제어기, 마이크로 프로세서에 의해 구현되며, 블록들(108-120)을 구현하도록 동작할 수 있는 다른 디지털 회로에 의해 구현된다.
입력 전압(Vin)은 입력 전압(Vin)을 필터링된 벌크 입력 전압(Vbulk)으로 변환하는 입력 필터(109)(예를 들어, 커패시터, 신호 조절 회로 및/또는 정류기)에서 수신된다. 필터링된 벌크 입력 전압(Vbulk)는 전압 분배기(R1, R2)에서 수신되어 감쇠된 전압 감지 신호(VbulkSNS)를 생성한다.
1차 측 스위치(M1)을 통해 흐르는 변압기 자화 인덕턴스 전류(iMS)가 감지 저항기(RSNS)에서 수신된다. 감지 저항기(RSNS)는 전류(iMS)를 나타내는 전류 감지 신호(ISNS)를 생성한다. 일부 실시 예에서, 감지 저항기(RSNS)는 1차 측 제어기(101) 외부에 있는 저항기이다.
전력 변환기(100)의 2차 측에 있는 출력 필터(111)는 2차 측 권선(105)에 결합되어 부하(RL)에 의해 수신되는 출력 전압(Vout)을 생성한다. 일부 실시 예들에서, 출력 필터(111)는 하나 이상의 커패시터 및 다이오드 또는 능동적으로 제어되는 동기식 정류기 스위치와 같은 동기식 정류기 스위치를 포함한다.
일반적으로, 전력 변환기(100)의 1차 측 제어기(101)는 1차 측 스위치(M1)를 활성화 및 비활성화하여, 1차 측 권선(103)을 통해 흐르는 전류(iMS)를 제어하여 전력 변환기(100)의 2차 측에서 출력 전압(Vout)을 생성한다. 전력 변환기(100)의 출력 전압(Vout)에 기초한 피드백 전압(Vfb)은 ADC(113)에 의해 수신된다. ADC(113)는 수신된 피드백 전압(Vfb)에 기초하여 디지털 피드백 표현(Vfb(n))을 생성한다. 일부 실시 예들에서, ADC(113)는 디지털 제어기(107) 외부에서 구현된다. 일부 실시 예들에서, 피드백 전압(Vfb)은 전력 변환기(100)의 출력과 1차 측 제어기(101) 사이에 결합된 피드백 회로(미도시)에 의해 생성된다. 일부 실시 예들에서, 피드백 회로는 Vout과 기준 전압의 차이에 기초하여 Vfb을 생성할 수 있다. 디지털 피드백 표현(Vfb(n))은 DPWM 블록(116)에 원하는 1차 측 스위치(M1) 온-타임 신호(ton(n))를 제공하는 선택적 듀티 사이클 타이밍 최적화 블록(108)에 의해 수신된다. 일부 실시 예들에서, 선택적 듀티 사이클 타이밍 최적화 블록(108)은 전력 변환 효율 최적화 프로세스에 따라 온-타임 신호(ton(n))를 생성한다. 다른 실시 예들에서, Vfb(n)는 온-타임 신호(ton(n))를 결정하기 위해 DPWM 또는 다른 모듈에 의해 수신된다. DPWM 블록(116)은 수신되거나 결정된 온-타입 신호(ton(n))에 기초하여 펄스 폭 변조(PWM) 제어 신호를 생성한다. PWM 제어 신호는 1차 측 스위치(M1)를 활성화 및 비활성화하기 위해 게이트 구동 신호(CGate)를 생성하는 게이트 구동기 회로(106)에 의해 수신된다. PWM 제어 신호는 또한 설명되는 바와 같이 PCL 카운터 블록(110)에 의해 수신된다.
피크 전류 제한
일부 실시 예들에서, 게이트 구동 신호(CGate)가 하이(high)로 전환할 때, 1차 측 스위치(M1)가 활성화되고(켜짐) 변압기 자화 인덕턴스 전류(iMS)가 상승하기 시작하여 1차 측 스위치(M1) 및 감지 저항(RSNS)를 통해 흐른다. 동시에, PCL 카운터 블록(110)은 리셋 입력("리셋")에서 PWM 제어 신호를 수신하고, 그에 따라, 예를 들어, 클럭 사이클의 수를 카운트하기 위해 카운트 시퀀스를 시작함으로써 시간의 지속 시간(duration)을 리셋하고 측정하기 시작한다(예를 들어, PCL 카운터 블록(110) 내부의 클럭 또는 디지털 제어기(107)의 클럭을 사용하여, 여기서 클럭은 PWM 제어 신호가 생성되는 주파수보다 훨씬 높은 주파수를 갖는다). 전류(iMS)가 1차 측 스위치(M1)를 통해 흐를 때, 감지 저항기(RSNS)에서 발생된 전류 감지 신호(ISNS)는 고정 상승 임계 전압(iref PCL)(예를 들어, 180mV 또는 기타 적절한 값)을 교차할 수 있다. 아날로그 비교 블록(121)은 전류 감지 신호(ISNS)를 고정 임계 전압(iref PCL)과 비교하고, 전류 감지 신호(ISNS)가 고정 임계 전압(iref PCL)을 초과한다고 결정할 때 주장된(asserted) 비교 신호("PCL")을 방출한다. 주장된 비교 신호(PCL)을 수신하면, 예를 들어 PWM 제어 신호를 수신할 때 시작된 카운트 시퀀스를 종료(즉, 최종 카운트 값 결정)하거나 중지하여 PCL 카운터 블록(110)은 시간의 지속 시간의 측정을 마무리하고, 측정된 시간의 지속 시간을 나타내는 타이밍 신호(tPCL(n))를 VBULK LUT 블록(114)에 전송한다.
감쇠된 전압 감지 신호(VbulkSNS)(이는 전력 변환기(100)의 필터링된 입력 전압(Vbulk)을 나타냄)는, 감쇠된 전압 감지 신호(VbulkSNS)의 디지털 표현(Vbulk(n))을 생성하는, ADC(104)에 의해 수신된다. VBULK LUT 블록(114)은 디지털 표현(Vbulk(n))을 수신하고 디지털 표현(Vbulk(n))을 사용하여 전력 변환기(100)의 입력 전압의 전압 범위에 대응하는 피크 전류 제한 스칼라 값(α)(즉, 시간 스칼라 값)을 검색한다(예를 들어, 도 4의 표(400)에 도시된 바와 같이). 일부 실시 예들에서, 시간 스칼라 값(α)의 값은 필터링된 입력 전압(Vbulk)의 값에 반비례한다. 시간 스칼라 값(α)은 이산 값(discrete value)이고, 즉, 시간 스칼라 값(α)은 각각의 서로 다른 시간 스칼라 값(α)이 입력 전압 값들의 범위에 대응하는 단계적 함수(stepwise function)이다. 다른 실시 예들에서, 시간 스칼라 값(α)은 연속 값이고, 즉, 입력 전압의 연속 선형 또는 비선형 함수이다.
타이밍 신호(tPCL(n)) 값은 VBULK LUT 블록(114)에서 또는 디지털 제어기(107)의 다른 블록에 의해(1+α)로 곱해진다. 곱(즉, 스케일링된 타이밍 신호((1+α) × tPCL(n))은, 디지털 비교 블록(120)에 의해, DPWM 블록(116)에 의해 생성된 DPWM 카운터 값(cnt(n))과 비교된다. 카운터 값(cnt(n))은 1차 측 스위치(M1)의 온타임(on-time)을 나타낸다. 카운트 값(cnt(n))이 피크 전류 시간 제한((1+α) × tPCL(n))을 넘어서 증가하면, 주장된 PCLdetected 신호는 디지털 비교 블록(120)에 의해 생성된다. "오프" 입력에서 주장된 PCLdetected 신호를 수신하면, DPWM 블록(116)은 PWM 제어 신호를 로우(low)로 전환함으로써, 일부 실시 예들에서 1차 측 스위치(M1)를 비활성화 한다. 추가로, PCLdetected 신호는 오류 감시 블록(118)에 의해 수신된다. 순간적인(transient) 피크 전류 작동을 지원하기 위해, 오류 감시 블록(118)은 전력 변환기(100)에 대한 과전력 보호 오류 신호("오류")를 발행하기 전에 최대 스위칭 사이클 수 동안 PCLdetected 신호가 임계 횟수로 수신되는지 여부를 결정한다. 오류 신호를 수신하면, 듀티 사이클 타이밍 최적화 블록(108)은 DPWM 블록(116)이 1차 측 스위치(M1)을 비활성화하도록 한다. 다른 실시 예들에서, 오류 신호는 DPWM 블록(116)에서 직접 수신되며, 이는 오류 신호를 수신하면 1차 측 스위치(M1)를 비활성화 한다. 일부 실시 예들에서, 오류 감시 블록(118)은 약 10ms의 지속 시간에 걸쳐 약 500 개의 스위칭 사이클들 동안 주장된 PCLdetected 신호를 수신한 후에 과전력 보호 결함 신호를 방출한다. 일부 실시 예들에서, 오류 감시 블록(118)은 아날로그 비교 블록(121)으로부터 비교 신호(PCL)를 수신하도록 구성된다. 1차 측 스위치(M1)가 비활성화된 후에도 전류 감지 신호(ISNS)가 하이(즉, iref PCL보다 큼)를 유지하는 경우, 1차 측 제어기(101)는 즉시 오류 모드 보호로 진입하고 PCL이 로우로 전환될 때까지 오류 모드에 남아 있는다. 따라서, 1차 측 제어기(101)는 전력 변환기(100)에 대해 프로그램 가능 디지털 보상 시간 기반 피크 전류 제한을 효과적으로 제공한다.
일부 실시 예들에 따라, 전력 변환기(100)의 동작과 관련된 주요 아날로그 및 디지털 파형들이 도 2에 도시되어 있다. 플롯(200)은 시간(t) 동안 1차 측 스위치(M1)를 통해 흐르는 전류(iMS)의 플롯(202), 시간(t) 동안 비교 신호(PCL)의 플롯(204), 시간(t) 동안 PCLdetected 신호의 플롯(206), 및 시간(t) 동안 PWM 제어 신호의 플롯(208)을 포함한다. 또한 전류 감지 신호(ISNS)를 고정된 과전류 임계 전압(iref PCL)과 비교하는 아날로그 비교 블록(121)에 의해 사용되는 고정 전류 제한(iref PCL)의 표현(210) 및 디지털 보상 과전류 임계 값(irefDigital PCL)의 표현(212)이 도시되어 있다. 디지털 보상 과전류 임계 값(irefDigital PCL)은 스케일링된 타이밍 신호에 의해 구현된 디지털 보상 시간 기반 피크 전류를 나타낸다. 플롯(200)에서 볼 수 있듯이, 타이밍 신호(tPCL(n))(PCL 카운터 블록(110)에 의해 생성됨)는 PWM 제어 신호(208)가 주장된 상태로 전환할 때(이로써 PCL 카운터 블록(110)에서 카운트 시퀀스를 시작 함)와 PCL 신호(204)가 주장된 상태로 전환할 때(이로써 PCL 카운터 블록(110)에서 카운트 시퀀스를 종료함) 사이의 시간에 대응한다. 플롯(200)에 도시된 예에서, PCLdetected 신호(206)는 디지털 비교 블록(120)에 의해 주장되지 않으며, 이는 PWM 제어 신호(208)의 카운트 값(cnt(n))(1차 측 스위치(M1)의 온-타임을 나타냄)이 타이밍 신호(tPCL(n))와 시간 스칼라 값(α)를 곱한 타이밍 신호(tPCL(n))의 양을 더한 것, 즉 tPCL(n) × (1+α)과 동일한 시간의 지속 시간을 초과하지 않으며, 따라서 1차 측 스위치(M1)를 통해 흐르는 전류(iMS)(202)가 디지털 보상 과전류 임계 값(irefDigital PCL)(212)을 초과하지 않기 때문이다.
다른 예에서, 전력 변환기(100)의 동작과 관련된 추가적인 주요 아날로그 및 디지털 파형들이 일부 실시 예에 따라 도 3에 도시된다. 플롯(300)은 시간(t) 동안 1차 측 스위치(M1)를 통해 흐르는 전류(iMS)의 플롯(302), 시간(t) 동안 비교 신호(PCL)의 플롯(304), 시간(t) 동안 PCLdetected 신호의 플롯(306), 및 시간(t) 동안 PWM 제어 신호의 플롯(308)을 포함한다. 또한 아날로그 비교 블록(121)에 의해 제공된 고정 전류 제한의 표현(310) 및 디지털 보상 과전류 임계 값(irefDigital PCL)의 표현(312)이 도시된다. 플롯(300)에 도시된 바와 같이, 타이밍 신호(tPCL(n))(PCL 카운터 블록(110)에 의해 생성됨)는 PWM 제어 신호(308)가 주장된 상태로 전환할 때(이로써 PCL 카운터 블록(110)에서 카운트 시퀀스를 시작 함)와 PCL 신호(304)가 주장된 상태로 전환할 때(이로써 PCL 카운터 블록(110)에서 카운트 시퀀스를 종료함) 사이의 시간에 대응한다. 플롯(300)에 표시된 예에서, PCLdetected 신호(플롯(306))는 디지털 비교 블록(120)에 의해 주장되며, 이는 PWM 제어 신호(308)의 지속 시간(cnt(n))(1차 측 스위치(M1)의 온-타임을 나타냄)이 시간 스칼라 값(α)을 곱한 타이밍 신호(tPCL(n))를 타이밍 신호(tPCL(n))와 더한 것, 즉 tPCL(n) × (1+α)과 동일한 시간의 지속 시간을 초과하고, 따라서 1차 측 스위치(M1)를 통해 흐르는 전류(iMS)(302)가 디지털 보상 과전류 임계 값(irefDigital PCL)(312)을 초과하기 때문이다.
과전력 보호
필터링된 입력 전압(Vbulk)에 관계없이 평탄한 과전력 보호(flat over-power protection)를 구현하려면, 피크 전류 제한 스칼라(α)("시간 스칼라 값")는 감쇠된 전압 감지 신호(VbulkSNS)의 디지털 표현(Vbulk(n))을 기반으로 동적으로 조정(즉, 보상)된다. 따라서, 시간 스칼라 값(α)은 도 4의 표(400)에 예시된 바와 같이 그리고 VBULK LUT 블록(114)에 의해 구현된 바와 같이 필터링된 입력 전압(Vbulk)의 함수이다. 예를 들어, 표(400)에 도시된 바와 같이, 디지털 표현(Vbulk(n))으로 표현되는 필터링된 입력 전압(Vbulk)의 전압 레벨이 191V 미만인 경우, 시간 스칼라 값(α)은 0.75가 된다. 디지털 표현(Vbulk(n))로 표현되는 필터링된 입력 전압(Vbulk)의 전압 레벨이 191V 이상 340V 미만인 경우, 시간 스칼라 값(α)은 0.50이다. 디지털 표현(Vbulk(n))로 표시되는 필터링된 입력 전압(Vbulk)의 전압 레벨이 340V 이상이고 과전압 차단 전압(overvoltage lockout voltage, OVLO) 미만인 경우, 시간 스칼라 값(α)은 0.375이다. 따라서, 시간 스칼라 값(α)의 값은 필터링된 입력 전압(Vbulk)의 전압 레벨에 반비례하고, 반비례 특성은 단계적 선형 함수로 설명된다. 일부 실시 예들에서, 세 개의 값들보다 많은 시간 스칼라 값(α)이 존재한다. 일부 실시 예들에서, 시간 스칼라 값(α)의 값은 표(400)에 나타낸 것과 다를 수 있고 및/또는 필터링된 입력 전압(Vbulk)의 범위는 표(400)에 나타낸 것과 상이할 수 있다. VBULK LUT 블록(114) 내에 저장되고 검색된 값에 기초하여, 전력 변환기(100)의 피크 전류(ipeak)는 단계적 선형 함수가 되고, 과전력 한계는 가변 입력 전압을 보상하지 않는 전력 변환기에 비해 더 평평 해진다. 피크 전류(ipeak)의 값은 방정식(1)에 의해 다음과 같이 주어지며
Figure pct00001
(1)
여기서 iref PCL은, 예를 들어, 180mV이고, RSNS는 감지 저항기의 저항 값이고, Pout은 전력 변환기(100)의 최대 출력 전력이고, tQR은 전력 변환기(100)의 의사-공진(quasi-resonant) 반주기이고, vout은 전력 변환기(100)의 출력 전압(Vout)이고,
Figure pct00002
은 전력 처리 효율이며, 그리고 vin은 전력 변환기(100)의 입력 전압(Vin)이다.
도 5는 일부 실시 예들에 따른 전력 변환기(100)의 동작과 관련된 파형들의 예시적인 플롯(500)을 제공한다. 플롯(500)은 필터링된 입력 전압(Vbulk)의 함수로서 와트(watts) 단위의 최대 출력 전력(Pout) 및 암페어(amps) 단위의 피크 자화 인덕턴스 전류(ipeak)를 도시한다. 플롯(500)은 일부 실시 예들에 따라 디지털 피크 전류 제한(ipeak)("정상 상태 피크 전류")(504)의 단계적 버전을 나타내는 플롯(502)("디지털 제한"), 디지털 보상 전류 및 전력 제한없이 전력 변환기(100)의 전력 제한의 예시인 플롯(506)("PLimitFixed"), 및 디지털 보상 전류 및 전력 제한이 디지털 제어기(107)에 의해 구현될 때 전력 변환기(100)의 전력 제한의 예시인 플롯(508)("PLimitDigital")을 포함한다. 도 5에 도시된 바와 같이, 플롯(508)은 유리하게는 Vbulk가 상승함에 따라 플롯(506)보다 더 평평하거나 더 작은 범위를 갖는다.
스킵 펄스 전류 제한
도 6은 일부 실시 예들에 따른 전력 변환기(100)의 일부(600)의 단순화된 회로도이다. 전력 변환기(100)의 일부 요소들은 설명의 단순화를 위해 도 6에서 생략되었지만 존재하는 것으로 이해된다. 일반적으로, 전력 변환기(100)의 일부(600)는 1차 측 권선(103) 및 2차 측 권선(105)을 갖는 변압기(102), 1차 측 스위치(M1), 감지 저항기(RSNS) 및 1차 측 제어기(101)의 스킵 펄스 전류 제한 회로(601)를 포함한다. 다른 실시 예들에서, 스킵 펄스 전류 제한 회로(601)는 디지털 제어기(107)를 포함하지 않는 전력 변환기에서 구현된다. 즉, 이러한 실시 예들에서, 스킵 펄스 전류 제한 회로(601)는 디지털 제어기(107)를 포함하거나 포함하지 않을 수 있는 전력 변환기의 독립적인 회로로서 구현된다. 스킵 펄스 전류 제한 회로(601)는 일반적으로 게이트 드라이버 회로(106), DPWM 블록(116)을 포함하고, 또한 도 6에 도시된 바와 같이 결합된, 선택적 듀티 사이클 타이밍 최적화 블록(108), ADC(113) 및 아날로그 비교 블록들(620, 622)을 포함한다. 일부 실시 예들에서, 아날로그 비교 블록들(620, 622)은 아날로그 비교 블록(121)에 대해 설명된 것과 유사한 방식으로 히스테리시스를 구현한다. 전류 감지 신호(ISNS)가 기준 전압 임계 값(iref SPL) 이상으로 상승하면, 주장된 전류 제한 신호("SPL")가 아날로그 비교 회로(620)에 의해 생성된다. 스킵 펄스 전류 제한 회로(601)는 바람직하게는 전력 변환기(100)의 경부하 동작(light-load operation) 동안 스킵 펄스 동작 동안에 일정한 최소 피크 전류 및 의사 공진(QR) 모드로의 부드러운 스킵 펄스 모드 전환을 달성한다.
도시된 바와 같이, 전력 변환기(100)의 출력 전압(Vout)에 기초한 피드백 전압(Vfb)은 스킵-펄스 전류 제한 회로(601)의 ADC(113) 및 아날로그 비교 회로(622)에서 수신된다. 피드백 전압(Vfb)이 Vfb REF의 하강 임계 값(falling threshold)(예를 들어, 600mV 또는 기타 적절한 값) 아래로 떨어지면, 아날로그 비교 회로(622)는 주장된 경부하 신호("경부하")를 ADC(113)로 방출하고, 이는 게이트 드라이브 신호(CGate)를 비활성화(로우로 유지)하여 하나 이상의 후속 스위칭 사이클들 동안 1차 측 스위치(M1)를 비활성화 한다. 다른 실시 예들에서, 경부하 신호는 블록들(108, 116) 중 하나 또는 둘 모두에서 수신되어, 이로 인해 1차 측 스위치(M1)가 하나 이상의 후속 스위칭 사이클들에 대해 비활성화된다. Vfb가 Vfb REF의 상승 임계 값(rising threshold)(예를 들어, 620mV 또는 기타 적절한 값) 이상으로 상승하면, 게이트 드라이브 신호(CGate) 신호는 i) 전류 감지 신호(ISNS)가 기준 전압 임계 값(iref SPL) 이상으로 상승하고(이에 따라 아날로그 비교 회로(620)가 주장된 SPL 신호를 생성하게 함) DPWM 블록(116)의 카운트 값(예를 들어, cnt(n))이 ton(n)보다 클 때까지 또는 ii) SPL 신호가 로우(low)이고, 이 포인트에서 비교기 오류가 트리거되는, DPWM 블록(116)의 카운트 값(cnt(n))이 임계 카운트 값보다 클때까지(예를 들어, 5.82us와 동일한 또는 기타 적절한 카운트) 활성화되고 하이(high)로 유지된다. 아날로그 비교 회로(622)의 히스테리시스(예를 들어, 하강 임계 값/상승 임계 값)는 설계 시에 프로그래밍되거나 선택될 수 있다.
일부 실시 예들에 따라 스킵 펄스 전류 제한 회로(601)를 구현하는 전력 변환기(100)의 동작과 관련된 주요 아날로그 및 디지털 파형들이 도 7의 플롯(700)에 도시되어 있다. 플롯(700)은 블랭킹(blanking) 기간의 플롯(702), 1차 측 스위치(M1)를 통해 흐르는 전류(iMS)의 플롯(704), 과전류 신호(SPL)의 플롯(706), PWM 제어 신호의 플롯(708), 경부하 신호의 플롯(710), 피드백 전압(Vfb)의 플롯(712), 및 임계 전압(Vfb REF)의 표현(714)을 포함한다. 블랭킹 기간(702)은 과전류 이벤트의 과도적/스퓨리어스(spurious) 검출을 필터링하기 위해 1차 측 스위치(M1)가 활성화될 때(즉, PWM 제어 신호(708)의 각 펄스가 시작된 후)마다 짧은 시간 동안 과전류 감지를 비활성화한다. 플롯(700)에서 볼 수 있듯이, 경부하 신호(플롯(710))는 피드백 전압(Vfb)이 임계 전압(Vfb REF) 아래로 떨어질 때 활성화되고, 이에 따라 후속 스위칭 사이클 동안 PWM 제어 신호(708)(및 게이트 구동 신호(CGate))를 비활성화한다. 추가적으로, PWM 제어 신호(708)(그리고 이에 따라 게이트 구동 신호(CGate))는 또한 주장된 과전류 신호(SPL)(706)에 응답하여 비활성화된다. 피드백 전압(Vfb)이 임계 전압(Vfb REF) 이상으로 상승하면, PWM 제어 신호(플롯(708))(그리고 이에 따라 게이트 구동 신호(CGate))는 후속 스위칭 사이클 동안 활성화된다.
도 8은 일부 실시 예들에 따른 전력 변환기(100)의 디지털 보상 전류 감지 보호를 위한 예시적인 프로세스(800)의 일부이다. 특정 단계들, 단계들의 순서 및 단계들의 조합은 오직 예시 및 설명을 위한 목적으로 표시된다. 다른 실시 예들은 유사한 기능 또는 결과를 달성하기 위해 상이한 특정 단계들, 단계들의 순서 및 단계들의 조합을 구현할 수 있다. 일부 실시 예들에서, 프로세스(800) 단계들의 전부 또는 일부는 1차 측 제어기(101), 특히 디지털 제어기(107)에 의해 수행된다. 단계(802)에서, 전력 변환기(100)의 입력 전압(Vbulk)을 나타내는 감쇠된 전압 감지 신호(VbulkSNS)가 수신된다(예를 들어, ADC(104)에 의해). 단계(804)에서, 전력 변환기(100)의 1차 측 스위치(M1)를 통해 흐르는 전류(iMS)를 나타내는 전류 감지 신호(ISNS)가 수신된다. 단계(806)에서, 감쇠된 전압 감지 신호(VbulkSNS)의 디지털 표현(Vbulk(n))에 기초한 시간 스칼라 값(α)이 생성된다. 단계(808)에서, 타이밍 신호(tPCL(n))가 1차 측 스위치의 PWM 제어 신호 및 전류 감지 신호를 사용하여 생성된다(예를 들어, ISNS와 iref PCL 비교를 사용하여 생성된, PCL 사용하여). 단계(810)에서 타이밍 신호가 시간 스칼라 값을 사용하여 스케일링되고, 단계(812)에서 스케일링된 타이밍 신호를 기반으로 제어 신호의 타이밍이 조정되어(예를 들어, 1차 측 스위치(M1)는 ton(n)이 경과하기 전에 꺼질 수 있음) 1차 측 스위치(M1)를 통해 흐르는 피크 전류를 제한한다.
개시된 발명의 실시 예들을 상세히 참조하였고, 하나 이상의 예시들이 첨부된 도면들에 예시되어 있다. 각각의 예시는 본 기술의 제한이 아니라 본 기술의 설명으로 제공되었다. 사실, 명세서는 본 발명의 특정 실시 예와 관련하여 상세하게 설명되었지만, 당업자는 전술한 내용을 이해하면 이들 실시 예에 대한 변경, 변형 및 등가물을 쉽게 생각할 수 있음을 이해할 것이다. 예를 들어, 일 실시 예의 일부로서 예시되거나 설명된 특징은 또 다른 실시 예와 함께 사용되어 또 다른 실시 예를 생성할 수 있다. 따라서, 본 주제는 첨부된 청구 범위 및 그 균등 물의 범위 내에서 이러한 모든 수정 및 변경을 포함하는 것으로 의도된다. 본 발명에 대한 이들 및 다른 수정 및 변경은 첨부된 청구 범위에 보다 구체적으로 설명된 본 발명의 범위를 벗어나지 않고 당업자에 의해 실시될 수 있다. 또한, 당업자는 전술한 설명이 단지 예시일 뿐이며 본 발명을 제한하려는 것이 아님을 이해할 것이다.

Claims (19)

  1. 전력 변환기를 제어하기 위한 장치에 있어서,
    전압 감지 신호를 수신하고 상기 전압 감지 신호의 디지털 표현(digital representation)을 생성하기 위한 아날로그-디지털 변환기(ADC)-상기 전압 감지 신호는 상기 전력 변환기의 입력 전압을 나타냄-;
    전류 감지 신호를 수신하고 상기 전류 감지 신호에 기초하여 제1 비교 신호를 생성하기 위한 제1 비교 회로-상기 전류 감지 신호는 상기 전력 변환기의 1차 측 스위치를 통해 흐르는 전류를 나타냄-;
    제어 신호를 수신하고 상기 제어 신호에 기초하여 상기 1차 측 스위치에 게이트 구동 신호를 제공하기 위한 게이트 구동기 회로; 및
    디지털 제어기를 포함하고, 상기 디지털 제어기는:
    상기 전압 감지 신호의 상기 디지털 표현을 사용하여 시간 스칼라 값(time scalar value)을 생성하고;
    상기 제어 신호 및 상기 제1 비교 신호를 사용하여 타이밍 신호(timing signal)를 생성하고;
    상기 시간 스칼라 값을 사용하여 상기 타이밍 신호를 스케일링(scaling)하고; 그리고
    상기 제어 신호의 타이밍을 조정하여 상기 스케일링된 타이밍 신호를 기초로 상기 1차 측 스위치를 통해 흐르는 피크 전류(peak current)를 제한하기 위해 상기 제어 신호의 타이밍을 조정하도록 구성된, 장치.
  2. 제1항에 있어서,
    상기 시간 스칼라 값은 상기 전압 감지 신호의 전압 레벨에 반비례하는, 장치.
  3. 제1항에 있어서,
    상기 시간 스칼라 값은 이산(discrete) 시간 스칼라 값들의 세트의 하나의 값이고, 상기 이산 시간 스칼라 값들의 세트의 각 시간 스칼라 값은 상기 전압 감지 신호에 대한 전압 레벨 범위에 대응하고, 상기 이산 시간 스칼라 값들의 세트는 단계적 선형 함수(stepwise linear function)를 따르는, 장치.
  4. 제3항에 있어서,
    상기 디지털 제어기는 룩업 테이블(look-up-table, LUT)을 포함하며, 상기 LUT는 상기 이산 시간 스칼라 값들의 세트를 포함하는, 장치.
  5. 제1항에 있어서,
    상기 디지털 제어기는 복수의 이산 시간 스칼라 값들과 상기 전압 감지 신호에 대한 복수의 범위들을 포함하는 룩업 테이블(LUT)을 포함하고, 상기 이산 시간 스칼라 값들의 각각은 상기 전압 감지 신호에 대한 상기 범위들 중 하나에 대응하고; 그리고
    상기 디지털 제어기는 상기 전압 감지 신호가 발생하는 상기 복수의 범위들의 상기 범위에 대응하는 상기 복수의 이산 시간 스칼라 값들의 이산 시간 스칼라 값을 상기 LUT로부터 검색함으로써 상기 시간 스칼라 값을 생성하도록 구성되는, 장치.
  6. 제5항에 있어서,
    상기 복수의 이산 시간 스칼라 값들의 제1 이산 시간 스칼라 값은 상기 전압 감지 신호에 대한 상기 복수의 범위들의 제1 범위에 대응하고;
    상기 복수의 이산 시간 스칼라 값들의 제2 이산 시간 스칼라 값은 상기 전압 감지 신호에 대한 상기 복수의 범위들의 제2 범위에 대응하고; 그리고
    상기 제1 이산 시간 스칼라 값이 상기 제2 이산 시간 스칼라 값보다 크고 상기 제1 범위의 최대 값이 상기 제2 범위의 최대 값보다 작은, 장치.
  7. 제1항에 있어서,
    피드백 감지 신호를 수신하고 상기 피드백 감지 신호에 기초하여 제2 비교 신호를 생성하기 위한 제2 비교 회로를 더 포함하고, 상기 피드백 감지 신호는 상기 전력 변환기의 출력 전압 레벨을 나타내고;
    상기 디지털 제어기는:
    상기 제2 비교 신호의 제1 레벨에 응답하여 상기 전력 변환기의 하나 이상의 후속 스위칭 사이클들에 대해 상기 1차 측 스위치를 비활성화하고; 그리고
    이어서 상기 제2 비교 신호의 제2 레벨에 응답하여 상기 1차 측 스위치를 활성화하도록 더 구성되는, 장치.
  8. 제7항에 있어서,
    상기 디지털 제어기는:
    이후에 상기 전류 감지 신호가 전류 감지 임계 값보다 크다는 결정을 포함하는 기준에 응답하여 상기 1차 측 스위치를 비활성화하도록 더 구성되는, 장치.
  9. 제8항에 있어서,
    상기 전류 감지 임계 값은 상기 제1 비교 회로에 의해 사용되는 임계 값과 다른 값인, 장치.
  10. 제1항에 있어서,
    상기 디지털 제어기는:
    상기 제어 신호와 상기 제1 비교 신호를 수신하도록 구성된 카운터 블록을 더 포함하고, 상기 카운터 블록은 상기 제어 신호를 수신하면 카운트 시퀀스를 시작하고 상기 제1 비교 신호를 수신하면 카운트 시퀀스를 마무리하며, 상기 최종 카운트 시퀀스는 상기 타이밍 신호로 사용되는, 장치.
  11. 제10항에 있어서,
    상기 디지털 제어기는 상기 디지털 제어기가 1차 측 스위치 온-타임 카운트 값이 상기 스케일링된 타이밍 신호보다 크다는 결정에 대한 응답으로, 상기 1차 측 스위치를 꺼서 상기 제어 신호를 조정하도록 더 구성되며, 상기 1차 측 스위치 온-타임 카운트 값은 상기 1차 측 스위치 온 타임에 대응하는, 장치.
  12. 제10항에 있어서,
    상기 디지털 제어기는 복수의 이산 시간 스칼라 값들과 상기 전압 감지 신호에 대한 복수의 범위들을 포함하는 룩업 테이블(LUT)을 포함하고, 상기 이산 시간 스칼라 값들의 각각은 상기 전압 감지 신호에 대한 범위들의 하나에 대응하고; 그리고
    상기 디지털 제어기는 상기 전압 감지 신호가 발생하는 상기 복수의 범위들의 상기 범위에 대응하는 상기 복수의 이산 시간 스칼라 값들의 이산 시간 스칼라 값을 상기 LUT로부터 검색함으로써 상기 시간 스칼라 값을 생성하도록 구성되는, 장치.
  13. 제10항에 있어서,
    상기 디지털 제어기는:
    상기 제어 신호를 생성하고 상기 1차 측 스위치의 온-타임에 대응하는 1차 측 스위치 온-타임 카운트 값을 생성하도록 구성된 디지털 펄스 폭 변조(DPWM) 블록을 더 포함하는, 장치.
  14. 제13항에 있어서,
    상기 디지털 제어기는:
    상기 스케일링된 타이밍 신호를 상기 1차 측 스위치 온-타임 카운트 값과 비교하도록 구성된 디지털 비교 블록을 더 포함하고, 상기 디지털 비교 블록은 상기 1차 측 스위치 온-타임 카운트 값이 상기 스케일링된 타이밍 신호보다 크다고 결정할 때 과전류 검출 신호를 생성하도록 구성되는, 장치.
  15. 제14항에 있어서,
    상기 DPWM 블록은 상기 과전류 검출 신호를 수신하면 상기 제어 신호를 사용하여 상기 1차 측 스위치를 끄도록 구성되는, 장치.
  16. 방법에 있어서,
    전력 변환기의 입력 전압을 나타내는 전압 감지 신호를 수신하는 단계;
    상기 전력 변환기의 1차 측 스위치를 통해 흐르는 전류를 나타내는 전류 감지 신호를 수신하는 단계-상기 1차 측 스위치는 제어 신호에 의해 제어 됨-;
    상기 수신된 전압 감지 신호의 전압 레벨에 반비례하는 시간 스칼라 값을 생성하는 단계;
    상기 제어 신호 및 상기 수신된 전류 감지 신호를 사용하여 타이밍 신호를 생성하는 단계;
    상기 시간 스칼라 값을 사용하여 상기 타이밍 신호를 스케일링하는 단계; 및
    상기 스케일링된 타이밍 신호에 기초하여 상기 1차 측 스위치를 통해 흐르는 피크 전류를 제한하기 위해 상기 제어 신호의 타이밍을 조정하는 단계를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 1차 측 스위치의 온-타임을 결정하는 단계;
    상기 1차 측 스위치의 상기 결정된 온-타임을 상기 스케일링된 타이밍 신호와 비교하는 단계; 및
    상기 1차 측 스위치의 상기 온-타임이 상기 스케일링된 타이밍 신호보다 크다고 결정할 때 상기 1차 측 스위치를 비활성화하여 상기 제어 신호의 타이밍을 조정하는 단계를 더 포함하는, 방법.
  18. 제16항에 있어서,
    상기 전압 감지 신호를 사용하여 룩업 테이블로부터 이산 시간 값을 검색하여 상기 시간 스칼라 값을 생성하는 단계를 더 포함하는, 방법.
  19. 제16항에 있어서,
    상기 타이밍 신호를 생성하는 단계는:
    상기 제어 신호를 수신하면 카운트 시퀀스를 시작하는 단계;
    상기 전류 감지 신호를 임계 값과 비교하는 단계;
    상기 전류 감지 신호가 상기 임계 값을 초과한다고 결정하면 상기 카운트 시퀀스를 완결하는 단계; 및
    상기 완결 카운트 시퀀스의 값을 상기 타이밍 신호로 사용하는 단계를 포함하는, 방법.
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