CN114567150B - 一种适用于多种隔离拓扑的数字脉宽调制器 - Google Patents

Abstract

本发明涉及电力电子技术领域与电源管理芯片领域，公开了一种适用于多种拓扑的数字脉宽调制器，包括脉宽调制器主体、边沿生成模块及内部多路复用器。脉宽调制器主体由一个控制模块和四个子脉宽调制器模块组成，控制模块用于选择不同的模式对四个子脉宽调制器模块进行相应配置；子脉宽调制器模块用于配置输出一路分辨率高达250ps的PWM波形，共输出8路PWM波形，上升沿与下降沿均可灵活调整。边沿生成模块用于将本发明的脉宽调制器输出的PWM波形及消隐信号进行处理，转化生成新的PWM输出；内部多路复用器模块接收来自多个脉宽调制器模块和边沿生成模块的信号，对其进行编程以将这些信号路由输出。本发明适用于多种隔离式变换器拓扑。

Description

一种适用于多种隔离拓扑的数字脉宽调制器

技术领域

本发明涉及电力电子技术领域与电源管理芯片领域，具体的说是涉及一种适用于多种隔离式变换器拓扑的数字脉冲宽度调制器。

背景技术

开关电源按照控制方式的不同，可以分为模拟控制开关电源和数字控制开关电源。目前传统的模拟控制开关电源仍是市场的主流，但随着电源管理技术的飞速发展，功能越来越复杂，对控制的要求不断提高，数字控制的优势得以体现，数字控制开关电源由于其设计周期短、易集成、易于模块化管理、适应性强、可编程、能实现复杂控制等特点，正在不断取代模拟控制开关电源。数字控制方式的实现主要通过三个部分：模数转换器ADC、数字补偿器DCOMP(Digital Compensator)以及数字脉冲宽度调制器DPWM(Digital PluseWidth Modulator)。

在数字控制开关电源中，数字脉宽调制器用于产生具有相应占空比的方波控制信号，从而驱动功率开关器件，通过调节导通管关断时间，最终控制整体电路的输出电压。而对于不同的变换器拓扑，其对开关器件的控制方式不尽相同，常见的隔离式变换器拓扑根据输入端口数可分为：单端、双端两种。单端可分为正激式和反激式；双端可分为推挽式、半桥式、全桥式。隔离式变换器拓扑由于其开关器件数量多、控制方式复杂多样，对控制提出了更高要求，因此研究通用化的多路PWM输出的数字控制相关技术具有非常实用的价值。

发明内容

本发明所要解决的技术问题是提出一种适用于多种隔离式变换器拓扑的数字脉宽调制器，采用全数字设计，可以根据不同的寄存器配置及滤波器的输出，针对于不同的隔离式电源拓扑，选用不同的模式，输出复杂多样的数字脉宽调制信号，实现高精度、多通道的精确时序控制。

本发明的技术方案为：

包括脉宽调制器主体、第一边沿生成模块和第二边沿生成模块及内部多路复用器；

所述脉宽调制器主体包括控制模块、第一子脉宽调制器模块、第二子脉宽调制器模块、第三子脉宽调制器模块和第四子脉宽调制器模块；

所述控制模块的第一输入端连接模式选择信号，第二输入端连接周期配置信号，第三输入端连接相移配置信号，控制模块的输出端输出多个控制信号至子脉宽调制器模块；

每个子脉宽调制器模块的部分输入端接脉宽调制器主体的时钟信号、复位信号及同步信号，剩余输入端连接控制模块输出的控制信号，定义第一子脉宽调制器模块的输出端分别为第一脉宽调制输出信号、第二脉宽调制输出信号、第一模数转换器时钟输出信号、第一补偿器时钟输出信号，第二子脉宽调制器模块的输出端分别为第三脉宽调制输出信号、第四脉宽调制输出信号、第二模数转换器时钟输出信号、第二补偿器时钟输出信号，第三子脉宽调制器模块的输出端分别为第五脉宽调制输出信号、第六脉宽调制输出信号、第三模数转换器时钟输出信号、第三补偿器时钟输出信号，第四子脉宽调制器模块的输出端分别为第七脉宽调制输出信号、第八脉宽调制输出信号、第四模数转换器时钟输出信号、第四补偿器时钟输出信号；其中，第一至第八脉宽调制输出信号为脉宽调制器主体的第一至第八输出端口，第一至第四模数转换器时钟输出信号为脉宽调制器主体的第九至第十二输出端口，第一至第四补偿器时钟输出信号为脉宽调制器主体的第十三至第十六输出端口；

每个子脉宽调制器模块的结构相同，均分别包括数字逻辑模块、第一时钟切换模块、第二时钟切换模块、第三时钟切换模块、第四时钟切换模块、第五时钟切换模块、上升沿模块、下降沿模块、第一边沿调整模块、第二边沿调整模块、第三边沿调整模块、第四边沿调整模块和输出逻辑模块；

所述数字逻辑模块的输入端连接控制信号中的下降沿信号、上升沿调整信号及下降沿调整信号，数字逻辑模块的输出端输出限幅后的下降沿信号、限幅后的上升沿调整信号及限幅后的下降沿调整信号；

每个时钟切换模块的结构相同，均包括32选1的多路选择器以及无毛刺时钟切换电路；所述多路选择器的数据输入端连接32个分相时钟，控制信号输入端连接5位的时钟选择信号，输出端输出复用器输出时钟信号；所述无毛刺时钟切换电路的第一输入端连接复用器输出时钟信号，第二输入端连接输入到对应多路选择器的32个分相时钟中的第一位即初始相位时钟信号，输出端输出时钟信号；

第一时钟切换模块与第一边沿调整模块对应，第二时钟切换模块与第二边沿调整模块对应，第三时钟切换模块与第三边沿调整模块对应，第四时钟切换模块与第四边沿调整模块对应，第五时钟切换模块与下降沿模块对应，其中对应是指时钟切换模块的控制信号输入端输入信号为对应模块的配置信号的低5位，同时每个时钟切换模块的输出时钟信号为对应模块的输入时钟；

所述上升沿模块、下降沿模块以及边沿调整模块结构相同，均分别包含计数器和比较器；计数器的第一输入端为时钟信号，其中上升沿模块的计数器采用初始相位时钟信号，下降沿模块以及4个边沿调整模块的计数器采用各自对应的时钟切换模块的输出时钟；上升沿模块的计数器的第二输入端由自身计数器生成，下降沿模块以及4个边沿调整模块的计数器的第二输入端连接各自模块的配置信号除低5位以外的高位，计数器的输出端输出方波信号；

所述输出逻辑模块第一输入端连接上升沿模块、下降沿模块以及边沿调整模块输出的方波信号，并进行逻辑运算生成四种不同模式的数字脉宽调制信号作为中间信号，第二输入端连接控制信号中的模式选择信号，输出逻辑模块的第一、第二输出端产生选择输出的两个数字脉宽调制信号，其余输出端连接脉宽调制器主体的第五和第六输出端；

所述边沿生成模块包括第一边沿检测电路、第二边沿检测电路、第三边沿检测电路、第四边沿检测电路、第一选择器、第二选择器和方波生成电路；

所述边沿检测电路分为两个专用上升沿检测电路以及两个专用下降沿检测电路，第一边沿检测电路和第三边沿检测电路为专用上升沿检测电路，第二边沿检测电路和第四边沿检测电路为专用下降沿检测电路；第一边沿检测电路输入端连接所述第一选择器的第一输出端，输出端输出第一上升沿检测标志信号；第二边沿检测电路输入端连接所述第一选择器的第二输出端，输出端输出第一下降沿检测标志信号；第三边沿检测电路输入端连接所述第二选择器的第一输出端，输出端输出第二上升沿检测标志信号；第四边沿检测电路输入端连接所述第二选择器的第二输出端，输出端输出第二下降沿检测标志信号；

所述第一选择器和第二选择器各自具有三个输出端，其中，第一选择器的第一输出端输出第一上升沿检测信号，连接至第一边沿检测电路；其第二输出端输出第一下降沿沿检测信号，连接至第二边沿检测电路；其第三输出端选择输出下降沿标志信号，连接至所述方波生成电路的第一输入端；其第一输入端连接下降沿方波选择信号，第二输入端连接第一上升沿检测标志信号，第三输入端连接第一下降沿检测标志信号，其第四到第七输入端分别连接第一到第四方波输入信号；

第二选择器的第一输出端输出第二上升沿检测信号，连接至第一边沿检测电路；其第二输出端输出第二下降沿检测信号，连接至第二边沿检测电路；其第三输出端选择输出上升沿标志信号，连接至所述方波生成电路的第一输入端；其第一输入端连接上升沿方波选择信号，第二输入端连接第二上升沿检测标志信号，第三输入端连接第二下降沿检测标志信号，其第四到第七输入端分别连接第一到第四方波输入信号；

所述方波生成电路的第一输入端连接所述第一选择器的第三输出端上升沿标志信号，第二输入端连接第二选择器的第三输出端下降沿标志信号；根据两个输入信号分别作为上升沿和下降沿的生成判定，输出产生的边沿生成信号；

所述内部多路复用器模块包括第一多路复用器和第二多路复用器，其中，第一多路复用器的第一输入端连接第一复用器选择信号，其第二到第十输入端分别连接第一到第九调制信号输入，其第十一输入端连接第一边沿生成模块输出的第一边沿生成信号，第一多路复用器的输出端输出第一数字脉宽调制信号；

第二多路复用器的第一输入端连接第二复用器选择信号，其第二到第十输入端分别连接第一到第九调制信号输入，其第十一输入端连接第二边沿生成模块输出的第二边沿生成信号，第二多路复用器的输出端输出第二数字脉宽调制信号。

本发明的有益效果为：本发明通过设计上升沿和下降沿均可高精度调整的数字脉宽调制器模块，并引入了多路数字脉宽调制信号的控制机制，提出了一种具有多路PWM输出、通用化、适用于多种隔离式变换器拓扑的数字脉宽调制器设计方案，具有配置方式灵活、可编程、可实现高分辨率的多通道时序控制的优点。

附图说明

图1为本发明提出的数字脉宽调制器主体的结构示意图

图2为本发明中脉宽调制器子模块的结构示意图

图3为本发明中时钟切换模块的结构示意图

图4为本发明开环模式下主要信号关系示意图

图5为本发明标准模式下主要信号关系示意图

图6为本发明相移模式下主要信号关系示意图

图7为本发明多重模式下主要信号关系示意图

图8为本发明中边沿生成模块的结构示意图

图9为本发明应用于半桥拓扑的PWM信号仿真图

图10为本发明应用于半桥拓扑的DVS调压功能仿真图

图11为本发明应用于移相全桥拓扑的PWM信号仿真图

图12为本发明应用于移相全桥拓扑的DVS调压功能仿真图

具体实施方式

下面结合附图对本发明进行详细的描述：

如图1所示为本发明提出的具有多路PWM输出的数字脉宽调制器主体部分的电路结构示意图，本发明的全局输入信号包括：32相时钟信号clk[31:0]、复位信号reset_n、同步信号sync_in、模式选择信号mode_sel[3:0]、周期配置信号cycle[7:0]、相移信号phase_trigger[12:0]，全局输出信号为8路数字脉宽调制信号dpwm1A、dpwm1B、dpwm2A、dpwm2B、dpwm3A、dpwm3B、dpwm4A、dpwm4B以及提供给数字电源系统中其他模块使用的时钟信号trigger1、sync_out1、trigger2、sync_out2、trigger3、sync_out3、trigger4、sync_out4。其中32相时钟信号为各个子数字脉宽调制器模块提供切换细调的时钟信号，每相时钟存在一定相位差，复位信号为全局复位信号，同步信号用于向并联的其他数字脉宽调制器做同步，模式选择信号决定了本实施例中数字脉宽调制器主体的工作模式，周期配置信号决定了其开关频率。本发明包括一个控制模块和四个子脉宽调制器模块，下面结合附图描述各模块功能。

子脉宽调制器的内部结构示意图如图2所示，包括数字逻辑控制模块、时钟切换模块、上升沿模块、下降沿模块、边沿调整模块以及输出逻辑模块。数字逻辑控制模块的输入端连接设计主体中所述控制模块的控制信号中的DCOMP配置信号DPID_IN[m:0]、输出限幅信号ton_delay[m:0]及toff_delay[m:0](其中m为正整数，m>5)，其输出限幅后的DCOMP配置信号dpid[m:0]、输出限幅信号ton_delay_i[m:0]及toff_delay_i[m:0]。时钟转换模块的输入端连接上述三个配置信号配置值的低5位以及32相分频时钟，所述时钟转换模块的输出端输出5个时钟信号out_clk_on1、out_clk_on2、out_clk_off1、out_clk_off2和out_clk。下降沿模块与边沿调整模块相类似，输入端接入各自的输入时钟以及配置信号的高位，输出端输出数字脉宽调制信号。上升沿模块输入端连接32相时钟的第一相，输出端输出其数字脉宽调制信号。其输出逻辑模块输入端接入上述模块输出的数字脉宽调制信号，输出端输出期望的两个数字脉宽调制信号dpwma及dpwmb。

下面结合附图2详细介绍子脉宽调制器的工作原理。本实施例中子脉宽调制器采用基于同步设计方法的混合型DPWM，将计数器型DPWM和延迟链型DPWM相结合，可应用于宽开关频率范围，并且可以实现高达250ps的分辨率。数字逻辑控制模块采样输入的方波下降沿配置信号DPID_IN[m:0]，方波上升沿调整配置信号ton_delay[m:0]及方波下降沿调整配置信号toff_delay[m:0]，并分别设置最大、最小值对其进行截取，输出截取后的信号dpid[m:0]、ton_delay_i[m:0]及toff_delay_i[m:0]。

所述时钟切换模块的结构示意图如图3所示，其由多路选择器MUX和无毛刺时钟切换电路组成，输入端包括：32相分频时钟clk[31:0]以及时钟选择信号，其中时钟选择信号在子脉宽调制器中为数字逻辑控制模块的输出值的低5位dpid[4:0]、ton_delay_i[4:0]、toff_delay_i[4:0]，输出端连接输出时钟；在子脉宽调制器中具有多个时钟切换模块，各模块时钟选择信号分别根据上述数字逻辑控制模块的输出值的低5位通过多路选择器选取带有相位间隔的32相时钟中的某一相，接着经过无毛刺时钟切换电路将模块输出时钟out_clk切换为多路选择器输出时钟，最终输出5个时钟信号out_clk_on1、out_clk_on2、out_clk_off1、out_clk_off2和out_clk，通过这种方式可以对数字脉宽调制信号进行细调，在边沿模块输出数字脉宽调制信号进行粗调。

所述上升沿模块、下降沿模块与边沿调整模块工作原理类似，下面一起介绍其工作原理。在上述模块中各自包括计数器、比较器以及选择器。首先在上升沿模块中，其输入端为初始相位时钟clk<0>，计数值在所述时钟下产生，从0到cycle值周期循环，计数值每次清零作为数字脉宽调制信号上升沿的使能信号，计数值经过比较器比较输出上升沿判断信号dpwm1至输出逻辑模块。下降沿模块输入端为时钟切换模块输出的out_clk以及数字逻辑控制模块输出的方波下降沿配置信号高位dpid[m:5]，其计数器工作于out_clk时钟域，同样从0到cycle值周期循环，计数值每次清零时信号拉高，但在计数至dpid[m:5]时拉低，产生下降沿使能信号dpwm2至输出逻辑模块。而边沿调整模块的原理与下降沿模块相同，输入端输入上升沿/下降沿调整配置信号的低5位作为时钟切换选择信号，所述上升沿/下降沿调整配置信号的高位作为比较器的比较信号，输出端生成边沿调整判断信号dpwm_ton1、dpwm_ton2、dpwm_toff1和dpwm_toff2输出至输出逻辑模块。同时，在子脉宽调制器中增加与主计数值count比较产生具有相同开关周期的占空比信号trigger和sync_out作为电源系统中ADC和DCOMP的时钟输出。

在输出逻辑模块中，输入端连接所述数字脉宽调制信号以及边沿调整判断信号，数字脉宽调制信号dpwm1和dpwm2逻辑运算得到dpwma信号至输出端输出，继而通过多个边沿调整判断信号和dpwma信号的逻辑运算，得到四个不同的数字脉宽调制信号，分别与dpwma成一定的相位调整关系。通过模式选择信号dpwmb_sel可以选择其中一个数字脉宽调制信号得到dpwmb，作为输出逻辑模块输出端的输出信号。

本实施例中控制模块的输入信号包括：模式选择信号mode_sel[3:0]、周期配置信号cycle[7:0]、相移信号phase_trigger[12:0]，其可以根据不同的输入端配置，可以选用不同的工作模式，分别有开环模式、正常模式、多重模式和相移模式，并根据不同的工作模式进行参数运算并产生控制信号输出给四个子脉宽调制器进行相应参数配置。

如图4到图7所示为控制模块中各个模式工作状态下主要信号的关系示意图。其中Event1/2/3/4为事件配置信号，用于配置方波上升沿、下降沿的时间；Cycle Adjust A/B为周期调整信号，用于调整多相系统各相的脉冲宽度；自适应采样触发信号A/B在电源系统中用于给ADC提供触发时钟，消隐信号A/B用于在噪声期间消隐采样，提高系统的故障容限，上述信号均包括在附图1的控制信号中。

下面根据附图介绍数字脉宽调制器主体的各个工作模式，附图中灰色框图中的信号用于数字电源系统中的其他模块，附图中所有双向箭头表示该边沿在一定范围内可调整。

如图4所示为开环模式工作状态下主要信号的关系示意图。开环模式即所有信号均由输入配置值决定，可用于生成固定占空比的数字脉宽调制信号。开环模式下，DPWMA的上升沿由Event1决定，下降沿由(Event2+Cycle Adjust A)决定，DPWMB的上升沿由Event3决定，下降沿由(Event4+Cycle Adjust B)决定。

如图5所示为正常模式工作状态下主要信号的关系示意图。正常模式用于生成两路互补导通带死区的数字脉宽调制信号，第一路数字脉宽调制信号的上升沿固定，第二路数字脉宽调制信号的下降沿固定。在电源系统中的开环模式下，DPWMA的上升沿由Event1决定，下降沿由(Event1+滤波器占空比+Cycle Adjust A)决定；自适应采样触发A由(Event1+滤波器占空比+自适应采样信号)决定，自适应采样触发B由(Event1+滤波器占空比/2+自适应采样信号)决定；DPWMB的上升沿由(Event1+滤波器占空比+Cycle Adjust A+(Event3–Event2))决定，下降沿由Event4决定。

如图6所示为相移模式工作状态下主要信号的关系示意图。相移模式用于生成四路带相移的数字脉宽调制信号，其中第一路和第二路数字脉宽调制信号互补导通带有死区，第三路和第四路数字脉宽调制信号分别为第一路和第二路数字脉宽调制信号相移一定值产生。在电源系统中的相移模式下，DPWMA的上升沿由Event1决定，下降沿由Event2决定；DPWMB为DPWMA的互补导通带正死区时间，死区时间由Cycle Adjust A/B决定；DPWMC的上升沿由(Event1+相移信号)决定，下降沿由(Event2+相移信号)决定；DPWMD为DPWMC的互补导通带正死区时间，死区时间由Cycle Adjust C/D决定。其中相移信号可以来自相移寄存器或者滤波器的输出值。

如图7所示为多重模式工作状态下主要信号的关系示意图。多重模式用于输出两个占空比相同但是相位不同的数字脉宽调制信号。在电源系统中的多重模式下，DPWMA的上升沿由Event1决定，下降沿由(Event1+滤波器占空比+Cycle Adjust A)决定；自适应采样触发A由(Event1+滤波器占空比+自适应采样信号)决定，自适应采样触发B由(Event1+滤波器占空比/2+自适应采样信号)决定；DPWMB的上升沿由Event3决定，下降沿由(Event3+滤波器占空比+Cycle Adjust B)决定。

如图8所示为边沿生成模块的内部结构示意图，其具有六个输入端口包括：脉宽调制器主体输出的数字脉宽调制信号dpwm1A、dpwm2A、dpwm1B、dpwm2B以及两个选择信号selA_r、selA_f。边沿生成模块包括四个边沿检测电路、两个选择器MUX以及方波生成电路，其中边沿检测电路分为两个专用上升沿检测电路以及两个专用下降沿检测电路，其根据配置信号的输入配置，选择器选择相应的数字脉宽调制信号输出至边沿检测电路，边沿检测电路生成两个边沿检测标志信号至方波生成电路，最后方波生成电路利用所述边沿检测标志信号作为上升沿及下降沿的使能信号pwm_sel_r及pwm_sel_f，输出更复杂的数字脉宽调制信号E_GEN至内部多路复用器模块的输入端。而在本设计实施例中，利用两个边沿生成模块分别输出E_GEN_A及E_GEN_B。

所述内部多路复用器模块，包括两个多路复用器MUX，其输入端口包括：脉宽调制器主体输出的数字脉宽调制信号dpwmA/B/C/D以消隐信号Blank1/2/3/4，其输入端还包括选择信号pwm_sel_A/B；根据选择信号的值选择其输出端输出路由得到所需的数字脉宽调制信号输出PWMA/B。

对本实施例联合半桥拓扑和移相全桥拓扑进行仿真，结果如下：

附图9所示为本实施例应用于半桥拓扑的驱动PWM波形图。工作于多重模式下，开关频率为200kHz，输出互补导通且占空比变化的数字脉宽调制信号。

附图10位本实施例应用于半桥拓扑的DVS调压功能仿真图，其基准电压V_dac在0.6V—0.8V周期阶跃，可见输出电压跟随基准电压在6V-8V快速变化。

附图11所示为本实施例应用于移相全桥拓扑的驱动PWM波形图。工作于移相模式下，开关频率为200kHz，输出移相调节的数字脉宽调制信号。

附图12为本实施例应用于移相全桥拓扑的DVS调压功能仿真图，其基准电压V_dac在0.8V—1.2V周期阶跃，可见输出电压跟随基准电压在8V-12V快速变化。因此本发明能够实现具有不同模式、多通道、高精度的数字脉宽调制信号，实现复杂精确的时序控制。

综上所述，本发明提出的具有多路PWM输出的数字脉宽调制器，可以根据不同的控制要求选用不同的工作模式，通过设计可灵活调整的高精度数字脉宽调制器模块，实现不同工作模式下精确、复杂的数字脉宽调制信号调制。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (1)

1.一种适用于多种隔离拓扑的数字脉宽调制器，其特征在于，包括脉宽调制器主体、第一边沿生成模块和第二边沿生成模块及内部多路复用器；

所述脉宽调制器主体包括控制模块、第一子脉宽调制器模块、第二子脉宽调制器模块、第三子脉宽调制器模块和第四子脉宽调制器模块；

所述控制模块的第一输入端连接模式选择信号，第二输入端连接周期配置信号，第三输入端连接相移配置信号，控制模块的输出端输出多个控制信号至子脉宽调制器模块；

每个子脉宽调制器模块的部分输入端接脉宽调制器主体的时钟信号、复位信号及同步信号，剩余输入端连接控制模块输出的控制信号，定义第一子脉宽调制器模块的输出端分别为第一脉宽调制输出信号、第二脉宽调制输出信号、第一模数转换器时钟输出信号、第一补偿器时钟输出信号，第二子脉宽调制器模块的输出端分别为第三脉宽调制输出信号、第四脉宽调制输出信号、第二模数转换器时钟输出信号、第二补偿器时钟输出信号，第三子脉宽调制器模块的输出端分别为第五脉宽调制输出信号、第六脉宽调制输出信号、第三模数转换器时钟输出信号、第三补偿器时钟输出信号，第四子脉宽调制器模块的输出端分别为第七脉宽调制输出信号、第八脉宽调制输出信号、第四模数转换器时钟输出信号、第四补偿器时钟输出信号；其中，第一至第八脉宽调制输出信号为脉宽调制器主体的第一至第八输出端口，第一至第四模数转换器时钟输出信号为脉宽调制器主体的第九至第十二输出端口，第一至第四补偿器时钟输出信号为脉宽调制器主体的第十三至第十六输出端口；

每个子脉宽调制器模块的结构相同，均分别包括数字逻辑模块、第一时钟切换模块、第二时钟切换模块、第三时钟切换模块、第四时钟切换模块、第五时钟切换模块、上升沿模块、下降沿模块、第一边沿调整模块、第二边沿调整模块、第三边沿调整模块、第四边沿调整模块和输出逻辑模块；

所述数字逻辑模块的输入端连接控制信号中的下降沿信号、上升沿调整信号及下降沿调整信号，数字逻辑模块的输出端输出限幅后的下降沿信号、限幅后的上升沿调整信号及限幅后的下降沿调整信号；

每个时钟切换模块的结构相同，均包括32选1的多路选择器以及无毛刺时钟切换电路；所述多路选择器的数据输入端连接32个分相时钟，控制信号输入端连接5位的时钟选择信号，输出端输出复用器输出时钟信号；所述无毛刺时钟切换电路的第一输入端连接复用器输出时钟信号，第二输入端连接输入到对应多路选择器的32个分相时钟中的第一位即初始相位时钟信号，输出端输出时钟信号；

第一时钟切换模块与第一边沿调整模块对应，第二时钟切换模块与第二边沿调整模块对应，第三时钟切换模块与第三边沿调整模块对应，第四时钟切换模块与第四边沿调整模块对应，第五时钟切换模块与下降沿模块对应，其中对应是指时钟切换模块的控制信号输入端输入信号为对应模块的配置信号的低5位，同时每个时钟切换模块的输出时钟信号为对应模块的输入时钟；

所述上升沿模块、下降沿模块以及边沿调整模块结构相同，均分别包含计数器和比较器；计数器的第一输入端为时钟信号，其中上升沿模块的计数器采用初始相位时钟信号，下降沿模块以及4个边沿调整模块的计数器采用各自对应的时钟切换模块的输出时钟；上升沿模块的计数器的第二输入端由自身计数器生成，下降沿模块以及4个边沿调整模块的计数器的第二输入端连接各自模块的配置信号除低5位以外的高位，计数器的输出端输出方波信号；

所述输出逻辑模块第一输入端连接上升沿模块、下降沿模块以及边沿调整模块输出的方波信号，并进行逻辑运算生成四种不同模式的数字脉宽调制信号作为中间信号，第二输入端连接控制信号中的模式选择信号，输出逻辑模块的第一、第二输出端产生选择输出的两个数字脉宽调制信号，其余输出端连接脉宽调制器主体的第五和第六输出端；

所述边沿生成模块包括第一边沿检测电路、第二边沿检测电路、第三边沿检测电路、第四边沿检测电路、第一选择器、第二选择器和方波生成电路；

所述边沿检测电路分为两个专用上升沿检测电路以及两个专用下降沿检测电路，第一边沿检测电路和第三边沿检测电路为专用上升沿检测电路，第二边沿检测电路和第四边沿检测电路为专用下降沿检测电路；第一边沿检测电路输入端连接所述第一选择器的第一输出端，输出端输出第一上升沿检测标志信号；第二边沿检测电路输入端连接所述第一选择器的第二输出端，输出端输出第一下降沿检测标志信号；第三边沿检测电路输入端连接所述第二选择器的第一输出端，输出端输出第二上升沿检测标志信号；第四边沿检测电路输入端连接所述第二选择器的第二输出端，输出端输出第二下降沿检测标志信号；

所述第一选择器和第二选择器各自具有三个输出端，其中，第一选择器的第一输出端输出第一上升沿检测信号，连接至第一边沿检测电路；其第二输出端输出第一下降沿沿检测信号，连接至第二边沿检测电路；其第三输出端选择输出下降沿标志信号，连接至所述方波生成电路的第一输入端；其第一输入端连接下降沿方波选择信号，第二输入端连接第一上升沿检测标志信号，第三输入端连接第一下降沿检测标志信号，其第四到第七输入端分别连接第一到第四方波输入信号；

第二选择器的第一输出端输出第二上升沿检测信号，连接至第一边沿检测电路；其第二输出端输出第二下降沿检测信号，连接至第二边沿检测电路；其第三输出端选择输出上升沿标志信号，连接至所述方波生成电路的第一输入端；其第一输入端连接上升沿方波选择信号，第二输入端连接第二上升沿检测标志信号，第三输入端连接第二下降沿检测标志信号，其第四到第七输入端分别连接第一到第四方波输入信号；

所述方波生成电路的第一输入端连接所述第一选择器的第三输出端上升沿标志信号，第二输入端连接第二选择器的第三输出端下降沿标志信号；根据两个输入信号分别作为上升沿和下降沿的生成判定，输出产生的边沿生成信号；

所述内部多路复用器模块包括第一多路复用器和第二多路复用器，其中，第一多路复用器的第一输入端连接第一复用器选择信号，其第二到第十输入端分别连接第一到第九调制信号输入，其第十一输入端连接第一边沿生成模块输出的第一边沿生成信号，第一多路复用器的输出端输出第一数字脉宽调制信号；

第二多路复用器的第一输入端连接第二复用器选择信号，其第二到第十输入端分别连接第一到第九调制信号输入，其第十一输入端连接第二边沿生成模块输出的第二边沿生成信号，第二多路复用器的输出端输出第二数字脉宽调制信号。

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