KR20210083290A - 불포화 결합을 갖는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법 - Google Patents

불포화 결합을 갖는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법 Download PDF

Info

Publication number
KR20210083290A
KR20210083290A KR1020217015495A KR20217015495A KR20210083290A KR 20210083290 A KR20210083290 A KR 20210083290A KR 1020217015495 A KR1020217015495 A KR 1020217015495A KR 20217015495 A KR20217015495 A KR 20217015495A KR 20210083290 A KR20210083290 A KR 20210083290A
Authority
KR
South Korea
Prior art keywords
film
dry etching
etching
silicon
gas composition
Prior art date
Application number
KR1020217015495A
Other languages
English (en)
Inventor
히사시 시미즈
고레히토 가토
Original Assignee
칸토 덴카 코교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칸토 덴카 코교 가부시키가이샤 filed Critical 칸토 덴카 코교 가부시키가이샤
Publication of KR20210083290A publication Critical patent/KR20210083290A/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

황 함유 불포화 화합물을 포함하는, 실리콘계 막의 적층 구조체의 에칭 용도에 유용한 신규한 에칭 가스 조성물을 제공하는 것. 일반식 (1) : CxFySz (식 중, x, y 및 z 는, 2 ≤ x ≤ 5, y ≤ 2x, 1 ≤ z ≤ 2) 로 나타내고, 불포화 결합을 갖고 있는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물.

Description

불포화 결합을 갖는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법
본 발명은, 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법에 관한 것이다.
반도체 장치의 미세화나 3D 화에 수반하여, 에칭 공정에 대한 요구는 해마다 엄격해지고 있다. 특히, 메모리 용도로 대표되는 SiO2 에칭이나 SiO2 와 SiN 의 적층 구조체의 일괄 에칭, SiO2 와 폴리실리콘 (poly-Si) 의 적층 구조체의 일괄 에칭에서는, 스루풋 개선을 위한 고속 에칭, 마스크에 대한 고선택비, 양호한 가공 형상 (네킹이나 보잉의 억제, 수직 형상 등) 등의 에칭 특성이 요구된다.
불포화 결합을 갖고 있는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물에 대해, 특허문헌 1 에는, 황 함유 불포화 화합물 (퍼플루오로프로필렌술파이드 (C3F6S)) 을 사용한 드라이 에칭 방법이 기재되어 있지만, 특허문헌 1 은, 산화규소와 질화규소의 에칭 제거의 비율을 특징으로 하는 용도 (SiO2/SiN 선택 에칭 용도) 에 관하여, 산화규소 및 질화규소를 아모르퍼스 카본층 (ACL) 에 대해 선택적으로 에칭하는 것을 특징으로 하는 용도나, 산화규소 및 다결정 실리콘을 아모르퍼스 카본층 (ACL) 에 대해 선택적으로 에칭하는 것을 특징으로 하는 용도에 대해 기재가 없다. 특허문헌 2 에는, 특정한 황 함유 화합물을 사용한 드라이 에칭 방법이 기재되어 있지만, 어느 황 함유 화합물도 포화 화합물이다.
한국 특허 10-0574923호 (한국 출원 공개 10-2001-0010568호) 국제 공개 2015/0365381호
그래서 본 발명의 과제는, 황 함유 불포화 화합물을 포함하는, 실리콘계 막의 적층 구조체의 에칭 용도에 유용한 신규한 에칭 가스 조성물을 제공하는 것이다.
본 발명에 의하면, 이하의 것이 제공된다.
[1]
일반식 (1) : CxFySz (식 중, x, y 및 z 는, 2 ≤ x ≤ 5, y ≤ 2x, 1 ≤ z ≤ 2) 로 나타내고, 불포화 결합을 갖고 있는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물.
[2]
상기 황 함유 플루오로카본 화합물이 2,2,3,4,5,5-헥사플루오로-2,5-디하이드로티오펜 (C4F6S) 및 트리플루오로비닐트리플루오로메틸티오에테르 (C3F6S) 에서 선택되는 적어도 1 종인 [1] 에 기재된 드라이 에칭 가스 조성물.
[3]
황 함유 플루오로카본 화합물을 1 ∼ 100 vol% 의 양으로 포함하는, [1] 또는 [2] 에 기재된 드라이 에칭 가스 조성물.
[4]
상기 황 함유 플루오로카본 화합물에 더하여, O2, O3, CO, CO2, NO, NO2, SO2 및 SO3 으로 이루어지는 군에서 선택되는 적어도 1 종의 산소 함유 화합물을 포함하는, [1] ∼ [3] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물.
[5]
상기 황 함유 플루오로카본 화합물에 더하여, N2, He, Ar, Ne 및 Xe 로 이루어지는 군에서 선택되는 적어도 1 종의 불활성 가스를 포함하는, [1] ∼ [4] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물.
[6]
[1] ∼ [5] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 사용하여 플라즈마 에칭을 실시하여, 규소를 포함하는 퇴적물 또는 막을 에칭하는 공정을 갖는 드라이 에칭 방법.
[7]
상기 규소를 포함하는 퇴적물 또는 막이, 산소 및/또는 질소를 포함하는 퇴적물 또는 막인, [6] 에 기재된 드라이 에칭 방법.
[8]
마스크 재료에 대해 상기 규소를 포함하는 퇴적물 또는 막을 선택적으로 에칭하는 공정을 갖는, [6] 또는 [7] 에 기재된 드라이 에칭 방법.
[9]
(a1) 탄소를 포함하는 실리콘계 막, (a2) 단결정 실리콘막, (a3) 아모르퍼스 실리콘막, (a4) 다결정 실리콘막 (폴리실리콘막), (a5) 실리콘 산질화막, (a6) 아모르퍼스 카본막 및/또는 (a7) 포토레지스트막과, (b1) 실리콘 산화막 및/또는 (b2) 실리콘 질화막의 적층 구조체를, [1] ∼ [5] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 사용하여 플라즈마 에칭함으로써, 상기 적층 구조체 중의 (b1) 실리콘 산화막 및/또는 (b2) 실리콘 질화막을 선택적으로 에칭하는 공정을 포함하는 드라이 에칭 방법.
[10]
[9] 에 기재된 드라이 에칭 방법에 있어서, 상기 적층 구조체가 (b1) 실리콘 산화막 및 (b2) 실리콘 질화막을 포함하고, (b2) 실리콘 질화막에 대해 (b1) 실리콘 산화막의 에칭을 선택적으로 실시하는 드라이 에칭 방법.
[11]
(a1) 탄소를 포함하는 실리콘계 막, (a2) 단결정 실리콘막, (a3) 아모르퍼스 실리콘막, (a4) 실리콘 질화막, (a5) 실리콘 산질화막, (a6) 아모르퍼스 카본막 및/또는 (a7) 포토레지스트막과, (b1) 실리콘 산화막 및/또는 (b2) 다결정 실리콘막 (폴리실리콘막) 의 적층 구조체를, [1] ∼ [5] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 사용하여 플라즈마 에칭함으로써, 상기 적층 구조체 중의 (b1) 실리콘 산화막 및/또는 (b2) 다결정 실리콘막 (폴리실리콘막) 을 선택적으로 에칭하는 공정을 포함하는 드라이 에칭 방법.
[12]
[6] ∼ [11] 중 어느 한 항에 기재된 드라이 에칭 방법에 있어서, S 를 포함하는 이온 또는 활성종이 생성되도록 [1] ∼ [5] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 플라즈마화하여 에칭을 실시하는 드라이 에칭 방법.
[13]
[6] ∼ [11] 중 어느 한 항에 기재된 드라이 에칭 방법에 있어서, (b1) 실리콘 산화막 및 (b2) 실리콘 질화막을 동시에 에칭 가능한 플라즈마 조건하에서 [1] ∼ [5] 중 어느 한 항에 기재된 드라이 에칭 가스 조성물에 의한 에칭을 실시하는 드라이 에칭 방법.
본 발명에 의하면, 산화규소 및 질화규소를 포함하는 재료와 아모르퍼스 카본층 (ACL) 의 에칭 제거의 비율이 높은 에칭 가스 조성물이 제공된다. 따라서, 본 발명의 에칭 가스 조성물을 사용함으로써, 아모르퍼스 카본층을 마스크로 하여 산화규소 및 질화규소를 포함하는 재료를 정확하게 에칭하는 방법이 제공된다.
도 1 은, 에칭 시험 (1) 의 결과를 나타내는 도면이다.
도 2 는, 에칭 시험 (1) 의 결과를 ACL 의 에칭 레이트를 기준으로 하여 막대 그래프로서 나타내는 도면이다.
도 3 은, 디포짓막 평가 시험의 결과를 나타내는 도면이다.
도 4 는, 디포짓막 평가 시험에서 형성된 디포짓막의 조성을 나타내는 도면이다.
도 5 는, 에칭 시험 (2) 의 결과를 나타내는 도면이다.
도 6 는, 에칭 시험 (2) 의 결과를 ACL 의 에칭 레이트를 기준으로 하여 막대 그래프로서 나타내는 도면이다.
이하, 본 발명에 있어서의 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법에 대해 상세하게 설명한다. 본 발명의 범위는 이하에 설명하는 범위에 구속되지 않고, 본 발명의 취지를 저해하지 않는 범위에서 변경하는 것이 가능하다.
본 발명에 있어서의 드라이 에칭 가스 조성물에는, 하기 일반식 (1) 에 나타내는 불포화 결합을 갖고 있는 황 함유 플루오로카본 화합물을 포함하는 혼합 가스, 혹은 가스 단체가 포함된다.
일반식 (1) : CxFySz
(식 중, x, y 및 z 는, 2 ≤ x ≤ 5, y ≤ 2x, 1 ≤ z ≤ 2)
일반식 (1) 에 있어서, 드라이 에칭 가스의 취급 용이성의 관점에서 x = 2 ∼ 4, y = 4 ∼ 8, z = 1 을 만족하는 것을 사용하는 것이 바람직하다. 바람직한 화합물로는, 예를 들어,
[화학식 1]
Figure pct00001
2,2,3,4,5,5-헥사플루오로-2,5-디하이드로티오펜 (C4F6S),
[화학식 2]
Figure pct00002
트리플루오로비닐트리플루오로메틸티오에테르 (C3F6S),
[화학식 3]
Figure pct00003
1,1,2,3,4,5-헥사플루오로-1,1-디하이드로티오펜 (C4F6S),
[화학식 4]
Figure pct00004
2,3-비스(트리플루오로메틸)티이렌 (C4F6S),
[화학식 5]
Figure pct00005
3,3,3-트리플루오로-2-(트리플루오로메틸)-1-프로펜-1-티온 (C4F6S),
[화학식 6]
Figure pct00006
2,2,3,3,4,5-헥사플루오로-2,3-디하이드로티오펜 (C4F6S),
[화학식 7]
Figure pct00007
2,2,3,4,4-펜타플루오로-3-부텐티오일플루오리드 (C4F6S),
[화학식 8]
Figure pct00008
2,2,3,3,3-펜타플루오로-프로판티오일플루오리드 (C3F6S),
[화학식 9]
Figure pct00009
1,1,1,3,3,3-헥사플루오로-2-프로판티온 (C3F6S),
[화학식 10]
Figure pct00010
1,3,3,3-테트라플루오로-2-(트리플루오로메틸)-1-프로펜-1-술페닐플루오리드 (C4F8S),
[화학식 11]
Figure pct00011
1,1,1,3,3,4,4,4-옥타플루오로-2-부탄티온 (C4F8S),
[화학식 12]
Figure pct00012
2,3,4,5-테트라플루오로티오펜 (C4F4S),
등을 들 수 있다.
본 발명에 있어서의 드라이 에칭 가스 조성물에서는, 일반식 (1) 에 나타내는 황 함유 플루오로카본 화합물의 순도는 95.0 vol% ∼ 100.0 vol% 인 것을 사용하는 것이 바람직하다. 순도가 99 vol% 이상인 것을 사용하는 것이 보다 바람직하고, 99.9 vol% 이상인 것을 사용하는 것이 더욱 바람직하다. 포함되는 불순물 성분으로는 N2, O2, CO2, H2O, HF, HCl, SO2, CH4 등을 들 수 있지만, 이들 불순물 성분 중, H2O, HF, HCl, SO2 등은 가스를 유통하는 경로를 부식시킬 가능성이 높기 때문에, 정제에 의해 가능한 한 제거하는 것이 바람직하다.
본 발명에 있어서의 드라이 에칭 가스 조성물에서는, 일반식 (1) 에 나타내는 황 함유 플루오로카본 화합물을 그 밖의 플루오로카본 (FC) 가스나 하이드로플루오로카본 (HFC) 가스와 혼합하여 사용함으로써, 일반식 (1) 에 나타내는 화합물을 혼합하지 않는 경우에 비해, 보다 비에칭 대상 재료에 대한 에칭 대상 재료의 선택비를 올리는 것이 가능하다. 또, 비에칭 대상 재료에 의해 패터닝된 구조를 에칭하는 경우에 있어서는, 수직 가공 정밀도도 향상된다.
상기와 같은 비에칭 대상 재료에 의해 패터닝된 구조에 있어서, 에칭 대상 재료가 SiO2 등의 산소를 포함하는 Si 계 재료인 경우, 일반식 (1) 에 나타내는 화합물을, CF4, CHF3, C2F6, C3F8, C4F8, C4F6, C5F8 등의 에칭 가스와 혼합하여 사용하는 것이, 선택적인 에칭, 수직 가공 정밀도가 양호한 에칭에는 바람직하다. 특히, 선택성이 높은 것이 요구되는 경우에 있어서는, C 의 수가 많은 C4F8, C4F6, C5F8 과의 혼합이 바람직하다.
비에칭 대상 재료에 의해 패터닝된 구조에 있어서, 에칭 대상 재료가 SiN 등의 질소를 포함하는 Si 계 재료인 경우, 일반식 (1) 에 나타내는 가스 화합물을, CHF3, CH2F2, CH3F 등의 HFC 가스와 혼합하여 플라즈마 에칭에 사용하는 것이, 선택적인 에칭, 수직 가공 정밀도가 양호한 에칭에는 바람직하다. 특히, 선택성이 높은 것이 요구되는 경우에 있어서는, C 의 수가 2 이상인 HFC 가스를 사용하는 것도 유효하다.
본 발명에 있어서의 드라이 에칭 가스 조성물에서는, 일반식 (1) 에 나타내는 화합물이 포함되는 조성물에 대해, O2, O3, CO, CO2, NO, NO2, SO2 및 SO3 으로 이루어지는 군에서 선택되는 적어도 1 종의 산소 함유 화합물을 첨가함으로써, 과잉의 디포지션 (퇴적물) 을 억제하고, 에칭 대상물의 에칭 레이트를 향상시키고, 비에칭 대상 재료에 대한 에칭 대상물의 선택성을 향상시킨다는 효과가 얻어진다.
본 발명에 있어서의 드라이 에칭 가스 조성물에서는, 일반식 (1) 에 나타내는 화합물이 포함되는 조성물에 대해, N2, He, Ar, Ne 및 Xe 로 이루어지는 군에서 선택되는 적어도 1 종의 불활성 가스를 첨가할 수 있다. 이 중 He, Ar, Xe 를 사용하는 것이 바람직하다.
본 발명의 방법에서 사용하는 에칭 가스 조성물의 예로는, 이하의 것을 들 수 있다.
(a) 일반식 (1) 에 나타내는 화합물은, 순도 90 vol% 이상으로 실시할 수 있고, 순도 99 vol% 이상으로 실시하는 것이 바람직하고, 순도 99.999 vol% 이상으로 실시하는 것이 특히 바람직하다.
(b) 에칭에 사용되는 드라이 에칭 조성물에 있어서, 일반식 (1) 에 나타내는 화합물은, 1 ∼ 100 vol% 인 것이 바람직하다.
(c) 에칭에 사용되는 드라이 에칭 조성물에 있어서, 일반식 (1) 에 나타내는 화합물 이외에, O2, O3, CO, CO2, NO, NO2, SO2 및 SO3 으로 이루어지는 산소 원자를 포함하는 화합물군에서 선택되는 적어도 하나가 포함되는 것이 바람직하고, 특히 O2 를 사용하는 것이 바람직하다. 산소 원자를 포함하는 화합물의 비율은, 일반식 (1) 에 나타내는 화합물과 산소 원자를 포함하는 화합물의 총량에 대해, 5 ∼ 80 % 인 것이 바람직하고, 10 ∼ 65 % 인 것이 특히 바람직하다.
(d) 에칭에 사용되는 드라이 에칭 조성물에 있어서, 일반식 (1) 에 나타내는 화합물과, 상기 산소 원자를 포함하는 화합물군에 더하여/또는 그것을 대신하여 희가스 또는 N2 로 이루어지는 불활성 가스군에서 선택되는 적어도 하나가 포함되는 것이 바람직하고, 특히 Ar 을 사용하는 것이 바람직하다. 에칭 가스 조성물에 포함되는 불활성 가스의 비율은, 1 ∼ 80 vol% 인 것이 바람직하고, 50 ∼ 75 vol% 인 것이 특히 바람직하다.
본 발명에 있어서의 드라이 에칭에 사용하는 드라이 에칭 장치는, 당해 기술 분야에 사용되고 있는 것을 특별히 제한 없이 이용할 수 있다. 예를 들어, 헬리콘파 방식, 고주파 유도 방식, 평행 평판 타입 방식, 마그네트론 방식 및 마이크로파 방식 등의 장치 등을 사용 가능하다.
본 발명에 있어서의 드라이 에칭 방법은, 미세한 Si 계 재료의 패턴 웨이퍼의 수직 가공을 실시하는 것이기 때문에, 에칭 장치는, 이온 어시스트 에칭에 적합한, 저가스 압력 조건을 재현할 수 있는 진공 용기를 구비한 장치일 필요가 있다. 저압력 조건에 있어서는, 플라즈마 중의 입자의 직진성이 올라, 기판에 조사되는 이온도 다른 입자에 저해되지 않고 기판에 도달하기 때문에, 기판에 대해 수직으로 입사하는 이온이 증가하여, 수직 가공에는 유리하다. 본 발명에 있어서의 드라이 에칭 방법에 있어서는, 에칭시의 진공 용기 내의 압력은 100 Torr ∼ 0.1 mTorr 로 조절되어 있는 것이 바람직하고, 100 mTorr ∼ 0.1 mTorr 로 조절되어 있는 것이 더욱 바람직하다.
본 발명에 있어서의 드라이 에칭 방법에 있어서는, 일반식 (1) 에 나타내는 화합물을 기체로서 에칭 장치의 진공 용기에 도입하는 것이 바람직하다. 그 때문에, 본 발명에 있어서의 드라이 에칭 방법에 사용하는 에칭 장치에는 일반식 (1) 에 나타내는 화합물을 기체로서 도입하고, 또한, 그 도입량을 조절하기 위한 기구를 구비하고 있는 것이 바람직하다. 또, 이 기구에 대해서는, 본 발명에 있어서의 플라즈마 에칭 방법이, 일반식 (1) 에 나타내는 가스 화합물 이외에도 전술한 다른 가스 화합물, 예를 들어, O2, Ar 등, 목적에 따라 복수 사용하는 것이 유효하기 때문에, 가스 도입, 도입량을 조절하는 기구도 4 개 이상 구비하고 있는 것이 바람직하다.
실시예
본 실시예 (에칭 시험 (1) 및 (2), 디포짓막 평가 시험) 에서는 플라즈마 에칭 장치로서 SAMCO 사 제조 평행 평판 타입의 용량 결합 플라즈마 에칭 장치를 사용하였다. 디포짓막의 조성은, SEM-EDX (주사형 전자 현미경/에너지 분산형 X 선 분광법) 에 의해 결정하였다.
실리콘 산화막 (SiOm) (m 은 자연수를 나타낸다) 으로는, 플라즈마 CVD 에 의해 실리콘 웨이퍼 상에 SiO2 막을 1000 ㎚ 퇴적한 것을 사용하였다. 실리콘 질화막 (SiN) 으로는, 열 CVD 에 의해 실리콘 웨이퍼 상에 SiN 막을 300 ㎚ 퇴적한 것을 사용하였다. 아모르퍼스 카본막 (ACL) 으로는, 플라즈마 CVD 에 의해 실리콘 웨이퍼 상에 ACL 을 400 ㎚ 퇴적한 것을 사용하였다.
가스의 유량은, 온도 (0 ℃), 압력 (1 atm) 을 표준 상태로 하는 sccm (standard cc/min) 으로 표현하였다.
에칭시의 샘플막 두께는 광 간섭식 막 두께 측정기로 측정하였다. 에칭 조건은 하기 표 1 과 표 3 에 나타낸다. 가스의 에칭 레이트는, 이하의 식으로 산출하였다.
Figure pct00013
A/B 선택비는, 이하의 식으로 산출하였다.
A/B 선택비 = A 막의 에칭 레이트 (㎚/min) ÷ B 막의 에칭 레이트 (㎚/min)
퇴적막 (이하,「디포짓막」이라고 한다) 의 형성은 베어 실리콘 웨이퍼 상에 실시하였다. 디포짓막의 막 두께는 주사형 전자 현미경으로 측정하였다. 디포짓막 형성 및 스퍼터의 조건은 하기 표 2 에 나타낸다. 디포짓막 형성 속도와 스퍼터 속도는, 이하의 식으로 산출하였다.
Figure pct00014
Figure pct00015
[에칭 시험 (1)]
실리콘 웨이퍼 상에 각각 SiO2, SiN 또는 ACL 을 퇴적한 상이한 3 개의 샘플을 사용하여 표 1 에 나타내는 조건에서 에칭 시험을 실시하였다. 에칭 가스에는, 비교예로서 황을 포함하지 않는 퍼플루오로시클로부텐 (1,2,3,3,4,4-헥사플루오로-1-시클로부텐 (C4F6)) 과, 본 발명의 실시예로서 황을 포함하는 2,2,3,4,5,5-헥사플루오로-2,5-디하이드로티오펜 (C4F6S) 을 사용하였다.
Figure pct00016
시험 결과를 도 1 에 나타낸다. Ar 은 항상 40 sccm (50 %) 흐르게 하고, 에칭 가스의 양 및 산소 (O2) 의 양을 변화시켰다. 에칭 가스의 양이 20 sccm, 산소의 양이 20 sccm 인 경우에 도 1 의 그래프의 O2 비가 50 % 가 되고, 이 성분비로부터 측정을 시작하여, 에칭 가스의 양이 14 sccm, 산소의 양이 26 sccm 인 도 1 의 그래프의 O2 비가 65 % 가 되는 에칭 가스의 농도까지 증가시켰다.
ACL 은 탄소로 구성되므로, 실시예 및 비교예 중 어느 것에 있어서도 O2 의 농도가 증가함에 따라 에칭 레이트가 증대하였다. 한편, 실시예의 에칭 가스 (C4F6S) 는 O2 비의 증가와 함께 SiO2 의 에칭 레이트가 급격하게 증가하여 O2 비가 55 % (에칭 가스의 양이 18 sccm, 산소의 양이 22 sccm) 인 시점에서 SiO2 의 에칭 레이트가 최대 (대략 70 ㎚/min) 가 되지만, 비교예에서는 O2 비의 증가와 함께 에칭 레이트가 완만하게 증가하여 O2 비가 65 % (에칭 가스의 양이 14 sccm, 산소의 양이 26 sccm) 에서 대략 최대 (대략 70 ㎚/min) 가 되는 것을 알 수 있었다. 또, 실시예의 에칭 가스 (C4F6S) 는 O2 비의 증가와 함께 SiN 의 에칭 레이트가 완만하게 증가하여 O2 비가 65 % 에서 대략 최대 (대략 55 ㎚/min) 가 되지만, 비교예에서는 O2 비의 증가와 함께 SiN 의 에칭 레이트가 더욱 완만하게 증가하여, 비교예에서는 O2 비가 65 % 에서도 SiN 의 에칭 레이트는 40 ㎚/min 미만인 것을 알 수 있었다.
실시예와 비교예에서 얻어진 결과에 대해, ACL 의 에칭 레이트를 기준으로 SiO2 와 SiN 의 에칭 레이트를 평가하였다. 그 결과를 도 2 에 나타낸다. 도 2 로부터 알 수 있는 바와 같이, 비교예에서는, O2 비가 55 % 인 비교적 낮은 산소 농도일 때 (에칭 가스의 양이 18 sccm, 산소의 양이 22 sccm) 에는 SiO2 의 에칭 레이트만이 높아, SiO2 를 SiN 및 ACL 에 대해 선택적으로 에칭할 수 있는 한편, 본 발명의 실시예에서는, O2 비가 55 % 인 비교적 낮은 산소 농도일 때 (에칭 가스의 양이 18 sccm, 산소의 양이 22 sccm) 에는 SiO2 의 에칭 레이트가 더욱 높고, 그리고 SiN 의 에칭 레이트도 높으므로, SiO2 와 SiN 의 양방을 ACL 보다 높은 에칭 레이트로 에칭할 수 있는 것을 알 수 있었다. 또, O2 비가 65 % 를 초과하는 경우에는, 실시예와 비교예 사이에 에칭 레이트의 차가 없어지는 것도 알 수 있었다.
이상의 결과로부터, 황을 포함하는 에칭 가스를 사용하는 본 발명의 실시예와, 황을 포함하지 않는 에칭 가스를 사용하는 비교예 사이에는 에칭의 거동에 현저한 차이가 있는 것을 알 수 있었다. 본 발명의 신규한 에칭 거동을 이용함으로써, 고속 에칭과 대마스크 재료 고선택성의 양립을 실시할 수 있는 것을 알 수 있었다. 본 실시예는 비교예에 대해 유의한 차를 갖고 SiO2 및/또는 SiN 을 ACL 에 대해 선택적으로 에칭할 수 있다. 또, 본 발명의 에칭 가스와 종래의 에칭 가스를 병용함으로써, SiO2 와 SiN 의 에칭 레이트의 차분을 변동시킬 수 있어, 보다 정밀한 에칭이 가능해진다.
[디포짓막 평가 시험]
에칭 가스로 대상을 에칭함으로써, 에칭 가스의 분해물이 퇴적되는 것은 경쟁 관계에 있으며, 에칭시에는 한편으로 그와 같은 퇴적물이 형성된다. 비교예로서 황을 포함하지 않는 퍼플루오로시클로부텐 (1,2,3,3,4,4-헥사플루오로-1-시클로부텐 (C4F6)) 과, 본 발명의 실시예로서 황을 포함하는 2,2,3,4,5,5-헥사플루오로-2,5-디하이드로티오펜 (C4F6S) 을 사용하여, 이하의 표 2 에 나타내는 조건에서 에칭 가스의 퇴적물을 형성하고, Ar 스퍼터에 의해 퇴적물의 제거 처리의 용이성을 평가하였다.
Figure pct00017
디포짓막 평가 시험의 결과를 도 3 및 도 4 에 나타낸다. 디포지션 레이트 및 스퍼터 레이트 모두, 비교예보다 본 발명의 실시예 쪽이 낮았지만, 스퍼터 레이트 (SR) 와 디포지션 레이트 (DR) 의 비 (SR/DR) 는 본 발명의 실시예 쪽이 낮았으므로, 본 발명의 실시예 쪽이 퇴적되기 쉽고 스퍼터되기 어려운 것을 알 수 있었다. 이와 같은 본 발명의 특징은, 도 4 에 나타내는 퇴적막의 조성에 있어서 황이 검출되고 있는 점에서, 황 함유막에서 기인하는 것으로 생각된다. 이 시험 결과로부터, 본 발명의 에칭 가스는, SiO2, SiN 등의 실리콘 웨이퍼 상의 퇴적층을 에칭하는 한편으로, 제거되기 어려운 퇴적막을 형성할 수 있는 것을 알 수 있었다. 이와 같은 본 발명의 신규한 거동은, 예를 들어, 에칭시의 측벽 보호나 마스크 재료의 보호 등에 유용하다.
[에칭 시험 (2)]
실리콘 웨이퍼 상에 각각 SiO2, SiN 또는 ACL 을 퇴적한 상이한 3 개의 샘플을 사용하여 표 3 에 나타내는 조건에서 에칭 시험을 실시하였다. 에칭 가스에는, 비교예로서 황을 포함하지 않는 퍼플루오로프로펜 (1,1,2,3,3,3-헥사플루오로-1-프로펜 (C3F6)) 과, 본 발명의 실시예로서 황을 포함하는 트리플루오로비닐트리플루오로메틸티오에테르 (C3F6S) 를 사용하였다.
Figure pct00018
시험 결과를 도 5 에 나타낸다. Ar 은 항상 50 sccm 의 양으로 흐르게 하고, 에칭 가스는 항상 20 sccm 의 양으로 흐르게 하고, 산소 (O2) 의 양 (sccm) 을 변화시켰다. 산소의 양이 에칭 가스 (x) 와 산소 (y) 의 합계 (x + y) 에 대해 20 % 를 초과하는 시점부터 ACL 의 에칭이 시작되었다.
실시예의 에칭 가스 (C3F6S) 는 O2 비의 증가와 함께 SiO2 의 에칭 레이트가 급격하게 증가하여 O2 비가 25 % 부근에서 SiO2 의 에칭 레이트가 최대 (대략 70 ㎚/min) 가 되지만, 비교예 (C3F6) 에서는 O2 비가 증가해도 SiO2 의 에칭 레이트가 거의 증가하지 않고 O2 비가 20 % 를 초과하는 시점부터 급격하게 증가하였다. 또, 실시예의 에칭 가스 (C3F6S) 는 O2 비의 증가와 함께 SiN 의 에칭 레이트가 완만하게 증가하여 O2 비가 30 % 를 초과하는 시점에서 대략 최대 (대략 55 ㎚/min) 가 되지만, 비교예에서는 O2 비가 증가해도 SiN 의 에칭 레이트가 거의 증가하지 않고 O2 비가 20 % 를 초과하는 시점부터 급격하게 증가하였다.
실시예와 비교예에서 얻어진 결과에 대해, ACL 의 에칭 레이트를 기준으로 SiO2 와 SiN 의 에칭 레이트를 평가하였다. 그 결과를 도 6 에 나타낸다. 도 6 으로부터 알 수 있는 바와 같이, 비교예에서는, O2 비가 20 % 이하인 비교적 낮은 산소 농도일 때에는 SiO2, SiN, ACL 중 어느 에칭 레이트도 낮은 반면, 본 발명의 실시예에서는, O2 비가 20 % 이하인 비교적 낮은 산소 농도일 때에는 SiO2, SiN 중 어느 에칭 레이트도 매우 높으므로, SiO2 와 SiN 의 양방을 ACL 보다 높은 에칭 레이트로 에칭할 수 있는 것을 알 수 있었다. 또, O2 비가 30 % 를 초과하는 경우에는, 실시예와 비교예 사이에 에칭 레이트의 차가 없어지는 것도 알 수 있었다.
이상의 결과로부터, 에칭 시험 (2) 에 있어서도, 에칭 시험 (1) 과 마찬가지로 황을 포함하는 에칭 가스를 사용하는 본 발명의 실시예와, 황을 포함하지 않는 에칭 가스를 사용하는 비교예 사이에는 에칭의 거동에 현저한 차이가 있는 것을 알 수 있었다. 즉, 본 발명의 신규한 에칭 거동을 이용함으로써, 고속 에칭과 대마스크 재료 고선택성의 양립을 실시할 수 있는 것을 알 수 있었다. 본 실시예는 비교예에 대해 유의한 차를 갖고 SiO2 및/또는 SiN 을 ACL 에 대해 선택적으로 에칭할 수 있다. 또, 본 발명의 에칭 가스와 종래의 에칭 가스를 병용함으로써, SiO2 와 SiN 의 에칭 레이트의 차분을 변동시킬 수 있어, 보다 정밀한 에칭이 가능해진다.

Claims (13)

  1. 일반식 (1) : CxFySz (식 중, x, y 및 z 는, 2 ≤ x ≤ 5, y ≤ 2x, 1 ≤ z ≤ 2) 로 나타내고, 불포화 결합을 갖고 있는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물.
  2. 제 1 항에 있어서,
    상기 황 함유 플루오로카본 화합물이 2,2,3,4,5,5-헥사플루오로-2,5-디하이드로티오펜 (C4F6S) 및 트리플루오로비닐트리플루오로메틸티오에테르 (C3F6S) 에서 선택되는 적어도 1 종인, 드라이 에칭 가스 조성물.
  3. 제 1 항 또는 제 2 항에 있어서,
    황 함유 플루오로카본 화합물을 1 ∼ 100 vol% 의 양으로 포함하는, 드라이 에칭 가스 조성물.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 황 함유 플루오로카본 화합물에 더하여, O2, O3, CO, CO2, NO, NO2, SO2 및 SO3 으로 이루어지는 군에서 선택되는 적어도 1 종의 산소 함유 화합물을 포함하는, 드라이 에칭 가스 조성물.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 황 함유 플루오로카본 화합물에 더하여, N2, He, Ar, Ne 및 Xe 로 이루어지는 군에서 선택되는 적어도 1 종의 불활성 가스를 포함하는, 드라이 에칭 가스 조성물.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 사용하여 플라즈마 에칭을 실시하여, 규소를 포함하는 퇴적물 또는 막을 에칭하는 공정을 갖는 드라이 에칭 방법.
  7. 제 6 항에 있어서,
    상기 규소를 포함하는 퇴적물 또는 막이, 산소 및/또는 질소를 포함하는 퇴적물 또는 막인, 드라이 에칭 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    마스크 재료에 대해 상기 규소를 포함하는 퇴적물 또는 막을 선택적으로 에칭하는 공정을 갖는, 드라이 에칭 방법.
  9. (a1) 탄소를 포함하는 실리콘계 막, (a2) 단결정 실리콘막, (a3) 아모르퍼스 실리콘막, (a4) 다결정 실리콘막 (폴리실리콘막), (a5) 실리콘 산질화막, (a6) 아모르퍼스 카본막 및/또는 (a7) 포토레지스트막과, (b1) 실리콘 산화막 및/또는 (b2) 실리콘 질화막의 적층 구조체를, 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 사용하여 플라즈마 에칭함으로써, 상기 적층 구조체 중의 (b1) 실리콘 산화막 및/또는 (b2) 실리콘 질화막을 선택적으로 에칭하는 공정을 포함하는 드라이 에칭 방법.
  10. 제 9 항에 있어서,
    상기 적층 구조체가 (b1) 실리콘 산화막 및 (b2) 실리콘 질화막을 포함하고, (b2) 실리콘 질화막에 대해 (b1) 실리콘 산화막의 에칭을 선택적으로 실시하는, 드라이 에칭 방법.
  11. (a1) 탄소를 포함하는 실리콘계 막, (a2) 단결정 실리콘막, (a3) 아모르퍼스 실리콘막, (a4) 실리콘 질화막, (a5) 실리콘 산질화막, (a6) 아모르퍼스 카본막 및/또는 (a7) 포토레지스트막과, (b1) 실리콘 산화막 및/또는 (b2) 다결정 실리콘막 (폴리실리콘막) 의 적층 구조체를, 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 사용하여 플라즈마 에칭함으로써, 상기 적층 구조체 중의 (b1) 실리콘 산화막 및/또는 (b2) 다결정 실리콘막 (폴리실리콘막) 을 선택적으로 에칭하는 공정을 포함하는 드라이 에칭 방법.
  12. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    S 를 포함하는 이온 또는 활성종이 생성되도록 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 드라이 에칭 가스 조성물을 플라즈마화하여 에칭을 실시하는, 드라이 에칭 방법.
  13. 제 6 항 내지 제 11 항 중 어느 한 항에 있어서,
    (b1) 실리콘 산화막 및 (b2) 실리콘 질화막을 동시에 에칭 가능한 플라즈마 조건하에서 제 1 항 내지 제 5 항 중 어느 한 항에 기재된 드라이 에칭 가스 조성물에 의한 에칭을 실시하는, 드라이 에칭 방법.
KR1020217015495A 2018-10-26 2019-10-25 불포화 결합을 갖는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법 KR20210083290A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2018-202091 2018-10-26
JP2018202091 2018-10-26
PCT/JP2019/041824 WO2020085468A1 (ja) 2018-10-26 2019-10-25 不飽和結合を有する硫黄含有フルオロカーボン化合物を含むドライエッチングガス組成物及びそれを用いたドライエッチング方法

Publications (1)

Publication Number Publication Date
KR20210083290A true KR20210083290A (ko) 2021-07-06

Family

ID=70332112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217015495A KR20210083290A (ko) 2018-10-26 2019-10-25 불포화 결합을 갖는 황 함유 플루오로카본 화합물을 포함하는 드라이 에칭 가스 조성물 및 그것을 사용한 드라이 에칭 방법

Country Status (7)

Country Link
US (2) US11814561B2 (ko)
EP (1) EP3872841A4 (ko)
JP (1) JP7220721B2 (ko)
KR (1) KR20210083290A (ko)
CN (1) CN112956002A (ko)
TW (1) TWI808274B (ko)
WO (1) WO2020085468A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220133019A (ko) * 2021-03-24 2022-10-04 삼성전자주식회사 식각 가스 조성물, 이를 이용한 미세 패턴 형성 방법 및 수직형 반도체 장치의 제조 방법
WO2023157442A1 (ja) * 2022-02-16 2023-08-24 株式会社レゾナック エッチング方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574923B1 (ko) 1999-07-21 2006-05-02 삼성전자주식회사 황 함유 탄화불소 가스를 사용하는 산화막의 건식 에칭 방법
US20150365381A1 (en) 2014-06-11 2015-12-17 Verizon Patent And Licensing Inc. Apparatus, method, and system for securing a public wireless network

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3109253B2 (ja) 1992-06-29 2000-11-13 ソニー株式会社 ドライエッチング方法
JP3111661B2 (ja) * 1992-07-24 2000-11-27 ソニー株式会社 ドライエッチング方法
US7655572B2 (en) * 2005-10-24 2010-02-02 Tokyo Electron Limited Semiconductor device manufacturing method, semiconductor device manufacturing apparatus, control program and computer storage medium
CN103531475A (zh) * 2012-07-03 2014-01-22 中国科学院微电子研究所 半导体器件及其制造方法
CN103633014B (zh) * 2012-08-21 2018-03-30 中国科学院微电子研究所 半导体器件制造方法
TWI612182B (zh) * 2013-09-09 2018-01-21 液態空氣喬治斯克勞帝方法研究開發股份有限公司 用蝕刻氣體蝕刻半導體結構的方法
JP6636250B2 (ja) 2015-02-12 2020-01-29 関東電化工業株式会社 ドライエッチングガス組成物及びドライエッチング方法
US9911620B2 (en) * 2015-02-23 2018-03-06 Lam Research Corporation Method for achieving ultra-high selectivity while etching silicon nitride
KR102402769B1 (ko) * 2016-01-06 2022-05-26 삼성전자주식회사 반도체 장치
US10692880B2 (en) * 2016-12-27 2020-06-23 Applied Materials, Inc. 3D NAND high aspect ratio structure etch
KR102504833B1 (ko) * 2017-11-16 2023-03-02 삼성전자 주식회사 식각 가스 혼합물과 이를 이용한 패턴 형성 방법과 집적회로 소자의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574923B1 (ko) 1999-07-21 2006-05-02 삼성전자주식회사 황 함유 탄화불소 가스를 사용하는 산화막의 건식 에칭 방법
US20150365381A1 (en) 2014-06-11 2015-12-17 Verizon Patent And Licensing Inc. Apparatus, method, and system for securing a public wireless network

Also Published As

Publication number Publication date
EP3872841A4 (en) 2022-08-03
EP3872841A1 (en) 2021-09-01
US11795396B2 (en) 2023-10-24
US20210391178A1 (en) 2021-12-16
TWI808274B (zh) 2023-07-11
JP7220721B2 (ja) 2023-02-10
JPWO2020085468A1 (ja) 2021-11-18
TW202033509A (zh) 2020-09-16
CN112956002A (zh) 2021-06-11
US20220135881A1 (en) 2022-05-05
WO2020085468A1 (ja) 2020-04-30
US11814561B2 (en) 2023-11-14

Similar Documents

Publication Publication Date Title
JP6676724B2 (ja) 基板上にエッチング耐性ポリマー層又はs含有パッシベーション層を堆積させる方法
WO2011031858A1 (en) High aspect ratio silicon oxide etch
US20220135881A1 (en) Dry etching gas composition comprising sulfur-containing fluorocarbon compound having unsaturated bond and dry etching method using the same
US20080166887A1 (en) Method of Depositing Thin Film and Method of Manufacturing Semiconductor Using the Same
US11437244B2 (en) Dry etching gas composition and dry etching method
CN111742392A (zh) 抑制了氧化铝的损伤的组合物及使用了其的半导体基板的制造方法
TWI804638B (zh) 使用含硫原子之氣體分子之電漿蝕刻方法
JP6839331B2 (ja) 硫黄含有フルオロカーボン化合物を含むドライエッチングガス組成物を用いたドライエッチング方法
JP4722243B2 (ja) ドライエッチング用ガスおよび半導体デバイスの加工方法
Cho et al. Etch characteristics of maskless Oxide/Nitride/Oxide/Nitride (ONON) stacked structure using C4H2F6-based gas
JP4448807B2 (ja) エッチング方法
KR20210052298A (ko) 식각액 조성물 및 이를 이용한 패턴 형성 방법