KR20210073955A - 디스플레이 장치 및 그 제조 방법 - Google Patents

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KR20210073955A
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최준희
공기호
김낙현
박정훈
박진주
한주헌
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삼성전자주식회사
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Abstract

디스플레이 장치 및 그 제조 방법이 개시된다.
디스플레이 장치는, 구동층에 전기적으로 연결된 제1 전극, 상기 제1 전극에 구비된 제1 반도체층, 상기 제1 반도체층에 구비된 활성층, 상기 활성층에 구비된 제2 반도체층, 상기 제2 반도체층에 구비된 제2 전극, 및 상기 제2 반도체층에 구비된 반사층을 포함하고, 상기 활성층에서 발광된 광이 상기 제1 전극과 상기 반사층 사이에서 공진되도록 구성된다.

Description

디스플레이 장치 및 그 제조 방법{Display apparatus and method of manufacturing the same}
예시적인 실시예는 빔 발산각을 줄일 수 있는 고해상도 디스플레이 장치 및 그 제조 방법에 관한 것이다.
디스플레이 장치로 LCD(liquid crystal display)와 OLED(organic light emitting diode) 디스플레이 등이 널리 사용되고 있다. 또한, 최근에는 마이크로 LED(micro light emitting diode)를 이용하여 고해상도 디스플레이 장치를 제작하는 기술이 각광을 받고 있다. 발광 다이오드(Light emitting diode; LED)는 저전력 사용과 친환경적이라는 장점이 있다. 이러한 장점 때문에 산업적인 수요가 증대되고 있다. 이에 따라 마이크로 LED를 이용한 디스플레이가 개발되고 있다.
그런데, 마이크로 LED 디스플레이의 해상도가 높아짐에 따라 이웃하는 픽셀 사이의 피치 간격이 작아져 해당 픽셀에서 발광된 광이 이웃하는 픽셀로 퍼져 색순도가 저하될 수 있다.
또한, 마이크로 LED 디스플레이는 TFT나 CMOS와 같은 구동부와 LED를 각각 제작한 후 이들을 접합하여 제작될 수 있다. 이 경우 접합하면서 전기적 연결 부분에 결함이 발생할 수 있고, 열적 미스매치에 따른 접합 불안정성이 발생할 수 있다.
예시적인 실시예는 빔 발산각이 작은 디스플레이 장치를 제공한다.
예시적인 실시예는 디스플레이 장치를 용이하게 제조할 수 있는 제조 방법을 제공한다.
예시적인 실시예에 따른 디스플레이 장치는, 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀 별로 광을 발광하는 디스플레이 장치에서 있어서,
기판; 상기 기판에 구비된 것으로 상기 디스플레이 장치에 전류를 인가하는 구동 소자를 포함하는 구동층; 상기 구동층에 전기적으로 연결된 제1 전극; 상기 제1 전극에 구비된 제1 반도체층; 상기 제1 반도체층에 구비된 활성층; 상기 활성층에 구비된 제2 반도체층; 상기 제2 반도체층에 구비된 제2 전극; 및 상기 제2 반도체층에 구비된 반사층;을 포함하고, 상기 활성층에서 발광된 광이 상기 제1 전극과 상기 반사층 사이에서 공진되도록 구성된다.
상기 반사층이 분산 브레그 반사부를 포함할 수 있다.
상기 분산 브레그 반사부가 제1굴절률을 가지는 제1층과 제2굴절률을 가지는제2층이 교대로 배열된 구조를 포함하고, 상기 제1층과 제2층이 2쌍 내지 5쌍 적층될 수 있다.
상기 기판과 상기 구동층 사이에 결합층이 더 구비될 수 있다.
상기 기판은 실리콘 기판, 글라스 기판, 사파이어 기판, 또는 SiO2가 코팅된 실리콘 기판을 포함할 수 있다.
상기 구동 소자는 트랜지스터, 박막 트랜지스터 또는 고전자 이동도 트랜지스터(HEMT)를 포함할 수 있다.
상기 디스플레이 장치는, 상기 서브 픽셀 단위로 상기 활성층을 격리시키는 격리 구조를 포함할 수 있다.
상기 격리 구조는 이온 주입 영역을 포함할 수 있다.
상기 격리 구조에 대응되는 상기 구동층 영역에 전류 차단층이 더 구비될 수 있다.
상기 제2 반도체층과 상기 반사층 사이와 상기 반사층과 상기 제2 전극 사이에 전류 확산층이 더 구비될 수 있다.
상기 제2 반도체층과 상기 반사층 사이와 상기 제2 반도체층과 상기 제2전극 사이에 전류 확산층이 더 구비될 수 있다.
상기 제2 전극이 상기 활성층에 대향되는 영역에 윈도우 영역을 포함하고, 상기 활성층이 상기 윈도우 영역의 폭보다 작은 폭을 가질 수 있다.
상기 디스플레이 장치는 상기 활성층에서 발광된 광을 서로 다른 칼라 광으로 변환하는 복수 개의 색 변환층을 더 포함할 수 있다.
상기 제2 전극이 투명 전극으로 구성되고, 제2반도체 층을 덮도록 배치될 수 있다.
상기 제2 전극이 불투명 전극으로 구성되고, 제2 전극에 상기 활성층으로부터 나온 광이 투과되도록 윈도우 영역이 구비될 수 있다.
상기 기판과 구동층이 CMOS 백플레인을 구성할 수 있다.
예시적인 실시예에 따른 디스플레이 제조 방법은, 에피 기판에 제1 반도체층을 형성하는 단계; 상기 제1 반도체층에 활성층을 형성하는 단계; 상기 활성층에 제2 반도체층을 형성하는 단계; 상기 활성층을 서브 픽셀 단위로 격리시키는 단계; 상기 제2 반도체층에 서브 픽셀 단위로 제1 전극을 형성하는 단계; 상기 제1 전극에 전기적으로 연결되는 구동 소자를 포함하는 구동층을 형성하는 단계; 상기 에피 기판을 제거하는 단계; 상기 제1 반도체층에 제2 전극을 형성하는 단계; 및 상기 제2 전극에 반사층을 형성하는 단계;를 포함한다.
상기 활성층을 서브 픽셀 단위로 격리시키는 단계는 이온 주입 영역을 형성하는 단계를 포함할 수 있다.
상기 제1전극이 광을 반사시키는 반사 재질로 형성될 수 있다.
상기 디스플레이 제조 방법은, 상기 구동층을 기판에 결합하는 단계를 더 포함하고, 상기 기판에 상기 구동층을 퓨전 본딩 또는 다이렉트 본딩을 할 수 있다.
상기 기판과 구동층이 CMOS 백플레인 제조 공정에 의해 형성되고, 상기 구동층과 상기 제2 전극은 Cu 다마신(damascene) 공법에 의해 결합될 수 있다.
예시적인 실시예에 따른 디스플레이 장치는 빔 발산각을 줄임으로써 고해상도 디스플레이에서 픽셀 사이즈가 줄더라도 이웃하는 픽셀에 광이 퍼지는 것을 줄여 크로스토크를 감소시키고, 색순도를 높일 수 있다.
예시적인 실시예에 따른 디스플레이 제조 방법은 발광 구조와 공진 구조가 결합된 디스플레이 장치의 제조 방법을 제공한다.
도 1은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 것이다.
도 2는 다른 예시적인 실시예에 따른 디스플레이 장치를 도시한 것이다.
도 3은 도 2에 도시된 디스플레이 장치에 색 변환층을 더 구비한 구조를 도시한 것이다.
도 4는 도 3에 도시된 디스플레이 장치에 칼라 필터층을 더 구비한 구조를 도시한 것이다.
도 5는 도 2에 도시된 디스플레이 장치에서 전류 확산층이 변형된 예를 도시한 것이다.
도 6은 다른 실시예에 따른 디스플레이 장치를 도시한 것이다.
도 7은 도 6에 도시된 디스플레이 장치에서 전류 확산층을 제거한 예를 도시한 것이다.
도 8은 도 7에 도시된 디스플레이 장치에서 제2 전극의 구조를 변형한 예를 도시한 것이다.
도 9는 또 다른 실시예에 따른 디스플레이 장치를 도시한 것이다.
도 10은 도 2에 도시된 디스플레이 장치의 파장에 따른 반사층의 반사율을 도시한 것이다.
도 11은 도 2에 도시된 디스플레이 장치에서 5쌍의 적층 구조를 가지는 분산 브레그 반사부가 사용될 때, 파장에 따른 광 강도를 도시한 것이다.
도 12 내지 도 23은 예시적인 실시예에 따른 디스플레이 제조 방법을 설명하기 위한 도면이다.
도 24 내지 도 26은 다른 예시적인 실시예에 따른 디스플레이 제조 방법을 설명하기 위한 도면이다.
도 27 내지 도 29는 또 다른 예시적인 실시예에 따른 디스플레이 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 다양한 실시예에 따른 디스플레이 장치 및 그 제조 방법에 대해 상세히 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 도면에서 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다. 또한, 소정의 물질층이 기판이나 다른 층 상에 존재한다고 설명될 때, 그 물질층은 기판이나 다른 층에 직접 접하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 존재할 수도 있다. 그리고, 아래의 실시예에서 각 층을 이루는 물질은 예시적인 것이므로, 이외에 다른 물질이 사용될 수도 있다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 실시예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 디스플레이 장치를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 디스플레이 장치(100)는 복수의 픽셀을 포함하고, 도 1에는 편의상 1개의 픽셀만이 예시적으로 도시되어 있다. 픽셀은 영상을 표시하는 하나의 단위일 수 있다. 픽셀들 각각은 서로 다른 색상을 발광하는 서브 픽셀들을 포함할 수 있다. 각 서브 픽셀들로부터의 색과 광량 제어에 의해 영상이 표시될 수 있다. 예를 들어, 픽셀들 각각은 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2) 및 제3 서브 픽셀(SP3)을 포함할 수 있다.
디스플레이 장치(100)는 기판(110)과, 기판(110)에 구비된 구동층(130), 구동층(130)에 구비된 발광 공진층(LR)을 포함할 수 있다.
기판(110)은 그 위에 구동층(130)을 지지하기 위한 기판일 수 있다. 다시 말하면, 기판(110)은 성장용 기판이 아닐 수 있다. 예를 들어, 기판(110)으로는 실리콘 기판, 글라스 기판, 사파이어 기판, SiO2가 코팅된 실리콘 기판 등이 사용될 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 기판(110)은 다른 다양한 재질이 사용될 수 있다. 또는, 기판(110)은 CMOS(complementary metal-oxide semiconductor) 백플레인(backplane)에 사용되는 기판일 수 있다. 이 경우 기판(110)과 구동층(130)이 CMOS 백플레인을 구성할 수 있다.
구동층(130)은 발광 공진층(LR)을 전기적으로 구동하기 위한 구동 소자(135)를 포함할 수 있다. 구동 소자(135)는 예를 들어 트랜지스터, 박막 트랜지스터, 또는 고전자 이동도 트랜지스터(HEMT)를 포함할 수 있다. 구동층(130)은 적어도 하나의 절연층(132)을 더 포함할 수 있다.
기판(110)과 구동층(130) 사이에 결합층(120)이 구비될 수 있다. 결합층(120)은 기판(110)에 구동층(130)을 결합하기 위한 것으로, 예를 들어, 접착층(adhesive layer) 또는 다이렉트 본딩층을 포함할 수 있다. 접착층은 예를 들어, 에폭시, SOG(spin on glass), 또는 BCB(benzocyclobutene) 등을 포함할 수 있다. 다이렉트 본딩층은 예를 들어 플라즈마 또는 이온 빔 처리 등에 의해 형성될 수 있다. 결합층(120)은 기판(110)에 구동층(130)을 물리적으로 결합하기 위한 것으로, 전기적인 연결이 필요 없는 본딩 방법으로 기판(110)에 구동층(130)을 결합시킬 수 있다.
기판(110)과 구동층(130)이 CMOS 백플레인을 구성하는 경우에는 결합층(120)이 구비되지 않을 수 있다.
발광 공진층(LR)은 마이크로 LED 어레이(micro light emitting diode array)와 공진 구조를 포함할 수 있다. 발광 공진층(LR)은 제1 전극(141), 제1 반도체층(142), 활성층(143), 제2 반도체층(145), 제2 전극(146) 및 반사층(150)을 포함할 수 있다.
제1 반도체층(142)은 제1형 반도체를 포함할 수 있다. 예를 들면, 제1 반도체층(142)은 p형 반도체를 포함할 수 있다. 제1 반도체층(142)은 Ⅲ-Ⅴ족 계열의 p형 반도체, 예컨대, p-GaN을 포함할 수 있다. 제1 반도체층(142)은 단층 또는 다층 구조를 가질 수 있다.
활성층(143)은 제1 반도체층(142)의 상면에 마련될 수 있다. 활성층(143)은 전자와 정공이 결합하면서 광을 발생시킬 수 있다. 활성층(143)은 다중 양자 우물(MQW; multi-quantum well) 또는 단일 양자 우물(SQW; single-quantum well) 구조를 가질 수 있다. 활성층(143)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, GaN을 포함할 수 있다.
제2 반도체층(145)은 활성층(143)의 상면에 마련될 수 있다. 제2 반도체층(145)은 예를 들면, n형 반도체를 포함할 수 있다. 제2 반도체층(145)은 p형 반도체를 포함할 수도 있다. 제2 반도체층(145)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n-GaN을 포함할 수 있다. 제2 반도체층(145)은 단층 또는 다층 구조를 가질 수 있다.
발광 공진층(LR)은 활성층(143)으로부터의 광이 서브 픽셀 단위로 발광되도록 격리 구조(147)를 가질 수 있다. 다시 말하면, 발광 공진층(LR)은 이웃하는 서브 픽셀 사이에 격리 구조(147)를 가질 수 있다. 격리 구조(147)는 예를 들어 이온 주입 영역일 수 있다. 여기서, 이온은 예를 들어, 질소(N) 이온, 보론(B) 이온, 아르곤(Ar) 이온, 또는 인(P) 이온 등을 포함할 수 있다. 이온 주입 영역에서는 전류가 주입되지 않으므로 광이 발광되지 않으며, 격리 구조(147)를 이온 주입 영역으로 구성하는 경우 메사 구조 없이 발광 구조를 형성할 수 있다. 다시 말하면, 격리 구조(147)에 의해 에칭 공정 없이 마이크로 발광 소자 어레이 구조를 구현할 수 있다. 에칭 공정을 이용하지 않으므로 작은 사이즈의 서브 픽셀을 제작 가능하여 고해상도 마이크로 발광 소자 어레이가 제작 가능하다.
제1 반도체 층(142)에 전기적으로 연결되는 제1 전극(141)이 구비되고, 제2 반도체 층(145)에 전기적으로 연결되는 제2 전극(146)이 구비될 수 있다. 제1 전극(141)이 픽셀 전극이고, 제2 전극(146)이 공통 전극일 수 있다. 제1 및 제2 반도체층(142,145)이 각각 p형 반도체 및 n형 반도체를 포함하는 경우, 제1 및 제2 전극(141,146)은 각각 p형 전극 및 n형 전극이 될 수 있다. 구동 소자(135)가 제1전극(141)에 전기적으로 연결되고, 구동 소자(135)에 의해 제1전극(141)에 전원을 온-오프 제어할 수 있다. 그러므로, 구동 소자(135)는 복수의 서브 픽셀(SP1,SP2,SP3) 중 원하는 적어도 하나의 서브 픽셀을 선택적으로 구동시킬 수 있다.
제1 전극(141)은 활성층(143)에서 발광되어 하부로 나온 광을 반사시키도록 반사 재질을 포함할 수 있다. 제1 전극(141)은 예를 들어, Ag, Au, Al, Cr 또는 Ni, 또는 이들의 합금 등을 포함할 수 있다. 제2 전극(146)은 투명 전극 또는 불투명 전극으로 형성될 수 있다. 투명 전극은 예를 들어, ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), 또는 IGZO 등을 포함할 수 있다. 제2 전극(146)이 투명 전극으로 형성되는 경우, 제2 전극(146)은 제2 반도체층(145)의 전체를 덮도록 배치될 수 있다. 제2 전극(146)이 불투명 전극인 경우 활성층(143)으로부터 발광된 광이 투과될 수 있도록 윈도우 영역(149)을 더 포함할 수 있다.
반사층(150)은 활성층(143)에서 발광된 광을 제1 전극(141)과 함께 반복적으로 반사시켜 공진시킬 수 있다. 반사층(150)은 예를 들어 분산 브레그 반사부일 수 있다. 활성층(143)에서 발광된 광이 제1 전극(141)과 반사층(150) 사이에서 공진되어 디스플레이 장치(100) 외부로 출력되므로 빔 발산각을 줄일 수 있다. 그러므로 고해상도 디스플레이 장치에서 이웃하는 서브 픽셀 간에 크로스토크를 줄여 색순도를 높일 수 있다.
도 2는 예시적인 실시예에 따른 디스플레이 장치를 도시한 것이다.
디스플레이 장치(200)는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)은 각각 다른 칼라 광을 발광할 수 있다. 디스플레이 장치(200)는 기판(210)과, 기판(210)에 구비된 구동층(230), 구동층(230)에 구비된 발광 공진층(LR2)을 포함할 수 있다.
기판(210)은 성장용 기판이 아니라 그 위에 구동층(230)을 지지하기 위한 기판일 수 있다. 예를 들어, 기판(210)으로는 실리콘 기판, 글라스 기판, 사파이어 기판, 또는 Si02가 코팅된 실리콘 기판 등이 사용될 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 기판(210)은 다른 다양한 재질이 사용될 수 있다. 또는, 기판(210)은 CMOS(complementary metal-oxide semiconductor) 백플레인(backplane)에 사용되는 기판일 수 있다. 이 경우 기판(210)과 구동층(230)이 CMOS 백플레인을 구성할 수 있다. 이에 대해서는 후술하기로 한다.
구동층(230)은 발광 공진층(LR2)을 서브 픽셀 별로 전기적으로 구동하기 위한 구동 소자(235)를 포함할 수 있다. 구동 소자(235)는 예를 들어 트랜지스터, 박막 트랜지스터(TFT), 또는 고전자 이동도 트랜지스터(HEMT)를 포함할 수 있다. 예를 들어, 구동 소자(235)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함할 수 있다. 구동층(230)은 적어도 하나의 절연층을 더 포함할 수 있다. 예를 들어, 적어도 하나의 절연층은 제1 절연층(231)과 제2 절연층(232)을 포함할 수 있다. 제2 절연층(231)은 예를 들어, 게이트 산화물일 수 있다. 구동층(230)과 발광 공진층(LR2) 사이에 제3 절연층(237)이 더 구비될 수 있다.
기판(210)과 구동층(230) 사이에 결합층(220)이 구비될 수 있다. 결합층(220)은 기판(210)에 구동층(230)을 결합하기 위한 것으로, 예를 들어, 접착층(adhesive layer) 또는 다이렉트 본딩층을 포함할 수 있다. 결합층(220)은 기판(210)에 구동층(230)을 물리적으로 결합하기 위한 것으로, 전기적인 연결이 필요 없는 본딩 방법으로 기판(210)에 구동층(230)을 결합시킬 수 있다. 결합층(220)은 예를 들어, 본딩 과정에서 소스 전극(S)과 드레인 전극(D)을 덮을 수 있다. 결합층(220)은 도면에 표시된 두께로 한정 해석되지 않으며, 다양한 두께를 가질 수 있다. 결합층(220)은 예를 들어, 2-5㎛ 범위의 두께를 가질 수 있다.
발광 공진층(LR2)은 마이크로 발광 소자 어레이, 예를 들어, 마이크로 LED 어레이와 공진 구조를 포함할 수 있다. 발광 공진층(LR2)은 제1 전극(241), 제1 반도체층(242), 활성층(243), 제2 반도체층(245), 제2 전극(246) 및 반사층(250)을 포함할 수 있다.
제1 반도체층(242)은 제1형 반도체를 포함할 수 있다. 예를 들면, 제1 반도체층(242)은 p형 반도체를 포함할 수 있다. 제1 반도체층(242)은 Ⅲ-Ⅴ족 계열의 p형 반도체, 예컨대, p-GaN을 포함할 수 있다. 제1 반도체층(242)은 단층 또는 다층 구조를 가질 수 있다.
활성층(243)은 제1 반도체층(241)의 상면에 마련될 수 있다. 활성층(243)은 전자와 정공이 결합하면서 광을 발생시킬 수 있다. 활성층(243)은 다중 양자 우물(MQW; multi-quantum well) 구조 또는 단일 양자 우물(SQW; single-quantum well) 구조를 가질 수 있다. 활성층(243)은 Ⅲ-Ⅴ족 계열의 반도체, 예컨대, GaN을 포함할 수 있다. 활성층(243)은 2차원 박막 구조를 포함하거나, 로드(rod) 또는 피라미드(pyramid) 구조의 3차원 구조를 포함할 수 있다.
제2 반도체층(245)은 활성층(243)의 상면에 마련될 수 있다. 제2 반도체층(245)은 예를 들면, n형 반도체를 포함할 수 있다. 제2 반도체층(245)은 Ⅲ-Ⅴ족 계열의 n형 반도체, 예컨대, n-GaN을 포함할 수 있다. 제2 반도체층(245)은 단층 또는 다층 구조를 가질 수 있다.
발광 공진층(LR2)은 예를 들어, 무기물 기반의 마이크로 LED들을 포함할 수 있다. 마이크로 LED들은 각 서브 픽셀마다 구비될 수 있다. 발광 공진층(LR2)은 활성층(243)으로부터의 광이 서브 픽셀 단위로 발광되도록 격리 구조(247)를 가질 수 있다. 격리 구조(247)에 의해 활성층(243)이 이격되게 배열될 수 있다. 격리 구조(247)는 예를 들어 이온 주입 영역일 수 있다. 이온 주입 영역에는 전류가 주입되지 않으므로 광이 발광되지 않는다. 이온 주입 영역은 예를 들어 질소 이온, 보론 이온 등과 같은 이온의 주입으로 형성되며, 절연성을 가질 수 있다. 이온 주입 영역에는 예를 들어, 이온이 대략 1012-1020 ions/cm2 도즈량으로 주입될 수 있다. 하지만, 이는 일 예일 뿐이면 이에 한정되지 않는다.
제2 반도체 층(242)에 전기적으로 연결되는 제1 전극(241)이 구비되고, 제2 반도체 층(245)에 전기적으로 연결되는 제2 전극(246)이 구비될 수 있다. 제1 전극(241)이 픽셀 전극이고, 제2 전극(246)이 공통 전극일 수 있다. 제1 및 제2 반도체층(242,245)이 각각 p형 반도체 및 n형 반도체를 포함하는 경우, 제1 및 제2 전극(241,246)은 각각 p형 전극 및 n형 전극이 될 수 있다. 구동 소자(235)가 제1전극(241)에 전기적으로 연결되고, 구동 소자(235)에 의해 제1전극(241)에 전원을 온-오프 제어할 수 있다. 그러므로, 구동 소자(235)는 복수의 서브 픽셀(SP1,SP2,SP3) 중 원하는 적어도 하나의 서브 픽셀을 선택적으로 구동시킬 수 있다.
제1 전극(241)은 활성층(243)에서 발광되어 하부로 나온 광을 반사시키도록 반사 재질을 포함할 수 있다. 제1 전극(241)은 예를 들어, Ag, Au, Al, Cr 또는 Ni, 또는 이들의 합금을 포함할 수 있다. 제1전극(241)은 픽셀 전극으로, 서브 픽셀을 독립적으로 구동할 수 있다. 제1전극(241)은 서로 이격되어 배치되고, 활성층(243)에 대향하여 배치될 수 있다. 제1전극(241)의 양측 단부에 전류 차단층(current blocking layer)(244)이 더 구비될 수 있다. 전류 차단층(244)은 인접한 다른 서브 픽셀 영역으로 전류가 누설되는 것을 방지할 수 있다. 전류 차단층(244)은 예를 들어, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 전류 차단층(244)은 예를 들어, SiO2를 포함할 수 있다. 전류 차단층(244)은 격리 구조(247)의 하부면과 제1전극(241) 사이에 구비될 수 있다. 전류 차단층(244)은 격리 구조(247)의 하부에 대응되게 배치될 수 있다.
구동층(230)과 발광 공진층(LR2) 사이에 절연층(237)이 더 구비될 수 있다. 절연층(237)에 구동 소자(235)와 제1 전극(241)이 전기적으로 연결되도록 비아홀(238)이 더 구비될 수 있다.
제2 전극(246)은 투명 전극 또는 불투명 전극으로 형성될 수 있다. 불투명 전극은 예를 들어, Ti 또는 Ni을 포함할 수 있다. 투명 전극은 예를 들어, ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), 또는 IGZO 등을 포함할 수 있다. 제2 전극(246)이 투명 전극으로 형성되는 경우, 제2 전극(246)은 제2 반도체층(245)의 전체를 덮도록 배치될 수 있다. 이에 대해서는 후술하기로 한다. 제2 전극(246)이 불투명 전극인 경우 활성층(243)으로부터 발광된 광이 투과될 수 있도록 윈도우 영역(249)을 더 포함할 수 있다. 윈도우 영역(249)은 활성층(243)에 대응되는 위치에 구비될 수 있다.
격리 구조(247)는 제1 반도체층(242)으로부터 소정 두께를 가지고 구비될 수 있다. 격리 구조(247)는 제1 전극(241)에 의해 제1 반도체층(242)으로 전류가 주입되는 것을 막을 수 있는 정도의 두께를 가질 수 있다. 제1 전극(241)에서 제1 반도체층(242)으로 주입되는 전류가 서브 픽셀 단위로 제어될 필요가 있고, 제2 반도체층(245)에 대해서는 전류가 전체적으로 주입되어도 되므로 격리 구조(247)가 제2 반도체층(245)의 상부면 까지 다다르지 않아도 좋다. 예를 들어, 격리 구조(247)는 제1 반도체층(242)과 활성층(243)의 두께 합과 같거나 큰 두께를 가질 수 있다. 또는, 격리 구조(247)는 제1 반도체층(242)으로부터 제2 반도체층(245)까지 격리시키는 두께를 가지는 것도 가능하다.
반사층(250)은 활성층(243)에서 출광된 광을 반사시킬 수 있다. 활성층(243)에서 출사된 광은 제1 전극(241)과 반사층(250) 사이에서 반복적으로 반사 및 공진되어 반사층(250)을 통해 추출될 수 있다. 공진되어 나가는 광은 작은 발산각을 가지고 출력될 수 있다. 따라서, 이웃하는 서브 픽셀 간에 크로스토크를 줄일 수 있다. 반사층(250)은 예를 들어, 분산 브레그 반사부일 수 있다. 여기서, 분산 브레그 반사부에 대해 반사층의 부재 번호 250을 공동으로 사용하기로 한다.
분산 브레그 반사부(250)는 서로 다른 굴절률을 가지는 제1층(2501)과 제2층(2502)이 교대로 복수 번 적층되어 구성될 수 있다. 굴절률의 차이에 기인하여 각 층의 계면에서 반사된 파동(all reflected waves)이 간섭(interference)할 수 있다. 분산 브레그 반사부는 예를 들어, Si, Si3N4, SiO2, TiO2 , Ta2O5, ZrO2 중 2개를 포함하는 층이 교대로 적층된 구조를 가질 수 있다. 분산 브레그 반사부(250)는 예를 들어, SiO2 층과 TiO2 층이 교대로 적층된 구조를 가질 수 있다. 분산 브레그 반사부(250)의 두 개의 층의 두께와 적층 수에 의해 광 반사율을 조절할 수 있다.
분산 브레그 반사부(250)는 예를 들어, 제1층(2501)과 제2층(2502)이 2쌍 내지 5쌍 적층된 구조를 가질 수 있다.
반사층(250)과 제2 전극(246) 사이에 전류 확산층(260)이 더 구비될 수 있다. 전류 확산층(260)은 광을 투과시키는 투명 재질을 포함할 수 있다. 전류 확산층(260)은 예를 들어, ITO를 포함할 수 있다. 전류 확산층(260)은 제2 전극(246)을 통해 인가되는 전류가 확산되도록 하여 활성층(243)에서의 발광 효율을 높일 수 있다.
본 실시예에서는 활성층(243)에서 발광된 광 중 하부로 향한 광은 제1 전극(241)에 의해 반사되어 상부로 향하고, 활성층(243)에서 측 방향으로 나간 광은 격리 구조(247)에 메사 구조가 없으므로 흡수되거나 산란되지 않고 상부로 나갈 수 있다. 따라서, 발광 효율이 향상될 수 있다. 또한, 격리 구조(247)에 의해 서브 픽셀의 사이즈를 작게 할 수 있으므로 해상도를 높일 수 있다. 또한, 본 실시예는 제1 전극(241)과 제2 전극(246)이 활성층(243)을 기준으로 상하로 배치되는 수직 전극 구조를 가질 수 있다.
도 3은 도 2에 도시된 구조에 색 변환층이 더 구비된 디스플레이 장치를 도시한 것이다. 도 3에서 도 2의 참조 번호와 동일한 참조 번호를 사용한 구성 요소는 도 2에서 설명한 것과 실질적으로 동일한 기능과 구성을 가지므로 여기서는 상세한 설명을 생략한다.
디스플레이 장치(200A)는 기판(210), 구동층(230), 발광 공진층(LR2), 색 변환층을 포함할 수 있다.
반사층(250)의 상부에는 활성층(243)에서 방출되는 광에 의해 서로 다른 칼라 광들을 방출하는 복수의 색 변환층(251, 252, 253)이 구비될 수 있다. 활성층(243)은 예를 들어 청색 광을 발광할 수 있다. 하지만, 이는 일 예일 뿐이며 색 변환층(271, 272, 273)을 여기할 수 있는 다른 파장의 광을 발광하는 것도 가능하다. 복수의 색 변환층(271, 272, 273)은 각 서브 픽셀(SP1)(SP2)(SP3)에 대응하여 마련될 수 있다. 복수의 색 변환층(271, 272, 273)은 예를 들어, 청색 변환층, 녹색 변환층, 및 적색 변환층을 포함할 수 있다. 청색 변환층(271)은 청색 서브 픽셀에, 녹색 변환층(272)은 녹색 서브픽셀에, 적색 변환층(273)은 적색 서브 픽셀에 대응할 수 있다.
청색 변환층(271)은 예를 들어, 청색 광을 발광하도록 하는 물질을 포함하거나, 활성층(243)에서 발광된 청색 광을 통과시키는 투과층일 수 있다.
청색 변환층(271)은 활성층(243)으로부터 방출되는 청색광을 투과시켜 외부로 방출할 수 있다. 청색 변환층(271)은 투과 특성이 좋은 포토레지스트나 광 산란제를 더 포함할 수 있다.
녹색 변환층(272)은 활성층(243)으로부터 방출되는 청색광에 의해 녹색광을 방출할 수 있다. 녹색 변환층(272)은 청색광에 의해 여기되어 녹색광을 방출하는 소정 크기의 양자점들(QD: Quantum Dots)을 포함할 수 있다. 양자점은 코어부와 껍질부를 갖는 코어-쉘(core-shell) 구조를 가질 수 있으며, 또한 쉘(shell)이 없는 입자 구조를 가질 수도 있다. 코어-쉘(core-shell) 구조는 싱글-쉘(single-shell) 또는 멀티-쉘(multi-shell)을 가질 수 있다. 멀티-쉘(multi-shell)은, 예컨대, 더블-쉘(double-shell)일 수 있다.
양자점은, 예컨대, Ⅱ-Ⅵ족 계열 반도체, Ⅲ-Ⅴ족 계열 반도체, Ⅳ-Ⅵ족 계열 반도체, Ⅳ족 계열 반도체 및 그래핀 양자점 중 적어도 하나를 포함할 수 있다. 구체적인 예로서, 양자점은 Cd, Se, Zn, S 및 InP 중 적어도 하나를 포함할 수 있지만, 이에 한정되지는 않는다. 각 양자점은 수십 nm 이하의 지름, 예컨대, 약 10 nm 이하의 지름을 가질 수 있다. 또한, 녹색 변환층(272)은 활성층(243)으로부터 방출되는 청색광에 의해 여기되어 녹색광을 방출하는 형광체(phosphor)를 포함할 수도 있다. 한편, 녹색 변환층(272)은 투과 특성이 좋은 포토레지스트(photoresist)나 녹색광을 균일하게 방출시키는 광 산란제를 더 포함할 수 있다.
적색 변환층(273)은 활성층(243)으로부터 방출되는 청색광을 적색광으로 변화시켜 방출할 수 있다. 적색 변환층(273)은 청색광에 의해 여기되어 적색광을 방출하는 소정 크기의 양자점들을 포함할 수 있다. 또한, 적색 변환층(273)은 활성층(243)으로부터 방출되는 청색광에 의해 여기되어 적색광을 방출하는 형광체를 포함할 수도 있다. 한편, 적색 변환층(273)은 포토레지스트나 광 산란제를 더 포함할 수 있다.
색 변환층(271)(272)(273)이 상부로 갈수록 폭이 넓어지는 단면 형상을 가질 수 있다. 이웃하는 색 변환층(271)(272)(273) 사이에는 격벽(270)이 구비될 수 있다. 또는, 격벽(270)이 광 흡수를 위한 블랙 매트릭스(black matrix)로 구성되는 것도 가능하다. 블랙 매트릭스는 청색 변환층(271), 녹색 변환층(272) 및 적색 변환층(273) 사이의 크로스토크(crosstalk)를 방지하여 콘트라스트(contrast)를 향상시킬 수 있다.
발광 공진층(LR2)의 각 서브 픽셀(SP1)(SP2)(SP3)에서 예를 들어 청색광이 방출되고, 청색광에 의해 각 서브 픽셀의 색 변환층에서 대응하는 칼라 광이 출사될 수 있다. 제1 전극(241)과 제2 전극(246)에 주입되는 전류 량에 의해 광량이 제어될 수 있고, 각 서브 픽셀에서의 색 변한층에 의해 칼라 광이 출사되므로 칼라 영상이 표시될 수 있다. 서브 픽셀의 사이즈를 줄이더라도 격리 구조에 의해 이웃하는 서브 픽셀로 광이 누광되는 것이 감소되거나 방지되어 디스플레이 장치의 해상도를 높일 수 있다. 또한, 발광 공진층(LR2)에서 광이 공진되어 출사되므로 빔 발산각이 작아 이웃하는 서브 픽셀 간의 크로스토크가 줄어 색 순도를 높일 수 있고, 광 손실을 줄일 수 있다.
도 4는 도 3에 도시된 구조에 칼라 필터층이 더 구비된 디스플레이 장치를 도시한 것이다. 도 4에서 도 3의 참조 번호와 동일한 참조 번호를 사용한 구성 요소는 도 2 및 도 3에서 설명한 것과 실질적으로 동일한 기능과 구성을 가지므로 여기서는 상세한 설명을 생략한다.
각각의 색 변환층(271)(272)(273)의 상부에 대응되는 칼라 필터층(281)(282)(283)이 구비될 수 있다. 칼라 필터층(281)(282)(283)은 각각 대응되는 칼라만을 통과시키도록 구성될 수 있다. 칼라 필터층(281)(282)(283)은 발광층(243)에서 발광된 청색광이 원하지 않는 서브 픽셀에 섞여 나오는 것을 방지하기 위해 구비될 수 있다. 칼라 필터층(281)(282)(283)에 의해 색 순도를 더욱 높일 수 있다. 칼라 필터층(281)(282)(283)의 이격 공간에 블랙 메트릭스(285)가 더 구비될 수 있다. 그리고, 색 변환층(271)(272)(273)과 칼라 필터층(281)(282)(283) 사이에 보호층(287)이 더 구비될 수 있다. 보호층(287)은 평탄화층으로 기능할 수 있다.
도 5는 예시적인 실시예에 따른 디스플레이 장치의 다른 변형 예를 도시한 것이다.
디스플레이 장치(200C)는 도 2에 도시된 구조에서 전류 확산층이 변형된 것이다. 도 5에서 도 2의 참조 번호와 동일한 참조 번호를 사용한 구성 요소는 도 2에서 설명한 것과 실질적으로 동일한 기능과 구성을 가지므로 여기서는 상세한 설명을 생략한다.
디스플레이 장치(200C)는 제2 반도체층(245)과 제2 전극(246) 사이에 구비된 전류 확산층(2601)을 포함한다. 전류 확산층(2601)은 제1 내지 제3 서브 픽셀(SP1)(SP2)(SP3)에 걸쳐 평면 형태를 가질 수 있다. 전류 확산층(2601)은 투명 재질을 포함할 수 있다. 예를 들어, 전류 확산층(2601)은 ITO를 포함할 수 있다.
도 6은 도 2에 도시된 디스플레이 장치의 또 다른 변형 예를 도시한 것이다. 도 6에서 도 2의 참조 번호와 동일한 참조 번호를 사용한 구성 요소는 도 2에서 설명한 것과 실질적으로 동일한 기능과 구성을 가지므로 여기서는 상세한 설명을 생략한다.
디스플레이 장치(200D)는 도 2의 디스플레이 장치(200)와 비교할 때 활성층(2431)의 폭(I)이 변경되었다. 활성층(2431)의 폭(I)이 제2 전극(246)의 윈도우 영역(249)의 폭(N)보다 작을 수 있다. 활성층(2431)의 폭(I)이 전류 차단층(244)의 이격 간격(C)보다 작을 수 있다. 윈도우 영역(249)의 폭(N)은 전류 차단층(244)의 이격 간격(C)보다 크거나 같을 수 있다. 활성층(2431)의 폭(I)을 윈도우 영역(249)의 폭(N)과 전류 차단층(244)의 이격 간격(C)보다 작게 하여 제1 전극(241)과 제2 전극(246)으로부터 공급되는 전류가 활성층(2431) 내측으로 구속(confine)되도록 할 수 있다. 그럼으로써, 활성층(2431)의 발광 효율을 높일 수 있다. 제1 반도체층(2421)도 윈도우 영역(249)의 폭(N)과 전류 차단층(244)의 이격 간격(C)보다 작은 폭을 가지도록 구성될 수 있다.
도 7은 도 6에 도시된 디스플레이 장치의 변형 예이다.
디스플레이 장치(200E)는 도 6에 도시된 디스플레이 장치(200D)에서 전류 확산층(260)을 제거한 예이다. 제2 반도체층(245)에 윈도우 영역(249)을 가지는 제2 전극(246)이 구비되고, 제2 전극(246)에 반사층(250)이 구비될 수 있다.
도 8은 도 7에 도시된 디스플레이 장치의 변형 예이다.
디스플레이 장치(200F)는 평판형의 제2 전극(2461)을 포함할 수 있다. 제2 전극(2461)은 투명 전극일 수 있다. 제2 전극(2461)은 예를 들어, ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), 또는 IGZO 등을 포함할 수 있다. 제2 전극(1461)이 투명 전극으로 형성되는 경우, 제2 전극(1461)은 제2 반도체층(145)의 전체를 덮도록 배치될 수 있다. 그리고, 제2 전극(2461)에 반사층(250)이 구비될 수 있다. 본 실시예에서는 제2 전극(2461)이 전류 확산층의 기능도 같이 할 수 있다.
도 9는 다른 예시적인 실시예에 따른 디스플레이 장치를 도시한 것이다.
디스플레이 장치(300)는 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)은 각각 다른 칼라 광을 발광할 수 있다. 디스플레이 장치(300)는 기판(310)과, 기판(310)에 구비된 구동층(330), 구동층(330)에 구비된 발광 공진층(LR3)을 포함할 수 있다. 구동층(330)과 발광 공진층(LR2) 사이에 결합층(HB)이 구비될 수 있다.
기판(310)은 예를 들어, 글라스 기판을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 기판(310)은 다른 다양한 재질이 사용될 수 있다. 기판(310)은 예를 들어, CMOS(complementary metal-oxide semiconductor) 백플레인(backplane)에 사용되는 기판일 수 있다. 이 경우 기판(310)과 구동층(330)이 CMOS 백플레인을 구성할 수 있다.
구동층(330)은 발광 공진층(LR2)을 서브 픽셀 별로 전기적으로 구동하기 위한 구동 소자(335)를 포함할 수 있다. 구동 소자(235)는 예를 들어 트랜지스터, 박막 트랜지스터(TFT), 또는 고전자 이동도 트랜지스터(HEMT)를 포함할 수 있다. 예를 들어, 구동 소자(335)는 게이트 전극(G), 소스 전극(S), 드레인 전극(D)을 포함할 수 있다. 구동층(330)은 적어도 하나의 절연층을 더 포함할 수 있다. 예를 들어, 적어도 하나의 절연층은 제1 절연층(331)과 제2 절연층(332)을 포함할 수 있다. 제2 절연층(331)은 예를 들어, 게이트 산화물일 수 있다.
결합층(320)은 구동층(330)과 발광 공진층(LR2)을 결합하기 위한 것으로, 예를 들어, 하이브리드 결합층을 포함할 수 있다. 결합층(320)은 Cu 다마신(damascene) 공법에 의해 형성될 수 있다. 결합층(320)은 제3 절연층(337), 제3 절연층(337)에 구비된 제1 결합부(B1), 제4 절연층(339), 및 제4 절연층(339)에 구비된 제2 결합부(B2)를 포함할 수 있다. 제1 결합부(B1)와 제2 결합부(B2)는 도전 물질을 포함할 수 있다. 제1 결합부(B1)와 제2 결합부(B2)는 예를 들어, Cu를 포함할 수 있다.
결합층(320)에 의해 구동층(330)과 발광 공진층(LR2)을 용이하게 결합할 수 있다. 그리고, 본 실시예에서는 기판(310)과 구동층(330)을 CMOS 백플레인 공정을 이용하여 용이하게 제조할 수 있다.
발광 공진층(LR2)은 마이크로 발광 소자 어레이, 예를 들어, 마이크로 LED 어레이와 공진 구조를 포함할 수 있다. 발광 공진층(LR2)은 제1 전극(241), 제1 반도체층(2421), 활성층(2431), 제2 반도체층(245), 제2 전극(246) 및 반사층(250)을 포함할 수 있다. 발광 공진층(LR2)은 도 6에 도시된 구성과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다. 또한, 발광 공진층(LR2)을 도 2, 도 5, 도 7, 도 8을 참조하여 설명한 발광 공진층(LR2)으로 대체하는 것도 가능하다.
한편, 결합층(HB)의 제3 절연층(337)에 비아홀(338)이 더 구비될 수 있다. 비아홀(338)은 구동 소자(335)와 전기적으로 연결될 수 있다. 그리고, 비아홀(338)에 제1 결합부(B1)가 연결되고, 제1 결합부(B1)와 제2 결합부(B2)가 연결될 수 있다. 제2 결합부(B2)는 발광 공진층(LR2)의 제2 전극(241)에 연결될 수 있다. 그리하여, 제1 결합부(B1)와 제2 결합부(B2)에 의해 구동층(330)과 발광 공진층(LR2)이 전기적으로 결합될 수 있다.
본 실시예에서는 CMOS 백플레인과 발광 공진층을 용이하게 결합하여 디스플레이 장치를 제조할 수 있다.
도 10은 도 2에 도시된 디스플레이 장치에서 반사층(250)이 TiO2/SiO2 분산 브레그 반사부(DBR)로 구성될 때, 파장에 따른 반사율을 나타낸 것이다. TiO2/SiO2 가 2쌍인 경우, 약 400-500nm 파장 대역에서 대략 60%의 반사율을 보이고, 3쌍인 경우 대략 80%의 반사율을 보이고, 5쌍인 경우 대략 95%의 반사율을, 10쌍인 경우에 대략 100%에 가까운 반사율을 보인다.
도 11은 예시적인 실시예에 따른 디스플레이 장치의 파장에 따른 광 강도를 도시한 것이다. 본 실시예의 디스플레이 장치에서는, 캐비티 두께가 2.45㎛이고, 분산 브레그 반사부가 5쌍의 TiO2/SiO2로 적층 되었다. 도 11의 그래프에서 멀티 공진 모드를 보이고 있고, 반치폭이 대략 4.8nm이다. 이는, 기존의 공진 구조가 없는 디스플레이 장치에서의 반치폭이 대략 19nm인 것에 비해 반치폭이 상당히 감소되었음을 보인 것이다. 그러므로, 본 실시예에 따른 디스플레이 장치에서의 빔 발산각이 감소될 수 있다.
분산 브레그 반사부가 예를 들어, 2-5쌍의 적층 수를 가질 수 있다. 예시적인 실시예에 따른 디스플레이 장치가 VCSEL과 같은 정도의 빔 발간각을 필요로 하는 경우에는 분산 브레그 반사부의 적층 수를 증가시킬 수 있다.
다양한 실시예에 따른 디스플레이 장치는 예를 들어 헤드업 디스플레이(head up display) 또는 VR(virtual reality) 글라스, AR(augmented reality) 글라스, 홀로그래픽 디스플레이 등에 적용될 수 있다. 이 밖에도 예시적인 실시예에 따른 디스플레이 장치가 다양한 제품에 적용될 수 있다.
다음은 예시적인 실시예에 따른 디스플레이 장치의 제조 방법에 대해 설명한다.
도 12를 참조하면, 에피 기판(410)에 제1 반도체층(420), 제1층(425), 제2 반도체층(427)을 성장할 수 있다. 에피 기판(410)은 예를 들어, 실리콘 기판 또는 사파이어 기판일 수 있다. 하지만, 여기에 한정되지는 않고 다양한 에피 기판이 사용될 수 있다. 제1 반도체층(420)은 n형 반도체층을 포함할 수 있다. 하지만, 경우에 따라서는 제1 반도체층(420)은 p형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(420)은 n형 GaN을 포함할 수 있다. 제1층(425)은 활성층이 형성될 층으로, 예를 들어 GaN을 포함할 수 있다. 에피 기판(410)과 제1 반도체층(420) 사이에 버퍼층(415)이 더 형성될 수 있다. 버퍼층(415)은 단층 또는 다층 구조를 포함할 수 있으며, 제1 반도체층(420)이 잘 성장될 수 있도록 도울 수 있다. 버퍼층(415)은 예를 들어 AlN를 포함할 수 있다. 버퍼층(415)과 제1 반도체층(420) 사이에 언도핑 반도체층(미도시), 예를 들어, u-GaN이 더 구비될 수 있다.
도 12 및 도 13을 참조하면, 마스크(428)를 이용하여 제1층(425)과 제2 반도체층(427)에 격리 구조(430)를 형성할 수 있다. 마스크(428)는 예를 들어 이온 주입용 마스크일 수 있다. 예를 들어, 제1층(425)과 제2 반도체층(427)의 소정 영역에 이온을 주입하여 격리 구조(430)를 형성할 수 있다. 이온은 예를 들어, 질소(N) 이온, 보론(B) 이온, 아르곤(Ar) 이온, 또는 인(P) 이온 등을 포함할 수 있다. 하지만, 이온이 여기에 한정되지는 않는다. 도 13에서는 격리 구조(430)가 제1층(425)과 제2 반도체층(427)에 형성되는 예를 도시하였지만, 격리 구조(430)의 두께는 다양하게 결정될 수 있다. 예를 들어, 격리 구조(430)가 제2 반도체층(427)으로부터 제1 반도체층(420)의 일부 깊이까지 형성되는 것도 가능하다. 격리 구조(430)에 의해 서로 이격된 활성층(425a)과 제2 반도체층(427a)이 형성될 수 있다. 서로 이격된 활성층(425a)과 제2 반도체층(427a)이 서브 픽셀 영역을 한정할 수 있다. 격리 구조(430)에 의해 마이크로 발광 구조 어레이, 예를 들어 마이크로 LED 어레이가 형성될 수 있다.
이와 같이 이온 주입 영역에 의해 서브 픽셀을 전기적으로 분리하는 경우, 결함이 존재할 수 있는 활성층(425a)의 에지 부분을 이온 주입을 통해 비활성화 시킴으로써 활성층(425a) 내부에서만 광 방출을 유도할 수 있다. 또한, 이온 주입 영역에 의해 픽셀(서브 픽셀)을 전기적으로 분리함으로써 로컬 콘트라스트(local contrast)가 저하되는 것을 방지할 수 있다. 로컬 콘트라스트 저하는 픽셀(서브 픽셀) 간 구조적인 분리가 이루어지지 않는 수평형 메사 프리(mesa-free) 구조의 픽셀(서브 픽셀) 경계면에서 광이 의도하지 않은 인접 픽셀(서브 픽셀)로 방출되는 것에 의해 발생될 수 있다. 하지만, 본 실시예에서는 메사 없는 격리 구조에 의해 인접 픽셀(서브 픽셀)로의 전류 퍼짐(current spreading)을 방지하여 콘트라스트를 향상할 수 있다.
도 14를 참조하면, 격리 구조(430) 위에 전류 차단층(433)을 증착할 수 있다. 전류 차단층(433)은 포토레지스트 및 에칭 공정을 통해 형성될 수 있다. 전류 차단층(433)은 절연 물질로 형성될 수 있다. 전류 차단층(433)은 이후에 형성될 제1 전극들을 전기적으로 절연시킬 수 있다. 전류 차단층(433)은 생략될 수 있다.
도 15를 참조하면, 도 14에 도시된 구조물에 전도성 물질을 증착하고 에칭을 통해 서브 픽셀 단위로 이격된 제2 전극(435)을 형성할 수 있다. 제2 전극(435)은 서브 픽셀 단위로 동작하는 픽셀 전극일 수 있다. 제2 전극(435)은 반사 재질의 전도성 물질로 형성될 수 있다. 제2 전극(435)은 예를 들어, Ag, Au, Al, Cr 또는 Ni, 또는 이들의 합금을 포함할 수 있다. 제2 전극(435)은 불투명 전극일 수 있다.
도 16을 참조하면, 제2 전극(435)을 덮도록 제1 절연층(437)을 형성할 수 있다. 제1 절연층(437)은 예를 들어, SiO2, SiN, Al2O3 또는 TiO2 등을 포함할 수 있지만 이에 한정되지는 않는다.
도 17을 참조하면, 제1 절연층(437)을 에칭하고, 전도성 물질로 증착하여 비아홀(440)과 전극 패드(443)를 형성할 수 있다. 비아홀(440)은 제1 전극(435)에 접촉할 수 있다.
도 18을 참조하면, 제1 절연층(437)에 제2 절연층(445)을 형성하고, 제2 절연층(445)에 게이트 전극(446)을 형성할 수 있다. 그리고, 제2 절연층(445)과 게이트 전극(446) 위에 제3 절연층(447)을 형성할 수 있다. 제2 절연층(445)과 제3 절연층(447)을 에칭하여 소스 전극(448)과 드레인 전극(449)을 형성할 수 있다. 게이트 전극(446), 소스 전극(448), 드레인 전극(449)이 구동 소자를 구성할 수 있다. 여기서는, 구동 소자의 일 예로 박막 트랜지스터를 형성하는 방법을 설명한 것이다. 소스 전극(448)이 전극 패드(443)에 연결되고, 드레인 전극(449)이 비아홀(440)에 연결될 수 있다. 이로써, 구동층이 형성될 수 있다.
도 19를 참조하면, 도 18에 도시된 구조물을 에피 기판(410)이 상부로 오도록 뒤집고, 기판(450)에 제3 절연층(447)이 마주보도록 구조물을 배치할 수 있다. 기판(450)은 도 18에 도시된 구조물을 지지 하기 위한 기판으로, 예를 들어, 기판(450)으로는 실리콘 기판, 글라스 기판, 사파이어 기판, 또는, SiO2가 코팅된 실리콘 기판이 사용될 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 제3 절연층(447)과 결합하기 용이한 다양한 재질이 사용될 수 있다. 도 20을 참조하면, 기판(450)과 제3 절연층(447)은 결합층(455)에 의해 결합될 수 있다. 결합층(455)은 예를 들어, 접착층(adhesive layer), 또는 직접 본딩층 등을 포함할 수 있다. 기판(450)은 전기적인 연결이 필요 없고 구조물을 지지하기 위한 것으로 기판(450)과 구조물은 물리적으로 단순 접합에 의해 결합될 수 있다. 결합층(455)은 예를 들어, 0.1nm-10㎛ 범위의 두께를 가질 수 있다.
구조물에 기판(450)을 결합한 후에 에피 기판(410)을 제거할 수 있다. 에피 기판(410)은 예를 들어, 레이저 리프트 오프(laser lift off) 방법 또는 폴리싱 방법 등에 의해 제거될 수 있다. 폴리싱 방법은 드라이 에칭 방법과 함께 사용될 수 있다. 예를 들어, 에피 기판(410)이 사파이어 기판인 경우 레이저 리프트 오프 방법에 의해, 에피 기판(410)이 실리콘 기판인 경우 폴리싱 방법에 의해 제거될 수 있다. 폴리싱 방법은 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 이용할 수 있다.
그리고, 버퍼층(415)은 선택적으로 제거될 수 있다. 도 20에서는 버퍼층(415)이 제거된 예를 도시한다. 제1 반도체층(420)을 에칭 또는 폴리싱 방법에 의해 두께를 줄일 수 있다. 예를 들어, 제1 반도체층(420)은 0.5-3.0㎛ 범위의 두께를 가질 수 있다.
도 21을 참조하면, 제1 반도체층(420)에 에칭 공정에 의해 제2 전극(460)을 형성할 수 있다. 제2 전극(460)은 불투명 전극으로 형성될 수 있다. 불투명 전극인 경우 빛이 나갈 수 있도록 제2 전극(460)을 에칭하여 윈도우 영역(463)을 형성할 수 있다. 여기서, 활성층(425a)의 폭(I)이 윈도우 영역(463)의 폭(N)보다 작거나 같을 수 있다. 활성층(425a)의 폭(I)이 전류 차단층(433)의 이격 간격(C)보다 작거나 같을 수 있다.
도 22를 참조하면, 제2 전극(460)에 전류 확산층(465)을 적층할 수 있다. 전류 확산층(465)은 투명 재질로 형성할 수 있다. 전류 확산층(465)은 예를 들어, ITO를 포함할 수 있다.
도 23을 참조하면, 전류 확산층(465)에 반사층(470)을 적층할 수 있다. 반사층(470)은 예를 들어, 분산 브레그 반사부로 형성될 수 있다. 반사층(470)은 제1 굴절률을 가지는 제3층(4701)과 제2 굴절률을 가지는 제4층(4702)을 교대로 복수 쌍을 적층하여 형성할 수 있다.
이상과 같이 하여 예시적인 실시예에 따른 디스플레이 장치를 제조할 수 있다. 예시적인 실시예에 따른 디스플레이 제조 방법에 따라 구동층과 발광 공진층이 모노리식(monolithic)하게 형성될 수 있다. 또한, 예시적인 실시예에 따른 디스플레이 제조 방법에 따라 에피 기판을 상부로 오도록 뒤집어 제조하는 플립 제조 공정을 통해 메사 구조 없는 수직형 전극 구조를 형성할 수 있다. 전극을 형성하기 위한 비아홀 식각 공정을 줄여 제조 공정을 단순화할 수 있고, 메사 구조가 없기 때문에 메사 구조로 인한 내부 양자 효율 저하를 방지할 수 있다. 또한, 제1 전극과 반사층 사이에서 공진이 일어나도록 함으로써 빔의 발산각을 줄일 수 있다.
도 24는 도 21과 달리 제2 전극(467)이 투명 전극으로 형성된 예를 도시한 것이다. 제2 전극(467)은 예를 들어, ITO(Indium Tin Oxide), ZnO, IZO(Indium Zinc Oxide), 또는 IGZO 등을 포함할 수 있다. 제2 전극(467)이 투명 전극인 경우에는 제2 반도체층(420) 전체를 덮도록 배치될 수 있다. 투명 전극은 빛이 그대로 통과될 수 있으므로 윈도우 영역이 필요하지 않다. 그리고, 제2 전극(467) 위에 반사층(470)을 증착할 수 있다.
제2 전극(467)은 공통 전극일 수 있으며 그 구조가 단순하여 간단하게 제조할 수 있고, 제조 에러를 줄일 수 있다. 또한, 박막 트랜지스터를 포함하는 구동층이 활성층(425a) 하부에 배치되고, 공통 전극인 제2 전극(467)이 활성층(425a) 상부에 배치되므로 광이 출광되는 영역을 용이하게 확보할 수 있다. 또한, 제1 전극(435)이 활성층(425a) 하부에 배치되어 활성층(427a)으로부터 하방으로 나오는 광을 제1 전극(435)에 의해 상부로 반사시키고, 반사층(470)에 의해 반복적으로 반사시킴으로써 공진을 일으키고 출광 효율을 높이고, 빔 발산각을 줄일 수 있다.
다음, 도 25 및 도 26은 또 다른 실시예에 따른 디스플레이 제조 방법을 도시한 것이다. 도 25를 참조하면, 도 20에 도시된 구조물의 제1 반도체층(420)에 전류 확산층(475)을 적층할 수 있다. 그리고, 전류 확산층(475)에 층을 증착하고 에칭하여 제2 전극(477)을 형성할 수 있다. 도 26을 참조하면, 제2 전극(477)에 반사층(470)을 적층할 수 있다.
도 27 내지 도 29는 또 다른 실시예에 따른 디스플레이 제조 방법을 도시한 것이다.
도 27을 참조하면, 마이크로 LED 어레이(500)를 형성하고, CMOS 백플레인(600)을 형성할 수 있다. 그리고, 마이크로 LED 어레이(500)와 CMOS 플레인(600)을 결합할 수 있다. 마이크로 LED 어레이(500)는 도 12 내지 도 15를 참조하여 설명한 바에 따라 제조될 수 있다. 따라서, 본 실시예에 따른 제조 방법에 대해서는 도 15에 도시된 구조물에 이어서 설명하기로 한다. 하지만, 도 27에서는 도 15의 버퍼층(415)이 없는 것으로 도시한다. 도 27에서 마이크로 LED 어레이(500)는 도 15에 도시된 구조물이 뒤집혀 있는 상태이다. 도 15에 도시된 구조물의 제1 전극(435)에 제1 절연층(510)을 적층할 수 있다. 제1 절연층(510)에 제1결합부(512)를 형성한다. 제1결합부(512)는 도전 물질을 포함할 수 있다. 제1결합부(512)는 예를 들어, Cu를 포함할 수 있다. 제1 절연층(510)에 제1결합부(512)를 형성하는 공정은 다마신 공정을 이용할 수 있다.
제1 절연층(510)에서 포토리소그래피 공정을 통해 제1 절연층(510)을 에칭하여 홀(515)을 형성하고, 홀(515)에 전기화학적 도금(Eelectro-Chemical Plating) 기법을 이용하여 Cu를 채워 제1 결합부(512)를 형성할 수 있다. 그리고, 화학적 기계적 연마(CMP)를 통해 제1 결합부(512)의 돌출 부위를 제거하여 평탄화시킬 수 있다.
CMOS 백플레인(600)의 제조 공정은 널리 공지되어 있다. 기판(610)에 제2 절연층(615)을 형성하고, 제2 절연층(615)에 포토리소그래피 및 에칭 공정을 통해 게이트 전극(617)을 형성한다. 제2 절연층(615)에 제3 절연층(620)을 증착한다. 제3 절연층(620)에 에칭 공정 및 증착을 통해 소스 전극(623), 드레인 전극(625), 및 전극 패드(627)를 형성한다.
다음, 제3 절연층(620)에 제4 절연층(630)을 형성한다. 제4 절연층(630)에 비아홀(635)을 형성한다. 그리고, 제4 절연층(630)에 비아홀(635)과 연결되도록 제2 결합부(640)를 형성할 수 있다. 제2 결합부(640)는 도전 물질을 포함할 수 있다. 제2 결합부(640)는 예를 들어, Cu를 포함할 수 있다. 제4 절연층(630)에 제2 결합부(640)를 형성하는 공정은 앞서 설명한 다마신 공정을 이용할 수 있다.
상술한 바와 같이 마이크로 LED 어레이(500)와 CMOS 백플레인(600)을 형성하고, 도 28에 도시된 바와 같이 마이크로 LED 어레이(500)와 CMOS 백플레인(600)을 결합할 수 있다. 마이크로 LED 어레이(500)와 CMOS 백플레인(600)은 하이브리드 본딩 공정에 의해 결합할 수 있다. 그리고, 기판(410)을 제거할 수 있다.
도 29를 참조하면, 제1 반도체층(420)에 에칭 공정에 의해 제2 전극(460)을 형성할 수 있다. 제2 전극(460)은 불투명 전극으로 형성될 수 있다. 불투명 전극인 경우 빛이 나갈 수 있도록 제2 전극(460)을 에칭하여 윈도우 영역(463)을 형성할 수 있다.
제2 전극(460)에 전류 확산층(465)을 적층할 수 있다. 전류 확산층(465)은 투명 재질로 형성할 수 있다. 전류 확산층(465)은 예를 들어, ITO를 포함할 수 있다. 전류 확산층(465)에 반사층(470)을 적층할 수 있다. 반사층(470)은 예를 들어, 분산 브레그 반사부로 형성될 수 있다. 반사층(470)은 제1 굴절률을 가지는 제3층(4701)과 제2 굴절률을 가지는 제4층(4702)을 교대로 복수 쌍을 적층하여 형성할 수 있다.
여기서, 활성층(425a)의 폭(I)이 윈도우 영역(463)의 폭(N)보다 작거나 같을 수 있다. 활성층(425a)의 폭(I)이 전류 차단층(433)의 이격 간격(C)보다 작거나 같을 수 있다.
상술한 바와 같이, 본 실시예에 따른 디스플레이 장치 제조 방법은 마이크로 LED 어레이 공정, CMOS 백플레인 공정, 다마신 공정을 이용하여 용이하게 디스플레이 장치를 제조할 수 있다.
그리고, 예시적인 실시예에 따른 디스플레이 제조 방법을 이용하여 고해상도 디스플레이 장치를 제조할 수 있다. 디스플레이 장치에서 해상도가 높아짐에 따라 픽셀 사이즈가 줄어들더라도 발광 공진 구조를 이용하여 광을 공진시킴으로써 빔 발산각을 줄여 이웃하는 픽셀간의 크로스토크를 줄일 수 있고, 색 순도를 높일 수 있으며, 휘도를 증가시킬 수 있다.
상기한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다. 따라서, 예시적인 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
110,210,310,450:기판, 120,220,455:결합층
130,230,444:구동층, 135,235,335:구동 소자
LR,LR2:발광 공진층, 141,241:제1 전극
142,242,427a:제1 반도체층, 143,243,2431,425a:활성층
145:245,420:제2 반도체층, 146,246,460:제2 전극
147,247,430:격리 구조, 149,249:윈도우 영역
271,272,273:색 변환층

Claims (29)

  1. 복수 개의 서브 픽셀을 포함하고, 상기 서브 픽셀 별로 광을 발광하는 디스플레이 장치에서 있어서,
    기판;
    상기 기판에 구비된 것으로 상기 디스플레이 장치에 전류를 인가하는 구동 소자를 포함하는 구동층;
    상기 구동층에 전기적으로 연결된 제1 전극;
    상기 제1 전극에 구비된 제1 반도체층;
    상기 제1 반도체층에 구비된 활성층;
    상기 활성층에 구비된 제2 반도체층;
    상기 제2 반도체층에 구비된 제2 전극; 및
    상기 제2 반도체층에 구비된 반사층;을 포함하고,
    상기 활성층에서 발광된 광이 상기 제1 전극과 상기 반사층 사이에서 공진되도록 구성된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 반사층이 분산 브레그 반사부를 포함하는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 분산 브레그 반사부가 제1굴절률을 가지는 제1층과 제2굴절률을 가지는제2층이 교대로 배열된 구조를 포함하고, 상기 제1층과 제2층이 2쌍 내지 5쌍 적층된 디스플레이 장치.
  4. 제1항에 있어서,
    상기 기판과 상기 구동층 사이에 결합층이 더 구비된 디스플레이 장치.
  5. 제1항에 있어서,
    상기 기판은 실리콘 기판, 글라스 기판, 사파이어 기판, 또는 SiO2가 코팅된 실리콘 기판을 포함하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 구동 소자는 트랜지스터, 박막 트랜지스터 또는 고전자 이동도 트랜지스터(HEMT)를 포함하는 디스플레이 장치.
  7. 제1항에 있어서,
    상기 서브 픽셀 단위로 상기 활성층을 격리시키는 격리 구조를 포함하는 디스플레이 장치.
  8. 제7항에 있어서,
    상기 격리 구조는 이온 주입 영역을 포함하는 디스플레이 장치.
  9. 제7항에 있어서,
    상기 격리 구조에 대응되는 상기 구동층 영역에 전류 차단층이 더 구비된 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제2 반도체층과 상기 반사층 사이와 상기 반사층과 상기 제2 전극 사이에 전류 확산층이 더 구비된 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제2 반도체층과 상기 반사층 사이와 상기 제2 반도체층과 상기 제2전극 사이에 전류 확산층이 더 구비된 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제2 전극이 상기 활성층에 대향되는 영역에 윈도우 영역을 포함하고, 상기 활성층이 상기 윈도우 영역의 폭보다 작은 폭을 가지는 디스플레이 장치.
  13. 제1항에 있어서,
    상기 활성층에서 발광된 광을 서로 다른 칼라 광으로 변환하는 복수 개의 색 변환층을 더 포함하는 디스플레이 장치.
  14. 제1항에 있어서,
    상기 제2 전극이 투명 전극으로 구성되고, 제2반도체 층을 덮도록 배치된 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제2 전극이 불투명 전극으로 구성되고, 제2 전극에 상기 활성층으로부터 나온 광이 투과되도록 윈도우 영역이 구비된 디스플레이 장치.
  16. 제1항에 있어서,
    상기 기판과 구동층이 CMOS 백플레인을 구성하는 디스플레이 장치.
  17. 에피 기판에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층에 활성층을 형성하는 단계;
    상기 활성층에 제2 반도체층을 형성하는 단계;
    상기 활성층을 서브 픽셀 단위로 격리시키는 단계;
    상기 제2 반도체층에 서브 픽셀 단위로 제1 전극을 형성하는 단계;
    상기 제1 전극에 전기적으로 연결되는 구동 소자를 포함하는 구동층을 형성하는 단계;
    상기 에피 기판을 제거하는 단계;
    상기 제1 반도체층에 제2 전극을 형성하는 단계; 및
    상기 제2 전극에 반사층을 형성하는 단계;를 포함하는 디스플레이 장치 제조 방법.
  18. 제17항에 있어서,
    상기 활성층을 서브 픽셀 단위로 격리시키는 단계는 이온 주입 영역을 형성하는 단계를 포함하는 디스플레이 장치 제조 방법.
  19. 제17항에 있어서,
    상기 제1전극이 광을 반사시키는 반사 재질로 형성된 디스플레이 제조 방법.
  20. 제17항에 있어서,
    상기 구동층을 기판에 결합하는 단계를 더 포함하고, 상기 기판에 상기 구동층을 퓨전 본딩 또는 다이렉트 본딩을 하는 디스플레이 장치 제조 방법.
  21. 제17항에 있어서,
    상기 기판과 구동층이 CMOS 백플레인 제조 공정에 의해 형성되고, 상기 구동층과 상기 제2 전극은 Cu 다마신(damascene) 공법에 의해 결합되는 디스플레이 장치 제조 방법
  22. 제17항에 있어서,
    상기 반사층은 분산 브레그 반사부를 포함하는 디스플레이 장치 제조 방법.
  23. 제17항에 있어서,
    상기 제2 전극이 투명 전극으로 제2 반도체층을 덮도록 형성된 디스플레이 장치 제조 방법.
  24. 제17항에 있어서,
    상기 제2 전극이 불투명 전극으로 형성되고, 제2 전극에 상기 활성층으로부터 나온 광이 투과되도록 윈도우 영역이 형성된 디스플레이 장치 제조 방법.
  25. 제24항에 있어서,
    상기 활성층이 상기 윈도우 영역의 폭보다 작은 폭을 가지는 디스플레이 장치 제조 방법.
  26. 제17항에 있어서,
    상기 활성층에서 발광된 광을 서로 다른 칼라 광으로 변환하는 복수 개의 색 변환층을 상기 서브 픽셀 단위에 대응되도록 형성하는 단계를 더 포함하는 디스플레이 장치 제조 방법.
  27. 제17항에 있어서,
    상기 제1전극이 상기 활성층에 마주보도록 형성된 디스플레이 장치 제조 방법.
  28. 제17항에 있어서,
    상기 제1 반도체층과 상기 반사층 사이와 상기 반사층과 상기 제2 전극 사이에 전류 분산층이 더 형성된 디스플레이 장치 제조 방법.
  29. 제17항에 있어서,
    상기 제1 반도체층과 상기 반사층 사이와 상기 제1 반도체층과 상기 제2전극 사이에 전류 분산층이 더 형성된 디스플레이 장치 제조 방법.
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