KR20210062824A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 배선 구조체를 포함하고, 상기 배선 구조체는 하부막, 상기 하부막 상에서 제1 방향으로 연장되는 복수 개의 제1 배선들, 상기 제1 배선들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 배선들을 연결하는 복수 개의 제2 배선들, 상기 제2 배선들 사이의 제1 절연 패턴들, 및 상기 제1 배선들을 관통하는 제2 절연 패턴들을 포함하되, 상기 제1 배선들은 상기 제2 배선들과 상기 제2 방향 및 상기 제2 방향의 반대 방향 중 적어도 어느 하나의 방향에서 연결되는 연결 영역들을 포함하고, 상기 제2 절연 패턴들은 상기 연결 영역들을 관통하는 반도체 소자 및 그의 제조 방법을 개시한다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 전기적 특성이 개선된 메쉬 구조의 배선 구조체를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업의 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명의 일 기술적 과제는 전기적 특성이 개선된 메쉬 구조의 배선 구조체를 포함하는 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 배선 구조체를 포함하고, 상기 배선 구조체는 하부막, 상기 하부막 상에서 제1 방향으로 연장되는 복수 개의 제1 배선들, 상기 제1 배선들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 배선들을 연결하는 복수 개의 제2 배선들, 상기 제2 배선들 사이의 제1 절연 패턴들, 및 상기 제1 배선들을 관통하는 제2 절연 패턴들을 포함하되, 상기 제1 배선들은 상기 제2 배선들과 상기 제2 방향 및 상기 제2 방향의 반대 방향 중 적어도 어느 하나의 방향에서 연결되는 연결 영역들을 포함하고, 상기 제2 절연 패턴들은 상기 연결 영역들을 관통할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 배선 구조체를 포함하고, 상기 배선 구조체는 하부막, 상기 하부막 상에서 제1 방향으로 연장되는 복수 개의 제1 배선들, 상기 제1 배선들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 배선들을 연결하는 복수 개의 제2 배선들, 상기 제2 배선들 사이의 제1 절연 패턴들, 및 상기 제1 배선들을 관통하는 제2 절연 패턴들을 포함하되, 상기 제2 절연 패턴들의 상기 제2 방향으로의 폭은 상기 제1 절연 패턴들의 상기 제2 방향으로의 폭보다 작을 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 복수의 활성 영역들을 포함하는 기판, 상기 기판 상에 제공되는 적어도 하나의 배선 구조체, 상기 배선 구조체와 상기 기판 사이에 제공되며, 상기 배선 구조체와 제1 콘택을 통해 연결되는 주변 회로, 상기 배선 구조체 상에 제공되며, 상기 배선 구조체와 제2 콘택을 통해 연결되는 메모리 소자를 포함하되, 상기 주변 회로는 상기 기판 상에 형성된 트랜지스터들을 포함하고, 상기 메모리 소자는 복수의 도전 라인들 및 상기 도전 라인들 사이의 가변 저항 요소를 포함하고, 상기 배선 구조체는 제1 방향으로 연장되는 복수 개의 제1 배선들, 상기 제1 배선들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 배선들을 연결하는 복수 개의 제2 배선들, 상기 제2 배선들 사이의 제1 절연 패턴들, 상기 제1 배선들 및 상기 제2 배선들을 관통하는 제2 절연 패턴들, 및 상기 제1 및 제2 배선들의 하면 및 측벽을 덮는 배리어 패턴을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 메쉬 형태의 배선 패턴을 통해 전기적 저항을 최소화할 수 있고, 배선 패턴을 관통하는 절연 패턴을 통해 심(seam) 및/또는 보이드(void)의 발생을 방지할 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 소자는 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면들에 대응된다.
도 3a 내지 도 6a는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체의 제조 방법을 설명하기 위한 단면도들로, 도 1을 Ⅰ-Ⅰ'선으로 자른 단면들에 대응된다.
도 3b 내지 도 6b는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체의 제조 방법을 설명하기 위한 단면도들로, 도 1을 Ⅱ-Ⅱ'선으로 자른 단면들에 대응된다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 개념도이다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체를 설명하기 위한 평면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자의 일부분의 확대도로서, 도 13의 A 부분에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체를 설명하기 위한 평면도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선으로 자른 단면들에 대응된다.
도 1, 도 2a 및 도 2b를 참조하면, 콘택들(110)을 포함하는 하부막(100)이 제공될 수 있다. 콘택들(110)은 도전 물질을 포함할 수 있다. 예를 들어, 콘택들(110)은 텅스텐(W), 구리(Cu) 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다. 하부막(100)은 반도체 기판, 반도체 기판 상에 형성된 반도체 소자들(예를 들어, MOS 트랜지스터, 캐패시터 및 저항) 및 반도체 소자들을 덮는 적어도 하나 이상의 절연막들을 포함할 수 있다. 이때, 반도체 소자들은 콘택들(110)과 전기적으로 연결될 수 있다. 절연막들은 실리콘 산화막 또는 실리콘 산화막보다 유전 상수가 낮은 저유전막을 포함할 수 있으며, 금속간 절연막(Inter-Metal Dielectric, IMD)일 수 있다. 콘택들(110)과 하부막(100) 사이에 배리어 패턴(112)이 제공될 수 있다. 배리어 패턴(112)은 콘택들(110)과 하부막(100) 사이에서 물질간 확산을 방지할 수 있다. 예를 들어, 배리어 패턴(112)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W 및 WN 중 선택된 적어도 하나 이상을 포함할 수 있다. 도시되지 않았으나, 배리어 패턴(112)과 콘택들(110) 사이에 시드막이 제공될 수 있다.
하부막(100) 상에 배선 패턴(160), 제1 절연 패턴(121) 및 제2 절연 패턴(122)이 제공될 수 있다. 배선 패턴(160)과 하부막(100) 사이에 배리어 패턴(112)이 제공될 수 있다. 배리어 패턴(112)은 배선 패턴(160)과 하부막(100) 사이에서 물질간 확산을 방지할 수 있다. 도시되지 않았으나, 배리어 패턴(112)과 배선 패턴(160) 사이에 시드막이 제공될 수 있다.
배선 패턴(160)은 복수 개의 제1 배선들(161) 및 복수 개의 제2 배선들(162)을 포함할 수 있다. 제1 배선들(161)은 하부막(100) 상에서 제1 방향(D1)으로 연장될 수 있다. 제1 방향(D1)은 하부막(100)의 상면과 나란한 일 방향일 수 있다. 제1 배선들(161)은 제2 방향(D2)으로 서로 이격될 수 있다. 제2 방향(D2)은 하부막(100)의 상면과 나란하고, 제1 방향(D1)과 서로 수직한 방향일 수 있다. 제1 배선들(161)의 상면(161t)은 움푹 팬 곳(이하, 덴트) 없이(without dent) 평탄할 수 있다.
제2 배선들(162)은 하부막(100) 상에서 제2 방향(D2)으로 연장될 수 있다. 보다 구체적으로, 제2 배선들(162)은 제1 배선들(161) 중 어느 하나로부터 제2 방향(D2) 및 제2 방향(D2)의 반대 방향으로 연장될 수 있다. 제2 배선들(162)은 제1 방향(D1)으로 서로 이격될 수 있다. 제2 배선들(162)의 상면(162t)은 덴트 없이 평탄할 수 있다. 제2 배선들(162)의 상면(162t)은 제1 배선들(161)의 상면(161t)과 공면을 이룰 수 있다. 또한, 일 예로, 제2 배선들(162)의 제1 방향(D1)으로의 제2 폭(W2)은 제1 배선들(161)의 제2 방향(D2)으로의 제1 폭(W1)과 실질적으로 동일할 수 있다. 제1 폭(W1)은 제1 배선들(161)의 상면(161t)에서 제2 방향(D2)으로의 최대 폭일 수 있다. 제2 폭(W2)은 제2 배선들(162)의 상면(162t)에서 제1 방향(D1)으로의 최대 폭일 수 있다. 예를 들어, 제1 폭(W1) 및 제2 폭(W2)은 약 200nm 내지 500nm일 수 있다. 바람직하게는, 제1 폭(W1) 및 제2 폭(W2)은 약 300nm 내지 400nm일 수 있다.
배선 패턴(160)의 상면(161t, 162t)이 덴트 없이 평탄함으로 인하여, 후속 공정에서 배선 패턴(160) 상에 추가 배선들 및 추가 절연 패턴이 증착될 때, 추가 배선들의 상면 및 추가 절연 패턴의 상면이 덴트 없이 평탄하게 형성될 수 있다. 이에 따라, 추가 절연 패턴의 상면보다 낮은 레벨에 금속 물질이 남는 현상이 방지될 수 있다. 결론적으로, 금속 물질이 원하지 않는 부분에 개재되지 않음으로 인하여, 스탠바이 불량(standby fail) 발생을 감소시킬 수 있다.
제1 배선들(161)은 제2 배선들(162)을 통하여 서로 전기적으로 연결될 수 있다. 제1 배선들(161)은 연결 영역들에서 제2 배선들(162)과 연결될 수 있다. 연결 영역들은 제1 영역들(QP) 및 제2 영역들(TP)을 포함할 수 있다.
제1 영역들(QP)은 제2 배선들(162)과 제2 방향(D2) 및 제2 방향(D2)의 반대 방향에서 연결되는 제1 배선들(161)의 일부 영역들로 정의될 수 있다. 다만, 제1 배선들(161) 중 어느 하나는 제2 방향(D2) 및 제2 방향(D2)의 반대 방향 중 어느 한 방향에서만 제2 배선들(162)과 연결될 수 있다. 일 예로, 제1 배선들(161) 중 최외곽에 제공되는 어느 하나는 한 방향에서만 제2 배선들(162)과 연결될 수 있다. 제2 영역들(TP)은 제2 배선들(162)과 제2 방향(D2) 및 제2 방향(D2)의 반대 방향 중 어느 한 방향에서 연결되는 제1 배선들(161)의 일부 영역들로 정의될 수 있다.
제2 방향(D2)으로 이격되는 제1 배선들(161) 및 제1 방향(D1)으로 이격되는 제2 배선들(162)이 서로 연결되어 메쉬(mesh) 형태의 배선 패턴(160)을 이룰 수 있다. 배선 패턴(160)은 콘택들(110)과 제3 방향(D3)으로 중첩될 수 있다. 즉, 배선 패턴(160)은 콘택들(110)과 전기적으로 연결될 수 있다. 제3 방향(D3)은 하부막(100)의 상면에 수직한 방향일 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 서로 수직한 방향일 수 있다. 일 예로, 제1 배선들(161)은 콘택들(110)과 제3 방향(D3)으로 중첩될 수 있다. 다만, 도시된 바와 달리, 제2 배선들(162)과 콘택들(110)이 제3 방향(D3)으로 중첩될 수 있다. 배선 패턴(160)은 도전 물질을 포함할 수 있다. 예를 들어, 배선 패턴(160)은 텅스텐(W), 구리(Cu) 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다. 바람직하게는, 배선 패턴(160)은 텅스텐(W)을 포함할 수 있다. 배선 패턴(160)은 콘택들(110)과 실질적으로 동일한 물질을 포함할 수 있다. 배선 패턴(160)의 측벽은 하부막(100)의 상면에 대해 기울기를 가질 수 있다. 배선 패턴(160)은 제3 방향(D3)으로 갈수록 제3 방향(D3)에 수직한 평면으로 자른 단면의 면적이 커질 수 있다.
제1 절연 패턴(121)은 하부막(100) 상에서 제1 및 제2 배선들(161, 162)을 둘러쌀 수 있다. 제1 절연 패턴(121)은 배선 패턴(160)의 메쉬 형태 사이의 공간에 제공될 수 있다. 예를 들어, 제1 절연 패턴(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 저유전 물질(low-K) 등의 절연 물질을 포함할 수 있다. 바람직하게는, 제1 절연 패턴(121)은 실리콘 산화물을 포함할 수 있다. 제1 절연 패턴(121) 및 배선 패턴(160)의 사이에 배리어 패턴(112)이 개재될 수 있다. 제1 절연 패턴(121)의 상면(121t)은 제1 배선들(161)의 상면(161t) 및 제2 배선들(162)의 상면(162t)과 공면을 이룰 수 있다. 도 1에서, 제1 절연 패턴(121)의 제2 방향(D2)으로의 폭은 제1 배선들(161)의 제2 방향(D2)으로의 폭보다 큰 것으로 도시되었으나, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 제1 절연 패턴(121)의 제2 방향(D2)으로의 폭은 제1 배선들(161)의 제2 방향(D2)으로의 폭보다 작을 수 있다.
제2 절연 패턴(122)은 배선 패턴(160)을 관통할 수 있다. 제2 절연 패턴(122)은 배선 패턴(160)을 사이에 두고 제1 절연 패턴(121)과 서로 이격될 수 있다. 보다 구체적으로, 제2 절연 패턴(122)은 복수 개의 제1 부분들(122a) 및 복수 개의 제2 부분들(122b)을 포함할 수 있다. 제1 부분들(122a)은 제1 배선들(161)을 관통하며 제1 방향(D1)으로 연장될 수 있다. 또한, 제1 부분들(122a)은 제1 배선들(161)을 사이에 두고 제1 절연 패턴(121)과 서로 이격될 수 있다. 제2 부분들(122b)은 제2 배선들(162)을 관통하며 제2 방향(D2)으로 연장될 수 있다. 또한, 제2 부분들(122b)은 제2 배선들(162)을 사이에 두고 제1 절연 패턴(121)과 서로 이격될 수 있다. 제2 부분들(122b)은 제1 부분들(122a) 사이에서 제2 방향(D2)으로 연장될 수 있다. 일 예로, 제2 부분들(122b)이 제2 방향(D2)으로 연장되는 길이는 제1 배선들(161)이 제2 방향(D2)으로 이격되는 길이보다 크거나 같을 수 있다. 제1 부분들(122a) 및 제2 부분들(122b)을 포함하는 제2 절연 패턴(122)은 일부가 끊어진 메쉬 형태일 수 있다. 제1 부분들(122a)의 제2 방향(D2)으로의 제3 폭(W3)은 제1 배선들(161)의 제2 방향(D2)으로의 제1 폭(W1)보다 작을 수 있다. 제2 부분들(122b)의 제1 방향(D1)으로의 제4 폭(W4)은 제2 배선들(162)의 제1 방향(D1)으로의 제2 폭(W2)보다 작을 수 있다. 일 예로, 제1 부분들(122a)의 제2 방향(D2)의로의 제3 폭(W3)은 제2 부분들(122b)의 제1 방향(D1)으로의 제4 폭(W4)과 실질적으로 동일할 수 있다. 예를 들어, 제3 폭(W3) 및 제4 폭(W4)은 약 60nm 내지 250nm일 수 있다. 바람직하게는, 제3 폭(W3) 및 제4 폭(W4)은 약 100nm 내지 210nm일 수 있다. 또한, 제1 폭(W1)에 대한 제3 폭(W3)의 비율 및 제2 폭(W2)에 대한 제4 폭(W4)의 비율은 약 30% 내지 60%일 수 있다. 제2 절연 패턴(122)은 제1 절연 패턴(121)과 실질적으로 동일한 물질을 포함할 수 있다. 바람직하게는, 제2 절연 패턴(122)은 실리콘 산화물을 포함할 수 있다. 또한, 제1 절연 패턴(121)의 하면 및 제2 절연 패턴(122)의 하면은 하부막(100)의 상면과 실질적으로 공면을 이룰 수 있다.
배선 패턴(160)을 관통하는 제2 절연 패턴(122)으로 인하여, 배선 패턴(160)의 제1 영역들(QP) 및 제2 영역들(TP)에서 배선 패턴(160)의 상면(161t, 162t)이 평탄하게 형성될 수 있다. 보다 구체적으로, 제2 절연 패턴(122)이 제1 영역들(QP)의 중심들 및 제2 영역들(TP)의 중심들을 관통함으로 인하여, 제1 영역들(QP) 및 제2 영역들(TP)에 제공되는 배선 패턴(160)의 최대 폭(일 예로, 대각선 방향으로의 폭)이 줄어들 수 있고, 평탄화 공정 이후에 덴트가 남지 않을 수 있다.
제1 부분들(122a)은 양 측면에서 제1 배선들(161)과 접할 수 있다. 제1 부분들(122a) 및 제1 배선들(161) 사이에 배리어 패턴(112)이 개재될 수 있다. 제1 부분들(122a)의 상면(122t)은 제1 배선들(161)의 상면(161t)과 공면을 이룰 수 있다. 제1 부분들(122a)은 각각 제1 영역들(QP)의 중심들 또는 제2 영역들(TP)의 중심들을 관통할 수 있다. 제1 부분들(122a)은 서로 제2 방향(D2)으로 이격될 수 있다. 도시된 바와 달리, 제1 부분들(122a)은 각각 제1 방향(D1)으로 연장되는 복수 개의 서브 부분들을 포함할 수 있다. 이때, 제1 방향(D1)으로 연장되는 복수 개의 서브 부분들은 서로 제1 방향(D1)으로 이격될 수 있다.
제2 부분들(122b)은 양 측면에서 제2 배선들(162)과 접할 수 있다. 제2 부분들(122b) 및 제2 배선들(162) 사이에 배리어 패턴(112)이 개재될 수 있다. 제2 부분들(122b)의 상면(122t)은 제2 배선들(162)의 상면(162t)과 공면을 이룰 수 있다. 제2 부분들(122b)은 서로 제1 방향(D1)으로 이격될 수 있다. 제2 부분들(122b) 각각은 인접한 제1 부분들(122a) 중 어느 하나와 연결될 수 있다. 또한, 제2 부분들(122b) 각각은 인접한 제1 부분들(122a) 중 다른 어느 하나와 이격될 수 있다. 제1 배선들(161) 중 일부는 제2 부분들(122b) 및 제2 부분들(122b)과 이격되는 인접한 제1 부분들(122a) 사이에 제공될 수 있다. 도시된 바와 달리, 제2 부분들(122b)은 각각 제2 방향(D2)으로 연장되는 복수 개의 서브 부분들을 포함할 수 있다. 이때, 제2 방향(D2)으로 연장되는 복수 개의 서브 부분들은 서로 제2 방향(D2)으로 이격될 수 있다.
제1 절연 패턴(121) 및 제2 절연 패턴(122)의 측벽은 하부막(100)의 상면에 대해 기울기를 가질 수 있다. 제1 절연 패턴(121) 및 제2 절연 패턴(122)은 제3 방향(D3)으로 갈수록 제3 방향(D3)에 수직한 평면으로 자른 단면의 면적이 작아질 수 있다.
도시되지 않았으나, 배선 패턴(160) 상에 캡핑 패턴 및/또는 추가 배선들을 포함하는 추가 절연 패턴이 더 제공될 수 있다. 캡핑 패턴은 배선 패턴(160)의 금속 물질이 손상 및 손실되는 것을 방지할 수 있다. 배선 패턴(160)은 추가 배선들과 전기적으로 연결될 수 있다.
도 3a 내지 도 6a는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체의 제조 방법을 설명하기 위한 단면도들로, 도 1을 Ⅰ-Ⅰ'선으로 자른 단면들에 대응된다. 도 3b 내지 도 6b는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체의 제조 방법을 설명하기 위한 단면도들로, 도 1을 Ⅱ-Ⅱ'선으로 자른 단면들에 대응된다.
이하, 도 3a 내지 도 6b, 도 1, 도 2a 및 도 2b를 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체의 제조 방법에 대하여 설명한다.
도 3a 및 도 3b를 참조하면, 하부막(100) 상에 절연막(120)이 형성될 수 있다. 절연막(120)은 하부막(100)의 상면 전부를 덮을 수 있다. 절연막(120)의 일부분 상에 제1 포토레지스트 패턴(131)이 형성될 수 있다. 이후, 제1 포토레지스트 패턴(131)에 의해 절연막(120)이 패터닝될 수 있다. 절연막(120)의 패터닝은 포토 리소그래피 공정에 의해 수행될 수 있다.
도 4a 및 도 4b를 참조하면, 패터닝된 절연막(120') 상에 제2 포토레지스트 패턴(132)이 형성될 수 있다. 이후, 제2 포토레지스트 패턴(132)에 의해 패터닝된 절연막(120')이 재차 패터닝될 수 있다. 또한, 패터닝된 절연막(120')의 개구(OP)에 의해 노출된 하부막(100)의 일부가 식각될 수 있다. 패터닝된 절연막(120')의 패터닝 및 하부막(100) 일부의 식각은 포토 리소그래피 공정에 의해 수행될 수 있다.
도 5a 및 도 5b를 참조하면, 절연막이 식각되어 제1 절연 패턴(121) 및 제2 절연 패턴(122)이 형성될 수 있다. 제2 절연 패턴(122)은 제1 방향(D1)으로 연장되는 복수 개의 제1 부분들(122a) 및 제2 방향(D2)으로 연장되는 복수 개의 제2 부분들(122b)을 포함할 수 있다. 하부막(100)의 일부가 식각되어 복수 개의 제1 콘택홀들(CH1)이 형성될 수 있다. 절연막이 식각되어 복수 개의 제2 콘택홀들(CH2)이 형성될 수 있다. 하부막(100)의 일부 및 절연막이 식각되어 외부로 노출된 하부막(100)의 상면의 일부, 제1 절연 패턴(121)의 상면(121t) 및 제2 절연 패턴(122)의 상면(122t) 상에 배리어막(111)이 컨포말하게 형성될 수 있다. 또한, 배리어막(111)은 제1 절연 패턴(121)의 측벽, 제2 절연 패턴(122)의 측벽, 제1 콘택홀들(CH1)의 내부 및 제2 콘택홀들(CH2)의 내부를 컨포말하게 덮을 수 있다. 배리어막(111)은 화학 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 스퍼터링과 같은 물리 기상 증착법(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 배리어막(111) 상에 금속막(150)이 형성될 수 있다. 금속막(150)은 제1 콘택홀들(CH1)의 내부 및 제2 콘택홀들(CH2)의 내부를 채울 수 있다. 예를 들어, 금속막(150)은 화학 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 스퍼터링과 같은 물리 기상 증착법(Physical Vapor Deposition, PVD), 전기 도금법(electro plating) 또는 무전해 도금법(electroless plating)을 이용하여 형성될 수 있다. 도시되지 않았으나, 금속막(150)이 형성되기 이전에 배리어막(111) 상에 시드막이 형성될 수 있다. 시드막은 금속막(150)의 균일성을 증가시키며 초기 핵생성 자리(nucleation site) 역할을 할 수 있다. 시드막은 금속막(150)을 형성하는 물질에 따라 선택된 물질로 형성될 수 있다.
금속막(150)의 상면은 제1 절연 패턴(121)의 상면(121t) 및 제2 절연 패턴(122)의 상면(122t)보다 높은 레벨에 위치할 수 있다. 금속막(150)의 상면에 제1 덴트(150a) 및 제2 덴트(150b)가 형성될 수 있다. 제1 덴트(150a)는 제1 콘택홀들(CH1)과 제3 방향(D3)으로 중첩되는 위치에 형성될 수 있다. 제2 덴트(150b)는 제2 콘택홀들(CH2)과 제3 방향(D3)으로 중첩되는 위치에 형성될 수 있다. 하부막(100)의 상면으로부터 제1 덴트(150a) 및 제2 덴트(150b)까지의 높이는 하부막(100)의 상면으로부터 제1 절연 패턴(121)의 상면(121t) 또는 제2 절연 패턴(122)의 상면(122t)까지의 높이보다 클 수 있다.
다시, 도 1, 도 2a 및 도 2b를 참조하면, 평탄화 공정을 통하여 금속막(도 6a 및 도 6b의 150)의 일부 및 배리어막(도 6a 및 도 6b의 111)의 일부가 제거될 수 있다. 평탄화 공정이 수행되어, 제1 절연 패턴(121)의 상면(121t) 및 제2 절연 패턴(122)의 상면(122t)이 노출될 수 있다. 또한, 평탄화 공정이 수행되어, 배리어 패턴(112), 제1 배선들(161) 및 제2 배선들(162)이 형성될 수 있다. 일 예로, 평탄화 공정으로는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정이 이용될 수 있다. 화학적 기계적 연마(CMP) 공정이란, 대상 표면과 연마 패드의 표면이 접촉된 상태에서 연마액인 슬러리(slurry)를 대상 표면으로 공급하여 대상 표면과 화학적으로 반응시키면서, 연마 패드와 대상 표면을 상대적으로 회전시켜 물리적으로 대상 표면을 평탄화하는 기술이다. 평탄화 공정이 수행된 이후, 제1 절연 패턴(121)의 상면(121t), 제2 절연 패턴(122)의 상면(122t), 제1 배선들(161)의 상면(161t) 및 제2 배선들(162)의 상면(162t)은 평탄할 수 있다. 제1 절연 패턴(121)의 상면(121t) 및 제2 절연 패턴(122)의 상면(122t)은 배리어 패턴(112)의 상면, 제1 배선들(161)의 상면(161t) 및 제2 배선들(162)의 상면(162t)과 공면을 이룰 수 있다.
앞서 서술한 것과 같이, 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 다마신(damascene) 공정으로 제조되는 배선 구조체를 포함하는 반도체 소자의 제조 방법에 적용될 수 있다. 다마신 공정이란, 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체의 제조 방법에서와 같이, 절연막을 패터닝하여 트렌치를 형성하는 단계, 트렌치에 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 등의 도전 물질을 채워 넣는 단계 및 필요한 배선 이외의 도전 물질은 에치백(Etchback) 또는 화학적 기계적 연마(CMP) 등의 기술을 이용하여 제거하는 단계를 통해 먼저 형성된 트렌치 모양으로 배선을 형성하는 기술이다. 도 3a 내지 도 6b, 도 1, 도 2a 및 도 2b는 배선 패턴(160) 및 콘택들(110)을 동시에 형성하는 듀얼 다마신(dual damascene) 공정을 도시하였으나, 본 발명은 이에 제한되지 않으며, 메쉬 형태의 배선 패턴(160) 및 배선 패턴(160)을 관통하는 제2 절연 패턴(122)을 포함하는 반도체 소자를 제조하는 다양한 방법이 이용될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 개념도이다.
도 7을 참조하면, 반도체 소자는 기판(S), 복수 개의 셀 영역들(CR)을 포함하는 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)과 제3 방향(D3)으로 중첩되는 주변 회로 영역(PCR)을 포함할 수 있다. 반도체 소자의 셀 영역들(CR)은 각각 선택 소자들 및/또는 데이터 저장 요소들을 포함할 수 있다. 예를 들어, 선택 소자는 MOS 트랜지스터 또는 다이오드일 수 있다. 데이터 저장 요소는 캐패시터(capacitor) 또는 가변 저항체(variable resistor) 등일 수 있다. 주변 회로 영역(PCR)은 기판(S) 상에 형성될 수 있다. 주변 회로 영역(PCR)은 셀 영역들(CR)을 제어하는 주변 회로들을 포함할 수 있다. 주변 회로들은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터, 다이오드 및 저항을 포함할 수 있다. 주변 회로 영역(PCR)이 셀 어레이 영역(CAR) 아래에 제공됨으로 인하여, 주변 회로 영역(PCR)을 위한 별도의 공간이 절약될 수 있다. 즉, 셀 어레이 영역(CAR)과 제3 방향(D3)으로 중첩되는 주변 회로 영역(PCR)으로 인하여 반도체 소자의 고집적화가 가능할 수 있다.
반도체 소자는 상부 배선 구조체(TIC), 셀 어레이 영역(CAR)과 상부 배선 구조체(TIC)를 연결하는 상부 콘택(TC), 주변 회로 영역(PCR) 내부의 제1 및 제2 하부 배선 구조체들(BIC1, BIC2), 셀 어레이 영역(CAR)과 제1 하부 배선 구조체(BIC1)를 연결하는 하부 콘택(BC) 및 제1 및 제2 하부 배선 구조체들(BIC1, BIC2)을 서로 연결하는 콘택 플러그(CP) 등을 더 포함할 수 있다. 이때, 제1 및 제2 하부 배선 구조체들(BIC1, BIC2) 및 상부 배선 구조체(TIC)는 도 1, 도 2a 및 도 2b에서 설명한 구조에 대응될 수 있다. 이때, 제1 및 제2 하부 배선 구조체들(BIC1, BIC2) 및 상부 배선 구조체(TIC)는 각각 제1 방향(D1)으로 연장되는 제1 배선들 및 제2 방향(D2)으로 연장되며 제1 배선들을 연결하는 제2 배선들을 포함할 수 있다. 즉, 제1 및 제2 하부 배선 구조체들(BIC1, BIC2) 및 상부 배선 구조체(TIC)는 각각 메쉬 형태를 가질 수 있다. 메쉬 형태의 배선 구조체들(BIC1, BIC2, TIC)로 인하여, 반도체 소자의 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR) 사이의 전기적 저항이 감소될 수 있다. 또한, 각 배선 구조체들(BIC1, BIC2, TIC)이 심(seam) 또는 보이드(void) 없이 연결되어 전기적 특성이 개선될 수 있다.
도 8 내지 도 12는 본 발명의 실시예들에 따른 반도체 소자의 배선 구조체를 설명하기 위한 평면도들이다. 앞서 도 1을 참조하여 설명한 바와 실질적으로 동일한 사항에 대해서는 설명을 생략한다.
도 8을 참조하면, 제2 절연 패턴(222)은 배선 패턴(160)을 관통할 수 있다. 보다 구체적으로, 제2 절연 패턴(222)은 복수 개의 제1 부분들(222a) 및 복수 개의 제2 부분들(222b)을 포함할 수 있다. 제1 부분들(222a)은 제1 배선들(161)을 관통하며 제1 방향(D1)으로 연장될 수 있다. 제2 부분들(222b)은 제2 배선들(162)을 관통하며 제2 방향(D2)으로 연장될 수 있다. 제2 부분들(222b)은 제1 부분들(222a) 사이에서 제2 방향(D2)으로 연장될 수 있다. 다시 말하면, 제1 부분들(222a) 및 제2 부분들(222b)을 포함하는 제2 절연 패턴(222)은 일부가 끊어진 메쉬 형태일 수 있다.
제1 부분들(222a)은 각각 제1 영역들(QP)의 중심들 또는 제2 영역들(TP)의 중심들을 관통할 수 있다. 제1 부분들(222a)은 서로 제2 방향(D2)으로 이격될 수 있다. 제1 부분들(222a) 중 일부는 각각 제1 방향(D1)으로 연장되는 복수 개의 서브 부분들을 포함할 수 있다. 이때, 제1 방향(D1)으로 연장되는 복수 개의 서브 부분들은 서로 제1 방향(D1)으로 이격될 수 있다.
제2 부분들(222b)은 서로 제1 방향(D1)으로 이격될 수 있다. 제2 부분들(222b) 각각은 인접한 제1 부분들(222a) 중 어느 하나와 연결될 수 있다. 또한, 제2 부분들(222b) 각각은 인접한 제1 부분들(222a) 중 다른 어느 하나와 이격될 수 있다. 제1 배선들(161) 중 일부는 제2 부분들(222b) 및 제2 부분들(222b)과 이격되는 인접한 제1 부분들(222a) 사이에 제공될 수 있다. 도시된 바와 달리, 제2 부분들(222b)은 각각 제2 방향(D2)으로 연장되는 복수 개의 서브 부분들을 포함할 수 있다. 이때, 제2 방향(D2)으로 연장되는 복수 개의 서브 부분들은 서로 제2 방향(D2)으로 이격될 수 있다.
도 9를 참조하면, 제2 절연 패턴들(322)은 배선 패턴(160) 중 제1 배선들(161)을 관통할 수 있다. 제2 절연 패턴들(322)은 제1 방향(D1)으로 연장될 수 있다. 제2 절연 패턴들(322)은 각각 제1 영역들(QP)의 중심들 또는 제2 영역들(TP)의 중심들을 관통할 수 있다. 제2 절연 패턴들(322)은 서로 제2 방향(D2)으로 이격될 수 있다. 도시되지 않았으나, 제2 절연 패턴들(322) 중 일부는 각각 제1 방향(D1)으로 연장되는 복수 개의 서브 부분들을 포함할 수 있다. 이때, 제1 방향(D1)으로 연장되는 복수 개의 서브 부분들은 서로 제1 방향(D1)으로 이격될 수 있다.
도 10을 참조하면, 제2 절연 패턴들(422)은 배선 패턴(160) 중 제1 배선들(161)의 일부 및 제2 배선들(162)을 관통할 수 있다. 제2 절연 패턴들(422)은 제2 방향(D2)으로 연장될 수 있다. 제2 절연 패턴들(422)은 각각 제1 영역들(QP)의 중심들 또는 제2 영역들(TP)의 중심들을 관통할 수 있다. 제2 절연 패턴들(422)은 서로 제1 방향(D1)으로 이격될 수 있다. 도시되지 않았으나, 제2 절연 패턴들(422) 중 일부는 각각 제2 방향(D2)으로 연장되는 복수 개의 서브 부분들을 포함할 수 있다. 이때, 제2 방향(D2)으로 연장되는 복수 개의 서브 부분들은 서로 제2 방향(D2)으로 이격될 수 있다.
도 11을 참조하면, 제2 절연 패턴(122)의 제1 부분들(122a) 및 제2 부분들(122b)은 제1 영역들(QP) 및 제2 영역들(TP)을 관통하여 더 연장될 수 있다. 제1 부분들(122a)의 일 단부는 제2 부분들(122b)과 연결되지 않을 수 있다. 제1 부분들(122a)의 일 단부는 제2 배선들(162) 중 어느 하나와 제2 방향(D2)으로 중첩되지 않을 수 있다. 제1 부분들(122a)의 일 단부는 제1 절연 패턴(121)과 제2 방향(D2)으로 중첩될 수 있다. 다만, 제1 부분들(122a)의 일 단부는 콘택들(110)과 서로 이격될 수 있다. 제2 부분들(122b)은 제1 부분들(122a)과 교차하며 제2 방향(D2)으로 더 연장될 수 있다. 일 예로, 제1 영역들(QP) 중 적어도 어느 하나의 중심에서 제1 부분들(122a)은 제1 방향(D1) 및 제1 방향(D1)의 반대 방향으로 연장되고, 제2 부분들(122b)은 제2 방향(D2) 및 제2 방향(D2)의 반대 방향으로 연장될 수 있다. 다만, 일 예로, 제1 부분들(122a) 중 어느 하나는 제2 부분들(122b)과 연결되지 않을 수 있다.
도 12를 참조하면, 제1 영역들(QP) 중 일부에 제1 덴트 영역(DE1)이 제공될 수 있다. 또한, 제2 영역들(TP) 중 일부에 제2 덴트 영역(DE2)이 제공될 수 있다. 제1 및 제2 덴트 영역들(DE1, DE2)은 제3 방향(D3)의 반대 방향으로 리세스된(recessed) 영역들로 정의될 수 있다. 배선 패턴(160)은 제1 및 제2 덴트 영역들(DE1, DE2)에 형성되지 않을 수 있다. 일 예로, 배선 구조체 제조 이후의 공정에서 제1 및 제2 덴트 영역들(DE1, DE2)에 절연 물질이 채워질 수 있다. 일 예로, 제1 및 제2 덴트 영역들(DE1, DE2)은 제2 절연 패턴(122)과 이격될 수 있다. 다만, 도시된 바와 달리 제1 및 제2 덴트 영역들(DE1, DE2)은 제2 절연 패턴(122)과 접촉할 수 있다. 도시된 제1 및 제2 덴트 영역들(DE1, DE2)의 위치는 예시적인 것일 뿐, 본 발명은 이에 제한되지 않으며, 제1 영역들(QP) 및 제2 영역들(TP) 중 임의의 영역들에 제공될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 도 13의 반도체 소자에서 A 부분은 메모리 소자일 수 있다. 일 예로, A 부분은 가변 저항 메모리 소자일 수 있다.
도 13을 참조하면, 소자 분리막(ST)을 포함하는 기판(S)이 제공될 수 있다. 기판(S)은 반도체 기판일 수 있다. 예를 들어, 기판(S)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 소자 분리막(ST)은 기판(S) 내부에서 활성 영역(PACT)을 정의할 수 있다. 소자 분리막(ST)은, 예를 들어, 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산질화막을 포함할 수 있다.
기판(S) 상에 트랜지스터(PTR), 제1 콘택들(CP1) 및 주변 배선 구조체들(PIC)을 포함하는 주변 회로가 제공될 수 있다. 트랜지스터(PTR)는 기판(S)의 활성 영역(PACT) 상에 제공될 수 있다. 트랜지스터(PTR)는 활성 영역(PACT)을 가로지르는 게이트 전극(PGE), 기판(S)과 게이트 전극(PGE) 사이의 게이트 유전 패턴(PGI), 게이트 전극(PGE)의 상면 상의 게이트 캐핑 패턴(PCAP), 게이트 전극(PGE)의 측면들 상의 게이트 스페이서들(PGSP) 및 게이트 전극(PGE)의 양 측의 활성 영역(ACT) 내의 소스/드레인 영역들(PSD)을 포함할 수 있다. 제1 콘택들(CP1) 및 제1 콘택들(CP1)과 연결되는 주변 배선 구조체들(PIC)은 트랜지스터(PTR)에 전기적으로 연결될 수 있다. 제1 층간 절연막(ILD1)은 트랜지스터(PTR)를 덮을 수 있다. 제1 콘택들(CP1) 및 주변 배선 구조체들(PIC)은 제1 층간 절연막(ILD1)의 적어도 일부를 관통할 수 있다.
제1 층간 절연막(ILD1) 상에 제1 및 제2 하부 배선 구조체들(BIC1, BIC2)과 제2 및 제3 콘택들(CP2, CP3)을 포함하는 제2 층간 절연막(ILD2)이 제공될 수 있다. 제1 및 제2 하부 배선 구조체들(BIC1, BIC2)과 제2 및 제3 콘택들(CP2, CP3)은 제1 도전 라인들(CL1)과 기판(S) 상의 주변 회로를 전기적으로 연결할 수 있다. 제2 층간 절연막(ILD2) 상에 메모리 소자(A)를 포함하는 제3 층간 절연막(ILD3)이 제공될 수 있다. 메모리 소자(A)는 제1 내지 제3 도전 라인들(CL1, CL2, CL3)과 제1 및 제2 메모리 셀 스택들(MCA1, MCA2)을 포함할 수 있다. 메모리 소자(A)에 대하여 도 14를 참조하여 보다 구체적으로 후술한다. 메모리 소자(A)를 포함하는 제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4) 및 추가 배선들(AIC)이 더 제공될 수 있다.
이때, 제1 및 제2 하부 배선 구조체들(BIC1, BIC2) 및 주변 배선 구조체들(PIC)은 각각 도 1, 도 2a, 도 2b에서 설명한 배선 구조체 및 도 8 내지 도 12에서 설명한 배선 구조체들 중 어느 하나에 대응될 수 있다. 제1 및 제2 하부 배선 구조체들(BIC1, BIC2) 및 주변 배선 구조체들(PIC)은 각각 제1 방향(D1)으로 연장되는 제1 배선들 및 제2 방향(D2)으로 연장되며 제1 배선들을 연결하는 제2 배선들을 포함할 수 있다. 즉, 제1 및 제2 하부 배선 구조체들(BIC1, BIC2) 및 주변 배선 구조체들(PIC)은 각각 메쉬 형태를 가질 수 있다. 메쉬 형태의 배선 구조체들(BIC1, BIC2, PIC)로 인하여, 반도체 소자의 주변 회로 및 메모리 소자(A) 사이의 전기적 저항이 감소될 수 있다. 또한, 각 배선 구조체들(BIC1, BIC2, PIC)이 심(seam) 또는 보이드(void) 없이 연결되어 전기적 특성이 개선될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 소자의 일부분의 확대도로서, 도 13의 A 부분에 대응된다. 도 14는 예시적으로 서로 인접한 2개의 메모리 셀 스택들을 도시하나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 14를 참조하면, 제2 방향(D2)으로 연장되는 제1 도전 라인들(CL1), 제2 방향(D2)에 교차하는 제1 방향(D1)으로 연장되는 제2 도전 라인들(CL2) 및 제2 방향(D2)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 차례로 제공될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 금속(예를 들어, 구리, 텅스텐 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물 또는 텅스텐 질화물)을 포함할 수 있다.
제1 메모리 셀 스택(MCA1)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있고, 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3) 사이에 제공될 수 있다. 제1 메모리 셀 스택(MCA1)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1)은 행과 열을 이루며 이차원적으로 배열될 수 있다. 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 제2 메모리 셀들(MC2)은 행과 열을 이루며 이차원적으로 배열될 수 있다.
제1 및 제2 메모리 셀들(MC1, MC2)의 각각은 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 가변 저항 요소(VR) 및 선택 요소(SW)는 이들에 연결되는 한 쌍의 도전 라인들(CL1, CL2, CL3) 사이에서 직렬로 연결될 수 있다. 일 예로, 제1 메모리 셀들(MC1)의 각각에 포함된 가변 저항 요소(VR) 및 선택 요소(SW)는 대응하는 제1 도전 라인(CL1)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있고, 제2 메모리 셀들(MC2)의 각각에 포함된 가변 저항 요소(VR) 및 선택 요소(SW)는 대응하는 제2 도전 라인(CL2)과 대응하는 제3 도전 라인(CL3) 사이에서 직렬로 연결될 수 있다.
가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 가변 저항 요소(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 또한, 선택 요소(SW)는, 일 예로, 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드를 포함할 수 있다.
도 13에는 가변 저항 요소(VR) 위에 선택 요소(SW)가 제공되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 일 예로, 도 13에 도시된 바와 달리, 선택 요소(SW) 위에 가변 저항 요소(VR)가 제공될 수도 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부막
112: 배리어 패턴
121, 122, 222, 322, 422: 절연 패턴
160: 배선 패턴
161: 제1 배선
162: 제2 배선
CH1: 제1 콘택홀
CH2: 제2 콘택홀
QP: 제1 영역
TP: 제2 영역

Claims (10)

  1. 배선 구조체를 포함하고, 상기 배선 구조체는:
    하부막;
    상기 하부막 상에서 제1 방향으로 연장되는 복수 개의 제1 배선들;
    상기 제1 배선들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 배선들을 연결하는 복수 개의 제2 배선들;
    상기 제2 배선들 사이의 제1 절연 패턴들; 및
    상기 제1 배선들을 관통하는 제2 절연 패턴들을 포함하되,
    상기 제1 배선들은 상기 제2 배선들과 상기 제2 방향 및 상기 제2 방향의 반대 방향 중 적어도 어느 하나의 방향에서 연결되는 연결 영역들을 포함하고,
    상기 제2 절연 패턴들은 상기 연결 영역들을 관통하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 절연 패턴들은 상기 제1 배선들을 관통하는 제1 부분들 및 상기 제2 배선들을 관통하는 제2 부분들을 포함하고,
    상기 제1 부분들은 상기 제1 방향으로 연장되고,
    상기 제2 부분들은 상기 제2 방향으로 연장되고,
    상기 제2 부분들은 인접하는 상기 제1 부분들 중 적어도 어느 하나와 연결되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 부분들의 상기 제2 방향으로의 폭은 상기 제1 배선들의 상기 제2 방향으로의 최대 폭보다 작고,
    상기 제2 부분들의 상기 제1 방향으로의 폭은 상기 제2 배선들의 상기 제1 방향으로의 최대 폭보다 작은 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 배선들의 상기 제2 방향으로의 최대 폭은 상기 제2 배선들의 상기 제1 방향으로의 최대 폭과 동일한 반도체 소자.
  5. 제 2 항에 있어서,
    상기 제2 부분들이 상기 제2 방향으로 연장되는 길이는 서로 인접하는 상기 제1 배선들이 상기 제2 방향으로 이격되는 거리보다 큰 반도체 소자.
  6. 제 2 항에 있어서,
    상기 제1 부분들 중 적어도 어느 하나는 상기 제1 방향으로 연장되는 복수 개의 서브 부분들을 포함하고,
    상기 서브 부분들은 서로 상기 제1 방향으로 이격되는 반도체 소자.
  7. 제 2 항에 있어서,
    상기 제2 부분들 중 어느 하나의 일단부는 인접하는 상기 제1 부분들 중 하나와 연결되고,
    상기 일단부에 대향되는 타단부는 인접하는 상기 제1 부분들 중 하나와 상기 제2 방향으로 이격되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 일단부는 인접하는 상기 제1 부분들 중 하나와 상기 연결 영역들에서 연결되는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제1 절연 패턴들 및 상기 제2 절연 패턴들은 동일한 물질을 포함하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 제1 및 제2 배선들은 상기 하부막에서 멀어질수록 폭이 증가하는 반도체 소자.
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