KR20210044162A - 상호연결 브리지를 갖는 파티션화된 기판들 - Google Patents

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KR20210044162A
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울프강 사우터
마크 더블유. 쿠에머레
에릭 더블유. 트렘블
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글로벌파운드리즈 인크.
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Abstract

본 발명은 반도체 구조들에 관한 것이고, 보다 구체적으로는, 상호연결 브리지 구조들을 갖는 파티션화된 기판들, 및 제조 방법들에 관한 것이다. 이러한 구조는, 복수의 기판들; 복수의 기판들 각각에 본딩되고 전기적으로 연결되는 적어도 하나의 칩; 그리고 상호연결 브리지를 포함하고, 여기서 상호연결 브리지는 복수의 기판들을 물리적으로 연결함과 아울러 복수의 기판들 각각에 본딩된 복수의 칩들 각각을 전기적으로 연결한다.

Description

상호연결 브리지를 갖는 파티션화된 기판들{PARTITIONED SUBSTRATES WITH INTERCONNECT BRIDGE}
본 개시내용은 반도체 구조(semiconductor structure)들에 관한 것이고, 보다 구체적으로는, 상호연결 브리지 구조(interconnect bridge structure)들을 갖는 파티션화된 기판(partitioned substrate)들, 및 제조 방법들에 관한 것이다.
유선 네트워크 스위칭 애플리케이션(wired network switching application)들에서 사용되는 패키지 크기(package size)들은 계속해서 성장하고 있다. 예를 들어, 다음 세대 유선 네트워킹 스위치 애플리케이션(next generation wired networking switch application)들은 증가하는 수의 시리얼라이저/디시리얼라이저(Serializer/Deserializer)(SerDes) 레인(lane)들을 더 높은 속도에서 탈출(escape)하기 위해 커다란 패키지들을 요구한다. 예를 들어, 각각의 SerDes 레인은 네 개(4개) 신호 볼 그리드 어레이(Ball Grid Array, BGA)들과 더불어 더 많은 수의 격리 BGA(isolation BGA)들을 요구한다. 또한, SerDes 신호들의 증가하는 속도는 요구되는 격리 BGA들의 수를 증가시킨다. 이것은 더 큰 기판들에 필요성으로 이어진다.
높은 신호 카운트 애플리케이션(high signal count application)들에 대한 기판 크기 성장은 제품들에 대한 기하급수적 비용 증가들로 이어진다. 예를 들어, 30 Gbps의 SerDes 속도는 총 12개의 BGA/레인들을 요구하고, 반면 60 Gbps는 총 13.5개의 BGA/레인들을 요구하고, 그리고 116 Gbps는 총 15개의 BGA/레인들을 요구한다. 증가하는 수의 BGA들/레인들을 수용하기 위해, 더 큰 기판이 요구되는데, 하지만 기판 크기는 증가하는 비용의 주된 동인(main driver)이다. 즉, 높은 신호 카운트 애플리케이션들에 대한 기판 크기 성장은 제품에 대한 기하급수적 비용 증가들로 이어진다. 실제로, 최근 데이터는 75 mm 기판 크기보다 큰 경우 기판 비용에서 상당한 증가가 존재함을 보여주었다.
본 개시내용의 실시형태에서, 구조는, 복수의 기판(substrate)들; 복수의 기판들 각각에 본딩(bonding)되고 전기적으로 연결되는 적어도 하나의 칩(chip); 그리고 상호연결 브리지(interconnect bridge)를 포함하며, 여기서 상호연결 브리지는, 복수의 기판들을 물리적으로 연결하고, 그리고 복수의 기판들 각각에 본딩된 복수의 칩들 각각을 전기적으로 연결한다.
본 개시내용의 실시형태에서, 구조는, 배선 층(wiring layer)들을 갖는 복수의 기판들; 배선 층들을 통해 복수의 기판들 각각에 전기적으로 연결되는 칩; 상호연결 브리지(여기서, 상호연결 브리지는, 복수의 칩들을 서로 전기적으로 연결하고, 그리고 복수의 기판들을 서로 물리적으로 그리고 전기적으로 연결함); 그리고 복수의 기판들 각각 상의 칩을 덮는 덮개(lid)를 포함한다.
본 개시내용의 실시형태에서, 구조는, 시스템 카드(system card); 배선 층들을 갖는 복수의 기판들(여기서, 복수의 기판들은 시스템 카드에 부착됨); 배선 층들 중 적어도 하나를 통해 복수의 기판들 각각에 전기적으로 연결되는 칩; 상호연결 브리지(여기서, 상호연결 브리지는, 복수의 기판들 각각의 칩을 서로 전기적으로 연결하고, 그리고 하부면(underside)으로부터 또는 상부 면(top side)으로부터 복수의 기판들을 서로 물리적으로 연결함); 복수의 기판들 각각의 칩 및 상호연결 브리지를 덮는 열 인터페이스 물질(thermal interface material); 그리고 복수의 기판들 중 선택된 것들에 부착되고, 그리고 복수의 기판들의 칩 및 열 인터페이스 물질을 덮는 덮개를 포함한다.
본 개시내용은, 본 개시내용의 예시적 실시예들의 비-한정적 예들에 의해, 언급되는 복수의 도면들을 참조하여, 후속하는 상세한 설명에서 기술된다.
도 1a는 본 개시내용의 실시형태들에 따른, 파티션화된 기판들 및 상호연결 브리지 조립체(assembly)의 상면도를 보여준다.
도 1b는 본 개시내용의 실시형태들에 따른, 도 1a의 파티션화된 기판들 및 상호연결 브리지 조립체의 단면도를 보여준다.
도 2a는 본 개시내용의 추가적인 실시형태들에 따른, 파티션화된 기판들 및 상호연결 브리지 조립체의 상면도를 보여준다.
도 2b는 본 개시내용의 실시형태들에 따른, 도 2a의 파티션화된 기판들 및 상호연결 브리지 조립체의 단면도를 보여준다.
도 3은 본 개시내용의 실시형태들에 따른, 추가적인 파티션화된 기판들 및 상호연결 브리지 조립체들의 상면도를 보여준다.
도 4는 본 개시내용의 실시형태들에 따른, 덮개를 갖는 파티션화된 기판들 및 상호연결 브리지 조립체를 보여준다.
도 5a 및 도 5b는 본 개시내용의 실시형태들에 따른, 개구(opening)를 갖는 덮개가 구비된 파티션화된 기판들 및 상호연결 브리지 조립체를 보여준다.
도 6은 본 개시내용의 실시형태들에 따른, 상호연결 브리지 조립체의 단면도를 보여준다.
도 7a - 도 7d는 본 개시내용의 실시형태들에 따른, 파티션화된 기판들, 상호연결 브리지 조립체, 및 덮개에 대한 조립 프로세스를 보여준다.
본 개시내용은 반도체 구조들에 관한 것이고, 보다 구체적으로는, 상호연결 브리지 구조들을 갖는 파티션화된 기판들, 및 제조 방법들에 관한 것이다. 더 구체적으로, 본 개시내용은 파티션화된 기판들을 물리적으로 연결하는 고밀도 상호연결 브리지를 갖는 더 작은 파티션화된 기판들을 제공한다. 유리한 것으로, 더 작은 파티션화된 기판들은 상당한 비용 감소를 제공하고, 이러한 감소는 다음 세대 네트워킹 제품들에 대해 대략 50%에 도달할 수 있다.
실시예들에서, 고밀도 상호연결 브리지는 패키지 기판에 장착된 인접하는 통합된 칩들을 전기적으로 연결한다. 상호연결 브리지는, 인접하는 통합된 칩들을 전기적으로 상호연결하기 위한 그리고 파티션화된 기판들을 서로 물리적으로 연결하기 위한 배선(wiring)을 갖는 강성 기판(rigid substrate)을 포함한다. 상호연결 브리지는, 예를 들어, 패키지 기판이 다양한 구성들에서 75 mm 크기 이하일 수 있게 한다. 더 구체적 실시예들에서, 파티션화된 기판들은, 칩들 간의 고밀도 상호연결들을 여전히 가능하게 하면서 아울러 열 해법(thermal solution)(예컨대, 덮개/스티프너(stiffener))을 위한 능력을 유지하면서, 약 60 mm 기판들일 수 있다.
예로서, 두 개의 60 mm 기판들이 고밀도 단일 상호연결 브리지와 함께 연결될 수 있다. 하지만 상당히 감소된 비용으로 두 개의 60 mm 기판들은 단일의 85 mm 기판과 대략 동일한 양의 볼 그리드 어레이들(BGA)(예를 들어, 대략 7000개의 BGA)을 수용할 수 있다. 두 개의 60 mm 기판들은 또한, 단일의 더 큰 크기의 기판과 유사하게 둘 이상의 칩들을 수용할 수 있다.
본 개시내용의 상호연결 브리지 구조들을 갖는 파티션화된 기판들은 다수의 상이한 툴(tool)들을 사용하여 여러 가지 방식들로 제조될 수 있다. 하지만, 일반적으로, 방법들 및 툴들은 마이크로미터 및 나노미터 스케일에서 치수들을 갖는 구조들을 형성하기 위해 사용된다. 본 개시내용의 상호연결 브리지 구조들을 갖는 파티션화된 기판들을 제조하기 위해 이용되는 방법들, 즉 기술들은 집적 회로(Integrated Circuit, IC) 기술로부터 채택되었다. 특히, 상호연결 브리지 구조들을 갖는 파티션화된 기판들의 제조는, 세 개의 기본적인 구축 블록(building block): (i) 기판 상에 물질의 얇은 필름(film)들을 증착시키는 것; (ii) 포토리소그래픽 이미지화(photolithographic imaging)에 의해 필름들의 상부 상에 임의의 패터닝된 마스크(patterned mask)를 도포하는 것; 그리고 (iii) 마스크에 대해 선택적으로 필름들을 에칭(etching)하는 것을 사용한다.
도 1a는 본 개시내용의 실시형태들에 따른, 파티션화된 기판들 및 상호연결 브리지 조립체의 상면도를 보여주고, 반면 도 1b는 도 1a의 파티션화된 기판들 및 상호연결 브리지 조립체의 단면도를 보여준다. 더 구체적으로, 도 1a 및 도 1b에서 보여지는 패키지 조립체(10)는 복수의 기판들(12a, 12b)을 포함한다. 실시예들에서, 기판들(12a, 12b)은 그 위에 통합된 칩들(16)을 장착하기 위해 사용되는 임의의 알려진 타입의 기판들일 수 있다. 예를 들어, 기판들(12a, 12b)은 코어(core)를 포함할 수 있으며, 코어 위에 그리고 아래에는 배선 층들(15)이 형성된다. 실시예들에서, 기판들(12a, 12b)(예를 들어, 파티션화된 기판들)은 크기에 있어 바람직하게는, 75 mm보다 작고, 더 바람직하게는 60 mm보다 크지 않다.
기판들(12a, 12b)은 볼 그리드 어레이들(BGA)들(14) 및 배선 층들(15)을 포함한다. 본 발명의 기술분야에서 숙련된 기술을 가진 자가 인식할 것인 바와 같이, BGA들(14)은 임의 타입의 표면-장착 패키징(surface-mount packaging)(칩 캐리어(chip carrier))이고, 이에 따라 추가 설명이 본 명세서에서 요구되지 않는다. 배선 층들(15)은, 기판들(12a, 12b)을 칩들(16)에 배선(예컨대, 연결)하기 위해 사용됨과 아울러 상이한 기판들(12a, 12b)의 칩들(16)을 상호연결 브리지(20)를 통해 서로에게 배선(예컨대, 연결)하기 위해 사용된다. 칩들(16)은 임의의 종래의 장착 연결(mounting connection)들(18)에 의해, 예를 들어, 솔더 범프(solder bump)들 또는 제어되는 붕괴 제어 연결(Controlled Collapse Chip Cconnection)(C4)에 의해, 기판들(12a, 12b)에 장착된다.
도 1a 및 도 1b에서 더 보여지는 바와 같이, 상호연결 브리지(20)는 상부 표면으로부터 두 개의 기판들(12a, 12b)을 함께 연결한다. 실시예들에서, 상호연결 브리지(20)는 (도 6에서 보여지는 바와 같이) 기판들(12a, 12b)과 동일한 물질들 또는 상이한 물질들로 구성될 수 있다. 상호연결 브리지(20)는, 파티션화된 기판들(12a, 12b)을 함께 연결하는 고밀도 상호연결 브리지일 수 있고, 그리고 중요한 것으로, 배선(15)을 통해 상이한 기판들(12a, 12b) 상의 상이한 칩들(16) 간의 전기적 통신을 가능하게 하는 고밀도 상호연결 브리지일 수 있다. 이에 따라, 상호연결 브리지(20)를 사용함으로써, 기판들(12a, 12b)의 크기를 감소시켜 더 작은 기판들(12a, 12b)의 비용 절약을 유지하면서 동시에 상이한 칩들(16)의 기능도 또한 제공하는 것이 이제 가능하다. 또한, 조립체(10)는, 특히 배선(15)이 기판들(12a, 12b)의 코어를 통과하지 않는 구성을 고려할 때, 신호 무결성(signal integrity)을 유지한다. 더욱이, 상호연결 브리지(20)는 보드(board) 레벨(level)에서 용이한 조립을 가능하게 함과 동시에 더 낮은 중성점까지의 거리(Distance to Neutral Point, DNP)로 인해 응력(stress)을 또한 낮출 수 있다.
도 2a는 본 개시내용의 추가적인 실시형태들에 따른, 파티션화된 기판들 및 상호연결 브리지 조립체의 상면도를 보여주고, 반면 도 2b는 도 2a의 파티션화된 기판들 및 상호연결 브리지 조립체의 단면도를 보여준다. 도 2a 및 도 2b에서, 상호연결 브리지(20)는 조립체(10b)(기판들(12a, 12b))의 하부면(예컨대, BGA들(14)과 동일한 표면)으로부터 기판들(12a, 12b)을 함께 연결한다. 이러한 구성에서, 추가적인 공간이 이제 기판들(12a, 12b)의 상부 면 상에서 이용가능하다. 나머지 특징들은 도 1a 및 도 1b에서 보여지는 조립체(10)와 유사하다.
도 3은 본 개시내용의 실시형태들에 따른, 파티션화된 기판들 및 상호연결 브리지 조립체들의 상면도를 보여준다. 더 구체적으로, 도 3에서 보여지는 조립체는 복수의 기판들(12a, 12b, 12c, 12c, 12d, 12e)을 포함하고 이들 위에는 각각의 칩들(16, 16a)이 장착된다. 실시예들에서, 칩(16a)은 나머지 칩들(16)보다 더 클 수 있는데, 하지만 다른 구성들이 또한 여기서 고려된다. 이러한 구성에서, 기판들(12a, 12b, 12c, 12c, 12d, 12e)은 복수의 각각의 상호연결 브리지들(20)에 의해 함께 연결된다. 도 1a - 도 2b와 관련하여 언급된 바와 같이, 상호연결 브리지들(20)은, 기판들(12a, 12b, 12c, 12c, 12d, 12e)에 매립(embed)된 배선을 통해 상이한 기판들(12a, 12b, 12c, 12c, 12d, 12e) 상의 상이한 칩들(16, 16a) 간의 통신을 가능하게 하는 고밀도 상호연결 브리지들이다.
도 3에서 보여지는 조립체(10b)가 단지 예시적인 사례라는 점, 그리고 여기서 다른 구성들이 고려된다는 점이 인식돼야 한다. 예시적인 비-한정적 예로서, 각각의 상호연결 브리지들(20)에 의해 함께 연결되는 상이한 기판들의 조합을 갖는 105 mm 패키지 크기(혹은 다른 크기)를 만드는 것이 가능하다. 또한, 상호연결 브리지들(20)은 상부 면 상에 있을 수 있거나, 하부면 상에 있을 수 있거나, 또는 이들의 조합일 수 있다. 따라서, 상호연결 브리지(20)를 갖는 더 작은 기판들의 사용을 구현함으로써, 조립체는 원하는 아키텍처에 따라 확장가능(scalable)하다.
도 4는 본 개시내용의 실시형태들에 따른, 덮개(22)를 갖는 파티션화된 기판들 및 상호연결 브리지 조립체를 보여준다. 이러한 조립체(10c)에서, 덮개(22)는 칩들(16) 및 상호연결 브리지(20) 위에 배치된다. 실시예들에서, 덮개(22)는 또한 패키징된 조립체(10c)에 추가적인 강성(rigidity)을 제공할 수 있다. 덮개(22)는 밀봉 접착제(sealing adhesive)로 기판들(12a, 12b)에 본딩될 수 있다. 열 인터페이스 물질(Thermal Interface Material, TIM)(24)이 덮개(22)의 인클로저(enclosure) 내에 제공될 수 있다(예를 들어, 덮개(22)의 하부면 상에 제공될 수 있음). 예를 들어, TIM(24)은, 기판들(12a, 12b), 칩들(16), 및 상호연결 브리지(20) 위에 배치될 수 있다. TIM(24)는 연결들(18)의 반대편에 있는 상호연결 브리지(20) 및 칩들(16)의 상부 면에 임의의 종래의 디스펜서(dispenser)(예컨대, 니들 디스펜서(needle dispenser))에 의해 도포될 수 있다. 실시예들에서, 적어도 패키지에 대한 응력을 감소시키기 위해 연결들(18), 칩들(16), 상호연결 브리지(20), 및 기판들(12a, 12b)에 언더필 물질(underfill material)이 도포될 수 있다. 이후, 덮개(22)가 기판들(12a, 12b) 상에 배치되는데, 전형적으로는 TIM(24)을 거쳐 밀봉 접착제 및 칩들(16)과 접촉한다.
도 5a 및 도 5b는 본 개시내용의 추가적인 실시형태들에 따른, 덮개가 구비된 파티션화된 기판들 및 상호연결 브리지 조립체를 보여준다. 도 5a는 덮개 조립체의 상면도이고, 도 5b는 도 5a의 덮개 조립체의 단면도이다. 이러한 조립체(10c)에서, 덮개(22a)는 상호연결 브리지(20)를 기판들(12a, 12b) 상에 배치하기 위한 개구(22b)를 갖는 힌지드 덮개(hinged lid) 혹은 락킹 덮개(locking lid)이다. 실시예들에서, 덮개(22a)는, 상호연결 브리지(20)의 배치 전에, 밀봉 접착제로 기판들(12a, 12b) 위에 배치될 수 있고 기판들(12a, 12b)에 본딩될 수 있다. 실시예들에서, 덮개의 두 개의 면들은 참조 번호 27에서 대표적으로 보여지는 바와 같은 기계적 핏(mechanical fit), 스프링(spring) 또는 다른 락킹 메커니즘(locking mechanism)에 의해 함께 락킹될 수 있다. 상호연결 브리지(20)의 배치 이후, 임의의 종래의 디스펜서(예컨대, 니들 디스펜서)를 사용하여 (개구(22b)를 통해) 덮개(22a)의 인클로저 내에 TIM(24)가 제공될 수 있다. 실시예들에서, 개구(22b)는 선택에 따라서는 예컨대 캡(cap)(25)으로 밀봉될 수 있다. 캡(25)은 접착제로 덮개(22a)의 윗쪽 면에 밀봉될 수 있다. 도 4 및 도 5에서 보여지는 덮개들이 또한 상호연결 브리지(20)가 기판들(12a, 12b)의 하부면 상에 장착될 때에도 또한 사용될 수 있음이 본 발명의 기술분야에서 숙련된 기술을 가진 자들에 의해 이해돼야 한다.
도 6은 상호연결 브리지(20)의 단면도를 보여준다. 실시예들에서, 상호연결 브리지(20)는 (하부면으로부터 장착된 때인) 도 1a - 도 2a에서 보여지는 바와 같이 BGA들의 높이보다 더 작은 전체 높이를 가질 것이고, 그리고/또는 (상부면으로부터 장착된 때인) 도 1a - 도 2a에서 보여지는 바와 같이 칩들(16)의 높이보다 더 작은 전체 높이를 가질 것이다. 실시예들에서, 상호연결 브리지(20)는 코어가 없다.
상호연결 브리지(20)는 유전체 층(dielectric layer)(20a)과, 그리고 유전체 층(20a)의 양쪽 측면들 상의 배선 층들(20b)을 포함한다. 실시예들에서, 유전체 층(20a) 및/또는 유전체 층(20a)과 배선 층들(20b)의 조합은 인접하는 칩들(16)을 기판들(12a, 12b)을 통해 전기적으로 상호연결하기 위한 강성 기판일 것이다. 또 하나의 다른 실시예들에서, 배선 층들(20b)은 유전체 층(20a)의 각각의 측면 상의 10개 내지 20개의 층들일 수 있고, 더 바람직하게는 5개 내지 10개의 층들일 수 있다. 배선 층(20b)은 배선들(15)이 매립되어 있는 유전체 물질이다. 배선 층들(15)은 연결들(18)을 통해 각각의 칩들(16)과 기판들(12a, 12b, 등)과 상호연결 브리지(20) 간의 통신을 가능하게 한다. 실시예들에서, 상호연결 브리지(20)의 각각의 층(20a, 20b)은 대략 10 마이크론(microns) 내지 약 30 마이크론일 수 있는데, 하지만 여기서 다른 치수들이 고려된다.
도 7a - 도 7d는 본 개시내용의 실시형태들에 따른, 파티션화된 기판들, 상호연결 브리지 조립체, 및 덮개에 대한 조립 프로세스를 보여준다. 도 7a에서, 칩들(16)이 예를 들어, 리플로우 프로세스(reflow process)에 의해 기판들(12a, 12b)에 연결된다. 기판들(12a, 12b)은 시스템 카드(system card)(26) 상에 배치되고, 그리고 BGA들(18)의 리플로우에 의해 시스템 카드(26)에 본딩된다. 실시예들에서, 리플로우 프로세스는 이후의 스테이지(stage)에서 수행될 수 있는데, 예를 들어, 기판들(12a, 12b)에 대한 상호연결 브리지(20)의 리플로우 동안 수행될 수 있거나, 또는 TIM 및 덮개 본딩 이후에 수행될 수 있다. 도 7b에서, 상호연결 브리지(20)가 기판들(12a, 12b)의 배선들에 맞춰 정렬된다. 정렬 이후, 상호연결 브리지(20)는 기판들(12a, 12b) 상에 배치되고, 그리고 상호연결 브리지(20)를 기판들(12a, 12b)에 기계적으로 연결하기 위해 리플로우 프로세스가 수행된다. 도 7c에서, 상호연결 브리지(20), 기판들(12a, 12b), 및 칩들(16)에 TIM을 도포하기 위해 디스펜서(28)가 사용된다. 접착제가 또한 덮개(22) 및/또는 기판들(12a, 12b)에 도포될 수 있다. 이후에, 덮개(22)는 기판들(12a, 12b)에 맞춰 정렬되고, 그리고 도 7d에서 보여지는 바와 같이 기판들(12a, 12b)에 부착된다.
예를 들어, 도 5a 및 도 5b에서 보여지는 덮개 조립체를 사용하는 대안적 실시예들에서는, 칩들(16) 및 덮개(22a)가 먼저 기판들(12a, 12b)에 연결될 수 있고, 이후에 상호연결 브리지(20)가 덮개(22a) 내의 개구(22b)의 사용을 통해 기판들(12a, 12b)에 맞춰 정렬될 수 있고 기판들(12a, 12b)에 본딩될 수 있다. 그 다음에, 덮개(22a)는 기계적 시스템(mechanical system)(27)을 통해 함께 락킹될 수 있다. 정렬, 본딩, 및 락킹 이후, 덮개(22a) 아래의 칩들(16) 및 상호연결 브리지(20)를 캡슐화(encapsulate)하기 위해 개구(22b)를 통해 TIM(24)가 분배(dispense)될 수 있다.
앞서 설명된 바와 같은 방법(들)은 집적 회로 칩들의 제조에 사용된다. 결과적인 집적 회로 칩들은, 원시 웨이퍼 형태(raw wafer form)로(즉, 다수의 언패킹된 칩(unpackaged chip)들을 갖는 단일 웨이퍼로서), 베어 다이(bare die)로서, 또는 패키징된 형태(packaged form)로 제조자에 의해 배포될 수 있다. 후자의 경우에, 칩은 단일 칩 패키지(single chip package)(예컨대, 마더보드(motherboard) 혹은 다른 상위 레벨 캐리어(higher level carrier)에 부착(affix)되는 리드(lead)들을 갖는 플라스틱 캐리어(plastic carrier))에 장착되거나, 또는 멀티칩 패키지(multichip package)(예컨대, 표면 상호연결들 혹은 매립된 상호연결들 중 어느 하나 혹은 양쪽 모두를 갖는 세라믹 캐리어(ceramic carrier))에 장착된다. 어느 경우에서든, 이 경우, 칩은, (a) 마더보드와 같은 중간 제품의 일부로서 또는 (b) 최종 제품의 일부로서, 다른 칩들, 이산 회로 소자들, 및/또는 다른 신호 프로세싱 디바이스들과 통합된다. 최종 제품은, 장난감들 및 다른 저가형 응용물들에서 디스플레이, 키보드 혹은 다른 입력 디바이스, 그리고 중앙 프로세서를 갖는 고급형 컴퓨터 제품들에 이르는 범위에 있는, 집적 회로 칩들을 포함하는 임의의 제품일 수 있다.
본 개시내용의 다양한 실시예들의 설명들이 예시 목적으로 제시되었지만, 이들은 그 개시되는 실시예들에만 전적으로 한정되도록 의도되지 않는다. 본 명세서에서 설명되는 실시예들의 사상 및 범위로부터 벗어남이 없이 본 발명의 기술분야에서 통상의 기술을 가진 자들에게는 다수의 수정들 및 변형들이 명백하게 될 것이다. 본 명세서에서 사용되는 용어는, 실시예들의 원리들, 실제 응용, 혹은 시장에서 발견되는 기술들보다 우월한 기술적 향상을 가장 잘 설명하기 위해 선택되었고, 또는 본 명세서에서 개시되는 실시예들을 본 발명의 기술분야에서 통상의 기술을 가진 다른 사람들이 이해할 수 있게 하기 위해 선택되었다.

Claims (20)

  1. 구조(structure)로서, 상기 구조는,
    복수의 기판(substrate)들과;
    상기 복수의 기판들 각각에 본딩(bonding)되고 전기적으로 연결되는 적어도 하나의 칩(chip)과; 그리고
    상호연결 브리지(interconnect bridge)를 포함하며,
    상기 상호연결 브리지는, 상기 복수의 기판들을 물리적으로 연결하고, 그리고 상기 복수의 기판들 각각에 본딩된 상기 복수의 칩들 각각을 전기적으로 연결하는 것을 특징으로 하는 구조.
  2. 제1항에 있어서,
    상기 상호연결 브리지는 상기 복수의 기판들에 장착된 인접하는 칩들을 전기적으로 상호연결하기 위해서 배선 층(wiring layer)들을 갖는 강성 기판(rigid substrate)을 포함하는 것을 특징으로 하는 구조.
  3. 제1항에 있어서,
    상기 복수의 기판들의 크기는 각각 75 mm 이하인 것을 특징으로 하는 구조.
  4. 제1항에 있어서,
    상기 복수의 기판들의 크기는 각각 60 mm인 것을 특징으로 하는 구조.
  5. 제1항에 있어서,
    상기 복수의 기판들은 두 개의 기판들인 것을 특징으로 하는 구조.
  6. 제1항에 있어서,
    상기 복수의 기판들은 두 개보다 많은 기판들인 것을 특징으로 하는 구조.
  7. 제1항에 있어서,
    상기 상호연결 브리지는, 상기 복수의 기판들에 물리적으로 연결됨과 아울러상기 복수의 기판들 각각에 본딩된 상기 복수의 칩들 각각에 전기적으로 연결되는, 상호연결 메커니즘(interconnect mechanism)을 포함하는 것을 특징으로 하는 구조.
  8. 제7항에 있어서,
    상기 구조는 또한, 상기 복수의 기판들 중 선택된 것들에 부착되는 덮개(lid)를 포함하고, 상기 덮개는 상기 상호연결 브리지, 상기 적어도 하나의 칩, 및 상기 복수의 기판들을 덮는 것을 특징으로 하는 구조.
  9. 제8항에 있어서,
    상기 덮개는 상기 복수의 기판들 상의 상기 상호연결 브리지의 배치(placement)를 수용하는 개구(opening)를 갖는 것을 특징으로 하는 구조.
  10. 제1항에 있어서,
    상기 상호연결 브리지는 하부면(underside)으로부터 상기 복수의 기판들을 물리적으로 연결하는 것을 특징으로 하는 구조.
  11. 제1항에 있어서,
    상기 상호연결 브리지는 상부면(topside)으로부터 상기 복수의 기판들을 물리적으로 연결하는 것을 특징으로 하는 구조.
  12. 구조로서, 상기 구조는,
    배선 층들을 갖는 복수의 기판들과;
    상기 배선 층들을 통해 상기 복수의 기판들 각각에 전기적으로 연결되는 칩과;
    상호연결 브리지와, 여기서 상기 상호연결 브리지는, 상기 복수의 칩들을 서로 전기적으로 연결하고, 그리고 상기 복수의 기판들을 서로 물리적으로 그리고 전기적으로 연결하며; 그리고
    상기 복수의 기판들 각각 상의 상기 칩을 덮는 덮개를 포함하는 것을 특징으로 하는 구조.
  13. 제12항에 있어서,
    상기 상호연결 브리지는 상기 복수의 기판들에 장착된 인접하는 칩들을 전기적으로 상호연결하기 위해서 배선 층들 및 강성 기판을 포함하는 것을 특징으로 하는 구조.
  14. 제12항에 있어서,
    상기 복수의 기판들의 크기는 각각 75 mm 이하인 것을 특징으로 하는 구조.
  15. 제12항에 있어서,
    상기 복수의 기판들은 두 개 이상의 기판들인 것을 특징으로 하는 구조.
  16. 제12항에 있어서,
    상기 덮개는 상기 복수의 기판들에 부착되어, 상기 상호연결 브리지, 상기 칩, 및 상기 복수의 기판들을 덮는 것을 특징으로 하는 구조.
  17. 제12항에 있어서,
    상기 덮개는 상기 복수의 기판들 상의 상기 상호연결 브리지의 배치를 수용하는 개구를 갖는 것을 특징으로 하는 구조.
  18. 제12항에 있어서,
    상기 구조는 또한, 상기 복수의 기판들 상의 상기 칩 및 상기 상호연결 브리지 위와 상기 덮개의 하부면 사이에 열 인터페이스 물질(thermal interface material)을 포함하는 것을 특징으로 하는 구조.
  19. 제12항에 있어서,
    상기 복수의 기판들 중 제 1 기판 상의 상기 칩은 상기 복수의 기판들 중 또 하나의 다른 기판 상의 상기 칩과는 다른 크기를 갖는 것을 특징으로 하는 구조.
  20. 구조로서, 상기 구조는,
    시스템 카드(system card)와;
    배선 층들을 갖는 복수의 기판들과, 여기서 상기 복수의 기판들은 상기 시스템 카드에 부착되고;
    상기 배선 층들 중 적어도 하나를 통해 상기 복수의 기판들 각각에 전기적으로 연결되는 칩과;
    상호연결 브리지와, 여기서 상기 상호연결 브리지는, 상기 복수의 기판들 각각의 상기 칩을 서로 전기적으로 연결하고, 그리고 하부면으로부터 또는 상부 면으로부터 상기 복수의 기판들을 서로 물리적으로 연결하며;
    상기 복수의 기판들 각각의 상기 칩 및 상기 상호연결 브리지를 덮는 열 인터페이스 물질과; 그리고
    상기 복수의 기판들 중 선택된 것들에 부착되고, 그리고 상기 복수의 기판들의 상기 칩 및 상기 열 인터페이스 물질을 덮는 덮개를 포함하는 것을 특징으로 하는 구조.
KR1020200131299A 2019-10-11 2020-10-12 상호연결 브리지를 갖는 파티션화된 기판들 KR20210044162A (ko)

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