KR20210039438A - GaN 적층 기판의 제조 방법 - Google Patents

GaN 적층 기판의 제조 방법 Download PDF

Info

Publication number
KR20210039438A
KR20210039438A KR1020217006426A KR20217006426A KR20210039438A KR 20210039438 A KR20210039438 A KR 20210039438A KR 1020217006426 A KR1020217006426 A KR 1020217006426A KR 20217006426 A KR20217006426 A KR 20217006426A KR 20210039438 A KR20210039438 A KR 20210039438A
Authority
KR
South Korea
Prior art keywords
gan
substrate
film
thin film
manufacturing
Prior art date
Application number
KR1020217006426A
Other languages
English (en)
Other versions
KR102727343B1 (ko
Inventor
요시히로 쿠보타
카즈토시 나가타
Original Assignee
신에쓰 가가꾸 고교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쓰 가가꾸 고교 가부시끼가이샤 filed Critical 신에쓰 가가꾸 고교 가부시끼가이샤
Publication of KR20210039438A publication Critical patent/KR20210039438A/ko
Application granted granted Critical
Publication of KR102727343B1 publication Critical patent/KR102727343B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/01—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes on temporary substrates, e.g. substrates subsequently removed by etching
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/06—Joining of crystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H01L21/205—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

800K에 있어서의 열 팽창률이 실리콘보다 크고, C면 사파이어보다 작은 세라믹 재료로 이루어지는 핸들 기판 상에 오프 각도 0.5~5도의 C면 사파이어 박막(1t)을 전사하여 GaN 에피 성장용 기판(11)을 제작하고, GaN 에피 성장용 기판(11)의 고온 질화 처리를 행하여 C면 사파이어 박막(1t) 표면을 AlN으로 이루어지는 표면 처리층(11a)으로 피복하고, 이 표면 처리층(11a) 상에 GaN을 에피 성장시켜 표면이 N극성면으로 이루어지는 GaN막 담지체를 제작하고, GaN막(13)에 이온 주입하고, 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판(12)을 첩합하여 접합하고, GaN막(13) 중의 이온 주입 영역(13ion)에서 박리시켜 GaN 박막(13a)을 지지 기판(12) 상에 전사하여, 표면이 Ga극성면으로 이루어지는 결정성 및 평탄성이 좋은 GaN 박막(13a)을 지지 기판(12) 상에 가지는 GaN 적층 기판(10)을 얻는다.

Description

GaN 적층 기판의 제조 방법
본 발명은 표면이 Ga극성면(Ga면)으로 이루어지는 GaN 적층 기판의 제조 방법에 관한 것이다.
결정성 GaN은 Si나 GaAs에 비해 넓은 밴드 갭을 가지고, 고속 고파워 디바이스 용도로서 유망하다. 그러나, 그 중에서도 양호한 결정성을 가지는 벌크(Bulk) GaN 기판은 구경이 작고 또한 매우 고가인 점에서 그 보급을 저해하는 요인이 되고 있다.
이에 대해, 하이드라이드 기상 성장법(HVPE법)이나 유기 금속 기상 성장법(MOCVD법) 등에 의해 AlN 기판이나 Al2O3(사파이어) 기판 상에 GaN을 헤테로 에피택셜 성장시킴으로써, 비교적 대구경의 GaN 박막이 얻어지고 있지만, 특성이 그다지 높은 것은 얻어지고 있지 않다.
또 반도체 재료로서 널리 일반적으로 보급되어 있는 Si 기판 상에 GaN 박막을 형성한 적층 기판은 GaN의 우수한 기본 특성이 얻어짐과 아울러 Si 반도체 디바이스의 진보적인 프로세스 기술을 적용할 수 있는 점에서 고성능 디바이스용 기판으로서 매우 기대된다.
여기서, Si 기판 상에 GaN 박막을 형성하는 수법으로서는, Si<111>면 상에 직접 헤테로 에피택셜 성장법으로 GaN을 성막하는 수법이 개발되어 있고, 이미 직경 200mm의 기판도 실용화되어 있다.
그러나, 이 수법에서는 결정성이 양호한 GaN을 얻기 위해서는 Si 기판과 GaN 박막 사이에 다중의 두꺼운 버퍼층이 불가결하다. 왜냐하면, GaN막과 Si 기판의 열 팽창률이 크게 상이함과 아울러 양자를 구성하는 결정의 격자 상수가 일치하고 있지 않은 것에 의해, 적층 기판으로서 휨이 발생하기 쉬운 경향이 있고, 그 휨은 GaN막 두께가 두꺼울수록, 또는 기판의 구경이 커질수록 증대되어, 각종 결정 결함이 발생하여 확대된다는 문제가 있었기 때문이다. 또 적층 기판의 휨이 증대되면, 최종적으로는 적층 기판이 파단한다는 문제가 있는데, 파단에 이르지 않더라도, 반도체 디바이스 프로세스에서는 여러가지 문제가 발생한다. 특히 미세 가공시의 노광 프로세스에서는 중대한 문제가 된다. 그래서 이 휨을 완화시키기 위해 Si 기판과 GaN 박막 사이에 이들 2개의 재료의 중간의 선 팽창률과 격자 상수를 고려한 두꺼운 버퍼층을 삽입할 필요가 있었다.
그러나, 이 수법으로도 적층 기판 상에서 특성이 좋은 GaN층을 두껍게 하는 것은 곤란했다.
이와 같은 문제를 해결하는 수법으로서, 다음과 같은 순서의 전사에 의한 GaN 적층 기판의 제조 방법이 생각된다.
즉, 우선 제1 기판을 준비하고, 표면에 일정 막 두께 이상의 GaN막을 에피택셜 성장시킨다. 이어서, 이 기판에 이온 주입을 행하고, 표면으로부터 일정 깊이의 곳에 취화층(이온 주입 영역)을 형성한다. 이 기판을 제2 기판에 접합시킨 후, 취화층으로부터 박리를 행하고, GaN 박막을 제2 기판에 전사시켜 GaN 적층 기판을 얻는다.
여기서, 일반적인 GaN의 에피택셜 성장(즉 상기 제1 기판 상에 형성한 GaN 에피택셜 성장막)에서는 성장면(표면)측이 Ga극성면(이하, Ga면)이 된다. 따라서, 이온 주입면측이 Ga면이 되고, 박리하여 제2 기판 상에 전사한 후의 표면은 N극성면(N면)이 된다. 통상적으로 전자 부품 용도로서는 디바이스 제조면에 고특성이 얻어지는 Ga면이 사용되기 때문에, 제2 기판에 전사된 GaN 박막을 다시 제3 기판에 접합하고 전사하여 표면을 Ga면으로 할 필요가 있었다. 그래서, 박리하여 제2 기판 상에 전사한 후의 표면이 Ga면이 되는(즉, 제1 기판 상의 에피택셜 성장면을 N면으로 하는) 것 같은 시도도 지금까지 많이 검토되었지만, 통상적으로 N면에서의 에피택셜 성장에서는 GaN막의 결정성이나 평탄성이 나쁘고, 디바이스 용도로서의 사용은 곤란했다.
상기한 GaN 에피택셜 성장의 특성으로부터, 최종적인 GaN 적층 기판의 성장면(표면)을 Ga면으로 할 필요가 있기 때문에, 지금까지 일부러 GaN 박막의 전사를 2회 실시하지 않을 수 없는 상황이었다. 이 때문에, 프로세스가 번잡하게 되고, 저수율, 고비용의 요인이 되고 있었다.
또한 본 발명에 관련된 선행기술로서 일본 특표 2016-511934호 공보(특허문헌 1)를 들 수 있다.
일본 특표 2016-511934호 공보
본 발명은 상기 사정을 감안하여 이루어진 것으로, Ga면의 표면을 가지고, 결정성 및 평탄성이 좋은 GaN 적층 기판을 간편하게 제조할 수 있으며, 또한 직경 150mm 이상의 대구경화가 가능한 GaN 적층 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해, 하기의 GaN 적층 기판의 제조 방법을 제공한다.
1.
800K에 있어서의 열 팽창률이 실리콘보다 크고, C면 사파이어보다 작은, 유리, 세라믹스 또는 단결정의 재료로 이루어지는 핸들 기판 상에, 이온 주입 박리법에 의해 오프 각도 0.5~5도의 C면 사파이어 기판으로부터 박리시킨 C면 사파이어 박막을 전사하여 GaN 에피 성장용 기판을 제작하는 공정과,
상기 GaN 에피 성장용 기판의 800~1000℃에서의 고온 질화 처리 및/또는 이 GaN 에피 성장용 기판의 C면 사파이어 박막 상으로의 결정성 AlN의 퇴적 처리를 행하여 상기 GaN 에피 성장용 기판을 표면 처리하고, C면 사파이어 박막 표면을 AlN으로 이루어지는 표면 처리층으로 피복하는 공정과,
상기 표면 처리된 GaN 에피 성장용 기판의 표면 처리층 상에 GaN을 에피택셜 성장시켜 표면이 N극성면으로 이루어지는 GaN막 담지체를 제작하는 공정과,
상기 GaN막에 이온 주입을 행하여 이온 주입 영역을 형성하는 공정과,
상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판을 첩합하여 접합하는 공정과,
상기 GaN막에 있어서의 이온 주입 영역에서 박리시켜 GaN 박막을 지지 기판 상에 전사하여, 표면이 Ga극성면으로 이루어지는 GaN 박막을 지지 기판 상에 가지는 GaN 적층 기판을 얻는 공정
을 가지는 GaN 적층 기판의 제조 방법.
2.
상기 핸들 기판이 붕규산계 유리, GaN 소결체, AlN 소결체 또는 GaAs 단결정으로 이루어지는 1에 기재된 GaN 적층 기판의 제조 방법.
3.
상기 핸들 기판과 C면 사파이어 박막 사이에 산화실리콘, 질화실리콘 또는 산질화실리콘의 박막을 개재시켜 이 C면 사파이어 박막을 전사하는 1 또는 2에 기재된 GaN 적층 기판의 제조 방법.
4.
GaN 에피 성장용 기판의 휨량을 300μm 이하로 하는 것을 특징으로 하는 1 내지 3 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
5.
상기 GaN 에피택셜 성장이 1000℃ 초과 1200℃ 이하에서 행해지는 1 내지 4 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
6.
MOCVD법에 의해 상기 GaN의 에피택셜 성장을 행하는 1 내지 5 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
7.
상기 C면 사파이어 기판을 표면 처리한 후, 700℃ 이하에서 표면 처리층 상에 GaN 버퍼층을 형성하고, 이어서 이 GaN 버퍼층 상에 상기 GaN 에피택셜 성장을 행하는 1 내지 6 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
8.
상기 GaN 버퍼층의 두께가 20~40nm인 7에 기재된 GaN 적층 기판의 제조 방법.
9.
상기 에피택셜 성장에 의해 GaN막을 형성한 후, 추가로 이 GaN막 상에 산화실리콘막을 형성하여 상기 GaN막 담지체로 하는 1 내지 8 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
10.
또한 상기 이온 주입 전에 GaN막 담지체의 이온 주입면을 산술 평균 거칠기 Ra 0.3nm 이하로 평활화하는 1 내지 9 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
11.
상기 GaN막으로의 이온 주입이 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용한, 주입 에너지 100~160keV, 도즈량 1.0×1017~3.5×1017atom/cm2의 처리인 1 내지 10 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
12.
상기 지지 기판이 Si, Al2O3, SiC, AlN 또는 SiO2로 이루어지는 1 내지 11 중 어느 하나에 기재된 GaN 적층 기판의 제조 방법.
13.
상기 지지 기판은 GaN막 담지체와의 접합면에 산화실리콘막을 형성한 것인(단, 지지 기판이 SiO2로 이루어지는 경우를 제외한다) 12에 기재된 GaN 적층 기판의 제조 방법.
본 발명에 의하면, GaN 에피 성장용 기판에 있어서의 소정의 오프 각도를 가지는 C면 사파이어 박막에 대해 소정의 표면 처리를 행하고, 그 박막 상에 GaN 에피택셜 성장시킴으로써 표면이 N극성면으로 이루어지는 결정성이 좋은 GaN막을 형성할 수 있기 때문에, 1회의 GaN 박막 전사로 표면이 Ga극성면으로 이루어지는 GaN 적층 기판을 얻는 것이 가능하게 된다. 종래보다 전사 횟수를 줄임으로써, 프로세스 비용 저감이 가능하게 된다. 또한 전사로 소실되는 GaN막을 줄이는 것이 가능하게 되어, 재료 비용을 저감시키는 것이 가능하게 된다. 또 막 두께의 면 내 불균일이나 표면 거칠기가 전사 횟수에 따라 증대하는 바, 종래보다 전사 횟수를 줄이기 때문에, 그것을 억제하는 것이 가능하게 된다.
또한 GaN 에피 성장용 기판의 핸들 기판과 GaN막과의 열 팽창률의 차를 작게 억제함으로써 GaN막을 에피택셜 성장에 의해 형성하여 제작한 GaN막 담지체의 휨을 억제할 수 있고, 대구경의 GaN막 담지체로서 GaN막 전사를 할 수 있어, Ga면의 표면을 가지고, 결정성 및 평탄성이 좋은 GaN 적층 기판의 대구경화가 가능하게 된다.
또 본 발명에 의하면, GaN 박막 전사의 도너 기판으로서 대구경화하기 쉬운 에피택셜 성막한 기판을 사용하기 때문에, 고가이며 소구경인 벌크 GaN 기판을 도너 기판으로서 사용하는 경우에 비해 저비용이며 또한 대구경의 GaN 적층 기판이 얻어진다. 본 발명에서 얻어진 표면이 Ga극성면으로 이루어지는 GaN 적층 기판은 GaN 템플릿 기판으로서, 또한 GaN의 에피택셜 성막을 함으로써 고내압, 고특성, 저비용의 GaN 기판을 얻을 수 있다.
도 1은 본 발명에 따른 GaN 적층 기판의 제조 방법의 하나의 실시형태에 있어서의 제조 공정 중, GaN 에피 성장용 기판의 제작에 관한 제조 공정을 나타내는 도면이며, (a)는 C면 사파이어 기판 및 핸들 기판의 준비, (b)는 C면 사파이어 기판 상으로의 박막 형성, (c)는 이온 주입 처리, (d)는 첩합 접합, (e)는 C면 사파이어 박막의 박리 전사이다.
도 2는 본 발명에 따른 GaN 적층 기판의 제조 방법의 하나의 실시형태에 있어서의 제조 공정 중, 도 1에서 제작한 GaN 에피 성장용 기판을 사용한 GaN 적층 기판의 제조 공정을 나타내는 도면이며, (a)는 GaN 에피 성장용 기판 및 지지 기판의 준비, (b)는 GaN 에피 성장용 기판의 표면 처리, (c)는 GaN 에피택셜 성장, (d)는 이온 주입 처리, (e)는 첩합 접합, (f)는 GaN 박막의 박리 전사이다.
이하에, 본 발명에 따른 GaN 적층 기판의 제조 방법에 대해 설명한다. 또한 여기서는 수치 범위 「A~B」는 그 양단의 수치를 포함하는 것이며, A 이상 B 이하를 의미한다.
본 발명에 따른 GaN 적층 기판의 제조 방법은, 800K에 있어서의 열 팽창률이 실리콘보다 크고, C면 사파이어보다 작은, 유리, 세라믹스 또는 단결정의 재료로 이루어지는 핸들 기판 상에, 이온 주입 박리법에 의해 오프 각도 0.5~5도의 C면 사파이어 기판으로부터 박리시킨 C면 사파이어 박막을 전사하여 GaN 에피 성장용 기판을 제작하는 공정과, 상기 GaN 에피 성장용 기판의 800~1000℃에서의 고온 질화 처리 및/또는 이 GaN 에피 성장용 기판의 C면 사파이어 박막 상으로의 결정성 AlN의 퇴적 처리를 행하여 상기 GaN 에피 성장용 기판을 표면 처리하고, C면 사파이어 박막 표면을 AlN으로 이루어지는 표면 처리층으로 피복하는 공정과, 상기 표면 처리된 GaN 에피 성장용 기판의 표면 처리층 상에 GaN을 에피택셜 성장시켜 표면이 N극성면으로 이루어지는 GaN막 담지체를 제작하는 공정과, 상기 GaN막에 이온 주입을 행하여 이온 주입 영역을 형성하는 공정과, 상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판을 첩합하여 접합하는 공정과, 상기 GaN막에 있어서의 이온 주입 영역에서 박리시켜 GaN 박막을 지지 기판 상에 전사하여, 표면이 Ga극성면으로 이루어지는 GaN 박막을 지지 기판 상에 가지는 GaN 적층 기판을 얻는 공정을 가지는 것을 특징으로 하는 것이다.
이하, 본 발명에 따른 GaN 적층 기판의 제조 방법을 도 1 및 도 2에 기초하여 상세하게 설명한다.
본 발명에 따른 GaN 적층 기판의 제조 방법은, 우선 도 1에 나타내는 바와 같이, (a)C면 사파이어 기판 및 핸들 기판의 준비 공정(공정 1-1), (b)C면 사파이어 기판 상으로의 박막 형성 공정(공정 1-2), (c)C면 사파이어 기판의 이온 주입 처리 공정(공정 1-3), (d)C면 사파이어 기판과 핸들 기판이 첩합 접합 공정(공정 1-4), (e)C면 사파이어 박막의 박리, 전사 공정(공정 1-5)의 순서로 처리를 행하여, GaN 에피 성장용 기판을 제작하는 것이다.
(공정 1-1:C면 사파이어 기판 및 핸들 기판의 준비)
우선 C면 사파이어 기판(1)과 핸들 기판(2)을 준비한다(도 1(a)).
여기서, C면 사파이어 기판(1)은 C면((0001)면)을 기판면으로 하는 사파이어(α-Al2O3)로 이루어지는 기판이다. 또 C면 사파이어 기판(1)의 c축 오프 각도(이하, 오프 각도)는 0.5~5도이며, 2~3도인 것이 바람직하다. 오프 각도를 이 범위 내 로 함으로써, 이 후에 이 C면 사파이어 기판(1)으로부터 박리·전사하여 형성하는 C면 사파이어 박막(1t) 상에 형성되는 GaN막(13)에 있어서 그 표면이 N극성면(이하, N면)이 됨과 아울러 평활성이 양호하며 결정성이 좋은 에피택셜 성장막이 되고, 또한 이온 주입 박리법에 의해 GaN막(13)의 일부를 박리하여 지지 기판(12)에 전사한 경우에 그 전사 박막(13a)이 평활성이 우수한 것이 된다. 또한 오프 각도란 기판 표면(결정 성장시키고자 하는 면)을 최밀면으로부터 특정 방향으로 미경사시킨 경우의 그 각도이며, c축 오프 각도란 C면 사파이어 기판(1)의 c축(C면의 법선축)의 a축 방향으로의 기울기의 크기를 말한다.
핸들 기판(2)은 800K에 있어서의 열 팽창률이 실리콘보다 크고, C면 사파이어보다 작은, 유리, 세라믹스 또는 단결정의 재료로 이루어지는 기판이며, 본 제조 공정에서 제작하는 GaN 에피 성장용 기판(11)의 베이스 기판이 되는 것이다.
또 핸들 기판(2)은 GaN 에피택셜 성장시의 기판 온도, 예를 들면 1000℃의 열 팽창률과 실온(20℃)의 열 팽창률과의 차분(△α)이 실리콘보다 크고, C면 사파이어보다 작은, 유리, 세라믹스 또는 단결정의 재료로 이루어지는 것이 바람직하고, GaN에 가능한 한 가까운 재료로 이루어지는 것이 보다 바람직하다. 핸들 기판(2)이 붕규산계 유리, GaN 소결체, AlN 소결체 또는 GaAs 단결정으로 이루어지는 것이 특히 바람직하다. 또한 붕규산계 유리로서는 예를 들면 JIS R3503:2007로 규정되는 붕규산유리-1(JR-1), 붕규산유리-2(JR-2)를 들 수 있다.
여기서 말하는 열 팽창률이란 소정의 온도에 있어서의 그 재료의 선 팽창률이다. 또한 열 팽창률은 온도의 함수가 되므로, 본 발명에 있어서는 에피택셜 성장시의 온도와 실온과의 중간 온도에 있어서의 값으로 판단한 것이다.
대표적인 재료의 800K에 있어서의 열 팽창률의 예를 이하에 나타낸다.
GaN:6.0×10-6/K(800K)
C면 사파이어:8.0×10-6/K(800K)
AlN:5.2×10-6/K(800K)
Si:4.1×10-6/K(800K)
GaAs 단결정:6.9×10-6/K(800K)
핸들 기판(2) 표면의 산술 평균 거칠기 Ra(JIS B0601:2013, 이하 동일)가 0.5nm 이하인 것이 바람직하다. 이것에 의해 C면 사파이어 기판(1)과의 접합시에 보다 강고한 접합이 가능하게 된다.
(공정 1-2:C면 사파이어 기판 상으로의 박막 형성)
C면 사파이어 기판(1)의 표면에 박막(1a)을 형성한다(도 1(b)).
박막(1a)은 C면 사파이어 기판(1)(최종적으로 C면 사파이어 박막(1t))과 첩합 상대인 핸들 기판(2)과의 사이에 개재하여 양자의 접합 강도를 향상시키기 위한 것이며, 산화실리콘(SiO2), 질화실리콘(Si3N4) 또는 산질화실리콘(SiOxNy)으로 이루어지는 것이 바람직하다. 또 이 박막(1a)의 막 두께는 300~1000nm인 것이 바람직하다.
박막(1a)은 스퍼터링법, 플라즈마 CVD법 등에 의해 형성하면 된다.
또한 박막(1a)을 개재시키지 않아도 C면 사파이어 기판(1)과 핸들 기판(2)과의 사이에서 충분한 접합 강도가 얻어지는 경우(즉 C면 사파이어 박막(1t)이 박리되지 않고 핸들 기판(2)에 전사되는 경우)에는 이 공정을 생략해도 된다.
(공정 1-3:C면 사파이어 기판(1)의 이온 주입 처리 공정)
이어서, 상기 C면 사파이어 기판(1)의 박막(1a) 형성면에 이온 주입을 행하여 C면 사파이어 기판(1) 중에 층 형상의 이온 주입 영역(1ion)을 형성한다(도 1(c)).
이 때, 주입 이온으로서 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용하는 것이 바람직하다.
또 주입 에너지는 이온 주입 깊이(즉 박리막(C면 사파이어 박막(1t))의 막 두께)를 규정하는 것이며, 110~160keV가 바람직하다. 주입 에너지 110keV 이상으로 하면, C면 사파이어 박막(1t)의 막 두께를 500nm 이상으로 할 수 있다. 한편, 160keV 초과로 하면, 주입 데미지가 커져 박리된 박막의 결정성의 열화를 초래할 우려가 있다.
또 도즈량은 1.0×1017~3.0×1017atom/cm2인 것이 바람직하다. 이것에 의해, C면 사파이어 기판(1) 중에 박리층(취화층)이 되는 이온 주입 영역(1ion)을 형성할 수 있다. 또한 이온 주입 온도는 실온이다.
여기서, 상기 이온 주입 처리는 전공정 1-2에서 박막(1a)을 형성한 상태의 C면 사파이어 기판(1)에 대하여 실시해도 되는데, 형성한 상태의 박막(1a)의 표면(박막(1a)을 형성하지 않는 경우에는 C면 사파이어 기판(1) 표면)이 거칠면 그 표면 요철에 대응하여 이온 주입 깊이가 불균일하게 되고, 박리 후의 C면 사파이어 박막(1t)의 박리면(표면)의 요철이 커져버린다.
그래서, 상기 이온 주입 전에 C면 사파이어 기판(1)의 이온 주입면(즉, 박막(1a) 표면 또는 C면 사파이어 기판(1) 표면)을 산술 평균 거칠기가 바람직하게는 0.3nm 이하가 되도록 평활화하면 된다. 예를 들면, 공정 1-2에서 형성한 박막(1a) 표면 또는 박막(1a)을 형성하지 않는 경우에는 C면 사파이어 기판(1) 표면을 CMP 등에 의한 연마 및/또는 에칭하여 산술 평균 거칠기 Ra가 바람직하게는 0.3nm 이하가 되도록 평활화하면 된다.
이상과 같이 C면 사파이어 기판(1)의 이온 주입을 예정하고 있는 면(즉, 박막(1a) 표면 또는 C면 사파이어 기판(1) 표면)을 평활화함으로써, 다음에 행하는 이온 주입 처리에 있어서의 이온 주입 깊이를 일정하게 할 수 있고, 나아가서는 핸들 기판(2)과 첩합한 후에 박리시킨 경우에 표면이 평활한(표면 거칠기가 작은) 박리 전사층(C면 사파이어 박막(1t))을 얻을 수 있다.
(공정 1-4:C면 사파이어 기판(1)과 핸들 기판(2)의 첩합 접합 공정)
이어서, 상기 이온 주입한 C면 사파이어 기판(1)의 박막(1a) 표면(박막(1a)을 형성하지 않는 경우에는 C면 사파이어 기판(1) 표면)과 핸들 기판(2)을 첩합하여 접합한다(도 1(d)).
여기서, C면 사파이어 기판(1)과 핸들 기판(2)이 박막(1a)을 개재시켜 접합되게 된다. 또는 박막(1a)을 형성하지 않는 경우에는 C면 사파이어 기판(1)과 핸들 기판(2)이 직접 접하는 형태로 접합되게 된다.
또한 이 첩합 전에, C면 사파이어 기판(1)의 이온 주입면, 핸들 기판(2)의 접합면의 양쪽 혹은 한쪽에 표면 활성화 처리로서 플라즈마 처리를 시행하는 것이 바람직하다.
예를 들면 일반적인 평행 평판형 플라즈마 챔버에, 표면 활성화 처리할 C면 사파이어 기판(1) 및/또는 핸들 기판(2)을 세트하고, 13.56MHz, 100W정도의 고주파를 인가하고, 프로세스 가스로서 Ar, N2, O2 등을 도입하여 처리하면 된다. 처리 시간은 5~30초로 한다. 이것에 의해, 대상의 기판 표면이 활성화되고, 첩합 후의 접합 강도가 증대된다.
또 첩합 후에는 200~300℃정도의 어닐을 실시함으로써, 보다 강고한 접합이 형성된다.
(공정 1-5:C면 사파이어 박막의 박리, 전사 공정)
이어서, 상기 C면 사파이어 기판(1)에 있어서의 이온 주입 영역(1ion)에서 박리시켜 C면 사파이어 박막(1t)을 핸들 기판(2) 상에 전사한다(도 1(e)).
박리 처리는 이온 주입 박리법에서 일반적으로 행해지는 처리이면 되고, 예를 들면 블레이드를 삽입하는 등의 기계 박리 외에, 레이저광 조사 등의 광 박리, 그 밖에 제트 수류나 초음파 등의 물리적 충격 박리가 적용 가능하다.
이것에 의해, 오프 각도가 0.5~5도, 바람직하게는 2~3도로 표면이 평활한 C면 사파이어 박막(1t)을 핸들 기판(2) 상에 가지는 GaN 에피 성장용 기판(11)이 얻어진다.
이 때, GaN 에피 성장용 기판(11)의 휨량은 작으면 작을수록 좋지만 실용적으로는 300μm 이하로 하는 것이 바람직하고, 200μm 이하가 보다 바람직하며, 150μm 이하가 더욱 바람직하다. 또한 이 경우의 기판 사이즈는 직경 150mm(6인치) 이상(상한은 특별히 제한은 없지만, 통상적으로 직경 300mm(12인치) 이하)을 전제로 하고 있다. 이것에 의해, 이후의 처리 공정을 용이하게 행할 수 있다.
또한 GaN 에피 성장용 기판(11)의 휨량은 GaN 에피 성장용 기판(11)의 C면 사파이어 박막(1t)이 상측(표면측)이 되는 방향으로 배치했을 때의 GaN 에피 성장용 기판(11)의 중앙부와 단부와의 고저차이며, 기판의 중앙부가 하방향으로 볼록한 경우를 마이너스의 값, 상방향으로 볼록한 경우를 플러스의 값으로 한다. 또 휨량의 측정에는 예를 들면 수직 입사 방식의 피조 간섭계(Corning Tropel사제, Flat Master)를 사용하면 된다(실시예에 있어서 동일하다).
이어서, 본 발명에 따른 GaN 적층 기판의 제조 방법은, 도 2에 나타내는 바와 같이, (a)GaN 에피 성장용 기판 및 지지 기판의 준비 공정(공정 2-1), (b)GaN 에피 성장용 기판의 표면 처리 공정(공정 2-2), (c)GaN 에피택셜 성장 공정(공정 2-3), (d)이온 주입 처리 공정(공정 2-4), (e)첩합 접합 공정(공정 2-5), (f)GaN 박막의 박리, 전사 공정(공정 2-6)의 순서로 처리를 행하는 것이다.
(공정 2-1:GaN 에피 성장용 기판 및 지지 기판의 준비)
우선 GaN 에피 성장용 기판(11)과 지지 기판(12)을 준비한다(도 2(a)).
여기서, GaN 에피 성장용 기판(11)은 상기 서술한 바와 같은 공정으로 제작한 것이며, 핸들 기판(2) 상에 오프 각도가 0.5~5도, 바람직하게는 2~3도의 C면 사파이어 박막(1t)을 가지고 이루어진다.
오프 각도를 이 범위 내로 함으로써, 이 후에 C면 사파이어 박막(1t) 상에 형성되는 GaN막(13)에 있어서 그 표면이 N극성면(이하, N면)이 됨과 아울러 평활성이 양호하며 결정성이 좋은 에피택셜 성장막이 되고, 또한 이온 주입 박리법에 의해 이것의 일부를 박리하여 지지 기판(12)에 전사한 경우에 그 전사 박막(13a)이 평활성이 우수한 것이 된다.
또 C면 사파이어 박막(1t) 표면의 산술 평균 거칠기 Ra가 0.5nm 이하인 것이 바람직하다. 이것에 의해, 에피택셜 성막되는 GaN막(13)의 표면이 더욱 평활해져, 지지 기판(12)과의 첩합 접합시에 보다 강고한 접합이 가능하게 된다.
지지 기판(12)은 최종적으로 GaN 박막(13a)을 지지하는 기판이며, Si, Al2O3, SiC, AlN 또는 SiO2로 이루어지는 것이 바람직하다. 그 구성 재료는 얻어진 GaN 적층 기판을 사용하여 제작하는 반도체 디바이스의 용도에 따라 적절히 선정하면 된다.
지지 기판(12) 표면의 산술 평균 거칠기 Ra가 0.5nm 이하인 것이 바람직하다. 이것에 의해 GaN 에피 성장용 기판(11) 상에 GaN층(13)을 가지는 GaN층 담지체와의 접합시에 보다 강고한 접합이 가능하게 된다.
또 스퍼터링법, 플라즈마 CVD법 등이나 지지 기판(12)이 Si로 이루어지는 경우에는 열산화법에 의해 지지 기판(12)의 최표층에 산화실리콘(SiOx 박막, 단, 0<x≤2)으로 이루어지는 본드막을 마련해도 된다(단, 지지 기판(12)이 SiO2로 이루어지는 경우를 제외한다). 또한 지지 기판(12) 자체의 표면 거칠기가 충분히 작지 않은 경우(예를 들면, 지지 기판(12) 표면의 산술 평균 거칠기 Ra가 0.5nm 초과인 경우), 이 본드막을 화학 기계 연마(CMP) 등에 의해 처리하여 그 표면을 평활화해도 된다. 이것에 의해, GaN 에피 성장용 기판(11) 및 GaN층(13)을 가지는 GaN층 담지체와의 접합 강도를 한층 더 크게 할 수 있다.
또한 이 본드막의 막 두께는 대략 300~1000nm가 바람직하다.
(공정 2-2:GaN 에피 성장용 기판의 표면 처리)
이어서, GaN 에피 성장용 기판의 표면 처리를 행한다(도 2(b)).
즉, GaN 에피 성장용 기판(11)의 800~1000℃에서의 고온 질화 처리 및/또는 GaN 에피 성장용 기판(11)의 C면 사파이어 박막(1t) 상으로의 결정성 AlN의 퇴적 처리를 행하여 GaN 에피 성장용 기판(11)을 표면 처리하고, C면 사파이어 박막(1t) 표면을 AlN으로 이루어지는 표면 처리층(11a)으로 피복한다.
이 중, GaN 에피 성장용 기판(11)의 고온 질화 처리는, GaN 에피 성장용 기판(11)을 질소 함유 분위기중에서 이 후에 행해지는 GaN 에피택셜 성장의 성막 온도보다 다소 낮은 온도, 구체적으로는 800~1000℃로 가열하여 적어도 C면 사파이어 박막(1t)의 표면에 표면 처리층(11a)으로서 AlN막을 형성하는 것이다. 이 처리는 바람직하게는 GaN막을 에피택셜 성장시키는 MOCVD 장치의 동일한 처리실에서 인사이투(in situ)의 상태에서 실시되고, GaN 에피택셜 성장의 성막 온도(1050~1100℃)보다 다소 낮은 온도(800~1000℃)에서 실행된다. 이 때, 처리 온도가 800℃ 미만이 되면 GaN막의 N극 성장이 발생하지 않고, 또한 1000℃ 초과에서는 이 후에 행해지는 에피택셜 성장의 GaN 생성에서 평활성이 열화된다. 또 프로세스 가스로서는 순질소를 사용하는데, 암모니아 가스를 사용할 수도 있다. 암모니아 가스를 사용함으로써, 보다 활성인 N원자가 발생하고, GaN막의 표면 형태(결정 구조)를 개선할 수 있다. 또 고온 질화 처리 시간은 30초~30분정도로 하면 된다. 처리 시간을 길게 함으로써 GaN막의 표면 형태(결정 구조)를 개선 가능하다.
C면 사파이어 박막(1t) 상으로의 결정성 AlN의 형성 처리는, 사파이어의 질화, 화학적 기상 성장법(CVD법) 또는 물리적 기상 성장법(PVD법)에 의해 C면 사파이어 박막(1t) 상에 표면 처리층(11a)으로서 결정성 AlN막을 형성하는 것이다. 이 퇴적 처리는 적어도 C면 사파이어 박막(1t) 표면을 결정성 AlN막(표면 처리층(11a))으로 피복할 수 있는 형성 조건에서 행하면 된다.
또한 상기한 바와 같이 C면 사파이어 박막(1t) 상에 표면 처리층(11a)으로서 결정성 AlN막을 형성한 후, GaN 에피택셜 성장 전에 열처리하여 결정성 AlN막을 안정화시키는 것이 바람직하다.
(공정 2-3:GaN 에피택셜 성장 공정)
이어서, 상기 표면 처리된 C면 사파이어 박막(1t)의 표면 처리층(11a) 상에 GaN을 에피택셜 성장시켜 표면이 N극성면으로 이루어지는 GaN막(13)을 형성하고, GaN막 담지체를 제작한다.
GaN막의 에피택셜 성장법으로서는 분자선 에피택셜(MBE)법이나, 하이드라이드 기상 성장(HVPE)법, 유기 금속 기상 성장(MOCVD)법이 알려져 있는데, C면 사파이어 박막(1t) 상에 직접 저결함의 GaN 박막을 성장시키기 위해서는 MOCVD법이 최적이며 바람직하다.
이 때, MOCVD법에 의한 GaN막(13)의 에피택셜 성장이 1000℃ 초과에서 행해지는 것이 바람직하고, 상기 공정 2-2에 있어서 고온 질화 처리가 행해지는 경우에는 그 처리 온도보다 고온에서 행해지는 것이 바람직하고, GaN막(13)의 막질과 성막 속도의 밸런스가 취해지는 1000℃ 초과 1200℃ 이하가 적합하다. 또 프로세스 가스는 트리메틸갈륨(TMG) 및 암모니아(NH3)를 사용하고, 캐리어 가스로서 수소를 사용하면 된다.
또 GaN막(13)의 두께는 최종적으로 얻고자 하는 GaN 박막(13a)의 두께에 따르는 것이며, 예를 들면 1~30μm이다.
또한 공정 2-2에 있어서 C면 사파이어 박막(1t)을 표면 처리한 후, 표면 처리층(11a) 상에 저온 예를 들면 700℃ 이하에서 GaN 버퍼층을 형성하고, 이어서 이 GaN 버퍼층 상에 상기 MOCVD법에 의한 GaN 에피택셜 성장을 행하여, GaN막(13)을 형성하는 것이 바람직하다.
이 때, GaN 버퍼층의 성막시에, 성막 온도가 700℃ 초과에서는 버퍼층 상의 GaN막(13)이 잘 N극 성장하지 않고, 400℃ 미만에서는 성막 자체가 진행되지 않는 경우가 있기 때문에, 바람직하게는 400~700℃, 보다 바람직하게는 400~600℃에서 성막하는 것이 바람직하다. 또 GaN 버퍼층의 두께는 지나치게 얇으면 버퍼 효과가 얻어지지 않는 경우가 있고, 지나치게 두꺼우면 막질 저하를 초래할 우려가 있기 때문에, 바람직하게는 20~40nm, 보다 바람직하게는 20~25nm로 한다.
이상의 일련의 GaN막(13)의 형성 공정에 의해, GaN 에피 성장용 기판(11)의 C면 사파이어 박막(1t)(표면 처리층(11a)) 상에 표면이 N면으로 이루어지고, 매우 결정성이 좋은 GaN막(13)이 성막된다(여기까지, 도 2(c)).
여기서, GaN 등의 화합물 반도체 결정 표면은 극성을 가지고 있고, 예를 들면 구성 원소 Ga와 N로 이루어지는 단결정의 GaN막은 필연적으로 Ga원자로 이루어지고(종단되고) 이 Ga원자의 미결합손이 노출된 극성면(Ga극성면(Ga면이라고도 한다))과, N원자로 이루어지고(종단되고) 이 N원자의 미결합손이 노출된 극성면(N극성면(N면이라고도 한다))을 가진다.
또 GaN의 결정 구조는 육방정계이며, 그 극성면은 결정 격자의 최밀면에 나타난다. 또한 육방정계 화합물 반도체 결정의 최밀면은 {0001}면이지만, (0001)면과 (000-1)면은 등가가 아니라, 전자는 카티온 원자가 노출되는 면, 후자는 아니온 원자가 노출되는 면이며, 질화갈륨(GaN)에 있어서는 (0001)면이 Ga면, (000-1)면이 N면이 된다.
또한 상기 에피택셜 성장에 의해 GaN막(13)을 형성한 후, 추가로 스퍼터링법, 플라즈마 CVD법 등에 의해, 이 GaN막(13) 상에 산화실리콘(SiOx, 단, 0<x≤2)막을 지지 기판(12)과 첩합하기 위한 본드층으로서 형성하여 상기 GaN막 담지체로 해도 된다. 이 경우의 산화실리콘막의 두께(CMP 연마하는 경우에는 CMP 연마 후의 두께)는 200~1000nm가 바람직하다.
(공정 2-4:GaN막(13)으로의 이온 주입 공정)
이어서, 상기 GaN막 담지체의 GaN막(13)의 표면으로부터 이온 주입을 행하여 GaN막(13) 중에 층 형상의 이온 주입 영역(13ion)을 형성한다(도 2(d)).
이 때, 주입 이온으로서 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용하는 것이 바람직하다.
또 주입 에너지는 이온 주입 깊이(즉 박리막(GaN 박막(13a))의 막 두께)를 규정하는 것이며, 100~160keV가 바람직하다. 주입 에너지 100keV 이상으로 하면, GaN 박막(13a)의 막 두께를 500nm 이상으로 할 수 있다. 한편, 160keV 초과로 하면, 주입 데미지가 커져 박리된 박막의 결정성의 열화를 초래할 우려가 있다.
또 도즈량은 1.0×1017~3.5×1017atom/cm2인 것이 바람직하다. 이것에 의해, GaN막(13) 중에 박리층(취화층)이 되는 이온 주입 영역(13ion)을 형성할 수 있고, 또한 GaN막 담지체의 온도 상승을 억제할 수 있다. 또한 이온 주입 온도는 실온이며, 고온으로 하면 GaN막 담지체가 파단할 우려가 있기 때문에, GaN막 담지체를 냉각해도 된다.
여기서, 상기 이온 주입 처리는 공정 2-3에서 GaN막(13)을 형성한 상태의 GaN막 담지체에 대하여 실시해도 되는데, 형성한 상태의 GaN막(13)의 표면이 거칠면 그 표면 요철에 대응하여 이온 주입 깊이가 불균일하게 되고, 박리 후의 GaN 박막(13a)의 박리면(표면)의 요철이 커져버린다.
그래서, 상기 이온 주입 전에 GaN막 담지체의 이온 주입면을 산술 평균 거칠기가 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.2nm 이하가 되도록 평활화하면 된다.
예를 들면 공정 2-3에서 형성한 GaN막(13) 표면을 CMP 등에 의한 연마 및/또는 에칭하여 산술 평균 거칠기 Ra가 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.2nm 이하가 되도록 평활화하면 된다.
또는, 상기 GaN막(13)(즉 성막한 상태의, 또는 연마 및/또는 에칭하여 평활화한 GaN막(13)) 상에 본드층으로서 산화실리콘막을 형성한 경우에는, 이 산화실리콘막 표면을 CMP 등에 의한 연마 및/또는 에칭하여 산술 평균 거칠기 Ra가 바람직하게는 0.3nm 이하가 되도록 평활화하면 된다. GaN막(13)의 두께가 얇고, 연마 등으로의 평탄화가 곤란한 경우에 특히 유효하다.
이상과 같이 GaN막 담지체의 이온 주입을 예정하고 있는 면(즉, GaN막(13) 또는 상기 본드층으로서의 산화실리콘막 표면)을 평활화함으로써, 이어서 행하는 이온 주입 처리에 있어서의 이온 주입 깊이를 일정하게 할 수 있고, 나아가서는 지지 기판(12)과 첩합한 후에 박리시킨 경우에 표면이 평활한(표면 거칠기가 작은) 박리 전사층(GaN 박막(13a))을 얻을 수 있다.
(공정 2-5:GaN막 담지체와 지지 기판(12)의 첩합 접합 공정)
이어서, 상기 이온 주입한 GaN막 담지체의 GaN막(13)측 표면과 지지 기판(12)을 첩합하여 접합한다(도 2(e)).
여기서, 본드층(산화실리콘막)을 형성하고 있지 않은 GaN막 담지체와 지지 기판(12)의 첩합의 경우, GaN막 담지체의 GaN막(13) 표면(N면)과 지지 기판(12) 표면이 접합되게 된다. 즉, GaN 에피 성장용 기판(11)(핸들 기판(2)/박막(1a)/C면 사파이어 박막(1t))/표면 처리층(11a)/(GaN 버퍼층)/GaN막(13)(N면)/지지 기판(12)의 적층 구조가 된다.
또 본드층(산화실리콘막)을 적어도 어느 하나의 표면에 형성하고 있는 GaN막 담지체와 지지 기판(12)의 첩합의 경우, GaN막 담지체의 GaN막(13) 표면(N면)과 지지 기판(12) 표면이 그들 사이에 본드층(산화실리콘막)이 개재되어 접합되게 된다. 즉, GaN 에피 성장용 기판(11)(핸들 기판(2)/박막(1a)/C면 사파이어 박막(1t))/표면 처리층(11a)/(GaN 버퍼층)/GaN막(13)(N면)/본드층(산화실리콘막)/지지 기판(12)의 적층 구조가 된다.
또한 이 첩합 전에, GaN막 담지체의 이온 주입면, 지지 기판(12)의 접합면의 양쪽 혹은 한쪽에 표면 활성화 처리로서 플라즈마 처리를 시행하는 것이 바람직하다.
예를 들면, 일반적인 평행 평판형 플라즈마 챔버에, 표면 활성화 처리할 GaN막 담지체 및/또는 지지 기판(12)을 세트하고, 13.56MHz, 100W정도의 고주파를 인가하고, 프로세스 가스로서 Ar, N2, O2 등을 도입하여 처리하면 된다. 처리 시간은 5~30초로 한다. 이것에 의해, 대상의 기판 표면이 활성화되고, 첩합 후의 접합 강도가 증대된다.
또 첩합 후에는 200~300℃, 5~24시간정도의 어닐을 실시함으로써, 보다 강고한 접합이 형성되기 때문에 바람직하다.
(공정 2-6:GaN 박막의 박리, 전사 공정)
이어서, 상기 GaN막(13)에 있어서의 이온 주입 영역(13ion)에서 박리시켜 GaN 박막(13a)을 지지 기판(12) 상에 전사한다(도 2(f)).
박리 처리는 이온 주입 박리법에서 일반적으로 행해지는 처리이면 되고, 예를 들면 블레이드를 삽입하는 등의 기계 박리 외에, 레이저광 조사 등의 광 박리, 그 밖에 제트 수류나 초음파 등의 물리적 충격 박리가 적용 가능하다.
이것에 의해, 표면이 Ga극성면으로 이루어지고 결정성이 양호하며 표면이 평활한 GaN 박막(13a)을 지지 기판(12) 상에 가지는 GaN 적층 기판(10)이 얻어진다.
또한 박리 후의 전사한 GaN 박막(13a)의 표면은 충분히 평활하지만, 이 GaN 적층 기판(10)을 사용하는 디바이스의 요구 특성의 여하에 따라서는 연마 등으로 보다 평활화해도 된다. 또 이 GaN 적층 기판(10)에 추가로 GaN막을 에피택셜 성장시킴으로써, 저결함이며 두꺼운 막의 GaN 기판을 제조하는 것도 가능하다.
또한 GaN 적층 기판(10)의 GaN 박막(13a) 표면의 극성면을 확인하는 방법은, 예를 들면 KOH 수용액에 의한 에칭 레이트의 차이를 보아 판단하면 된다. 즉, N면 쪽이 Ga면보다 에칭 레이트가 크다. 예를 들면, 40℃, 2mol/L의 KOH 수용액에 45분 담근 경우, Ga면은 에칭되지 않지만, N면은 에칭되는 것으로부터 확인할 수 있다.
(실시예)
이하에 실시예 및 비교예를 들어, 본 발명을 더욱 구체적으로 설명하는데, 본 발명은 이들 실시예에 한정되는 것은 아니다.
[실시예 1]
이하의 조건으로 GaN 적층 기판을 제작했다.
(실시예 1-1)
직경 12인치, 두께 750μm, 열 팽창률 5.2×10-6/k(800K)의 AlN 소결체(세라믹스)로 이루어지는 핸들 기판과, 직경 12인치, 두께 750μm, 산술 평균 거칠기 Ra 0.3nm, 열 팽창률 8.0×10-6/k(800K), c축 오프각 1.5도의 C면 사파이어 기판을 준비했다. 또한 이 핸들 기판의 GaN(열 팽창률 6.0×10-6/k(800K))과의 열 팽창률의 차는 -0.8×10-6/k이다.
이어서, 이 C면 사파이어 기판 표면에 스퍼터링법에 의해 두께 150nm의 SiO2 박막을 형성하고, 이 SiO2 박막 표면으로부터 수소 분자 이온 H2 +를 주입 에너지 150keV, 도즈량 2×1017atom/cm2로 이온 주입했다.
이어서, C면 사파이어 기판의 이온 주입면(SiO2 박막 형성면)과 핸들 기판 표면에 대해서 Ar 플라즈마 처리를 실시했다. 이어서, 양자의 Ar 플라즈마 처리면끼리를 첩합하여 접합한 후, 첩합한 것으로부터 이온 주입 영역에 있어서 기계적으로 C면 사파이어 기판을 박리시키고, 핸들 기판 상에 C면 사파이어 박막을 전사하여 GaN 에피 성장용 기판을 얻었다. 이 GaN 에피 성장용 기판의 휨량은 100μm였다.
이 기판을 RCA 세정으로 세정한 후, MOCVD 장치로 기판 온도 900℃의 고온 질화 처리(프로세스 가스:순질소)를 30분 실시하고, 계속해서 기판 온도 400℃에서 GaN 버퍼층을 두께 20nm 성막한 후에, 추가로 기판 온도 1050℃에서 프로세스 가스:TMG 및 NH3을 사용하여 에피택셜 성장시켜 GaN막을 10μm 성막했다. 그 GaN막의 산술 평균 거칠기 Ra는 8nm였다.
이어서, 이 GaN막 상에 본드층으로서 플라즈마 CVD법에 의해 두께 2μm의 산화실리콘막을 성막한 후, CMP 장치로 이 산화실리콘막을 300nm까지 연마했다. 얻어진 GaN막 담지체의 산술 평균 거칠기 Ra는 0.3nm였다.
이어서, 이 GaN막 담지체의 산화실리콘막 표면으로부터 수소 분자 이온 H2 +를 주입 에너지 160keV, 도즈량 3.1×10+ 17atom/cm2로 이온 주입했다.
이어서, 지지 기판으로서, 직경 12인치, 두께 750μm의 Si 기판을 준비하고, Si 기판 상에 두께 300nm의 열산화막을 형성했다. 열산화막 형성 후의 Si 기판의 산술 평균 거칠기는 Ra=0.5nm였다.
이 Si 기판, 상기 GaN막 담지체 각각의 열산화막, 산화실리콘막(이온 주입면) 표면에 대해서 Ar 플라즈마 처리를 실시했다. 이어서, Ar 플라즈마 처리면끼리를 첩합한 후, 질소 분위기하에서 200℃에서 12시간 어닐했다. 어닐 후, GaN막의 이온 주입 영역에 금속 블레이드를 삽입하여 박리를 행하고, Si 기판 상에 GaN 박막을 전사하여 GaN 적층 기판을 얻었다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술 평균 거칠기 Ra는 10nm였다. 또 얻어진 GaN 적층 기판의 GaN 박막에 대해서 X선 로킹 커브법에 의해 결정성을 평가했다. 상세하게는 X선 회절에 의해 상기 GaN 박막의 GaN(0002)면 반사의 로킹 커브(ω스캔)에 있어서의 틸트 분포(반값폭)를 구했더니, 310arcsec로 양호한 결정성을 나타냈다.
또 GaN 박막의 표면의 극성면의 확인으로서, 샘플을 40℃, 2mol/L의 KOH 수용액에 45분 담근 후, 표면을 관찰했더니, GaN 박막 표면은 에칭되어 있지 않고, GaN 박막 표면이 Ga면으로 되어 있는 것을 알 수 있었다.
(실시예 1-2)
실시예 1-1에 있어서, 핸들 기판을 붕규산유리(열 팽창률 6.8×10-6/k (800K))로 이루어지는 것으로 하고, C면 사파이어 기판의 오프 각도를 3도(산술 평균 거칠기 Ra:0.3nm)로 하고, 그 이외에는 실시예 1-1과 마찬가지로 하여 GaN 에피 성장용 기판을 제작했다. 이 GaN 에피 성장용 기판의 휨량은 150μm였다.
이어서, 이 GaN 에피 성장용 기판을 사용하여 두께 5μm의 GaN막을 에피택셜 성장시킨 후, 이 GaN막 표면(이 GaN막 산술 평균 거칠기 Ra:6nm)을 CMP 연마하여 그 표면의 산술 평균 거칠기 Ra를 0.2nm로 하고, 본드층을 형성하지 않고 그대로 석영으로 이루어지는 지지 기판(석영 기판)에 전사했다. 그 이외에는 실시예 1-1과 마찬가지로 하여 GaN 적층 기판을 얻었다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술 평균 거칠기 Ra는 0.3nm였다. 또 얻어진 GaN 적층 기판의 GaN 박막에 대해서 실시예 1-1과 마찬가지로 X선 로킹 커브법에 의해 결정성을 평가했더니, FWHM280arcsec가 되고, 실시예 1-1과 동등한 결정성을 나타냈다.
또 실시예 1-1과 마찬가지로 하여 GaN 박막의 표면의 극성면을 확인했더니, Ga면으로 되어 있었다.
(비교예 1-1)
실시예 1-1에 있어서, C면 사파이어 기판의 c축 오프 각도를 0.05도(산술 평균 거칠기 Ra:0.3nm)로 한 것을 사용하고, 그 이외에는 실시예 1-1과 마찬가지로 하여 GaN 적층 기판을 얻었다. 또한 GaN막 성막 후의 이 GaN막 산술 평균 거칠기 Ra는 135nm이며, 산화실리콘막 CMP 연마 후의 GaN막 담지체의 산술 평균 거칠기 Ra는 0.2nm였다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술 평균 거칠기 Ra는 150nm가 되어 평활성이 나쁜 것이었다. 또 얻어진 GaN 적층 기판의 GaN 박막에 대해서 실시예 1-1과 마찬가지로 X선 로킹 커브법에 의해 결정성을 평가했더니, FWHM850arcsec가 되고, 결정성이 악화되었다.
또 실시예 1-1과 마찬가지로 하여 GaN 박막의 표면의 극성면을 확인했더니, Ga면으로 되어 있었다.
(비교예 1-2)
실시예 1-1에 있어서, C면 사파이어 기판의 c축 오프 각도를 6도(산술 평균 거칠기 Ra:0.3nm)로 한 것을 사용하고, 그 이외에는 실시예 1-1과 마찬가지로 하여 GaN 적층 기판을 얻었다. 또한 GaN막 성막 후의 이 GaN막 산술 평균 거칠기 Ra는 80nm이며, 산화실리콘막 CMP 연마 후의 GaN막 담지체의 산술 평균 거칠기 Ra는 0.3nm였다.
얻어진 GaN 적층 기판의 GaN 박막 표면의 산술 평균 거칠기 Ra는 120m였다. 또 얻어진 GaN 적층 기판의 GaN 박막에 대해서 실시예 1-1과 마찬가지로 X선 로킹 커브법에 의해 결정성을 평가했더니, FWHM960arcsec가 되고, 결정성이 악화되었다.
또 실시예 1-1과 마찬가지로 하여 GaN 박막의 표면의 극성면을 확인했더니, Ga면으로 되어 있었다.
(비교예 1-3)
실시예 1-1에서 사용한 C면 사파이어 기판을 그대로 GaN 에피 성장용 기판으로서 사용하고, 이 GaN 에피 성장용 기판에 실시예 1-1과 마찬가지로 하여 GaN막을 형성했더니, GaN 성막 후의 기판의 휨이 약3mm로 매우 커지고, 지지 기판과의 첩합을 할 수 없기 때문에, 이후의 공정을 중지했다.
이상의 결과를 표 1에 나타낸다. 본 발명에 의하면, 직경 12인치의 대구경의 기판이라도 우수한 평활성과 결정성을 가지는 GaN 적층 기판이 얻어지는 것이 명확하게 되었다. 또한 표 중의 표면 거칠기 Ra는 산술 평균 거칠기 Ra이다.
Figure pct00001
또한 지금까지 본 발명을 상기 실시형태로써 설명해왔는데, 본 발명은 이 실시형태에 한정되는 것은 아니며, 다른 실시형태, 추가, 변경, 삭제 등, 당업자가 생각이 미칠 수 있는 범위 내에서 변경할 수 있고, 어느 태양에 있어서도 본 발명의 작용 효과를 이루는 한, 본 발명의 범위에 포함되는 것이다.
1, 1'…C면 사파이어 기판
1a…박막
1ion, 13ion…이온 주입 영역
1t…C면 사파이어 박막
2…핸들 기판
10…GaN 적층 기판
11…GaN 에피 성장용 기판
11a…표면 처리층
12…지지 기판
13…GaN막
13a…GaN 박막

Claims (13)

  1. 800K에 있어서의 열 팽창률이 실리콘보다 크고, C면 사파이어보다 작은, 유리, 세라믹스 또는 단결정의 재료로 이루어지는 핸들 기판 상에, 이온 주입 박리법에 의해 오프 각도 0.5~5도의 C면 사파이어 기판으로부터 박리시킨 C면 사파이어 박막을 전사하여 GaN 에피 성장용 기판을 제작하는 공정과,
    상기 GaN 에피 성장용 기판의 800~1000℃에서의 고온 질화 처리 및/또는 이 GaN 에피 성장용 기판의 C면 사파이어 박막 상으로의 결정성 AlN의 퇴적 처리를 행하여 상기 GaN 에피 성장용 기판을 표면 처리하고, C면 사파이어 박막 표면을 AlN으로 이루어지는 표면 처리층으로 피복하는 공정과,
    상기 표면 처리된 GaN 에피 성장용 기판의 표면 처리층 상에 GaN을 에피택셜 성장시켜 표면이 N극성면으로 이루어지는 GaN막 담지체를 제작하는 공정과,
    상기 GaN막에 이온 주입을 행하여 이온 주입 영역을 형성하는 공정과,
    상기 이온 주입한 GaN막 담지체의 GaN막측 표면과 지지 기판을 첩합하여 접합하는 공정과,
    상기 GaN막에 있어서의 이온 주입 영역에서 박리시켜 GaN 박막을 지지 기판 상에 전사하여, 표면이 Ga극성면으로 이루어지는 GaN 박막을 지지 기판 상에 가지는 GaN 적층 기판을 얻는 공정
    을 가지는 GaN 적층 기판의 제조 방법.
  2. 제 1 항에 있어서, 상기 핸들 기판이 붕규산계 유리, GaN 소결체, AlN 소결체 또는 GaAs 단결정으로 이루어지는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 핸들 기판과 C면 사파이어 박막 사이에 산화실리콘, 질화실리콘 또는 산질화실리콘의 박막을 개재시켜 이 C면 사파이어 박막을 전사하는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, GaN 에피 성장용 기판의 휨량을 300μm 이하로 하는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 GaN 에피택셜 성장이 1000℃ 초과 1200℃ 이하에서 행해지는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, MOCVD법에 의해 상기 GaN의 에피택셜 성장을 행하는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 C면 사파이어 기판을 표면 처리한 후, 700℃ 이하에서 표면 처리층 상에 GaN 버퍼층을 형성하고, 이어서 이 GaN 버퍼층 상에 상기 GaN 에피택셜 성장을 행하는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  8. 제 7 항에 있어서, 상기 GaN 버퍼층의 두께가 20~40nm인 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 에피택셜 성장에 의해 GaN막을 형성한 후, 추가로 이 GaN막 상에 산화실리콘막을 형성하여 상기 GaN막 담지체로 하는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 또한 상기 이온 주입 전에 GaN막 담지체의 이온 주입면을 산술 평균 거칠기 Ra 0.3nm 이하로 평활화하는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 GaN막으로의 이온 주입이 수소 이온(H+) 및/또는 수소 분자 이온(H2 +)을 사용한, 주입 에너지 100~160keV, 도즈량 1.0×1017~3.5×1017atom/cm2의 처리인 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 지지 기판이 Si, Al2O3, SiC, AlN 또는 SiO2로 이루어지는 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
  13. 제 12 항에 있어서, 상기 지지 기판은 GaN막 담지체와의 접합면에 산화실리콘막을 형성한 것인(단, 지지 기판이 SiO2로 이루어지는 경우를 제외한다) 것을 특징으로 하는 GaN 적층 기판의 제조 방법.
KR1020217006426A 2018-08-09 2019-08-01 GaN 적층 기판의 제조 방법 KR102727343B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2018-149939 2018-08-09
JP2018149939 2018-08-09
PCT/JP2019/030164 WO2020031829A1 (ja) 2018-08-09 2019-08-01 ＧａＮ積層基板の製造方法

Publications (2)

Publication Number Publication Date
KR20210039438A true KR20210039438A (ko) 2021-04-09
KR102727343B1 KR102727343B1 (ko) 2024-11-08

Family

ID=

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016511934A (ja) 2013-01-16 2016-04-21 キューマット インコーポレイテッドＱｍａｔ， Ｉｎｃ． 光電子デバイスを形成する技術

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016511934A (ja) 2013-01-16 2016-04-21 キューマット インコーポレイテッドＱｍａｔ， Ｉｎｃ． 光電子デバイスを形成する技術

Also Published As

Publication number Publication date
CN112585305A (zh) 2021-03-30
CN112585305B (zh) 2023-03-28
GB2591348A (en) 2021-07-28
GB202102099D0 (en) 2021-03-31
US11479876B2 (en) 2022-10-25
JP7044161B2 (ja) 2022-03-30
DE112019003987T5 (de) 2021-04-22
WO2020031829A1 (ja) 2020-02-13
TWI834703B (zh) 2024-03-11
JPWO2020031829A1 (ja) 2021-08-26
TW202024406A (zh) 2020-07-01
GB2591348B (en) 2023-02-08
US20210301419A1 (en) 2021-09-30

Similar Documents

Publication Publication Date Title
JP7044161B2 (ja) ＧａＮ積層基板の製造方法
KR102570935B1 (ko) GaN 적층 기판의 제조 방법
US10829868B2 (en) Manufacturing method of SiC composite substrate
JP5468528B2 (ja) 単結晶ダイヤモンド成長用基材及びその製造方法並びに単結晶ダイヤモンド基板の製造方法
US10431460B2 (en) Method for producing SiC composite substrate
JP2013098572A (ja) 薄膜接合基板の製造方法
WO2022181163A1 (ja) 窒化物半導体基板およびその製造方法
KR102727343B1 (ko) GaN 적층 기판의 제조 방법
WO2017127026A1 (en) Fabrication of a device on a carrier substrate
JP7290156B2 (ja) 窒化物半導体基板及びその製造方法
JP7290182B2 (ja) 窒化物半導体基板及びその製造方法
WO2023119916A1 (ja) 窒化物半導体基板および窒化物半導体基板の製造方法
KR20130051232A (ko) 박막 접합 기판 및 그 제조방법
JP2024060665A (ja) 窒化物半導体エピタキシャルウエーハの製造方法及び窒化物半導体エピタキシャルウエーハ用複合基板

Legal Events

Date Code Title Description
E902 Notification of reason for refusal