KR20210011500A - 슬롯형 정전 척 - Google Patents

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KR20210011500A
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Abstract

반도체 웨이퍼를 클램핑하기 위한 어셈블리는 플레이트 및 플레이트 상에 장착된 정전 척을 포함한다. 웨이퍼 핸들러의 엔드 이펙터의 암을 수용하기 위해 정전 척의 각 부분 사이에서 복수의 슬롯이 연장된다. 엔드 이펙터의 암은, 정전 척 상에 배치되고 정전 척으로부터 제거되는 반도체 웨이퍼를 지지한다.

Description

슬롯형 정전 척
[관련 출원]
본 출원은, 2018년 6월 19일에 출원되었고 발명의 명칭이 "Slotted Monolithic Mirror Plate with Electrostatic Chuck(정전 척을 갖는 슬롯형 모놀리식 미러 플레이트)"인 미국 가특허 출원 제62/687,017호에 대한 우선권을 청구하며, 이 미국 가특허 출원은 모든 목적을 위해 그 전체가 본 명세서에 참조로서 통합된다.
[기술분야]
본 개시는 반도체 웨이퍼 핸들링에 관한 것이며, 더 구체적으로는, 웨이퍼 핸들링을 위해 사용되는 슬롯을 갖는 정전 웨이퍼 척에 관한 것이다.
정전 웨이퍼 척, 또는 축약하여 정전 척은, 웨이퍼를 유지하기 위해 반도체 제조 장비에 사용된다. 정전 척은, 반도체 웨이퍼를 척에 클램핑하는 정전력을 생성하기 위해 고전압을 사용한다. 전통적으로, 정전 척은 웨이퍼를 로딩 및 언로딩하기 위해 리프트 핀을 사용한다. 웨이퍼를 로딩할 때, 리프트 핀은 정전 척으로부터 상승하고, 웨이퍼 핸들러의 엔드 이펙터로부터 웨이퍼를 수용한 후, 웨이퍼가 척의 표면 상에 받쳐질 때까지 다시 내려간다. 웨이퍼를 언로딩할 때, 웨이퍼 핸들러의 엔드 이펙터가 웨이퍼와 척의 표면 사이에서 미끄러져 웨이퍼를 픽업할 수 있도록, 리프트 핀은 웨이퍼를 척의 표면 위로 올리기 위해 상승한다. 그러나 리프트 핀의 사용은 여러 문제를 발생시킨다. 리프트 핀은 웨이퍼 위의 이동 공간을 요구하고 핀을 리프팅하기 위한 z-스테이지 또는 다른 이동 메커니즘을 요구하며, 이는 시스템에 무게 및 복잡성을 더한다. 또한, 리프트 핀의 이동 시간은 스루풋을 감소시킨다.
따라서, 정전 척으로부터 반도체 웨이퍼를 로딩 및 언로딩하기 위한 더 효율적인 방법 및 시스템에 대한 필요가 존재한다. 그러한 방법 및 시스템은 정전 척에 슬롯을 형성함으로써 달성될 수 있다.
일부 실시예에서, 반도체 웨이퍼를 클램핑하기 위한 어셈블리는 플레이트 및 플레이트 상에 장착된 정전 척을 포함한다. 웨이퍼 핸들러의 엔드 이펙터의 암을 수용하기 위해 정전 척의 각 부분 사이에서 복수의 슬롯이 연장된다. 엔드 이펙터의 암은, 정전 척 상에 배치되고 정전 척으로부터 제거되는 반도체 웨이퍼를 지지한다.
일부 실시예에서, 반도체 웨이퍼를 핸들링하는 방법은, 웨이퍼 핸들러의 엔드 이펙터의 암 상에 반도체 웨이퍼를 지지시키는 단계를 포함한다. 반도체 웨이퍼가 엔드 이펙터의 암 상에 지지된 상태로, 정전 척의 부분 사이에서 연장되는 각 슬롯 내에 엔드 이펙터의 암을 위치지정함으로써, 반도체 웨이퍼가 정전 척 상에 배치된다. 반도체 웨이퍼가 정전 척 상에 있는 상태로, 엔드 이펙터의 암이 각 슬롯으로부터 철수된다. 반도체 웨이퍼는 정전 척에 클램핑된다. 반도체 웨이퍼를 정전 척에 클램핑하는 단계는, 정전 척을 바이어싱하는 단계를 포함한다.
다양한 설명되는 실시예의 더 나은 이해를 위해, 다음의 도면과 함께 아래의 상세한 설명을 참조해야 한다.
도 1 및 도 2는 일부 실시예에 따른 반도체 웨이퍼를 클램핑하기 위한 어셈블리의 투시도이다.
도 3은 일부 실시예에 따른 도 2의 어셈블리의 하단의 투시도이다.
도 4는 일부 실시예에 따른 도 1 또는 도 2의 어셈블리와 같은 어셈블리의 단면을 도시한다.
도 5는 일부 실시예에 따른 웨이퍼 핸들러의 엔드 이펙터의 평면도이다.
도 6은 일부 실시예에 따른 반도체 웨이퍼를 핸들링하는 방법을 도시하는 흐름도이다.
도면 및 명세서 전반에 걸쳐, 유사한 참조 번호는 대응하는 부분을 지칭한다.
이제 다양한 실시예가 상세히 언급될 것이며, 그 예는 첨부 도면에 도시되어 있다. 다음의 상세한 설명에서, 다양한 설명되는 실시예의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 설명된다. 그러나, 다양한 설명되는 실시예는 이들 특정 세부사항 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우, 실시예의 양상을 불필요하게 모호하게 하지 않도록, 잘 알려진 방법, 절차, 컴포넌트, 회로, 및 네트워크는 상세히 설명되지 않았다.
도 1은 일부 실시예에 따른 반도체 웨이퍼를 클램핑하기 위한 어셈블리(100)의 투시도이다. 반도체 제조 장비에 사용되는 어셈블리(100)는, 플레이트(102) 상에 장착된 슬롯형 정전 척을 포함한다. 슬롯형 정전 척은, 플레이트(102) 상에 장착되고 슬롯(106-1 및 106-2)에 의해 분리된 3개의 정전 척("e-척") 부분(104-1, 104-2, 및 104-3)을 포함한다. 슬롯(106-1 및 106-2)은, 웨이퍼 핸들러의 엔드 이펙터의 암(예컨대, 도 5의 엔드 이펙터(500)의 암(502 및 504))을 수용하도록 사이징된다. 엔드 이펙터 암은 슬롯형 정전 척 상에 반도체 웨이퍼를 배치하고 슬롯형 정전 척으로부터 반도체 웨이퍼를 제거하기 위해 사용되며, 웨이퍼가 로딩되거나 제거되는 동안 암은 웨이퍼를 지지한다. 일부 실시예에서, 부분(104-1, 104-2, 및 104-3)은 개별 척 표면이며; 슬롯(106-1 및 106-2)은 정전 척의 전체에 걸쳐 연장되고, 따라서 정전 척을, 개별 표면을 갖는 개별 부분으로 분할한다. 도 1의 예에서, 슬롯(106-1)은 부분(104-1과 104-2) 사이에 위치되고, 슬롯(106-2)은 부분(104-2와 104-3) 사이에 위치된다. 대안적으로, 부분 중 일부 또는 전부가 연결되도록, 슬롯 중 하나 또는 둘 다는 정전 척의 일부에만 걸쳐 연장될 수 있다. 이와 상관없이, 부분(104-1, 104-2, 및 104-3)은 플레이트(102) 상에 장착되기 때문에, 어셈블리(100)는 모놀리식 어셈블리이다. 웨이퍼가 정전 척 상에서 고르게 받쳐질 수 있다는 것을 보장하기 위해, 지정된 정도 이내까지(예컨대, 10um 이내까지) 부분(104-1, 104-2, 및 104-3)은 동일 평면 내에 있다(예컨대, 부분(104) 상에서 도 4의 메사(404)는 동일 평면 내에 있음). 지정된 직경(예컨대, 300mm)의 반도체 웨이퍼를 수용하고 지지하도록 부분(104-1, 104-2, 및 104-3) 및 슬롯(106-1 및 106-2)은 집합적으로 사이징된다. 도 1은 2개의 슬롯(106) 및 3개의 부분(104)을 갖는 정전 척을 예시하지만, 슬롯 및 대응하는 부분의 수는 달라질 수 있다.
부분(104) 각각은, 그리고 따라서 정전 척의 각 개별 표면은, 하나 이상의 전극 영역(108) 및 절연부(110)로 분할될 수 있다. 절연부(110)는 전극 영역(108) 각각을 둘러싼다. 도 1의 예에서, 부분(104-1)은, 절연부(110)에 의해 둘러싸인 단일 전극 영역(108-1)을 포함하고, 부분(104-2)은, 절연부(110)에 의해 둘러싸인 2개의 전극 영역(108-2 및 108-3)을 포함하고, 부분(104-3)은, 절연부(110)에 의해 둘러싸인 단일 전극 영역(108-4)을 포함한다. 전극 영역(108)은 하나 이상(예컨대 2개)의 전극 영역의 그룹들로 분할될 수 있으며, 이들의 각 그룹은 반도체 웨이퍼를 클램핑하기 위해 독립적으로 바이어싱될 수 있다.
일부 실시예에서, 플레이트(102)는, 그 면 중 하나 이상이 미러(예컨대, 한 대의 반도체 제조 장비 내에서 플레이트를 위치지정하기 위해 사용되는 레이저-간섭계 미러)이도록 하는 미러 플레이트이다. 예컨대, 플레이트(102)는, 제1 방향(예컨대, x 방향, 또는 대안적으로 y 방향)에서 플레이트(102)를 위치지정하기 위한 미러 표면(118) 및/또는 제2 방향(예컨대, y 방향, 또는 대안적으로 x 방향)에서 플레이트(102)를 위치지정하기 위한 미러 표면(120)을 포함한다.
일부 실시예에서, 플레이트(102)의 한 면 상에(예컨대, 개구를 생성하기 위해 노치가 형성된 미러 표면(118) 내에) 개구(114)가 위치되고, 슬롯(106-1 및 106-2)과 함께, 엔드 이펙터를 수용하도록 사이징된다. 개구(114)는 플레이트의 면으로부터 슬롯(106-1 및 106-2)까지 연장되고, 또한 슬롯(106-1 및 106-2) 사이에서 연장되는 부분(104-2)의 에지(116)까지 연장된다. (등가적으로, 슬롯(106-1 및 106-2)은 플레이트(102)의 면까지 연장되고 개구(114)에 의해 연결되는 것으로 간주될 수 있다.) 엔드 이펙터의 암을 수용하기 위해 슬롯(106-1 및 106-2) 및 개구(114)는 실질적으로 U자 형상의 슬롯을 유효하게 구성한다. (예컨대, 플레이트의 면은 일직선이고 에지(116)가 슬롯(106-1 및 106-2)과 만나는 모서리는 예리할 수 있기 때문에, U자 형상의 슬롯은 엄밀하게 U자 형상은 아니지만, 여전히 U자로서 인지가능하다.) 개구(114)는, 플레이트(102)의 면의 상단(예컨대, 미러 표면(118)의 상단)으로부터 측정되는 바와 같은 깊이를 가질 수 있으며, 이는 슬롯(106-1 및 106-2)의 깊이와 같다.
일부 실시예에서, 홈(112)이 정전 척(예컨대, 부분(104-1, 104-2, 및 104-3))을 둘러싼다. 홈(112)은 개구(114), 슬롯(106-1)의 각 단부(또는 대안적으로 단일 단부), 및 슬롯(106-2)의 각 단부(또는 대안적으로 단일 단부)와 교차할 수 있다. 도 1의 예에서, 홈(112)(즉, 개구(114) 및 슬롯(106-1 및 106-2)과는 별개인 홈(112)의 부분)은, 개구(114) 및 슬롯(106-1 및 106-2)의 깊이보다 더 작은 깊이를 갖는다. 홈(112)은 정전 척의 위치를 식별하기 위해 그리고 따라서 반도체 웨이퍼가 정전 척 상에 올바르게 배치된다는 것을 보장하기 위해 사용될 수 있다.
어셈블리(100)의 다양한 요소의 치수는 상이한 실시예에 대해 달라질 수 있다. 일부 실시예에서, 슬롯(106-1 및 106-2) 및 개구(114)의 깊이는 10mm이고, 슬롯(106-1 및 106-2)의 폭은 23mm이고, 홈(112)의 깊이 및/또는 폭은 4mm이고, 그리고/또는 홈(112)은 300mm 웨이퍼를 둘러싸도록 사이징된다.
정전 척의 각 부분 내의 전극 영역의 배열 또한 상이한 실시예에 대해 달라질 수 있다. 도 2는, 일부 실시예에 따른, 부분(104-2)의 전극 영역(108-2 및 108-3)이 전극 영역(208-2 및 208-3)으로 대체된, 반도체 웨이퍼를 클램핑하기 위한 어셈블리(200)의 상단의 투시도이다. 전극 영역(208-2 및 208-3)은 서로 그리고 전극 영역(108-1 및 108-4)으로부터 전기적으로 격리되어 있으며, 서로 독립적으로 바이어싱될 수 있다. 전극 영역(208-2 및 208-3) 각각은, 전극 영역(108)과 같이, 절연부(110)에 의해 둘러싸일 수 있다. 예컨대, 전극 영역(108-1 및 208-2(또는 108-1 및 208-3))은 제1 바이어스 전압으로 바이어싱될 수 있도록 전기적으로 연결될 수 있으며, 전극 영역(208-3 및 108-4(또는 208-2 및 108-4))은 제2 바이어스 전압으로 바이어싱될 수 있도록 전기적으로 연결될 수 있다.
일부 실시예에 따라서, 어셈블리(200)에서, 홈(112)은, 슬롯(106-1 및 106-2) 및 개구(114)의 깊이와 같은 깊이를 갖는 홈(212)에 의해 대체된다. 홈(212), 슬롯(106-1 및 106-2), 및 개구(114)에 대해 동일한 깊이(예컨대, 10mm)를 사용하는 것은, 홈(212)이 슬롯(106-1 및 106-2)과 교차하는 예리한 모서리를 회피하며, 이는 정전 척의 고전압 환경에서 바람직하다.
도 3은 일부 실시예에 따른 어셈블리(200)의 하단의 투시도이다. 플레이트(102)의 하단에 전기 커넥터(318)가 부착된다. 배선부(302)는 전기 커넥터(318)로부터, 전극 영역(108-1 및 208-2)(도 2)에 연결되는 전기 콘택트(304)까지 이어진다. 배선부(306)는 전기 커넥터(318)로부터, 전극 영역(108-4 및 208-3)(도 2)에 연결되는 전기 콘택트(308)까지 이어진다. 배선부(302)는 전극 영역(108-1 및 208-2)에 제1 바이어스 전압을 인가하기 위해 사용되고, 배선부(306)는 전극 영역(108-4 및 208-3)에 제2 바이어스 전압을 인가하기 위해 사용된다. 제1 바이어스 전압과 제2 바이어스 전압은 분리되고 독립적인 바이어스 전압이다. 다른 배선부(310 및 314)는 전기 커넥터(318)로부터, 플레이트(102)에 연결되는 각 전기 콘택트(312 및 316)까지 이어지고, 플레이트(102)의 피처를 바이어싱하기 위해 사용된다. 예컨대, 배선부(314) 및 콘택트(316)는 (예컨대, 도 1 내지 도 2의 개구(114), 슬롯(106), 및 홈(112/212)을 포함하는) 플레이트(102)의 표면에 제3 바이어스를 인가하기 위해 사용된다. 제3 바이어스 전압은 제1 및 제2 바이어스 전압으로부터 분리되고 제1 및 제2 바이어스 전압과는 독립적이다.
도 4는 일부 실시예에 따른 어셈블리(예컨대, 도 1 내지 도 3의 어셈블리(100 또는 200))의 단면(400)을 도시한다. 정전 척 부분(104)은 슬롯(106) 또는 홈(112/212) 옆에 있다. 부분(104)은 상단 유전체층(402)(예컨대, 제1 유리층), 유전체층(402) 밑의 전도성 전기층(406), 및 전기층(406) 밑의 절연층(408)(예컨대, 제2 유리층)을 포함한다. 일부 실시예에서, 유전체층(402)은 그 표면 상에 메사(404)를 포함하며, 이는 정전 척 상에 위치지정되는 반도체 웨이퍼를 지지한다. 일부 실시예에서, 전기층(406)은 부분(104)의 에지까지 연장되지 않는다. 그 대신, 전기층(406)은 에지 이전에 (즉, 부분(104)과 슬롯(106) 또는 홈(112/212) 사이의 계면 이전에) 종단된다. 전기층(406)이 부재하고 유전체층(402)이 절연 부분(408)과 접촉하는 부분(104)의 에지 영역은 절연부(110)에 대응한다(도 1 내지 도 2). 전기층(406)의 크기는 부분(104) 내의 전극 영역(108/208)을 규정한다. 따라서, 각 전극 영역(108/208)은, 일부 실시예에 따라, 유전체층(402) 밑에 위치된 각 전기층(406)을 포함한다.
부분(104)은 접착제층(410)을 사용하여 플레이트(102)(예컨대, 미러 플레이트) 상에 장착된다. 예컨대, 부분(104-1, 104-2, 및 104-3)(도 1 내지 도 2) 각각은, 그리고 따라서 각 개별 척 표면은, 각 접착제층(410)을 사용하여 플레이트(102)에 따로따로 접착된다. 전기층(406)을 콘택트(304 또는 308)(도 3)에 전기적으로 연결하기 위해, 플레이트(100), 접착제층(410), 및 절연층(408)을 통해 전도성 비아(412)(예컨대, 전도성 접착제로 충전된 비아)가 연장된다. 전기층(406)은 따라서 전도성 비아(412), 하나 이상의 콘택트(304 또는 308), 및 배선부(302 또는 306)를 통해 전기 커넥터(318)에 전기적으로 연결된다.
도 5는 일부 실시예에 따른 웨이퍼 핸들러의 엔드 이펙터(500)의 평면도이다. 엔드 이펙터는 제1 암(502) 및 제2 암(504)을 포함하며, 이들은 함께 반도체 웨이퍼를 지지할 수 있다. 슬롯(106-1 및 106-2)은 암(502 및 504)을 수용하도록 사이징된다.
도 6은 일부 실시예에 따른 반도체 웨이퍼를 핸들링하는 방법(600)을 도시하는 흐름도이다. 방법(600)에서, 웨이퍼 핸들러의 엔드 이펙터의 암(예컨대, 도 5의 암(502 및 504)) 상에 반도체 웨이퍼가 지지된다(602). 반도체 웨이퍼가 엔드 이펙터의 암 상에 지지된 상태로, 반도체 웨이퍼가 정전 척 상에 배치된다(604). 반도체 웨이퍼를 정전 척 상에 배치하기 위해, 엔드 이펙터의 암은, 정전 척의 부분(예컨대, 도 1 내지 도 2의 부분(104-1, 104-2, 및 104-3)) 사이에서 연장되는 각 슬롯(예컨대, 도 1 내지 도 2의 슬롯(106-1 및 106-2)) 내에 위치지정된다. 일부 실시예에서, 정전 척은, 제1 그룹(예컨대, 도 2의 부분(108-1 및 208-2)) 및 제2 그룹(예컨대, 도 2의 부분(108-4 및 208-3))으로 분할되는 복수의 개별 전극 영역(예컨대, 도 1 내지 도 2의 전극 영역(108/208))을 포함한다(606). 일부 실시예에서, 정전 척은 플레이트(예컨대, 미러 플레이트일 수 있는, 도 1 내지 도 4의 플레이트(102)) 상에 장착된다(608).
반도체 웨이퍼가 정전 척 상에 있는 상태로, 엔드 이펙터의 암이 각 슬롯으로부터 철수된다(610). 반도체 웨이퍼는 정전 척에 클램핑된다(612). 반도체 웨이퍼를 정전 척에 클램핑하는 단계는, 정전 척을 바이어싱하는 단계를 포함한다. 일부 실시예에서, 제1 그룹 내의 전극 영역에 제1 바이어스 전압이 인가되고(614), 제2 그룹 내의 전극 영역에 제2 바이어스 전압이 인가된다(614). 일부 실시예에서, 반도체 웨이퍼를 정전 척에 클램핑하는 단계는, 플레이트에 제3 바이어스 전압을 인가하는 단계(616)를 더 포함한다. 예컨대, 플레이트(예컨대, 플레이트(102)의 외측 표면)가, 예컨대, 배선부(314) 및 콘택트(316)(도 3)를 통해, 제3 바이어스 전압(예컨대, 10kV)으로 먼저 바이어싱된다. 그 후, 제1 및 제2 그룹 내의 전극 영역이 자신의 각 제1 및 제2 바이어스 전압(예컨대, 각각 11.5kV 및 8.5kV)으로 튜닝된다. 예컨대, 제1 그룹 내의 전극 영역은 배선부(302) 및 콘택트(304)를 통해 바이어싱되고 제2 그룹 내의 전극 영역은 배선부(306) 및 콘택트(308)(도 3)를 통해 바이어싱되거나, 그 반대 또한 성립한다.
반도체 웨이퍼가 정전 척에 클램핑된 상태로, 반도체 웨이퍼의 처리 및/또는 특성화가 수행된다. 처리 및/또는 특성화가 완료되면, 반도체 웨이퍼가 언로딩된다. 반도체 웨이퍼를 언로딩하기 위해, 반도체 웨이퍼는 정전 척으로부터 언클램핑된다(618). 반도체 웨이퍼를 언클램핑하는 단계는, 정전 척의 바이어싱을 중단하는 단계(618)를 포함한다. 일부 실시예에서, 반도체 웨이퍼를 언클램핑하는 단계는, 플레이트의 바이어싱을 중단하는 단계를 더 포함한다. 엔드 이펙터의 암이 각 슬롯 내에 삽입된다(620). 반도체 웨이퍼가 정전 척으로부터 언클램핑되고 엔드 이펙터의 암이 각 슬롯 내에 삽입된 상태로, 반도체 웨이퍼를 정전 척으로부터 리프팅하기 위해 엔드 이펙터의 암이 올려진다(622).
순서에 종속적이지 않은 방법(600) 내의 단계는 순서를 바꿀 수 있고 단계는 결합되거나 분리될 수 있다.
방법(600) 및 어셈블리(100/200)는 다수의 이점을 제공한다. 웨이퍼를 로딩 및 언로딩하기 위한 척 위의 공간은, 리프트 핀이 사용될 때 필요한 공간보다 더 작을 수 있다. 리프트 핀과 연관된 이동 시간이 없어지며, 따라서 웨이퍼 핸들링 시간을 감소시키고 스루풋을 증가시킨다. 리프트 핀을 올리고 내리기 위해 사용되는 z-스테이지 또는 다른 리프트 핀 메커니즘이 회피되며, 따라서 무게 및 복잡성을 감소시킨다.
전술한 설명은, 설명의 목적을 위해, 특정 실시예를 참조하여 기술되었다. 그러나, 전술한 예시적 논의는, 모든 것을 포함하도록 의도되거나 청구항의 범위를 개시된 엄밀한 형태로 제한하도록 의도되지 않는다. 전술한 교시를 고려하면 여러 수정 및 변형이 가능하다. 실시예는, 청구항 및 그 현실적 적용의 기초가 되는 원리를 가장 잘 설명하여 이에 의해 다른 당업자가 고려되는 특정 용도에 적합하게 다양한 수정을 갖는 실시예를 가장 잘 사용할 수 있도록 하기 위해 선택되었다.

Claims (20)

  1. 반도체 웨이퍼를 클램핑하기 위한 어셈블리에 있어서,
    플레이트;
    상기 플레이트 상에 장착된 정전 척; 및
    웨이퍼 핸들러의 엔드 이펙터의 암을 수용하기 위해 상기 정전 척의 각 부분 사이에서 연장되는 복수의 슬롯 - 상기 엔드 이펙터의 암은, 상기 정전 척 상에 배치되고 상기 정전 척으로부터 제거되는 반도체 웨이퍼를 지지하기 위한 것임 -
    을 포함하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  2. 제1항에 있어서,
    상기 정전 척의 각 부분은 개별 척 표면을 포함하고, 상기 개별 척 표면 각각은 상기 플레이트 상에 장착되고;
    상기 복수의 슬롯은 상기 정전 척을 상기 개별 척 표면으로 분할하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  3. 제2항에 있어서, 상기 개별 척 표면은 10마이크로미터 이내까지 동일 평면 내에 있는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  4. 제2항에 있어서,
    상기 개별 척 표면 각각은 하나 이상의 전극 영역 및 절연부를 포함하고;
    상기 하나 이상의 전극 영역 각각은, 유전체층 밑에 위치된 각 전기 전도성 층을 포함하고;
    상기 절연부는 상기 하나 이상의 전극 영역 각각을 둘러싸는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  5. 제2항에 있어서,
    상기 개별 척 표면은 제1 척 표면, 제2 척 표면, 및 제3 척 표면을 포함하고;
    상기 복수의 슬롯은 제1 슬롯 및 제2 슬롯을 포함하고;
    상기 제1 슬롯은 상기 제1 척 표면과 상기 제2 척 표면 사이에 위치되고;
    상기 제2 슬롯은 상기 제2 척 표면과 상기 제3 척 표면 사이에 위치되는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  6. 제5항에 있어서, 상기 플레이트의 면 상의 개구를 더 포함하며, 상기 개구는 상기 플레이트의 면으로부터 상기 제1 슬롯, 상기 제2 슬롯, 및 상기 제1 슬롯과 상기 제2 슬롯 사이의 상기 제2 척 표면의 에지까지 연장되고;
    상기 제1 슬롯, 상기 제2 슬롯, 및 상기 개구는 상기 엔드 이펙터의 암을 수용하기 위해 실질적으로 U자 형상인 슬롯을 구성하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  7. 제6항에 있어서, 상기 정전 척을 둘러싸는, 상기 플레이트 내의 홈을 더 포함하며, 상기 홈은 상기 개구, 상기 제1 슬롯의 각 단부, 및 상기 제2 슬롯의 각 단부와 교차하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  8. 제7항에 있어서, 상기 홈, 상기 개구, 상기 제1 슬롯, 및 상기 제2 슬롯은 동일한 깊이를 갖는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  9. 제5항에 있어서,
    상기 제1 척 표면은 제1 전극 영역을 포함하고;
    상기 제2 척 표면은 제2 전극 영역 및 제3 전극 영역을 포함하고, 상기 제2 전극 영역과 상기 제3 전극 영역은 서로 전기적으로 격리되고;
    상기 제3 척 표면은 제4 전극 영역을 포함하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  10. 제9항에 있어서,
    상기 제1 전극 영역과 상기 제2 전극 영역은 전기적으로 연결되어 있고;
    상기 제3 전극 영역과 상기 제4 전극 영역은 전기적으로 연결되어 있는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  11. 제10항에 있어서,
    상기 플레이트에 부착된 전기 커넥터;
    상기 제1 전극 영역 및 상기 제2 전극 영역에 제1 바이어스 전압을 인가하기 위해 상기 전기 커넥터에 연결된 제1 배선부; 및
    상기 제3 전극 영역 및 상기 제4 전극 영역에 제2 바이어스 전압을 인가하기 위해 상기 전기 커넥터에 연결된 제2 배선부
    를 더 포함하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  12. 제11항에 있어서, 상기 플레이트에 제3 바이어스 전압을 인가하기 위해 상기 전기 커넥터 및 상기 플레이트에 연결된 제3 배선부를 더 포함하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  13. 제2항에 있어서, 상기 개별 척 표면은 상기 플레이트에 접착되어 있는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  14. 제1항에 있어서, 상기 플레이트는, 상기 플레이트의 각 면 상의 복수의 미러 표면을 포함하는 미러 플레이트이고, 상기 복수의 미러 표면은 상기 플레이트를 위치지정하기 위한 레이저-간섭계 미러인, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  15. 제1항에 있어서, 상기 정전 척을 둘러싸는, 상기 플레이트 내의 홈을 더 포함하며, 상기 홈은 상기 복수의 슬롯과 교차하는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  16. 제15항에 있어서, 상기 홈과 상기 복수의 슬롯은 동일한 깊이를 갖는, 반도체 웨이퍼를 클램핑하기 위한 어셈블리.
  17. 반도체 웨이퍼를 핸들링하는 방법에 있어서,
    반도체 웨이퍼를 웨이퍼 핸들러의 엔드 이펙터의 암 상에 지지시키는 단계;
    상기 반도체 웨이퍼가 상기 엔드 이펙터의 암 상에 지지된 상태로, 상기 반도체 웨이퍼를 정전 척 상에 배치하는 단계 - 상기 반도체 웨이퍼를 정전 척 상에 배치하는 단계는, 상기 정전 척의 부분 사이에서 연장되는 각 슬롯 내에 상기 엔드 이펙터의 암을 위치지정하는 단계를 포함함 - ;
    상기 반도체 웨이퍼가 상기 정전 척 상에 있는 상태로, 상기 엔드 이펙터의 암을 상기 각 슬롯으로부터 철수시키는 단계; 및
    상기 반도체 웨이퍼를 상기 정전 척에 클램핑하는 단계 - 상기 반도체 웨이퍼를 상기 정전 척에 클램핑하는 단계는, 상기 정전 척을 바이어싱하는 단계를 포함함 -
    를 포함하는, 반도체 웨이퍼를 핸들링하는 방법.
  18. 제17항에 있어서, 상기 엔드 이펙터의 암을 상기 각 슬롯으로부터 철수시키고 상기 반도체 웨이퍼를 상기 정전 척에 클램핑한 후에,
    상기 반도체 웨이퍼를 상기 정전 척으로부터 언클램핑하는 단계 - 상기 반도체 웨이퍼를 상기 정전 척으로부터 언클램핑하는 단계는, 상기 정전 척의 바이어싱을 중단하는 단계를 포함함 - ;
    상기 엔드 이펙터의 암을 상기 각 슬롯 내에 삽입하는 단계; 및
    상기 반도체 웨이퍼가 상기 정전 척으로부터 언클램핑되고 상기 엔드 이펙터의 암이 상기 각 슬롯 내에 삽입된 상태로, 상기 반도체 웨이퍼를 상기 정전 척으로부터 리프팅하기 위해 상기 엔드 이펙터의 암을 올리는 단계
    를 더 포함하는, 반도체 웨이퍼를 핸들링하는 방법.
  19. 제17항에 있어서,
    상기 정전 척은, 제1 그룹 및 제2 그룹으로 분할된 복수의 개별 전극 영역을 포함하고;
    상기 정전 척을 바이어싱하는 단계는, 상기 제1 그룹 내의 전극 영역에 제1 바이어스 전압을 인가하고 상기 제2 그룹 내의 전극 영역에 제2 바이어스 전압을 인가하는 단계를 포함하는, 반도체 웨이퍼를 핸들링하는 방법.
  20. 제19항에 있어서,
    상기 정전 척은 플레이트 상에 장착되고;
    상기 반도체 웨이퍼를 상기 정전 척에 클램핑하는 단계는, 상기 플레이트에 제3 바이어스 전압을 인가하는 단계를 더 포함하는, 반도체 웨이퍼를 핸들링하는 방법.
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