KR20210006928A - 집적 회로 장치 및 그 제조 방법 - Google Patents

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위니베르시트카솔리끄드루뱅
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Abstract

본 발명은 100 Ω.cm 이상의 저항을 갖는 반도체 기판(101)을 포함하는 집적 회로 장치(100)에 관한 것이다. 전기 절연층(102)은 반도체 기판(101)과 접촉한다. 전기 절연층(102)은 전기 절연층(102)과 접하는 기생 표면 전도층을 반도체 기판(101)에 유도할 수 있다. 전기 회로(103)는 전기 절연층 상에 위치한다. 전기 회로(103)는 반도체 기판에 전기장을 유도할 수 있는 한 부위(105)를 포함한다. 집적 회로 장치(100)는 그의 적어도 일 부분이 반도체 기판(101)에 포함되어 있는 공핍-유도 접합부(108, 109)를 포함한다. 공핍-유도 접합부(108, 109)는 전기 회로의 두 부위(104, 105) 사이에 놓인 전기 절연층(102)의 한 부위와 접하는 공핍 구역을 반도체 기판(101)에 자체적으로 유도할 수 있다.

Description

집적 회로 장치 및 그 제조 방법
본 발명의 일 양태는 반도체 기판 및 반도체 기판과 접촉하는 전기 절연층을 포함하는 집적 회로 장치에 관한 것이다. 집적 회로 장치는, 예를 들어, 100 MHz보다 높은 주파수의, 비교적 고주파수에서 작동하도록 구성된 전기 회로를 포함할 수 있다. 본 발명의 다른 하나의 양태는 집적 회로 장치를 제조하는 방법에 관한 것이다.
ECS Trans. 가 발행한 2008년도, 16권, 8호, 165-174쪽에 “Fabrication and Characterization of High Resistivity SOI Wafers for RF Applications”로 명명된 Lederer 등의 논문은, 절연체 상에 고 저항성 실리콘과 같은, 산화된 고 저항성 실리콘에 기생성 표면 전도와 연관된 문제의 개요를 제공한다. 그러한 웨이퍼에서 기생성 표면 전도는 기판 표면에 자유 캐리어의 존재와 관련된다. 이들 문제의 대부분은, 기판 표면이 폴리실리콘과 같은, 물질의 트랩-리치 층으로 부동태화(passivated) 된다.
절연체 웨이퍼 상에 기판-부동태화 고 저항성 실리콘을 제조하는 기술은 고 저항성 실리콘 기판 상에 300 nm의 실리콘층을 525℃에서 저압 화학 기상 증착(LPCVD)으로 증착하는 단계로 이루어진다. 이러한 저온에서, 실리콘은 그의 비정질 형태로 증착되고 그리하여 열역학적으로 불안정하다. 그 후 950℃에서 15초간 급속 열 어닐링을 수행하여 탑 실리콘층을 폴리실리콘으로 재결정화를 얻는다. 그리고 절연체 기판 상에 부동태화된 고 저항성 실리콘은 통상의 본딩 작업 및 소위 스마트-컷 가공을 사용해서 획득되고, 단 이 경우에 본딩은 산화된 도너 웨이퍼 및 부동태화된 고 저항성 기판 사이에서 수행된다.
특허 공개 US2015228714A1은 실리콘 기판에 걸쳐 증착된 매복 산화층을 포함하는 실리콘-온-절연체 기판을 갖는 무선 주파수 집적회로를 기술한다. 실리콘-온-절연체 기판은 매복 산화층에 걸쳐 증착된 실리콘층을 갖는다. 집적회로는 실리콘층 상에 배치된 트랜지스터, 및 실리콘층 상의 트랜지스터를 둘러싸는 실리콘-온-절연체 기판 안에 가드-링을 포함한다. 트랜지스터를 둘러싸는 영역에 대응하는 실리콘 기판 상의 공핍 구역은 가드-링에 전압을 인가하여 정의된다. 실리콘-온-절연체 기판 상의 무선 주파수 전송 라인의 고립은 이 구성으로 역시 가능하다.
다음 기준들 중 적어도 하나를 더 잘 충족하는 기생 표면 조건을 대처하는 해결책의 필요가 있다: 적당한 비용, 쉬운 집적 회로 제조, 및 다양한 집적 회로 제조 기술과의 호환성.
청구항 1에 정의된 바에 따른 본 발명의 일 양태에 의하면, 집적 회로 장치는:
- 100 Ω.cm 이상의 저항을 갖는 반도체 기판;
- 반도체 기판과 접촉하는 전기 절연층으로서, 전기 절연층은 반도체 기판에 전기 절연층과 접하는 기생 표면 전도층을 유도할 수 있는 전기 절연층; 및
- 전기 절연층 상에 위치하는 전기 회로를 포함하고,
여기서 집적 회로 장치는 공핍-유도 접합부를 포함하고 그의 적어도 일부분은 반도체 기판에 포함되고, 공핍-유도 접합부는 전기 회로의 두 부위 사이에 놓인 전기 절연층의 한 부위와 접하는 공핍 구역을 반도체 기판에 자체적으로 유도하도록 구성된다.
공핍-유도 접합부는 앞서 정의된 바와 같이 이전에 언급한 논문에 설명된, 절연체 상에 기판-부동태화 고 저항성 실리콘을 제조하는 것으로 이루어진 기술보다 저렴한 비용으로 구현될 수 있다. 공핍-유도 접합부는 앞서 정의된 바와 같이 이전에 언급한 특허 공보에 설명된, 가드 링의 특정 디자인과 가드 링의 제조를 요하는 기술보다 저렴한 비용으로 구현될 수 있다.
게다가, 공핍-유도 접합부는 채널 제어 및 트랜지스터 성능을 향상시키는 트랜지스터를 위한 백-게이트 단말을 정의하는 매복 산화층을 이용하는 기술과 호환될 수 있다. 반대로 이전에 언급한 논문에 설명된 기술에선, 백 게이트의 정의는 상당히 어려울 수 있다.
다른 하나의 장점은 공핍-유도 접합부가 집적 회로 제조 공정 중의 열 변화에 저항할 수 있다는 것이다. 반대로, 이전 언급한 논문에 설명된 기술에서는, 폴리실리콘 트랩-리치 층의 부분적 재결정화의 위험이 있다. 이것은 트랩의 수를 감소시킬 수 있어서, 반도체 기판의 전기적 성능을 열화시킬 수 있다.
청구항 10에 정의된 바에 따른 본 발명의 추가적인 양태에 의하면, 반도체 웨이퍼는 제공된다. 이 반도체 웨이퍼는 앞서 구체화된 바와 같은 집적 회로 장치를 제조하기 위해 구성된다.
청구항 11에 정의된 바와 같은 본 발명에 따른 또 다른 추가적인 양태에 의하면, 앞서 구체화된 바와 같은 집적 회로 장치를 제조하는 방법은 제공된다.
설명을 위하여, 본 발명의 몇몇 실시예들은 첨부된 도면을 참조하여 상세히 설명된다. 이 설명에서, 추가적인 특징들은 제시될 것이며 그의 장점들은 분명해질 것이다.
도 1은 복수의 공핍-유도 접합부를 포함하는 집적 회로 장치의 제1 실시예의 도식적인 단면도이다.
도 2는 복수의 공핍-유도 접합부를 포함하는 제1 실시예의 집적 회로 장치의 도식적인 반-투명 상면도이다.
도 3은 제1 실시예의 집적 회로 장치의 상부 기판층에 캐리어 농도를 상부 기판층에 수평 위치의 함수에 따라 그린 그래프이다.
도 4는 제1 실시예의 집적 회로 장치의 상부 기판층에 저항을 상부 기판층에 수평 위치의 함수에 따라 그린 그래프이다.
도 5는 복수의 공핍-유도 접합부를 포함하는 제2 실시예의 집적 회로 장치의 도식적인 단면도이다.
도 6은 복수의 공핍-유도 접합부를 포함하는 제3 실시예의 집적 회로 장치의 도식적인 단면도이다.
도 7은 복수의 공핍-유도 접합부를 포함하는 제4 실시예의 집적 회로 장치의 도식적인 반-투명 상면도이다.
도 8은 복수의 공핍-유도 접합부를 포함하는 제4 실시예의 집적 회로 장치의 도식적인 단면도이다.
도 9는 집적 회로 장치의 인덕터에 적용된 어레이 형태의 복수의 공핍-유도 접합부의 도식적인 반-투명 상면도이다.
도 10은 집적 회로 장치의 두 개의 전기 회로에 적용된 어레이 형태의 복수의 공핍-유도 접합부의 도식적인 반-투명 상면도이다.
도 11은 집적 회로 장치의 다양한 전기 회로에 적용된 바둑판 형태의 복수의 공핍-유도 접합부의 도식적인 반-투명 상면도이다.
도 12는 복수의 공핍-유도 접합부를 포함하는 제5 실시예의 집적 회로 장치의 도식적인 단면도이다.
도 13은 바이어스 전압을 수신하는 전기 전도체에 의해 공핍 구역을 생성하도록 배치된 집적 회로 장치의 도식적인 단면도이다.
도 1 및 도 2는 집적 회로 장치(100)를 도식적으로 도시한다. 도 1은 집적 회로 장치(100)의 도식적인 단면도를 제공한다. 도 2는 집적 회로 장치(100)의 반-투명 상면도를 제공한다.
집적 회로 장치는 반도체 기판(101), 반도체 기판과 접촉하는 전기 절연층(102), 및 전기 절연층(102) 상에 위치하는 전기 회로(103)를 포함한다. 반도체 기판(101)은, 예를 들어 실리콘, 게르마늄, 갈륨 비소, 또는 전기 회로가 거기에 형성될 수 있는 어느 다른 종류의 물질이나 화합물을 포함할 수 있다. 그 결과, 반도체 기판(101)은 본질적으로 실리콘을 포함하는 것으로 가정된다. 전기 절연층(102)은, 예를 들어 실리콘 산화물을 본질적으로 포함할 수 있다.
반도체 기판(101)은 비교적 높은 저항을 갖는다. 예를 들어, 반도체 기판(101)은 100 Ω.cm 이상의 저항을 가질 수 있다. 다른 한 예시로서, 반도체 기판(101)은 1kΩ.cm 이상의 저항을 가질 수 있다. 전기 절연층(102)은 전기 절연층(102)과 접하는 기생 표면 전도층을 반도체 기판(101)에 유도할 수 있다. 이것은 앞서 확인한 “Fabrication and Characterization of High Resistivity SOI Wafers for RF Applications”로 명명된 논문에서 논의된다.
이 실시예에서, 전기 회로(103)는 3개의 전기 전도성 스트립(104, 105, 106)을 갖는 동일 평면 도파로를 포함한다. 하나의 전도성 스트립(105)은 신호선을 구성할 수 있고; 다른 두 개의 전도성 스트립(104, 106)은 신호 접지를 구성할 수 있다. 신호선을 구성하는 전도성 스트립(105)은 신호가 신호선에 존재할 때 반도체 기판(101)에 전기장을 유도할 수 있다. 앞서 언급한 기생 표면 전도층이 반도체 기판(101)에 존재할 경우, 이것은 기생 전기 전도성 경로를 구성하고 이를 통해 신호의 일부가 신호 접지를 구성하는 두 전도성 스트립(104,106)에 도달할 수 있다. 이것은 동일 평면 도파로의 성능에 잠재적인 영향을 미칠 수 있다.
집적 회로 장치(100)는 반도체 기판(101) 안에서 전기 절연층(102) 근처에 복수 쌍의 도핑된 지역(107)을 포함한다. 한 쌍의 도핑된 지역(108, 109)에 있어서, 하나와 다른 하나의 도핑된 지역은 서로 접해있고 반대의 극성을 갖는다. 즉, 하나의 도핑된 지역(108)은 P-타입일 수 있고, 다른 하나의 도핑된 지역(109)은 N-타입일 수 있다.
복수 쌍의 도핑된 지역(107)은 복수의 공핍-유도 접합부를 구성한다. 보다 구체적으로, 한 쌍의 도핑된 지역(108, 109)은 전기 절연층(102)에서 반도체 기판(101)으로 연장하는 공핍 구역을 유도하는 하나의 공핍-유도 접합부를 구성한다. 적어도 하나의 공핍 구역은 신호선을 구성하는 전도성 스트립(105)과 신호 접지를 구성하는 두 개의 전도성 스트립(104, 106) 각각과의 사이에 위치된다. 즉, 공핍-유도 접합부는 전기 회로(103)의 두 부위 사이에 놓인 전기 절연층(102)의 한 부위와 접하는 한 공핍 구역을 반도체 기판(101)에 자체적으로 유도한다. “자체적으로”란 용어는 공핍-유도 접합부가 반도체 기판(101)에 공핍 구역을 유도하기 위해 바이어스 전압을 받을 필요가 없다는 사실을 말한다.
도 3은 복수 쌍의 도핑된 지역(107)이 있는 반도체 기판(101)의 상부층에 캐리어 농도를 나타낸 그래프이다. 그래프는 상부층에 수평 위치를 나타내는 수평축을 포함한다. 그래프는, 입방 센티미터 당 캐리어의 개수로 표현되는, 자유 전하 캐리어 농도를 나타내는 수직축을 포함한다. 그래프는 두 개의 곡선을 포함한다. 실선의 한 곡선은 N-타입의 캐리어, 즉 전자를 나타내고, 반면 파선의 곡선은 P-타입의 캐리어, 즉 홀을 나타낸다. 도 3의 그래프는 P-도핑된 지역(108)과 N-도핑된 지역(109) 사이의 공핍 구역(301)을 보여준다.
도 4는 복수 쌍의 도핑된 지역(107)이 있는 반도체 기판(101)의 상부층에 저항을 나타내는 그래프이다. 그래프는 도 3과 유사하게, 상부층에 수평 위치를 나타내는 수평축을 포함한다. 그래프는 Ω cm로 표현되는, 저항을 나타내는 수직축을 포함한다.
도 4의 그래프는 공핍 구역(301)에 저항이 비교적 높은 것을 보여준다. 그래서, 전기 절연층(102)에서 반도체 기판(101)으로 연장하는 공핍 구역(301)은 기생 표면 전도를 대응한다. 또한, 도 1을 참조하면, 반도체 기판(101)에 공핍 구역(301)은 전기 회로(103)의 두 부위 사이에 놓일 수 있는 전기 절연층(102)의 한 부위와 접한다.
도 5는, 도 1에 도시된 집적 회로 장치(100)의 대안으로서, 집적 회로 장치(500)를 도시적으로 도시한다. 도 5는 집적 회로 장치(500)의 도식적인 단면도를 제공한다. 이 실시예는 도 1과 도 2에 도시된 것에 기초하여 각각의 지역(108, 109) 쌍 중에 하나의 도핑된 지역(109)을 생략함으로써 획득될 수 있다. 남아있는 도핑된 지역(109)은 반도체 기판(101)의 벌크 부위가 전기 절연층(102)과 접하고 있는 인접한 지역에 자유 전하 캐리어의 극성과 반대되는 극성을 갖는다. 예를 들어서, 자유 전하 캐리어를 전자라고 가정하기로 한다. 이 경우, 도 5에 도시된 도핑된 지역은 P-타입일 수 있다.
도 6은, 도 1 및 도 5에 도시된 집적 회로 장치(100, 500)의 대안인 집적 회로 장치(600)를 도식적으로 도시한다. 도 6은 집적 회로 장치의 도식적인 단면도를 제공한다. 이 실시에는 도 1 및 도 2에 도시된 것에 기초하여 비교적 얇은 전기 절연층(601)을 집적 회로 장치(100)에 추가하여 획득될 수 있다. 이 비교적 얇은 전기 절연층(601)은 반도체 기판(101)의 벌크 부위와 접한다. 비교적 얇은 전기 절연층(601)은 100 nm 보다 얇은 두께일 수 있다. 이 실시예에서, 복수 쌍의 도핑된 지역(103)은, 복수의 공핍-유도 접합부를 구성하는 것으로서, 비교적 얇은 전기 절연층(601)이 반도체 기판층(101)과 접촉하고 있는 곳의 반대쪽 면에서 비교적 얇은 전기 절연층(601)과 접촉하는 반도체 층(602)에 적어도 부분적으로 포함된다.
도 7 및 도 8은, 도 1, 도 5 및 도 6에 도시된 집적 회로 장치(100, 500, 600)의 대안인 집적 회로 장치(700)를 도식적으로 도시한다. 도 7은 집적 회로 장치(700)의 도식적인 반-투명 상면도를 제공한다. 도 8은 집적 회로 장치(700)의 도식적인 단면도를 제공한다. 이 실시예는 도 1 및 도 2에 도시된 것에 기초하여, 복수의 공핍-유도 접합부를 구성하는, 복수 쌍의 도핑된 지역(108, 109)에 이를 통해 바이어스 전압을 인가할 수 있는 한 세트의 전기 접속부(701)를 추가함으로써 획득될 수 있다. 복수 쌍의 도핑된 지역(108, 109)은 바이어스 전압의 함수에 따라서 공핍 구역들을 유도할 수 있다. 이것은 반도체 기판(101)의 상부층의 전기적 선형성을 향상시킬 수 있고 따라서 전기 회로(103)에 신호의 왜곡을 방지할 수 있다.
도 9는 집적 회로 장치의 인덕터(901)에 적용되는 어레이 형태의 복수의 공핍-유도 접합부(901)의 도식적인 반-투명 상면도를 제공한다. 공핍-유도 접합부(901)는 인덕터(901)가 그 위에 형성되어 있는 반도체 기판에 전기장을 유도할 수 있는 인덕터(901)의 부위들을 둘러싸는 고리형식으로 배치된다.
도 10은 두 개의 전기 회로 부위(1002, 1003)에 적용되는 어레이 형태의 복수의 공핍-유도 접합부(1001)를 도식적으로 도시한다. 도 10은 두 개의 전기 회로 부위(1002, 1003)에 적용되는 어레이 형태의 복수의 공핍-유도 접합부(1001)의 도식적인 반-투명 상면도를 제공한다. 복수의 공핍-유도 접합부(1001)는 전기 회로 부위(1002, 1003)들이 그 위에 형성되어 있는 반도체 기판에 전기장을 유도할 수 있는 전기 회로의 부위(1002, 1003)들을 둘러싸는 고리형식으로 배치된다.
도 11은 집적 회로 장치의 다양한 전기 회로들에 적용되는 바둑판 형태의 복수의 공핍-유도 접합부(1101)를 도식적으로 도시한다. 도 11은 다양한 전기 회로들에 적용되는 바둑판 형태의 복수의 공핍-유도 접합부의 도식적인 반-투명 상면도를 제공한다.
도 12는 도 1, 도 5, 도 6, 도 7 및 도 8에 도시된 집적 회로 장치(100, 500; 600, 700)의 대안인 집적 회로 장치(1200)를 도식적으로 도시한다. 도 12는 집적 회로 장치(1200)의 도식적인 단면도를 제공한다.
집적 회로 장치(1200)는 반도체 기판(1201), 반도체 기판(1201)과 접촉하는 전기 절연층(1202), 및 전기 절연층(1202) 상에 위치하는 전기 회로(1203)를 포함한다. 전기 전도체(1204)는 전기 절연층(1202)을 가로지르고 반도체 기판(1201)과 접한다. 이것은 쇼트키(Schottky) 접촉을 형성하는데, 이것은 공핍 구역(1205)이 이 접촉까지 연장하게 만들 수 있다. 이것은 전기 회로(1203)의 두 부위(1206, 1207) 사이에 기생 표면 전도를 대응한다.
도 13은, 앞서 설명한 바와 같은 공핍-유도 접합부에 의하지 아니하고, 바이어스 전압을 수신하는 전기 전도체에 의해 공핍 구역을 생성하도록 배치된 집적 회로 장치를 도식적으로 도시한다.
전기 전도체(1304)는 전기 전도층(1302) 위에 또는 안에 위치된다. 전기 전도체(1304)는 전기 절연층(1302)에서 반도체 기판(1301)으로 연장하는 일 지역에 자유 전하 캐리어를 유도하는 바이어스 전압을 수신한다. 그래서, 유도된 자유 전하 캐리어는 반도체 기판(1301)의 벌크 부위가 전기 절연층(1302)과 접하는 곳에서 인접 지역에 자유 전하 캐리어의 것과 반대되는 극성을 갖는다. 이것은 전기 회로(1303)의 두 부위(1306, 1307) 사이에 기생 표면 전도를 대응하는 공핍 구역(1305)을 생성한다.
반도체 웨이퍼는 앞서 설명한 모든 실시예들에 따른 집적 회로 장치를 제조하도록 구성될 수 있다. 반도체 웨이퍼는 반도체 기판, 반도체 기판과 접촉하는 전기 절연층; 및 전기 회로가 형성될 수 있는 전기 절연층 상에 위치하는 반도체층을 포함할 수 있다. 반도체 기판은 전기 절연층의 한 부위와 접하는 공핍 구역을 반도체 기판에 자체적으로 유도하도록 구성된 공핍-유도 접합부를 포함한다.
설명했던 어떤 실시예에 따른 집적 회로 장치를 제조하는 방법에 있어서, 공핍-유도 접합부는 전기 회로를 형성하는데도 사용되는 처리 단계를 사용해서 형성될 수 있다.
설명했던 어떤 실시예에 따른 집적 회로 장치를 제조하는 다른 한 방법에 있어서, 공핍-유도 접합부는 다음 기술들: 심층 주입 및 확산 중 적어도 하나를 사용해서 적어도 부분적으로 형성된다.
주석
앞서 도면을 참조하여 설명한 실시예들은 실례를 드는 방식으로 제시되었다. 본 발명은 다양한 다른 방식으로 구현될 수 있다. 이를 설명하기 위하여, 몇몇 대안들은 간략히 표기되었다.
본 발명은 반도체 기판 상에 집적 회로를 수반하는 다양한 종류의 물건 또는 방법에 적용될 수 있다.
용어 “전기 회로”는 넓은 의미로 이해해야 한다. 이 용어는 예를 들어, 미세 전자-기계 시스템(MEMS), 전송선, 전기 접속부와 같은, 전기량을 수반하는 기능을 갖는 모든 개체를 포괄할 수 있다.
일반적으로, 본 발명을 구현하는 다양한 다른 방법들이 존재하고, 여기서 다른 구현들은 서로 다른 토폴로지를 가질 수 있다. 어느 주어진 토폴로지에서, 단일의 개체는 여러 기능들을 수행할 수 있거나, 또는 여러 개체들이 협력하여 하나의 기능을 수행할 수 있다. 이 측면에서, 도면들은 매우 도식적이다.
앞서 이루어진 언급들은 도면을 참조하여 설명한 실시예들이 본 발명을 제한하는 것이 아니라, 예시한다는 것을 입증한다. 본 발명은 첨부된 청구항의 범위 내에서 다양한 대안적인 방식으로 구현될 수 있다. 청구항과 균등한 의미 및 범위 내에 있는 모든 변형은 그 범위 내에 포괄되게 된다. 청구항에 모든 참조 기호는 청구항을 제한하는 것으로 해석되지 않아야 한다. 청구항에 “구성한다”는 동사는 청구항에 나열된 것들 외의 다른 요소나 다른 단계의 존재를 배제하지 않는다. “포함한다” 및 “함유한다”와 같은 그와 유사한 동사에 대해서도 동일하게 적용된다. 물건에 관한 청구항에 단수로 한 요소를 언급한 것은 물건이 복수의 그러한 요소들을 포함할 수 있다는 것을 배제하지 않는다. 마찬가지로, 방법에 관한 청구항에 단수로 한 단계를 언급한 것은 방법이 복수의 그러한 단계들을 포함할 수 있다는 것을 배제하지 않는다. 개별 종속항들이 각자의 추가적인 특징들을 정의한다는 사실만으로 청구항들에 반영된 것 외에 다른 추가적인 특징들의 조합을 배제하지 않는다.

Claims (13)

  1. 집적 회로 장치(100)로서,
    - 100 Ω.cm 이상의 저항을 갖는 반도체 기판(101);
    - 상기 반도체 기판과 접촉하는 전기 절연층(102)으로서, 상기 전기 절연층과 접하는 기생 표면 전도층을 상기 반도체 기판에 유도할 수 있는, 전기 절연층(102); 및
    - 상기 전기 절연층 상에 위치하는 전기 회로(103);를 포함하고,
    상기 집적 회로 장치는 상기 반도체 기판에 적어도 일 부분이 포함되는 공핍-유도 접합부(108, 109)를 포함하고, 상기 공핍-유도 접합부는 상기 전기 회로의 두 부위(104, 105) 사이에 놓인 상기 전기 절연층의 부위와 접하는 공핍 구역(301)을 상기 반도체 기판에 자체적으로 유도하도록 구성되는, 집적 회로 장치.
  2. 제1항에 있어서,
    상기 공핍-유도 접합부(108, 109)는 상기 반도체 기판(101) 안에서 상기 전기 절연층(102) 근처에 하나의 도핑된 지역(108)을 포함하고, 상기 도핑된 지역은 상기 반도체 기판의 벌크 부위가 상기 전기 절연층과 접하는 인접 지역에 자유 전하 캐리어의 극성과 반대되는 극성을 갖는, 집적 회로 장치.
  3. 제2항에 있어서,
    상기 공핍-유도 접합부(108, 109)는 상기 반도체 기판(101) 안에서 상기 전기 절연층(102) 근처에 다른 하나의 도핑된 지역(109)을 포함하고, 상기 하나의 도핑된 지역과 다른 하나의 도핑된 지역은 서로 접해있고 서로 반대 극성을 갖는, 집적 회로 장치.
  4. 제1항에 있어서,
    상기 공핍-유도 접합부는, 상기 전기 절연층(1202)을 가로지르고 상기 반도체 기판(1201)과 접해 있어서 쇼트키 접촉(Schottky contact)을 형성하는 전기 전도체(1204)를 포함하는, 집적 회로 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    한 세트의 전기 접속부(701)를 포함하고, 상기 전기 접속부를 통해 바이어스 전압이 상기 공핍-유도 접합부(108, 109)에 인가될 수 있는, 집적 회로 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 공핍-유도 접합부(108, 109)는 상기 전기 회로의 두 부위 중 적어도 하나를 둘러싸는 고리 형식으로 배치되는, 집적 회로 장치.
  7. 제1항 또는 제6항에 있어서,
    상기 공핍-유도 접합부(108, 109)는, 상기 전기 회로의 두 부위 사이에 놓인 상기 전기 절연층(102)의 부위와 접하는 복수의 공핍 구역을 상기 반도체 기판(101)에 자체적으로 유도하도록 구성된 복수의 공핍-유도 접합부(107)의 일부인, 집적 회로 장치.
  8. 제7항에 있어서,
    상기 공핍-유도 접합부는 어레이 형태로 배치되는, 집적 회로 장치.
  9. 제7항에 있어서,
    상기 공핍-유도 접합부는 바둑판 형태로 배치되는, 집적 회로 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 집적 회로 장치(100)를 제조하도록 구성된 반도체 웨이퍼로서,
    - 100 Ω.cm 이상의 저항을 갖는 반도체 기판;
    - 상기 반도체 기판과 접촉하는 전기 절연층으로서, 상기 전기 절연층과 접하는 기생 표면 전도층을 상기 반도체 기판에 유도할 수 있는, 전기 절연층; 및
    - 상기 전기 절연층 상에 위치하고 전기 회로가 형성될 수 있는 반도체층;을 포함하고,
    상기 반도체 웨이퍼는 상기 반도체 기판에 적어도 일 부분이 포함되는 공핍-유도 접합부를 포함하고, 상기 공핍-유도 접합부는 상기 전기 절연층의 일 부위와 접하는 공핍 구역을 상기 반도체 기판에 자체적으로 유도하도록 구성되는, 반도체 웨이퍼.
  11. 제1항 내지 제9항 중 어느 한 항에 따른 집적 회로 장치(100)를 제조하는 방법으로서,
    100 Ω.cm 이상의 저항을 갖는 반도체 기판에 적어도 부분적으로 공핍-유도 접합부(108, 109)를 형성하는 단계를 포함하고,
    상기 공핍-유도 접합부는, 전기 절연층과 접하는 기생 표면 전도층을 상기 반도체 기판에 유도할 수 있는 전기 절연층의 한 부위와 접하는 공핍 구역(301)을 상기 반도체 기판에 자체적으로 유도하도록 구성되는, 제조 방법.
  12. 제11항에 있어서,
    상기 공핍-유도 접합부는 전기 회로를 형성하는데도 사용되는 처리 단계를 사용하여 형성되는, 제조 방법.
  13. 제11항에 있어서,
    상기 공핍-유도 접합부는, 적어도 부분적으로 주입 및 확산 중 적어도 하나를 사용하여 형성되는, 제조 방법.
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