KR20200139455A - 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법 - Google Patents

전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법 Download PDF

Info

Publication number
KR20200139455A
KR20200139455A KR1020190065992A KR20190065992A KR20200139455A KR 20200139455 A KR20200139455 A KR 20200139455A KR 1020190065992 A KR1020190065992 A KR 1020190065992A KR 20190065992 A KR20190065992 A KR 20190065992A KR 20200139455 A KR20200139455 A KR 20200139455A
Authority
KR
South Korea
Prior art keywords
anodic oxide
oxide film
optical device
electrical connection
substrate
Prior art date
Application number
KR1020190065992A
Other languages
English (en)
Other versions
KR102608888B1 (ko
Inventor
안범모
박승호
서동혁
Original Assignee
(주)포인트엔지니어링
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)포인트엔지니어링 filed Critical (주)포인트엔지니어링
Priority to KR1020190065992A priority Critical patent/KR102608888B1/ko
Priority to US16/889,612 priority patent/US11621382B2/en
Priority to CN202010496175.1A priority patent/CN112038362A/zh
Publication of KR20200139455A publication Critical patent/KR20200139455A/ko
Application granted granted Critical
Publication of KR102608888B1 publication Critical patent/KR102608888B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02614—Transformation of metal, e.g. oxidation, nitridation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/13—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법에 관한 것으로서, 광소자와 기판 사이에서 광소자와 기판을 전기적으로 연결하는 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법에 관한 것이다.

Description

전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법{ANODIC OXIDATION FOR ELECTRIC CONTACTING AND OPTO ELECTRONIC DISPLAY AND MANUFACTURING METHOD OF OPTO ELECTRONIC}
본 발명은 광소자와 기판을 전기적으로 연결하는 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법에 관한 것이다.
현재 디스플레이 시장은 아직은 LCD가 주류를 이루고 있는 가운데 OLED가 LCD를 빠르게 대체하며 주류로 부상하고 있는 상황이다. 디스플레이 업체들의 OLED 시장 참여가 러시를 이루고 있는 상황에서 최근 Micro LED(이하,‘마이크로 LED’라 함) 디스플레이가 또 하나의 차세대 디스플레이로 부상하고 있다. 마이크로 LED는, 성형한 수지 등으로 덮인 패키지 타입의 것이 아닌, 결정 성장에 이용한 웨이퍼에서 잘라낸 상태의 것을 의미한다. LCD와 OLED의 핵심소재가 각각 액정(Liquid Crystal), 유기재료인데 반해 마이크로 LED 디스플레이는 1~100마이크로미터(㎛) 단위의 LED 칩 자체를 발광재료로 사용하는 디스플레이다.
마이크로 LED는 마이크로 LED 디스플레이를 구성하는 기판에 접합될 수 있다. 도 1(a)는 마이크로 LED 디스플레이를 구성하는 기판(P)을 도시한 도이다. 도 1(a)에 도시된 바와 같이, 기판(P)에는 다수의 화소 영역(F)이 형성될 수 있다. 화소 영역(F)에는 마이크로 LED(ML)의 단자와 접합되는 전극(E)이 구비될 수 있다. 일 예로서, 하나의 화소 영역(F)에는 최소 화소 단위를 형성하기 위해 적색(R), 녹색(G) 및 청색(B) 마이크로 LED(ML)와 접합되는 3개의 전극(E)이 구비될 수 있다.
기판(P)에 마이크로 LED를 접합하는 방식으로는 하나의 예로서, 유테틱 본딩이 이용될 수 있다. 유테틱 본딩은 기판(P)의 전극(E) 상부에 솔더 범프를 구비하여 이를 녹여 마이크로 LED(ML)를 기판에 접합하는 방식이다.
도 1(b)는 유테틱 본딩 공정에 의해 기판(P)의 하나의 화소 영역(F)에 접합된 마이크로 LED(ML)의 일부를 확대하여 도시한 도이다. 도 1(b)에서는 하나의 예로서, 하부에 제1단자(106)가 형성되고 상부에 제2단자(107)가 형성된 버티컬(vertical) 타입의 마이크로 LED(ML)를 도시하고, 기판(P)의 전극(E)과 마이크로 LED(ML)의 제1단자(106)가 솔더 범프(10)에 의해 접합되는 것으로 도시한다. 솔더 범프(10)는 기판(P)의 전극(E)과 마이크로 LED(ML)의 제1단자(106)를 접합하는 접합층으로서 기능할 수 있다. 도 1(b)에 도시된 'd'는 마이크로 LED(ML)의 제1단자(106)를 기준으로 마이크로 LED(ML) 간의 이격 거리를 의미한다.
마이크로 LED(ML)는 매우 작은 수십㎛ 사이즈로 형성되고, 하나의 화소 영역(F)에서 서로 간의 이격 거리(d)가 매우 짧다. 따라서, 도 1(b)에 도시된 바와 같이 화소 영역(F)에 구비된 전극(E)에 대한 마이크로 LED(ML)의 얼라인을 정밀하게 수행하기가 어렵다.
도 1(c)는 기판(P)의 전극(E)에 대해 마이크로 LED(ML)의 얼라인이 어긋난 상태를 도시한 도이다. 이 경우, 도 1(c)의 도면상 좌측에서 2번째에 도시된 상태와 같이 마이크로 LED(ML)가 틸팅되는 문제가 발생할 수 있다. 이처럼 마이크로 LED(ML)는 작은 사이즈로 인해 기판(P)의 전극(E)에 대한 얼라인을 정밀하게 하는 것이 어렵고, 도 1(c)에 도시된 바와 같이 미스 얼라인이 발생되면 마이크로 LED(ML)가 틸팅되는 문제가 발생할 수 있다. 그 결과 마이크로 LED 디스플레이 불량 문제가 야기될 수 있다.
또한, 하나의 화소 영역(F)에 구비되는 각각의 마이크로 LED(ML)는 짧은 이격 거리를 가지므로 열에 의해 용융된 솔더 범프(10)가 오버 플로우됨에 따라 전기적 쇼트 문제가 발생할 수 있다.
기판(P)에 접합되는 마이크로 LED(ML)는 도 1(a), (b), (c)에 도시된 바와 같이, 하나의 예로서 버티컬 타입의 마이크로 LED일 수 있고, 다른 하나의 예로서 적어도 어느 한 측에 모든 단자(제1단자(106) 및 제2단자(107))가 구비되는 플립(Flip) 타입의 마이크로 LED일 수 있다. 따라서, 이하에서 언급되는 '단자(S)'는 구비되는 마이크로 LED의 타입에 따라 그 의미가 달라질 수 있다. 버티컬 타입의 마이크로 LED일 경우에는 하부에 구비된 제1단자(106)를 의미할 수 있고, 플립 타입의 마이크로 LED일 경우에는 어느 한 측에 모두 구비된 제1, 2단자(106, 107)를 포함하여 의미할 수 있다.
도 2(a)는 전극(E)의 상부에 접합층으로서 솔더 범프(10)를 구비하여 플립 타입의 마이크로 LED(ML)를 접합한 상태를 도시한 도이다. 도 2(a)에서는 일 예로서 마이크로 LED(ML)의 하부에 제1, 2단자(106, 107)가 형성된 것으로 도시하여 설명한다. 도 2(a) 및 후술하는 도 2(b)에 도시된 'd''은 플립 타입의 마이크로 LED(ML)의 단자(S)간의 이격 거리를 의미한다.
플립 타입의 마이크로 LED(ML)의 경우, 매우 작은 사이즈의 마이크로 LED(ML)의 수평 면적 범위 내에 복수개의 단자(S)가 형성되는 형태일 수 있다. 따라서, 각각의 단자(S) 간의 이격 거리(d')가 매우 짧게 형성된다. 이 경우에도, 앞서 설명한 버티컬 타입의 마이크로 LED(ML)의 문제점과 같이 기판(P)의 전극(E)에 대한 얼라인을 정밀하게 하기 어렵고, 솔더 범프(10)의 오버 플로우에 따른 전기적 쇼트 문제가 발생할 수 있다.
한편, 기판(P)의 전극(E)에 마이크로 LED(ML)를 접합하기 위한 다른 방법으로는 이방성 전도 필름(Anistropy Conductive Film, ACF)이 이용될 수 있다. 이러한 이방성 전도 필름(ACF)의 특성을 이용한 다른 발명으로는, 미국 공개특허공보 공개번호 제2011-0254029호 및 미국 특허공보 특허번호 제9,698,134호 등이 있다.
도 2(b)는 이방성 전도 필름(11)을 구비하여 하나의 예로서 플립 타입의 마이크로 LED(ML)를 기판(P)에 접합하는 상태를 도시한 도이다.
이방성 전도 필름(11)은 전도성 물질의 코어(C)가 절연막에 의하여 피복된 다수의 입자로 이루어진 상태이다. 이러한 이방성 전도 필름(11)은 압력 또는 열이 가해진 부분만 절연막이 파괴되면서 코어에 의하여 마이크로 LED(ML)와 기판(P)을 전기적으로 연결할 수 있다.
이 경우, 마이크로 LED(ML)의 단자(S) 간의 이격 거리(d') 및 마이크로 LED(ML)간의 이격 거리가 매우 짧기 때문에 절연막이 파괴된 코어가 인접한 마이크로 LED에 영향을 미칠 수 있다. 그 결과 전기적 쇼트 문제가 발생하게 된다.
따라서, 이방성 전도 필름(11)을 이용할 경우, 마이크로 LED(ML)의 광 효율에 영향을 미치지 않도록 설계되어야 한다는 한계가 있다.
그러나 광소자 디스플레의 화소 단위를 제작함에 있어서 이방성 전도 필름(ACF)을 사용하는 기술은, 열압착을 위한 별도의 장비 및 공정이 필요하고, 가압대상물의 기하학적 형상 또는 물리적인 가압력에 따라 각각의 마이크로 LED 마다 열압착의 정도에 차이가 발생하여 각각의 마이크로 LED에 대한 전기적 연결 정도에 차이가 발생할 우려가 있게 된다.
또한 위 종래 기술은 절연막이 파괴된 코어의 일부가 인접하는 마이크로 LED에 영향을 주지 않도록 마이크로 LED간의 이격 거리를 설계하여야 한다는 점에서 단점으로 지적된다. 또한, 열압착되는 부분과 열압착되지 않는 부분의 경계에는 기하학적인 단차가 발생하게 되고, 이러한 단차 부분이 이방성 전도 필름(ACF)이 마이크로 LED에 광효율에 영향을 미치지 않도록 설계되어야 한다는 한계가 있다.
미국 공개특허공보 공개번호 제2011-0254029호 미국 특허공보 특허번호 제9,698,134호
이에 본 발명은 광소자 간의 통전 문제 및 광소자의 단자간의 통전 문제를 해결할 수 있는 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 특징에 따른 전기접속용 양극산화막은, 광소자의 단자와 기판의 전극을 전기적으로 연결하기 위하여 상기 광소자와 상기 기판 사이에 구비되는 전기접속용 양극산화막에 있어서, 상기 양극산화막을 관통하는 수직전도부와; 상기 양극산화막의 표면에 형성되며 상기 수직전도부와 연결되는 수평전도부를 포함하여 상기 광소자의 단자와 상기 기판의 전극은 상기 수직전도부와 상기 수평전도부에 의해 전기적으로 연결되는 것을 특징으로 한다.
또한, 상기 수직전도부는 상기 양극산화막의 표면에서 돌출되는 돌출부를 포함하는 것을 특징으로 한다.
또한, 상기 양극산화막은 금속모재를 양극산화시 형성되는 포어를 포함하고, 상기 수직전도부는 상기 포어 내부에 형성되는 것을 특징으로 한다.
또한, 상기 양극산화막은 금속모재를 양극산화시 형성되는 포어의 직경보다 큰 직경을 갖도록 형성되는 관통홀을 포함하고, 상기 수직전도부는 상기 관통홀 내부에 형성되는 것을 특징으로 한다.
또한, 상기 양극산화막은 복수개의 층으로 구비되는 것을 특징으로 한다.
또한, 상기 수직전도부는 Au, Ag, Cu, Ni 중 적어도 어느 하나를 포함하는 제1금속부 및 상기 제1금속부의 용융온도 보다 낮은 온도에서 용융가능한 금속으로 형성되는 제2금속부 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
또한, 상기 제2금속부는 Sn 베이스 솔더를 포함하는 것을 특징으로 한다.
또한, 상기 제2금속부는 상기 제1금속부 상에 형성되며, 상기 제2금속부는 상기 양극산화막의 표면에서 돌출되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 광소자 디스플레이는, 광소자; 기판; 및 상기 광소자와 상기 기판 사이에 구비되는 전기접속용 양극산화막을 포함하되, 상기 전기접속용 양극산화막은 상기 양극산화막을 관통하는 수직전도부와 상기 양극산화막의 표면에 형성되며 상기 수직전도부와 연결되는 수평전도부를 포함하여 상기 광소자의 단자와 상기 기판의 전극을 전기적으로 연결하는 것을 특징으로 한다.
또한, 상기 광소자의 단자는 복수개의 상기 수직전도부와 연결되는 것을 특징으로 한다.
또한, 상기 수평전도부의 수직 투영영역은 상기 광소자의 수직 투영영역과 중첩되고, 상기 수평전도부의 수직 투영영역은 상기 기판의 전극의 수직 투영영역과 중첩되도록 형성되는 것을 특징으로 한다.
또한, 상기 전기접속용 양극산화막은 복수개로 구비되고, 상기 수평전도부는 상, 하로 인접하는 양극산화막들 사이에 구비되는 것을 특징으로 한다.
또한, 상기 수직전도부가 노출되는 접속영역 이외의 적어도 일부 영역을 덮도록 형성되는 절연부를 포함하는 것을 특징으로 한다.
또한, 상기 수직전도부는 Sn 베이스 솔더를 포함하는 것을 특징으로 한다.
또한, 상기 광소자는 마이크로 LED인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 광소자 디스플레이의 제조 방법은, 기판을 구비하는 단계; 상기 기판 상에 수직전도부와 수평전도부를 구비한 전기접속용 양극산화막을 구비시키는 단계; 및 상기 전기접속용 양극산화막에 광소자를 실장하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 전기접속용 양극산화막에 광소자를 실장하는 단계는 상기 수직전도부를 용융하여 상기 광소자의 단자와 상기 기판의 전극을 전기적으로 연결함과 동시에 상기 광소자를 사이 기판에 고정시키는 것을 포함하는 것을 특징으로 한다.
이상에서 살펴본 바와 같이, 본 발명의 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법은 이격 거리가 좁은 광소자간의 전기적 쇼트 문제를 방지할 수 있다.
또한, 본 발명은 우수한 방열 효과를 가짐으로써 광소자의 광효율을 향상시킬 수 있는 효과가 있다.
도 1 및 도 2는 본 발명의 착상의 배경이 된 기술을 개략적으로 도시한 도.
도 3은 회로 기판의 실장 대상이 되는 마이크로 LED를 도시한 도.
도 4는 본 발명의 광소자 디스플레이의 화소 단위를 확대하여 도시한 도.
도 5는 본 발명의 전기접속용 양극산화막을 제조하는 방법을 개략적으로 도시한 도.
도 6은 수직전도부를 확대하여 도시한 도.
도 7은 절연부를 구비하는 전기접속용 양극산화막을 개략적으로 도시한 도.
도 8은 서로 다른 사이즈의 마이크로 LED와 본 발명의 전기접속용 양극산화막이 접합된 상태를 도시한 도.
도 9는 복수개의 양극산화막으로 구성된 전기접속용 양극산화막을 도시한 도.
이하의 내용은 단지 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 발명의 원리를 구현하고 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시 예들은 원칙적으로, 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시 예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.
상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시 도인 단면도 및/또는 사시도들을 참고하여 설명될 것이다. 이러한 도면들에 도시된 막 및 영역들의 두께 및 구멍들의 지름 등은 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 또한 도면에 도시된 마이크로 LED의 개수는 예시적으로 일부만을 도면에 도시한 것이다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
다양한 실시예들을 설명함에 있어서, 동일한 기능을 수행하는 구성요소에 대해서는 실시예가 다르더라도 편의상 동일한 명칭 및 동일한 참조번호를 부여하기로 한다. 또한, 이미 다른 실시예에서 설명된 구성 및 작동에 대해서는 편의상 생략하기로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기에 앞서, 광소자는 마이크로 LED를 포함할 수 있다. 마이크로 LED는 성형한 수지 등으로 패키징되지 않으면서 결정 성장에 이용한 웨이퍼에서 잘라낸 상태의 것으로, 학술적으로 1~100㎛ 단위의 크기의 것을 지칭한다. 그러나 본 명세서에 기재된 마이크로 LED는 그 크기(1개의 변 길이)가 1~100㎛ 단위인 것으로 한정되는 것은 아니며 100㎛ 이상의 크기를 갖거나 1㎛ 미만의 크기를 갖는 것도 포함한다.
또한 이하에서 설명하는 본 발명의 바람직한 실시예의 구성들은 각 실시예들의 기술적 사상의 변경없이 적용될 수 있는 미소 소자에도 적용될 수 있다.
이하에서는 광소자로서 마이크로 LED를 예시하여 설명한다. 또한, 이하에서 언급되는 '단자(S)'는 구비되는 마이크로 LED의 타입에 따라 구분될 수 있다. 버티컬 타입의 마이크로 LED일 경우에는 하부에 구비된 제1단자(106)를 의미할 수 있고, 플립 타입의 마이크로 LED일 경우에는 어느 한 측에 모두 구비된 제1, 2단자(106, 107)를 포함하여 의미할 수 있다.
도 3은 회로 기판의 실장 대상이 되는 복수의 마이크로 LED를 도시한 도이다. 마이크로 LED(ML)는 성장 기판(101)위에서 제작되어 위치한다.
성장 기판(101)은 전도성 기판 또는 절연성 기판으로 이루어질 수 있다. 예를 들어, 성장 기판(101)은 사파이어, SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, 및 Ga203 중 적어도 어느 하나로 형성될 수 있다.
마이크로 LED(ML)는 제1 반도체층(102), 제2 반도체층(104), 제1 반도체층(102)과 제2 반도체층(104) 사이에 형성된 활성층(103), 제1 컨택전극(106) 및 제2 컨택전극(107)을 포함할 수 있다.
제1 반도체층(102), 활성층(103), 및 제2 반도체층(104)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성할 수 있다.
제1 반도체층(102)은 예를 들어, p형 반도체층으로 구현될 수 있다. p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 반도체층(104)은 예를 들어, n형 반도체층을 포함하여 형성될 수 있다. n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
다만, 본 발명은 이에 한하지 않으며, 제1 반도체층(102)이 n형 반도체층을 포함하고, 제2 반도체층(104)이 p형 반도체층을 포함할 수도 있다.
활성층(103)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 활성층(103)은 예를 들어, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(MQW: Multi Quantum Well)로 형성될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
제1 반도체층(102)에는 제1 컨택전극(106)이 형성되고, 제2 반도체층(104)에는 제2 컨택전극(107)이 형성될 수 있다. 제1 컨택 전극(106) 및/또는 제2 컨택 전극(107)은 하나 이상의 층을 포함할 수 있으며, 금속, 전도성 산화물 및 전도성 중합체들을 포함한 다양한 전도성 재료로 형성될 수 있다.
성장 기판(101) 위에 형성된 복수의 마이크로 LED(ML)를 커팅 라인을 따라 레이저 등을 이용하여 커팅하거나 에칭 공정을 통해 낱개로 분리하고, 레이저 리프트 오프 공정으로 복수의 마이크로 LED(ML)를 성장 기판(101)으로부터 분리 가능한 상태가 되도록 할 수 있다.
도 3에서 'P'는 마이크로 LED(ML)간의 피치간격을 의미하고, 'S'는 마이크로 LED(ML)간의 이격 거리를 의미하며, 'W'는 마이크로 LED(ML)의 폭을 의미한다. 도 3에는 마이크로 LED(ML)의 단면 형상이 원형인 것을 예시하고 있으나, 마이크로 LED(ML)의 단면 형상은 이에 한정되지 않고 사각 단면 등과 같이 성장 기판(101)에서 제작되는 방법에 따라 원형 단면이 아닌 다른 단면 형상을 가질 수 있다.
도 4는 본 발명의 광소자 디스플레이의 화소 단위를 확대하여 도시한 도이다. 본 발명에서는 광소자(100)의 하나의 예로서 마이크로 LED(ML)를 도시한다. 광소자 디스플레이의 화소 단위는 적색(R), 녹색(G) 및 청색(B) 광소자(100)를 포함하여 구성될 수 있다.
광소자(100)는 그 단자(S)가 기판(P)의 전극(330b)과 전기적으로 연결될 수 있다. 이하에서는 광소자(100)가 실장되는 기판(P)의 하나의 예로서 회로 기판(300)을 도시하고, 도 4를 참조하여 마이크로 LED(ML)를 구동하는 회로 기판(300)에 대해 설명한다.
마이크로 LED(ML)를 구동하는 회로 기판(300)은 다양한 소재를 포함할 수 있다. 예를 들어, 회로 기판(300)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 그러나, 회로 기판(300)은 반드시 이에 한정되는 것은 아니며, 투명한 플라스틱 재질로 형성되어 가용성을 가질 수 있다. 플라스틱 재질은 절연성 유기물인 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다.
화상이 회로 기판(300)방향으로 구현되는 배면 발광형인 경우에 회로 기판(300)은 투명한 재질로 형성해야 한다. 그러나 화상이 회로 기판(300)의 반대 방향으로 구현되는 전면 발광형인 경우에 회로 기판(300)은 반드시 투명한 재질로 형성할 필요는 없다. 이 경우 금속으로 회로 기판(300)을 형성할 수 있다.
금속으로 회로 기판(300)을 형성할 경우 회로 기판(300)은 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, Inconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.
회로 기판(300)은 버퍼층(311)을 포함할 수 있다. 버퍼층(311)은 평탄면을 제공할 수 있고, 이물 또는 습기가 침투하는 것을 차단할 수 있다. 예를 들어, 버퍼층(311)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르, 아크릴 등의 유기물을 함유할 수 있고, 예시한 재료들 중 복수의 적층체로 형성될 수 있다.
박막 트랜지스터(TFT)는 활성층(310), 게이트 전극(320), 소스 전극(330a) 및 드레인 전극(330b)을 포함할 수 있다.
이하에서는 박막 트랜지스터(TFT)가 활성층(310), 게이트 전극(320), 소스 전극(330a) 및 드레인 전극(330b)이 순차적으로 형성된 탑 게이트 타입(top gate type)인 경우를 설명한다. 그러나 본 실시예는 이에 한정되지 않고 바텀 게이트 타입(bottom gate type) 등 다양한 타입의 박막 트랜지스터(TFT)가 채용될 수 있다.
활성층(310)은 반도체 물질, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 실시예는 이에 한정되지 않고 활성층(310)은 다양한 물질을 함유할 수 있다. 선택적 실시예로서 활성층(310)은 유기 반도체 물질 등을 함유할 수 있다.
또 다른 선택적 실시예로서, 활성층(310)은 산화물 반도체 물질을 함유할 수 있다. 예컨대, 활성층(310)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge) 등과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.
게이트 절연막(313:gate insulating layer)은 활성층(310) 상에 형성된다. 게이트 절연막(313)은 활성층(310)과 게이트 전극(320)을 절연하는 역할을 한다. 게이트 절연막(313)은 실리콘산화물 및/또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다.
게이트 전극(320)은 게이트 절연막(313)의 상부에 형성된다. 게이트 전극(320)은 박막 트랜지스터(TFT)에 온/오프 신호를 인가하는 게이트 라인(미도시)과 연결될 수 있다.
게이트 전극(320)은 저저항 금속 물질로 이루어질 수 있다. 게이트 전극(320)은 인접층과의 밀착성, 적층되는 층의 표면 평탄성 그리고 가공성 등을 고려하여, 예컨대 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
게이트 전극(320)상에는 층간 절연막(315)이 형성된다. 층간 절연막(315)은 소스 전극(330a) 및 드레인 전극(330b)과 게이트 전극(320)을 절연한다. 층간 절연막(315)은 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 예컨대 무기 물질은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘 산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
층간 절연막(315) 상에 소스 전극(330a) 및 드레인 전극(330b)이 형성된다. 소스 전극(330a) 및 드레인 전극(330b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다. 소스 전극(330a) 및 드레인 전극(330b)은 활성층(310)의 소스 영역과 드레인 영역에 각각 전기적으로 연결된다.
평탄화층(317)은 박막 트랜지스터(TFT) 상에 형성된다. 평탄화층(317)은 박막 트랜지스터(TFT)를 덮도록 형성되어, 박막 트랜지스터(TFT)로부터 비롯된 단차를 해소하고 상면을 평탄하게 한다. 평탄화층(317)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 유기 물질은 Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또한, 평탄화층(317)은 무기 절연막과 유기절연막의 복합 적층체로 형성될 수도 있다.
이와 같이 구성된 회로 기판(300)상에 전기접속용 양극산화막(200)이 구비된다.
도 4에 도시된 바와 같이, 전기접속용 양극산화막(200)은 광소자(100)의 단자(S)와 기판(P)의 전극(330b)을 전기적으로 연결하기 위하여 광소자(100)와 기판(P) 사이에 구비될 수 있다. 이러한 전기접속용 양극산화막(200)은 양극산화막(400)을 관통하는 수직전도부(200a)와 양극산화막(400)의 표면에 형성되며 수직전도부(200a)와 연결되는 수평전도부(200b)를 포함하여 구성되어 수직전도부(200a)와 수평전도부(200b)에 의해 광소자(100)의 단자(S)와 기판(P)의 전극(33)을 전기적으로 연결할 수 있다.
먼저, 전기접속용 양극산화막(200)을 구성하는 양극산화막(400)은 모재인 금속을 양극산화하여 형성된 막을 의미하고, 포어(400a)는 금속을 양극산화하여 양극산화막(400)을 형성하는 과정에서 형성되는 구멍을 의미한다. 예컨대, 모재인 금속이 알루미늄(Al) 또는 알루미늄 합금인 경우, 모재를 양극산화하면 모재의 표면에 양극산화알루미늄(Al2O3) 재질의 양극산화막(400)이 형성된다. 위와 같이, 형성된 양극산화막(400)은 내부에 포어(400a)가 형성되지 않은 배리어층과, 내부에 포어(400a)가 형성된 다공층으로 구분된다. 배리어층은 모재의 상부에 위치하고, 다공층은 배리어층의 상부에 위치한다. 이처럼, 배리어층과 다공층을 갖는 양극산화막(400)이 표면에 형성된 모재를 제거하게 되면, 양극산화알루미늄(Al2O3) 재질의 양극산화막(400)만이 남게 된다. 또한, 여기서 배리어층을 제거하면, 양극산화막(400)은,지름이 균일하고, 수직한 형태로 상, 하로 관통 형성되면서 규칙적인 배열을 갖는 포어(400a)를 갖게 된다. 포어(400a)의 내부 폭은 수 nm 내지 수 백nm의 크기를 갖는다.
이처럼 양극산화막(400)은 금속모재를 양극산화시 형성되는 포어(400a)를 포함하여 구성되고, 포어(400a) 내부에 수직전도부(200a)가 형성될 수 있다.
각각의 포어(400a)는 서로 독립적으로 존재하므로, 각각의 포어(400a) 내부에 수직전도부(200a)가 형성되면 수직전도부(200a)는 서로 연결되지 않고 독립적으로 존재하게 된다. 다시 말해, 양극산화막(400)의 포어(400a)는 서로가 이격되어 수직한 형태로 존재하므로, 포어(400a) 내부에 형성된 수직전도부(200a) 역시 서로가 이격되어 수직한 형태로 존재하게 되는 것이다.
수직전도부(200a)는 전도성 물질에 의해 형성될 수 있다. 예를 들어, 전도성 물질은 높은 전기 전도도의 특성을 갖는 Ag, Au, Cu 중 적어도 어느 하나를 포함할 수 있다. 또한, 수직전도부(200a)는 용융점이 낮은 Sn 베이스 솔더를 포함할 수 있다. Sn 베이스 솔더로는 Sn 또는 Sn 합금, 예컨대, Sn, AuSn, SnAgCu, SnBi, SnPb, SnPbAg, SnSb, SnCu, SnAg등이 사용될 수 있으며, 다양한 조성비로 제조될 수 있다. 다만, 수직전도부(200a)를 형성하는 전도성 물질은 상기한 구성에 한정되지 않고, 전도성을 갖는 재질 및/또는 용융점이 낮은 재질이라면 그 재질에 대한 한정은 없다.
도 4에 도시된 바와 같이, 수직전도부(200a)는 전기접속용 양극산화막(200)의 모든 포어(400a) 내부에 형성될 수 있다. 전기접속용 양극산화막(200)은 마이크로 LED(ML)가 실장되는 영역 및 마이크로 LED(ML)가 실장되지 않는 영역으로 구획될 수 있는데, 도 4에 도시된 것처럼 마이크로 LED(ML)가 실장되지 않는 영역을 포함하여 다수의 포어(400a)의 전부에 수직전도부(200a)가 형성될 수 있다.
마이크로 LED(ML)가 실장되는 영역의 포어(400a)에 수직전도부(200a)가 형성됨에 따라 마이크로 LED(ML)가 실장되는 영역에는 수직전도부(200a)를 통해 수직 방향으로 전도성을 가질 수 있다. 이와 동시에 마이크로 LED(ML)에서 발생한 열이 수직전도부(200a)를 통해 수직방향으로 효과적으로 방열될 수 있게 된다.
양극산화막의 재질 특성을 갖는 전기접속용 양극산화막(200)의 구성을 통해, 마이크로 LED(ML)에서 발생한 열은 수직 방향으로 효과적으로 방열되고 마이크로 LED(ML)에서 발생한 열이 전기접속용 양극산화막(200)의 내부에서 수평 방향으로 전달되는 것을 효과적으로 차단할 수 있게 된다. 그 결과 인접하는 마이크로 LED(ML)에서 발생한 열이 인접하는 다른 마이크로 LED(ML)에 미치는 영향을 최소화하여 마이크로 LED(ML)의 광효율이 저하되는 것을 방지할 수 있게 된다.
위와 같은 전기접속용 양극산화막(200)의 상부에는 마이크로 LED(ML)가 구비될 수 있다. 이 경우, 마이크로 LED(ML)는 수직전도부(200a)에 의해 전기접속용 양극산화막(200)의 상부에 접합될 수 있다. 수직전도부(200a)는 높은 전기 전도도의 특성을 갖거나 용융점이 낮은 금속으로 형성되므로, 전기접속용 양극산화막(200)의 상부에 마이크로 LED(ML)를 쉽게 접합하여 고정시킬 수 있다. 따라서, 마이크로 LED(ML)를 접합하기 위한 별도의 접합층(예를 들어, 솔더 범프)가 구비되지 않더라고 전기접속용 양극산화막(200)의 상부에 마이크로 LED(ML)가 접합될 수 있다.
또한, 수직전도부(200a)는 전기접속용 양극산화막(200)의 포어(400a) 전체에 형성된 구조이므로, 마이크로 LED(ML)를 실장할 때에 정밀한 얼라인 기술이 고려되지 않아도 된다는 장점이 있다.
종래의 경우, 마이크로 LED(ML)의 작은 사이즈로 인해 마이크로 LED(ML)를 기판의 전극에 접합하기 위하여 매우 정밀한 얼라인 기술이 요구되었다. 그러나 매우 작은 사이즈의 마이크로 LED(ML)는 이를 이송하는 이송 수단의 기계적 오차 등의 이유로 얼라인을 정밀하게 하는 것이 어렵고, 미스 얼라인이 발생할 확률이 높다. 그 결과 마이크로 LED(ML)가 틸팅되는 문제가 발생하게 된다.
또한, 마이크로 LED(ML)는 마이크로 LED(ML)의 작은 사이즈만큼 마이크로 LED(ML)간의 이격 거리(d) 및 마이크로 LED(ML) 단자간의 이격 거리(d')도 짧게 형성될 수 있다. 이로 인해 접합층으로서 구비되는 솔더 범프의 오버플로우로 인한 전기적 쇼트가 발생할 수 있고, 접합층으로서 구비되는 이방성 전도 필름의 절연막이 파괴된 코어가 인접한 마이크로 LED 및 단자에 영향을 미쳐 전기적 쇼트가 발생할 수 있다.
하지만 본 발명의 전기접속용 양극산화막(200)은 포어(400a) 전체에 수직전도부(200a)가 형성되는 구조에 의해 상대적으로 정밀도가 낮은 얼라인 기술에 의해서 마이크로 LED(ML)가 실장되더라도 미스 얼라인이 발생하지 않아 마이크로 LED 틸팅 문제가 방지될 수 있다.
또한, 전기접속용 양극산화막(200)의 구조는 그 내부에서 수평 방향으로 전도성을 갖지 않으므로, 마이크로 LED(ML)간의 짧은 이격 거리(d) 및 마이크로 LED(ML) 단자(S)간의 짧은 이격 거리(d')로 인해 발생하는 전기적 쇼트 문제가 방지될 수 있다.
마이크로 LED(ML)가 실장된 영역의 수직전도부(200a)는 컨택홀(350)을 통하여 기판의 전극인 드레인 전극(330b)과 전기적으로 연결된다. 이로 인해 마이크로 LED(ML)와 회로 기판(300)의 전기적인 연결이 달성될 수 있다.
한편, 양극산화막(400)의 표면에는 수직전도부(200a)와 연결되는 수평전도부(200b)가 구비될 수 있다. 수평전도부(200b)의 경우, 전도성을 갖는 재질이라면 그 재질에 대한 한정은 없고, 상기한 수직전도부(200a)의 구성과 동일한 구성을 포함하여 구성될 수 있다. 수평전도부(200b)는 하나의 예로서 아일랜드 형태로 패터닝되어 형성될 수 있다. 이러한 수평전도부(200b)는 회로 기판(300)의 드레인 전극(330b)과 전기접속용 양극산화막(200)을 보다 효과적으로 전기적 연결하는 기능을 할 수 있다.
도 4에서는 하나의 예로서, p-n 다이오드, p-n 다이오드의 일측에 배치된 제1 컨택 전극(106) 및 제1 컨택 전극(106)과 반대측에 위치한 제2 컨택 전극(107)을 포함하는 단자(S)가 구비되는 버티컬 타입의 마이크로 LED(ML)가 전기접속용 양극산화막(200)의 상부에 구비되는 것으로 도시하였다. 마이크로 LED(ML)의 경우, 다른 하나의 예로서 단자(S)가 상, 하면 중 어느 한면에 모두 구비되는 플립 타입 마이크로 LED(ML)가 구비될 수도 있다.
마이크로 LED(ML)의 상부에는 상부 전극(미도시)가 형성될 수 있다. 상부 전극은 마이크로 LED(ML)의 제2컨택 전극(107)과 전기적으로 연결된다. 상부 전극은 ITO, IZO, ZnO 또는 In2O3 등의 투명 전도성 물질로 형성될 수 있다.
도 5는 본 발명의 전기접속용 양극산화막(200)의 제작 방법을 개략적으로 도시한 도이다. 이하에서는 기판(P)의 전극(E)을 개략적으로 도시한다. 기판(P)이 회로 기판(300)일 경우, 전극(E)은 드레인 전극(330b)일 수 있다.
먼저, 도 5(a)에 도시된 바와 같이, 금속을 양극산화하여 제작된 양극산화막의 금속 모재를 제거하고 배리어층을 제거하여 포어(400a)의 상, 하가 관통되는 형태의 양극산화막(400)이 구비될 수 있다.
그런 다음 도 5(b)에 도시된 바와 같이, 양극산화막(400)의 포어(400a)에 전도성 물질을 충진하는 과정이 수행될 수 있다. 여기서 포어(400a)의 내부에 전도성 물질을 충진하는 방법으로는, 원자층 증착법(Atomic Layer Deposition, ALD)을 이용할 수 있다. 다만, 충진 방법은 포어(400a) 내부에 전도성 물질을 충진할 수 있는 방법이라면 원자층 증착법(ALD) 이외에 다른 방법도 가능하다. 이로 인해 포어(400a) 내부에 수직전도부(200a)가 형성되게 된다. 양극산화막(400)의 포어(400a) 내부에 수직전도부(200a)가 형성됨으로써 전기접속용 양극산화막(400)이 형성될 수 있게 된다.
전기접속용 양극산화막(400)의 경우, 도 5(b)에 도시된 바와 같이 포어(400a) 내부에 수직전도부(200a)가 양극산화막(400)의 표면보다 돌출되지 않는 형태로 구비되어 이용될 수 있다. 다시 말해, 수직전도부(200a)가 양극산화막(400)의 표면에서 돌출되는 돌출부(203)를 포함하지 않은 형태로 구비될 수 있다.
또는 도 5(c)에 도시된 바와 같이, 양극산화막(400)의 표면에서 돌출되는 돌출부(203)를 포함하는 수직전도부(200a)가 형성될 수 있다. 전기접속용 양극산화막(400)의 경우, 도 5(c)에 도시된 바와 같이 돌출부(203)를 형성하기 전에 양극산화막(400)의 표면을 평탄화하는 과정이 선택적으로 수행될 수 있다.
그런 다음, 도 5(c)에 도시된 바와 같이, 돌출부(203)가 형성될 수 있다. 돌출부(203)는 수직전도부(200a)가 형성되지 않은 수직전도부 비형성영역(200a')을 양극산화막(400)의 깊이 방향으로 적어도 일부 에칭함으로써 형성될 수 있다.
이 경우, 돌출부(203)가 용융됨으로써 전기접속용 양극산화막(200)의 상부에 마이크로 LED(ML)가 접합될 수 있다. 돌출부(203)는 수직전도부(200a)의 구성으로서 전기 전도도의 특성을 가지므로, 돌출부(203)에 의해 접합된 마이크로 LED(ML)는 전기접속용 양극산화막(200)을 통해 회로 기판(300)과 전기적으로 연결될 수 있다.
돌출부(203)의 돌출 길이는 돌출부(203)에 마이크로 LED(ML)가 접합되었을 경우, 인접하는 마이크로 LED(ML) 및 마이크로 LED(ML) 단자간에 영향을 미치지 않는 길이로 형성되는 것이 바람직할 수 있다.
구체적으로, 도 5(d-1)에 도시된 바와 같이, 버티컬 타입의 마이크로 LED(ML)의 경우, 마이크로 LED(ML)의 하부 단자인 제1컨택 전극(106)을 기준으로 마이크로 LED(ML)간의 이격 거리(d)가 형성된다. 이 경우, 바람직하게는 돌출부(203)의 돌출 길이가
Figure pat00001
보다 작게 형성될 수 있다.
또한, 도 5(d-2)에 도시된 바와 같이, 플립 타입의 마이크로 LED(ML)의 경우, 마이크로 LED(ML)의 하면에 제1, 2컨택 전극(106, 107)과 같은 단자가 모두 형성되어 단자간의 이격 거리(d')가 형성된다. 이 경우, 바람직하게는 돌출부(203)의 돌출 길이가
Figure pat00002
보다 작게 형성될 수 있다.
이처럼 돌출부(203)의 돌출 길이는 마이크로 LED(ML)의 접합시 인접하는 마이크로 LED(ML) 및 단자간의 거리를 고려하여 형성되어 돌출부(203)의 용융에 의한 전기적 쇼트 문제를 미연에 방지할 수 있다.
도 5(b) 및 (c)에 도시된 수직전도부(200a)는 수직전도부(200a)의 형성 과정을 구체적으로 설명하기 위하여 확대하여 도시된 것이다. 수직전도부(200a)간의 이격 거리는 실질적으로 도 5(d-1) 및 도 5(d-2)에 도시된 이격 거리보다 짧게 형성될 수 있다.
한편, 전기접속용 양극산화막(200)의 수직전도부(200a)는 전도성 물질을 충진하여 형성되되, 제1금속부(201) 및 제2금속부(202)로 구성되어 형성될 수 있다. 도 6을 참조하여 구체적으로 설명한다. 도 6은 제1, 2금속부(201, 202)로 구성된 수직전도부(200a)를 확대하여 도시한 도이다.
수직전도부(200a)는 Au, Ag, Cu, Ni 중 적어도 어느 하나를 포함하는 제1금속부(201) 및 제1금속부(201)의 용융온도보다 낮은 온도에서 용융가능한 금속으로 형성되는 제2금속부(202) 중 적어도 어느 하나를 포함하여 구성될 수 있다. 따라서, 전술한 수직전도부(200a)를 형성하는 전도성 물질은 제1, 2금속부(201, 202) 중 적어도 어느 하나를 포함할 수 있다.
수직전도부(200a)는 제1, 2금속부(201, 202) 중 적어도 어느 하나로 구성될 수도 있고, 제1, 2금속부(201, 202)를 모두 구비하여 구성될 수도 있다. 도 6에서는 수직전도부(200a)가 제1, 2금속부(201, 202)로 구성된 것으로 도시하여 설명한다.
수직전도부(200a)가 제1, 2금속부(201, 202)로 구성될 경우, 제1금속부(201)는 높은 전기 전도도의 특성을 갖는 재질(예를 들어, Au, Ag, Cu, Ni)로 구성되어 포어(400a) 내부에 구비되는 것이 바람직할 수 있다. 제2금속부(202)는 제1금속부(201)의 용융온도보다 낮은 온도에서 용융가능한 금속으로 구성되어 전기접속용 양극산화막(200)상에 마이크로 LED(ML)의 접합을 쉽게하는 기능을 수행할 수 있으므로 제1금속부(201)상에 형성되되, 양극산화막(400)의 상부 표면에서 돌출되게 구비되는 것이 바람직할 수 있다.
제2금속부(202)는 Sn 베이스 솔더를 포함하여 구성될 수 있다. 구체적으로, Sn 베이스 솔더로는 Sn 또는 Sn 합금, 예컨대, Sn, AuSn, SnAgCu, SnBi, SnPb, SnPbAg, SnSb, SnCu, SnAg등이 사용될 수 있으며, 다양한 조성비로 제조될 수 있다.
앞서 도 5(c)를 참조하여 설명한 바와 같이, 수직전도부(200a)는 돌출부(203)를 포함하여 구성될 수 있다. 이 경우, 돌출부(203)는 도 6(a)에 도시된 바와 같이, 제1금속부(201) 주변의 포어 비형성영역의 적어도 일부를 깊이 방향으로 에칭하여 형성될 수 있다. 양극산화막(400)의 표면에서 돌출되지 않는 제1금속부(201)상에 제2금속부(202)를 형성함으로써 형성될 수도 있다. 다만, 제1금속부(201)의 양극산화막(400)의 표면에서 돌출되는 형태와 무관하게 제1금속부(201)상에 형성되는 제2금속부(202)는 양극산화막(400)의 표면에서 돌출되므로, 수직전도부(200a)가 제1, 2금속부(201, 202)로 구성될 경우, 전기접속용 양극산화막(200)은 제2금속부(202)에 의해 돌출부(203)가 형성되는 형태일 수도 있다.
상기한 Sn 베이스 솔더를 포함하여 구성된 제2금속부(202)는 전기접속용 양극산화막(200)상에 실장되는 마이크로 LED(ML)의 접합을 보다 효과적으로 달성되게 할 수 있다.
수직전도부(200a)가 제1, 2금속부(201, 202)로 구성되는 경우는 하나의 선택적인 실시 예로서, 이하에서는 수직전도부(200a)가 높은 전기전도도의 특성을 갖고, 용융점이 낮은 재질의 전도성 물질로 충진되어 형성된 구조로 구비되는 것으로 도시하여 설명한다.
한편, 전기접속용 양극산화막(200)은 별도의 관통홀을 형성하여 관통홀 내부에 수직전도부(200a)를 형성하는 형태로 형성될 수 있다.
다시 도 5(a)를 참조하면, 포어(400a)가 상, 하 관통하도록 형성된 양극산화막(400)에 금속 모재를 양극산화시 형성되는 포어(400a)의 직경보다 큰 직경을 갖도록 관통홀을 형성할 수 있다. 다만, 이 경우에는 양극산화막(400)은 배리어층을 제거하지 않고 구비되어도 무방하다.
관통홀은 양극산화막(400)의 상, 하면을 관통하도록 복수개 형성될 수 있다. 이 경우, 관통홀은 에칭을 통해 형성될 수 있다. 인접하는 관통홀 사이에는 복수개의 포어(400a)가 위치하며, 인접하는 포어(400a) 사이의 이격 거리는 인접하는 관통홀 사이의 이격 거리보다 작게 형성된다.
그런 다음 관통홀 내부에 전도성 물질을 충진하여 수직전도부(200a)를 형성할 수 있다. 이 경우, 전도성 물질을 충진하는 방법은 앞서 설명한 포어(400a) 내부에 전도성 물질을 충진하는 방법과 동일한 방법일 수 있고 이에 대한 한정은 없다.
이처럼 양극산화막(400)에 관통홀을 형성하여 수직전도부(200a)를 구비할 경우, 포어(400a) 전체에 수직전도부(200a)를 형성하는 구조 대비 방열 측면에서 보다 유리하고, 별도의 접합층(예를 들어 솔더 범프)를 구비할 필요가 없으므로 솔더 범프의 오버 플로우에 따른 전기적 쇼트 문제를 사전에 예방할 수 있는 이점을 갖는다.
전기접속용 양극산화막(200)은 위와 같은 제작 과정을 통해 제작되어 상부에 마이크로 LED(ML)가 실장된 다음 회로 기판(300)의 상부로 위치될 수 있고, 또는 먼저 회로 기판(300)의 상부에 구비된 후 마이크로 LED(ML)가 전사될 수도 있다.
다시 도 4를 참조하면, 위와 같이 제작된 전기접속용 양극산화막(200)을 포함하여 구성되는 광소자 디스플레이는 광소자(100), 기판(P)을 포함하여 구성되어, 광소자(100)와 기판(P) 사이에 전기접속용 양극산화막(200)이 구비되는 구조로 형성될 수 있다. 이 경우, 전기접속용 양극산화막(200)은 양극산화막(400)을 관통하는 수직전도부(200a)와 양극산화막(400)의 표면에 형성되며 수직전도부(200a)와 연결되는 수평전도부(200b)를 포함하여 구성되므로 광소자(100)의 단자(S)와 기판(P)의 전극(330b)을 전기적으로 연결할 수 있다.
전기접속용 양극산화막(200)의 포어(400a) 전체에 수직전도부(200a)를 형성하는 구조에 의하여, 전기접속용 양극산화막(200)을 포함하는 광소자 디스플레이는 도 4에 도시된 바와 같이, 광소자(100)의 단자(S)가 복수개의 수직전도부(200a)와 연결되는 형태로 형성될 수 있다. 수직전도부(200a)의 경우, 매우 짧은 이격 거리로 양극산화막(400)에 형성되는 포어(400a)의 내부에 구비되므로, 실질적으로 점과 같은 형태일 수 있다. 따라서, 광소자(100)의 단자(S)가 복수개의 수직전도부(200a)와 연결되는 형태를 아래에서 바라보면 광소자(100)의 단자(S) 하면에 점과 같은 형태로 복수개의 수직전도부(200a)가 구비된 형태일 수 있다.
도 7은 절연부를 구비하는 전기접속용 양극산화막(200)에 광소자(100)가 실장된 형태를 개략적으로 도시한 도이다.
도 7(a)에 도시된 바와 같이, 전기접속용 양극산화막(200)이 연속적인 형태로 구비될 경우, 절연부(12)는 수직전도부(200a)가 노출되는 접속영역 이외의 적어도 일부 영역을 덮도록 형성될 수 있다. 여기서 접속영역은 수직전도부(200a)의 상면에 마이크로 LED(ML)가 접합되어 접속되는 영역을 의미한다.
도 7(a)에서는 절연부(12)가 마이크로 LED(ML)간의 이격 거리(d) 내에 존재하는 수직전도부(200a)의 노출 영역에는 형성되지 않은 것으로 도시하였지만, 이와는 다르게 마이크로 LED(ML)가 접합되는 영역을 제외한 전체 영역에 형성될 수 있다. 이 경우, 절연부(12)는 마이크로 LED(ML)접합되는 영역을 제외한 수직전도부(200a)가 노출되는 영역 중 적어도 일부에 아일랜드 형태로 패터닝되어 형성될 수 있다.
도 7(b)에 도시된 바와 같이, 전기접속용 양극산화막(200)은 절단되어 불연속적인 형태로 구비될 수 있다. 이 경우, 전기접속용 양극산화막(200)은 뱅크층(4)에 의해 형성되는 오목부에 구비될 수 있다. 이와 같은 구조에서 절연부(12')는 패시베이션층과 같은 보호막의 형태로 형성될 수 있다. 이 경우, 절연부(12')는 전기접속용 양극산화막(200)의 마이크로 LED(ML)가 접합된 영역 및 수직전도부(200a)가 노출된 영역을 모두 포함하여 패시베이션층의 형태로 구비될 수 있다.
도 8은 전기접속용 양극산화막(200)에 서로 다른 사이즈의 마이크로 LED(ML)를 실장한 형태를 도시한 도이다.
광소자 디스플레이에서 화소 단위를 구성하는 각각 다른 발광색의 마이크로 LED(R, G, B)는 서로 다른 사이즈로 구비될 수 있다. 이로 인해 각각의 마이크로 LED(ML)의 단자(S)와 대응되는 기판(P)의 전극(E)의 위치가 마이크로 LED(ML)의 단자(S)의 위치와 다른 위치에 배치될 수 있다.
이 경우, 양극산화막(400)의 표면에 구비되어 수직전도부(200a)와 연결되는 수평전도부(200b)에 의해 전기접속용 양극산화막(200)은 서로 다른 사이즈의 마이크로 LED(ML)의 영향을 받지 않고 효과적으로 회로 기판(300)과 마이크로 LED(ML)를 전기적으로 연결할 수 있다. 이는 수평전도부(200b)의 형성 위치에 의해 달성될 수 있다.
수평전도부(200b)는 양극산화막(400)의 표면에 구비될 수 있으므로, 양극산화막(400)의 상, 하면 중 어느 한 면에 구비될 수 있다. 도 8에서는 하나의 예로서, 수평전도부(200b)가 양극산화막(400)의 하면에 구비된 것으로 도시하여 설명한다.
도 8에 도시된 바와 같이, 수평전도부(200b)의 수직 투영영역은 광소자(100)의 수직 투영영역과 중첩되고, 기판(P)의 전극(E)의 수직 투영영역과 중첩되도록 형성될 수 있다. 여기서 각각의 구성의 수직 투영영역은 전기접속용 양극산화막(200)의 양극산화막(400)을 기준으로 각 구성이 양극산화막(400)을 수직방향으로 투영한 영역을 의미한다.
이하에서는 도 8(a) 내지 도 8(c)를 참조하여 각각 다른 발광색의 마이크로 LED(ML)가 서로 다른 사이즈로 구비될 경우, 전기접속용 양극산화막(200)에 의해 기판(P)과 광소자(100)가 전기적으로 연결되는 실시 예들을 설명한다. 이 경우, 도 8에서는 하나의 예로서 광소자(100)가 버티컬 타입의 마이크로 LED(ML)로 도시된다.
또한, 도 8에서 기판(P)에는 각각 다른 발광색(R, G, B)의 마이크로 LED(ML)의 단자(S)의 위치와 비대응되는 위치이지만, 전기접속용 양극산화막(200)에 의해 각각의 마이크로 LED(ML)의 단자(S)와 전기적으로 연결되는 전극(E1, E2, E3)가 형성된다. 이 경우, E1은 적색(R) 마이크로 LED(ML)와 전기적으로 연결되는 전극(E)일 수 있고, E2, E3는 순서대로 녹색(G) 마이크로 LED(ML)와 청색(B)마이크로 LED(ML)가 전기적으로 연결되는 전극(E)일 수 있다.
일 예로서, 도 8(a)에는 청색(B) 마이크로 LED(ML)가 적색(R) 및 녹색(G) 마이크로 LED(ML)보다 큰 사이즈로 구비된다. 이 경우, 기판(P)의 전극(E) 형성 위치와 마이크로 LED(ML)의 단자 형성 위치는 서로 비대응되는 위치이다. 또한, 적색(R) 마이크로 LED(ML) 및 녹색(G) 마이크로 LED(ML)간의 이격 거리와 녹색(G) 마이크로 LED(ML) 및 청색(B) 마이크로 LED(ML)간의 이격 거리가 다르게 형성된다.
이 경우, 수직전도부(200a)가 기판(P)의 전극(E)의 적어도 일부와 접촉되고, 마이크로 LED(ML) 단자의 적어도 일부와 접촉되어 기판(P)과 마이크로 LED(ML)간의 전기적인 연결을 달성할 수도 있지만, 수평전도부(200b)에 의해 보다 효과적인 전기적 연결이 달성될 수 있다.
구체적으로 설명하면, 도 8(a)에 도시된 바와 같이, 적색(R) 마이크로 LED(ML)의 수직 투영영역에 수평전도부(200b)의 적어도 일부가 형성될 수 있다. 또한, 전극 E1의 수직 투영영역에 수평전도부(200b)의 적어도 일부가 형성될 수 있다.
이와 같은 구조에 의하여 수평전도부(200b)는 그 수직 투영영역이 광소자(100)의 수직 투영영역과 중첩되고, 기판(P)의 전극(E)의 수직 투영영역과 중첩되도록 형성될 수 있다. 수평전도부(200b)는 수직전도부(200a)와 연결되게 형성되므로 이러한 수평전도부(200b)의 구조에 의해 비대응되는 위치의 적색(R) 마이크로 LED(ML)의 하부 단자와 전극 E1이 전기적으로 연결될 수 있게 된다.
도 8(a)에 도시된 바와 같이, 녹색(G) 마이크로 LED(ML)의 수직 투영영역에 수평전도부(200b)의 적어도 일부가 형성될 수 있다. 또한, 전극 E2의 수직 투영영역에 수평전도부(200b)의 적어도 일부가 형성될 수 있다.
이와 같은 구조에 의하여 수평전도부(200b)는 그 수직 투영영역이 녹색(G) 마이크로 LED(ML)의 수직 투영영역과 중첩되고, 기판(P)의 전극 E2의 수직 투영영역과 중첩되도록 형성될 수 있다. 이로 인해 비대응되는 위치의 녹색(G) 마이크로 LED(ML)의 하부 단자와 전극 E2가 전기적으로 연결될 수 있게 된다.
또한, 도 8(a)에 도시된 바와 같이, 청색(B) 마이크로 LED(ML)의 수직 투영영역에 수평전도부(200b)의 적어도 일부가 형성될 수 있다. 또한, 전극 E3의 수직 투영영역에 수평전도부(200b)의 적어도 일부가 형성될 수 있다. 이러한 구조에 의하여 수평전도부(200b)는 그 수직 투영영역이 청색(G) 마이크로 LED(ML)의 수직 투영영역과 중첩되고, 기판(P)의 전극 E3의 수직 투영영역과 중첩되도록 형성될 수 있다. 그 결과 비대응되는 위치의 청색(B) 마이크로 LED(ML)의 하부 단자와 전극 E3가 전기적으로 연결될 수 있게 된다.
이처럼 서로 다른 사이즈의 마이크로 LED(ML)를 마이크로 LED(ML)의 단자(S)의 위치와 비대응 위치에 전극(E1, E2, E3)이 구비된 회로 기판(200)에 실장하더라도 전기접속용 양극산화막(200)의 수평전도부(200b)에 의하여 효과적인 전기적 연결이 달성될 수 있다.
또한, 전기접속용 양극산화막(200)은 내부에서 수평 방향으로 비전도성을 가지므로 마이크로 LED(ML)간의 짧은 이격 거리에 따른 전기적 쇼트와 같은 부정적인 문제를 발생시키지 않을 수 있다. 구체적으로, 마이크로 LED(ML)의 서로 다른 사이즈로 인해 마이크로 LED(ML)간의 이격 거리가 다르게 형성되어 어느 마이크로 LED(ML)간에 상대적으로 보다 짧은 이격 거리가 형성될 수 있다. 이 경우 전기접속용 양극산화막(200)의 마이크로 LED(ML) 실장 영역은 수직 방향으로만 전도성을 가지므로 마이크로 LED(ML)간의 짧은 이격 거리에서 발생할 수 있는 전기적 쇼트 문제가 방지될 수 있다.
한편, 도 8(b) 및 도 8(c)에는 적색(R), 녹색(G) 및 청색(B) 마이크로 LED(ML)가 각각 다른 사이즈로 형성된다. 또한, 기판(P)에는 각각의 마이크로 LED(ML)와 전기적으로 연결되기 위한 전극(E1, E2, E3)가 마이크로 LED(ML)와 비대응되는 위치에 형성된다.
이 경우에도 수평전도부(200b)는 광소자(100)인 마이크로 LED(ML)의 수직 투영영역과 중첩되고, 기판(P)의 전극(E1, E2, E3)의 수직 투영영역과 중첩되도록 형성되어 서로 비대응되는 위치의 광소자(100)의 단자(S)와 기판(P)의 전극(E)을 전기적으로 연결할 수 있다.
본 발명의 전기접속용 양극산화막(200)의 경우, 이격 거리가 짧은 포어(400a)의 내부 전체에 수직전도부(200a)가 구비된다. 따라서 양극산화막(400)의 표면에서 수직전도부(200a)와 연결되는 구조로 위와 같이 그 수직 투영영역이 광소자(100) 및 기판(P)의 수직 투영영역과 중첩되도록 수평전도부(200b)를 형성하여 광소자(100)의 단자(S)가 기판(P)의 전극(E)과 비대응되는 위치에 위치하더라도 전기적으로 연결하여 상호 접속 가능하도록 할 수 있다.
도 9는 양극산화막(400)을 복수개의 층으로 구비하는 전기접속용 양극산화막(200)을 도시한 도이다. 도 9에서는 하나의 예로서 광소자(100)가 하면에 단자(S)가 형성된 플립 타입의 마이크로 LED(ML)인 것으로 도시하여 설명한다. 또한, 도 9에서는 양극산화막(400)이 2개의 층으로 구성되는 것으로 도시하였지만, 양극산화막(400)의 개수는 이에 한정되지 않는다.
도 9에 도시된 바와 같이, 전기접속용 양극산화막(200)은 양극산화막(400)을 복수개의 층으로 구비할 수 있다.
마이크로 LED(ML)와 전기적으로 연결되는 회로 기판(300)에는 그 상부에 구비된 전극(E1', E2')의 이격 거리가 마이크로 LED(ML)의 단자(S)간의 이격 거리보다 길게 형성될 수 있다. 다시 말해, 기판(P)의 전극(E1', E2')과 광소자(100)의 단자(S)간에 간격의 차이가 존재할 수 있다. 따라서, 마이크로 LED(ML)의 단자(S)와 회로 기판(300)의 전극(E1', E2')의 위치가 서로 대응되지 않을 수 있다.
이 경우, 전기접속용 양극산화막(200)은 양극산화막(400)을 복수개 층으로 구비함으로써, 마이크로 LED(ML)의 단자(S)간의 이격 거리와 회로 기판(300)의 전극(E1', E2')간의 이격 거리 사이의 차이를 보완하여 마이크로 LED(ML)와 회로 기판(300)의 전기적인 연결을 달성할 수 있다.
구체적으로 설명하면, 일 예로서 도 9의 도면에서 복수개의 층으로 구비되는 양극산화막(400) 중 마이크로 LED(ML)의 단자(S)가 실질적으로 접합되는 수직전도부(200a)를 구비하는 양극산화막(400)은 제1양극산화막층(210)일 수 있다. 제1양극산화막층(210)의 하부에는 회로 기판(300)의 전극(E1', E2')과 실질적으로 접합되는 수직전도부(200a)를 구비하는 제2양극산화막층(220)이 구비될 수 있다.
제1양극산화막층(210)에는 복수개의 포어(400a) 중 적어도 일부의 포어(400a) 내부에 수직전도부(200a)가 구비될 수 있다. 이 경우, 수직전도부(200a)가 구비되는 적어도 일부의 포어(400a)는 마이크로 LED(ML)의 단자(S)와 대응되는 위치의 포어(400a)일 수 있다. 다시 말해, 제1양극산화막층(210)은 마이크로 LED(ML)의 단자(S)와 대응되는 위치에 수직전도부(200a)를 구비할 수 있다.
제2양극산화막층(220)에는 복수개의 포어(400a) 중 적어도 일부의 포어(400a) 내부에 수직전도부(200a)가 구비될 수 있다. 이 경우, 수직전도부(200a)가 구비되는 적어도 일부의 포어(400a)는 회로 기판(300)의 전극(E1', E2')과 대응되는 위치의 포어(400a)일 수 있다. 따라서, 제2양극산화막(400)은 회로 기판(300)의 전극(E1', E2')과 대응되는 위치에 수직전도부(200a)를 구비할 수 있다.
위와 같은 제1, 2양극산화막층(210, 220)은 접합 물질(200c)에 의해 접합되어 적층되는 형태일 수 있다.
제1, 2양극산화막층(210, 220) 사이에는 마이크로 LED(ML)의 각각의 단자(S)와 대응되는 기판(P)의 전극(E1', E2')을 전기적으로 연결하는 수평전도부(200b)가 구비될 수 있다. 이 경우, 수평전도부(200b)는 제1, 2수평전도부(200b', 200b")로 구성될 수 있다.
도 9에 도시된 플립 타입 마이크로 LED(ML)는 하면에 제1단자(106) 및 제2단자(107)가 구비될 수 있다. 이 경우, 제1, 2양극산화막층(210, 220) 사이에는 제1단자(106)와 대응되는 제1전극(E1')을 전기적으로 연결하는 제1수평전도부(200b') 및 제2단자(107)와 대응되는 제2전극(E2')를 전기적으로 연결하는 제2수평전도부(200b")가 구비될 수 있다.
제1수평전도부(200b')는 제1단자(106)와 접촉되는 영역에 존재하는 수직전도부 존재영역 및 제1전극(E1')과 접촉되는 영역에 존재하는 수직전도부 존재영역과 대응되는 영역을 포함하여 형성되되, 제1단자(106)와 제1전극(E1')간의 간격의 차이만큼의 영역을 포함하여 형성될 수 있다. 이러한 제1수평전도부(200b')에 의해 제1단자(106)와 제1전극(E1')간의 간격의 차이가 보상될 수 있고, 제1단자(106) 및 제1전극(E1')은 전기적으로 연결될 수 있다.
또한, 제2수평전도부(200b")는 제2단자(107)와 접촉되는 영역에 존재하는 수직전도부 존재영역 및 제2전극(E2')과 접촉되는 영역에 존재하는 수직전도부 존재영역과 대응되는 영역을 포함하여 형성되되, 제2단자(107)와 제2전극(E2')간의 간격의 차이만큼의 영역에 형성될 수 있다. 이러한 제2수평전도부(200b")에 의해 제2단자(107)와 제2전극(E2')간의 간격의 차이가 보상될 수 있고, 제2단자(107) 및 제1전극(E1')은 전기적으로 연결될 수 있다.
이처럼 양극산화막(400)을 복수개의 층으로 구비하는 전기접속용 양극산화막(200)은 마이크로 LED(ML)의 단자(S)와 회로 기판(300)의 전극(E)간의 간격의 차이를 보상하여 마이크로 LED(ML)와 회로 기판(300)의 전기적인 연결을 효과적으로 달성할 수 있다. 이를 통해 회로 기판(300)의 제1, 2전극(E1', E2')의 간격을 마이크로 LED(ML)의 제1, 2단자(106, 107)의 간격보다 더 크게 형성할 수 있다.
도 9을 참조하는 앞선 설명에서는 각 양극산화막층의 수직전도부(200a)가 전체 포어(400a) 중 적어도 일부의 포어(400a)에 구비되는 것으로 도시하여 설명하였지만, 수직전도부(200a)는 포어(400a) 내부 전체에 구비될 수도 있다.
이 경우, 수평전도부(200b)의 형성 영역은, 상기한 각 층의 적어도 일부의 포어(400a)에 구비된 수직전도부(200a)를 연결하기 위해 형성되는 영역과 동일한 영역에 형성될 수 있다.
전기접속용 양극산화막(200)은 복수개 구비될 수 있고, 상, 하로 인접하는 양극산화막(400) 사이에 수평전도부(200b)를 구비할 수 있다. 이처럼 복수개로 구비되는 전기접속용 양극산화막(200)은 광소자(100)의 단자(S)와 기판(P)의 전극(E)간의 간격의 차이를 보상할 수 있다. 이로 인해 기판(P)과 전기적으로 연결되는 광소자(100)의 사이즈에 구애받지 않고 기판(P)상에 광소자(100)를 실장할 수 있다.
이하에서는 전기접속용 양극산화막(200)을 구비하는 광소자 디스플레이의 제조 방법에 대해 살펴본다. 광소자 디스플레이를 제조하는 방법은, 기판(P)을 구비하는 단계, 기판(P)상에 수직전도부(200a)와 수평전도부(200b)를 구비한 전기접속용 양극산화막(200)을 구비시키는 단계, 전기접속용 양극산화막(200)에 광소자(100)를 실장하는 단계를 포함한다.
먼저, 전기접속용 양극산화막(200)이 실장되는 기판(P)이 구비될 수 있다. 기판(P)은 하나의 예로서 회로 기판(300)일 수 있다.
그런 다음 기판(P)상에 수직전도부(200a)와 수평전도부(200b)를 구비하는 전기접속용 양극산화막(200)이 구비될 수 있다. 기판(P)상에 구비되는 전기접속용 양극산화막(200)은 앞서 도 5를 참조한 전기접속용 양극산화막(200) 제조 방법을 통해 제작될 수 있다.
그런 다음 전기접속용 양극산화막(200)에 광소자(100)를 실장하는 단계가 수행될 수 있다. 전기접속용 양극산화막(200)에 광소자(100)를 실장하는 단계는, 수직전도부(200a)를 용융하여 광소자(100)의 단자(S)와 기판(P)의 전극(E)을 전기적으로 연결함과 동시에 광소자(100)를 기판(P)에 고정시키는 과정이 수행될 수 있다.
이 경우, 수직전도부(200a)는 양극산화막(400)의 표면에서 돌출되는 돌출부(203)를 포함하여 구성될 수 있고, 비돌출된 구조로 구성될 수도 있다. 수직전도부(200a)가 제1, 2금속부(201, 202)를 포함하여 구성될 경우, 제2금속부(202)를 용융하여 광소자(100)를 접합할 수 있다.
광소자 디스플레이를 제조하는 방법에서 전기접속용 양극산화막(200)은 광소자(100)를 실장하는 단계가 수행된 다음 기판(P)상에 구비될 수 있고, 기판(P)상에 전기접속용 양극산화막(200)을 구비하고 광소자(100)를 실장하는 단계가 수행될 수도 있다.
위에서 살펴본 바와 같이, 본 발명의 전기접속용 양극산화막(200)은 포어(400a) 내부에 수직전도부(200a)를 형성함으로써 그 내부에서 수직 방향으로만 전도성을 형성할 수 있다. 이로 인해 광소자(100)의 종류(예를 들어, 마이크로 LED(ML), 일반 LED 및 미니 LED)에 구애받지 않고 광효율에 부정적인 영향을 미치지 않는 설계가 가능하여 광소자(100)의 단자(S)와 기판(P)의 전극(E)을 효과적으로 전기적 연결할 수 있다.
전술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 또는 변형하여 실시할 수 있다.
전기접속용 양극산화막: 200
광소자: 100 기판: P
단자: S

Claims (17)

  1. 광소자의 단자와 기판의 전극을 전기적으로 연결하기 위하여 상기 광소자와 상기 기판 사이에 구비되는 전기접속용 양극산화막에 있어서,
    상기 양극산화막을 관통하는 수직전도부와;
    상기 양극산화막의 표면에 형성되며 상기 수직전도부와 연결되는 수평전도부를 포함하여
    상기 광소자의 단자와 상기 기판의 전극은 상기 수직전도부와 상기 수평전도부에 의해 전기적으로 연결되는 것을 특징으로 하는 전기접속용 양극산화막.
  2. 제1항에 있어서,
    상기 수직전도부는 상기 양극산화막의 표면에서 돌출되는 돌출부를 포함하는 것을 특징으로 하는 전기접속용 양극산화막.
  3. 제1항에 있어서,
    상기 양극산화막은 금속모재를 양극산화시 형성되는 포어를 포함하고,
    상기 수직전도부는 상기 포어 내부에 형성되는 것을 특징으로 하는 전기접속용 양극산화막.
  4. 제1항에 있어서,
    상기 양극산화막은 금속모재를 양극산화시 형성되는 포어의 직경보다 큰 직경을 갖도록 형성되는 관통홀을 포함하고,
    상기 수직전도부는 상기 관통홀 내부에 형성되는 것을 특징으로 하는 전기접속용 양극산화막.
  5. 제1항에 있어서,
    상기 양극산화막은 복수개의 층으로 구비되는 것을 특징으로 하는 전기접속용 양극산화막.
  6. 제1항에 있어서,
    상기 수직전도부는 Au, Ag, Cu, Ni 중 적어도 어느 하나를 포함하는 제1금속부 및
    상기 제1금속부의 용융온도 보다 낮은 온도에서 용융가능한 금속으로 형성되는 제2금속부 중 적어도 어느 하나를 포함하는 것을 특징으로 전기접속용 양극산화막.
  7. 제6항에 있어서,
    상기 제2금속부는 Sn 베이스 솔더를 포함하는 것을 특징으로 하는 전기접속용 양극산화막.
  8. 제6항에 있어서,
    상기 제2금속부는 상기 제1금속부 상에 형성되며,
    상기 제2금속부는 상기 양극산화막의 표면에서 돌출되는 것을 특징으로 하는 전기접속용 양극산화막.
  9. 광소자;
    기판; 및
    상기 광소자와 상기 기판 사이에 구비되는 전기접속용 양극산화막을 포함하되,
    상기 전기접속용 양극산화막은 상기 양극산화막을 관통하는 수직전도부와 상기 양극산화막의 표면에 형성되며 상기 수직전도부와 연결되는 수평전도부를 포함하여 상기 광소자의 단자와 상기 기판의 전극을 전기적으로 연결하는 것을 특징으로 하는 광소자 디스플레이.
  10. 제9항에 있어서,
    상기 광소자의 단자는 복수개의 상기 수직전도부와 연결되는 것을 특징으로 하는 광소자 디스플레이.
  11. 제9항에 있어서,
    상기 수평전도부의 수직 투영영역은 상기 광소자의 수직 투영영역과 중첩되고,
    상기 수평전도부의 수직 투영영역은 상기 기판의 전극의 수직 투영영역과 중첩되도록 형성되는 것을 특징으로 하는 광소자 디스플레이.
  12. 제9항에 있어서,
    상기 전기접속용 양극산화막은 복수개로 구비되고,
    상기 수평전도부는 상, 하로 인접하는 양극산화막들 사이에 구비되는 것을 특징으로 하는 광소자 디스플레이.
  13. 제9항에 있어서,
    상기 수직전도부가 노출되는 접속영역 이외의 적어도 일부 영역을 덮도록 형성되는 절연부를 포함하는 것을 특징으로 하는 광소자 디스플레이.
  14. 제9항에 있어서,
    상기 수직전도부는 Sn 베이스 솔더를 포함하는 것을 특징으로 하는 광소자 디스플레이.
  15. 제9항에 있어서,
    상기 광소자는 마이크로 LED인 것을 특징으로 하는 광소자 디스플레이.
  16. 기판을 구비하는 단계;
    상기 기판 상에 수직전도부와 수평전도부를 구비한 전기접속용 양극산화막을 구비시키는 단계; 및
    상기 전기접속용 양극산화막에 광소자를 실장하는 단계를 포함하는 것을 특징으로 하는 광소자 디스플레이의 제조방법.
  17. 제16항에 있어서,
    상기 전기접속용 양극산화막에 광소자를 실장하는 단계는
    상기 수직전도부를 용융하여 상기 광소자의 단자와 상기 기판의 전극을 전기적으로 연결함과 동시에 상기 광소자를 사이 기판에 고정시키는 것을 포함하는 것을 특징으로 하는 광소자 디스플레이의 제조방법.
KR1020190065992A 2019-06-04 2019-06-04 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법 KR102608888B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190065992A KR102608888B1 (ko) 2019-06-04 2019-06-04 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법
US16/889,612 US11621382B2 (en) 2019-06-04 2020-06-01 Anodic oxide film for electric contact, optoelectronic display, and method of manufacturing optoelectronic display
CN202010496175.1A CN112038362A (zh) 2019-06-04 2020-06-03 用于电连接的阳极氧化膜及光学元件显示器和其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190065992A KR102608888B1 (ko) 2019-06-04 2019-06-04 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법

Publications (2)

Publication Number Publication Date
KR20200139455A true KR20200139455A (ko) 2020-12-14
KR102608888B1 KR102608888B1 (ko) 2023-12-01

Family

ID=73579690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190065992A KR102608888B1 (ko) 2019-06-04 2019-06-04 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법

Country Status (3)

Country Link
US (1) US11621382B2 (ko)
KR (1) KR102608888B1 (ko)
CN (1) CN112038362A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022260365A1 (ko) * 2021-06-07 2022-12-15 (주)포인트엔지니어링 마이크로 범프, 이를 구비하는 전기 연결용 인터포저, 반도체 패키지, 다단 적층형 반도체 소자 및 디스플레이
WO2023146257A1 (ko) * 2022-01-28 2023-08-03 (주)포인트엔지니어링 마이크로 범프 및 이의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112838079B (zh) * 2020-12-31 2022-06-10 湖北长江新型显示产业创新中心有限公司 显示模组及其制作方法
KR20230077869A (ko) * 2021-11-26 2023-06-02 (주)포인트엔지니어링 마이크로 범프 어레이
US20240203957A1 (en) * 2022-12-19 2024-06-20 Stereyo Bv Configurations, methods, and devices for improved visual performance of a light-emitting element display and/or a camera recording an image from the display

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249834A1 (en) * 2004-10-08 2006-11-09 Industrial Technology Research Institute Structure of polymer-matrix conductive film and method for fabricating the same
JP2010272562A (ja) * 2009-05-19 2010-12-02 Shinko Electric Ind Co Ltd 電子部品の実装構造
KR20140040668A (ko) * 2012-09-26 2014-04-03 후지필름 가부시키가이샤 다층 기판과 반도체 패키지
US20190066571A1 (en) * 2017-08-23 2019-02-28 Facebook Technologies, Llc Interposer for multi-layer display architecture

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3154713B2 (ja) * 1990-03-16 2001-04-09 株式会社リコー 異方性導電膜およびその製造方法
FR2842943B1 (fr) * 2002-07-24 2005-07-01 Commissariat Energie Atomique Procede de fabrication de film polymere conducteur anisotrope sur tranche de semi-conducteur
JP4989614B2 (ja) * 2007-12-28 2012-08-01 サムソン エルイーディー カンパニーリミテッド． 高出力ｌｅｄパッケージの製造方法
JP2011090865A (ja) * 2009-10-22 2011-05-06 Shinko Electric Ind Co Ltd 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
TWI548058B (zh) 2010-04-19 2016-09-01 鴻海精密工業股份有限公司 Led陣列封裝結構及其製造方法
KR101284796B1 (ko) * 2011-10-05 2013-07-10 (주)포인트엔지니어링 캔 패지키 타입의 광 디바이스 제조 방법 및 이에 의해 제조된 광 디바이스
JP6140730B2 (ja) * 2012-12-10 2017-05-31 株式会社エルム 蛍光体層の作成方法
US9312219B2 (en) * 2012-12-28 2016-04-12 Dyi-chung Hu Interposer and packaging substrate having the interposer
US9226396B2 (en) * 2013-03-12 2015-12-29 Invensas Corporation Porous alumina templates for electronic packages
JP6084709B2 (ja) * 2014-01-27 2017-02-22 富士フイルム株式会社 微細構造体、多層配線基板、半導体パッケージおよび微細構造体の製造方法
US9698134B2 (en) 2014-11-27 2017-07-04 Sct Technology, Ltd. Method for manufacturing a light emitted diode display
CN105609535B (zh) * 2016-01-15 2018-11-13 京东方科技集团股份有限公司 显示基板、显示装置及其制作方法
WO2019039071A1 (ja) * 2017-08-25 2019-02-28 富士フイルム株式会社 構造体、構造体の製造方法、積層体および半導体パッケージ
KR102536305B1 (ko) * 2018-01-05 2023-05-24 (주)포인트엔지니어링 마이크로 led 구조체 및 이의 제조방법
KR20200045150A (ko) * 2018-10-22 2020-05-04 (주)포인트엔지니어링 압전체, 압전체의 제조방법 및 압전체를 이용한 전자장치
KR102658460B1 (ko) * 2018-11-09 2024-04-18 삼성전자주식회사 마이크로 led 소자의 실장 구조
CN113423872B (zh) * 2019-02-15 2024-06-04 富士胶片株式会社 阳极氧化处理方法及各向异性导电性部件的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249834A1 (en) * 2004-10-08 2006-11-09 Industrial Technology Research Institute Structure of polymer-matrix conductive film and method for fabricating the same
JP2010272562A (ja) * 2009-05-19 2010-12-02 Shinko Electric Ind Co Ltd 電子部品の実装構造
KR20140040668A (ko) * 2012-09-26 2014-04-03 후지필름 가부시키가이샤 다층 기판과 반도체 패키지
US20190066571A1 (en) * 2017-08-23 2019-02-28 Facebook Technologies, Llc Interposer for multi-layer display architecture

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022260365A1 (ko) * 2021-06-07 2022-12-15 (주)포인트엔지니어링 마이크로 범프, 이를 구비하는 전기 연결용 인터포저, 반도체 패키지, 다단 적층형 반도체 소자 및 디스플레이
WO2023146257A1 (ko) * 2022-01-28 2023-08-03 (주)포인트엔지니어링 마이크로 범프 및 이의 제조 방법

Also Published As

Publication number Publication date
CN112038362A (zh) 2020-12-04
US20200388737A1 (en) 2020-12-10
US11621382B2 (en) 2023-04-04
KR102608888B1 (ko) 2023-12-01

Similar Documents

Publication Publication Date Title
KR102608888B1 (ko) 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법
US10964847B2 (en) Light-emitting element
CN107819060B (zh) 半导体发光元件
KR102536305B1 (ko) 마이크로 led 구조체 및 이의 제조방법
KR102402999B1 (ko) 디스플레이 장치 및 이의 제조 방법
CN210403762U (zh) 发光元件
CN110797331B (zh) 微发光二极管构造体及其制造方法
JP2017535052A (ja) 発光素子
KR20160077686A (ko) 발광소자 및 이를 포함하는 발광소자 어레이
JP2016004892A (ja) 半導体素子、パッケージ素子、発光パネル装置、ウェーハ、および半導体素子の製造方法
JP6220252B2 (ja) 発光ダイオード及びその製造方法
KR102498112B1 (ko) 마이크로 led 전사 헤드
KR20200005237A (ko) 마이크로 led 전사 헤드 및 이를 이용한 마이크로 led 전사 시스템
KR20160023560A (ko) 반도체 발광 소자
US20220246675A1 (en) Light-emitting device and display apparatus including the same
KR20200001323A (ko) 마이크로 led 전사헤드
KR20200020208A (ko) 마이크로 led 전사 시스템
US20230008795A1 (en) Method for manufacturing micro led display
US20220068792A1 (en) Semiconductor device and the manufacturing method thereof
TWI799231B (zh) 發光元件及其製造方法
KR20210020433A (ko) 마이크로 led 디스플레이 제작 방법
KR20190124920A (ko) 소자 전사 헤드
KR20120033294A (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant