KR20200126991A - 깊은 격리부를 사용하는 finfet 기술 - Google Patents

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KR20200126991A
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oxide isolation
thickness
type finfet
finfet transistor
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제임스 카프
마이클 제이 하트
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자일링크스 인코포레이티드
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Abstract

FinFET 트랜지스터(102, 104), P-N 접합부(150) 및 이를 형성하기 위한 방법(400)이 본 명세서에서 설명된다. 일 예에서, 금속 게이트(208)에 의해 래핑된 채널 영역(214) - 채널 영역(214)은 소스 영역과 드레인 영역(210, 212)을 연결시킴 - 을 포함하는 FinFET 트랜지스터(102, 104)가 설명된다. 제1 산화물 격리 층(112)은 핀(202)의 제1 측면에 배치되고 제2 산화물 격리 층(114)은 핀(202)의 제2 측면에 배치되며, 여기서 제2 측면은 제1 측면의 반대편이다. 제2 산화물 격리 층(114)은 제1 산화물 격리 층(112)의 두께(280)보다 큰 두께(284)를 갖는다.

Description

깊은 격리부를 사용하는 FINFET 기술
본 발명의 실시예는 일반적으로 FinFET 트랜지스터, P-N 접합부 및 이를 형성하는 방법에 관한 것이다. 더 상세하게는, 본 발명의 실시예는 깊은 산화물 격리 층을 갖는 FinFET 트랜지스터 및 P-N 접합부에 관한 것이다.
FinFET 트랜지스터는 더 작은 나노미터 노드에서 트랜지스터의 소스 영역과 드레인 영역 사이에 흐르는 전류의 제어를 향상시키는 능력으로 인해 차세대 전자 디바이스에서 전통적인 평면형 트랜지스터를 대체하기 시작하였다. 메모리 구조체와 같은, 디바이스도 FinFET 트랜지스터의 사용으로부터 이득을 보는데 그 이유는 FinFET 트랜지스터가 더 낮은 전력을 갖고 개선된 디바이스 성능을 가능하게 하면서 증가된 트랜지스터 밀도를 제공하기 때문이다.
FinFET 트랜지스터를 사용하는 메모리 구조체는, 평면형 트랜지스터와 마찬가지로, 단일 이벤트 래치업(single event latch-up; SEL)에 여전히 취약하다. CMOS 기술에서의 래치업은 기생 p-n-p-n SCR(silicon controlled rectifier) 구조체의 트리거링에 의해 야기된다. SEL은 입사 하전 입자의 트랙을 따라 생성되는 전하로부터 생기는 과도 전류에 의해 야기된다. 중성자는 지상 응용 분야에서의 SEL의 주요 원인이다. 평면형 트랜지스터에 대한 종래의 SEL 완화 기술은 기생 SCR 구조체의 요소를 분리 또는 약화시키는 것을 목표로 한다. 그러한 기술은 전형적으로 주어진 응용 분야에 대해 허용될 수 있는 영역 패널티(area penalty)와 연관되어 있다. 최근까지 CMOS와 기반이 되는 SEL 디바이스 물리학 둘 모두가 평면형 트랜지스터에서는 함께 확장되어 왔으며, 따라서 주어진 설계 흐름에 대해 예측 가능한 SEL 결과를 가능하게 하였다. 그렇지만, 이것이 최근의 FinFET 기술 도입으로 변하였는데, 그 이유는 FinFET 트랜지스터의 SEL 이벤트와 연관된 고장률이 일반적으로 평면형 트랜지스터의 고장률보다 높다는 것이 관찰되었기 때문이다.
따라서, 개선된 FinFET 트랜지스터가 필요하다.
FinFET 트랜지스터, P-N 접합부 및 이를 형성하기 위한 방법이 본 명세서에서 설명된다. 일 예에서, 금속 게이트에 의해 래핑되는 채널 영역 - 채널 영역은 핀의 소스 영역과 드레인 영역을 연결시킴 - 을 갖는 핀을 포함하는 FinFET 트랜지스터가 설명된다. 제1 산화물 격리 층은 핀의 제1 측면에 배치되고 제2 산화물 격리 층은 핀의 제2 측면에 배치되며, 여기서 제2 측면은 제1 측면의 반대편이다. 제2 산화물 격리 층은 제1 산화물 격리 층의 두께보다 큰 두께를 갖는다.
다른 예에서, P-N 접합부가 설명된다. P-N 접합부는 제1 P-형 FinFET 트랜지스터, 제1 N-형 FinFET 트랜지스터 및 제1 산화물 격리 층을 포함한다. 제1 N-형 FinFET 트랜지스터는 제1 P-형 FinFET 트랜지스터에 인접하여 배치된다. 제1 산화물 격리 층은 제1 N-형 FinFET 트랜지스터를 인접한 제1 P-형 FinFET 트랜지스터로부터 측방으로 분리시킨다. 제1 산화물 격리 층은 150 nm 이상의 두께를 갖는다.
또 다른 예에서, 제1 P-형 FinFET 트랜지스터, 제1 N-형 FinFET 트랜지스터 및 제1 산화물 격리 층을 포함하는 P-N 접합부가 설명된다. 제1 N-형 FinFET 트랜지스터는 제1 P-형 FinFET 트랜지스터에 인접하여 배치된다. 제1 산화물 격리 층은 제1 N-형 FinFET 트랜지스터를 인접한 제1 P-형 FinFET 트랜지스터로부터 측방으로 분리시킨다. P-N 접합부는 1 미만의 βnpnㆍβpnp 곱 이득(product gain)을 갖는다.
또 다른 예에서, 반도체 기판을 에칭하여 복수의 고 애스팩트비 핀을 형성하는 단계 - 복수의 고 애스팩트비 핀은 제1 고 애스펙트비 트렌치에 의해 분리된 제1 고 애스팩트비 핀 및 제2 고 애스팩트비 핀을 포함함 -, 제1 고 애스팩트비 트렌치를 산화물 재료로 충전하는 단계, 제1 고 애스팩트비 트렌치를 충전하는 산화물 재료의 일 부분을 제거하는 단계, 및 제1 고 애스팩트비 트렌치를 충전하는 산화물 재료의 제거를 중지하여 150 nm 이상의 두께를 갖는 산화물 격리 층을 형성하는 단계를 포함하는 P-N 접합부를 형성하기 위한 방법이 설명된다.
본 발명의 앞서 언급된 특징이 상세하게 이해될 수 있도록, 앞서 간략하게 요약된 본 개시에 대한 더 상세한 설명이 실시예들 - 그 일부가 첨부 도면에 예시되어 있음 - 을 참조하여 이루어질 수 있다. 그렇지만, 본 발명이 다른 똑같이 효과적인 실시예를 인정할 수 있기 때문에, 첨부 도면이 본 발명의 전형적인 실시예만을 예시하며 따라서 그의 범위를 제한하는 것으로 간주되어서는 안 된다는 것에 유의해야 한다.
도 1은 FinFET 트랜지스터를 포함하는 P-N 접합부를 갖는 전자 디바이스의 개략 단면도이다.
도 2는 N-형 FinFET 트랜지스터에 인접하여 배치된 P-형 FinFET 트랜지스터를 예시하는 도 1의 전자 디바이스의 일 부분의 등각 투상도이다.
도 3a 내지 도 3h는 인접한 P-형 FinFET 트랜지스터와 N-형 FinFET 트랜지스터를 갖는 도 1의 전자 디바이스를 형성하기 위한 시퀀스의 상이한 스테이지 동안의 막 스택의 단면도이다.
도 4는 인접한 P-형 FinFET 트랜지스터와 N-형 FinFET 트랜지스터를 갖는 전자 디바이스를 형성하기 위한 방법의 블록 다이어그램이다.
이해를 용이하게 하기 위해, 가능한 경우, 도면에 공통인 동일한 요소를 표시하기 위해 동일한 참조 번호가 사용되었다. 일 실시예의 요소가 유리하게도 다른 실시예에 포함될 수 있는 것이 고려된다.
FinFET 기술은 CMOS 성능을 크게 개선시켰으며 무어의 법칙이 7 nm 이후의 진보된 노드로 스케일 다운되는 것을 가능하게 하였다. FinFET 트랜지스터의 제조는 STI(shallow trench isolation)의 기하학적 형태의 상당한 변경을 요구하였다. STI의 목적은 인접한 트랜지스터들을 전기적으로 격리시키는 것이다. 진보된 평면형 CMOS 트랜지스터는 약 200 내지 약 250 nm의 범위에 있는 STI 깊이를 갖는다. FinFET 기술의 경우, 노출된 실리콘 핀은 STI를 에치백하는 것에 의해 형성되며, 그 결과 약 70 내지 80 nm의 STI 깊이가 얻어진다. FinFET 설계는 지속적인 CMOS 스케일링으로 추가적인 STI 깊이 감소를 기대할 수 있다.
평면형 설계로부터 FinFET 설계로 가면서, STI 깊이의 대략 3 배 감소는 인접한 pMOS 트랜지스터와 nMOS 트랜지스터의 소스/드레인 사이의 최소 기판 경로를 크게 감소시켰다. 모든 p-n 접합부가 역방향 바이어스 하에 있을 때, 이것은 정상 CMOS 동작 동안 p/nMOS 격리를 저하시키지 않는다. 그렇지만, pMOS 트랜지스터와 nMOS 트랜지스터 둘 모두의 접합부가 SEL 과도상태(transient) 동안 순방향 바이어스될 수 있을 때, 인접한 접합부들 사이의 감소된 기판 경로는 기생 SCR 래치업의 트리거링을 가능하게 하는 것으로 밝혀졌다.
위에서 논의된 바와 같이, 종래의 FinFET 트랜지스터는 인접한 접합부들 사이의 감소된 기판 경로로 인해 SEL 이벤트에 취약하다. 종래의 FinFET 트랜지스터는 종래의 평면형 트랜지스터보다 고 에너지 입자 충돌로 인한 SEL 이벤트에 특히 더 취약하다. 고 에너지 입자는 중성자, 열중성자(thermal neutron), 알파 입자 등을 포함한다. 특히, 본 발명자들은 종래의 평면형 트랜지스터에 비해 종래의 FinFET 트랜지스터에 대한 고 에너지 입자 충돌로 인한 SEL 이벤트를 야기하는 데 10 배 적은 에너지가 필요하다는 것을 관찰하였다. 본 발명자들은 N-형 FinFET 트랜지스터와 P-형 FinFET 트랜지스터 사이의 산화물 격리부 두께와 고 에너지 입자 충돌 SEL 이벤트의 확률 사이의 강한 의존관계를 발견하였다. 따라서, 본 명세서에서의 개시는 산화물 격리부 두께를 종래의 FinFET 트랜지스터의 두께보다 거의 2 내지 3 배 선택적으로 증가시키는 것에 의해 FinFET 트랜지스터를 이용하는 전자 디바이스의 SEL 이벤트에 대한 내성을 개선시키는 기술을 설명한다. 더욱이, N-형 FinFET 트랜지스터와 P-형 FinFET 트랜지스터 사이의 산화물 격리부 두께가 증가하는 동안, 동일한 유형의 FinFET 트랜지스터들 사이에 더 얇은 산화물 격리부 두께가 유지될 수 있다. 따라서, SEL 이벤트에 대한 강력한 내성을 갖는 전자 디바이스가 최소의 제조 비용 상승으로 실현될 수 있다. 더욱이, 본 명세서에서 설명된 신규의 FinFET 트랜지스터는 전통적인 FinFET 트랜지스터보다 SEL 이벤트에 최대 10 배 덜 취약하며, 바람직하게는 평면형 트랜지스터에 접근하고 심지어 평면형 트랜지스터와 동일하다.
도 1은 N-형 FinFET 트랜지스터(102)와 인접한 P-형 FinFET 트랜지스터(104) 사이에 규정된 P-N 접합부(150)를 갖는 전자 디바이스(100)의 일 예의 개략 다이어그램이다. 도 1의 예에서, 전자 디바이스(100)는 CMOS 디바이스로서 구성된다. 그렇지만, FinFET 트랜지스터(102, 104)는 N-형 FinFET 트랜지스터 및 P-형 FinFET 트랜지스터(102, 104) 둘 모두를 포함하는 다른 유형의 디바이스에서 사용하도록 구성될 수 있다.
N-형 FinFET 트랜지스터 및 P-형 FinFET 트랜지스터(102, 104)가 반도체 기판(106) 상에 형성된다. FinFET 트랜지스터(102, 104)는 현재 알려져 있거나 미래에 개발될 기술을 포함한, 애디티브(additive) 또는 서브트랙티브(subtractive) 기술에 의해 형성될 수 있다.
기판(106)은 실리콘 기판 또는 다른 적합한 재료로 구성된 기판일 수 있다. 기판(106)은 P-웰(152) 및 N-웰(154)을 포함한다. 도 1에 도시된 예에서, N-웰(154)이 P-웰(152) 상에 형성된 것으로 예시되어 있다. 그렇지만, P-웰(152)이 대안적으로 N-웰(154) 상에 형성될 수 있거나, 또는 P-웰(152)이, 예를 들어, 트윈 터브(twin-tub) 구성에서, N-웰(154)로부터 측방으로 이격될 수 있다. P-웰(152) 및 N-웰(154)은 이온 주입, 확산 또는 다른 적합한 기술을 사용하여 형성될 수 있다. 하나의 예에서, P-웰(152)은 인으로 도핑되는 반면, N-웰(154)은 붕소로 도핑된다.
도 1에 묘사된 예에서, P-웰(152) 상에 형성된 적어도 2개의 N-형 FinFET 트랜지스터(102)가 있다. 또한 N-웰(154) 상에 형성된 적어도 2개의 P-형 FinFET 트랜지스터(104)가 있다. N-형 FinFET 트랜지스터(102) 중 하나는 P-형 FinFET 트랜지스터(104) 중 하나에 인접하여 배치된다. 산화물 격리 층(112)은 동일한 유형의 각각의 인접한 FinFET 트랜지스터들 사이에 형성된 트렌치(108) 내에 배치된다. 예를 들어, 산화물 격리 층(112)은 각각의 인접한 N-형 FinFET 트랜지스터(102) 쌍 사이에 배치된다. 산화물 격리 층(112)은 각각의 인접한 P-형 FinFET 트랜지스터(104) 쌍 사이에도 배치된다. 산화물 격리 층(114)은 상이한 유형의 인접한 FinFET 트랜지스터들 사이에 형성된 트렌치(110) 내에 배치된다. 예를 들어, 산화물 격리 층(114)은 P-형 FinFET 트랜지스터(104)에 인접한 N-형 FinFET 트랜지스터(102) 사이에 배치된다. 산화물 재료를 포함하는 트렌치(110)의 일 부분의 깊이는 산화물 재료를 포함하는 트렌치(108)의 일 부분의 깊이의 두 배 이상이며, 따라서 산화물 격리 층(114)의 두께는 산화물 격리 층(112)의 두께의 두 배 이상이다. 더 깊은 트렌치(110) 및 더 두꺼운 산화물 격리 층(114)은 아래에서 추가로 논의되는 바와 같이 P-N 접합부(150)에 걸친 SEL 이벤트에 대한 우수한 내성을 제공한다.
P-N 접합부(150)의 부가 세부 사항은 도 2에 묘사된 도 1의 전자 디바이스(100)의 일 부분의 등각 투상도에 예시되어 있다. 도 2에 도시된 바와 같이, N-형 FinFET 트랜지스터(102)는 고 애스팩트비 핀(202) 및 금속 게이트(208)를 포함하며, 이들 둘 모두는 기판(106)으로부터 위쪽으로 연장된다. 핀(202)은 애디티브 또는 서브트랙티브 기술에 의해 형성될 수 있다. 일 예에서, 핀(202)은 실리콘, 실리콘 게르마늄, 게르마늄 또는 III-V 재료로 형성될 수 있다. 핀(202)은 선택적으로 얇은 산화물 캡핑 층(206)으로 덮일 수 있다.
산화물 격리 층(112)은 N-형 FinFET 트랜지스터(102)의 핀(202) 사이의 기판(106) 상에 형성된다. 일 예에서, 산화물 격리 층(112)은 핀(202) 사이에 규정된 트렌치(108) 내에 형성된다. 산화물 격리 층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르화물 도핑된 실리케이트 유리(FSG), 로우-k(low-k) 유전체, 또는 다른 적합한 재료 중 하나 이상으로 형성된다. 유사하게, 산화물 격리 층(114)은 기판(106) 상에, 예컨대, N-형 FinFET 트랜지스터(102)의 핀(202)과 P-형 FinFET 트랜지스터(104)의 고 애스팩트비 핀(252) 사이에 규정된 트렌치(110) 내에 형성된다. 산화물 격리 층(114)은 산화물 격리 층(112)으로서 사용하기에 적합한 동일한 재료로 구성될 수 있다.
금속 게이트(208)는 일반적으로 기판(106)의 평면에 수직이고 또한 핀(202)의 평면에도 수직인 핀 형상을 갖는다. 금속 게이트(208)는 핀(202)의 일 부분을 둘러싸고, 핀(202)의 소스 영역(212)을 핀(202)의 드레인 영역(210)으로부터 분리시킨다. 소스 영역 및 드레인 영역(212, 210)은 일반적으로 기판(106)의 평면에 수직으로 연장되는 공통 평면에 정렬된다. 소스 영역 및 드레인 영역(212, 210)은 또한 금속 게이트(208)의 평면에 수직으로 배향된다.
금속 게이트(208)는 소스 영역과 드레인 영역(212, 210) 사이에 규정된 채널 영역(214)을 랩어라운드한다. 채널 영역(214)이 핀(202)의 일체 부분(integral part)이기 때문에 채널 영역(214)은 영역(212, 210)과 동일한 재료로 형성된다. 금속 게이트(208)가 활성화(energize)될 때, 전류는 채널 영역(214)을 통해 소스 영역(212)으로부터 드레인 영역(210)으로 흐른다.
금속 게이트(208)는 게이트 유전체 재료 위에 배치된 게이트 전극으로 형성된다. 게이트 유전체 재료는 게이트 전극을 채널 영역(214)으로부터 분리시킨다. 게이트 전극은 폴리 실리콘, Ta, TiN, TiAlN, TiSiN, TaN, TaAlN, TaSiN, W, WN, Re, Ir, Ru, Mo, Al, Cu, CO, Ni, WN/RuO2, ZrSi2, MoSi2, TaSi2, NiSi2, 또는 다른 적합한 재료일 수 있다.
게이트 유전체 재료는, 하프늄계 재료와 같은, 하이-K(high-K) 산화물일 수 있다. 게이트 유전체 재료로서 사용하기에 적합한 하프늄계 재료의 예는 HfOx, HfSiOx, HfSiON, HfZrO, HfLaO, HfTaO, HfTiO 등을 포함한다. 대안적으로, 게이트 유전체 재료는 LaO, AlO, ZrO, ZrO2, ZrSiO2, LaSiO, AlSiO, TiO, Ta2O5, Ta2O3, Y2O3, STO, BTO, BaZrO, 또는 다른 적합한 재료일 수 있다. 일 예에서, 금속 게이트(208)는 HfOx 게이트 유전체 재료 위에 배치된 폴리실리콘 게이트 전극으로 형성된다.
금속 게이트(208)는, 캡핑 층 및 계면 층과 같은, 부가 층을 또한 포함할 수 있다. 예를 들어, 캡핑 층은 게이트 유전체 재료와 금속 게이트 재료 사이에 배치될 수 있다. 캡핑 층은 란탄 산화물, LaSiO, 망간 산화물, 알루미늄 산화물, 또는 다른 적합한 재료일 수 있다. 캡핑 층은 약 3 내지 약 10 옹스트롬 범위의 두께를 가질 수 있다. 다른 예에서, 계면 층은 게이트 유전체 재료와 채널 영역(214) 사이에 배치될 수 있다. 계면 층은 약 3 내지 약 10 옹스트롬 범위의 두께를 가질 수 있다. 계면 층은, 실리콘 산화물 또는 실리콘 산질화물과 같은, 산화물일 수 있다. 대안적으로, 계면 층은 실리콘 질화물 또는 다른 적합한 재료일 수 있다.
P-형 FinFET 트랜지스터(104)는 핀(252) 및 금속 게이트(258)를 포함하며, 이들 둘 모두는 기판(106)으로부터 위쪽으로 연장된다. 핀(202)과 마찬가지로, 핀(252)도 애디티브 또는 서브트랙티브 기술에 의해 형성될 수 있다. 일 예에서, 핀(252)은 실리콘, 실리콘 게르마늄, 게르마늄 또는 III-V 재료로 형성될 수 있다. 핀(252)은 선택적으로 얇은 산화물 캡핑 층(256)으로 덮일 수 있다.
금속 게이트(258)는 일반적으로 기판(106)의 평면에 수직이고 또한 핀(252)의 평면에도 수직인 핀 형상을 갖는다. 금속 게이트(258)는 핀(252)의 일 부분을 둘러싸고, 핀(252)의 소스 영역(262)을 핀(252)의 드레인 영역(260)으로부터 분리시킨다. 소스 영역 및 드레인 영역(262, 260)은 일반적으로 기판(106)의 평면에 수직으로 연장되는 공통 평면에 정렬된다. 소스 영역 및 드레인 영역(262, 260)은 또한 금속 게이트(258)의 평면에 수직으로 배향된다.
금속 게이트(258)는 소스 영역과 드레인 영역(262, 260) 사이에 규정된 채널 영역(264)을 랩어라운드한다. 채널 영역(264)이 핀(252)의 일체 부분이기 때문에 채널 영역(264)은 영역(262, 260)과 동일한 재료로 형성된다. 금속 게이트(258)가 활성화될 때, 전류는 채널 영역(264)을 통해 소스 영역(262)으로부터 드레인 영역(260)으로 흐른다.
금속 게이트(258)는 게이트 유전체 재료 위에 배치된 게이트 전극으로 형성된다. 게이트 유전체 재료는 게이트 전극을 채널 영역(264)으로부터 분리시킨다. 금속 게이트(258)는 금속 게이트(208)를 참조하여 위에서 설명된 바와 유사하게 구성되고, 금속 게이트(208)를 참조하여 위에서 설명된 바와 같은 캡핑 층 및 계면 층과 같은, 부가 층을 또한 포함할 수 있다.
N-형 FinFET 트랜지스터(102)는 피치 또는 거리(282)만큼 분리된다. 일 예에서, 거리(282)는 약 42 nm이다. N-형 FinFET 트랜지스터(102)는 P-형 FinFET 트랜지스터(104)로부터 거리(286)만큼 분리된다. 거리(286)는 일반적으로 더 깊은 산화물 격리 층(114)의 제조를 수용하기 위해 거리(282)보다 크다. 예를 들어, 산화물 격리 층(114)은 산화물 격리 층(112)의 두께(280)보다 큰 두께(284)를 갖는다. 일 예에서, 두께(284)는 산화물 격리 층(112)의 두께(280)의 약 두 배 이상이다. 다른 예에서, 두께(284)는 산화물 격리 층(112)의 두께(280)의 세 배 이상이다. 트렌치(110)의 바닥에서의 폭이 산화물 격리 층(112)이 기판(106)의 반대편에서 노출되는 트렌치(110)의 부분에서의 폭보다 훨씬 더 작도록 트렌치(110) 및 산화물 격리 층(112)의 폭을 규정하는 거리(286)가 테이퍼형(tapered) 또는 계단형(stepped)일 수 있는 것이 고려된다. 예를 들어, 트렌치(110)의 바닥에서의 폭은 거리(282)와 거의 동일할 수 있다.
도 2에 묘사된 예에서, 산화물 격리 층(112)의 두께(280)는 약 100 nm 미만, 예컨대, 70 내지 80 nm이다. 대조적으로, 산화물 격리 층(114)의 두께(284)는 150 nm 초과, 예컨대, 200 내지 250 nm이다. 다른 방식으로 말하면, 산화물 격리 층(114)의 두께(284)는 산화물 격리 층(112)의 두께(280)의 두 배 이상이다. 일 예에서, 산화물 격리 층(114)의 두께(284)는 산화물 격리 층(112)의 두께(280)의 2.5 배 이상이다. 또 다른 예에서, 산화물 격리 층(114)의 두께(284)는 산화물 격리 층(112)의 두께(280)의 3 배 이상이다. 산화물 격리 층(114)의 깊은 두께(284)는 하전 입자가 웰(152)과 웰(154) 사이를 이동하는 것을 방지하며, 따라서 SEL 이벤트에 대한 내성을 증가시킨다. 일 예에서, P-N 접합부(150)에 걸친 산화물 격리 층(114)의 두께(284)로 인한 SEL 내성은 종래의 FinFET 설계의 SEL 내성보다 약 10 배 더 크다.
SEL 이벤트에 대한 내성을 개선시키기 위해 선택된 산화물 격리 층(114)의 두께가 P-N 접합부(150)를 포함하는 FinFET의 기술 노드 및 임계 치수, 그리고 디바이스가 사용을 위해 설계된 환경에 존재하는 입자의 예상 에너지 레벨에 따라 상이할 수 있음이 이해되어야 한다. 예를 들어, 지상 응용 분야는 경화된(hardened) 또는 비-지상(non-terrestrial) 응용 분야에 이용되도록 설계된 응용 분야보다 훨씬 더 적은 에너지 레벨을 갖는 입자를 조우한다. 위에서 설명된 산화물 격리 층(114)의 두께(284)는 16 nm 기술 노드를 이용하여 제조된 FinFET에 대한 지상 응용 분야에 적합한 것으로 입증되었다. 동일한 기술 노드에서, (통상적으로 조우하는 지상 입자에 비해) 더 높은 에너지의 입자에 대한 경화(hardening)를 요구하는 항공 우주 또는 다른 응용 분야와 같은, 비-지상 응용 분야는 일반적으로 더 두꺼운 산화물 격리 층(114)을 가질 것이다.
본 명세서에서 개시된 기술을 이용하여 달성되는 SEL 이벤트에 대한 개선된 내성은 또한 FinFET 기술을 사용하는 종래의 설계에 비해 기생 SCR의 βnpnㆍβpnp의 곱 이득을 감소시키는 것으로 특징지어질 수 있다. 일반적으로, βnpn 및 βpnp은 기생 SCR의 피드백 루프 내의 2개의 트랜지스터의 이득이다. βnpnㆍβpnp 곱 이득을 1 미만으로 유지하는 것은 래치업을 방지할 것이다. 기생 바이폴라에 대한 베타 이득(beta gain)은 SCR 전류 경로에서의 거리의 강함수(strong function)이다. 더 깊은 STI가 이 거리를 증가시키기 때문에, 더 깊은 STI는 βnpnㆍβpnp 곱 이득을 감소시킨다. 바이폴라 트랜지스터 베타 이득은 또한 기생 SCR의 바이폴라 트랜지스터에서의 전류에 의존한다. 전류가 높을수록 βnpnㆍβpnp 곱 이득이 높아진다. 상기 전류는 이온 충돌로 인한 축적된 전하에 비례하기 때문에, βnpnㆍβpnp 곱 이득이 미리 정의된 설계 및 방사선 환경 임계치 미만이도록, 예컨대, 일반적인 지상 방사선 환경에 대해 1 미만이도록, 산화물 격리 층(114)의 두께(284)가 선택될 수 있다. 우주 방사선 환경에서 조우하는 더 높은 에너지의 이온 충돌은 훨씬 더 많은 전하를 축적하고 기생 바이폴라 트랜지스터에 더 높은 전류를 야기할 것이다. 이것은 차례로 βnpnㆍβpnp 곱 이득을 1 초과로 상승시킬 것이고, 동일한 두께(284)는 그러한 우주 방사선 환경에서 SEL을 방지하기에 충분하지 않을 수 있다. 그러한 고 에너지 방사선 환경에서 SEL을 방지하기 위해서는 더 높은 두께(284)가 요구될 수 있다.
도 3a 내지 도 3h는 인접한 N-형 FinFET 트랜지스터와 P-형 FinFET 트랜지스터(102, 104)를 갖는 도 1의 전자 디바이스(100)를 형성하기 위한 시퀀스의 상이한 스테이지 동안의 막 스택의 단면도이다. 도 4는, 예컨대, 도 3a 내지 도 3h에 예시된 시퀀스에 의해, 인접한 N-형 FinFET 트랜지스터 및 P-형 FinFET 트랜지스터(102, 104)를 갖는 전자 디바이스(100)와 같은, 전자 디바이스를 형성하기 위한 방법(400)의 블록 다이어그램이다. 방법(400)이 P-N 접합부(150)를 갖는 다른 전자 디바이스를 형성하기 위해 이용될 수 있다는 것이 고려된다.
방법(400)은 동작(402)에서 도 3a에 예시된 것과 같은, 기판(106)과 같은, 기판 상에 제1 마스크 층(300)을 패터닝하는 것으로 시작한다. 도면을 복잡하게 하는 것을 피하기 위해 도 3a 내지 도 3h에 N-웰 및 P-웰이 예시되어 있지 않다. 제1 마스크 층(300)은 복수의 개구부(302)를 포함하며, 이를 통해 에칭 및 트렌치 형성을 위해 기판(106)의 노출된 영역(304)이 노출된다. 제1 마스크 층(300)은 포토레지스트 마스크, 하드 마스크, 또는 이들의 조합일 수 있다.
동작(404)에서, 도 3b에 예시된 바와 같이, 기판(106)의 노출된 영역(304)이 에칭되어 트렌치(108)를 형성한다. 기판(106)에 형성된 트렌치(108)는 건식(예를 들어, 플라스마) 에칭에 의해 제조된다. 적합한 에천트는, 그 중에서도, Cl2, CF4, SF6, NF3, 및 CCl2F2와 같은 할로겐 및 할로겐 함유 화합물을 포함한다. 습식 에칭 또는 다른 적합한 기술이 대안적으로 이용될 수 있다. 적합한 습식 에천트는 질산(HNO3) 및 플루오르화 수소산(HF), 수산화 칼륨(KOH), EDP(ethylenediamine pyrocatechol) 및 TMAH(tetramethylammonium hydroxide)를 포함한다.
트렌치(108) 사이에 남아 있는 기판(106)의 재료는 핀(202, 252)을 형성한다. 핀(202) 사이의 거리(282)는 인접한 핀(202, 252) 쌍 사이의 거리(286) 미만이다. 거리(282)는 거리(286)의 1/2 이상, 예컨대, 거리(286)의 1/4 이상일 수 있다. 아래에서 설명되는 방법(400)의 추후 동작에서 추가로 예시되는 바와 같이, 인접한 핀(202, 252) 쌍 사이의 더 큰 거리(286)는 트렌치(110)가 트렌치(108)보다 훨씬 더 깊어지게 할 수 있게 하며, 이에 의해 트렌치(108) 내에 배치된 산화물 격리 층(112)에 비해 더 두꺼운 산화물 격리 층(114)이 트렌치(110) 내에 배치되는 것을 용이하게 한다.
동작(406)에서, 도 3c에 예시된 바와 같이, 제1 마스크 층(300)이 제거된다. 일 예에서, 제1 마스크 층(300)은, 산소 함유 플라스마에의 노출과 같은, 애싱 프로세스 또는 다른 적절한 방법에 의해 제거된다.
동작(408)에서, 제2 마스크 층(320)이 핀(202, 252) 및 트렌치(108) 상에 배치된다. 도 3d에 예시된 바와 같이, 제2 마스크 층(320)이 패터닝되어 개구부(322)를 형성하고 이 개구부(322)를 통해 기판(106)이 에칭될 수 있다. 제2 마스크 층(320)은 제1 마스크 층(300)을 참조하여 설명된 것과 같은 재료 및 기술로 제조되고 패터닝될 수 있다.
동작(410)에서, 기판(106)이 제2 마스크 층(320) 내의 개구부(322)를 통해 에칭되어 트렌치(110)를 형성한다. 도 3e에 예시된 바와 같이, 트렌치(110)는 트렌치(108)보다 더 깊다. 일정한 축척으로 되어 있지 않지만, 트렌치(110)는 트렌치(108)보다 2 배 이상 더 깊고, 심지어 트렌치(108)보다 2.5 배 이상 더 깊다. 부가적으로, 트렌치(110)는 트렌치(108)보다 약 2 배 이상 더 넓으며, 예컨대, 트렌치(108)보다 3 내지 4 배 이상 더 깊다. 고 에너지 입자 충돌에 대한 개선된 업셋 내성(upset resistance)을 위해 더 많은 산화물 격리 층이 이용될 수 있도록, 더 넓은 트렌치(110)는 더 깊은 트렌치(110)를 형성하는 것을 용이하게 한다. 에칭 이후에, 제2 마스크 층(320)은, 예를 들어, 산소 함유 플라스마의 존재 하에서 애싱하는 것 또는 다른 적합한 방법에 의해 제거된다.
동작(412)에서, 도 3f에 예시된 바와 같이, 트렌치(108, 110)가 산화물 재료로 충전되어 산화물 격리 층(112) 및 산화물 격리 층(114)을 형성한다. 산화물 격리 층(112, 114)은 스핀-온, 화학적 기상 퇴적, 원자 층 퇴적 또는 다른 적합한 기술을 이용하여 퇴적될 수 있다. 산화물 격리 층(112, 114)의 상부 표면은, 예를 들어, 에치백 또는 화학적 기계적 폴리싱 또는 다른 적합한 평탄화 기술을 사용하여, 핀(202, 252)의 상부 표면과 공면(coplanar)으로 만들어질 수 있다.
일단 트렌치(108, 110)가 산화물 재료로 충전되면, 제3 마스크 층(330)이 산화물 재료 상에 퇴적되고 패터닝되어 개구부(332)를 형성한다. 제3 마스크 층(330)은 제1 마스크 층(300)을 참조하여 설명된 것과 같은 재료 및 기술로 제조되고 패터닝될 수 있다. 동작(414)에서, 도 3g에 예시된 바와 같이, 트렌치(108)를 충전하는 산화물 재료의 두께(280) 및 트렌치(110)를 충전하는 산화물 재료의 두께(284)를 설정하기 위해 산화물 격리 층(112) 및 산화물 격리 층(114)을 형성하는 산화물 재료의 일 부분이 제3 마스크 층(330) 내의 개구부(332)를 통해 에칭된다.
동작(416)에서, 제3 마스크 층(330)이 제거된다. 제3 마스크 층(330)은 산소 함유 플라스마의 존재 하에서 애싱하는 것 또는 다른 적합한 방법에 의해 제거될 수 있다. 동작(416) 이후에, 도 1 및 도 2에 예시된 바와 같이, 금속 게이트(208, 258)가 핀(202, 252) 위에 형성되어 트랜지스터(102, 104)를 형성한다.
따라서, 본 명세서에서 설명된 FinFET 트랜지스터(102, 104) 및 특히 P-N 접합부(150)는 종래의 FinFET 트랜지스터 및 종래의 P-N 접합부에 비해 더 큰 SEL 내성을 갖는다. P-N 접합부(150)를 포함하는 FinFET 트랜지스터(102, 104)가 종래의 FinFET 트랜지스터에 비해 고 에너지 입자 충돌로 인한 SEL 이벤트의 감소된 확률을 갖기 때문에, CMOS 또는 다른 전자 디바이스와 같은 전자 디바이스(100)가 종래의 전자 디바이스에 비해 더 강건하다. N-형 FinFET 트랜지스터(102)와 P-형 FinFET 트랜지스터(104) 사이에 배치된 산화물 격리 층(114)의 증가된 두께는 (트렌치(108)에 비해) 더 깊은 트렌치(110) 내에 배치된 산화물 격리 층(114)을 구성하는 상대적으로 더 두꺼운 재료로 인해 충돌하는 입자로부터의 전하의 대부분이 큰 영역 주위로 확산되기 전에 기판 내에서 소멸될 수 있게 하며, 따라서 P-N 접합부(150)가 이용되는 전자 디바이스(100)에서 다중 비트 업셋(multi-bit upset)에 대한 추가적인 보호를 추가하고 정정 불가능한 이벤트의 발생을 최소화한다. 유리하게도, P-N 접합부(150)를 포함하는 FinFET 트랜지스터(102, 104)는 전통적인 FinFET 트랜지스터보다 SEL 이벤트에 최대 10 배 덜 취약하고, 바람직하게는 평면형 FinFET 트랜지스터에 접근하고 심지어 평면형 FinFET 트랜지스터와 동일하다.
일 예에서, FinFET 트랜지스터, P-N 접합부 및 이를 형성하기 위한 방법이 본 명세서에서 설명된다. 그러한 FinFET 트랜지스터는: 금속 게이트; 소스 영역; 드레인 영역; 및 금속 게이트에 의해 래핑되는 채널 영역 - 채널 영역은 소스 영역과 드레인 영역을 연결시킴 - 을 포함하는 핀; 소스 핀의 제1 측면에 배치된 제1 산화물 격리 층; 및 소스 핀의 제2 측면에 배치된 제2 산화물 격리 층 - 제2 측면은 제1 측면의 반대편이고, 제2 산화물 격리 층은 제1 산화물 격리 층의 두께 초과의 두께를 가짐 - 을 포함할 수 있다.
일부 그러한 FinFET 트랜지스터에서, 제2 산화물 격리 층의 두께는 제1 산화물 격리 층의 두께의 두 배 이상일 수 있다.
일부 그러한 FinFET 트랜지스터에서, 제2 산화물 격리 층의 두께는 200 nm 내지 250 nm일 수 있다.
다른 예에서, P-N 접합부가 설명된다. 그러한 P-N 접합부는: 제1 P-형 FinFET 트랜지스터; 제1 P-형 FinFET 트랜지스터에 인접하여 배치된 제1 N-형 FinFET 트랜지스터; 및 제1 N-형 FinFET 트랜지스터를 인접한 제1 P-형 FinFET 트랜지스터로부터 측방으로 분리시키는 제1 산화물 격리 층 - 제1 산화물 격리 층은 150 nm 초과의 두께를 가짐 - 을 포함할 수 있다.
일부 그러한 P-N 접합부에서, 제1 P-형 FinFET 트랜지스터는: 제1 산화물 격리 층의 반대편인 제1 P-형 FinFET 트랜지스터의 측면에 배치된 제2 산화물 격리 층 - 제2 산화물 격리 층은 제1 산화물 격리 층의 두께의 1/2 미만의 두께를 가짐 - 을 포함할 수 있다.
일부 그러한 P-N 접합부에서, 제1 산화물 격리 층의 두께는 제2 산화물 격리 층의 두께의 세 배 이상일 수 있다.
일부 그러한 P-N 접합부에서, P-N 접합부의 βnpnㆍβpnp 곱 이득은 1 미만일 수 있다.
일부 그러한 P-N 접합부는: 제1 P-형 FinFET 트랜지스터에 인접하여 배치된 제2 P-형 FinFET 트랜지스터; 및 제1 P-형 FinFET 트랜지스터를 인접한 제2 P-형 FinFET 트랜지스터로부터 측방으로 분리시키는 제2 산화물 격리 층 - 제2 산화물 격리 층은 제1 산화물 격리 층의 두께의 1/2 미만의 두께를 가짐 - 을 더 포함할 수 있다.
일부 그러한 P-N 접합부에서, 제2 산화물 격리 층의 두께는 80 nm 미만이고 제1 산화물 격리 층의 두께는 200 nm 초과일 수 있다.
일부 그러한 P-N 접합부에서, 제1 P-형 FinFET 트랜지스터와 인접한 제2 N-형 FinFET 트랜지스터 사이에 규정된 제1 산화물 격리 층의 폭은 제1 P-형 FinFET 트랜지스터와 인접한 제2 P-형 FinFET 트랜지스터 사이에 규정된 제2 산화물 격리 층의 폭보다 클 수 있다.
일부 그러한 P-N 접합부는: 제1 N-형 FinFET 트랜지스터에 인접하여 배치된 제2 N-형 FinFET 트랜지스터; 및 제1 N-형 FinFET 트랜지스터를 인접한 제2 N-형 FinFET 트랜지스터로부터 측방으로 분리시키는 제2 산화물 격리 층 - 제2 산화물 격리 층은 제1 산화물 격리 층의 두께 미만의 두께를 가짐 - 을 더 포함할 수 있다.
일부 그러한 P-N 접합부에서, 제2 산화물 격리 층의 두께는 80 nm 미만일 수 있고 제1 산화물 격리 층의 두께는 200 nm 초과일 수 있다.
일부 그러한 P-N 접합부에서, 제1 산화물 격리 층의 폭은 제2 산화물 격리 층의 폭보다 클 수 있다.
일부 그러한 P-N 접합부는: 제1 P-형 FinFET 트랜지스터 및 제1 N-형 FinFET 트랜지스터 중 하나에 인접하여 배치된 제2 FinFET 트랜지스터 - 제2 FinFET 트랜지스터는 제1 P-형 FinFET 트랜지스터 및 제1 N-형 FinFET 트랜지스터 중 더 가까운 것과 동일한 유형임 -; 및 제2 FinFET 트랜지스터를 제1 P-형 FinFET 트랜지스터 및 제1 N-형 FinFET 트랜지스터 중 인접한 것으로부터 측방으로 분리시키는 제2 산화물 격리 층 - 제2 산화물 격리 층은 제1 산화물 격리 층의 두께와 실질적으로 동일한 두께를 가짐 - 을 더 포함할 수 있다.
또 다른 예에서, P-N 접합부를 형성하기 위한 방법이 설명된다. P-N 접합부를 형성하기 위한 그러한 방법은: 반도체 기판을 에칭하여 복수의 고 애스팩트비 핀을 형성하는 단계 - 복수의 고 애스팩트비 핀은 제1 고 애스펙트비 트렌치에 의해 분리된 제1 고 애스팩트비 핀 및 제2 고 애스팩트비 핀을 포함함 -; 제1 고 애스팩트비 트렌치를 산화물 재료로 충전하는 단계; 제1 고 애스팩트비 트렌치를 충전하는 산화물 재료의 일 부분을 제거하는 단계; 및 제1 고 애스팩트비 트렌치를 충전하는 산화물 재료의 제거를 중지하여 150 nm 이상의 두께를 갖는 산화물 격리 층을 형성하는 단계를 포함할 수 있다.
어떤 그러한 방법에서, 반도체 기판을 에칭하여 복수의 고 애스팩트비 핀을 형성하는 단계는: 반도체 기판의 p-도핑 영역에 제1 고 애스팩트비 핀을 형성하는 단계; 및 반도체 기판의 n-도핑 영역에 제2 고 애스팩트비 핀을 형성하는 단계 - 제1 고 애스팩트비 핀과 제2 고 애스팩트비 핀은 제1 고 애스팩트비 트렌치에 의해 분리됨 - 를 더 포함할 수 있다.
어떤 그러한 방법은: 제1 고 애스팩트비 핀에 인접한 반도체 기판의 p-도핑 영역에 복수의 고 애스팩트비 핀 중의 제3 고 애스팩트비 핀을 형성하는 단계; 및 제1 고 애스팩트비 핀과 제3 고 애스팩트비 핀 사이에 100 nm 미만의 두께를 갖는 제2 산화물 격리 층을 형성하는 단계를 더 포함할 수 있다.
일부 그러한 방법에서, 제1 고 애스팩트비 트렌치를 산화물 재료로 충전하는 단계는: 제1 고 애스팩트비 트렌치를 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 플루오르화물 도핑된 실리케이트 유리(FSG), 및 로우-k 유전체로 이루어져 있는 그룹으로부터 선택된 적어도 하나의 재료로 충전하는 단계를 포함할 수 있다
일부 그러한 방법에서, 제1 고 애스팩트비 핀은 실리콘, 실리콘 게르마늄, 게르마늄 또는 III-V 재료로 형성될 수 있다.
일부 그러한 방법은: 반도체 기판 내에 에칭된 제2 고 애스팩트비 트렌치를 산화물 재료로 충전하는 단계;
제2 고 애스팩트비 트렌치를 충전하는 산화물 재료의 일 부분을 제거하는 단계; 및 제2 고 애스팩트비 트렌치를 충전하는 산화물 재료의 제거를 중지하여 제1 산화물 격리 층의 두께의 1/2 미만의 두께를 갖는 제2 산화물 격리 층을 형성하는 단계를 더 포함할 수 있다.
전술한 내용이 본 발명의 실시예에 관한 것이지만, 본 발명의 기본적인 범위를 벗어나지 않으면서 본 발명의 다른 실시예 및 추가 실시예가 고안될 수 있으며, 그의 범위는 뒤따르는 청구범위에 의해 결정된다.

Claims (15)

  1. P-N 접합부로서,
    제1 P-형 FinFET 트랜지스터;
    상기 제1 P-형 FinFET 트랜지스터에 인접하여 배치된 제1 N-형 FinFET 트랜지스터; 및
    상기 제1 N-형 FinFET 트랜지스터를 상기 인접한 제1 P-형 FinFET 트랜지스터로부터 측방으로 분리시키는 제1 산화물 격리 층 - 상기 제1 산화물 격리 층은 150 nm 초과의 두께를 가짐 -
    을 포함하는, P-N 접합부.
  2. 제1항에 있어서, 상기 제1 P-형 FinFET 트랜지스터는:
    상기 제1 산화물 격리 층의 반대편인 상기 제1 P-형 FinFET 트랜지스터의 측면에 배치된 제2 산화물 격리 층 - 상기 제2 산화물 격리 층은 상기 제1 산화물 격리 층의 두께의 1/2 미만의 두께를 가짐 - 을 포함하는, P-N 접합부.
  3. 제2항에 있어서, 상기 제1 산화물 격리 층의 두께는 상기 제2 산화물 격리 층의 두께의 세 배 이상인, P-N 접합부.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 P-N 접합부의 βnpnㆍβpnp 곱 이득은 1 미만인, P-N 접합부.
  5. 제1항에 있어서,
    상기 제1 P-형 FinFET 트랜지스터에 인접하여 배치된 제2 P-형 FinFET 트랜지스터; 및
    상기 제1 P-형 FinFET 트랜지스터를 상기 인접한 제2 P-형 FinFET 트랜지스터로부터 측방으로 분리시키는 제2 산화물 격리 층 - 상기 제2 산화물 격리 층은 상기 제1 산화물 격리 층의 두께의 1/2 미만의 두께를 가짐 -
    을 더 포함하는, P-N 접합부.
  6. 제5항에 있어서, 상기 제2 산화물 격리 층의 두께는 80 nm 미만이고 상기 제1 산화물 격리 층의 두께는 200 nm 초과인, P-N 접합부.
  7. 제5항에 있어서, 상기 제1 P-형 FinFET 트랜지스터와 상기 인접한 제2 N-형 FinFET 트랜지스터 사이에 규정된 상기 제1 산화물 격리 층의 폭은 상기 제1 P-형 FinFET 트랜지스터와 상기 인접한 제2 P-형 FinFET 트랜지스터 사이에 규정된 상기 제2 산화물 격리 층의 폭보다 큰, P-N 접합부.
  8. 제1항에 있어서,
    상기 제1 N-형 FinFET 트랜지스터에 인접하여 배치된 제2 N-형 FinFET 트랜지스터; 및
    상기 제1 N-형 FinFET 트랜지스터를 상기 인접한 제2 N-형 FinFET 트랜지스터로부터 측방으로 분리시키는 제2 산화물 격리 층 - 상기 제2 산화물 격리 층은 상기 제1 산화물 격리 층의 두께 미만의 두께를 가짐 -
    을 더 포함하는, P-N 접합부.
  9. 제8항에 있어서, 상기 제2 산화물 격리 층의 두께는 80 nm 미만이고 상기 제1 산화물 격리 층의 두께는 200 nm 초과인, P-N 접합부.
  10. 제8항에 있어서, 상기 제1 산화물 격리 층의 폭은 상기 제2 산화물 격리 층의 폭보다 큰, P-N 접합부.
  11. 제1항에 있어서,
    상기 제1 P-형 FinFET 트랜지스터 및 상기 제1 N-형 FinFET 트랜지스터 중 하나에 인접하여 배치된 제2 FinFET 트랜지스터 - 상기 제2 FinFET 트랜지스터는 상기 제1 P-형 FinFET 트랜지스터 및 상기 제1 N-형 FinFET 트랜지스터 중 더 가까운 것과 동일한 유형임 -; 및
    상기 제2 FinFET 트랜지스터를 상기 제1 P-형 FinFET 트랜지스터 및 상기 제1 N-형 FinFET 트랜지스터 중 인접한 것으로부터 측방으로 분리시키는 제2 산화물 격리 층 - 상기 제2 산화물 격리 층은 상기 제1 산화물 격리 층의 두께와 실질적으로 동일한 두께를 가짐 -
    을 더 포함하는, P-N 접합부.
  12. P-N 접합부를 형성하기 위한 방법으로서,
    반도체 기판을 에칭하여 복수의 고 애스팩트비 핀을 형성하는 단계 - 상기 복수의 고 애스팩트비 핀은 제1 고 애스펙트비 트렌치에 의해 분리된 제1 고 애스팩트비 핀 및 제2 고 애스팩트비 핀을 포함함 -;
    상기 제1 고 애스팩트비 트렌치를 산화물 재료로 충전하는 단계;
    상기 제1 고 애스팩트비 트렌치를 충전하는 산화물 재료의 일 부분을 제거하는 단계; 및
    상기 제1 고 애스팩트비 트렌치를 충전하는 상기 산화물 재료의 상기 제거를 중지하여 150 nm 이상의 두께를 갖는 산화물 격리 층을 형성하는 단계
    를 포함하는, 방법.
  13. 제12항에 있어서, 상기 반도체 기판을 에칭하여 상기 복수의 고 애스팩트비 핀을 형성하는 단계는:
    상기 반도체 기판의 p-도핑 영역에 상기 제1 고 애스팩트비 핀을 형성하는 단계; 및
    상기 반도체 기판의 n-도핑 영역에 상기 제2 고 애스팩트비 핀을 형성하는 단계 - 상기 제1 고 애스팩트비 핀과 상기 제2 고 애스팩트비 핀은 상기 제1 고 애스팩트비 트렌치에 의해 분리됨 - 를 더 포함하는, 방법.
  14. 제13항에 있어서,
    상기 제1 고 애스팩트비 핀에 인접한 상기 반도체 기판의 p-도핑 영역에 상기 복수의 고 애스팩트비 핀 중의 제3 고 애스팩트비 핀을 형성하는 단계; 및
    상기 제1 고 애스팩트비 핀과 상기 제3 고 애스팩트비 핀 사이에 100 nm 미만의 두께를 갖는 제2 산화물 격리 층을 형성하는 단계
    를 더 포함하는, 방법.
  15. 제13항에 있어서,
    상기 반도체 기판 내에 에칭된 제2 고 애스팩트비 트렌치를 산화물 재료로 충전하는 단계;
    상기 제2 고 애스팩트비 트렌치를 충전하는 상기 산화물 재료의 일 부분을 제거하는 단계; 및
    상기 제2 고 애스팩트비 트렌치를 충전하는 상기 산화물 재료의 상기 제거를 중지하여 상기 제1 산화물 격리 층의 두께의 1/2 미만의 두께를 갖는 제2 산화물 격리 층을 형성하는 단계
    를 더 포함하는, 방법.
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