TWI662620B - 半導體元件結構及其形成方法 - Google Patents

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Abstract

本揭露提供了一種半導體元件結構。半導體元件結構包括具有一第一源極區、一第二源極區、一第一汲極區、一第二汲極區的一基板。半導體元件結構包括位於基板上並且介於第一源極區以及第一汲極區之間的一第一閘極結構。半導體元件結構包括位於基板上並且介於第二源極區以及第二汲極區之間的一第二閘極結構。第一閘極結構的一第一厚度大於第二閘極結構的一第二厚度。第一閘極結構的一第一閘極寬度小於第二閘極結構的一第二閘極寬度。

Description

半導體元件結構及其形成方法
本揭露係關於半導體元件結構及其形成方法。
半導體元件可應用在各種電子應用中，例如個人電腦、手機、數位相機、其它電子設備。半導體元件通常的製作方法為在基板上依次沉積絕緣層或介電層、導電層、半導體層，並且使用微影製程來圖案化各種材料層以形成電路元件。
提高半導體元件性能的重要驅動因素之一是將電路更高度的集成。這可通過小型化或縮小晶片上的元件尺寸來達成。容差(tolerance)在晶片能夠縮小至多小的尺寸上扮演重要的角色。
然而，儘管半導體元件的現有製程一般而言都可滿足預定的目的，但是隨著元件尺寸不斷地縮小，現有製程已經無法完全滿足各方面的需求。
本揭露的實施例提供一種半導體元件結構，包括：基板，所述基板具有第一源極區、第二源極區、第一汲極區以及第二汲極區；第一閘極結構，所述第一閘極結構位於所述基板上並且介於所述第一源極區以及所述第一汲極區之間；以及第二閘極結構，所述第二閘極結構位於所述基板上並 且介於所述第二源極區以及所述第二汲極區之間，其中所述第一閘極結構的第一厚度大於所述第二閘極結構的第二厚度，並且所述第一閘極結構的第一閘極寬度小於所述第二閘極結構的第二閘極寬度。
本揭露的實施例還提供一種半導體元件結構，包括：基板，所述基板具有第一源極區、第二源極區、第一汲極區以及第二汲極區；第一閘極堆，所述第一閘極堆位於所述基板上並且介於所述第一源極區以及所述第一汲極區之間；第二閘極堆，所述第二閘極堆位於所述基板上並且介於所述第二源極區以及所述第二汲極區之間，其中所述第一閘極堆的第一閘極寬度小於所述第二閘極堆的第二閘極寬度；第一間隔層，所述第一間隔層圍繞所述第一閘極堆；以及第二間隔層，所述第二間隔層圍繞所述第二閘極堆，其中所述第一間隔層的第一厚度大於所述第二間隔層的第二厚度。
本揭露的實施例還提供一種用於形成半導體元件結構的方法，包括：在基板上形成導電層，其中所述導電層具有第一厚部以及比所述第一厚部薄的第一薄部；在所述導電層上形成第一罩幕層，其中所述第一罩幕層具有第一帶狀部以及第二帶狀部，所述第二帶狀部比所述第一帶狀部寬，所述第一帶狀部位於所述第一厚部上，並且所述第二帶狀部位於所述第一薄部上；以及實施第一非等向性蝕刻製程以移除由所述第一罩幕層暴露出的所述導電層。
100‧‧‧半導體元件結構
110‧‧‧基板
120‧‧‧絕緣結構
111、112、113、114、115、116‧‧‧主動區
130、330‧‧‧閘介電層
140‧‧‧導電層
142、164‧‧‧厚部
144、162‧‧‧薄部
150、160、320‧‧‧罩幕層
151、152、153、154、155、181、182、183、184、185‧‧‧ 溝槽
170‧‧‧中間層
180‧‧‧光阻層
156a、156b、156c、156d、156e、156f、162a、162b、164a、164b、172、174、176、178、186、187、188、189‧‧‧帶狀部
142a、142b、142c、142d、144a、144b、191、192、193、194、195、196、351、352、353‧‧‧間隔層
310‧‧‧介電層
311、312、313、314、315、316、321、322、323、324、325、326‧‧‧開口
317、F1、F2、F3、F4、F5、F6‧‧‧頂面
340‧‧‧功函數金屬層
350‧‧‧閘極層
354、355、356‧‧‧閘極結構
360‧‧‧蝕刻停止層
370‧‧‧保護層
380‧‧‧導電層
380a‧‧‧接觸結構
C‧‧‧接觸開口
D‧‧‧摻雜區
D1、D2‧‧‧間距
G1、G2、G3、G4、G5、G6‧‧‧閘極堆
GL1、GL2‧‧‧閘極長度
GW1、GW2‧‧‧閘極寬度
P1、P2‧‧‧頂面
SG1、SG2、SG3、SG4、SG5、SG6‧‧‧側壁
S1、S2、S3、S4‧‧‧側壁
T1、T2、T3、T4、T5、T6、T7、T8‧‧‧厚度
W1、W2、W3、W4、W5‧‧‧寬度
本揭示最好配合圖式及詳細說明閱讀以便了解。 要強調的是，依照工業上的標準實施，各個特徵並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個特徵的尺寸。
第1A圖至第1J圖為一些實施例之形成一半導體元件結構的製程的各個階段的上視圖。
第1A-1圖至第1J-1圖為一些實施例之第1A圖至第1J圖中的半導體元件結構沿著剖線I-I’的剖面圖。
第1C-2圖至第1D-2圖為一些實施例之第1C圖至第1D圖中的半導體元件結構沿著剖線Ⅱ-Ⅱ’的的剖面圖。
第1C-3圖至第1D-3圖為一些實施例之第1C圖至第1D圖中的半導體元件結構沿著剖線Ⅲ-Ⅲ’的剖面圖。
第2A圖為一些實施例之第1B圖的半導體元件結構的立體圖。
第2B圖為一些實施例之第1I圖的半導體元件結構的立體圖。
第2C圖為一些實施例之第1J圖的半導體元件結構的立體圖。
第3A圖至第3H圖為一些實施例之形成半導體元件結構的製程的各個階段的上視圖。
第3A-1圖至第3H-1圖為一些實施例之第3A圖至第3H圖中的半導體元件結構沿著剖線I-I’的剖面圖。
以下揭露內容提供了許多不同實施例或例子用以實現所提供主題的不同特徵。以下描述元件與排列的具體實例 以簡化本揭露。當然，這些僅僅是例子而並非用以限制。例如，在以下描述中，在第二部件上方或上形成第一部件可包括第一部件與第二部件直接接觸的實施例，並且也可包括在第一部件與第二部件之間形成附加部件使得第一部件與第二部件不直接接觸的實施例。此外，本揭露可以在不同的實施例中重複標號及/或名詞。此重複是出於簡明與清楚的目的，而非代表所討論的各個實施例及/或結構之間的關係。
而且，為便於描述，在此可以使用例如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等空間上的相對名詞，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關係。除了圖中所示的方位外，空間相對位置旨在包括元件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉90度或在其他方位上)，並且本文使用的空間相對描述可以同樣地作相應的解釋。應該理解，可以在製程之前、期間與之後提供額外的處理製程，且其他實施例的方法可以取替或刪除前述的一些操作。
第1A圖至第1J圖為一些實施例之形成一半導體元件結構100的製程的各個階段的上視圖。第1A-1圖至第1J-1圖為一些實施例之第1A圖至第1J圖中的半導體元件結構100沿著剖線I-I’的剖面圖。第1C-2圖至第1D-2圖為一些實施例之第1C圖至第1D圖中的半導體元件結構100沿著剖線Ⅱ-Ⅱ’的的剖面圖。第1C-3圖至第1D-3圖為一些實施例之第1C圖至第1D圖中的半導體元件結構100沿著剖線Ⅲ-Ⅲ’的剖面圖。
如第1A圖以及第1A-1圖所示，在一些實施例中， 提供一基板110。基板110可以是半導體晶圓，例如矽晶圓。或者是，基板110可包括元素半導體材料、化合物半導體材料、及/或合金半導體材料。
元素半導體材料可以是，但不限於，結晶矽、多晶矽、非晶矽、鍺、及/或鑽石。化合物半導體材料可以是，但不限於，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料可以是，但不限於，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。
如第1A圖所示，在一些實施例中，在基板110中形成一絕緣結構120。在一些實施例中，絕緣結構120圍繞基板110的主動區111、112、113、114、115、116。在一些實施例中，絕緣結構120係用以定義並且電性隔離形成在基板110中的各種元件(未繪示)。
前述元件包括，但不限於，電晶體、二極體、及/或其他適合的元件。電晶體可包括，但不限於，金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor,MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)電晶體、雙極性接面電晶體(bipolar junction transistor,BJT)、高電壓電晶體(high voltage transistor)、高頻電晶體(high frequency transistor)、p型通道及/或n型通道場效電晶體(PFETs/NFETs)、或前述之相似物。可進行各種製程以形成前述元件，例如沉積、蝕刻、佈植、微影、退火、及/或其他適合的製程。
第2A圖為一些實施例之第1B圖的半導體元件結構 100的立體圖。如第1B圖、第1B-1圖、以及第2A圖所示，在基板110上形成一閘介電層130以覆蓋主動區111、112、113、114、115、116(如第1A圖所示)。閘介電層130包括氧化矽、氮氧化矽、前述之組合、或其他合適的材料。
在一些實施例中，閘介電層130包括高介電常數材料(high-k material)。在一些實施例中，高介電常數材料包括金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的材料、或前述之組合。
在一些實施例中，高介電常數材料包括氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、或前述之組合。可使用化學氣相沉積製程或其它合適的製程形成閘介電層130。
如第1B圖、第1B-1圖、第2A圖所示，在一些實施例中，在閘介電層130上形成一導電層140。在一些實施例中，導電層140具有一厚部142以及一薄部144。在一些實施例中，薄部144比厚部142薄。
在一些實施例中，厚部142具有一厚度T1。在一些實施例中，薄部144具有一厚度T2。在一些實施例中，厚度T1大於厚度T2。在一些實施例中，厚度T1以及厚度T2之間的差值約為1奈米(nm)至3奈米。
在一些實施例中，導電層140包括多晶矽材料、金 屬材料、或其它合適的導電材料。在一些實施例中，可使用化學氣相沉積製程(或物理氣相沉積製程)、微影製程、以及蝕刻製程形成導電層140。在一些實施例中，第1B圖中的虛線D係表示厚部142以及薄部144之間的邊界。
如第1B圖、第1B-1圖、第2A圖所示，在一些實施例中，在導電層140上形成一罩幕層150。在一些實施例中，罩幕層150也稱作罩幕材料層。在一些實施例中，罩幕層150包括氧化矽、氮化矽(例如，Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、碳氧化矽(SiOC)、或前述之組合。在一些實施例中，可使用化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、旋塗製程、或其他合適的製程形成罩幕層150。在一些實施例中，罩幕層150共形地覆蓋導電層140。
如第1C圖、第1C-1圖、第1C-2圖、第1C-3圖所示，在一些實施例中，移除罩幕層150的一部分。在一些實施例中，移除製程包括微影製程以及蝕刻製程。在一些實施例中，在移除製程之後，在罩幕層150中形成了溝槽151、152、153、154、155。在一些實施例中，溝槽151、152、155暴露厚部142的一部分。在一些實施例中，溝槽153、154暴露薄部144的一部分。
在一些實施例中，溝槽151、152之間(或溝槽152、155之間)的間距D1小於溝槽153、154之間的間距D2。在一些實施例中，厚部142上的罩幕層150的溝槽密度大於薄部144上的罩幕層150的溝槽密度。
在一些實施例中，厚部142上的罩幕層150的溝槽密度為溝槽151、152、155的面積與(或相對於)厚部142的面 積的比值。在一些實施例中，薄部144上的罩幕層150的溝槽密度為溝槽153、154的面積與(或相對於)薄部144的面積的比值。
如第1D圖、第1D-1圖、第1D-2圖、以及第1D-3圖所示，在一些實施例中，在罩幕層150以及導電層140上形成一罩幕層160。在一些實施例中，罩幕層160的一部分係填入溝槽151、152、153、154、155內。罩幕層160包括高分子材料或其它合適的材料。可以塗佈製程、化學氣相沉積製程、或者其它合適的製程形成罩幕層160。
厚部142上的罩幕層150的溝槽密度大於薄部144上的罩幕層150的溝槽密度。因此，在導電層140的相同面積上，厚部142上的溝槽(即151、152、155)可以容納的罩幕層160多於薄部144上的溝槽(即153以及154)可容納的罩幕層160。
因此，在一些實施例中，厚部142上的罩幕層160比薄部144上的罩幕層160更薄。因此，在一些實施例中，罩幕層160具有一薄部162以及厚部164。在一些實施例中，薄部162比厚部164更薄。在一些實施例中，薄部162位於厚部142上。在一些實施例中，厚部164位於薄部144上。
在一些實施例中，薄部162具有一厚度T3。在一些實施例中，厚部164具有一厚度T4。在一些實施例中，厚度T3小於厚度T4。在一些實施例中，厚度T4以及厚度T3之間的差值約為1奈米至3奈米。
如第1D圖、第1D-1圖、第1D-2圖、第1D-3圖所示， 在一些實施例中，在罩幕層160上形成一中間層170。在一些實施例中，中間層170包括含矽材料(例如，含矽的高分子材料)。在一些實施例中，罩幕層150、160以及中間層170係由不同材料製成。可使用塗佈製程、化學氣相沉積製程、或者其它合適的製程形成中間層170。
如第1D圖、第1D-1圖、第1D-2圖、第1D-3圖所示，在一些實施例中，在中間層170上形成一光阻層180。在一些實施例中，光阻層180係由光阻材料製成。光阻層180的形成方法例如包括塗佈製程。
如第1E圖以及第1E-1圖所示，在一些實施例中，移除光阻層180的一部分。在一些實施例中，移除製程包括微影製程。在一些實施例中，在移除製程後，在光阻層180中形成彼此分離的溝槽181、182、183、184、185。
在一些實施例中，光阻層180具有多個帶狀部186、187、188、189，且溝槽182、183、184分隔開帶狀部186、187、188、189，以使帶狀部186、187、188、189彼此分離。在一些實施例中，帶狀部186、187、188、189具有相同的寬度W1。在一些實施例中，帶狀部186、187均與位於溝槽151、152、155之間的罩幕層150重疊。在一些實施例中，帶狀部188、189均與位於溝槽153、154之間的罩幕層150重疊。
如第1E圖以及第1E-1圖所示，在一些實施例中，移除溝槽181、182、183、184、185暴露出的罩幕層160以及中間層170。在一些實施例中，移除製程包括蝕刻製程。在一些實施例中，蝕刻製程包括非等向性蝕刻製程，例如乾式蝕刻製 程。
如第1E圖以及第1E-1圖所示，在移除製程期間，當薄部162被蝕穿時，厚部164尚未被蝕穿。在一些實施例中，薄部162具有帶狀部162a、162b，且帶狀部162a、162b分別位於帶狀部186、187之下。在一些實施例中，中間層170具有帶狀部172、174、176、178，且帶狀部172、174、176、178分別位於帶狀部186、187、188、189之下。
在一些實施例中，由於薄部162已被蝕穿而厚部164尚未被蝕穿，故蝕刻劑以比蝕刻厚部164的側壁S2更高的速率蝕刻帶狀部162a、162b的側壁S1。類似地，在一些實施例中，蝕刻劑以比蝕刻帶狀部176、178、188、189的側壁更高的速率蝕刻帶狀部172、174、186、187的側壁。
因此，如第1F圖以及第1F-1圖所示，在一些實施例中，在移除製程之後，帶狀部162a、162b、172、174、186、187變窄，並且厚部164被蝕穿。在一些實施例中，厚部164具有帶狀部164a、164b。在一些實施例中，帶狀部162a或162b比帶狀部164a或164b更薄而且更窄。
在一些實施例中，帶狀部162a或162b具有一寬度W2。在一些實施例中，帶狀部164a或164b具有一寬度W3。在一些實施例中，寬度W2小於寬度W3或W1。在一些實施例中，寬度W3大抵上等於或接近寬度W1。
如第1F圖、第1F-1圖、第1G圖以及第1G-1圖所示，在一些實施例中，移除罩幕層150之被罩幕層160、中間層170、以及光阻層180暴露出的部分。在一些實施例中，移除製程包 括使用罩幕層160、中間層170、以及光阻層180作為刻蝕罩幕進行蝕刻製程。在一些實施例中，蝕刻製程包括非等向性蝕刻製程，例如乾式蝕刻製程。在一些實施例中，在蝕刻製程之後，罩幕層150具有多個彼此分離的帶狀部156a、156b、156c、156d、156e、156f。
在一些實施例中，帶狀部156e、156f比帶狀部156a、156b、156c、156d更寬。在一些實施例中，帶狀部156a、156b、156c、156d具有一寬度W4。在一些實施例中，帶狀部156e、156f具有一寬度W5。在一些實施例中，寬度W4小於寬度W5。
如第1H圖以及第1H-1圖所示，在一些實施例中，移除被罩幕層150所暴露出的導電層140。在一些實施例中，移除製程包括蝕刻製程。在一些實施例中，蝕刻製程包括非等向性蝕刻製程。在一些實施例中，非等向性蝕刻製程包括乾式蝕刻製程。
如第1H圖以及第1H-1圖所示，在一些實施例中，在蝕刻製程期間，當薄部144被蝕穿時，厚部142尚未被蝕穿。在一些實施例中，薄部144具有閘極結構144a、144b，且閘極結構144a、144b分別位於帶狀部156e、156f之下。
在一些實施例中，由於薄部144已被蝕穿，而厚部142尚未被蝕穿，所以蝕刻劑以比蝕刻厚部142的側壁S4更高的速率蝕刻閘極結構144a、144b的側壁S3。類似地，在一些實施例中，蝕刻劑以比蝕刻帶狀部156a、156b、156c、156d的側壁更高的速率蝕刻帶狀部156e、156f的側壁。
第2B圖為一些實施例之第1I圖的半導體元件結構100的立體圖。如第1I圖、第1I-1圖、第2B圖所示，在一些實施例中，蝕刻製程之後，閘極結構144a、144b以及帶狀部156e、156f變窄，且厚部142被蝕穿。在一些實施例中，厚部142具有閘極結構142a、142b、142c、142d。在一些實施例中，每個閘極結構142a、142b、142c、或142d均具有一閘極長度GL1以及一閘極寬度GW1。
在一些實施例中，各閘極結構144a或144b均具有一閘極長度GL2以及一閘極寬度GW2。在一些實施例中，閘極長度GL1大抵上等於或接近閘極長度GL2。在一些實施例中，閘極長度GL1以及GL2之間的差值與(或相對於)閘極長度GL1或GL2的比值約為0.1%至2.5%。在一些實施例中，閘極寬度GW1小於閘極寬度GW2。
在一些實施例中，由於厚部142以及薄部144分別具有厚度T1、T2，所以每個閘極結構142a、142b、142c、142d均具有厚度T1，並且每個閘極結構144a、144b均具有厚度T2。在一些實施例中，厚度T1大於厚度T2。
在一些實施例中，厚度T1以及厚度T2之間的差值約為1奈米至3奈米。在一些實施例中，厚度T1以及厚度T2之間的差值與(或相對於)厚度T1或T2的比值約為1%至3%。
在一些實施例中，閘極寬度GW1小於閘極寬度GW2。如第1C圖所示，在一些實施例中，閘極寬度GW1大抵上等於或接近於間距D1。如第1C圖所示，在一些實施例中，閘極寬度GW2大抵上等於或接近於間距D2。
第2C圖為一些實施例之第1J圖的半導體元件結構的立體圖。如第1J圖、第1J-1圖、第2C圖所示，在一些實施例中，形成間隔層191、192、193、194、195、196。在一些實施例中，間隔層191、192、193、194、195、196分別圍繞閘極結構142a、142b、142c、142d、144a、144b。
在一些實施例中，間隔層191、192、193、194、195、196分別圍繞帶狀部156a、156b、156c、156d、156e、156f。在一些實施例中，間隔層191、192、193、194、195、196包括介電材料，例如氮化矽、氮氧化矽、或前述之組合。
如第1J圖以及第1J-1圖所示，在一些實施例中，各帶狀部156a、156b、156c、156d的頂面P1均不與各帶狀部156e、156f的頂面P2對齊。如第1J圖以及第1J-1圖所示，在一些實施例中，每個間隔層191、192、193、194的厚度T5均大於每個間隔層195、196的厚度T6。
如第1J圖以及第1J-1圖所示，在一些實施例中，在主動區111、112、113、114、115、116中形成多個摻雜區D。在一些實施例中，分別在閘極結構142a、142b、142c、142d、144a、144b的相對兩側處形成摻雜區D。亦即，在一些實施例中，每個閘極結構142a、142b、142c、142d、144a、144b均形成在對應的兩個摻雜區D之間。
在一些實施例中，可使用離子佈植製程形成摻雜區D。在一些實施例中，摻雜區D包括重度摻雜源極區以及重度摻雜汲極區。在一些實施例中，在形成間隔層191、192、193、194、195、196之後才形成摻雜區D。
由於導電層140具有厚部142以及薄部144(如第1G-1圖所示)，所以即使帶狀部156a、156b、156c、156d的寬度W4小於帶狀部156e或156f的寬度W5，閘極長度GL1也大抵上等於或接近閘極長度GL2(如第1I-1圖所示)。即，厚部142以及薄部144之間的厚度差能夠補償帶狀部156a、156b、156c、156d與帶狀部156e、156f之間的寬度差以形成具有相同或相似的閘極長度的閘極結構142a、142b、142c、142d、144a、144b。
因此，在一些實施例中，提高了閘極結構142a、142b、142c、142d、144a、144b的臨界尺寸(或關鍵尺寸)的一致性(或閘極長度的一致性)。因此，在一些實施例中，也提高了汲極飽和電流(Idsat)的一致性。因此，在一些實施例中，提高了半導體元件結構100的電性能(electrical property)以及良率。
第3A圖至第3H圖為一些實施例之形成半導體元件結構100的製程的各個階段的上視圖。第3A-1圖至第3H-1圖為一些實施例之第3A圖至第3H圖中的半導體元件結構100沿著剖線I-I’的剖面圖。
如第3A圖以及第3A-1圖所示，在一些實施例中，在基板110、罩幕層150、以及間隔層191、192、193、194、195、196上形成一介電層310。在一些實施例中，介電層310包括絕緣材料。在一些實施例中，絕緣材料包括氧化矽、硼矽酸玻璃(BSG)、磷矽酸玻璃(PSG)、硼磷矽酸玻璃(BPSG)、氟矽酸玻璃(FSG)、低介電常數材料、多孔介電材料、或前述之組合。在一些實施例中，可使用化學氣相沉積製程、高密度 電漿化學氣相沉積製程(high-density plasma chemical vapor deposition process)、旋塗製程、濺鍍製程、或前述之組合形成介電層310。
如第3B圖以及與3B-1所示，在一些實施例中，對介電層310進行一平坦化製程直到暴露出帶狀部156a、156b、156c、156d的頂面。在一些實施例中，平坦化製程包括化學機械研磨(CMP)製程。在一些實施例中，在進行平坦化製程之後，介電層310具有一大抵上平坦的表面以幫助後續製程步驟的進行。
如第3B圖以及第3B-1圖所示，在一些實施例中，在介電層310上形成一罩幕層320。在一些實施例中，罩幕層320具有多個開口321、322、323、324、325、326。在一些實施例中，開口321、322、323、324分別暴露帶狀部156a、156b、156c、156d。
在一些實施例中，開口325、326暴露出介電層310之位於帶狀部156e、156f上的部分。在一些實施例中，罩幕層320包括氮化矽(例如，Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、碳氧化矽(SiOC)、或前述之組合。在一些實施例中，可使用沉積製程以及蝕刻製程形成罩幕層320。
如第3B圖、第3B-1圖、第3C圖、第3C-1圖所示，在一些實施例中，經由開口321、322、323、324、325、326移除閘介電層130、導電層140、罩幕層150、以及一部分的介電層310。
在一些實施例中，在移除製程之後，分別在間隔 層191、192、193、194、195、196中形成開口311、312、313、314、315、316。在一些實施例中，開口311、312、313、314、315、316為溝槽。在一些實施例中，移除製程包括濕式蝕刻製程、乾式蝕刻製程、或前述之組合。
如第3D圖以及第3D-1圖所示，在一些實施例中，在介電層310以及開口311、312、313、314、315、316的側壁以及底部上沉積一閘介電層330。在一些實施例中，閘介電層330係由氧化矽、氮氧化矽、前述之組合、或其他合適的材料製成。
在一些實施例中，閘介電層330包括高介電常數材料。在一些實施例中，高介電常數材料包括金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其它合適的材料、或前述之組合。
在一些實施例中，高介電常數材料包括氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、或前述之組合。可使用化學氣相沉積製程或其它合適的製程形成閘介電層330。
如第3D圖以及第3D-1圖所示，在一些實施例中，在閘介電層330上沉積一功函數金屬層340。在一些實施例中，功函數金屬層340為電晶體提供了所期望的功函數以增強元件性能，例如提升臨界電壓。
在形成N型金屬氧化物半導體場效電晶體(NMOS transistor)的實施例中，功函數金屬層340可以是n型金屬，n型金屬能夠提供適合於元件的功函數值，例如等於或小於約4.5eV。在一些實施例中，n型金屬包括金屬、金屬碳化物、金屬氮化物、或前述之組合。例如，n型金屬包括鉭、氮化鉭、或前述之組合。
另一方面，在形成P型金屬氧化物半導體場效電晶體(PMOS transistor)的實施例中，功函數金屬層340可以是p型金屬，p型金屬能夠提供適合於元件的功函數值，例如等於或大於約4.8eV。在一些實施例中，p型金屬包括金屬、金屬碳化物、金屬氮化物、其它合適的材料、或前述之組合。例如，p型金屬包括鈦、氮化鈦、其它合適的材料、或前述之組合。
在一些實施例中，功函數金屬層340包括鉿、鋯、鈦、鉭、鋁、金屬碳化物、鋁化物、釕化物、或前述之組合。在一些實施例中，金屬碳化物包括碳化鉿或碳化鋯。可使用物理氣相沉積製程、化學氣相沉積製程、原子層沉積製程、鍍製程(plating process)、其它合適的方法、或前述之組合沉積功函數金屬層340。
如第3D圖以及第3D-1圖所示，在一些實施例中，在功函數金屬層340上沉積一閘極層350以填充開口311、312、313、314、315、316。在一些實施例中，閘極層350也被稱為金屬閘極層。
在一些實施例中，閘極層350包括一合適的金屬材料，例如鋁、鎢、金、鉑、鈷、其它合適的金屬、前述之合金、或前述之組合。在一些實施例中，可使用物理氣相沉積製程、 化學氣相沉積製程、鍍製程、或前述之相似製程、或前述之組合沉積閘極層350。
如第3E圖以及第3E-1圖所示，在一些實施例中，進行一平坦化製程以移除位於開口311、312、313、314、315、316之外的閘極層350、功函數金屬層340、閘介電層330。在一些實施例中，留在開口311、312、313、314、315、316中的閘極層350分別形成閘極結構351、352、353、354、355、356。
在一些實施例中，開口311中的閘極結構351、功函數金屬層340、以及閘介電層330共同形成一閘極堆G1。在一些實施例中，開口312中的閘極結構352、功函數金屬層340、以及閘介電層330共同形成一閘極堆G2。
在一些實施例中，開口313中的閘極結構353、功函數金屬層340、以及閘介電層330共同形成一閘極堆G3。在一些實施例中，開口314中的閘極結構354、功函數金屬層340、以及閘介電層330共同形成一閘極堆G4。
在一些實施例中，開口315中的閘極結構355、功函數金屬層340、以及閘介電層330共同形成一閘極堆G5。在一些實施例中，開口316中的閘極結構356、功函數金屬層340、以及閘介電層330共同形成一閘極堆G6。
在一些實施例中，介電層310圍繞閘極堆G1、G2、G3、G4、G5、G6。在一些實施例中，在平坦化製程之後，閘極堆G1、G2、G3、G4、G5、G6的頂面F1、F2、F3、F4、F5、F6彼此對齊，並且對齊介電層310的一頂面317。在一些實施例中，平坦化製程包括化學機械研磨(CMP)製程、或其相似製 程。
如第3F圖以及第3F-1圖所示，在一些實施例中，在介電層310以及閘極堆G1、G2、G3、G4、G5、G6上沉積一蝕刻停止層360。在一些實施例中，蝕刻停止層360直接接觸閘極堆G1、G2、G3、G4、G5、G6。在一些實施例中，蝕刻停止層360係由氮化矽或其他合適的材料製成。
如第3F圖以及第3F-1圖所示，在一些實施例中，在蝕刻停止層360上形成一保護層370。在一些實施例中，保護層370係用以在後續的製程中保護蝕刻停止層360免受損壞。保護層370例如包括一電漿加強的氧化物(plasma-enhanced oxide,PEOX)層。
如第3G圖以及第3G-1圖所示，在一些實施例中，圖案化保護層370、蝕刻停止層360、以及介電層310以形成多個接觸開口C。在一些實施例中，接觸開口C穿過保護層370、蝕刻停止層360、以及介電層310以暴露摻雜區D。在一些實施例中，可使用微影製程以及蝕刻製程圖案化保護層370、蝕刻停止層360、以及介電層310。
如第3G圖以及第3G-1圖所示，在一些實施例中，沉積一導電層380於保護層370上並且填入接觸開口C中以電連接至摻雜區D。例如，可使用物理氣相沉積製程或其他合適的製程形成導電層380。導電層380由例如鎢或其它合適的導電材料所製成。
如第3H圖以及第3H-1圖所示，在一些實施例中，進行化學機械研磨(CMP)製程以移除位於接觸開口C之外的 導電層380以及移除保護層370。在一些實施例中，在化學機械研磨製程之後，留在接觸開口C中的導電層380形成接觸結構380a。
在一些實施例中，接觸結構380a貫穿蝕刻停止層360以及介電層310以電連接至摻雜區D(亦即，源極區/汲極區)。在一些實施例中，接觸結構380a也被稱為接觸插塞。
在一些實施例中，半導體元件結構100是n型金屬氧化物半導體場效電晶體(MOSFET)或p型金屬氧化物半導體場效電晶體。在一些實施例中，摻雜區D形成在每個閘極堆G1、G2、G3、G4、G5、G6的相對兩側處。亦即，在一些實施例中，每個閘極堆G1、G2、G3、G4、G5、G6均位於對應的兩個摻雜區D之間。
在一些實施例中，每個閘極堆G1、G2、G3、G4均具有閘極長度GL1以及閘極寬度GW1。在一些實施例中，每個閘極堆G5、G6均具有閘極長度GL2以及閘極寬度GW2。在一些實施例中，閘極長度GL1大抵上等於或接近閘極長度GL2。在一些實施例中，閘極長度GL1以及GL2之間的差值與(或相對於)閘極長度GL1或GL2的比值約為0.1%至2.5%。在一些實施例中，閘極寬度GW1小於閘極寬度GW2。
在一些實施例中，每個閘極堆G1、G2、G3、G4均具有一厚度T7。在一些實施例中，每個閘極堆G5、G6均具有一厚度T8。在一些實施例中，厚度T7大抵上等於或接近厚度T8。
在一些實施例中，間隔層191、192、193、194、 195、196分別圍繞閘極堆G1、G2、G3、G4、G5、G6。在一些實施例中，每個間隔層191、192、193、194的厚度T5均大於每個間隔層195或196的厚度T6。在一些實施例中，厚度T8大於厚度T6。
在一些實施例中，間隔層191、192、193、194分別覆蓋閘極堆G1、G2、G3、G4的整個側壁SG1、SG2、SG3、SG4。在一些實施例中，間隔層195、196僅覆蓋閘極堆G5、G6的側壁SG5、SG6的一第一部分。亦即，在一些實施例中，間隔層195、196暴露出側壁SG5、SG6的一第二部分。
在一些實施例中，提供了半導體元件結構以及用於形成半導體元件結構的方法。前述方法形成了具有一厚部以及一薄部的一導電層。前述方法在導電層上形成了一罩幕層。罩幕層具有一第一帶狀部、以及比第一帶狀部更寬的一第二帶狀部。第一帶狀部以及第二帶狀部分別位於厚部以及薄部上。前述方法移除由罩幕層暴露出的導電層，以在第一帶狀部以及第二帶狀部之下形成一第一閘極結構以及一第二閘極結構。第一閘極結構以及第二閘極結構具有相似或相同的閘極長度。因此，提高了第一閘極結構以及第二閘極結構的臨界尺寸(或關鍵尺寸)的均勻性(或閘極長度的均勻性)。因此，也提高了汲極飽和電流(Idsat)的均勻性(或一致性)。
本揭露的實施例提供了一種半導體元件結構，包括：基板，所述基板具有第一源極區、第二源極區、第一汲極區以及第二汲極區；第一閘極結構，所述第一閘極結構位於所述基板上並且介於所述第一源極區以及所述第一汲極區之 間；以及第二閘極結構，所述第二閘極結構位於所述基板上並且介於所述第二源極區以及所述第二汲極區之間，其中所述第一閘極結構的第一厚度大於所述第二閘極結構的第二厚度，並且所述第一閘極結構的第一閘極寬度小於所述第二閘極結構的第二閘極寬度。
本揭露的實施例還提供了一種半導體元件結構，包括：基板，所述基板具有第一源極區、第二源極區、第一汲極區以及第二汲極區；第一閘極堆，所述第一閘極堆位於所述基板上並且介於所述第一源極區以及所述第一汲極區之間；第二閘極堆，所述第二閘極堆位於所述基板上並且介於所述第二源極區以及所述第二汲極區之間，其中所述第一閘極堆的第一閘極寬度小於所述第二閘極堆的第二閘極寬度；第一間隔層，所述第一間隔層圍繞所述第一閘極堆；以及第二間隔層，所述第二間隔層圍繞所述第二閘極堆，其中所述第一間隔層的第一厚度大於所述第二間隔層的第二厚度。
本揭露的實施例還提供了一種用於形成半導體元件結構的方法，包括：在基板上形成導電層，其中所述導電層具有第一厚部以及比所述第一厚部薄的第一薄部；在所述導電層上形成第一罩幕層，其中所述第一罩幕層具有第一帶狀部以及第二帶狀部，所述第二帶狀部比所述第一帶狀部寬，所述第一帶狀部位於所述第一厚部上，並且所述第二帶狀部位於所述第一薄部上；以及進行第一非等向性蝕刻製程以移除由所述第一罩幕層暴露出的所述導電層。
前述內文概述了許多實施例的特徵，以使本技術 領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本揭露已以數個較佳實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作任意之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (11)

  1. 一種半導體元件結構，包括：一基板，具有一第一源極區、一第二源極區、一第一汲極區、以及一第二汲極區；一第一閘極結構，位於該基板上並且位於該第一源極區以及該第一汲極區之間，其中一第一閘極長度為該第一源極區以及該第一汲極區之間的距離，一第一閘極寬度為該第一閘極結構垂直於該第一閘極長度之方向的寬度，且一第一厚度為該第一閘極結構在該基板之頂表面上延伸的一多晶矽垂直高度；一第二閘極結構，位於該基板上並且位於該第二源極區以及該第二汲極區之間，其中一第二閘極長度為該第二源極區以及該第二汲極區之間的距離，一第二閘極寬度為該第二閘極結構垂直於該第二閘極長度之方向的寬度，且一第二厚度為該第二閘極結構在該基板之頂表面上延伸的一多晶矽垂直高度；以及其中該第一厚度大於該第二厚度，並且該第一閘極寬度小於該第二閘極寬度，且該第一閘極長度大抵上等於或接近該第二閘極長度。
  2. 如申請專利範圍第1項所述之半導體元件結構，其中該第一閘極結構以及該第二閘極結構係由相同的材料製成。
  3. 如申請專利範圍第1項所述之半導體元件結構，更包括：一罩幕層，具有彼此分離的一第一部分以及一第二部分，其中該第一部分位於該第一閘極結構上，並且該第二部分位於該第二閘極結構上；一第一間隔層，圍繞該第一閘極結構以及該罩幕層的該第一部分；一第二間隔層，圍繞該第二閘極結構以及該罩幕層的該第二部分；以及該第一間隔層的一第三厚度大於該第二間隔層的一第四厚度。
  4. 一種半導體元件結構，包括：一基板，具有一第一源極區、一第二源極區、一第一汲極區、以及一第二汲極區；一第一閘極堆，位於該基板上並且位於該第一源極區以及該第一汲極區之間，具有複數個第一閘極結構，該第一閘極結構，位於該基板上並且位於該第一源極區以及該第一汲極區之間，其中一第一閘極長度為該第一源極區以及該第一汲極區之間的距離，一第一閘極寬度為該第一閘極結構垂直於該第一閘極長度之方向的寬度；該第一閘極堆包括一閘極介電層及一功函數層，其中該閘極介電層位於該基板之上，且該功函數層位於該閘極介電層之上；一第二閘極堆，位於該基板上並且位於該第二源極區以及該第二汲極區之間，具有複數個第二閘極結構，該第二閘極結構，位於該基板上並且位於該第二源極區以及該第二汲極區之間，其中一第二閘極長度為該第二源極區以及該第二汲極區之間的距離，一第二閘極寬度為該第二閘極結構垂直於該第二閘極長度之方向的寬度；該第二閘極堆包括一閘極介電層及一功函數層，其中該閘極介電層位於該基板之上，且該功函數層位於該閘極介電層之上，其中該第一閘極堆的該第一閘極寬度小於該第二閘極堆的該第二閘極寬度；一第一間隔層，圍繞該第一閘極堆，其中一第一厚度為該第一間隔層在該基板之頂表面上的垂直高度；以及一第二間隔層，圍繞該第二閘極堆，其中一第二厚度為該第二間隔層在該基板之頂表面上的垂直高度，其中該第一厚度大於該第二厚度，其中一第三厚度為該第一閘極堆在該基板之頂表面上的該功函數層之垂直高度，一第四厚度為該第二閘極堆在該基板之頂表面上的該功函數層之垂直高度，該第三厚度大抵上等於該第四厚度。
  5. 如申請專利範圍第4項所述之半導體元件結構，其中該第一間隔層覆蓋該第一閘極堆的整個第一側壁，並且該第二間隔層僅覆蓋該第二閘極堆的一第二側壁的一部分。
  6. 如申請專利範圍第4項所述之半導體元件結構，其中該第二閘極堆的該第四厚度大於該第二間隔層的該第二厚度。
  7. 如申請專利範圍第4項所述之半導體元件結構，其中該第一閘極堆的該第一閘極長度大抵上等於該第二閘極堆的該第二閘極長度，其中該第一閘極長度為該第一源極區以及該第一汲極區之間的距離，且該第二閘極長度為該第二源極區以及該第二汲極區之間的距離。
  8. 如申請專利範圍第4項所述之半導體元件結構，其中該第一閘極堆與該第二閘極堆分別為一金屬閘極堆，其各自包括一閘極電極層，其中該閘極電極層位於該功函數層之上。
  9. 如申請專利範圍第8項所述之半導體元件結構，其中該第二閘極堆之該功函數層延伸至該第二間隔層之上，其中於該第一閘極堆及該第二閘極堆中，該功函數層均為一N型金屬或一P型金屬中之一。
  10. 一種用於形成一半導體元件結構的方法，包括：在一基板上形成一導電層，其中該導電層具有一第一厚部以及一第一薄部，該第一薄部比該第一厚部薄；在該導電層上形成一第一罩幕層，其中該第一罩幕層具有一第一帶狀部以及一第二帶狀部，該第二帶狀部在平行於該基板之頂表面之一方向比該第一帶狀部寬，該第一帶狀部位於該第一厚部上，並且該第二帶狀部位於該第一薄部上；以及進行一第一非等向性蝕刻製程以移除被該第一罩幕層所暴露出的該導電層。
  11. 如申請專利範圍第10項所述之形成一半導體元件結構的方法，其中在該第一非等向性蝕刻製程之後，該導電層具有一第一閘極結構以及一第二閘極結構，其中該第一閘極結構位於一第一源極區以及一第一汲極區之間，該第二閘極結構位於一第二源極區以及一第二汲極區之間；該第一帶狀部以及該第二帶狀部分別位於該第一閘極結構以及該第二閘極結構上，以及該第一閘極結構的一第一閘極長度係接近或大抵上等於該第二閘極結構的一第二閘極長度，其中該第一閘極長度為該第一源極區以及該第一汲極區之間的距離，且該第二閘極長度為該第二源極區以及該第二汲極區之間的距離。
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