KR20200122841A - 임베디드 인쇄회로기판 및 그 제조 방법 - Google Patents

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Abstract

본 출원의 일 측면에 따르는 인쇄회로기판은 베이스 절연층, 상기 베이스 절연층의 상면 및 하면 상에 각각 배치되는 제1 및 제2 내층 회로 패턴층, 상기 베이스 절연층의 상기 상면 및 상기 하면 상에서, 상기 제1 및 제2 내층 회로 패턴층을 각각 덮는 제1 및 제2 층간 절연층, 상기 제1 및 제2 층간 절연층 중 적어도 하나를 관통하여, 상기 베이스 절연층을 노출시키는 캐비티, 상기 캐비티 내에서 상기 측면이 노출된 제1 및 제2 내층 회로 패턴층 중 적어도 하나와 접하고, 상기 캐비티의 측벽면의 적어도 일부분을 커버하도록 배치되는 접속 패드층, 및 상기 캐비티 내부에 배치되고, 전도성 솔더 물질층을 통해, 상기 접속 패드층과 전기적으로 연결되는 소자 칩을 포함한다. 상기 캐비티는 상기 제1 및 제2 내층 회로 패턴층 중 적어도 하나의 측면을 노출시킨다.

Description

임베디드 인쇄회로기판 및 그 제조 방법{Embedded Printed Circuit Board and Method of Manufacturing the Same}
본 출원은 임베디드 인쇄회로기판에 관한 것으로서, 보다 상세하게는 캐비티의 측벽면에 접속 패드를 구비하는 임베디드 인쇄회로기판 및 그 제조 방법에 관한 것이다.
오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 반도체 제품을 낮은 비용으로 제조하는 방향으로 발전하고 있으며, 이를 달성하기 위한 중요한 기술 중의 하나가 반도체 패키지 기술이다. 반도체 패키지 기술은 웨이퍼 공정을 거쳐 회로부가 형성된 반도체 칩을 인쇄회로기판에 실장하는 기술, 상기 인쇄회로기판을 통하여 반도체 칩과 외부 전자 기기와의 전기적 연결을 확보하는 기술, 상기 반도체 칩을 외부 환경으로부터 보호하는 기술 등을 의미한다.
최근에는, 패키지 제품의 경박단소화 경향에 따라, 상기 인쇄회로기판의 두께를 감소시키고 인쇄회로패턴도 미세화할 수 있는 공정 기술이 다양하게 연구되고 있다. 상기 인쇄회로기판의 두께를 감소시키는 기술의 하나로서, 기판 내에 캐비티를 형성하고 상기 캐비티 내부에 소자 칩을 실장시키는 임베디드 인쇄회로기판 기술이 제안되고 있다.
본 출원의 일 실시 예는, 전체 두께를 감소시킬 수 있는 임베디드 인쇄회로기판의 구조 및 그 제조 방법을 제공한다.
본 출원의 일 측면에 따르는 인쇄회로기판은 베이스 절연층, 상기 베이스 절연층의 상면 및 하면 상에 각각 배치되는 제1 및 제2 내층 회로 패턴층, 상기 베이스 절연층의 상기 상면 및 상기 하면 상에서, 상기 제1 및 제2 내층 회로 패턴층을 각각 덮는 제1 및 제2 층간 절연층, 상기 제1 및 제2 층간 절연층 중 적어도 하나를 관통하여, 상기 베이스 절연층을 노출시키는 캐비티, 상기 캐비티 내에서 상기 측면이 노출된 제1 및 제2 내층 회로 패턴층 중 적어도 하나와 접하고, 상기 캐비티의 측벽면의 적어도 일부분을 커버하도록 배치되는 접속 패드층, 및 상기 캐비티 내부에 배치되고, 전도성 솔더 물질층을 통해, 상기 접속 패드층과 전기적으로 연결되는 소자 칩을 포함한다. 상기 캐비티는 상기 제1 및 제2 내층 회로 패턴층 중 적어도 하나의 측면을 노출시킨다.
본 출원의 다른 측면에 따르는 인쇄회로기판의 제조 방법에 있어서, 베이스 절연층을 포함하는 베이스 기판을 준비한다. 상기 베이스 절연층의 상면 및 하면 상에 제1 및 제2 내층 회로 패턴층을 각각 형성한다. 상기 베이스 절연층의 상기 상면 및 하면 상에서 상기 제1 및 제2 내층 회로 패턴층을 각각 덮는 제1 및 제2 층간 절연층을 형성한다. 상기 제1 및 제2 층간 절연층 중 적어도 하나를 관통하여, 상기 베이스 절연층을 노출시키는 캐비티를 형성한다. 이때, 상기 캐비티가 상기 제1 및 제2 내층 회로 패턴층 중 적어도 하나의 측면을 노출시킨다. 상기 캐비티 내에서 상기 측면이 노출된 제1 및 제2 내층 회로 패턴층과 접하고, 상기 캐비티의 측벽면의 적어도 일부분을 커버하는 접속 패드층을 형성한다. 상기 캐비티 내에 소자 칩을 배치한다. 상기 소자 칩과 상기 접속 패드층을 전기적으로 접속시키는 전도성 솔더 물질층을 형성한다.
본 출원의 실시 예들에 따르면, 베이스 절연층 내부에 형성되는 캐비티 및 상기 캐비티의 측벽면에 배치되는 접속 패드층을 구비하는 임베디드 인쇄회로기판을 제공할 수 있다. 상기 캐비티 내에 실장되는 소자 칩은, 측면 방향으로 배치되는 전도성 솔더 물질층을 통해 상기 접속 패드층과 전기적으로 접속될 수 있다.
상술한 바와 같이, 임베디드 인쇄회로기판의 접속 패드층과 소자 칩의 전극층이 측면 방향으로 서로 접속되도록 배치됨으로써, 상기 캐비티 내의 상기 베이스 절연층의 상면으로부터 상기 소자 칩의 상면까지의 높이가 감소될 수 있다. 즉, 접속 패드층 및 범프와 같은 접속 구조물이 캐비티 내부의 상기 베이스 절연층의 상면 상에 순차적으로 배치되는 종래의 경우와 대비하여, 본 출원의 실시예에서는, 임베디드 인쇄회로기판에서, 상기 접속 패드층과 상기 범프의 두께만큼의 높이를 감소시킬 수 있다. 이에 따라, 박형의 임베디드 인쇄회로기판을 제공할 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 임베디드 인쇄회로기판(1)을 개략적으로 나타내는 단면도이다.
도 2는 도 1의 임베디드 인쇄회로기판(1)의 일부분을 'U'방향에서 바라본 일 평면도이다.
도 3 내지 도 10은 본 출원의 일 실시 예에 따르는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)" 및 "하부(bottom or lower)", "좌측(left)"및 "우측(right)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 출원의 일 실시 예에 따르는 임베디드 인쇄회로기판(1)을 개략적으로 나타내는 단면도이다. 도 2는 도 1의 임베디드 인쇄회로기판(1)의 일부분을 'U'방향에서 바라본 일 평면도이다.
도 1을 참조하면, 임베디드 인쇄회로기판(1)은 베이스 절연층(110), 제1 및 제2 내층 회로 패턴층(120a, 120b), 제1 및 제2 층간 절연층(132a, 132b), 제1 층간 절연층(132a) 내부의 캐비티(1000), 캐비티(1000)의 측벽면의 적어도 일부분을 커버하도록 배치되는 접속 패드층(142a1, 142a2) 및 캐비티(1000) 내부에 배치되어 접속 패드층(142a1, 142a2)과 전기적으로 연결되는 소자 칩(20)을 포함한다.
베이스 절연층(110)은 일 예로서, 열경화성 수지를 포함할 수 있다. 베이스 절연층(110)은 일 예로서, 탄소 섬유 또는 유리 섬유를 구조재로서 더 포함할 수 있다. 일 예로서, 베이스 절연층(110)은 페놀 수지, 에폭시 수지 또는 프리프레그(PPG)를 포함할 수 있다. 베이스 절연층(110)은 서로 반대쪽에 위치하는 상면(110S1) 및 하면(110S2)을 구비할 수 있다.
제1 및 제2 내층 회로 패턴층(120a, 120b)는 베이스 절연층(110)의 상면(110S1) 및 하면(110S2) 상에서, 각각 배치될 수 있다. 제1 및 제2 내층 회로 패턴층(120a, 120b)은 구리 도금층일 수 있다.
제1 및 제2 층간 절연층(132a, 132b)은 베이스 절연층(110)의 상면(110S1) 및 하면(110S2) 상에서, 제1 및 제2 내층 회로 패턴층(120a, 120b)를 각각 덮도록 배치될 수 있다. 제1 및 제2 층간 절연층(132a, 132b)은 일 예로서, 열경화성 수지를 포함할 수 있다. 제1 및 제2 층간 절연층(132a, 132b)은 일 예로서, 탄소 섬유 또는 유리 섬유를 구조재로서 더 포함할 수 있다. 일 예로서, 제1 및 제2 층간 절연층(132a, 132b)은 페놀 수지, 에폭시 수지 또는 프리프레그(PPG)를 포함할 수 있다.
제1 및 제2 층간 절연층(132a, 132b) 상에는 제1 및 제2 외층 회로 패턴층(146a, 146b)이 각각 배치될 수 있다. 제1 및 제2 외층 회로 패턴층(146a, 146b)은 구리 패턴층일 수 있다. 또한, 제1 및 제2 층간 절연층(132a, 132b) 내부에는 비아(144a, 144b)가 각각 배치될 수 있다. 비아(144a, 144b)는 제1 및 제2 층간 절연층(132a, 132b)을 관통하여 형성되며, 각각 대응하는 제1 및 제2 내층 회로 패턴층(120a, 120b)과 제1 및 제2 외층 회로층(146a, 146b)을 전기적으로 연결할 수 있다. 비아(144a, 144b)는 구리 도금층일 수 있다.
제1 및 제2 층간 절연층(132a, 132b) 상에는 제1 및 제2 솔더 레지스트 패턴층(160a, 160b)이 각각 배치될 수 있다. 제1 및 제2 솔더 레지스트 패턴층(160a, 160b)은 제1 및 제2 외층 회로 패턴층(146a, 146b)을 선택적으로 덮도록 배치될 수 있다. 제1 및 제2 솔더 레지스트 패턴층(160a, 160b)에 의해 노출되는 제1 및 제2 외층 회로 패턴층(146a, 146b)는 다른 소자 칩, 또는 다른 패키지와의 접속을 위한 패드로 기능할 수 있다.
도 1을 다시 참조하면, 제1 층간 절연층(132a)을 관통하여 베이스 절연층(110)을 노출시키는 캐비티(1000)가 형성된다. 캐비티(1000)는 제1 내층 회로 패턴층(120a)의 측면을 노출시킬 수 있다. 또한, 캐비티(1000)의 측벽면에는 접속 패드층(142a1, 142a2)이 배치될 수 있다. 접속 패드층(142a1, 142a2)은 상기 측면이 노출된 제1 내층 회로 패턴층(120a)과 접하고, 캐비티(1000)의 측벽면의 적어도 일부분을 커버하도록 배치될 수 있다. 즉, 접속 패드층(142a1, 142a2)는 제1 내층 회로 패턴층(120a) 및 제1 층간 절연층(132a)의 측면과 직접 접하도록 배치될 수 있다.
도 1 및 도 2를 함께 참조하면, 접속 패드층(142a1, 142a2)은 캐비티(1000)의 측벽면 상에서 서로 마주보는 한 쌍의 전도성 패턴으로 배치될 수 있다. 접속 패드층(142a1, 142a2)는 x-방향으로 제1 폭(w1), y-방향으로 제2 폭(w2), 및 z-방향으로 높이(h1)를 가질 수 있다. 특히, 도 2에서와 같이, 캐비티(1000)가 평면도 상에서 직사각형 형태의 내부 공간을 가질 수 있으며, 접속 패드층(142a1, 142a2)은 서로 마주보는 측벽면에서, 상기 측면면의 높이 방향(일 예로서, 도 1의 z-방향)을 따라 배치될 수 있다. 이때, 도 1을 참조하면, 접속 패드층(142a1, 142a2)의 높이(h1)는 캐비티(1000)가 형성된 제1 층간 절연층(132a)의 높이와 실질적으로 동일할 수 있다.
한편, 캐비티(1000) 내부에는 소자 칩(20)이 실장될 수 있다. 소자 칩(20)은 일 예로서, 수동 소자일 수 있다. 상기 수동 소자는 일 예로서, 캐패시터, 저항 또는 인턱터를 포함할 수 있다. 소자 칩(20)은 제1 전극부(210), 제2 전극부(220) 및 기능부(230)을 포함할 수 있다. 기능부(230)는 일 예로서, 캐패시터 물질층, 저항 물질층, 또는 코일 물질층을 포함할 수 있다. 일 실시 예로서, 소자 칩(20)이 적층세라믹콘덴서(MLCC)인 경우, 기능부(230)는 유전체층과 내부전극층이 상호 교차되는 형태로 복층으로 적층되는 적층부일 수 있으며, 제1 및 제2 전극부(210, 220)는 내부전극층과 전기적으로 연결된 외부 터미널 전극일 수 있다.
소자 칩(20)은 베이스 절연층(110)의 상면(110S1) 상에서 한 쌍의 접속 패드층(142a1, 142a2)과 마주보도록 배치될 수 있다. 소자 칩(20)은 전도성 솔더 물질층(150a1, 150a2)을 통해, 접속 패드층(142a1, 142a2)와 전기적으로 연결될 수 있다. 전도성 솔더 물질층(150a1, 150a2)은 제1 전극부(210)과 상기 한 쌍의 접속 패드층(142a1, 142a2) 중 어느 하나(142a1)를 접착시키며, 또한, 제2 전극부(220)와 상기 한 쌍의 접속 패드층(142a1, 142a2) 중 나머지 하나(142a2)를 접착시킬 수 있다. 이를 통해, 전도성 솔더 물질층(150a1, 150a2)은 베이스 절연층(110)의 상면(110S1) 상에서 접속 패드층(142a1, 142a2)와 소자 칩(20)을 측면 방향(일 예로서, x-방향)으로 접합시킬 수 있다.
도시되지 않은 몇몇 실시 예들에 있어서, 소자 칩(20)의 안정성을 위해, 소자 칩(20)과 베이스 절연층(110)의 상면(110S1) 사이에는 별도의 접착층이 배치될 수 있다. 상기 접착층은 소자 칩(20)과 베이스 절연층(110) 사이의 접착력을 향상시킬 수 있다.
몇몇 다른 실시 예들에 있어서, 캐비티(1000)는 제2 층간 절연층(132b)에 형성될 수 있다. 이에 따라, 소자 칩을 제2 층간 절연층(132b)에 형성된 캐비티(1000) 내부에 실장하기 위한, 접속 패드층 및 전도성 솔더 물질층의 구성 배치는 도 1 및 도 2와 관련하여 상술한, 제1 층간 절연층(132a)에 형성된 캐비티(1000) 내부의 접속 패드층(142a1, 142a2), 및 전도성 솔더 물질층(150a1, 150a2)의 구성 배치와 실질적으로 동일하다.
몇몇 다른 실시 예들에 있어서, 캐비티(1000)는 제1 및 제2 층간 절연층(132a, 132b)에 모두 형성될 수 있다. 이에 따라, 소자 칩을 제1 및 제2 층간 절연층(132a, 132b)에 형성된 캐비티(1000) 내부에 실장하기 위한, 접속 패드층 및 전도성 솔더 물질층의 구성 배치는 상술한 제1 층간 절연층(132a)에 형성된 캐비티(1000) 내부의 접속 패드층(142a1, 142a2), 및 전도성 솔더 물질층(150a1, 150a2)의 구성 배치를 동일하게 적용할 수 있다.
상술한 바와 같이, 본 출원의 실시 예에 따르면, 임베디드 인쇄회로기판(1)의 캐비티(1000) 내에서, 소자 칩(20)은 캐비티(1000)의 측벽면에 배치되는 한 쌍의 접속 패드층(142a1, 142a2)과 측면 방향(일 예로서, x-방향)으로 전기적 접합을 이룰 수 있다. 이를 위해, 소자 칩(20)의 제1 및 제2 전극부(210, 220)와 접속 패드층(142a1, 142a2) 사이에 측면 방향으로 전도성 솔더 물질층(150a1, 150a2)가 배치될 수 있다. 종래의 임베디드 인쇄회로기판의 경우, 캐비티(1000)의 하면, 즉, 베이스 절연층(110)의 상면(110S1)에 접속 패드층 및 전도성 솔더 물질층이 순차적으로 배치된 후에, 상기 전도성 솔더층이 소자 칩과 접합하는 구조를 적용하고 있다. 이와 같이, 상기 소자 칩이 상기 전도성 솔더 물질층 상부에 배치됨으로써, 상기 접속 패드층 및 상기 전도성 솔더 물질층의 두께만큼 임베디드 인쇄회로기판의 두께가 증가할 수 있다.
이에 반하여, 본 출원의 실시 예에 따르면, 접속 패드층(142a1, 142a2)이 캐비티(1000)의 하면이 아니라, 측벽면에 배치된다. 또한, 전도성 솔더 물질층(150a1, 150a2)이 접속 패드층(142a1, 142a2)과 소자 칩(20)을 측면 방향(일 예로서, x-방향)으로 접합시키므로, 종래의 임베디드 인쇄회로기판과 대비하여, 상기 접속 패드층 및 상기 전도성 솔더 물질층의 두께만큼, 전체 임베디드 인쇄회로기판의 두께를 감소시킬 수 있는 장점이 있다.
도 3 내지 도 10은 본 출원의 일 실시 예에 따르는 임베디드 인쇄회로기판의 제조 방법을 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 베이스 기판(10)을 준비한다. 베이스 기판(10)은 상면(110S1)과 하면(110S2)를 구비하는 베이스 절연층(110)을 포함한다. 또한, 베이스 기판(10)은 베이스 절연층(110)의 상면(110S1)과 하면(110S2)에 제1 및 제2 시드 구리층(112a, 112b)을 포함할 수 있다. 일 예로서, 베이스 기판(10)은 구리 적층 기판(Copper Clad Laminate)일 수 있다.
도 4를 참조하면, 베이스 기판(10)의 제1 및 제2 시드 구리층(112a, 112b)을 이용하는 도금법을 수행하여, 베이스 절연층(110)의 상면(110S1) 및 하면(110S2) 상에 제1 및 제2 내층 회로 패턴층(120a, 120b)을 각각 형성한다. 제1 및 제2 내층 회로 패턴층(120a, 120b)은 구리 도금층일 수 있다. 상기 도금법은 전해 도금, 무전해 도금 또는 이들의 둘 이상의 조합을 적용할 수 있다. 구체적으로, 도금법은 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 적용할 수 있다.
일 실시 예에서, 제1 및 제2 내층 회로 패턴층(120a, 120b)을 형성하는 방법은, 제1 및 제2 시드 구리층(112a, 112b) 상에 드라이 필름 패턴을 형성한다. 드라이 필름 패턴에 의해 노출되는 제1 및 제2 시드 구리층(112a, 112b)으로부터 구리 도금층을 형성한다. 이어서, 상기 드라이 필름 패턴과 상기 드라이 필름 패턴의 직하부에 위치하는 제1 및 제2 시드 구리층(112a, 112b)을 제거함으로써, 구리 패턴층을 형성할 수 있다. 상기 구리 패턴층은 제1 및 제2 내층 회로 패턴층(120a, 120b)을 구성할 수 있다.
도 5를 참조하면, 베이스 절연층(110)의 상면(110S1) 및 하면(110S2) 상에서 제1 및 제2 내층 회로 패턴층(120a, 120b)을 각각 덮는 제1 및 제2 층간 적층 구조물(130a, 130b)를 형성한다. 제1 및 제2 층간 적층 구조물(130a, 130b)은 제1 및 제2 층간 절연층(132a, 132b) 및 제1 및 제2 층간 절연층(132a, 132b) 상에 각각 배치되는 제1 및 제2 구리 포일층(134a, 134b)을 각각 포함한다.
구체적인 실시 예에서, 다음과 같은 공정을 통해 제1 및 제2 층간 적층 구조물(130a, 130b)을 형성할 수 있다.
먼저, 제1 층간 절연층(132a) 및 제1 층간 절연층(132a) 상에 배치되는 제1 구리 포일층(134a)을 구비하는 제1 중간 기판재(130a)를 준비한다. 마찬가지로, 제2 층간 절연층(132b) 및 제2 층간 절연층(132b) 상에 배치되는 제2 구리 포일층(134b)을 구비하는 제2 중간 기판재(130b)를 준비한다.
이어서, 제1 중간 기판재(130a)의 제1 층간 절연층(132a)이 제1 내층 회로 패턴층(120a)과 대면하는 방향으로, 제1 중간 기판재(130a)를 도 4의 구조물의 상부에 이격하여 배치하고, 제2 중간 기판재(130b)의 제2 층간 절연층(132b)이 제2 내층 회로 패턴층(120b)과 대면하는 방향으로, 제2 중간 기판재(130b)를 도 4의 구조물의 하부에 이격하여 배치시킨다. 이어서, 제1 및 제2 중간 기판재(130a, 130b)를 도 4의 구조물에, 열과 압력을 이용하여 접합시킨다. 그 결과, 제1 및 제2 중간 기판재(130b)는 도 4의 구조물에 접합하여, 제1 및 제2 층간 적층 구조물(130a, 130b)로 변환될 수 있다.
도 6을 참조하면, 제1 구리 포일층(134a) 및 제1 층간 절연층(132a)를 관통하여, 베이스 절연층(110)을 선택적으로 노출시키는 캐비티(1000)을 형성한다. 이때, 캐비티(1000)는 제1 층간 적층 구조물(130a), 제1 내층 회로 패턴층(120a)의 측면을 노출시킬 수 있다. 이때, 노출되는 제1 내층 회로 패턴층(120a)은 캐비티(1000)의 서로 마주보는 측벽부에 한 쌍으로 위치할 수 있다.
도 7을 참조하면, 제1 및 제2 층간 절연층(132a, 132b)를 각각 관통하여 제1 및 제2 내층 회로 패턴층(120a, 120b)를 각각 노출시키는 비아홀을 형성한다. 상기 비아홀을 형성하는 방법은 레이저 드릴링 또는 기계적 드릴링을 적용할 수 있다. 이어서, 상기 비아홀을 채우는 제1 및 제2 비아(144a, 144b)를 형성한다. 이어서, 제1 및 제2 비아(144a, 144b)와 전기적으로 연결되는 제1 및 제2 외층 회로 패턴층(146a, 146b)을 제1 및 제2 층간 절연층(132a, 132b) 상에 각각 형성한다. 제1 및 제2 비아(144a, 144b), 및 제1 및 제2 외층 회로 패턴층(146a, 146b)을 형성하는 방법은, 일 예로서, 전해 도금, 무전해 도금, 또는 이들의 둘 이상의 조합을 적용할 수 있다. 구체적으로, 도금법은 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 적용할 수 있다. 이때, 제1 및 제2 층간 적층 구조물(130a, 130b)의 구리 코일층(134a, 134b)은 제1 및 제2 외층 회로 패턴층(146a, 146b)을 도금법에 의해 형성할 때, 시드 구리층으로 각각 기능할 수 있다.
도 8을 참조하면, 캐비티(1000) 내에서 측면이 노출된 제1 내층 회로 패턴층(120a)과 접하고, 캐비티(1000)의 측벽면의 적어도 일부분을 커버하는 접속 패드층(142a1, 142a2)을 형성한다. 접속 패드층(142a1, 142a2)은 캐비티(1000)의 측벽면을 따라 형성되는 구리 패턴층일 수 있다. 상기 도금법은 일 예로서, 전해 도금, 무전해 도금, 또는 이들의 둘 이상의 조합을 적용할 수 있다. 구체적으로, 상기 도금법은 SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process)를 적용할 수 있다.
일 실시 예에서, 접속 패드층(142a1, 142a2)은 상기 캐비티의 측벽면을 따라 구리 패턴층을 형성하는 과정으로 진행될 수 있다. 접속 패드층(142a1, 142a2)는 x-방향으로 제1 폭(w1) 및 z-방향으로 높이(h1)를 가질 수 있다. 높이(h1)는 제1 폭(w1)보다 클 수 있다. 상기 높이(h1)는 제1 층간 절연층(132a)의 높이와 실질적으로 동일할 수 있다.
도 9을 참조하면, 제1 및 제2 전극부(210, 220) 및 기능부(230)를 구비하는 소자 칩(20)을 준비한다. 일 예로서, 소자 칩(20)은 수동 소자 칩일 수 있다. 일 실시 예에서, 상기 수동 소자 칩은 적층세라믹콘덴서(MLCC)일 수 있다. 소자 칩(20)을 캐비티(1000) 내에 실장한다. 이때, 소자 칩(20)을 접속 패드층(142a1, 142a2)과 측면 방향(즉, x-방향)으로 이격하여 배치한다. 도시되지 않았지만, 소자 칩(20)을 실장할 때, 소자 칩(20)의 하면과 베이스 절연층(110)의 상면(110S1)을 별도의 접착층에 의해 접착할 수도 있다.
이어서, 전도성 솔더 물질을 준비하고, 상기 전도성 솔더 물질에 열을 가하여, 상기 전도성 솔더 물질이 유동성을 가지도록 한다. 상기 유동성을 가지게 된 전도성 솔더 물질을 제1 및 제2 전극부(210, 220)와 접속 패드층(142a1, 142a2) 사이의 공간에 제공한다. 상기 공간을 채운 상기 전도성 솔더 물질이 응고하면서, 제1 및 제2 전극부(210, 220)와 접속 패드층(142a1, 142a2)을 접착시킨다. 이를 통해, 전도성 솔더 물질층(150a1, 150a2)을 형성시킬 수 있다.
도 10을 참조하면, 제1 및 제2 층간 절연층(132a, 132b) 상에서, 제1 및 제2 외층 회로 패턴층(146a, 146b)을 선택적으로 덮는 제1 및 제2 솔더 레지스트 패턴층(160a, 160b)을 형성한다. 제1 및 제2 솔더 레지스트 패턴층(160a, 160b)에 의해 노출되는 제1 및 제2 외층 회로 패턴층(146a, 146b)은 다른 소자 칩, 또는 다른 패키지와의 접속을 위한 패드로 기능할 수 있다. 상술한 공정을 통해 본 출원의 일 실시 예에 따르는 임베디드 인쇄회로기판을 제조할 수 있다.
몇몇 다른 실시예들에 따르면, 도 7과 관련하여 상술한 제1 및 제2 비아(144a, 144b), 및 제1 및 제2 외층 회로 패턴층(146a, 146b)을 형성하는 공정은, 도 8과 관련하여 상술한 접속 패드층(142a1, 142a2)을 형성하는 공정 후에 진행될 수 있다. 즉, 도 8과 관련하여 상술한 접속 패드층(142a, 142a2)를 먼저 형성한 후에, 도 7과 관련하여 상술한 제1 및 제2 비아(144a, 144b), 및 제1 및 제2 외층 회로 패턴층(146a, 146b)을 형성할 수 있다. 이후에, 도 9 및 도 10과 관련하여 상술한 캐비티(1000) 내에 소자 칩(20)을 실장하고 제1 및 제2 솔더 레지스트 패턴층(160a, 160b)을 형성하는 공정이 후속하여 진행될 수 있다.
몇몇 다른 실시 예들에 따르면, 소자 칩은 제1 층간 절연층(132a) 내의 캐비티(1000)가 아닌 제2 층간 절연층(132b) 내의 캐비티 내에 실장될 수도 있다. 제2 층간 절연층(132b) 내의 캐비티를 형성하는 공정 및 상기 캐비티 내에 소자 칩을 실장시키는 공정은, 도 6 내지 도 10과 관련하여 상술한 제1 층간 절연층(132a) 내에 캐비티(1000)를 형성하는 공정 및 캐비티(1000)에 소자 칩을 실장하는 공정과 실질적으로 동일하다. 또한, 몇몇 다른 실시 예들에 따르면, 제1 및 제2 층간 절연층(132a, 132b)에 캐비티를 모두 형성하고, 상기 캐비티들에 소자 칩을 실장될 수도 있다. 이때, 제1 및 제2 층간 절연층(132a, 132b) 내의 캐비티를 형성하고 상기 캐비티 내에 소자 칩을 실장시키는 공정은, 도 6 내지 도 10과 관련하여 상술한 제1 층간 절연층(132a) 내의 캐비티(1000)를 형성하고, 캐비티(1000) 내에 소자 칩을 실장하는 공정을 실질적으로 동일하게 적용할 수 있다.
몇몇 다른 실시 예들에 있어서, 도 5와 관련하여 상술한 제1 및 제2 층간 적층 구조물(130a, 130b)를 형성하는 공정에서, 제조된 제1 및 제2 층간 적층 구조물(130a, 130b)은 제1 및 제2 구리 포일층(134a, 134b)을 제외한 제1 및 제2 층간 절연층(132a, 132b)으로만 구성될 수도 있다. 이에 따라, 해당 제조 과정에서 사용되는 제1 및 제2 중간 기판재(130a, 130b)는 각각 제1 및 제2 구리 포일층(134a, 134b)를 포함하지 않고, 제1 및 제2 층간 절연층(132a, 132b)으로만 이루어질 수도 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
1: 임베디드 인쇄회로기판, 20: 소자칩,
110: 베이스 절연층, 110S1: 상면, 110S2: 하면,
120a, 120b: 제1 및 제2 내층 회로 패턴층,
132a, 132b: 제1 및 제2 층간 절연층,
142a1, 142a2: 접속 패드층,
144a, 144b: 비아,
146a, 146b: 제1 및 제2 외층 회로 패턴층,
210, 220: 제1 및 제2 전극부, 230: 기능부,
150a1, 150a2: 전도성 솔더 물질층,
160a, 160b: 제1 및 제2 솔더 레지스트 패턴층.
1000: 캐비티.

Claims (15)

  1. 베이스 절연층;
    상기 베이스 절연층의 상면 및 하면 상에 각각 배치되는 제1 및 제2 내층 회로 패턴층;
    상기 베이스 절연층의 상기 상면 및 상기 하면 상에서, 상기 제1 및 제2 내층 회로 패턴층을 각각 덮는 제1 및 제2 층간 절연층;
    상기 제1 및 제2 층간 절연층 중 적어도 하나를 관통하여, 상기 베이스 절연층을 노출시키는 캐비티, 상기 캐비티는 상기 제1 및 제2 내층 회로 패턴층 중 적어도 하나의 측면을 노출시킴;
    상기 캐비티 내에서 상기 측면이 노출된 제1 및 제2 내층 회로 패턴층 중 적어도 하나와 접하고, 상기 캐비티의 측벽면의 적어도 일부분을 커버하도록 배치되는 접속 패드층; 및
    상기 캐비티 내부에 배치되고, 전도성 솔더 물질층을 통해, 상기 접속 패드층과 전기적으로 연결되는 소자 칩을 포함하는
    임베디드 인쇄회로기판.
  2. 제1 항에 있어서,
    상기 접속 패드층은
    상기 제1 및 제2 내층 회로 패턴층 중 적어도 하나 및 상기 제1 및 제2 층간 절연층 중 적어도 하나와 직접 접하도록 배치되는
    임베디드 인쇄회로기판.
  3. 제2 항에 있어서,
    상기 접속 패드층은
    상기 캐비티의 측벽면 상에서 서로 마주보는 한 쌍의 전도성 패턴으로 배치되는
    임베디드 인쇄회로기판.
  4. 제1 항에 있어서,
    상기 소자 칩은
    서로 전기적으로 절연되는 제1 및 제2 전극부 및 상기 제1 및 제2 전극부 사이에 배치되는 기능부를 포함하는 수동 소자 칩인
    임베디드 인쇄회로기판.
  5. 제4 항에 있어서,
    상기 소자 칩은
    상기 베이스 절연층의 상면 및 하면 중 적어도 하나 상에서 측면 방향으로 한 쌍의 접속 패드층과 마주보도록 배치되며,
    상기 전도성 솔더 물질층은 상기 제1 전극부와 상기 한 쌍의 접속 패드층 중 어느 하나를 접착시키며, 또한, 상기 제2 전극부와 상기 한 쌍의 접속 패드층 중 나머지 하나를 접착시키는
    임베디드 인쇄회로기판.
  6. 제1 항에 있어서,
    상기 접속 패드층의 높이는
    상기 캐비티가 형성된 제1 및 제2 층간 절연층 중 적어도 하나의 높이와 실질적으로 동일한
    임베디드 인쇄회로기판.
  7. 제1 항에 있어서,
    상기 전도성 솔더 물질층은
    상기 베이스 절연층의 상기 상면 및 상기 하면 중 적어도 하나 상에서 상기 접속 패드층과 상기 소자 칩을 측면 방향으로 접합시키는
    임베디드 인쇄회로기판.
  8. 제1 항에 있어서,
    상기 제1 및 제2 층간 절연층 상에서 배치되는 제1 및 제2 외층 회로 패턴층;
    상기 제1 및 제2 층간 절연층을 관통하여 배치되며, 대응하는 상기 제1 및 제2 내층 회로 패턴층과 상기 제1 및 제2 외층 회로층을 전기적으로 연결하는 제1 및 제2 비아;
    상기 제1 및 제2 층간 절연층 상에서 상기 제1 및 제2 외층 회로 패턴층을 선택적으로 덮는 제1 및 제2 솔더 레지스트 패턴층을 더 포함하는
    임베디드 인쇄회로기판.
  9. 베이스 절연층을 포함하는 베이스 기판을 준비하는 단계;
    상기 베이스 절연층의 상면 및 하면 상에 제1 및 제2 내층 회로 패턴층을 각각 형성하는 단계;
    상기 베이스 절연층의 상기 상면 및 하면 상에서 상기 제1 및 제2 내층 회로 패턴층을 각각 덮는 제1 및 제2 층간 절연층을 형성하는 단계;
    상기 제1 및 제2 층간 절연층 중 적어도 하나를 관통하여, 상기 베이스 절연층을 선택적으로 노출시키는 캐비티를 형성하되, 상기 캐비티가 상기 제1 및 제2 내층 회로 패턴층 중 적어도 하나의 측면을 노출시키는 단계;
    상기 캐비티 내에서 상기 측면이 노출된 제1 및 제2 내층 회로 패턴층 중 적어도 하나와 접하고, 상기 캐비티의 측벽면의 적어도 일부분을 커버하는 접속 패드층을 형성하는 단계;
    상기 캐비티 내에 소자 칩을 배치하는 단계; 및
    상기 소자 칩과 상기 접속 패드층을 전기적으로 접속시키는 전도성 솔더 물질층을 형성하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 캐비티를 형성하는 단계는
    상기 노출되는 제1 및 제2 내층 회로 패턴층이 상기 캐비티의 서로 마주보는 측벽부에 한 쌍으로 위치하도록 형성하는
    임베디드 인쇄회로기판의 제조 방법.
  11. 제9 항에 있어서,
    상기 접속 패드층을 형성하는 단계는
    전해 도금 및 무전해 도금 중에서 선택되는 적어도 하나의 방법에 의해 수행되는
    임베디드 인쇄회로기판의 제조 방법.
  12. 제11 항에 있어서,
    상기 접속 패드층을 형성하는 단계는
    상기 캐비티의 측벽면을 따라 구리 패턴층을 형성하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  13. 제9 항에 있어서,
    상기 접속 패드층을 형성하는 단계는
    상기 캐비티의 측벽면 상에서 서로 마주보는 한 쌍의 전도성 패턴을 형성하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  14. 제9 항에 있어서,
    상기 캐비티 내에 소자 칩을 배치하는 단계는
    서로 전기적으로 절연되는 제1 및 제2 전극층 및 상기 제1 및 제2 전극층 사이에 배치되는 기능층을 포함하는 수동 소자 칩을 준비하는 단계; 및
    상기 수동 소자 칩을 상기 접속 패드층과 측면 방향으로 이격하여 배치하는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
  15. 제14 항에 있어서,
    상기 전도성 솔더 물질층을 형성하는 단계는
    전도성 솔더 물질을 준비하는 단계;
    상기 전도성 솔더 물질에 열을 가하여 유동성을 가지도록 한 후에, 상기 전도성 솔더 물질을 상기 수동 소자 칩과 상기 접속 패드층 사이의 공간에 제공하는 단계; 및
    상기 전도성 솔더 물질을 응고시켜, 상기 수동 소자 칩과 상기 접속 패드층을 접착시키는 단계를 포함하는
    임베디드 인쇄회로기판의 제조 방법.
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