KR20200108835A - 반도체 장치 및 그 동작 방법 - Google Patents

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KR20200108835A
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히토시 쿠니타케
류노스케 혼다
토모아키 아츠미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

트랜지스터의 문턱 전압을 취득할 수 있는 반도체 장치를 제공한다. 반도체 장치는 제 1 트랜지스터, 제 1 용량 소자, 제 1 출력 단자, 제 1 스위치, 및 제 2 스위치를 가진다. 제 1 트랜지스터의 게이트와 소스는 전기적으로 접속된다. 제 1 용량 소자의 제 1 단자는 소스에 전기적으로 접속된다. 제 1 용량 소자의 제 2 단자 및 제 1 출력 단자는 제 1 트랜지스터의 백 게이트에 전기적으로 접속된다. 제 1 스위치는 백 게이트로의 제 1 전압의 입력을 제어한다. 제 1 트랜지스터의 드레인에는 제 2 전압이 입력된다. 제 2 스위치는 소스로의 제 3 전압의 입력을 제어한다.

Description

반도체 장치 및 그 동작 방법
본 명세서에서는 반도체 장치, 그리고 그 동작 방법과 제작 방법 등에 대하여 설명한다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 구비한 칩이나, 패키지에 칩을 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치인 경우가 있고, 반도체 장치를 가지는 경우가 있다.
트랜지스터에 적용 가능한 반도체로서, 금속 산화물이 주목을 받고 있다. "IGZO", "이그조" 등이라고 불리는 In-Ga-Zn 산화물은 다원계 금속 산화물의 대표적인 것이다. IGZO에 관한 연구에서, 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(예를 들어 비특허문헌 1).
채널 형성 영역에 금속 산화물 반도체를 가지는 트랜지스터(이하, "산화물 반도체 트랜지스터" 또는 "OS 트랜지스터"라고 부르는 경우가 있음)는 오프 전류가 매우 작다는 것이 보고되어 있다(예를 들어 비특허문헌 1, 비특허문헌 2). OS 트랜지스터가 사용된 다양한 반도체 장치가 제작되어 있다(예를 들어, 비특허문헌 3, 비특허문헌 4). OS 트랜지스터의 제조 프로세스는 종래의 Si 트랜지스터의 CMOS 프로세스에 포함시킬 수 있고, OS 트랜지스터는 Si 트랜지스터 위에 적층하는 것이 가능하다(예를 들어, 비특허문헌 4).
Si 트랜지스터는, 불순물 도입에 의하여 문턱 전압을 용이하게 제어할 수 있다. 한편, OS 트랜지스터의 문턱 전압을 제어하기 위한 신뢰성이 높은 제조 기술은 아직 확립되지 않았다. 그러므로 OS 트랜지스터에 제 1 게이트 전극(게이트 또는 프런트 게이트라고도 함) 및 제 2 게이트 전극(백 게이트라고도 함)을 제공하여 제 2 게이트 전극의 전압을 제어함으로써 OS 트랜지스터의 문턱 전압을 제어하고 있다(예를 들어, 특허문헌 1).
일본 공개특허공보 특개2012-69932호
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014). K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012). S. Amano et al., "Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency," SID Symp. Dig. Papers, vol.41, pp.626-629(2010). T. Ishizu et al., "Embedded Oxide Semiconductor Memories:A Key Enabler for Low-Power ULSI," ECS Tran., vol.79, pp.149-156(2017).
본 발명의 일 형태의 과제는 예를 들어 트랜지스터의 문턱 전압을 취득할 수 있는 반도체 장치를 제공하는 것, 온도에 따른 성능의 변동이 억제된 반도체 장치를 제공하는 것, 신뢰성이 높은 반도체 장치를 제공하는 것, 또는 저소비전력의 반도체 장치를 제공하는 것이다.
복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 예시한 과제를 모두 해결할 필요는 없다. 또한 열거한 것 외의 과제가 본 명세서의 기재로부터 저절로 명백해지고, 이러한 과제들도 본 발명의 일 형태의 과제가 될 수 있다.
(1) 본 발명의 일 형태는 제 1 트랜지스터, 제 1 용량 소자, 제 1 출력 단자, 제 1 스위치, 및 제 2 스위치를 가지는 반도체 장치이고, 제 1 트랜지스터의 게이트와 소스는 전기적으로 접속되고, 제 1 용량 소자의 제 1 단자 및 제 1 출력 단자는 제 1 트랜지스터의 백 게이트에 전기적으로 접속되고, 제 1 용량 소자의 제 2 단자는 소스에 전기적으로 접속되고, 제 1 스위치는 백 게이트로의 제 1 전압의 입력을 제어하고, 제 1 트랜지스터의 드레인에는 제 2 전압이 입력되고, 제 2 스위치는 소스로의 제 3 전압의 입력을 제어하는 반도체 장치이다.
(2) 본 발명의 일 형태는 상기 형태 (1)의 반도체 장치를 동작시키는 방법이고, 제 1 스위치 및 제 2 스위치를 온으로 하는 것, 제 1 스위치를 온으로 하며 제 2 스위치를 오프로 하는 것, 제 1 스위치를 오프로 하며 제 2 스위치를 오프로 하는 것, 제 1 스위치를 오프로 하며 제 2 스위치를 온으로 하는 것을 포함한다.
본 명세서에서 "제 1", "제 2", "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는 구성 요소의 혼동을 피하기 위하여 사용되는 경우가 있다. 이들의 경우, 서수사의 사용은 발명의 일 형태의 구성 요소의 개수를 한정하는 것은 아니다. 또한 예를 들어 "제 1"을 "제 2" 또는 "제 3"으로 치환하고 발명의 일 형태를 설명할 수 있다.
발명의 일 형태의 구성 요소의 위치 관계는 상대적인 것이다. 따라서, 도면을 참조하여 구성 요소를 설명할 때, 위치 관계를 나타내는 "위에", "아래에" 등의 말은 편의상 사용되는 경우가 있다. 구성 요소의 위치 관계는 본 명세서의 기재 내용에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시(開示)되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 개시되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
전압은 어떤 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서, 전압을 전위라고 바꿔 말할 수 있다. 또한 전위란 상대적인 것이다. 따라서, GND라고 기재되어 있더라도 반드시 0V를 의미하지는 않는다.
노드는 회로 구성이나 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등이라고 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드라고 바꿔 말할 수 있다.
본 명세서에서 "막"이라는 용어와 "층"이라는 용어는 경우에 따라, 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어 "도전층"이라는 용어를 "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 발명의 일 형태에 의하여, 트랜지스터의 문턱 전압을 취득할 수 있는 반도체 장치를 제공하는 것, 온도에 따른 성능의 변동이 억제된 반도체 장치를 제공하는 것, 신뢰성이 높은 반도체 장치를 제공하는 것, 또는 저소비전력의 반도체 장치를 제공하는 것이 가능해진다.
복수의 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 예시한 효과 모두를 반드시 가질 필요는 없다. 또한 본 발명의 일 형태에서, 상기 외의 과제, 효과, 및 신규 특징에 대해서는 본 명세서의 기재 및 도면으로부터 저절로 명백해진다.
도 1은 반도체 장치의 구성예를 도시한 기능 블록도.
도 2의 (A)는 백 게이트를 가지는 트랜지스터를 설명하기 위한 도면. 도 2의 (B)는 백 게이트를 가지는 트랜지스터의 등가 회로도.
도 3의 (A)는 모니터 회로의 구성예를 도시한 회로도. 도 3의 (B)는 모니터 회로의 동작예를 나타낸 타이밍 차트.
도 4의 (A) 내지 (D)는 모니터 회로의 동작예를 도시한 회로도.
도 5의 (A)는 시뮬레이션에서의 모니터 회로의 입력 파형. 도 5의 (B)는 모니터 회로의 시뮬레이션 결과를 나타낸 도면.
도 6은 모니터 회로의 구성예를 도시한 회로도.
도 7은 반도체 장치의 구성예를 도시한 회로도.
도 8은 전압 생성 회로의 구성예를 도시한 회로도.
도 9는 반도체 장치의 동작예를 나타낸 타이밍 차트.
도 10은 반도체 장치의 구성예를 도시한 기능 블록도.
도 11은 반도체 장치의 구성예를 도시한 기능 블록도.
도 12의 (A)는 회로의 구성예를 도시한 회로도. 도 12의 (B)는 회로의 동작예를 나타낸 타이밍 차트.
도 13의 (A)는 기억 장치의 구성예를 도시한 기능 블록도. 도 13의 (B)는 메모리 셀 어레이의 구성예를 도시한 회로도.
도 14의 (A) 내지 (D)는 메모리 셀 어레이의 구성예를 도시한 회로도.
도 15는 기억 장치의 구성예를 도시한 기능 블록도.
도 16의 (A)는 메모리 셀 어레이의 구성예를 도시한 회로도. 도 16의 (B)는 기억 장치의 파워 게이팅의 예를 나타낸 타이밍 차트.
도 17은 프로세서의 구성예를 도시한 기능 블록도.
도 18은 플립플롭의 구성예를 도시한 회로도.
도 19는 전자 기기의 예를 도시한 도면.
도 20의 (A)는 OS 트랜지스터의 구성예를 도시한 상면도. 도 20의 (B), (C)는 OS 트랜지스터의 구성예를 도시한 단면도.
도 21의 (A)는 OS 트랜지스터의 구성예를 도시한 상면도. 도 21의 (B), (C)는 OS 트랜지스터의 구성예를 도시한 단면도.
이하에서 본 발명의 실시형태를 설명한다. 다만, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해된다. 따라서, 본 발명의 일 형태는 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
이하에 나타내는 복수의 실시형태는 적절히 조합할 수 있다. 또한 하나의 실시형태에 복수의 구성예(제작 방법의 예, 동작 방법의 예, 사용 방법의 예 등도 포함함)가 나타내어지는 경우에는, 구성예를 서로 적절히 조합하거나, 또한 다른 실시형태에 기재되는 하나 또는 복수의 구성예와 적절히 조합할 수도 있다.
도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 반복 설명은 생략하는 경우가 있다.
본 명세서에서 예를 들어 전원 전위(VDD)를 전위(VDD), VDD 등이라고 생략하여 기재하는 경우가 있다. 이는 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있을 때는 부호에 "_1", "_2", "[n]", "[m, n]" 등의 식별용 부호를 부기하여 기재하는 경우가 있다. 예를 들어 두 번째의 배선(GL)을 배선(GL[2])이라고 기재한다.
(실시형태 1)
본 실시형태에서는, 백 게이트를 가진 트랜지스터를 가지는 반도체 장치 등에 대하여 설명한다.
<<반도체 장치(100)>>
도 1은 반도체 장치(100)의 기능 블록도이다. 반도체 장치(100)는 반도체 장치(110) 및 전압 출력 회로(120)를 가진다. 반도체 장치(110)는 트랜지스터(M1)를 가진다. 전압 출력 회로(120)는 모니터 회로(130)를 가진다. 모니터 회로(130)는 트랜지스터(M1)의 전기 특성의 변동을 감시하는 기능을 가진다. 모니터 회로(130)가 취득한 정보에 기초하여, 전압 출력 회로(120)는 전압(VOT1)을 조정한다. 반도체 장치(110)에는 전압 출력 회로(120)로부터 전압(VOT1)이 공급된다.
도 2의 (A), (B)를 참조하여, 트랜지스터(M1)의 문턱 전압에 대하여 설명한다. 트랜지스터(M1)는 소스(S), 드레인(D), 게이트(G), 백 게이트(BG), 반도체층을 가진다. 게이트와 백 게이트는 반도체층을 개재(介在)하여 위아래로 배치되어, 반도체층에는 채널 형성 영역이 제공된다.
게이트와 소스 사이의 전압차(이하, 전압(Vgs)이라고 부름) 또는 백 게이트와 소스 사이의 전압차(이하, 전압(Vbgs)이라고 부름)에 따라, 트랜지스터(M1)는 온 또는 오프가 된다. 전압(Vgs)이 VTg보다 커지면, 반도체층의 게이트 측의 영역에는 채널이 형성되는(또는 캐리어가 유발되는) 경우가 있다. 전압(Vbgs)이 VTbg보다 커지면, 반도체층의 백 게이트 측의 영역에는 채널이 형성되는(또는 캐리어가 유발되는) 경우가 있다. 즉, 트랜지스터(M1)에는 VTg, VTbg라는 2개의 문턱 전압이 존재한다. VTg는 전압(Vgs)에 대한 문턱 전압이고, VTbg는 전압(Vbgs)에 대한 문턱 전압이다.
Vgs>VTg 또는 Vbgs>VTbg가 되는 경우에, 트랜지스터(M1)는 온이 된다. 따라서, 트랜지스터(M1)는, 문턱 전압이 VTg인 트랜지스터(Ma1)와 문턱 전압이 VTbg인 트랜지스터(Ma2)가 전기적으로 병렬 접속된 회로(10)(도 2의 (B) 참조)와 동등한 기능을 가진다고 할 수 있다.
트랜지스터(M1)의 채널의 형성은 게이트 전압(Vg)과 백 게이트 전압(Vbg)에 의하여 제어되기 때문에, VTg는 Vbgs에 의존하고, VTbg는 Vgs에 의존한다. 예를 들어, 트랜지스터(M1)가 온이 되는 조건은 하기의 식(1.1)으로 나타내어지는 경우가 있다. 식(1.1)에서, VT0은 정전압이고, Cg는 게이트와 반도체층 사이의 단위 면적당 게이트 용량이고, Cbg는 백 게이트와 반도체층 사이의 단위 면적당 백 게이트 용량이다.
(Cg×Vgs+Cbg×Vbgs)/(Cg+Cbg)>VT0(1.1)
상술한 경우에서, VTg는 식(1.2)에 나타내는 Vbgs의 선형 함수로 나타낼 수 있다.
VTg=(1+Cbg/Cg)×VT0-Cbg/Cg×Vbgs(1.2)
게이트와 반도체층 사이의 전계 강도는 게이트와 반도체층 사이의 게이트 용량에 의존하고, 백 게이트와 반도체층 사이의 전계 강도는 백 게이트와 반도체층 사이의 백 게이트 용량에 의존한다. 그러므로, 식(1.3)에 나타내는 바와 같이, VTbg는 VTg를 변수로 하는 선형 함수로 나타내어지는 경우가 있다. β는 계수이고, Vβ는 정전압이다.
VTbg=β×VTg+Vβ(1.3)
또한 본 명세서에서는 문턱 전압(VTg)은 전압(Vgs)을 가로축으로, 드레인 전류(Id)의 제곱근을 세로축으로 하여 플롯한 Vgs-Id1/2 특성 곡선에서 최대 기울기를 가지는 접선을 외장한 직선과 Id1/2=0A와의 교점에서의 전압(Vgs)이다. 마찬가지로, 문턱 전압(VTbg)은 Vgs가 0V일 때의 Vbgs-Id1/2 특성 곡선에서 최대 기울기를 가지는 접선을 외장한 직선과 Id1/2=0A와의 교점에서의 전압(Vbgs)이다.
또는 트랜지스터의 채널 길이/채널 폭이 L/W일 때, 문턱 전압(VTg)은 Id×L/W가 1×10-12[A]일 때의 전압(Vgs)을 가리키는 경우가 있다. 또한 문턱 전압(VTbg)은 Vgs가 0V이고 Id×L/W가 1×10-12[A]일 때의 전압(Vbgs)을 가리키는 경우가 있다.
또한 본 명세서에서는 백 게이트를 가지는 트랜지스터의 문턱 전압(VTg)은 Vbgs가 0V일 때의 Vgs-Id1/2 특성으로부터 산출된다.
트랜지스터의 전기 특성에는 온도 의존성이 있다. 온도(T)일 때의 VTg(T)와 Vbg(T)의 관계는 식(1.4)으로 나타내어지는 것을 확인하였다. Tref는 기준 온도이고 α는 계수이다.
Vbg(T)-Vbg(Tref)
=α(VTg(T)-VTg(Tref))(1.4)
<모니터 회로(130)>
도 3의 (A)는 모니터 회로(130)의 회로 구성예를 도시한 것이다. 모니터 회로(130)는 트랜지스터(M1r), 트랜지스터(M11), 트랜지스터(M12), 용량 소자(C11), 노드(Srb), 노드(Srs), 및 단자(a1) 내지 단자(a6)를 가진다.
여기서는, 트랜지스터(M1r), 트랜지스터(M11), 트랜지스터(M12)는 백 게이트를 가지는 OS 트랜지스터이다. 노드(Srb), 노드(Srs)는 트랜지스터(M1r)의 백 게이트, 소스에 각각 대응한다. 트랜지스터(M11), 트랜지스터(M12)의 백 게이트에는 전압(VBGM1)이 입력된다. 트랜지스터(M12)의 백 게이트에는 전압(VBGM1)과 상이한 전압을 입력하여도 좋다.
트랜지스터(M1r)의 게이트, 드레인은 노드(Srs), 단자(a4)에 각각 전기적으로 접속된다. 트랜지스터(M11)의 게이트, 소스, 드레인은 단자(a1), 노드(Srb), 단자(a3)에 각각 전기적으로 접속된다. 트랜지스터(M12)의 게이트, 소스, 드레인은 단자(a2), 단자(a5), 노드(Srs)에 각각 전기적으로 접속된다. 용량 소자(C11)의 제 1 단자, 제 2 단자는 노드(Srb), 노드(Srs)에 각각 전기적으로 접속된다.
단자(a1), 단자(a2)에는 신호(MON1), 신호(MON2)가 각각 입력된다. 신호(MON1), 신호(MON2)의 저레벨("L"), 고레벨("H")은 각각 VSSA, VDDA이다. 전압(VSSA)은 예를 들어 0V 또는 GND로 하면 좋다. 단자(a3), 단자(a4), 단자(a5)에는 전압(V1), 전압(V2), 전압(VSSA)이 각각 입력된다. 단자(a6)는 모니터 회로(130)의 출력 단자이고, 노드(Srb)에 전기적으로 접속된다.
모니터 회로(130)는 트랜지스터(M1r)의 문턱 전압(VTbg)을 감시하는 기능을 가진다. 트랜지스터(M1r)는 대표적으로 트랜지스터(M1)의 레플리카 트랜지스터이고, 트랜지스터(M1)와 사양이 같다. 모니터 회로(130)에서 취득된 트랜지스터(M1r)의 문턱 전압(VTbg)에 관한 정보에 기초하여, 예를 들어 트랜지스터(M1)의 백 게이트 전압(Vbg) 및/또는 게이트 전압(Vg)을 변경함으로써 트랜지스터(M1)의 문턱 전압(VTg) 및/또는 문턱 전압(VTbg)의 변동을 보정할 수 있다.
도 3의 (A), (B), 도 4의 (A) 내지 (D)를 참조하여, 모니터 회로(130)의 동작예를 설명한다. 이하의 설명에서, 트랜지스터(M1r)의 문턱 전압(VTg(T)), 문턱 전압(VTbg(T)), 그리고 전압(Vgs), 전압(Vbgs), 전압(Vds)을 각각 VTg(T)_r, VTbg(T)_r, Vgs_r, Vbgs_r, Vds_r라고 표기한다. 본 명세서에서는, PVT(프로세스 전압 온도)의 최선의 경우, 최악의 경우에서의 트랜지스터의 문턱 전압의 절댓값을 최대, 최소인 것으로 한다. 반도체 장치(100)의 동작 온도 범위는 Tmin 이상 Tmax 이하이고, 온도의 최선의 경우, 최악의 경우는 각각 Tmin, Tmax이다.
도 3의 (B)는, 기간(TT1) 내지 기간(TT4)에서의 모니터 회로(130)의 타이밍 차트이다. 도 4의 (A) 내지 (D)는, 각각 기간(TT1) 내지 기간(TT4)에서의 모니터 회로(130)의 동작을 나타내는 간략화된 회로도이고, 트랜지스터(M11), 트랜지스터(M12)는 스위치로 나타내었다. Vrs, Vrb는 각각 노드(Srs), 노드(Srb)의 전압이고, Id_r는 트랜지스터(M1r)의 드레인 전류이다. 온도는 Tm으로 한다.
(기간(TT1): 초기화 동작)
기간(TT1)에서는, 노드(Srs), 노드(Srb)의 초기화가 수행된다. 트랜지스터(M11), 트랜지스터(M12)를 온으로 하기 위하여, 모니터 회로(130)에는 "H"의 신호(MON1), 신호(MON2)가 입력된다. 노드(Srs), 노드(Srb)에는 각각 VSSA, V1이 입력된다.
트랜지스터(M1r)는 n채널형 트랜지스터이기 때문에, 식(2.1) 내지 식(2.3)을 만족하도록 전압(V1), 전압(V2), 전압(Va)이 각각 설정된다. Va는 정전압이다.
V1>VTbg(Tmin)_r (2.1)
V2=V1-VTbg(Tmax)_r+Va>VSSA (2.2)
VTbg(Tmin)_r-VTbg(Tmax)_r+Va>0(2.3)
식(2.1)을 만족하기 때문에, 동작 온도 범위에서 트랜지스터(M1r)는 노멀리 온 특성을 나타낸다. 식(2.1) 내지 식(2.3)을 만족하기 때문에, 전압(Vds_r)=V2-VSSA는 0V보다 크다. 따라서, 드레인 전류(Id_r)가 흐른다.
(기간(TT2))
트랜지스터(M12)를 오프로 하기 위하여, 모니터 회로(130)에는 "L"의 신호(MON2)가 입력된다. 노드(Srs)는 전기적으로 부유 상태가 된다.
드레인 전류(Id_r)에 의하여, 용량 소자(C11)는 충전되고, 전압(Vrs)은 상승된다. 그러므로, 전압(Vbgs_r)은 저하되고, 트랜지스터(M1r)는 서브스레숄드 영역에서 동작한다. 전압(Vbgs_r)이 문턱 전압(VTbg(Tm)_r)에 도달되면 트랜지스터(M1r)가 오프 상태가 되기 때문에 전압(Vrs)은 V1-VTbg(Tm)_r로 수렴된다. 또한 모니터 회로(130)의 동작에 대한 이해를 용이하게 하기 위하여, 트랜지스터(M1r), 트랜지스터(M11), 트랜지스터(M12)의 누설 전류를 무시하였다.
식(2.1) 내지 식(2.3)을 만족하기 때문에, 전압(Vrs)이 V1-VTbg(Tm)_r로 수렴된 상태에서도, 동작 온도 범위에서 트랜지스터(M1r)의 전압(Vds_r)은 0V보다 크다.
(기간(TT3))
트랜지스터(M11)를 오프로 하기 위하여, 모니터 회로(130)에는 "L"의 신호(MON1)가 입력된다. 기간(TT3)에서는, 노드(Srs), 노드(Srb)는 전기적으로 부유 상태가 된다. 노드(Srb)와 노드(Srs) 사이의 전압차는 V1-(V1-VTbg(Tm)_r)=VTbg(Tm)_r이다. 즉, 용량 소자(C11)에 의하여 전압(Vbgs_r)이 VTbg(Tm)_r에 고정되기 때문에 트랜지스터(M1r)는 오프 상태가 유지된다.
온도(Tmax)에서도 전압(Vbgs_r)의 변동을 억제하기 위하여 전압(VBGM1)은 충분히 낮은 전압인 것이 바람직하다.
(기간(TT4))
기간(TT4)에서 트랜지스터(M12)를 온으로 하기 위하여, 모니터 회로(130)에는 "H"의 신호(MON2)가 입력된다. 노드(Srs)에는 전압(VSSA)이 입력된다. 노드(Srb)와 노드(Srs) 사이의 전압차는 VTbg(Tm)_r에 고정되어 있기 때문에 전압(Vrb)은 VTbg(Tm)_r+VSSA가 된다. 전압(Vrb)이 전압(Vmon)으로서 단자(a6)로부터 출력된다. 전압(VSSA)은 전원 전압이고, 트랜지스터(M1r)의 전기 특성에 의존하지 않기 때문에, 단자(a6)의 전압(Vmon)을 취득하는 것은 문턱 전압(VTbg(Tm)_r)을 취득하는 것에 상당한다. 예를 들어, 전압(VSSA)이 0V이면 전압(Vmon)은 문턱 전압(VTbg(Tm)_r)과 같은 전압이 된다.
문턱 전압(VTbg(Tm)_r), 문턱 전압(VTg(Tm)_r)은 식(1.3)의 관계이고, 트랜지스터(M1r)는 트랜지스터(M1)의 레플리카 트랜지스터이다. 따라서, 전압(Vmon)을 사용함으로써, 트랜지스터(M1)의 문턱 전압(VTg) 및/또는 문턱 전압(VTbg)의 온도에 따른 변동을 보정할 수 있다.
전압 출력 회로(120)는 전압(Vmon)에 기초하여 전압(VOT1)을 생성한다. 예를 들어 트랜지스터(M1)의 백 게이트에 입력되는 바이어스 전압으로서, 전압(VOT1)을 사용함으로써 트랜지스터(M1)의 문턱 전압(VTg)의 온도에 따른 변화를 보정할 수 있다. 다른 예에서는, 반도체 장치(110)에서 전압(VOT1)에 기초하여 트랜지스터(M1)의 게이트 전압의 "H" 및/또는 "L"의 전압을 조정함으로써, 트랜지스터(M1)의 온 전류 특성 및 오프 전류 특성의 온도에 따른 변화를 보정할 수 있다.
모니터 회로(130)의 동작을 시뮬레이션에서 확인하였다. 도 5의 (A)는 시뮬레이션에서의 모니터 회로(130)의 타이밍 차트이다. 전압(VSSA), 전압(VDDD), 전압(V1), 전압(V2)은 각각 0V, 3.3V, 2.5V, 2.9V이다. 전압(VBGM1)은 0V이다. 전압(VSSA)이 0V이기 때문에 전압(Vmon)은 문턱 전압(VTbg_r)과 같은 전압이 된다. 트랜지스터(M1r)의 문턱 전압(VTg_r), 문턱 전압(VTbg_r)만 온도에 따라 변화되는 것으로 상정하여, 문턱 전압(VTg_r)에 전압값을 몇 가지 설정하고, 각 전압값에 대하여 전압(Vmon)을 산출하였다. 도 5의 (B)는 시뮬레이션 결과이고, 문턱 전압(VTg_r)에 대한 전압(Vmon)의 변화를 나타낸 것이다. 도 5의 (B)는 전압(Vmon)을 취득함으로써 온도에 따른 문턱 전압(VTg_r)의 변화를 감시할 수 있다는 것을 나타낸 것이다.
모니터 회로(130)의 소자는 매우 적기 때문에, 트랜지스터(M1)에 근접하여 모니터 회로(130)를 제공하는 것이 용이하다. 이 경우, 트랜지스터(M1)의 전기 특성을 더 높은 정밀도로 보정할 수 있다. 모니터 회로(130)를 사용함으로써 온도 센서를 제공하지 않아도, 트랜지스터(M1)의 전기 특성의 온도 보정을 수행할 수 있다. 따라서, 모니터 회로(130)를 사용함으로써 트랜지스터(M1)의 문턱 전압의 온도 보정 기능을 반도체 장치(100)에 추가하여도 반도체 장치(100)의 면적 및 에너지의 페널티를 억제할 수 있다. 또한 모니터 회로(130) 자체를 온도 센서로서 사용할 수 있다.
이하, 반도체 장치(100)의 변형예를 몇 가지 나타낸다.
트랜지스터(M11), 트랜지스터(M12)는 OS 트랜지스터에 한정되지 않는다. 예를 들어, n채널형 또는 p채널형 Si 트랜지스터로 할 수 있다. 또한 트랜지스터(M11), 트랜지스터(M12)가 Si 트랜지스터인 경우, 트랜지스터(M11), 트랜지스터(M12)의 오프 전류 특성이 충분하지 않기 때문에, 동작 주파수가 지나치게 낮으면 기간(TT3), 기간(TT4)에서 전압(Vrb), 전압(Vrs)의 변동을 허용할 수 없게 된다. 한편, 트랜지스터(M11), 트랜지스터(M12)가 오프 전류가 매우 작은 OS 트랜지스터이면, 전압(Vrb), 전압(Vrs)의 변동을 억제할 수 있기 때문에 모니터 회로(130)의 동작 주파수를 필요 이상으로 높게 하지 않아도 된다. 따라서, 모니터 회로(130)의 동적 소비전력을 억제할 수 있다.
트랜지스터(M11), 트랜지스터(M12)는 백 게이트가 없는 트랜지스터로 할 수 있다. 이 경우, 트랜지스터(M11), 트랜지스터(M12)의 오프 전류 특성을 향상시키기 위하여, 예를 들어 트랜지스터(M11), 트랜지스터(M12)가 n채널형 트랜지스터이면 신호(MON1), 신호(MON2)의 "L"을 VSSA보다 낮게 하여도 좋다. 트랜지스터(M11), 트랜지스터(M12)가 p채널형 트랜지스터이면 신호(MON1), 신호(MON2)의 "H"를 VDDA보다 높게 하여도 좋다.
트랜지스터(M1)는 백 게이트가 없는 트랜지스터로 할 수 있다. 이 경우, 트랜지스터(M1r)와 트랜지스터(M1)의 차이는 백 게이트의 유무이다. 전압(Vmon)을 사용하여, 트랜지스터(M1)의 게이트에 입력되는 "H" 및/또는 "L"의 전압을 조정함으로써, 트랜지스터(M1)의 온 전류 특성 및/또는 오프 전류 특성의 변동을 보정할 수 있다.
트랜지스터(M1), 트랜지스터(M1r)는 OS 트랜지스터에 한정되지 않고, n채널형 트랜지스터에도 한정되지 않는다. 트랜지스터(M1), 트랜지스터(M1r)는 예를 들어 n채널형 또는 p채널형 Si 트랜지스터로 할 수 있다. 도 6에는 트랜지스터(M1r) 대신에 p채널형 트랜지스터(M2r)를 사용한 모니터 회로(131)의 회로도를 도시하였다. 모니터 회로(131)의 기능은 모니터 회로(130)와 마찬가지이기 때문에, 모니터 회로(131)의 전압, 전류의 부호에는 모니터 회로(130)와 같은 것을 사용한다.
단자(a5)에는 전압(VDDA)이 입력된다. 트랜지스터(M2r)의 전압(Vgs_r), 전압(Vbgs_r), 전압(Vds_r), 드레인 전류(Id_r)의 극성이 트랜지스터(M1r)와 반대가 되도록 전압(V1), 전압(V2), 전압(Va)이 설정된다. 구체적으로는, 전압(V1), 전압(V2), 전압(Va)은 식(2.4) 내지 식(2.6)을 만족한다.
V1<VTbg(Tmin)_r (2.4)
V2=V1-VTbg(Tmax)_r+Va<VDDA (2.5)
VTbg(Tmin)_r-VTbg(Tmax)_r+Va<0(2.6)
도 3의 (B)의 타이밍 차트를 사용하여, 모니터 회로(131)의 동작에 대하여 설명한다. 모니터 회로(131)의 동작은 모니터 회로(130)와 마찬가지이기 때문에 설명을 간략화하였다.
(기간(TT1))
트랜지스터(M11), 트랜지스터(M12)가 온이고, 노드(Srs), 노드(Srb)에는 전압(VDDA), 전압(V1)이 입력된다. 식(2.4) 내지 식(2.6)을 만족하기 때문에 트랜지스터(M2r)는 노멀리 온 특성을 나타낸다. 전압(Vds_r)은 0V보다 작다. 따라서, 드레인 전류(Id_r)가 흐른다.
(기간(TT2))
트랜지스터(M12)가 오프이기 때문에, 노드(Srs)는 전기적으로 부유 상태이다. 드레인 전류(Id_r)가 흐르기 때문에 전압(Vrs)은 저하한다. 그러므로, 전압(Vrs)은 V1-VTbg(Tm)_r로 수렴되고, 드레인 전류(Id_r)는 흐르지 않게 된다. 식(2.4) 내지 식(2.6)을 만족하기 때문에 전압(Vrs)이 V1-VTbg(Tm)_r로 수렴된 상태에서도, 동작 온도 범위에서 전압(Vds_r)은 0V보다 작다.
(기간(TT3))
트랜지스터(M11)가 오프가 되기 때문에 노드(Srs), 노드(Srb)는 전기적으로 부유 상태가 된다. 용량 소자(C11)에 의하여 전압(Vbgs_r)이 VTbg(Tm)_r에 고정되기 때문에 트랜지스터(M2r)는 오프 상태가 유지된다.
(기간(TT4))
트랜지스터(M12)가 온이 되어 노드(Srs)에는 전압(VDDA)이 입력된다. 노드(Srb)와 노드(Srs) 사이의 전압차는 VTbg(Tm)_r에 고정되어 있기 때문에 전압(Vrb)은 VTbg(Tm)_r+VDDA가 된다. 전압(Vrb)이 전압(Vmon)으로서 단자(a6)로부터 출력된다. 전압(VDDA)은 전원 전압이고, 트랜지스터(M2r)의 전기 특성에 의존하지 않기 때문에, 단자(a6)의 전압(Vmon)으로부터 문턱 전압(VTbg(Tm)_r)을 취득할 수 있다.
<<반도체 장치(101)>>
도 7에 도시된 반도체 장치(101)는 반도체 장치(110), 전압 출력 회로(122)를 가진다. 전압 출력 회로(122)는 전압 보정 회로(150), 전압 생성 회로(170), 출력 단자(OUT2)를 가진다. 전압 생성 회로(170)는 전압(Vpw)을 출력한다. 전압 보정 회로(150)는 전압(Vpw)을 보정하고, 전압(VOT2)을 생성한다. 출력 단자(OUT2)는 전압(VOT2)을 출력한다. 전압(VOT2)은 반도체 장치(110)에서 트랜지스터(M1)의 백 게이트에 입력되는 전압(VBG1)으로서 사용된다.
<전압 보정 회로(150)>
전압 보정 회로(150)는 모니터 회로(130), 용량 소자(C12), 용량 소자(C13), 리셋 회로(132), 소스 폴로어 회로(134), 연산 증폭기(136), 스위치 회로(138)를 가진다. 용량 소자(C12)의 제 1 단자, 제 2 단자는 모니터 회로(130)의 출력 단자(노드(Srb)), 소스 폴로어 회로(134)의 입력 단자에 각각 전기적으로 접속된다. 여기서, 소스 폴로어 회로(134)의 입력 단자, 출력 단자에 상당하는 노드를 각각 노드(Srt), 노드(Ssf)라고 부른다.
리셋 회로(132)는 노드(Srt)를 리셋하기 위한 회로이고 트랜지스터(M14)를 가진다. 여기서는, 트랜지스터(M14)는 백 게이트를 가지는 OS 트랜지스터이다. 트랜지스터(M14)의 소스는 노드(Srt)에 전기적으로 접속되고, 게이트, 백 게이트, 드레인에는 신호(RST1), 전압(VBGR1), 전압(V4)이 각각 입력된다.
소스 폴로어 회로(134)는 직렬로 전기적으로 접속되는 트랜지스터(M15), 트랜지스터(M16)를 가진다. 여기서, 트랜지스터(M15), 트랜지스터(M16)는 n채널형 Si 트랜지스터이다. 트랜지스터(M15)의 게이트, 소스에는 전압(VBIS1), 전압(VSSA)이 입력된다. 트랜지스터(M16)의 게이트가 노드(Srt)에 상당한다. 트랜지스터(M16)의 드레인에는 전압(V3)이 입력된다.
연산 증폭기(136)의 반전 입력 단자는 노드(Ssf)에 전기적으로 접속되고, 비반전 입력 단자에는 전압(VSSA)이 입력된다. 노드(Sap)는 연산 증폭기의 출력 단자에 대응한다. Ri, Rf는 각각 입력 저항, 귀환 저항이다. 연산 증폭기(136)의 트랜지스터는 예를 들어 Si 트랜지스터이다.
용량 소자(C13)의 제 1 단자, 제 2 단자는 노드(Sap), 출력 단자(OUT2)에 각각 전기적으로 접속된다. 용량 소자(C13)는 출력 단자(OUT2)의 전압(VOT2)을 유지한다.
스위치 회로(138)는 전압 생성 회로(170)의 출력 단자와 출력 단자(OUT2) 사이의 전기적인 접속을 제어한다. 스위치 회로(138)는 예를 들어 아날로그 스위치 회로(138a), 인버터 회로(138b)를 가진다. 신호(SET1)는 아날로그 스위치 회로(138a)의 온과 오프를 제어한다. 아날로그 스위치 회로(138a), 인버터 회로(138b)는 예를 들어 Si 트랜지스터로 구성된다.
<전압 생성 회로(170)>
도 8에 전압 생성 회로(170)의 일례를 도시하였다. 전압 생성 회로(170)는 제어 회로(171), 차지 펌프 회로(173)를 가진다.
제어 회로(171)는 신호(WAKE1) 및 클록 신호(CLK1)에 따라 게이티드 클록 신호(GCLK1)(이하, 클록 신호(GCLK1)라고 부름)를 생성한다. 클록 신호(GCLK1)는 차지 펌프 회로(173)에 입력된다. 클록 신호(GCLK1)가 액티브일 때, 차지 펌프 회로(173)가 동작한다.
도 8에 도시된 차지 펌프 회로(173)는 4단계 강압형 차지 펌프 회로이고, GND로부터 전압(Vpw)을 생성한다. 차지 펌프 회로(173)는 2개의 인버터 회로, 4개의 다이오드 접속된 트랜지스터, 4개의 용량 소자를 가진다. 트랜지스터는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트와 드레인이 서로 전기적으로 접속된다.
차지 펌프 회로(173)의 트랜지스터는 백 게이트를 가지지 않는 OS 트랜지스터이어도 좋다. 물론, 트랜지스터는 OS 트랜지스터에 한정되지 않는 n채널형 또는 p채널형 Si 트랜지스터이어도 좋다. 또한 온 전류/오프 전류의 비율은 OS 트랜지스터가 Si 트랜지스터보다 높기 때문에 OS 트랜지스터는 차지 펌프 회로(173)에 적합하다.
예를 들어, 전압(Vpw)을 GND 또는 전압(VSSA)으로 할 수 있는 경우에는, 전압 출력 회로(122)에 전압 생성 회로(170)를 제공하지 않고, 전압(Vpw)으로서 GND 또는 전압(VSSA)을 전압 보정 회로(150)에 입력하면 좋다.
<전압 출력 회로(122)의 동작예>
도 7 내지 도 9를 참조하여 전압 출력 회로(122)의 동작예를 설명한다. 도 9에서 t0 내지 t8은 시각을 나타낸다. 또한 t0 내지 t5 사이의 온도(Tm)는 Tp1이고, t6 내지 t8 사이의 온도(Tm)는 Tp2인 것으로 한다.
t0 내지 t1 사이에서, 신호(WAKE1)는 "H"이기 때문에 제어 회로(171)는 액티브의 클록 신호(GCLK1)를 생성한다. 차지 펌프 회로(173)는 강압 동작을 수행한다. 전압(Vpw)은 저하되어 전압(VINT)에 달한다. 반도체 장치(101)의 트랜지스터(M1)는 구동되지 않는다. 시각(t1)에서 신호(WAKE1)는 "L"이 되고, 차지 펌프 회로(173)는 강압 동작을 정지한다.
시각(t1)에서 신호(RST1), 신호(SET1)를 "H"로 하고, 노드(Srt), 출력 단자(OUT2)를 초기화한다. 노드(Srt), 출력 단자(OUT2)에는 전압(V4), 전압(VINT)이 입력된다. 전압(V4)은 예를 들어 VDDA/2로 하면 좋다.
t2 내지 t3 사이에서, 신호(SET1), 신호(RST1)를 "H"로 고정한 채로 모니터 회로(130)를 동작시켜 문턱 전압(VTbg_r(Tp1))을 취득한다. 전압(Vrb)은 VTbg_r(Tp1)+VSS이다. 신호(MON1), 신호(MON2)의 전압은 정해져 있지 않다.
시각(t3)에서 신호(SET1)를 "L"로 하여 출력 단자(OUT2)로의 전압(VINT)의 입력을 정지한다.
시각(t4)에서 신호(RST1)를 "L"로 하여 트랜지스터(M14)를 오프로 한다. 노드(Srt)는 전기적으로 부유 상태가 되기 때문에 용량 소자(C12)의 전하량에 따른 전류가 노드(Srt)를 흐른다. 소스 폴로어 회로(134)는 노드(Srt)를 흐르는 전류를 전압으로 변환한다. 용량 소자(C12)의 전하량은 전압(Vrb)=VTbg_r(Tp1)+VSS에 의존하기 때문에, 전압(Vsf)은 문턱 전압(VTbg_r(Tp1))에 의존한다.
상술한 바와 같이, 문턱 전압(VTbg_r)과 문턱 전압(VTg_r)의 관계가 선형 함수로 나타내어지고, 문턱 전압(VTg_r)과 백 게이트 전압(Vbg_r)의 관계가 선형 함수로 나타내어지는 경우, 동작 온도 범위에서 소스 폴로어 회로(134)의 입출력 특성이 선형성을 나타내도록 트랜지스터(M14), 트랜지스터(M15)의 문턱 전압, 전압(V4), 전압(VBIS1)을 설정하는 것이 바람직하다.
연산 증폭기(136)는 전압(Vsf)을 증폭시켜 전압(Vap)을 생성한다. 그러므로, 전압(Vap)은 문턱 전압(VTbg_r(Tp1))에 의존한다. 스위치 회로(138)가 오프이기 때문에 전압(Vap), 용량 소자(C13)의 용량, 및 출력 단자(OUT2)의 기생 용량에 따라 전압(VOT2)이 변화하여 VINT+ΔVout2(Tp1)가 된다. 전압(ΔVout2(Tp1))은 온도(Tp1)일 때의 전압(VOT2)의 보정 전압이다. VINT+ΔVout2(Tm)가 백 게이트 전압(Vbg_r(Tm))과 동등하게 되도록 전압(VINT), 소스 폴로어 회로(134)의 사양(예를 들어 M15와 M16의 문턱 전압, 전압(V4)), 연산 증폭기(136)의 사양(예를 들어 게인, Rf와 Ri의 저항값), 용량 소자(C12), 용량 소자(C13)의 용량값 등이 설정된다.
예를 들어, 전압(VINT)이 기준 온도(Tref)일 때의 트랜지스터(M1)의 백 게이트 전압(Vbg(Tref))인 경우, ΔVout2(Tm)는 ΔVout2(Tm)=Vbg(Tm)-Vbg(Tref)=Vbg_r(Tm)-Vbg_r(Tref)이면 좋다.
ΔVout2(Tm)는 모니터 회로(130)의 출력 전압(Vrb)에 의존한다. 온도(Tm)가 상승되면 전압(Vrb)은 커진다. 트랜지스터(M1)의 문턱 전압(VTg)의 변동을 보정하기 위해서는 온도(Tm)가 높아지면 ΔVout2(Tm)를 작게 하고, 온도(Tm)가 낮아지면 ΔVout2(Tm)를 크게 한다. 이상으로부터, 연산 증폭기(136)를 반전 증폭 회로로 구성한다.
시각(t4) 이후, 전압(VOUT2)은 VINT로부터 변화하여 Vbg(Tp1)에서 안정된다. 전압(VOUT2)이 안정된 후, 시각(t5)에서 트랜지스터(M1)의 구동을 시작한다. t5 내지 t6의 기간, 트랜지스터(M1)의 백 게이트에는 전압(Vbg(Tp1))이 입력된다.
시각(t2)로부터 일정 기간이 경과한 후, 모니터 회로(130)를 동작시켜 문턱 전압(VTbg_r(Tm))을 다시 취득한다. 우선, 시각(t6)에서 트랜지스터(M1)의 구동을 정지한다. t7 내지 t8의 기간에 모니터 회로(130)에 의하여 문턱 전압(VTbg_r(Tm2))을 취득한다. 전압(Vrb)이 VTbg_r(Tm2)+VSS에 고정되면 전압(VOUT2)은 Vbg(Tm2)에서 안정된다. 전압(VOUT2)이 안정된 후, 시각(t8)에서 트랜지스터(M1)의 구동을 재개한다. 시각(t8) 이후, t5 내지 t8의 동작이 반복된다. 예를 들어, t5 내지 t8의 동작이 소정의 횟수 수행된 후에, t0 내지 t6의 동작을 실행하여도 좋다.
상술한 바와 같이, 모니터 회로(130)에 의하여 문턱 전압(VTbg_r(Tm))을 정기적으로 취득함으로써 동작 온도에 알맞은 전압을 트랜지스터(M1)의 백 게이트에 입력할 수 있다. 그 결과, 트랜지스터(M1)의 문턱 전압(VTg)의 온도에 따른 변동을 정기적으로 보정할 수 있다.
<<반도체 장치(102)>>
도 10에 도시된 반도체 장치(102)는 반도체 장치(112), 전압 출력 회로(124)를 가진다. 반도체 장치(112)는 전압(VBG1)이 공급되는 N(N은 1 이상의 정수(整數))개의 파워 도메인(118[1]) 내지 파워 도메인(118[N])을 가진다. 파워 도메인(118[1]) 내지 파워 도메인(118[N])에는 트랜지스터(M1)가 제공된다. 전압 출력 회로(124)는 전압 생성 회로(170), 전압 보정 회로(160), N개의 출력 단자(OUT2[1]) 내지 출력 단자(OUT2[N])를 가진다. 전압 보정 회로(160)는 N개의 전압 보정 회로(150[1]) 내지 전압 보정 회로(151[N])를 가진다. 전압 생성 회로(170)는 전압 보정 회로(150[1]) 내지 전압 보정 회로(151[N])에 전압(Vpw)을 공급한다. 전압 보정 회로(150[1]) 내지 전압 보정 회로(150[N])는 출력 단자(OUT2[1]) 내지 출력 단자(OUT2[N])의 전압(VOT2[1]) 내지 전압(VOT2[N])을 보정한다.
<<반도체 장치(103)>>
도 11에 도시된 반도체 장치(103)는 반도체 장치(113), 전압 출력 회로(122)를 가진다. 반도체 장치(113)는 드라이버 회로(114), 배선(GL2), 트랜지스터(M2)를 가진다. 트랜지스터(M2)의 게이트는 배선(GL2)에 전기적으로 접속된다.
드라이버 회로(114)에는 전압(VDDA), 전압(VIH2), 전압(VSSA), 전압(VIL2)이 입력된다. 전압(VDDA), 전압(VSSA)은 전원 전압이다. 전압 출력 회로(122)의 출력 전압(VOT2)은 드라이버 회로(114)에서 전압(VIL2)으로서 사용된다. 또한 전압(VIL2)이 공급되는 N개의 파워 도메인을 반도체 장치(112)가 가지는 경우에는, 도 10에 도시된 전압 출력 회로(124)를 사용하면 좋다.
전압 보정 회로(150)는 배선(GL2)의 "L"을 온도에 따라 보정한다. 예를 들어, VINT를 기준 온도(Tref)일 때의 VIL2(Tref)로 한다. 트랜지스터(M1r)와 트랜지스터(M2)의 차이는 백 게이트의 유무이다. 또한 트랜지스터(M2)는 백 게이트를 가져도 좋다. 이 경우, 백 게이트에는 정전압을 입력한다. 또는 게이트, 소스, 및 드레인 중 어느 하나에 전기적으로 접속된다.
드라이버 회로(114)는 도 12의 (A)에 도시된 회로(114A)를 가진다. 회로(114A)는 배선(GL)을 선택하기 위한 신호(SELG)를 생성한다. 회로(114A)에는 전압(VIH2), 전압(VIL2), 전압(VSSA), 신호(WIN), 신호(WINB)가 입력된다. 신호(WINB)는 신호(WIN)의 반전 신호이다.
도 12의 (B)에는 회로(114A)의 타이밍 차트를 나타내었다. 회로(114A)는 신호(WIN)가 "H"일 때 "H"의 신호(SELG)를 배선(GL)에 출력하고, 신호(WIN)가 "L"일 때 "L"의 신호(SELG)를 배선(GL)에 출력한다. 신호(WIN), 신호(WINB)의 "H", "L"은 각각 전압(VDDA), 전압(VSSA)이다. 신호(SELG)의 "H", "L"은 전압(VIH2), 전압(VIL2)이다. 회로(114A)는 신호(WIN)를 레벨 시프트하는 레벨 시프터로서 사용된다.
전압(VIL2)은 전압 출력 회로(122)에 의하여 조정되기 때문에, 온도가 상승되면 전압(VIL2)이 작아진다. 따라서, 온도 상승에 의하여 트랜지스터(M2)의 문턱 전압(VTg)이 저하되어도, 전압(VIL2)을 저하시킴으로써 트랜지스터(M2)의 오프 전류의 증가를 취소할 수 있다.
반도체 장치(103)에 전압(VIH2)을 조정하는 전압 출력 회로를 제공하여도 좋다. 이 경우, 전압 출력 회로의 연산 증폭기는 비반전 증폭 회로로 구성되는 것이 바람직하다. 온도 저하에 따라 트랜지스터(M2)의 문턱 전압(VTg)이 상승되어도, 전압(VIH2)을 크게 할 수 있기 때문에 트랜지스터(M2)의 온 전류의 저하를 취소할 수 있다.
(실시형태 2)
본 실시형태에서는 OS 트랜지스터가 사용된 반도체 장치에 대하여 설명한다.
<기억 장치(200)>
도 13의 (A)에 도시된 기억 장치(200)는 파워 도메인(210), 파워 도메인(211), 파워 스위치(241) 내지 파워 스위치(243)를 가진다. 파워 도메인(210)에는 제어 회로(220), 주변 회로(221)가 제공된다. 파워 도메인(211)에는 메모리 셀 어레이(222), 전압 출력 회로(271)가 제공된다.
기억 장치(200)에는 전압(VDDD), 전압(VSSS), 전압(VDHW), 전압(VDHR), 클록 신호(GCLK2), 어드레스 신호(ADDR), 신호(PSE1), 명령 신호(예를 들어, 칩 이네이블 신호(CE), 기록 이네이블 신호(WE), 바이트 기록 이네이블 신호(BW))가 입력된다. 기억 장치(200)에 입력되는 전압, 신호 등은 기억 장치(200)의 회로 구성, 동작 방법 등에 따라 적절히 선택된다.
제어 회로(220)는 기억 장치(200) 전체를 통괄적으로 제어하고, 데이터의 기록, 판독을 수행한다. 제어 회로(220)는 어드레스 신호(ADDR), 외부로부터의 명령 신호를 처리하여, 주변 회로(221)의 제어 신호를 생성한다.
신호(PSE1)는 파워 스위치(241) 내지 파워 스위치(243)의 온과 오프를 제어한다. 신호(PSE1)는 예를 들어 PMU(전원 관리 장치)로부터 송신된다. 파워 스위치(241) 내지 파워 스위치(243)는 파워 도메인(210)으로의 전압(VDDD), 전압(VDHW), 전압(VDHR)의 입력을 각각 제어한다. 제어 회로(220), 주변 회로(221)를 동작시킬 필요가 없는 기간에, 파워 스위치(241) 내지 파워 스위치(243)를 오프로 하여, 파워 도메인(210)을 파워 게이팅한다.
도 13의 (B)에 메모리 셀 어레이(222)의 회로도를 도시하였다. 메모리 셀 어레이(222)는 메모리 셀(20), 기록 워드선(WWL), 판독 워드선(RWL), 기록 비트선(WBL), 판독 비트선(RBL), 배선(PL), 배선(BGCL1)을 가진다. 배선(BGCL1)은 전압 출력 회로(271)에 전기적으로 접속된다. 전압(VDDD), 전압(VSSS)은 각각 데이터 "1", 데이터 "0"을 나타내는 전압이다. 전압(VDHW), 전압(VHDR)은 각각 기록 워드선(WWL), 판독 워드선(RWL)의 "H"의 전압이다.
주변 회로(221)는 예를 들어 어드레스 신호(ADDR)가 지정하는 메모리 셀(20)을 선택하는 기능을 가진다. 구체적으로 주변 회로(221)는, 선택된 행의 기록 워드선(WWL), 판독 워드선(RWL)을 선택하는 기능, 어드레스 신호(ADDR)가 지정하는 열의 기록 비트선(WBL)에 데이터를 기록하는 기능, 및 상기 열의 판독 비트선(RBL)으로부터 데이터를 판독하는 기능을 가진다.
메모리 셀(20)은 2T1C(2트랜지스터 1용량 소자)형 게인 셀이고, 트랜지스터(M21), 트랜지스터(M25), 용량 소자(C25)를 가진다. 용량 소자(C25)는 트랜지스터(M25)의 게이트 전압을 유지하기 위한 유지 용량이다. 트랜지스터(M21), 트랜지스터(M25)는 각각 기록 트랜지스터, 판독 트랜지스터이다. 트랜지스터(M21)는 백 게이트를 가지는 OS 트랜지스터이고, 트랜지스터(M25)는 p채널형 Si 트랜지스터이다. 트랜지스터(M25)는 n채널형 Si 트랜지스터 또는 OS 트랜지스터로 할 수 있다. 트랜지스터(M21), 트랜지스터(M25)가 OS 트랜지스터이면 메모리 셀 어레이(222)를 제어 회로(220), 주변 회로(221)에 적층할 수 있기 때문에 기억 장치(200)를 소형화할 수 있다.
전압 출력 회로(271)에는 전압 출력 회로(124)가 적용된다. 전압 출력 회로(271)는 전압 생성 회로(276), 전압 보정 회로(277)를 가진다. 전압 생성 회로(276)는 전압(VSSS)을 강압시키고, 전압(Vpw)을 생성한다. 전압 보정 회로(277)에는 트랜지스터(M21)의 레플리카 트랜지스터가 제공된다. 전압 보정 회로(277)가 생성하는 전압(VOT2)은 전압(VBGC1)으로서 배선(BGCL1)에 입력된다.
또한 전압 생성 회로(276)를 기억 장치(200)의 외부에 제공하여도 좋다. 전압(Vpw)으로서 전압(VSSS)을 사용할 수 있는 경우에는 전압 생성 회로(276)를 제공하지 않아도 된다. 예를 들어, 주변 회로(221)의 기록 워드선(WWL)을 선택하는 신호를 생성하는 회로에, 도 11에 도시된 드라이버 회로(114)를 적용하여도 좋다. 이 경우, 전압 출력 회로(271)를 제공하지 않고, 전압(VBGC1)으로서 정전압을 외부로부터 입력하여도 좋다.
메모리 셀(20)은 원리적으로 재기록 횟수에 제한은 없고, 데이터의 재기록을 낮은 에너지로 수행할 수 있고 데이터의 유지에 전력을 소비하지 않는다. 트랜지스터(M21)는 오프 전류가 매우 작은 OS이기 때문에, 메모리 셀(20)은 데이터를 장시간 유지할 수 있다. 그러나, 트랜지스터(M21)의 문턱 전압(VTg)의 변화는 메모리 셀(20)의 기록 시간, 유지 시간을 변화시킨다. 온도가 높아지면 문턱 전압(VTg)이 낮아지기 때문에, 유지 시간이 짧아진다. 한편, 온도가 낮아지면 문턱 전압(VTg)이 높아지기 때문에, 기록 시간이 길어진다.
전압 출력 회로(271)에 의하여, 동작 온도에 알맞은 전압(VBGC1)을 트랜지스터(M21)의 백 게이트에 입력할 수 있기 때문에, 트랜지스터(M21)의 문턱 전압(VTg)의 온도에 따른 변화를 보정할 수 있다. 예를 들어 동작 온도 범위에서, 기억 장치(200)는 기준 온도(Tref)일 때와 같은 정도의 성능을 실현할 수 있다. 도 13의 (A)의 예에서, 메모리 셀 어레이(222)는 전압(VBGC1)이 입력되는 복수의 블록으로 분할되어 있기 때문에 메모리 셀 어레이(222)에 근접하여 모니터 회로를 제공함으로써, 프로세스에 기인하는 메모리 셀(20)의 성능의 편차를 보정하는 효과를 얻을 수 있다. 따라서, 유지 특성이 높고, 수명이 길고, 소비전력이 낮고, 신뢰성이 높은 기억 장치(200)를 제공할 수 있다.
이하에서, 메모리 셀 어레이(222)의 다른 구성예에 대하여 설명한다. 도 14의 (A)에 도시된 메모리 셀 어레이(223A)는 메모리 셀(21), 기록 워드선(WWL), 판독 워드선(RWL), 기록 비트선(WBL), 판독 비트선(RBL), 배선(PL), 배선(CNL), 배선(BGCL1)을 가진다. 메모리 셀(21)은 3T 게인셀이고, 트랜지스터(M21), 트랜지스터(M25), 트랜지스터(M26), 용량 소자(C25)를 가진다. 트랜지스터(M26)는 선택 트랜지스터이다. 트랜지스터(M25), 트랜지스터(M26)는 n채널형 Si 트랜지스터 또는 OS 트랜지스터이어도 좋다.
도 14의 (B)에 도시된 메모리 셀 어레이(223B)는 메모리 셀(22), 기록 워드선(WWL), 판독 워드선(RWL), 기록 비트선(WBL), 판독 비트선(RBL), 배선(PL), 배선(BGCL1) 내지 배선(BGCL3)을 가진다. 메모리 셀(22)은 트랜지스터(M21) 내지 트랜지스터(M23), 용량 소자(C22)를 가진다. 트랜지스터(M22), 트랜지스터(M23)는 각각 판독 트랜지스터, 선택 트랜지스터이다. 용량 소자(C22)는 판독 트랜지스터(M22)의 게이트 전압을 유지하는 유지 용량이다.
트랜지스터(M22), 트랜지스터(M23)는 백 게이트를 가지는 OS 트랜지스터이다. 트랜지스터(M22), 트랜지스터(M23)의 백 게이트는 각각 배선(BGCL2), 배선(BGCL3)에 전기적으로 접속된다. 배선(BGCL2), 배선(BGCL3)에는 전압 출력 회로(272), 전압 출력 회로(273)로부터 전압(VBGC2), 전압(VBGC3)이 각각 입력된다. 전압 출력 회로(272), 전압 출력 회로(273)는 전압 출력 회로(271)와 같은 구성이고, 파워 도메인(212)에 제공된다. 전압 출력 회로(272), 전압 출력 회로(273)에는 트랜지스터(M22), 트랜지스터(M23)의 레플리카 트랜지스터가 각각 제공된다.
트랜지스터(M22)의 게이트와 판독 비트선(RBL)은 용량 결합되어 있기 때문에, 데이터 "1"을 판독할 때 부트스트랩 효과가 얻어져, 판독 비트선(RBL)의 충전이 가속된다. 즉, 판독 시간을 단축할 수 있다.
전압(VBGC1) 내지 전압(VBGC3)에 의하여, 트랜지스터(M21) 내지 트랜지스터(M23)의 문턱 전압(VTg)을 최적화할 수 있다. 유지 시간을 길게 하기 위하여 트랜지스터(M21)의 문턱 전압(VTg)을 가장 높게 한다. 판독 속도를 향상시키기 위하여, 트랜지스터(M22)의 VTg를 낮추고, 온 전류 특성을 향상시킨다. 이 경우, 비선택 메모리 셀(22)로부터 판독 비트선(RWL)으로의 누설 전류의 증가가 문제가 된다. 비선택 메모리 셀(22)로부터의 누설 전류는 유지 시간을 짧게 할 뿐만 아니라, 데이터의 판독 오류의 원인이 된다. 그러므로, 트랜지스터(M23)는 온 전류 특성보다 오프 전류 특성을 우선하는 것이 바람직하다. 따라서, 트랜지스터(M23)의 VTg를 트랜지스터(M22)의 VTg보다 작게 한다. VBGC1 내지 VBGC3은 VBGC1≤VBGC3<VBGC2인 것이 바람직하다.
전압(VBGC1) 내지 전압(VBGC3)의 일부를 온도 보정하지 않는 구성으로 하여도 좋다. 예를 들어, 배선(BGCL3)에는 정전압을 입력하고, 배선(BGCL1), 배선(BGDL2)의 전압을 전압 출력 회로(271), 전압 출력 회로(272)에서 보정한다.
도 14의 (C)에 도시된 메모리 셀 어레이(222C)는 메모리 셀 어레이(223B)의 변형예이고, 메모리 셀(23), 기록 워드선(WWL), 판독 워드선(RWL), 기록 비트선(WBL), 판독 비트선(RBL), 배선(PL), 배선(BGCL1) 내지 배선(BGCL2)을 가진다. 메모리 셀(23)은 메모리 셀(22)과 용량 소자(C22)의 접속이 상이하다. 메모리 셀(23)은 메모리 셀(22)과 같은 특징을 가진다.
도 14의 (D)에 도시된 메모리 셀 어레이(223D)는 메모리 셀(24), 비트선(BL), 비트선(BLB), 워드선(WL), 배선(CNL), 배선(BGCL1)을 가진다. 메모리 셀(23)은 1T1C형 셀이고, 트랜지스터(M21), 용량 소자(C21)를 가진다.
메모리 셀 어레이(223B) 내지 메모리 셀 어레이(223D)는 OS 트랜지스터와 용량 소자로 구성되기 때문에 제어 회로(220), 주변 회로(221)에 적층할 수 있다.
<기억 장치(202)>
도 15에 도시된 기억 장치(202)는 파워 도메인(213) 내지 파워 도메인(215), 파워 스위치(244) 내지 파워 스위치(248)를 가진다. 기억 장치(202)에는 전압(VDDD), 전압(VSSS), 전압(VDDM), 전압(VDML), 전압(VSSM), 어드레스 신호(ADDR), 클록 신호(GCLK3), 명령 신호(예를 들어, 칩 이네이블 신호(CE), 기록 이네이블 신호(WE), 바이트 기록 이네이블 신호(BW)), 신호(PSE3) 내지 신호(PSE5), PG(파워 게이팅) 제어 신호(도면 중에 PG control signals로 도시하였음)가 입력된다. 기억 장치(202)에 입력되는 전압, 신호 등은 회로 구성, 동작 방법 등에 따라 적절히 선택된다.
신호(PSE3)는 파워 스위치(244), 파워 스위치(245)의 온과 오프를 제어한다. 파워 스위치(244), 파워 스위치(245)는 파워 도메인(213)으로의 전압(VDDD), 전압(VDHB)의 공급을 제어한다. 파워 도메인(213)에는 제어 회로(225), 주변 회로(226), 백업 제어 회로(227)가 제공된다. 신호(PSE4)는 파워 스위치(246), 파워 스위치(247)의 온과 오프를 제어하고, 신호(PSE5)는 파워 스위치(248)의 온과 오프를 제어한다. 파워 스위치(246) 내지 파워 스위치(248)는 파워 도메인(214)으로의 전압(VDDM), 전압(VSSM), 전압(VDML)의 공급을 제어한다. 파워 도메인(214)에는 메모리 셀 어레이(228)가 제공된다. 메모리 셀 어레이(228)는 복수의 메모리 셀(30)을 가진다.
파워 도메인(215)은 파워 게이팅되지 않는다. 파워 도메인(215)에는 전압 출력 회로(274)가 제공된다. 전압 출력 회로(274)는 전압 출력 회로(271)와 같은 구성이고, 전압 생성 회로(278), 전압 보정 회로(279)를 가진다. 전압 보정 회로(279)가 생성하는 전압(VOT2)은 전압(VBGC4)으로서 메모리 셀 어레이(228)에 입력된다.
(메모리 셀 어레이(228))
도 15에 도시된 메모리 셀 어레이(228)는 메모리 셀(30), 워드선(WL), 비트선(BL), 비트선(BLB), 배선(OGL), 배선(BGCL4), 배선(V_VDM), 배선(V_VSM)을 가진다. 또한 배선(V_VDM)은 파워 스위치(246), 파워 스위치(248)에 의하여, 전압의 입력이 제어되는 가상 전원선이고, 배선(V_VSM)은 파워 스위치(247)에 의하여, 전압의 입력이 제어되는 가상 전원선이다. 전압(VDHB)은 배선(OGL)의 고레벨 전압이고, VDDM보다 높은 전압이다.
도 16의 (A)에 도시된 바와 같이, 메모리 셀(30)은 메모리 셀(32)과 백업 회로(35)를 가진다. 메모리 셀(32)은 표준적인 6T(트랜지스터) SRAM 셀과 같은 회로구성이고, 트랜지스터(MT1), 트랜지스터(MT2), 노드(Q)/노드(Qb), 래치 회로(33)를 가진다. 래치 회로(33)는 워드선(WL), 비트선(BL), 비트선(BLB), 배선(V_VDM), 배선(V_VSM)에 전기적으로 접속된다.
워드선(WL), 비트선(BL), 비트선(BLB)은 주변 회로(226)에 의하여 구동된다. 배선(V_VDM)은 파워 스위치(246), 파워 스위치(248)에 의하여 전압의 입력이 제어되는 가상 전원선이다. 배선(V_VSM)은 파워 스위치(247)에 의하여 전압의 입력이 제어되는 가상 전원선이다. 파워 스위치(247)를 제공하지 않는 구성으로 할 수 있다. 이 경우, 배선(V_VSM) 대신에 예를 들어 전압(VSSS)을 공급하는 배선을 제공하면 좋다.
백업 회로(35)는 메모리 셀(32)의 데이터를 백업한다. 백업 회로(35)는 트랜지스터(M31), 트랜지스터(M32), 용량 소자(C31), 용량 소자(C32)로 이루어지는 한 쌍의 2개의 T1C형 메모리 셀을 가진다. 이들 메모리 셀의 유지 노드가 노드(SN21), 노드(SN22)이다. 메모리 셀(30)에 백업 회로(35)를 제공함으로써, 파워 도메인(214)을 파워 게이팅할 수 있다.
트랜지스터(M31), 트랜지스터(M32)는 백 게이트를 가지는 OS 트랜지스터이다. 트랜지스터(M31), 트랜지스터(M32)의 게이트는 배선(OGL)에 전기적으로 접속된다. 배선(OGL)은 백업 제어 회로(227)에 의하여 구동된다. 트랜지스터(M31), 트랜지스터(M32)의 백 게이트는 배선(BGCL4)에 전기적으로 접속된다. 배선(BGCL4)에는 전압 보정 회로(279)로부터 전압(VBG4)이 입력된다. 트랜지스터(M31)와 트랜지스터(M32)의 사양은 같고, 전압 보정 회로(279)에는 트랜지스터(M31)의 레플리카 트랜지스터가 제공된다. 따라서, 전압(VBG4)에 의하여, 트랜지스터(M31), 트랜지스터(M32)의 문턱 전압(VTg)의 온도에 따른 변동을 보정할 수 있기 때문에, 신뢰성이 높은 백업 회로(35)를 제공할 수 있다.
백업 제어 회로(227)에 드라이버 회로(114)를 적용하여, 트랜지스터(M31), 트랜지스터(M32)의 게이트 전압을 제어하여도 좋다. 이 경우, 전압 출력 회로(274)를 제공하지 않아도 된다.
<<기억 장치(202)의 동작예>>
PG 제어 신호에 의하여, 기억 장치(202)의 저소비전력 모드가 결정된다. 손익 분기 시간(BET)이 상이한 4종류의 저소비전력 모드로서, (1)비트선 플로팅 모드, (2)슬리프 모드, (3)셀 어레이 도메인 PG 모드, (4)전 도메인 PG 모드가 있다. 신호(PSE4) 내지 신호(PSE6), PG 제어 신호에 기초하여 저소비전력 모드가 설정된다. 이들 신호는 예를 들어 PMU로부터 송신된다. BET가 상이한 복수의 저소비전력 모드를 제공함으로써, 기억 장치(202)의 소비전력을 효율적으로 저감할 수 있다.
비트선 플로팅 모드에서는, 비트선쌍(BL, BLB)을 플로팅 상태로 한다. 메모리 셀(31)의 데이터는 소실되지 않는다.
슬리프 모드에서는, 파워 도메인(214)에 전압(VDDM)보다 낮은 전압(VDML)을 공급한다. 전압(VDML)은 메모리 셀(32)의 데이터가 소실되지 않는 크기이다. 비트선쌍(BL, BLB)은 플로팅 상태이다.
셀 어레이 도메인 PG 모드에서는 파워 스위치(246) 내지 파워 스위치(248)를 오프로 하여 파워 도메인(214)으로의 전압(VDDM), 전압(VDML), 전압(VSSM)의 공급을 정지한다. 비트선쌍(BL, BLB)을 플로팅 상태로 한다. 메모리 셀(32)의 데이터는 소실된다.
전 도메인 PG 모드에서는, 파워 게이팅 가능한 모든 도메인이 파워 게이팅된다. 파워 스위치(244) 내지 파워 스위치(248)는 오프이다.
<파워 게이팅 시퀀스>
도 16의 (B)에, 파워 도메인(214)에 대한 파워 게이팅 시퀀스의 일례를 나타내었다.
(통상 동작(도면 중에 Normal Operation으로 도시하였음))
시각(t1) 이전에는 기억 장치(202)의 상태는 통상 동작 상태(기록 상태 또는 판독 상태)이다. 통상 동작 시, 기억 장치(202)는 싱글 포트 SRAM과 마찬가지로 동작한다. 파워 스위치(244), 파워 스위치(246) 내지 파워 스위치(248)는 온이고, 파워 스위치(245)는 오프이다. 제어 회로(225)는 기억 장치(202) 전체를 통괄적으로 제어하고, 데이터의 기록, 판독을 수행한다. 제어 회로(225)는 어드레스 신호(ADDR), 외부로부터의 명령 신호(예를 들어, 칩 이네이블 신호(CE), 기록 이네이블 신호(WE), 바이트 기록 이네이블 신호(BW))를 처리하여, 주변 회로(226)의 제어 신호를 생성한다.
(백업(도면 중에 Backup로 도시하였음))
시각(t1)에서, PG 제어 신호에 따라 백업 시퀀스가 시작된다. 백업 제어 회로(227)는 모든 배선(OGL)을 "H"로 한다. 여기서는, 시각(t1)에서 노드(Q)/노드(Qb)는 "H"/"L"이고, 노드(SN31)/노드(SN32)는 "L"/"H"이기 때문에, 트랜지스터(M31), 트랜지스터(M32)가 온이 되면, 노드(SN31)의 전압은 VSSM으로부터 VDDM으로 상승되고, 노드(SN32)의 전압은 VDDM으로부터 VSSM으로 저하된다. 시각(t2)에서 신호(PGM)가 "L"이 됨으로써, 백업 동작이 종료된다. 노드(SN31)/노드(SN32)에는 시각(t1)에서의 노드(Q)/노드(Qb)의 데이터가 기록된다.
(파워 게이팅(도면 중에 Power-gating로 도시하였음))
시각(t2)에서, 신호(PSE4)를 "L"로 하여 파워 스위치(246), 파워 스위치(247)를 오프로 함으로써, 파워 도메인(214)의 파워 게이팅이 시작된다. 배선(V_VDM)과 배선(V_VSM)의 전압차가 작아짐으로써, 래치 회로(33)는 비(非)액티브가 된다. 메모리 셀(32)의 데이터는 소실되지만, 백업 회로(35)는 데이터를 계속 유지한다.
(리커버리(도면 중에 Recovery로 도시하였음))
주변 회로(226), 백업 제어 회로(227)는 PG 제어 신호에 따라 리커버리 동작을 수행한다. 리커버리 동작에서, 래치 회로(33)는 노드(Q)/노드(Qb)의 데이터를 검지하기 위한 센스 앰프로서 기능한다. 우선, 노드(Q), 노드(Qb)의 리셋 동작이 수행된다. 시각(t3)에서, 주변 회로(226)는 모든 비트선쌍(BL, BLB)을 프리차지한다. 모든 비트선쌍(BL, BLB)에 전압(Vpr2)이 입력된다. 다음으로 주변 회로(226)는 모든 워드선(WL)을 선택 상태로 한다. 배선(V_VDM), 배선(V_VSM)은 전압(Vpr2)으로 프리차지되고, 노드(Q), 노드(Qb)는 전압(Vpr2)에 고정된다.
시각(t4)에서, 백업 제어 회로(227)는 모든 배선(OGL)을 "H"로 한다. 트랜지스터(M31), 트랜지스터(M32)는 온이 된다. 용량 소자(C31)의 전하가 노드(Q), 노드(SN31)에 분배되고, 용량 소자(C32)의 전하가 노드(Qb), 노드(SN32)에 분배되어, 노드(Q)와 노드(Qb)에 전압차가 생긴다.
시각(t5)에서 파워 스위치(246), 파워 스위치(247)를 온으로 하여, 파워 도메인(214)으로의 전압(VDDM), 전압(VSSM)의 입력을 재개한다. 래치 회로(33)가 액티브가 되면, 노드(Q)와 노드(Qb)의 전압차를 증폭시킨다. 최종적으로 노드(Q), 노드(SN31)의 전압은 VDDM이 되고, 노드(Qb), 노드(SN32)의 전압은 VSSM이 된다. 즉, 노드(Q)/노드(Qb)의 상태는 시각(t1)에서의 상태("H"/"L")로 복귀된다. 시각(t7)에서 리커버리 동작이 종료되고, 통상 동작이 시작된다.
트랜지스터(M31), 트랜지스터(M32)의 문턱 전압(VTg)의 온도에 따른 변동을 보정할 수 있기 때문에, 예를 들어 동작 온도 범위에서 백업 회로(35)는 기준 온도(Tref)일 때와 비슷한 성능을 실현할 수 있다. 따라서, 온도 상승으로 인한 유지 시간의 단축, 온도 저하로 인한 백업 및 리커버리 시간의 증가를 억제할 수 있다. 그러므로, 신뢰성이 높고, 소비전력이 낮은 기억 장치(202)를 제공할 수 있다.
본 실시형태의 기억 장치에, 온도 센서로서 모니터 회로(130)를 제공할 수 있다. 이 경우, 예를 들어 모니터 회로(130)의 출력 전압에 따라, 리프레시의 사이클 또는 파워 게이팅의 타이밍을 변경할 수 있다.
(실시형태 3)
본 실시형태에서는 OS 트랜지스터가 사용된 반도체 장치에 대하여 설명한다.
<<프로세서(300)>>
도 17에 도시된 프로세서(300)는 버스(305), 버스(306), 버스 브리지(307), CPU(310), 기억 장치(312), PMU(314), 클록 제어 회로(315), 전원 회로(316), 메모리 제어 회로(317), 기능부(318), 인터페이스(I/F)부(319)를 가진다. 프로세서(300)의 내부 회로는 적절히 선택된다. 예를 들어, 프로세서(300)에 GPU를 제공하여도 좋다.
도 17에 도시된 바와 같이, 버스(305), 버스(306), 버스 브리지(307)에 의하여 프로세서(300)의 내부 회로가 서로 데이터를 주고받을 수 있도록 접속된다. PMU(314)는 클록 제어 회로(315), 전원 회로(316)를 제어한다. PMU(314)는 프로세서(300)의 내부 회로(예를 들어, CPU(310), 기억 장치(312), 버스(305) 등)의 클록 게이팅 및 파워 게이팅을 제어한다. 메모리 제어 회로(317)는 외부 기억 장치를 제어한다. 프로세서(300)는 애플리케이션 프로세서로서 사용할 수 있다. 그러므로 각종 주변 기기를 프로세서(300)로 제어할 수 있도록 기능부(318), 인터페이스부(319)에는 각종 회로가 제공된다.
기능부(318)에 제공되는 기능 회로에는 예를 들어 디스플레이 제어 회로(321), 그래픽 처리 회로(322), 비디오 처리 회로(323), 오디오 처리 회로(324), 음성 처리 회로, 타이머 회로, ADC(아날로그 디지털 변환 회로) 등이 제공된다.
인터페이스부(319)에는, 예를 들어 ePCI(Peripheral Component Interconnect Express), I2C(I-squared-C, Inter Integrated Circuit), MIPI(Mobile Industry Processor Interface), USB(Universal Serial Bus), SPI(Serial Peripheral Interface), HDMI(등록 상표)/DP(High-Definition Multimedia Interface/DisplayPort), eDP(embedded DisplayPort), DSI(Display Serial Interface) 등의 규격에 대응하는 회로가 제공된다.
기억 장치(312)에는 실시형태 2의 기억 장치가 적용된다. 복수 종류의 기억 장치(312)를 프로세서(300)에 제공하여도 좋다. PMU(314)는 기억 장치(312)가 사용하는 파워 스위치의 제어 신호 및 PG 제어 신호를 생성한다. 기억 장치(200)를 프로세서(300)에 제공하는 경우, 예를 들어 전압 생성 회로(276)는 전원 회로(316)에 제공되어도 좋다. 기억 장치(202)에 대해서도 마찬가지이다.
CPU(310)는 CPU 코어, 캐시 메모리 장치, 전압 출력 회로(345), 레벨 시프터(348), 파워 스위치(349) 등을 가진다(도 18 참조). CPU 코어에는 도 18에 도시된 플립플롭(340)이 제공된다. 파워 스위치(349)는 CPU 코어로의 전압(VDDD)의 공급을 제어한다. 파워 스위치(349)의 온과 오프는 PMU(314)가 생성하는 신호(PSE9)에 의하여 제어된다.
<플립플롭(340)>
플립플롭(340)은 스캔 플립플롭(341), 백업 회로(342)를 가진다. 플립플롭(340)에 백업 회로(342)를 제공함으로써, CPU 코어의 파워 게이팅이 가능해진다.
스캔 플립플롭(341)은 노드(D1), 노드(Q1), 노드(SD), 노드(SE), 노드(RT), 노드(CK), 클록 버퍼 회로(341A)를 가진다. 클록 버퍼 회로(341A)는 2개의 인버터, 노드(CK1), 노드(CKB1)를 가진다. 노드(RT)는 리셋 신호의 입력 노드이다. 스캔 플립플롭(341)의 회로 구성은 도 18에 한정되지 않는다. 표준적인 회로 라이브러리에 준비되는 플립플롭을 적용할 수 있다.
노드(D1)는 데이터 입력 노드이고, 노드(Q1)는 데이터 출력 노드이고, 노드(SD)는 스캔 테스트용 데이터의 입력 노드이고, 백업 회로(342)의 노드(SD_IN)에 전기적으로 접속된다. 노드(SE), 노드(CK), 노드(RT)에는 스캔 이네이블 신호(SCE), 리셋 신호(RST4), 클록 신호(GCLK4)가 입력된다. 스캔 이네이블 신호(SCE)는 PMU(314)에서 생성되고, 리셋 신호(RST4), 클록 신호(GCLK4)는 클록 제어 회로(315)에서 생성된다. PMU(314)는 리커버리 신호(RC), 백업 신호(BK)를 생성한다. 레벨 시프터(348)는 리커버리 신호(RC), 백업 신호(BK)를 레벨 시프트하고, 리커버리 신호(RCH), 백업 신호(BKH)를 백업 회로(342)에 출력한다.
백업 회로(342)는 노드(SD_IN), 노드(SN35), 트랜지스터(M35) 내지 트랜지스터(M37), 용량 소자(C35)를 가진다. 노드(SD_IN)는 다른 스캔 플립플롭(341)의 노드(Q1)에 전기적으로 접속된다. 노드(SN35)는 백업 회로(342)의 유지 노드이다. 용량 소자(C35)는 노드(SN35)의 전압을 유지하기 위한 유지 용량이다.
트랜지스터(M35)로 인한 기생 용량이 노드(Q1)에 부가되지만, 노드(Q1)와 접속되는 논리 회로로 인한 기생 용량과 비교하여 작기 때문에, 스캔 플립플롭(341)의 동작에 영향을 미치지 않는다. 즉, 백업 회로(342)를 제공하더라도 플립플롭(340)의 성능은 실질적으로 저하되지 않는다.
트랜지스터(M35) 내지 트랜지스터(M37)는 같은 사양이고, 백 게이트를 가지는 OS 트랜지스터이다. 트랜지스터(M35) 내지 트랜지스터(M37)의 백 게이트는 배선(BGFL)에 전기적으로 접속된다. 배선(BGFL)에는 전압 출력 회로(345)로부터 전압(VBGF)이 입력된다.
전압 출력 회로(345)는 실시형태 1의 전압 출력 회로가 적용되고, 전압 생성 회로(346) 및 전압 보정 회로(347)를 가진다. 전압 생성 회로(346)는 전압(VSSS)을 강압시키고, 전압(Vpw)을 생성한다. 예를 들어, 전압 생성 회로(346)를 전원 회로(316)에 제공하여도 좋다. 전압(Vpw)을 VSSS로 할 수 있는 경우에는, 전압 생성 회로(346)를 제공하지 않고 전압(VSSS)을 전압 보정 회로(347)에 출력하면 좋다. 전압 보정 회로(347)에는 트랜지스터(M35)의 레플리카 트랜지스터가 제공된다. 전압 보정 회로(347)가 생성하는 전압(VOT2)은 전압(VBGF)으로서 배선(BGFL)에 입력된다.
레벨 시프터(348)에 회로(114A) 및 실시형태 1의 전압 출력 회로를 적용하고, 리커버리 신호(RCH), 백업 신호(BK)의 "H" 및/또는 "L"의 전압을 보정하도록 하여도 좋다. 이 경우, 전압 출력 회로(345)를 제공하지 않아도 된다.
<파워 게이팅>
CPU 코어가 통상 동작을 수행하는 동안, 파워 스위치(349)는 온이고, 신호(RC), 신호(BK)는 "L"에 고정된다. 통상 동작 상태로부터 파워 게이팅 상태로 이행하는 경우에는, 스캔 플립플롭(341)의 데이터를 백업 회로(342)에 백업하는 동작이 수행된다.
클록 신호(GCLK4)를 비액티브로 한다. 신호(BK)를 "H"로 한다. M35가 온이 되고, 노드(Q1)의 데이터가 노드(SN35)에 기록된다. 다음으로, 파워 스위치(349)를 오프로 하여 CPU 코어로의 전압(VDDD)의 공급을 정지한다.
파워 게이팅 상태로부터 통상 동작 상태로 이행하는 경우에는, 스캔 플립플롭(341)의 데이터를 백업 회로(342)에 다시 기록한다. 우선, 파워 스위치(349)를 온으로 하여, CPU 코어로의 전압(VDDD)의 공급을 시작한다. 다음으로, PMU(314)는 "H"의 신호(RC), 신호(SCE)를 출력한다. 트랜지스터(M36)는 온이 되고, 용량 소자(C35)의 전하가 노드(SN35)와 노드(SD)에 분배된다. 노드(SE)는 "H"이기 때문에, 스캔 플립플롭(341)의 입력 측 래치 회로에 노드(SD)의 데이터가 기록된다. 다음으로, PMU(314)는 클록 제어 회로(315)를 제어하고, 클록 신호(GCLK4)를 액티브로 한다. 입력 측 래치 회로의 데이터가 노드(Q1)에 기록된다. 즉, 노드(SN35)의 데이터가 노드(Q1)에 기록된다. 다음으로, PMU(314)는 신호(RC), 신호(SCE)를 "L"로 한다. 리커버리 동작이 종료된다.
트랜지스터(M35), 트랜지스터(M36)의 문턱 전압(VTg)의 온도에 따른 변동을 보정할 수 있기 때문에, 예를 들어 동작 온도 범위에서 백업 회로(342)는 기준 온도(Tref)일 때와 비슷한 성능을 실현할 수 있다. 따라서, 온도 상승으로 인한 유지 시간의 단축, 온도 저하로 인한 백업 및 리커버리 시간의 증가를 억제할 수 있다. 그러므로, 신뢰성이 높고, 소비전력이 낮은 프로세서(300)를 제공할 수 있다.
기능부(318), 인터페이스부(319) 등에 실시형태 2의 기억 장치 및/또는 플립플롭(340)을 적용할 수 있다.
본 실시형태의 프로세서에, 온도 센서로서 모니터 회로(130)를 제공할 수 있다. 이 경우, 예를 들어 모니터 회로(130)의 출력 전압에 따라, 기억 장치의 리프레시의 사이클 또는 프로세서의 파워 게이팅의 타이밍을 변경할 수 있다.
(실시형태 4)
도 19를 참조하여, 상기 반도체 장치가 제공된 전자 기기에 대하여 설명한다. 도 19에 도시된 전자 기기는 전자 부품(7020) 및/또는 전자 부품(7030)을 가진다. 전자 부품(7020)에는 실시형태 2의 기억 장치가 제공되고, 전자 부품(7030)에는 실시형태 3의 프로세서가 제공된다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 구비한다. 전자 부품(7030)은 이들 주변 기기를 제어한다. 전자 부품(7020)은 예를 들어 센서에서 취득한 데이터를 기억한다.
마이크로폰은 사용자의 음성 및 환경음 등의 음향 신호를 검지하는 기능을 가진다. 또한, 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여, 사용자와 의사소통을 할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한, 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동 시의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(7030)은 이들 주변 기기를 제어한다. 전자 부품(7030)은 카메라로 촬영된 화상 데이터를 해석하여, 이동 시의 장애물의 유무 등을 검지한다. 예를 들어, 화상 데이터는 전자 부품(7020)에 기억된다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7140)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7140)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡인할 수 있다. 예를 들어, 전자 부품(7030)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단한다. 화상 해석에 의하여, 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는, 브러시의 회전을 정지한다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어, 전자 부품(7030)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어, 카메라로 촬영된 화상 데이터는 전자 부품(7020)에 기억된다.
전자 부품(7020) 및/또는 전자 부품(7030)은 TV 장치(텔레비전 수상 장치)(7200), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220), PC(7230), 게임기(7240), 게임기(7260) 등에 제공할 수 있다. 예를 들어, TV 장치(7200)에 내장된 전자 부품(7030)은 화상 엔진으로서 기능한다. 예를 들어, 전자 부품(7030)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(7030)은 이들 주변 기기를 제어한다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)가 무선 또는 유선으로 접속 가능하다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(7020) 및/또는 전자 부품(7030)을 제공할 수도 있다.
(실시형태 5)
본 실시형태에서는 OS 트랜지스터에 대하여 설명한다.
<OS 트랜지스터(590)>
도 20의 (A) 내지 (C)는 각각 OS 트랜지스터(590)의 상면도, 채널 길이 방향의 단면도, 채널 폭 방향의 단면도이다. 도 20의 (A)에 나타낸 L1-L2선, W1-W2선은 절단선이다. 도 20의 (A)에서는 도면의 명료화를 위하여 일부 구성 요소가 생략되어 있다.
도 20의 (A) 내지 (C)에는 OS 트랜지스터(590), 절연층(510), 절연층(512), 절연층(514), 절연층(516), 절연층(580), 절연층(582), 절연층(584), 도전층(546a), 도전층(546b), 및 도전층(503)을 도시하였다. 예를 들어, 도전층(546a), 도전층(546b)은 콘택트 플러그를 구성하고, 도전층(503)은 배선을 구성한다.
OS 트랜지스터(590)는 게이트로서 기능하는 도전층(560)(도전층(560a) 및 도전층(560b))과, 백 게이트로서 기능하는 도전층(505)(도전층(505a) 및 도전층(505b))과, 게이트 절연층으로서 기능하는 절연층(550)과, 백 게이트 절연층으로서 기능하는 절연층(520), 절연층(522), 절연층(524)과, 채널 형성 영역을 가지는 산화물층(530)(산화물층(530a), 산화물층(530b), 및 산화물층(530c))과, 소스 영역 또는 드레인 영역으로서 기능하는 도전층(540a), 도전층(540b)과, 절연층(574)을 가진다.
산화물층(530c), 절연층(550), 및 도전층(560)은 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재(介在)하여 배치된다. 산화물층(530c), 절연층(550), 및 도전층(560)은 도전층(540a)과 도전층(540b) 사이에 배치된다.
절연층(510), 절연층(512)은 층간막으로서 기능한다. 절연층(512)은 절연층(510)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다. 절연층(510), 절연층(512)은 단층에 한정되지 않고, 적층이어도 좋다. 다른 절연층, 도전층, 산화물층도 마찬가지로, 단층이어도 좋고, 적층이어도 좋다.
층간막으로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 절연체를 단층 또는 적층으로 사용할 수 있다. 또는 이들 절연체에, 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
절연층(510)은 물 또는 수소 등의 불순물이 OS 트랜지스터(590)에 혼입되는 것을 억제하는 배리어성을 가지는 것이 바람직하다. 절연층(510)의 절연성 재료는, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물을 투과시키기 어려운) 절연성 재료 또는 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소를 투과시키기 어려운) 절연성 재료인 것이 바람직하다. 이와 같은 기능을 가지는 절연성 재료로서는 예를 들어 산화 알루미늄, 질화 실리콘 등이 있다.
도전층(503)은 절연층(512)에 매립되도록 형성된다. 도전층(503)의 상면의 높이와 절연층(512)의 상면의 높이는 같은 정도로 할 수 있다. 도전층(503)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는, 도전성이 높은 도전성 재료를 사용하는 것이 바람직하다.
도전층(505)과 도전층(560)을 중첩시켜 제공함으로써, 도전층(560) 및 도전층(505)에 전위를 인가한 경우에, 도전층(560)으로부터 발생되는 전계와 도전층(505)으로부터 발생되는 전계가 연결되어, 산화물층(530)에 형성되는 채널 형성 영역을 덮을 수 있는 경우가 있다. 즉, 게이트의 전계와 백 게이트의 전계에 의하여, 채널 형성 영역을 전기적으로 둘러쌀 수 있다. 본 명세서에서 게이트 및 백 게이트의 전계에 의하여 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
절연층(514), 절연층(516)은 절연층(510)과 마찬가지로, 층간막으로서 기능한다. 물 또는 수소 등의 불순물이 OS 트랜지스터(590)에 혼입되는 것을 억제하기 위하여, 예를 들어 절연층(514)은 불순물의 확산을 억제하는 배리어막인 것이 바람직하다. 배선 사이에 발생하는 기생 용량을 저감하기 위하여, 예를 들어 절연층(516)은 절연층(514)보다 유전율이 낮은 것이 바람직하다.
절연층(514), 절연층(516)의 개구의 내벽에 접하여 도전층(505)이 형성된다. 도전층(505a) 및 도전층(505b)의 상면의 높이와 절연층(516)의 상면의 높이는 같은 정도로 할 수 있다. 도전층(505a)에는, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료(불순물을 투과시키기 어려운 도전성 재료) 또는 산소(예를 들어, 산소 원자, 산소 분자 등)의 확산을 억제하는 기능을 가지는(상기 산소를 투과시키기 어려운) 도전성 재료(이하, 산소를 투과시키기 어려운 도전성 재료라고 부름)를 사용하는 것이 바람직하다. 본 명세서에서, 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 적어도 하나의 확산을 억제하는 기능을 말한다. 예를 들어, 도전층(505a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(505b)이 산화되어 도전율이 저하하는 것을 억제할 수 있다.
도전층(505)이 배선의 기능을 겸하는 경우, 도전층(505b)은 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전층을 가진다. 도전층(505b)은 예를 들어 타이타늄, 질화 타이타늄과, 상기 도전층의 적층으로 하여도 좋다. 도전층(505)에는 도전성이 높은 도전성 재료층을 사용하는 것이 바람직하다. 그 경우, 도전층(503)은 반드시 제공할 필요는 없다.
절연층(522)은 배리어성을 가지는 것이 바람직하다. 절연층(522)이 배리어성을 가짐으로써, OS 트랜지스터(590)의 주변부로부터 OS 트랜지스터(590)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다. 절연층(522)에는, 예를 들어 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트), 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하는 것이 바람직하다. OS 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연층에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서, 게이트 전압의 저감이 가능해진다.
절연층(520)은 열적으로 안정적인 것이 바람직하다. 예를 들어, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한, high-k 재료의 절연체를 절연층(522)과 조합함으로써, 열적으로 안정적이며 비유전율이 높은 적층 구조의 게이트 절연층을 얻을 수 있다.
[산화물 반도체]
OS 트랜지스터의 산화물 반도체층은 적어도 인듐 또는 아연을 포함하는 금속 산화물을 가지는 것이 바람직하다. 금속 산화물은 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되어 있는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 경우에 대하여 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 원소 M에 적용할 수 있는 상술한 것 외의 원소로서 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수 조합하여도 되는 경우가 있다.
또한, 본 명세서에서, 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)의 범주에 포함되는 것으로 한다. 금속 산화물과 구별하는 경우, 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
산화물층(530a) 내지 산화물층(530c)에는 상술한 금속 산화물을 사용할 수 있다. 산화물층(530)에서, 산화물층(530a) 내지 산화물층(530c)이 적층되는 영역을 가진다. 이 영역이 채널 형성 영역이 되고, 주로 산화물층(530b)에 채널이 형성된다. 산화물층(530)에 산화물층(530a), 산화물층(530c)이 존재함으로써 산화물층(530b)으로의 불순물의 확산을 억제할 수 있다.
산화물층(530c)은 절연층(580)에 제공된 개구부 내에 절연층(574)을 개재하여 제공되는 것이 바람직하다. 절연층(574)이 배리어성을 가지는 경우, 절연층(580)으로부터의 불순물이 산화물층(530)으로 확산되는 것을 억제할 수 있다.
도전층(540a), 도전층(540b)에는 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 또는 텅스텐 등의 금속, 또는 이를 주성분으로 하는 합금을 사용할 수 있다. 특히, 질화 탄탈럼 등의 금속 질화물막은 수소 또는 산소에 대한 배리어성이 있고, 또한 내산화성이 높기 때문에 바람직하다. 예를 들어, 도전층(540a), 도전층(540b)을 2층 구조로 하는 경우, 질화 탄탈럼막 위에 텅스텐막을 적층하거나, 타이타늄막 또는 텅스텐막 위에 알루미늄막을 적층하거나, 구리-마그네슘-알루미늄 합금막, 타이타늄막, 또는 텅스텐막 위에 구리막을 적층한 적층막을 사용하면 좋다.
또한, 타이타늄막 또는 질화 타이타늄막과, 그 타이타늄막 또는 질화 타이타늄막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 타이타늄막 또는 질화 타이타늄막을 더 형성하는 3층 구조, 몰리브데넘막 또는 질화 몰리브데넘막과, 그 몰리브데넘막 또는 질화 몰리브데넘막 위에 중첩시켜 알루미늄막 또는 구리막을 적층하고, 그 위에 몰리브데넘막 또는 질화 몰리브데넘막을 더 형성하는 3층 구조 등이 있다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
도전층(540a), 도전층(540b) 위에, 산소 또는 수소에 대하여 배리어성을 가지는 배리어층을 제공하여도 좋다. 상기 구성에 의하여 절연층(574)을 성막할 때 도전층(540a), 도전층(540b)이 산화되는 것을 억제할 수 있다. 배리어층에는, 예를 들어 금속 산화물을 사용할 수 있다. 특히 산소나 수소에 대하여 배리어성이 있는 절연 재료를 사용하는 것이 바람직하다. 또한, CVD법으로 형성한 질화 실리콘층을 사용하여도 좋다. 배리어층을 도전층(540a), 도전층(540b) 위에 제공함으로써, 도전층(540a), 도전층(540b)의 재료 선택성이 향상된다. 예를 들어, 도전층(540a), 도전층(540b)에 텅스텐이나 알루미늄 등의 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
절연층(550)은 절연층(580)에 제공된 개구부 내에 산화물층(530c) 및 절연층(574)을 개재하여 제공되는 것이 바람직하다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연층의 박막화로 인하여 누설 전류 등의 문제가 현재화되는 경우가 있다. 절연층(550)은 게이트 절연층을 구성하고, 상술한 백 게이트 절연층과 같은 구성으로 할 수 있다.
도전층(560a)에는 도전층(505a)과 마찬가지로, 불순물 또는 산소의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 도전층(560a)이 특히 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 산화가 억제되기 때문에, 도전율이 저하되는 것을 방지할 수 있다. 그러므로, 도전층(560b)의 재료 선택성을 향상시킬 수 있다.
산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 도전층(560a)으로서는, 산화물층(530)으로서 사용할 수 있는 금속 산화물을 사용할 수 있다. 이 경우, 도전층(560b)을 스퍼터링법으로 성막함으로써, 도전층(560a)의 전기 저항값을 저하시켜 도전체로 할 수 있다. 이를 OC(Oxide Conductor) 전극이라고 부를 수 있다.
도전층(560)은 배선으로서 기능하기 때문에, 도전층(560b)에는 도전성이 높은 도전체를 사용하는 것이 바람직하다. 도전층(560b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다.
절연층(574)은 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 배리어성을 가지는 것이 바람직하다. 절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 산화물층(530c), 절연층(550)을 통하여 산화물층(530b)으로 확산되는 것을 억제할 수 있다. 또한, 절연층(580)이 가지는 과잉 산소에 의하여, 도전층(560)이 산화되는 것을 억제할 수 있다.
절연층(574)에는 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
절연층(580), 절연층(582), 절연층(584)은 층간막으로서 기능한다. 절연층(582)은 절연층(514)과 마찬가지로, 물 또는 수소 등의 불순물이 외부로부터 OS 트랜지스터(590)에 혼입되는 것을 억제하는 배리어층으로서 기능하는 것이 바람직하다. 절연층(580), 절연층(584)은 절연층(516)과 마찬가지로, 절연층(582)보다 유전율이 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로 함으로써, 배선 사이에 생기는 기생 용량을 저감할 수 있다.
OS 트랜지스터(590)는 절연층(580), 절연층(582), 절연층(584)에 매립된 도전층(546a), 도전층(546b) 등의 플러그나 배선을 통하여 다른 구조와 전기적으로 접속되어도 좋다. 도전층(546a), 도전층(546b)의 재료는 도전층(505)과 마찬가지로, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료이다. 예를 들어, 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮출 수 있다.
도전층(546a), 도전층(546b)이 예를 들어 수소 및 산소에 대하여 배리어성을 가지는 질화 탄탈럼 등과, 도전성이 높은 텅스텐의 적층이면, 배선으로서의 도전성을 유지한 채, 외부로부터의 불순물의 확산을 억제할 수 있다.
<OS 트랜지스터(592)>
도 21의 (A) 내지 (C)는 각각 OS 트랜지스터(592)의 상면도, 채널 길이 방향의 단면도, 채널 폭 방향의 단면도이다. 도 21의 (A)에 나타낸 L1-L2선, W1-W2선은 절단선이다. 도 21의 (A)에서는 도면의 명료화를 위하여 일부 구성 요소가 생략되어 있다.
OS 트랜지스터(592)는 OS 트랜지스터(592)의 변형예이기 때문에 주로 OS 트랜지스터(592)와 상이한 점에 대하여 설명한다.
OS 트랜지스터(592)는 도전층(540a), 도전층(540b)의 각각이 산화물층(530c), 절연층(550), 및 도전층(560)과 중첩되는 영역을 가진다. 상기 구조로 함으로써, 온 전류가 큰 OS 트랜지스터를 제공할 수 있다. 또한 제어성이 높은 OS 트랜지스터를 제공할 수 있다.
도전층(560)은 도전층(560a) 위의 도전층(560b)을 가진다. 도전층(560a)에는 도전층(505a)과 마찬가지로, 수소 원자, 수소 분자, 물 분자, 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어, 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
도전층(560a)이 산소의 확산을 억제하는 기능을 가짐으로써, 도전층(560b)의 산화가 억제되기 때문에, 도전율이 저하되는 것을 방지할 수 있다. 따라서, 도전층(560b)의 재료 선택성을 향상시킬 수 있다.
또한, 도전층(560)의 상면 및 측면, 절연층(550)의 측면, 및 산화물층(530c)의 측면을 덮도록 절연층(574)을 제공하는 것이 바람직하다. 또한, 절연층(574)에는 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하는 것이 좋다. 예를 들어, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 또한, 이 외에도, 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
절연층(574)을 제공함으로써, 도전층(560)의 산화를 억제할 수 있다. 또한, 절연층(574)을 가짐으로써, 절연층(580)이 가지는 물 및 수소 등의 불순물이 OS 트랜지스터(592)로 확산되는 것을 억제할 수 있다.
또한, 도전층(546a), 도전층(546b)과 절연층(580) 사이에 배리어성을 가지는 절연층(576)(절연층(576a) 및 절연층(576b))을 배치하여도 좋다. 절연층(576)을 제공함으로써, 절연층(580)의 산소가 도전층(546a), 도전층(546b)과 반응하고, 도전층(546a), 도전층(546b)이 산화되는 것을 억제할 수 있다.
또한, 배리어성을 가지는 절연층(576)을 제공함으로써, 플러그나 배선에 사용되는 도전체의 재료 선택의 폭을 넓힐 수 있다. 예를 들어 도전층(546a), 도전층(546b)에, 산소를 흡수하는 성질을 가지면서도 도전성이 높은 금속 재료를 사용함으로써, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 구체적으로는, 텅스텐이나 알루미늄 등 내산화성이 낮으면서도 도전성이 높은 재료를 사용할 수 있다. 또한, 예를 들어 성막 또는 가공이 쉬운 도전체를 사용할 수 있다.
10: 회로, 100, 101, 102, 103, 110, 112, 113: 반도체 장치, 114: 드라이버 회로, 114A: 회로, 118: 파워 도메인, 120, 122, 124: 전압 출력 회로, 130, 131: 모니터 회로, 132:리셋 회로, 134: 소스 폴로어 회로, 136: 연산 증폭기, 138: 스위치 회로, 140: 전압 생성부, 143: 차지 펌프 회로, 150: 전압 보정 회로, 160: 전압 보정 회로, 170: 전압 생성 회로, 171: 제어 회로, 173: 차지 펌프 회로

Claims (13)

  1. 반도체 장치로서,
    제 1 트랜지스터, 제 1 용량 소자, 제 1 출력 단자, 제 1 스위치, 및 제 2 스위치를 가지고,
    상기 제 1 트랜지스터의 게이트와 소스는 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 1 단자 및 상기 제 1 출력 단자는 상기 제 1 트랜지스터의 백 게이트에 전기적으로 접속되고,
    상기 제 1 용량 소자의 제 2 단자는 상기 소스에 전기적으로 접속되고,
    상기 제 1 스위치는 상기 백 게이트로의 제 1 전압의 입력을 제어하고,
    상기 제 1 트랜지스터의 드레인에는 제 2 전압이 입력되고,
    상기 제 2 스위치는 상기 소스로의 제 3 전압의 입력을 제어하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스위치 및 상기 제 2 스위치는 각각 채널 형성 영역에 금속 산화물을 가지는 트랜지스터인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 n채널형 트랜지스터이고,
    상기 제 1 전압 내지 상기 제 3 전압은 정전압이고,
    상기 제 1 트랜지스터는 노멀리 온 특성을 나타내며, 상기 드레인과 상기 소스 사이의 전압은 0V보다 커지도록 상기 제 2 전압 및 상기 제 3 전압이 설정되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 트랜지스터는 p채널형 트랜지스터이고,
    상기 제 1 전압 내지 상기 제 3 전압은 정전압이고,
    상기 제 1 트랜지스터는 노멀리 온 특성을 나타내고, 또한 상기 드레인과 상기 소스 사이의 전압은 0V보다 작아지도록 상기 제 2 전압 및 상기 제 3 전압이 설정되는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    백 게이트를 가지는 제 2 트랜지스터를 더 가지고,
    상기 제 1 출력 단자로부터 출력되는 제 4 전압에 따라, 상기 제 2 트랜지스터의 백 게이트에 입력되는 전압이 변화하는, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 3 트랜지스터를 더 가지고,
    상기 제 1 출력 단자로부터 출력되는 제 4 전압에 따라, 상기 제 3 트랜지스터의 게이트에 입력되는 전압이 변화하는, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 2 용량 소자, 전류 전압 변환 회로, 및 증폭 회로를 더 가지고,
    상기 제 2 용량 소자의 제 1 단자는 상기 제 1 출력 단자에 전기적으로 접속되고,
    상기 제 2 용량 소자의 제 2 단자는 상기 전류 전압 변환 회로의 입력 단자에 전기적으로 접속되고,
    상기 증폭 회로는 상기 전류 전압 변환 회로로부터 출력되는 제 5 전압을 증폭하고 제 6 전압을 출력하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 전류 전압 변환 회로는 소스 폴로어 회로인, 반도체 장치.
  9. 제 7 항에 있어서,
    온도가 상승되면 상기 제 6 전압이 감소하는, 반도체 장치.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 증폭 회로는 연산 증폭기인, 반도체 장치.
  11. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    백 게이트를 가지는 제 4 트랜지스터를 더 가지고,
    상기 제 6 전압에 따라, 상기 제 4 트랜지스터의 백 게이트에 입력되는 전압이 변화하는, 반도체 장치.
  12. 제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
    제 5 트랜지스터를 더 가지고,
    상기 제 6 전압에 따라, 상기 제 5 트랜지스터의 게이트에 입력되는 전압이 변화하는, 반도체 장치.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 반도체 장치의 동작 방법으로서,
    상기 제 1 스위치 및 상기 제 2 스위치를 온으로 하는 것,
    상기 제 1 스위치를 온으로 하며 상기 제 2 스위치를 오프로 하는 것,
    상기 제 1 스위치를 오프로 하며 상기 제 2 스위치를 오프로 하는 것,
    상기 제 1 스위치를 오프로 하며 상기 제 2 스위치를 온으로 하는 것을 포함하는, 반도체 장치의 동작 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
KR20230045690A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 2t-1c 구조의 반도체 메모리 소자 및 이의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069932A (ja) 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2724919B2 (ja) * 1991-02-05 1998-03-09 三菱電機株式会社 基板バイアス発生装置
US5397934A (en) 1993-04-05 1995-03-14 National Semiconductor Corporation Apparatus and method for adjusting the threshold voltage of MOS transistors
CN101257284B (zh) * 2002-01-17 2011-10-19 株式会社半导体能源研究所 半导体器件
US7009904B2 (en) 2003-11-19 2006-03-07 Infineon Technologies Ag Back-bias voltage generator with temperature control
CN101171678A (zh) * 2005-06-17 2008-04-30 罗姆股份有限公司 半导体装置、电源装置及信息处理装置
JP4902323B2 (ja) * 2006-11-20 2012-03-21 パナソニック株式会社 半導体スイッチ回路
KR101894400B1 (ko) * 2009-12-28 2018-09-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
JP2012104165A (ja) 2010-11-05 2012-05-31 Elpida Memory Inc 半導体装置
TWI761910B (zh) * 2011-08-29 2022-04-21 日商半導體能源研究所股份有限公司 半導體裝置
JP6099336B2 (ja) * 2011-09-14 2017-03-22 株式会社半導体エネルギー研究所 発光装置
JP5952035B2 (ja) * 2012-03-12 2016-07-13 エスアイアイ・セミコンダクタ株式会社 ローパスフィルタ回路及びボルテージレギュレータ
TWI663820B (zh) * 2013-08-21 2019-06-21 日商半導體能源研究所股份有限公司 電荷泵電路以及具備電荷泵電路的半導體裝置
KR20160132405A (ko) 2014-03-12 2016-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6366433B2 (ja) * 2014-09-03 2018-08-01 ルネサスエレクトロニクス株式会社 半導体装置
KR102433326B1 (ko) * 2014-10-10 2022-08-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 논리 회로, 처리 유닛, 전자 부품, 및 전자 기기
KR102613318B1 (ko) * 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105609562B (zh) * 2016-02-05 2019-05-31 中国科学院微电子研究所 背栅连接有负电容的半导体器件及其制造方法及电子设备
JP6906978B2 (ja) * 2016-02-25 2021-07-21 株式会社半導体エネルギー研究所 半導体装置、半導体ウェハ、および電子機器
SG10201701689UA (en) * 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
US10236875B2 (en) * 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
US10431164B2 (en) * 2016-06-16 2019-10-01 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
CN109478415A (zh) * 2016-07-20 2019-03-15 三菱电机株式会社 移位寄存器电路及显示面板
TWI829663B (zh) * 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069932A (ja) 2010-08-27 2012-04-05 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012).
S. Amano et al., "Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency," SID Symp. Dig. Papers, vol.41, pp.626-629(2010).
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014).
T. Ishizu et al., "Embedded Oxide Semiconductor Memories:A Key Enabler for Low-Power ULSI," ECS Tran., vol.79, pp.149-156(2017).

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