KR20200103472A - 탄화 규소 반도체 공정에서 게이트 옥사이드 식각 방법 - Google Patents

탄화 규소 반도체 공정에서 게이트 옥사이드 식각 방법 Download PDF

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Abstract

본 발명은 SiC 반도체 공정에서 SiC 레이어 상의 게이트 옥사이드에 컨택 홀을 형성하기 위한 게이트 옥사이드 식각 방법을 개시하며, 상기 게이트 옥사이드 식각 방법은, 기판인 SiC 레이어 상에 형성된 게이트 옥사이드 상에 미리 설정된 컨택 영역들을 오픈한 마스크를 형성하는 단계; 및 상기 게이트 옥사이드의 성분 중 Si를 주 타겟으로 하는 제1 식각과 상기 게이트 옥사이드의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하여서 상기 게이트 옥사이드의 상기 컨택 영역들을 스텝 식각함으로써 상기 SiC 레이어 상에 상기 컨택 영역들에 대응하는 컨택 홀들을 형성하는 단계;를 포함함을 특징으로 한다.

Description

탄화 규소 반도체 공정에서 게이트 옥사이드 식각 방법{METHOD FOR ETCHING GATE OXIDE IN SiC SEMICONDUCTOR PROCESS}
본 발명은 탄화 규소 반도체 공정에 관한 것으로서, 보다 상세하게는 탄화 규소(이하, "SiC"라 함) 반도체 소자를 제조하는 SiC 반도체 공정에서 SiC 레이어 상의 게이트 옥사이드에 컨택 홀(Contact hole)을 형성하는 게이트 옥사이드 식각 방법에 관한 것이다.
SiC 반도체 소자는 실리콘(Si) 반도체 소자에 비하여 밴드-갭(Band-gap) 및 열전도율이 크기 때문에 파괴 전계가 크고 내열성이 우수하여서 고온 동작이 가능하다. 그러므로, SiC 반도체 소자는 전력 반도체 소자와 같은 고전압 환경에 적합한 이점이 있다.
상기한 SiC 반도체 소자는 다양한 목적에 의해서 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 또는 SBD(Schottky Barrier Diode) 등의 형태로 다양하게 구현될 수 있다.
MOSFET는 SiC 레이어를 기판으로 이용하며, 게이트 옥사이드(Gate Oxide)와 게이트 폴리(Gate Poly)가 적층된 게이트를 구비하고, 게이트의 양측의 SiC 기판에 형성된 N+ 컨택들을 상부의 소스 전극 및 드레인 전극과 전기적으로 접속시키기 위한 컨택 홀들을 구비할 수 있다.
또한, SBD는 SIC 레이어를 기판으로 이용하며, 게이트 옥사이드를 포함하는 게이트를 구비하고, 게이트의 양측의 SiC 기판에 형성된 N+ 컨택들을 상부의 전극과 공통으로 접속시키기 위한 컨택 홀들을 구비할 수 있다.
상기한 MOSFET나 SBD와 같은 SiC 반도체 소자는 기판인 SiC 레이어를 베이스로 이용하여 형성되는 게이트 옥사이드(게이트 절연막)를 포함하는 구성을 갖는다.
상기한 SiC 반도체 소자는 게이트와 컨택 홀들을 형성하기 위하여 컨택 영역에 대한 게이트 옥사이드의 식각을 필요로 한다.
게이트 옥사이드 형성의 베이스로서 이용되는 SiC 레이어는 Si(실리콘)와 C(탄소)가 복합된 SiC 재질을 갖는다. 그러므로, SiC 레이어를 베이스로 이용하여서 형성된 게이트 옥사이드는 일반적인 산화 실리콘(SiO2)이 아닌 C가 복합된 산화 실리콘으로 형성될 수 있다.
일반적인 산화 실리콘에 대한 식각 방법을 그대로 적용하여 상기한 게이트 옥사이드에 컨택 홀을 형성하는 것은 어렵다. 일반 산화 실리콘 재질의 게이트 옥사이드를 식각하는 레시피(Recipe)로 SiC 레이어 상의 C가 복합된 산화막인 게이트 옥사이드에 컨택 홀을 형성하는 경우, 컨택 홀은 게이트 옥사이드에 포함된 C에 의해 원하는 프로파일(Profile)을 갖기 어렵고 불충분하게 오픈되거나 낫-오픈(NOT-OPEN)될 수 있다.
즉, 일반적인 게이트 옥사이드 식각 방법으로는 MOSFET나 SBD와 같은 SiC 반도체 소자의 게이트 옥사이드에 양호한 전기적 특성을 보장하도록 컨택 홀을 형성하는 것이 어렵다.
본 발명의 목적은 SiC 반도체 공정에 의해 형성되는 MOSFET나 SBD와 같은 SiC 반도체 소자의 게이트 옥사이드에 양호한 전기적 특성을 보장할 수 있는 컨택 홀을 형성할 수 있는 SiC 반도체 공정에서 게이트 옥사이드 식각 방법을 제공함에 있다.
본 발명의 SiC 반도체 공정에서 게이트 옥사이드 식각 방법은, 기판인 SiC 레이어 상에 형성된 게이트 옥사이드 상에 미리 설정된 컨택 영역들을 오픈한 마스크를 형성하는 단계; 및 상기 게이트 옥사이드의 성분 중 Si를 주 타겟으로 하는 제1 식각과 상기 게이트 옥사이드의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하여서 상기 게이트 옥사이드의 상기 컨택 영역들을 스텝 식각함으로써 상기 SiC 레이어 상에 상기 컨택 영역들에 대응하는 컨택 홀들을 형성하는 단계;를 포함함을 특징으로 한다.
또한, 본 발명의 SiC 반도체 공정에서 게이트 옥사이드 식각 방법은, 기판인 SiC 레이어 상에 순차적으로 적층된 게이트 옥사이드 및 게이트 폴리 상에 미리 설정된 컨택 영역들을 오픈한 마스크를 형성하는 단계; 상기 컨택 영역들에 대응하는 상기 게이트 옥사이드가 오픈되도록 상기 컨택 영역들에 대한 상기 게이트 폴리를 식각하는 단계; 및 상기 게이트 옥사이드의 성분 중 Si를 주 타겟으로 하는 제1 식각과 상기 게이트 옥사이드의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하여서 상기 컨택 영역들에 대응하여 오픈된 상기 게이트 옥사이드를 스텝 식각함으로써 상기 SiC 레이어 상에 상기 컨택 영역들에 대응하는 컨택 홀들을 형성하는 단계;를 포함함을 특징으로 한다
본 발명은 SiC 반도체 공정에 의해 형성되는 MOSFET나 SBD와 같은 SiC 반도체 소자의 게이트 옥사이드에 대하여 스텝 식각을 적용함으로써 게이트 옥사이드에 컨택 홀을 양호하게 형성할 수 있고, SiC 반도체 소자의 양호한 전기적 특성을 보장할 수 있는 효과가 있다.
도 1은 SBD를 위하여 본 발명의 SiC 반도체 공정에서 게이트 옥사이드 식각 방법의 실시예를 적용한 것을 예시한 단면도.
도 2는 MOSFET를 위하여 본 발명의 SiC 반도체 공정에서 게이트 옥사이드 식각 방법의 실시예를 적용한 것을 예시한 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
본 발명은 SiC 반도체 공정에서 SiC 레이어 상에 컨택 홀을 형성하기 위하여 게이트 옥사이드를 식각하는 방법을 개시한다.
본 발명의 실시예는 마스크를 이용하여 컨택 영역들을 정의하고, 컨택 영역들에 대응하는 컨택 홀들을 형성하기 위하여 컨택 영역들에 해당하는 게이트 옥사이드를 스텝 식각(Step etch)한다.
본 발명은 도 1의 구조의 SBD를 위하여 실시될 수 있으며, 도 1은 SiC 반도체 공정에서 SBD 형성을 위한 게이트 옥사이드 식각 방법을 실시한 것을 예시한다.
도 1을 참조하면, 기판인 SiC 레이어(10) 상에 게이트 옥사이드(12) 및 마스크(16)가 적층된다. 그리고, 마스크(16)와 게이트 옥사이드(12)에 컨택 홀들(20)이 형성되며, 컨택 홀들(20)이 형성된 하부의 SiC 레이어(10)에 N+ 컨택들이 형성된다.
SBD는 도 1과 같이 형성된 후 증착 및 평탄화 공정 등의 단위 공정들을 수행함으로써 N+ 컨택들이 공통 전극에 접속되는 구성을 갖도록 제조될 수 있다.
도 1에 적용된 본 발명의 실시예에 대하여 도 1을 참조하여 보다 상세하게 설명한다.
먼저, 도 1의 SBD 구조를 형성하기 위하여 기판인 SiC 레이어(10) 상에 게이트 옥사이드(12)가 형성되고, 게이트 옥사이드(12) 상부에 마스크(16)가 형성된다.
이때, 게이트 옥사이드(12)는 SiC 레이어(10)를 베이스로 열 산화 공정이 진행됨에 의하여 형성될 수 있으며 30nm 내지 40nm 범위의 두께를 갖도록 형성된다.
게이트 옥사이드(12)는 SiC 레이어(10)를 베이스로 이용하며 형성된다. 그러므로, 게이트 옥사이드(120는 SiC 레이어(10)의 영향에 의하여 C가 복합된 산화 실리콘으로 형성될 수 있다.
그리고, 마스크(16)는 예시적으로 포토레지스터의 코팅 등에 의해 형성될 수 있다.
상술한 바와 같이, SiC 레이어(10) 상에 게이트 옥사이드(12) 및 마스크(16)가 순차적으로 적층된 후, 게이트 옥사이드(12) 상의 마스크(16)는 포토 리소그래피 공정 등에 의해서 미리 설정된 컨택 영역들을 오픈한 패턴을 갖도록 형성된다.
마스크(16)는 예시적으로 포토 리소그래피 공정 등에 의해서 미리 설정된 컨택 영역들이 오픈된 패턴을 갖도록 형성될 수 있다. 도 1을 참조하면, 컨택 홀(20)이 형성된 영역이 컨택 영역들에 대응되는 것으로 이해될 수 있고, 게이트 옥사이드(12)가 잔류된 영역이 게이트에 대응되는 것으로 이해될 수 있다. 즉, 마스크(16)에서 컨택 영역들은 게이트를 형성할 영역의 양측에 컨택 홀들(20)을 형성하기 위한 오픈된 패턴을 갖도록 형성될 수 있다.
본 발명의 실시예는 오픈된 컨택 영역을 갖는 상기한 마스크(16)를 이용한 스텝 식각(Step etch)을 수행함으로써 컨택 영역들에 해당하는 게이트 옥사이드(12)를 식각할 수 있으며, 그 결과 도 1과 같이 SIC 레이어(10) 상의 게이트 옥사이드(12)에 컨택 홀들(20)을 형성할 수 있다.
스텝 식각에서, 마스크(16) 하부의 게이트 옥사이드(12)는 마스크(16)에 의해 식각되는 것이 방지되어서 잔류되고, 마스크(16)가 오픈된 컨택 영역에 대응하는 게이트 옥사이드(12)는 식각되어서 컨택 홀들(20)을 형성한다.
스텝 식각은 게이트 옥사이드(12)의 성분 중 Si를 주 타겟으로 하는 제1 식각과 게이트 옥사이드(12)의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하여서 게이트 옥사이드(12)의 컨택 영역들을 식각하여 컨택 홀들(20)을 형성하는 것을 의미한다.
이 중, SiC 성분 중 Si를 주 타겟으로 하는 제1 식각은 HF3 또는 HF4를 소스(반응 가스)로 이용하는 플라즈마 식각에 의해 진행될 수 있다. 보다 구체적으로 제1 식각은 HF3 또는 HF4를 반응 가스로 공급하며 프로세스 챔버 내의 웨이퍼 상의 게이트 옥사이드(12)의 컨택 영역에 대한 식각을 진행하는 반응성 이온 식각(RIE)에 의해 진행될 수 있다.
그리고, SiC 성분 중 C를 주 타겟으로 하는 제2 식각은 BCl3를 소스(반응 가스)로 이용하는 플라즈마 식각에 의해 진행될 수 있다. 보다 구체적으로 제2 식각은 BCl3를 반응 가스로 공급하며 프로세스 챔버 내의 웨어퍼 상의 게이트 옥사이드(12)의 컨택 영역에 대한 식각을 진행하는 반응성 이온 식각에 의해 진행될 수 있다.
제1 식각과 제2 식각은 동일한 반응 챔버에 소스의 공급을 미리 설정된 시간 간격의 주기 단위로 변경함으로써 인-시튜(In-situ)로 진행될 수 있다. 스텝 식각은 제1 식각과 제2 식각을 한번씩 교대로 진행하는 한 세트(set) 단위로 구분될 수 있으며, 본 발명의 실시예는 약 10 세트의 스텝 식각을 진행함으로써 컨택 영역에 대응하는 게이트 옥사이드(12)를 식각하여서 컨택 홀들(20)을 형성할 수 있다.
그리고, 한 세트의 스텝 식각에서, 제1 식각의 제1 공정 시간과 제2 식각의 제2 공정 시간은 3:1의 비율을 갖도록 설정됨이 바람직하다. 그러므로, 예시적으로 스텝 식각은 첫 세트에서, 제1 식각이 30초 진행되고 이어서 제2 시각이 10초 진행되며, 상기한 세트를 미리 설정된 세트 수만큼 반복하여 진행될 수 있다.
상기한 스텝 식각의 반복 회수는 컨택 홀(20)의 깊이 등을 고려하여 다양하게 설정될 수 있으며, 제1 식각과 제2 식각의 진행 시간도 상기 비율을 따르는 범위에서 다양하게 설정될 수 있다.
즉, 본 발명의 실시예는 스텝 식각을 진행함으로써 게이트 옥사이드(12)에 도 1의 컨택 홀들(20)을 형성할 수 있다.
상기한 도 1의 컨택 홀들(20)은 Si를 주 타겟으로 하는 제1 식각과 C를 주 타겟으로 하는 제2 식각이 단계적으로 교대로 진행되는 스텝 식각에 의해 측벽과 저면이 직각 또는 직각에 가까운 양호한 프로파일을 갖도록 형성될 수 있으며, 원하는 폭으로 채널을 형성하도록 컨택 홀들(20)이 형성될 수 있다.
그리고, SiC 레이어(10)의 N+ 컨택들은 상기한 컨택 홀들(20)이 형성된 후 이온 주입에 의하여 형성된다. 이온 주입에 의한 N+ 컨택의 분포는 컨택 홀들(20)의 프로파일과 오픈 상태에 영향을 받는다.
본 발명의 실시예는 게이트 옥사이드(12)에 양호한 프로파일의 컨택 홀들(20)을 형성할 수 있다. 따라서, N+ 컨택들의 형성을 위한 이온 주입도 정확히 제어될 수 있고, N+ 컨택들은 컨택 홀들(20)에 인접한 게이트 옥사이드(12)의 에지 하부의 SiC 레이어(10)까지 분포되면서 원하는 깊이와 농도를 갖도록 형성될 수 있다
하편, 본 발명은 도 2의 구조의 MOSFET를 위하여 실시될 수 있으며, 도 2는 SiC 반도체 공정에서 MOSFET 형성을 위한 게이트 옥사이드 식각 방법을 실시한 것을 예시한다.
도 2는 도 1과 대비하여 게이트 옥사이드(12) 상에 게이트 폴리(14)가 더 적층된 구성을 갖는다. 도 2에서 도 1과 동일 요소는 동일 부호로 표시하며 이들에 대한 중복 설명은 생략한다.
도 2를 참조하면, 기판인 SiC 레이어(10) 상에 게이트 옥사이드(12), 게이트 폴리(14) 및 마스크(16)가 적층된다. 그리고, 마스크(16), 게이트 폴리(14) 및 게이트 옥사이드(12)에 컨택 홀들(20)이 형성되며, 컨택 홀들(20)이 형성된 하부의 SiC 레이어(10)에 N+ 컨택들이 형성된다.
MOSFET는 도 2와 같이 형성된 후 증착 및 평탄화 공정 등의 단위 공정들을 수행함으로써 N+ 컨택들이 소스 전극 또는 드레인 전극에 접속되는 구성을 갖도록 제조될 수 있다.
도 2에 적용된 본 발명의 실시예에 대하여 도 2를 참조하여 보다 상세하게 설명한다.
먼저, 도 2의 MOSFET 구조를 형성하기 위하여 기판인 SiC 레이어(10) 상에 게이트 옥사이드(12)가 형성되고, 게이트 옥사이드(12) 상부에 게이트 폴리(14)가 셩성되며, 게이트 폴리(14) 상부에 마스크(16)가 형성된다.
이때, 게이트 옥사이드(12)와 마스크(16)는 도 1과 동일하게 형성될 수 있다.
그리고, 게이트 폴리(14)는 도전성을 갖는 재질의 단층 또는 복층 구조로 형성될 수 있으며, 게이트 전극과 연결을 위한 패턴 및 높이를 가질 수 있다.
상술한 바와 같이, SiC 레이어(10) 상에 게이트 옥사이드(12), 게이트 폴리(14) 및 마스크(16)가 순차적으로 적층된 후, 게이트 옥사이드(12) 상의 마스크(16)는 포토 리소그래피 공정 등에 의해서 미리 설정된 컨택 영역들을 오픈한 패턴을 갖도록 형성된다.
마스크(16)의 하부막인 게이트 폴리(14) 및 게이트 옥사이드(12)는 마스크(16)를 이용하여 식각될 수 있으며, 게이트 폴리(14) 및 게이트 옥사이드(12)에 의해서 컨택 영역들에 대응하는 컨택 홀들(20)이 형성될 수 있다. 이 중, 게이트 폴리(14)는 재질의 특성에 따라 습식 에치 또는 건식 에치 등 다양한 방법에 의해 식각될 수 있다.
그리고, 게이트 옥사이드(12)는 도 1에서 설명된 스텝 식각에 의해 식각될 수 있으며, 그 결과 게이트 폴리(14)의 식각에 의해 형성된 컨택 홀(20)이 더 깊이 형성될 수 있다.
그리고, SiC 레이어(10)의 N+ 컨택들은 상기한 컨택 홀들(20)이 형성된 후 이온 주입에 의하여 형성된다.
즉, 도 2에서 본 발명의 실시예는 기판인 SiC 레이어(10) 상에 순차적으로 적층된 게이트 옥사이드(12) 및 게이트 폴리(14) 상에 미리 설정된 컨택 영역들을 오픈한 마스크(16)를 형성하고, 그 후, 컨택 영역들에 대응하는 게이트 옥사이드(12)가 오픈되도록 컨택 영역들에 대한 게이트 폴리를 식각하며, 그 후, 스텝 식각에 의해 게이트 옥사이드(12)를 식각함으로써 SiC 레이어(10) 상에 컨택 영역들에 대응하는 컨택 홀들을 형성하도록 구성된다.
물론, 도 2의 실시예의 스텝 식각도 게이트 옥사이드(12)의 성분 중 Si를 주 타겟으로 하는 제1 식각과 게이트 옥사이드(14)의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하는 것으로 설정될 수 있다.
따라서, 도 1 미 도 2와 같이 실시되는 본 발명은 SiC 반도체 공정에 의해 형성되는 MOSFET나 SBD와 같은 SiC 반도체 소자의 게이트 옥사이드에 대하여 스텝 식각을 적용함으로써 게이트 옥사이드에 컨택 홀을 양호하게 형성할 수 있고, SiC 반도체 소자의 양호한 전기적 특성을 보장할 수 있는 효과가 있다.

Claims (5)

  1. 기판인 SiC 레이어 상에 형성된 게이트 옥사이드 상에 미리 설정된 컨택 영역들을 오픈한 마스크를 형성하는 단계; 및
    상기 게이트 옥사이드의 성분 중 Si를 주 타겟으로 하는 제1 식각과 상기 게이트 옥사이드의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하여서 상기 게이트 옥사이드의 상기 컨택 영역들을 스텝 식각함으로써 상기 SiC 레이어 상에 상기 컨택 영역들에 대응하는 컨택 홀들을 형성하는 단계;를 포함함을 특징으로 하는 SiC 반도체 공정에서 게이트 옥사이드 식각 방법.
  2. 제1 항에 있어서,
    상기 제1 식각은 HF3 또는 HF4를 소스로 이용하는 플라즈마 식각에 의해 진행되는 SiC 반도체 공정에서 게이트 옥사이드 식각 방법.
  3. 제1 항에 있어서,
    상기 제2 식각은 BCl3를 소스로 이용하는 플라즈마 식각에 의해 진행되는 SiC 반도체 공정에서 게이트 옥사이드 식각 방법.
  4. 제1 항에 있어서,
    상기 제1 식각의 제1 공정 시간과 상기 제2 식각의 제2 공정 시간은 3:1의 비율을 갖도록 설정되는 SiC 반도체 공정에서 게이트 옥사이드 식각 방법.
  5. 기판인 SiC 레이어 상에 순차적으로 적층된 게이트 옥사이드 및 게이트 폴리 상에 미리 설정된 컨택 영역들을 오픈한 마스크를 형성하는 단계;
    상기 컨택 영역들에 대응하는 상기 게이트 옥사이드가 오픈되도록 상기 컨택 영역들에 대한 상기 게이트 폴리를 식각하는 단계; 및
    상기 게이트 옥사이드의 성분 중 Si를 주 타겟으로 하는 제1 식각과 상기 게이트 옥사이드의 성분 중 C를 주 타겟으로 하는 제2 식각을 교대로 복수 회 반복하여서 상기 컨택 영역들에 대응하여 오픈된 상기 게이트 옥사이드를 스텝 식각함으로써 상기 SiC 레이어 상에 상기 컨택 영역들에 대응하는 컨택 홀들을 형성하는 단계;를 포함함을 특징으로 하는 SiC 반도체 공정에서 게이트 옥사이드 식각 방법.
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