TWI624062B - 半導體裝置及其製造方法 - Google Patents

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TWI624062B
TWI624062B TW103120805A TW103120805A TWI624062B TW I624062 B TWI624062 B TW I624062B TW 103120805 A TW103120805 A TW 103120805A TW 103120805 A TW103120805 A TW 103120805A TW I624062 B TWI624062 B TW I624062B
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宋建憲
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世界先進積體電路股份有限公司
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Abstract

本揭露提供一種半導體裝置，其包含一半導體層及一溝槽形成於此半導體層之頂面。此溝槽具有一底面及一側壁。此半導體裝置更包含源極區及汲極區。源極區及汲極區之其中一者可設於此溝槽之底面，另一者可設於此半導體之頂面，或反之亦可。或者，源極區及汲極區皆可設於溝槽之底面。此半導體裝置可包含一第一絕緣體設於此溝槽中及源極區及汲極區之間。此半導體裝置可更包含一第二絕緣體設於此第一絕緣體及源極區之間。此半導體裝置可更包含一導電元件設於此第一絕緣體上，或位於第一絕緣體及第二絕緣體之間。

Description

半導體裝置及其製造方法
本揭露係有關於一種半導體裝置，且特別是關於一種具有占地面積較小的半導體裝置及其製造方法。
崩潰電壓為許多半導體裝置之重要參數，其通常用以決定半導體裝置之可容許的操作電壓範圍。目前，有許多方法可用以增加半導體裝置之崩潰電壓，例如：減少兩電性終端(例如源極及汲極、陽極及陰極或閘極及汲極等)之間的區域的摻雜濃度或增加兩電性終端之間的距離。
在設計半導體裝置時，通常會固定某些參數以達成某些效能目標，並可調整某些其他參數以更增進裝置的總體效能。例如，固定通道區(位於源極及汲極之間)的摻雜濃度，以使金氧半導體場效電晶體(MOSFET)具有特定的臨界電壓。崩潰電壓則可藉由增加兩終端之間的距離(例如於汲極區及通道區之間增加延伸汲極區)增加，且實質上不影響臨界電壓。
然而，若兩終端之間的距離增加，亦會增加裝置的占地面積(device footprint)，其可能會使晶圓上每單位面積中可製造的裝置數量降低，並因此增高製造成本。
因此，業界所需的是發展一種半導體裝置，其能降低兩終端之間的距離以增進裝置效能(例如，具有較高的崩潰電壓)，而實質上不會增加裝置的占地面積。
依照本揭露之一些實施例，半導體裝置可包含一半導體層及一第一溝槽形成於此半導體層之一第一頂面中，此第一溝槽具有一第一底面及一第一側壁。半導體裝置亦可包含一第一汲極區設於此第一溝槽之此第一底面，及一第一源極區設於此半導體層之此第一頂面。此第一源極區與此第一汲極區具有間隔。再者，此半導體裝置可包含一第一絕緣體設於此溝槽中及位於此汲極區及此源極區之間，並與此溝槽之此底面及此第一側壁相接觸。此外，此半導體裝置可包含一第二絕緣體設於此第一汲極區與此第一源極區之間，並位於此半導體層之此第一頂面上。
在各種實施例中，此半導體裝置可包含一或多個下列特徵：此第一溝槽之第一側壁為弧形；於此第一溝槽之第一側壁及第一底面之夾角大於90度；及一第一導電元件設於此第二絕緣體上；及一第一導電元件設於此第一絕緣體及此第二絕緣體上。
依照本揭露之一些實施例，半導體裝置可更包含一第二溝槽形成於此半導體層之一第二頂面中，此第二溝槽具有一第二底面及一第二側壁；一第二汲極區設於此第二溝槽之第二底面；一第二源極區設於此半導體層之此第二溝槽之第二頂面。一第三絕緣體設於此第二溝槽中及位於此第二汲極區及 第二源極區之間，且位於此第二溝槽之第二底面上。一第四絕緣體設於此第二溝槽中及位於此第二源極區及此第三絕緣體之間，且位於此第二溝槽之第二底面上。
在各種實施例中，此半導體裝置可更包含一或多個下列特徵：此第二溝槽之第二側壁為弧形；此第二溝槽之第二側壁及第二底面之夾角大於90度；一第二導電元件設於此第四二絕緣體上及；一第二導電元件設於此第三絕緣體及此第四絕緣體上；此第一絕緣體及此第三絕緣體由相同材料形成；及此第一絕緣體及此第三絕緣體具有不同厚度。
或者，在一些實施例中，半導體裝置可更包含一第二溝槽形成於此半導體層之一第二頂面中，此第二溝槽具有一第二底面及一第二側壁。此半導體裝置亦可包含一第二汲極區設於此第二溝槽之第二底面，及一第二源極區設於此第二溝槽之第二底面。此外，此半導體裝置亦可包含一第三絕緣體設於此第二溝槽中，位於此第二汲極區及此第二源極區之間，並與於此第二溝槽之第二底面及第二側壁相接觸。此外，此半導體裝置可包含一第四絕緣體設於此第二溝槽中，位於此第二源極區及此第三絕緣體之間，且位於此第二溝槽之此第二底面上。
在各種實施例中，此半導體裝置可包含一或多個下列特徵：此第二溝槽之第二側壁為弧形；此第二溝槽之第二側壁及第二底面之夾角大於90度；一第二導電元件設於此第四絕緣體上及；一第二導電元件設於此第三絕緣體及此第四絕緣體上；此第一絕緣體及此第三絕緣體由相同材料形成；及此第 一絕緣體及此第三絕緣體具有不同厚度。
依照本揭露之一些實施例，半導體裝置可包含一半導體層及一第一溝槽形成於此半導體層之一頂面中，此第一溝槽具有一第一底面及一第一側壁。半導體裝置亦可包含一第一源極區設於此第一溝槽之此第一底面及一第一汲極區設於此半導體層之此第一頂面，此第一汲極區與此第一源極區具有間隔。此外，半導體裝置可包含一第一絕緣體設於此第一溝槽中及位於此第一源極區及此第一汲極區之間，並與此第一溝槽之此第一底面及此第一側壁相接觸。此外，半導體裝置可包含一第二絕緣體設於此第一源極區與此第一絕緣體之間，並位於此第一溝槽之第一底面上。
在各種實施例中，此半導體裝置可更包含一或多個下列特徵：此第一溝槽之第一側壁為弧形；此第一溝槽之第一側壁及第一底面之夾角大於90度；及一第一導電元件設於此第二絕緣體上；及一第一導電元件設於此第一絕緣體及此第二絕緣體上。
在一些實施例中，半導體裝置可更包含一第二溝槽形成於此半導體層之一第二頂面中，此第二溝槽具有一第二底面及一第二側壁。此半導體裝置亦可包含一第二汲極區設於此第二溝槽之此第二底面及一第二源極區設於此第二溝槽之第二底面。此外，此半導體裝置包含一第三絕緣體設於此第二溝槽中，位於此第二汲極區及此第二源極區之間，且位於此第二溝槽之第二底面上。此外，此半導體裝置包含一第四絕緣體設於此第二溝槽中，位於此第二源極區及此第三絕緣體之間， 且位於此第二溝槽之第二底面上。
在各種實施例中，此半導體裝置可包含一或多個下列特徵：此第二溝槽之第二側壁為弧形；此第二溝槽之第二側壁及第二底面之夾角大於90度；一第二導電元件設於此第四絕緣體上及；一第二導電元件設於此第三絕緣體及此第四絕緣體上；此第一絕緣體及此第三絕緣體由相同材料形成；及此第一絕緣體及此第三絕緣體具有不同厚度。
或者，在一些實施例中，此半導體裝置可更包含一第二溝槽形成於此半導體層之一第二頂面中，此第二溝槽具有一第二底面及一第二側壁。此半導體裝置亦可包含一第二汲極區設於此第二溝槽之此第二底面，及一第二源極區設於此第二溝槽之此第二底面。此外，此半導體裝置可包含一第三絕緣體設於此第二溝槽中，位於此第二汲極區及此第二源極區之間，並與於此第二溝槽之第二底面及第二側壁相接觸。此外，此半導體裝置可包含一第四絕緣體設於此第二源極區及此第三絕緣體之間，且位於此第二溝槽之此第二底面上。
在各種實施例中，此半導體裝置可包含一或多個下列特徵：此第二溝槽之第二側壁為弧形；此第二溝槽之第二側壁及第二底面之夾角大於90度；一第二導電元件設於此第四絕緣體上及；一第二導電元件設於此第三絕緣體及此第四絕緣體上；此第一絕緣體及此第三絕緣體由相同材料形成；及此第一絕緣體及此第三絕緣體具有不同厚度。
依照本揭露之一些實施例，半導體裝置可包含一半導體層及一溝槽形成於此半導體層之一頂面中，此溝槽具有 一底面及一側壁。此半導體裝置亦可包含一汲極區設於此溝槽之底面，及一源極區設於此溝槽之底面。此外，此半導體裝置可包含一第一絕緣體設於此溝槽中，位於此汲極區及此源極區之間，且位於此溝槽之底面上。此外，此半導體裝置可包含一第二絕緣體設此溝槽中，位於此第一絕緣體與此源極區之間，且位於此溝槽此底面上。
在各種實施例中，此半導體裝置可包含一或多個下列特徵：此溝槽之側壁為弧形；此第一溝槽之側壁及底面之夾角大於90度；及一導電元件設於此第二絕緣體上；及一導電元件設於此第一絕緣體及此第二絕緣體上。
依照本揭露之一些實施例，半導體裝置可包含一半導體層；及一第一及一第二摻雜區設於此半導體層上。此半導體裝置亦可包含一絕緣體設於此第一摻雜區及此第二摻雜區之間，以定義此半導體裝置在啟用狀態時，此半導體層中之電流導通路徑位於此第一摻雜區及此第二摻雜區之間，此電流導通路徑實質上沿此絕緣體之周長設置並具有一垂直分量及一水平分量。
在一些實施例中，半導體裝置之製造方法可包含形成一第一絕緣體於一半導體層之一第一頂面上，此第一絕緣體延伸至此第一頂面下方並與此第一頂面中之一第一溝槽相接觸，此第一溝槽具有一第一底面及一第一側壁，此第一底面及此第一側壁與此第一絕緣體相接觸。此方法亦包含形成一第一硬罩幕於此第一絕緣體上。此外，此方法可包含形成一第一開口穿透此第一硬罩幕及此第一絕緣體，此第一開口延伸至此 第一溝槽之此第一底面。再者，此方法包含移除此第一硬罩幕及一部分的此第一絕緣體，以使此第一絕緣體之一剩餘部分與此第一底面及此第一側壁相接觸。此外，此方法包含形成一第二絕緣體於此半導體層之第一頂面上，此第二絕緣體與此第一絕緣體相鄰。再者，此方法包含形成一第一汲極區於此第一溝槽之第一底面；及形成一第一源極區於此半導體層之第一頂面，此第一源極區與此第二絕緣區相鄰，且藉由此第一及此第二絕緣體與此第一汲極區相隔。
在各種實施例中，此方法可包含一或多個下列特徵：形成一第一導電元件於此第二絕緣體上；形成一第一導電元件於此第一絕緣體及此第二絕緣體上；以一矽局部氧化製程形成此第一絕緣體；以一淺溝槽隔離製程形成此第一絕緣體；以及移除此第一硬罩幕及一部分的此第一絕緣體的步驟更包含以相對於一第二區域較快的速率移除一第一區域，其中此第一區域一鄰近於此硬罩幕，且此第二區域與此硬罩幕具有間隔。
在一些實施例中，此半導體之製造方法更包含形成一第三絕緣體於此半導體層之一第二頂面上，此第三絕緣體延伸至此第二頂面下方並與此第二頂面中之一第二溝槽相接觸，此第二溝槽具有一第二底面及一第二側壁。此方法亦可包含形成一第二硬罩幕於此第三絕緣體上；及形成一第二開口及一第三開口穿透此第二硬罩幕及此第三絕緣體，此第二開口及此第三開口延伸至此第二溝槽之第二底面及第二側壁。再者，此方法可包含移除此第二硬罩幕及一部分的此第三絕緣體，以 使此第三絕緣體之一剩餘部分與此第二溝槽之此第二底面相接觸。再者，此方法可包含形成一第四絕緣體於此第二溝槽之第二底面上，此第四絕緣體與此第三絕緣體相鄰。此外，此方法包含形成一第二汲極區於此第二溝槽之第二底面。再者，此方法包含形成一第二源極區於此第二溝槽之第二底面，此第二源極區與此第四絕緣體相鄰，且藉由此第三及此第四絕緣體與此第二汲極區水平地相隔。
在各種實施例中，此方法可包含一或多個下列特徵：形成一第二導電元件於此第四絕緣體上；形成一第二導電元件於此第三及此第四絕緣體上；於一單一製程步驟中形成此第一絕緣體此第三絕緣體；以一矽局部氧化製程形成此第三絕緣體；以一淺溝槽隔離製程形成此第三絕緣體；以及移除此第一硬罩幕及一部分的此第一絕緣體的步驟更包含：以相對於一第二區域較快的速率移除一第一區域，其中此第一區域一鄰近於此硬罩幕，且此第二區域與此硬罩幕具有間隔。
或者，在一些實施例中，此方法可更包含形成一第三絕緣體於此半導體層之一第二頂面上，此第三絕緣體延伸至此第二頂面下方並與此第二頂面中之一第二溝槽相接觸，此第二溝槽具有一第二底面及一第二側壁。此方法亦包含形成一第二硬罩幕於此第三絕緣體上；及形成一第二開口及一第三開口穿透此第二硬罩幕及此第三絕緣體，此第二開口及此第三開口延伸至此第二溝槽之此第二底面及此第二側壁。再者，此方法可包含移除此第二硬罩幕及一部分的此第三絕緣體，以使此第三絕緣體之一剩餘部分與此第二溝槽之第二底面相接觸。再 者，此方法可包含形成一第四絕緣體於此第二溝槽之第二底面上，此第四絕緣體與此第三絕緣體相鄰。此外，此方法包含形成一第二汲極區於此第二溝槽之第二底面。再者，此方法包含形成一第二源極區於此第二溝槽之第二底面，此第二源極區與第四絕緣體相鄰，且藉由此第三及此第四絕緣體與此第二汲極區相隔。
在各種實施例中，此方法可包含一或多個下列特徵：形成一第二導電元件於此第四絕緣體上；形成一第二導電元件於此第三及此第四絕緣體上；於一單一製程步驟中形成此第一絕緣體此第三絕緣體；以一矽局部氧化製程形成此第三絕緣體；以一淺溝槽隔離製程形成此第三絕緣體。
依照本揭露之一些實施例，半導體裝置之製造方法可包含形成一第一絕緣體於一半導體層之一第一頂面上，此第一絕緣體延伸至此第一頂面下方並與此第一頂面中之一第一溝槽接觸，此第一溝槽具有一第一底面及一第一側壁，此第一底面及此第一側壁與此第一絕緣體相接觸。此方法亦可包含形成一第一硬罩幕於此第一絕緣體上；及形成一第一開口穿透此第一硬罩幕及此第一絕緣體，此第一開口延伸至此第一溝槽之此第一底面。此方法還包含移除此第一硬罩幕及一部分的此第一絕緣體，以使此第一絕緣體之一剩餘部分與此第一底面及此第一側壁相接觸。再者，此方法可包含形成一第二絕緣體於第一溝槽之此第一底面上，此第二絕緣體與此第一絕緣體相鄰。此外，此方法可包含形成一第一汲極區於此半導體層之此第一頂面。此外，此方法可包含形成一第一源極區於此第一溝槽之 此第一底面，此第一源極區與此第二絕緣體相鄰。
在各種實施例中，此方法可包含一或多個下列特徵：形成一第一導電元件於此第二絕緣體上；形成一第一導電元件於此第一及此第二絕緣體上；以一矽局部氧化製程形成此第一絕緣體；以一淺溝槽隔離製程形成此第一絕緣體；以及移除此第一硬罩幕及一部分的此第一絕緣體的步驟更包含：以相對於一第二區域較快的速率移除一第一區域，其中此第一區域一鄰近於此硬罩幕，且此第二區域與此硬罩幕具有間隔。
在一些實施例中，此方法更包含形成一第三絕緣體於此半導體層之一第二頂面上，此第三絕緣體延伸至此第二頂面下方並與此第二頂面中之一第二溝槽接觸，此第二溝槽具有一第二底面及一第二側壁。此方法亦可包含形成一第二硬罩幕於此第三絕緣體上；及形成一第二開口及一第三開口穿透此第二硬罩幕及此第三絕緣體，此第二開口及此第三開口延伸至此第二溝槽之第二底面及第二側壁。此外，此方法包含移除此第二硬罩幕及一部分的此第三絕緣體，以使此第三絕緣體之一剩餘部分與此第二溝槽之此第二底面接觸。再者，此方法可包含形成一第四絕緣體於此第二溝槽之此第二底面上，此第四絕緣體與此第三絕緣體相鄰。此外，此方法可包含形成一第二汲極區於此第二溝槽之第二底面。此外，此方法可包含形成一第二源極區於此第二溝槽之此第二底面，此第二源極區與此第四絕緣體相鄰，且藉由此第三及此第四絕緣體與此第二汲極區相隔。
在一些實施例中，此方法可包含一或多個下列特 徵：形成一第二導電元件於此第四絕緣體上；形成一第二導電元件於此第三及此第四絕緣體上；以一矽局部氧化製程形成此第三絕緣體；以一淺溝槽隔離製程形成此第三絕緣體。
依照本揭露之一些實施例，半導體裝置之製造方法包含：形成一第一絕緣體於一半導體層之一頂面上，此第一絕緣體延伸至此頂面下方並與此頂面中之一溝槽接觸，此溝槽具有一底面及一側壁。此方法亦包含形成一硬罩幕於此第一絕緣體上；及形成一第一開口及一第二開口穿透此硬罩幕及此第一絕緣體，此第一開口及此第二開口延伸至此溝槽之此底面及此側壁。再者，此方法可包含移除此硬罩幕及一部分的此第一絕緣體，以使此第一絕緣體之一剩餘部分與此溝槽之此底面相接觸。再者，此方法可包含形成一第二絕緣體於此溝槽之此底面上，此第二絕緣體與此第一絕緣體相鄰。此外，此方法可包含形成一汲極區於此溝槽之底面。再者，此方法可包含形成一源極區於此溝槽之底面，此源極區與此第二絕緣體相鄰，並藉由此第一絕緣體及此第二絕緣體與此汲極區相隔。
在各種實施例中，此方法可包含一或多個下列特徵：形成一導電元件於此第二絕緣體上；形成一導電元件於此第一絕緣體及此第二絕緣體上；以一矽局部氧化製程形成此第一絕緣體；以一淺溝槽隔離製程形成此第一絕緣體；以及移除此第一硬罩幕及一部分的此第一絕緣體的步驟更包含：以相對於一第二區域較快的速率移除一第一區域，其中此第一區域一鄰近於此硬罩幕，且此第二區域與此硬罩幕具有間隔。
依照本揭露之一些實施例，半導體裝置之製造方 法包含：形成一絕緣體於一半導體層之一頂面上，此絕緣體延伸至此頂面下方並與此頂面中之一溝槽接觸，此溝槽具有一底面及一側壁，此底面及此側壁與此絕緣體接觸。此方法更包含形成一硬罩幕於此絕緣體上；及形成一開口穿透此硬罩幕及此絕緣體，此開口延伸至此溝槽之此底面及此側壁。此外，此方法包含移除此硬罩幕及一部分的此絕緣體，以使此絕緣體之一剩餘部分與此溝槽之此底面及此側壁接觸，其中此第一絕緣體之一剩餘部分之一厚度係由調整此開口之寬度或此開口之位置控制。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧半導體層
104‧‧‧半導體層之頂面
106‧‧‧溝槽
108‧‧‧溝槽之底面
110‧‧‧溝槽之側壁
120‧‧‧汲極區
122‧‧‧源極區
130‧‧‧第一絕緣體
132‧‧‧第二絕緣體
140‧‧‧導電元件
150‧‧‧電流導通路徑
202‧‧‧半導體層
204‧‧‧半導體層之頂面
206‧‧‧溝槽
208‧‧‧溝槽之底面
210‧‧‧溝槽之側壁
220‧‧‧汲極區
222‧‧‧源極區
230‧‧‧第一絕緣體
232‧‧‧第二絕緣體
240‧‧‧導電元件
302‧‧‧半導體層
304‧‧‧半導體層之頂面
306‧‧‧溝槽
308‧‧‧溝槽之底面
310‧‧‧溝槽之側壁
320‧‧‧汲極區
322‧‧‧源極區
330‧‧‧第一絕緣體
332‧‧‧第二絕緣體
340‧‧‧導電元件
350‧‧‧電流導通路徑
402‧‧‧半導體層
404‧‧‧半導體層之頂面
406‧‧‧溝槽
408‧‧‧溝槽之底面
410‧‧‧溝槽之側壁
420‧‧‧汲極區
422‧‧‧源極區
430‧‧‧第一絕緣體
432‧‧‧第二絕緣體
440‧‧‧導電元件
460‧‧‧硬罩幕
470‧‧‧開口
502‧‧‧半導體層
504‧‧‧半導體層之頂面
506‧‧‧溝槽
508‧‧‧溝槽之底面
510‧‧‧溝槽之側壁
520‧‧‧汲極區
522‧‧‧源極區
530‧‧‧第一絕緣體
532‧‧‧第二絕緣體
540‧‧‧導電元件
560‧‧‧硬罩幕
570‧‧‧開口
602‧‧‧半導體層
604‧‧‧半導體層之頂面
606‧‧‧溝槽
608‧‧‧溝槽之底面
610‧‧‧溝槽之側壁
620‧‧‧汲極區
622‧‧‧源極區
630‧‧‧第一絕緣體
632‧‧‧第二絕緣體
640‧‧‧導電元件
660‧‧‧硬罩幕
670a‧‧‧第一開口
670b‧‧‧第二開口
702‧‧‧半導體層
704‧‧‧半導體層之頂面
706‧‧‧溝槽
708‧‧‧溝槽之底面
710‧‧‧溝槽之側壁
720‧‧‧汲極區
722‧‧‧源極區
730‧‧‧第一絕緣體
732‧‧‧第二絕緣體
740‧‧‧導電元件
760‧‧‧硬罩幕
770a‧‧‧第一開口
770b‧‧‧第二開口
802‧‧‧半導體層
804‧‧‧半導體層之頂面
806‧‧‧溝槽
808‧‧‧溝槽之底面
810‧‧‧溝槽之側壁
820‧‧‧汲極區
822‧‧‧源極區
830‧‧‧第一絕緣體
832‧‧‧第二絕緣體
840‧‧‧導電元件
902‧‧‧半導體層
904‧‧‧半導體層之頂面
906‧‧‧溝槽
908‧‧‧溝槽之底面
910‧‧‧溝槽之側壁
920‧‧‧汲極區
922‧‧‧源極區
930‧‧‧第一絕緣體
932‧‧‧第二絕緣體
940‧‧‧導電元件
1006‧‧‧溝槽
1010‧‧‧溝槽之側壁
1030‧‧‧第一絕緣體
1070‧‧‧開口
第1A及1B圖顯示為對應於本揭露之一些實施例之半導體裝置之實施例。
第2A及2B圖顯示為對應於本揭露之一些實施例之半導體裝置之實施例。
第3A及3B圖顯示為對應於本揭露之一些實施例之半導體裝置之實施例。
第4A至4H圖顯示第1A圖之半導體裝置之製造方法之實施例。
第5A至5H圖顯示第1B圖之半導體裝置之製造方法之實施例。
第6A至6F圖顯示第2A圖之半導體裝置之製造方法之實施例。
第7A至7F圖顯示第2B圖之半導體裝置之製造方法之實施例。
第8A至8D圖顯示第3A圖之半導體裝置之製造方法之實施例。
第9A至9D圖顯示第3B圖之半導體裝置之製造方法之實施例。
第10A至10C圖顯示對應於本揭露之一些實施例之半導體裝置之製造方法之實施例。
以下將伴隨圖式，詳細說明本揭露之實施例。
第1A圖顯示為半導體裝置10A之一實施例。裝置10A包含一半導體層102。溝槽106形成於半導體層102之頂面104中。溝槽106具有底面108及側壁110。汲極區120設於溝槽106之底面108。源極區122設於半導體層102之頂面104，並和汲極區120具有間隔。第一絕緣體130設置於溝槽106中及位於汲極區120與源極區122之間。第一絕緣體130與溝槽106之底面108及側壁110相接觸。第二絕緣體132設置於汲極區120及源極區122之間，及位於半導體層102之頂面104上。在一些實施例中，溝槽106之側壁110為弧狀的。在一些實施例中，裝置10A包含導電元件140設於第二絕緣體132上。導電元件140可例如作為閘極電極，以控制或調整位於第二絕緣體132下之半導體層102之導電度。在一些實施例中，導電元件140設置於第二絕 緣體132上並延伸至第一絕緣體130上。導電元件140之設置於絕緣體130上的部分可例如作為場效電板(field plate)，以減少局部電場並增加裝置10A之崩潰電壓。
在一些實施例中，如第1B圖所示之半導體裝置10B，其類似於半導體裝置10A，溝槽106之側壁110及底面108之間的夾角大於90度。
在施予合適電壓至裝置10A或10B之每一終端而啟動裝置10A或10B時，會於源極區122及汲極區120之間的半導體層102形成電流導通路徑150。電流導通路徑150沿第一絕緣體130之周長延伸，以使電流導通路徑150包含垂直分量及水平分量。電流導通路徑150之垂直分量提供一額外的尺寸來調整或改進半導體裝置之參數，例如崩潰電壓或導通狀態電阻(on-state resistance)，而實質上不增加裝置的占用面積。因此，與傳統的具有實質上水平電流導通路徑之裝置相較，在此所述之實施例可在具有較小的占用面積下，達到相同或更佳的裝置效能。
第2A圖顯示為半導體裝置20A之一實施例。裝置20A包含一半導體層202。一溝槽206形成於半導體層202之頂面204中。溝槽206具有底面208及側壁210。汲極區220設於溝槽206之底面208。源極區222亦設於溝槽206之底面208。第一絕緣體230設於溝槽206中，位於汲極區220及源極區222之間，並位於溝槽206之底面208上。第二絕緣體232設於溝槽206中及位於源極區222及第一絕緣體230之間，並位於溝槽206之底面208上。在一些實施例中，溝槽206之側壁210為弧形的。在一些實 施例中，裝置20A包含導電元件240設於第二絕緣體232上。導電元件240可例如作為閘極電極，以控制或調整位於第二絕緣體232下之半導體層202之導電度。在一些實施例中，導電元件240設於第二絕緣體232上並延伸至第一絕緣體230上。設於第一絕緣體230上之部分的導電元件240可例如作為場效電板，以減少局部電場及增加裝置20A之崩潰電壓。
在一些實施例中，如第2B圖所示之半導體裝置20B，其類似於半導體裝置20A，溝槽206之側壁210及底面208之間的夾角大於90度。
第3A圖顯示為半導體裝置30A之一實施例。裝置30A包含半導體層302。溝槽306形成於半導體層302之頂面304中。溝槽306具有底面308及側壁310。源極區322設於溝槽306之底面308。汲極區320設於半導體層302之頂面304，並和源極區322具有間隔。第一絕緣體330設置於溝槽306中，位於源極區322及汲極區320之間，並與溝槽310之底面308及側壁310相接觸。第二絕緣體322設於源極區322及第一絕緣體330之間，並位於溝槽306之底面308上。在一些實施例中，溝槽306之側壁為弧形。在一些實施例中，裝置30A包含一導電元件340設於第二絕緣體332上。導電元件340可例如作為閘極電極，以控制或調節位於第二絕緣體332下之半導體層302之導電度。在一些實施例中，導電元件340設於第二絕緣體332上，並延伸至第一絕緣體330上。設於第一絕緣體330上之部分的導電元件340可作為場效電板，以減少局部電場及增加裝置30A之崩潰電壓。
在一些實施例中，如第3B圖所示之半導體裝置30B， 其類似於半導體裝置30A，溝槽306之側壁310及底面308之間的夾角大於90度。
在施予合適電壓至裝置30A或30B之每一終端而啟動裝置30A或30B時，會於源極區322及汲極區320之間的半導體層302形成電流導通路徑350。電流導通路徑350實質上沿第一絕緣體330之周長設置，以使電流導通路徑350包含垂直分量及水平分量。電流導通路徑350之垂直分量提供一額外的尺寸來調整或改進半導體裝置之參數，例如崩潰電壓或導通狀態電阻(on-state resistance)，而實質上不增加裝置的占用面積。因此，與傳統的具有實質上水平電流導通路徑之裝置相較，在此所述之實施例可在具有較小的占用面積下，達到相同或更佳的裝置效能。
以下實施例將伴隨第4A至4H圖描述裝置10A之製造方法。參見第4A圖，形成第一絕緣體430於半導體層402之頂面404上，以使第一絕緣體430延伸至頂面404下方，且使第一絕緣體430與頂面404中的溝槽406接觸。溝槽406包含一底面408及側壁410，且此底面408及側壁410係與第一絕緣體430接觸。半導體層402可例如為矽層、含矽層、矽基材或晶圓、或由元素或化合物半導體材料組成之膜層。絕緣體430及溝槽406可例如同時由矽局部氧化(LOCOS)製程形成。此LOCOS製程為半導體製造中之習知技術，在此揭露中不作進一步討論。
參見第4B圖，硬罩幕460形成於第一絕緣體430上，硬罩幕460亦可覆蓋頂面404。在一些實施例中，可形成緩衝層(未顯示)於硬罩幕460及第一絕緣體430之間，或形成於硬罩幕 460及頂面404之間，以減少任何由硬罩幕460所導致的應力。硬罩幕460可例如為氮化矽、氮氧化矽、含氮化矽材料、金屬或其他合適材料。硬罩幕460可由低壓化學氣相沉積製程、電漿增強式化學氣相沉積製程、或其他合適的化學氣相沉積製程形成。硬罩幕460亦可由物理氣相沉積製程形成，例如濺鍍、蒸鍍或其他合適物理氣相沉積製程形成。
參見第4C圖，形成開口470穿透硬罩幕460及第一絕緣體430。開口470延伸至溝槽406之底面408。開口470之形成可由例如進行微影及蝕刻製程之組合完成。藉由使用微影製程，可將沉積於硬罩幕460上之光阻層作圖案化，形成一開口，此開口之區域實質上對應於開口470之剖面區域。接著，藉由使用蝕刻製程，可透過光阻層之圖案化開口移除一部分的硬罩幕460及一部分的第一絕緣體430。藉由控制蝕刻製程之參數，例如時間、溫度或蝕刻化學物，可控制或修飾開口之深度及側壁輪廓。
參見第4D圖，移除硬罩幕460及一部分的第一絕緣體430，以使第一絕緣體430之剩餘部分仍與溝槽之底面408及側壁410接觸。可使用例如濕蝕刻製程、乾蝕刻製程或由濕蝕刻及乾蝕刻製程之混合製程或其他可有效地移除硬罩幕460而不完全移除第一絕緣體430之製程，來移除硬罩幕460及一部分的第一絕緣體430。在一些實施例中，第一絕緣體430被移除的部分包含鄰近硬罩幕460之第一區域及與硬罩幕460具有間隔之第二區域。在移除硬罩幕460及部分的第一絕緣體460之製程期間，第一區域(鄰近硬罩幕460)之移除速率高於第二區域(與 硬罩幕460具有間隔)之移除速率。第一區域之較快的移除速率是由施予至第一區域之扭轉(strain)所導致。此扭轉可能是由硬罩幕460之內應力導致。
在一些實施例中，此扭轉可藉由調整硬罩幕460之形成製程作調整。例如，如硬罩幕460為氮化矽層，硬罩幕460可由電漿增強式化學氣相沉積製程形成。藉由使用電漿增強式化學氣相沉積製程，氮化矽層之內應力可由調整硬罩幕形成製程(例如沉積硬罩幕460於第一絕緣體430上之製程)中所使用之氣體源(例如NH3、SiH4、H2)之偏壓，以控制施予至第一絕緣體430之扭轉。在一些實施例中，硬罩幕460及第一絕緣體430之移除速率可藉由在硬罩幕層460及第一絕緣體430之形成期間，控制硬罩幕層460及第一絕緣體430之密度、化學計量或品質來作調整。藉由調整對硬罩幕460及第一絕緣體430的移除速率，可控制第一絕緣體430之剩餘部分之厚度或形狀。
參見第4E圖，形成第二絕緣體432於半導體層402之頂面404上。第二絕緣體432鄰接於第一絕緣體430。第二絕緣體432可由例如將半導體層402之頂面404作氧化而形成，或由化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積製程或其他合適沉積製程沉積形成。第二絕緣體432可經由進行微影及蝕刻製程之組合而圖案化。
參見第4F圖，形成導電元件440於第二絕緣體432上。在一些實施例中，參見第4G圖，導電元件440形成於第一絕緣體430及第二絕緣體432上。導電元件440可由例如使用化學氣相沉積、原子層沉積、分子束磊晶、物理氣相沉積或其他 合適技術，沉積半導體材料或導電材料形成。導電元件440可經由例如微影及蝕刻製程之組合而圖案化。
參見第4H圖，形成一汲極區420於溝槽406之底面408。形成一源極區422於半導體層402之頂面404。源極區422鄰接第二絕緣體432，並藉由第一絕緣體430及第二絕緣體432與汲極區420分隔。源極區422或汲極區420可由例如微影及摻雜製程之組合形成。例如，可由微影製程定義或圖案化源極區422或汲極區420之區域。接著，可對源極區422或汲極區420之微影定義區域使用佈植製程作摻雜，以達成特定的摻雜種類或濃度。在一些實施例中，源極區422及汲極區420之佈植製程可包含佈植摻質至導電元件440中，以修飾導電元件440之導電度。
參見第5A圖，在一些實施例中，以淺溝槽隔離製程形成第一絕緣體530。第5A至5H圖所述之製程步驟，其類似於第4A至4H圖所描述之內容，可應用於製造裝置10B。
接著，係以相應圖示描述製造裝置20A之方法。自第6A圖所述之結構開始，會形成二或多個開口，與第4C圖所示之僅形成單一開口不同。如第6A圖所示，形成第一開口670a及第二開口670b穿透硬罩幕660及第一絕緣體630。第一開口670a及第二開口670b延伸至溝槽606之底面608及側壁610。第一開口670a及第二開口670b可由例如進行微影及蝕刻製程的結合形成。藉由使用微影製程，可對設於硬罩幕660上之光阻層作圖案化，以形成開口，該開口的區域對應於第一開口670a及第二開口670b之剖面區域。接著，藉由使用蝕刻製程，透過 光阻層之圖案化開口移除一部分的硬罩幕660及一部分的第一絕緣體630。藉由控制蝕刻製程之參數(例如時間、溫度或蝕刻化學物)可控制及修飾第一開口670a及第二開口670b之深度及側壁輪廓。
參見第6B圖，移除硬罩幕660及一部分的第一絕緣體630，以使第一絕緣體630之剩餘部分與溝槽606之底面608相接觸。可使用例如濕蝕刻製程、乾蝕刻製程或由濕蝕刻及乾蝕刻製程之混合製程或其他可有效地移除硬罩幕660而不完全移除第一絕緣體630之製程，來移除硬罩幕660及一部分的第一絕緣體630。在一些實施例中，第一絕緣體630被移除的部分包含鄰近硬罩幕660之第一區域及與硬罩幕660具有間隔之第二區域。在移除硬罩幕660及部分的第一絕緣體630之製程期間，第一區域(鄰近硬罩幕660)之移除速率高於第二區域(與硬罩幕660具有間隔)之移除速率。第一區域之較快的移除速率是由施予至第一區域之扭轉(strain)所導致。此扭轉可能是由硬罩幕660之內應力導致。
在一些實施例中，此扭轉可藉由調整硬罩幕660之形成製程作調整。例如，如硬罩幕660為氮化矽層，硬罩幕660可由電漿增強式化學氣相沉積製程形成。藉由使用電漿增強式化學氣相沉積製程，氮化矽層之內應力可由調整硬罩幕形成製程(例如沉積硬罩幕660於第一絕緣體630上之製程)中所使用之氣體源(例如NH3、SiH4、H2)之偏壓，以控制施予至第一絕緣體630之扭轉。在一些實施例中，硬罩幕660及第一絕緣體630之移除速率可藉由在硬罩幕層660及第一絕緣體630之形成期 間，控制硬罩幕層660及第一絕緣體630之密度、化學計量或品質來作調整。藉由調整硬罩幕660及第一絕緣體630之移除速率，可控制第一絕緣體630之剩餘部分之厚度或形狀。
參見第6C圖，形成第二絕緣體632於溝槽606之底面608上。第二絕緣體632可由例如將溝槽606之底面608氧化而形成或使用例如化學氣相沉積製程、原子層沉積製程、分子束磊晶製程、物理氣相沉積製程或其他合適沉積製程形成。第二絕緣體632可經由進行微影及蝕刻製程之組合而圖案化。
參見第6D圖，形成導電元件640於第二絕緣體632上。在一些實施例中，參見第6E圖，導電元件640形成於第一絕緣體630及第二絕緣體632上。導電元件640可由例如使用化學氣相沉積、原子層沉積、分子束磊晶、物理氣相沉積或其他合適技術，沉積半導體材料或導電材料形成。導電元件640可經由例如微影及蝕刻製程之組合而圖案化。
參見第6F圖，形成汲極區620於溝槽606之底面608。源極區622亦形成於溝槽606之底面。源極區622鄰接第二絕緣體632，並藉由第一絕緣體630及第二絕緣體632與汲極區620分隔。源極區622或汲極區620可由例如微影及摻雜製程之組合形成。例如，可由微影製程定義或圖案化源極區622或汲極區620之區域。接著，可對源極區622或汲極區620之微影定義區域使用佈植製程作摻雜，以達成特定的摻雜種類或濃度。在一些實施例中，源極區622及汲極區620之佈植製程可包含佈植摻質至導電元件640，以修飾導電元件640之導電度。
參見第7A圖，在一些實施例中，以淺溝槽隔離製 程形成第一絕緣體730。第7A至7F圖所述之製程步驟，其類似於第6A至6F圖所描述之內容，可應用於製造裝置20B。
接著，係依相應圖示描述製造裝置30A之方法。自第8A圖所述之結構開始，以如第4D圖所示之結構為基礎，形成第二絕緣體832形成於溝槽806之底面808上。第二絕緣體832鄰近於第一絕緣體830。
參見第8B圖，形成導電元件840於第二絕緣體832上。在一些實施例中，參見第8C圖，導電元件840形成於第一絕緣體830及第二絕緣體832上。導電元件840可由化學氣相沉積、原子層沉積、分子束磊晶、物理氣相沉積或其他合適技術所沉積之半導體材料或導電材料形成。導電元件840可由例如微影及蝕刻製程之結合作圖案化。
參見第8D圖，汲極區820形成於半導體層802之頂面804。源極區822亦形成於溝槽808之底面。源極區822鄰近於第二絕緣體832，且藉由第一絕緣體830及第二絕緣體832與汲極區820分隔。源極區822或汲極區820可由例如微影及摻雜製程之組合形成。例如，可由微影製程定義或圖案化源極區822或汲極區820之區域。接著，可對源極區822或汲極區820之微影定義區域使用佈植製程作摻雜，以達成特定的摻雜種類或濃度。在一些實施例中，源極區822或汲極區820之佈植製程可包含佈植摻質至導電元件840，以修飾導電元件840之導電度。
參見第9A圖，在一些實施例中，以淺溝槽隔離製程形成第一絕緣體930。第9A至9D圖所述之製程步驟，其類似於第8A至8D圖所描述之內容，可應用於製造裝置30B。
參見第10A及10B圖，在一些實施例中，可藉由控制開口1070之寬度或藉由控制溝槽1006之寬度，調整第一絕緣體1030之厚度。在一些實施例中，參見第10C圖，可形成開口1070於靠近溝槽1006之側壁1010處，調整第一絕緣體1030之厚度。
在一些實施例中，可形成擇自裝置10A、20A及30A所組成的群組中的任意組合於相同的半導體層上。在一些實施例中，這些裝置可共享一些或全部的製程步驟，並使用相同材料，以能於相同步驟中製造使這些裝置。例如，裝置10A及20A之第一絕緣體可同時形成於相同的半導體層上，並使用相同的絕緣材料。
可形成擇自裝置10B、20B及30B所組成的群組中的任意組合於相同的半導體層上。在一些實施例中，這些裝置可共享一些或全部的製程步驟，並使用相同材料，以能於相同步驟中製造使這些裝置。例如，裝置10B及20B之第一絕緣體可同時形成於相同的半導體層上，並使用相同的絕緣材料。
在一些實施例中，裝置10A、10B、20A、20B、30A或30B，可為例如具有導電元件作為閘極電極之場效電晶體(FET)。導電元件亦可作為場效板，以減少局部電場及增加場效電晶體之崩潰電壓。可使用前述之方法形成源極區及汲極區。可使用例如佈植形成額外的摻雜區，以控制場效電晶體之導電值及導電型態。例如，可藉由摻雜N型摻質形成源極及汲極區，並在第二絕緣體下的一區域摻雜P型摻質以形成具有N-型通道區之FET。此外，可在與第一絕緣體接觸之溝槽區域(其亦為半 導體層之區域)摻雜N型摻質，以例如作為FET之汲極延伸區，以增加FET之操作電壓或增加FET之源極區至汲極區之崩潰電壓。在以上之實施例中，藉由使用相反型態之摻質，可形成具有汲極延伸之具有P型通道之FET。
在一些實施例中，裝置10A、10B、20A、20B、30A或30B可為例如二極體，其中源極區及汲極區可摻有相反的摻雜型態，以形成P-N或P-I-N二極體。此外，可對與第一絕緣體接觸之溝槽區域作摻雜，以控制二極體之導電值或崩潰電壓。
本揭露所述之實施例可作適當的改編或修飾。因此，上述之實施例應被視為是用以舉例說明，而非用以限制本揭露。

Claims (55)

  1. 一種半導體裝置，包含：一半導體層；一溝槽形成於該半導體層之一頂面中，該溝槽具有：一底面；及一側壁；一汲極區設於該溝槽之該底面；一源極區設於該半導體層之該頂面，並與該汲極區具有間隔；一第一絕緣體設於該溝槽中，位於該汲極區及該源極區之間，並與該溝槽之該底面及該側壁相接觸；一第二絕緣體設於該汲極區與該源極區之間，並位於該半導體層之該頂面上，其中該第一絕緣體和該第二絕緣體未覆蓋該汲極區；以及一第一導電元件設於該第二絕緣體上且接觸該第一絕緣體。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電元件更設於該第一絕緣體上。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該溝槽、該汲極區、該源極區及該半導體層之頂面各自為一第一溝槽、一第一汲極區、一第一源極區及該半導體層之一第一頂面，且該半導體裝置更包含：一第二溝槽形成於該半導體層之一第二頂面中，該第二溝槽具有： 一第二底面；及一第二側壁；一第二汲極區設於該第二溝槽之該第二底面；一第二源極區設於該第二溝槽之該第二底面；一第三絕緣體設於該第二溝槽中，位於該第二汲極區及該第二源極區之間，且位於該第二溝槽之該第二底面上；及一第四絕緣體設於該第二溝槽中，位於該第二源極區及該第三絕緣體之間，且位於該第二溝槽之該第二底面上。
  4. 如申請專利範圍第3項所述之半導體裝置，更包含一第二導電元件設於該第四絕緣體上。
  5. 如申請專利範圍第3項所述之半導體裝置，更包含一第二導電元件設於該第三絕緣體及該第四絕緣體上。
  6. 如申請專利範圍第3項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體由相同材料形成。
  7. 如申請專利範圍第3項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體具有不同厚度。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該溝槽、該汲極區、該源極區及該半導體層之該頂面各自為一第一溝槽、一第一汲極區、一第一源極區及該半導體層之一第一頂面，且該半導體裝置更包含：一第二溝槽形成於該半導體層之一第二頂面中，該第二溝槽具有： 一第二底面；及一第二側壁；一第二汲極區設於該半導體層之該第二頂面；一第二源極區設於該第二溝槽之該第二底面；一第三絕緣體設於該第二溝槽中，位於該第二汲極區及該第二源極區之間，且位於該第二溝槽之該第二底面上；及一第四絕緣體設於該第二溝槽中，位於該第二源極區及該第三絕緣體上，且位於該第二溝槽之該第二底面上。
  9. 如申請專利範圍第8項所述之半導體裝置，更包含一第二導電元件設於該第四絕緣體上。
  10. 如申請專利範圍第8項所述之半導體裝置，更包含一第二導電元件設於該第三絕緣體及該第四絕緣體上。
  11. 如申請專利範圍第8項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體由相同材料形成。
  12. 如申請專利範圍第8項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體具有不同厚度。
  13. 一種半導體裝置，包含：一半導體層；一溝槽形成於該半導體層之一頂面中，該溝槽具有：一底面；及一側壁；一源極區設於該溝槽之該底面；一汲極區設於該半導體層之該頂面，並與該源極區具有 間隔；一第一絕緣體設於該溝槽中，位於該源極區及該汲極區之間，並與該溝槽之底面及該側壁相接觸；一第二絕緣體設於該源極區與該第一絕緣體之間，並位於該溝槽之該底面上，其中該第一絕緣體和該第二絕緣體未覆蓋該汲極區；以及一第一導電元件設於該第二絕緣體上且接觸該第一絕緣體。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該第一導電元件更設於該第一絕緣體上。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該溝槽、該汲極區、該源極區及該半導體層之該頂面各自為一第一溝槽、一第一汲極區、一第一源極區及該半導體層之一第一頂面，且該半導體裝置更包含：一第二溝槽形成於該半導體層之一第二頂面中，該第二溝槽具有：一第二底面；及一第二側壁；一第二汲極區設於該第二溝槽之該第二底面；一第二源極區設於該第二溝槽之該第二底面；一第三絕緣體設於該第二溝槽中，位於該第二汲極區及該第二源極區之間，且位於該第二溝槽之該第二底面上；及一第四絕緣體設於該第二溝槽中，位於該第二源極區及 該第三絕緣體之間，且位於該第二溝槽之該第二底面上。
  16. 如申請專利範圍第15項所述之半導體裝置，更包含一第二導電元件設於該第四絕緣體上。
  17. 如申請專利範圍第15項所述之半導體裝置，更包含一第二導電元件設於該第三絕緣體及該第四絕緣體上。
  18. 如申請專利範圍第15項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體由相同材料形成。
  19. 如申請專利範圍第15項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體具有不同厚度。
  20. 如申請專利範圍第13項所述之半導體裝置，其中該溝槽、該汲極區、該源極區及該半導體層之該頂面各自為一第一溝槽、一第一汲極區、一第一源極區及該半導體層之一第一頂面，且該半導體裝置更包含：一第二溝槽形成於該半導體層之一第二頂面中，該第二溝槽具有：一第二底面；及一第二側壁；一第二汲極區設於該半導體層之該第二頂面；一第二源極區設於該第二溝槽之該第二底面；一第三絕緣體設於該第二溝槽中，位於該第二汲極區及該第二源極區之間，且位於該第二溝槽之該第二底面上；及一第四絕緣體設於該第二溝槽中，位於該第二源極區及 該第三絕緣體之間，且位於該第二溝槽之該第二底面上。
  21. 如申請專利範圍第20項所述之半導體裝置，更包含一第二導電元件設於該第四絕緣體上。
  22. 如申請專利範圍第20項所述之半導體裝置，更包含一第二導電元件設於該第三絕緣體及該第四絕緣體上。
  23. 如申請專利範圍第20項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體由相同材料形成。
  24. 如申請專利範圍第20項所述之半導體裝置，其中該第一絕緣體及該第三絕緣體具有不同厚度。
  25. 一種半導體裝置，包含：一半導體層；一溝槽形成於該半導體層之一頂面中，該溝槽具有：一底面；及一側壁；一汲極區設於該溝槽之該底面；一源極區設於該溝槽之該底面；一第一絕緣體設於該溝槽中，位於該汲極區及該源極區之間，且位於該溝槽之該底面上；一第二絕緣體設該溝槽中，位於該第一絕緣體與該源極區之間，且位於該溝槽之該底面上；以及一導電元件設於該第二絕緣體上且接觸該第一絕緣體。
  26. 如申請專利範圍第25項所述之半導體裝置，其中該導電 元件更設於該第一絕緣體上。
  27. 一種半導體裝置，包含：一半導體層；一第一及一第二摻雜區設於該半導體層上；一第一及一第二絕緣體設於該第一摻雜區及該第二摻雜區之間，以定義該半導體裝置在啟用狀態時，半導體層中之電流導通路徑位於該第一摻雜區及該第二摻雜區之間，該電流導通路徑實質上沿該第一絕緣體之周長設置並具有一垂直分量及一水平分量，且該第一絕緣體未覆蓋該第一及該第二摻雜區之其中一者；以及一導電元件設於該第二絕緣體上且接觸該第一絕緣體。
  28. 一種半導體裝置之製造方法，該方法包含：形成一第一絕緣體於一半導體層之一第一頂面上，該第一絕緣體延伸至該第一頂面下方並與該第一頂面中之一第一溝槽接觸，該第一溝槽具有：一第一底面；一第一側壁，該第一底面及該第一側壁與該第一絕緣體相接觸；形成一第一硬罩幕於該第一絕緣體上；形成穿透該第一硬罩幕及該第一絕緣體之一第一開口，該第一開口延伸至該第一溝槽之該第一底面；移除該第一硬罩幕及一部分的該第一絕緣體，以使該第一絕緣體之一剩餘部分與該第一底面及該第一側壁相 接觸；形成一第二絕緣體於該半導體層之該第一頂面上，該第二絕緣體與該第一絕緣體相鄰；形成一第一汲極區於該第一溝槽之該第一底面；形成一第一源極區於該半導體層之該第一頂面，該第一源極區與該第二絕緣區相鄰，且藉由該第一及該第二絕緣體與該第一汲極區相隔；以及形成一第一導電元件於該第二絕緣體上且接觸該第一絕緣體。
  29. 如申請專利範圍第28項所述之半導體裝置之製造方法，更包含形成該第一導電元件於該第一絕緣體上。
  30. 如申請專利範圍第28項所述之半導體裝置之製造方法，其中形成該第一絕緣體之步驟包含以一矽局部氧化製程或一淺溝槽隔離製程形成該第一絕緣體。
  31. 如申請專利範圍第28項所述之半導體裝置之製造方法，其中該第一絕緣體被移除的部分包含：一鄰近於該硬罩幕之第一區域；一與該硬罩幕具有間隔之第二區域；及其中移除該第一硬罩幕及該部分的該第一絕緣體更包含以相對於該第二區域較快的速率移除該第一區域。
  32. 如申請專利範圍第28項所述之半導體裝置之製造方法，更包含：形成一第三絕緣體於該半導體層之一第二頂面上，該第三絕緣體延伸至該第二頂面下方並與該第二頂面中之 一第二溝槽相接觸，該第二溝槽具有：一第二底面；及一第二側壁；形成一第二硬罩幕於該第三絕緣體上；形成一第二開口及一第三開口穿透該第二硬罩幕及該第三絕緣體，該第二開口及該第三開口延伸至該第二溝槽之該第二底面及該第二側壁；移除該第二硬罩幕及一部分的該第三絕緣體，以使該第三絕緣體之一剩餘部分與該第二溝槽之該第二底面相接觸；形成一第四絕緣體於該第二溝槽之該第二底面上，該第四絕緣體與該第三絕緣體相鄰；形成一第二汲極區於該第二溝槽之該第二底面；以及形成一第二源極區於該第二溝槽之該第二底面，該第二源極區與該第四絕緣體相鄰，且藉由該第三及該第四絕緣體與該第二汲極區水平地相隔。
  33. 如申請專利範圍第32項所述之半導體裝置之製造方法，更包含形成一第二導電元件於該第四絕緣體上。
  34. 如申請專利範圍第32項所述之半導體裝置之製造方法，更包含形成一第二導電元件於該第三及該第四絕緣體上。
  35. 如申請專利範圍第32項所述之半導體裝置之製造方法，其中該第一絕緣體該第三絕緣體於一單一製程步驟中形成。
  36. 如申請專利範圍第32項所述之半導體裝置之製造方法，其中形成該第三絕緣體之步驟包含以一矽局部氧化製程或一淺溝槽隔離製程形成該第三絕緣體。
  37. 如申請專利範圍第28項所述之半導體裝置之製造方法，更包含：形成一第三絕緣體於該半導體層之一第二頂面上，該第三絕緣體延伸至該第二頂面下方並與該第二頂面中之一第二溝槽接觸，該第二溝槽具有：一第二底面；及一第二側壁；形成一第二硬罩幕於該第三絕緣體上；形成一第二開口穿透該第二硬罩幕及該第三絕緣體，該第二開口延伸至該第二溝槽之該第二底面；移除該第二硬罩幕及一部分的該第三絕緣體，以使該第三絕緣體之一剩餘部分與該第二底面及該第二側壁相接觸；形成一第四絕緣體於該第二溝槽之該第二底面上，該第四絕緣體與該第三絕緣體相鄰；形成一第二汲極區於該第二半導體層之該第二頂面；以及形成一第二源極區於該第二溝槽之該第二底面，該第二源極區與該第四絕緣體相鄰，且藉由該第三及該第四絕緣體與該第二汲極區相隔。
  38. 如申請專利範圍第37項所述之半導體裝置之製造方法， 更包含形成一第二導電元件於該第四絕緣體上。
  39. 如申請專利範圍第37項所述之半導體裝置之製造方法，更包含形成一第二導電元件於該第三絕緣體及該第四絕緣體上。
  40. 如申請專利範圍第37項所述之半導體裝置之製造方法，其中該第一絕緣體及該第三絕緣體係於一單一製程步驟中形成。
  41. 如申請專利範圍第37項所述之半導體裝置之製造方法，其中形成該第三絕緣體之步驟包含以一矽局部氧化製程或一淺溝槽隔離製程形成該第三絕緣體。
  42. 一種半導體裝置之製造方法，該方法包含：形成一第一絕緣體於一半導體層之一第一頂面上，該第一絕緣體延伸至該第一頂面下方並與該第一頂面中之一第一溝槽接觸，該第一溝槽具有：一第一底面；一第一側壁，該第一底面及該第一側壁與該第一絕緣體相接觸；形成一第一硬罩幕於該第一絕緣體上；形成一第一開口穿透該第一硬罩幕及該第一絕緣體，該第一開口延伸至該第一溝槽之該第一底面；移除該第一硬罩幕及一部分的該第一絕緣體，以使該第一絕緣體之一剩餘部分與該第一底面及該第一側壁相接觸；形成一第二絕緣體於第一溝槽之該第一底面上，該第二 絕緣體與該第一絕緣體相鄰；形成一第一汲極區於該半導體層之該第一頂面；形成一第一源極區於該第一溝槽之該第一底面，該第一源極區與該第二絕緣體相鄰；以及形成一第一導電元件於該第二絕緣體上且接觸該第一絕緣體。
  43. 如申請專利範圍第42項所述之半導體裝置之製造方法，更包含形成該第一導電元件於該第一絕緣體上。
  44. 如申請專利範圍第42項所述之半導體裝置之製造方法，其中形成該第一絕緣體之步驟包含以一矽局部氧化製程或一淺溝槽隔離製程形成該第一絕緣體。
  45. 如申請專利範圍第42項所述之半導體裝置之製造方法，其中該第一絕緣體被移除之該部分包含：一鄰近於該硬罩幕之第一區域；一遠離該硬罩幕之第二區域；及其中移除該第一硬罩幕及該部分的該第一絕緣體更包含以相對於該第二區域較快的速率移除該第一區域。
  46. 如申請專利範圍第42項所述之半導體裝置之製造方法，更包含：形成一第三絕緣體於該半導體層之一第二頂面上，該第三絕緣體延伸至該第二頂面下方並與該第二頂面中之一第二溝槽接觸，該第二溝槽具有：一第二底面；及一第二側壁； 形成一第二硬罩幕於該第三絕緣體上；形成一第二開口及一第三開口穿透該第二硬罩幕及該第三絕緣體，該第二開口及該第三開口延伸至該第二溝槽之該第二底面及該第二側壁；移除該第二硬罩幕及一部分的該第三絕緣體，以使該第三絕緣體之一剩餘部分與該第二溝槽之該第二底面接觸；形成一第四絕緣體於該第二溝槽之該第二底面上，該第四絕緣體與該第三絕緣體相鄰；形成一第二汲極區於該第二溝槽之該第二底面；以及形成一第二源極區於該第二溝槽之該第二底面，該第二源極區與該第四絕緣體相鄰，且藉由該第三及該第四絕緣體與該第二汲極區相隔。
  47. 如申請專利範圍第46項所述之半導體裝置之製造方法，更包含形成一第二導電元件於該第四絕緣體上。
  48. 如申請專利範圍第46項所述之半導體裝置之製造方法，更包含形成一第二導電元件於該第三及該第四絕緣體上。
  49. 如申請專利範圍第46項所述之半導體裝置之製造方法，其中該第一絕緣體及該第三絕緣體於一單一製程步驟中形成。
  50. 如申請專利範圍第49項所述之半導體裝置之製造方法，其中形成該第三絕緣體之步驟包含以一矽局部氧化製程或一淺溝槽隔離製程形成該第三絕緣體。
  51. 一種半導體裝置之製造方法，該方法包含：形成一第一絕緣體於一半導體層之一頂面上，該第一絕緣體延伸至該頂面下方並與該頂面中之一溝槽接觸，該溝槽具有：一底面；及一側壁；形成一硬罩幕於該第一絕緣體上；形成一第一開口及一第二開口穿透該硬罩幕及該第一絕緣體，該第一開口及該第二開口延伸至該溝槽之該底面及該側壁；移除該硬罩幕及一部分的該第一絕緣體，以使該第一絕緣體之一剩餘部分與該溝槽之該底面接觸；形成一第二絕緣體於該溝槽之該底面上，該第二絕緣體與該第一絕緣體相鄰；形成一汲極區於溝槽之該底面；形成一源極區於該溝槽之該底面，該源極區與該第二絕緣體相鄰，並藉由該第一絕緣體及該第二絕緣體與該汲極區相隔；以及形成一導電元件於該第二絕緣體上且接觸該第一絕緣體。
  52. 如申請專利範圍第51項所述之半導體裝置之製造方法，更包含形成該導電元件於該第一絕緣體上。
  53. 如申請專利範圍第51項所述之半導體裝置之製造方法，其中形成該第一絕緣體之步驟包含以一矽局部氧化製 程或一淺溝槽隔離製程形成該第一絕緣體。
  54. 如申請專利範圍第51項所述之半導體裝置之製造方法，其中該第一絕緣體被移除之該部分包含：一鄰近於該硬罩幕之第一區域；一遠離該硬罩幕之第二區域；及其中移除該第一硬罩幕及該部分的該第一絕緣體更包含以相對於該第二區域較快的速率移除該第一區域。
  55. 一種半導體裝置之製造方法，該方法包含：形成一第一絕緣體於一半導體層之一頂面上，該第一絕緣體延伸至該頂面下方並與該頂面中之一溝槽接觸，該溝槽具有：一底面；及一側壁，該底面及該側壁與該第一絕緣體接觸；形成一硬罩幕於該第一絕緣體上；形成一開口穿透該硬罩幕及該第一絕緣體，該開口延伸至該溝槽之該底面及該側壁；移除該硬罩幕及一部分的該第一絕緣體，以使該第一絕緣體之一剩餘部分與該溝槽之該底面及該側壁接觸，其中該第一絕緣體之一剩餘部分之一厚度係由調整該開口之寬度或該開口之位置控制；形成一第二絕緣體與該第一絕緣體相鄰；以及形成一導電元件於該第二絕緣體上且接觸該第一絕緣體。
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* Cited by examiner, † Cited by third party
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