KR20200088757A - 시험 장치, 시험 방법, 인터페이스 유닛 - Google Patents

시험 장치, 시험 방법, 인터페이스 유닛 Download PDF

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KR20200088757A
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슈이치 이나게
카즈히로 이에즈미
토모유키 이타쿠라
케이스케 쿠스노키
요시히로 카토
카즈히로 츠지카와
나오야 키무라
유키 와타나베
유이치로 하라다
코지 미야우치
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Abstract

<과제>
외부로부터 동기 제어하기 어려운 디바이스를 효율적으로 시험 가능한 시험 장치, 시험 방법을 제공한다.
<해결 수단>
시험 장치(200)는, 외부로부터의 동기 제어가 불가능한 DUT(110)를 검사 대상으로 한다. 메인 컨트롤러(210)는, 그 자체가 주도권을 갖는 동기 제어에 의해 디바이스를 검사하는 아키텍처를 베이스로 하고 있다. MIU(220)는, 메인 컨트롤러(210)와 DUT(110) 사이에 개재하고, DUT(110)와의 사이에서, DUT(110)가 주도권을 갖는 비동기 제어를 성립시키면서, 메인 컨트롤러(210)와의 사이에서, 메인 컨트롤러(210)가 주도권을 갖는 제어를 성립시킨다.

Description

시험 장치, 시험 방법, 인터페이스 유닛 {TEST APPARATUS, TEST METHOD AND INTERFACE UNIT}
본 발명은, 시험 장치에 관한 것이다.
대량 생산되는 반도체 디바이스의 검사에, 반도체 시험 장치(ATE: Automatic Test Equipment, 이하, 단순히 시험 장치라고 한다)가 사용된다. 시험 장치는, 피시험 디바이스(DUT: Device Under Test)에 시험 신호를 주고, 피시험 디바이스로부터, 시험 신호에 상응한 리스폰스를 취득하고, 얻어진 리스폰스가 기대치와 동일한지 여부를 판정한다.
종래에 있어서의 DUT의 대표예는, 외부로부터의 제어하에서 수동적으로 동작하는 메모리이다. 시험 장치는 메모리에 데이터(테스트 패턴)를 입력하고, 이어서 메모리로부터 데이터를 판독하여, 판독한 데이터가 기대치와 동일한지 여부를 판정한다.
도 1은, 종래의 시험 시스템(2)의 아키텍처를 나타내는 도면이다. 메모리 등의 DUT(10)는, 시험 장치(20)로부터의 데이터가 입력되고, 또한 입력된 신호에 기초한 신호를 출력하는 기능(I/O(Input/Output) 블록이라고 한다)을 구비한다. 또한 DUT(10)에는, 동기 신호(시스템 클럭 신호)를 입력 가능하고, I/O 블록의 동작을 클럭의 사이클 단위로 제어 가능하다. 따라서 시험 장치(20)는, 클럭의 사이클 단위로, DUT(10)의 상태를 일일이 알 수 있고, 또한 제어할 수 있었다. 이에 의해, 종래의 시험 시스템(2)에서는, 시험 장치(20)를 마스터, DUT(10)를 슬레이브로 하여, 클럭 사이클 레벨의 동기 제어가 진행되고 있다.
시험 장치(20)는, 대량의 메모리를 효율적으로 시험할 수 있도록 개발되어 온 경위가 있고, 따라서, 현상의 시험 장치(20)는, 시험 장치(20)가 주도권을 갖는 동기 제어의 아키텍처가 베이스가 되고 있다.
최근, SoP(System on Chip)나 SiP(System in Package) 등의, 능동적, 자율적으로 동작하는 디바이스(이하, 복합 디바이스라고도 한다)의 시험 수요가 높아지고 있다. 복합 디바이스는, (i) 프로세서를 구비하고, OS(Operating System)가 인스톨된 최종 제품에 가까운 것이나, (ii) 오실레이터를 내장하고, 외부로부터의 동기 신호를 받지 않는 것 등으로 분류된다.
복합 디바이스에 있어서의 데이터의 입출력 타이밍은, 시험 장치에 의해 클럭 사이클마다 제어할 수 없고, 시험 장치와 복합 디바이스 사이는 비동기 제어가 된다. 따라서, 동기 제어를 전제로 한 종래의 메모리 시험의 아키텍처를 그대로 적용하면, 시험 효율이 저하하고, 스루풋이 현저하게 저하한다.
본 발명은 이와 같은 상황에서 안출된 것으로서, 그 일 실시예의 예시적인 일 목적은, 외부로부터 클럭 사이클 레벨에서의 동기 제어하기 어려운 디바이스를 효율적으로 시험 가능한 시험 장치, 시험 방법 등의 제공하는 것에 있다.
본 발명의 일 실시예는, 시험 장치에 관한 것이다. 시험 장치는, 디바이스측 통신 회로와, 프로그램 제어 가능한 디바이스측 프로세서를 구비하는 피시험 디바이스를 검사 대상으로 한다. 시험 장치는, 해당 시험 장치를 통합적으로 제어하는 메인 컨트롤러와, 프로그램 제어 가능한 테스터측 프로세서와, 디바이스측 통신 회로 사이에서 전송 채널을 형성하는 테스터측 통신 회로를 포함하는 인터페이스 유닛을 구비한다. 디바이스측 프로세서가 디바이스용 스크립트를 실행하는 것에 의해, 피시험 디바이스가 주도권을 갖는 비동기 시험이 진행된다.
시험에 앞서 시험 장치로부터 피시험 디바이스에, 디바이스용 스크립트를 로드 가능해도 좋다.
디바이스용 스크립트의 로드는, 디바이스측 통신 회로와 테스터측 통신 회로 사이의 인터페이스와는 별도의, 유선 인터페이스를 통해 진행되어도 좋다.
디바이스측 통신 회로와 테스터측 통신 회로는 I2C(Inter IC) 또는 SPI(Serial Peripheral Interface)에 준거하여, 마스터, 슬레이브의 관계는 전환 가능해도 좋다.
인터페이스 유닛은, 전송 채널을 통해 테스터측 통신 회로가 수신한 데이터에 기초하여 피시험 디바이스의 양호 여부를 판정하고, 판정 결과가 메인 컨트롤러에 제공되어도 좋다.
테스터측 프로세서는, 디바이스용 스크립트와 함께 시험의 시퀀스를 규정하는 테스터용 스크립트를 실행해도 좋다.
본 발명의 일 실시예는 시험 장치에 관한 것이다. 시험 장치는, 외부로부터의 동기 제어가 불가능한 피시험 디바이스를 검사한다. 시험 장치는, 그 자체가 주도권을 갖는 동기 제어에 의해 피시험 디바이스를 검사하는 아키텍처를 베이스로 하고 있는 메인 컨트롤러와, 메인 컨트롤러와 피시험 디바이스 사이에 개재하고, 피시험 디바이스와의 사이에서, 피시험 디바이스가 주도권을 갖는 비동기 제어를 성립시키면서, 메인 컨트롤러와의 사이에서, 메인 컨트롤러가 주도권을 갖는 제어를 성립시키는 인터페이스 유닛을 구비한다.
한편, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것도, 본 발명의 실시예로서 유효하다.
본 발명의 일 실시예에 의하면, 외부로부터 동기 제어하기 어려운 디바이스를 효율적으로 시험할 수 있다.
도 1은 종래의 시험 시스템의 아키텍처를 나타내는 도면이다.
도 2는 실시예에 따른 시험 시스템의 블록도이다.
도 3은 실시예에 따른 시험 시스템의 블록도이다.
도 4는 기능 시험에 있어서의 각 요소에 있어서의 명령의 실행을 설명하는 도면이다.
도 5는 기능 시험에 관한 시퀀스 다이어그램이다.
도 6은 기능 시험에 관한 다른 시퀀스 다이어그램이다.
이하, 본 발명을 바람직한 실시예를 바탕으로 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 부여하고 적절히 중복되는 설명은 생략한다. 또한, 실시예는, 발명을 한정하는 것이 아닌 예시이고, 실시예에 기술되는 모든 특징이나 그 조합은, 반드시 발명의 본질적인 것이라고는 할 수 없다.
본 명세서에 있어서, 「부재 A가 부재 B와 접속된 상태」란, 부재 A와 부재 B가 물리적으로 직접적으로 접속되는 경우 이외에, 부재 A와 부재 B가, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는, 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상시키지 않는, 기타의 부재를 통해 간접적으로 접속되는 경우도 포함한다.
마찬가지로, 「부재 C가, 부재 A와 부재 B 사이에 마련된 상태」란, 부재 A와 부재 C, 혹은 부재 B와 부재 C가 직접적으로 접속되는 경우 이외에, 그들의 전기적인 접속 상태에 실질적인 영향을 미치지 않는, 혹은 그들의 결합에 의해 발휘되는 기능이나 효과를 손상시키지 않는, 기타의 부재를 통해 간접적으로 접속되는 경우도 포함한다.
도 2는, 실시예에 따른 시험 시스템(100)의 블록도이다. 시험 시스템(100)은, DUT(110)와 시험 장치(200)를 구비한다. DUT(110)는, SiP나 SoC 등의 외부로부터 동기 제어하기 곤란한 디바이스이다.
시험 장치(200)는, 메인 컨트롤러(210) 및 멀티 인터페이스 유닛(이하, MIU)(220)을 구비한다. 메인 컨트롤러(210)는, 그 자체가 주도권을 갖는 동기 제어에 의해 DUT를 검사하는 아키텍처를 베이스로서 구성되는 기간 플랫폼이다.
MIU(220)는, 메인 컨트롤러(210)와 DUT(110) 사이에 마련된다. MIU(220)는, 메인 컨트롤러(210)와 DUT(110) 사이에 개재하고, DUT(110)와의 사이에서, DUT(110)가 주도권을 갖는 비동기 제어를 성립시키면서, 메인 컨트롤러(210)와 MIU(220) 사이에서, 메인 컨트롤러(210)가 주도권을 갖는 제어를 성립시킨다.
일 실시예에 있어서, 메인 컨트롤러(210)는, 메모리 시험에도 이용 가능한 기존의 하드웨어, 즉 ATE여도 좋다. MIU(220)는, 메인 컨트롤러(ATE)(210)와 DUT(110) 사이에 마련된 추가의 하드웨어라고 할 수 있다.
도 3은, 실시예에 따른 시험 시스템(100)의 블록도이다. DUT(110)는, 디바이스측 프로세서(112) 및 디바이스측 통신 회로(114)를 구비한다. 디바이스측 프로세서(112)는, MPU(Micro Processing Unit)나 CPU(Central Processing Unit) 등의 프로그램 제어 가능한 하드웨어이다. 복합 디바이스의 일례인 IoT(Internet of Things) 디바이스에는, 프로세서로서 ARM사가 설계하는 프로세서 코어가 실장되는 경우가 많다. DUT(110)는, 디바이스측 프로세서(112)에 더하여, 오실레이터, 메모리를 내장할 수 있다.
디바이스측 통신 회로(114)는, 외부와의 사이에서 데이터를 송수신 가능한 소정의 통신 프로토콜에 준거하는 유선 혹은 무선 인터페이스이다. 예를 들면 디바이스측 통신 회로(114)는, I2C(Inter IC) 인터페이스, SPI(Serial Peripheral Interface), GPIO(General Purpose Input/Output), UART(Universal Asynchronous Receiver/Transmitter) 등의 유선 시리얼 인터페이스여도 좋다. 혹은 HDMI(등록상표)(High-Definition Multimedia Interface), MIPI(Mobile Industry Processor Interface), I2S(Inter-IC Sound) 등의 화상이나 화상을 전송하는 멀티미디어용 인터페이스여도 좋다. 혹은 Bluetooth(등록상표), WiFi(등록상표)나 ZigBee(등록상표) 등의 무선 인터페이스여도 좋다.
MIU(220)는, 테스터측 프로세서(222) 및 테스터측 통신 회로(224)를 구비한다. 테스터측 프로세서(222)는, CPU(Central Processing Unit)나 마이크로프로세서, MPU(Micro Processing Unit) 등의 프로그램 제어 가능한 하드웨어이다.
테스터측 통신 회로(224)는, 디바이스측 통신 회로(114)와 같은 통신 프로토콜에 준거하고 있고, 테스터측 통신 회로(224)는, 디바이스측 통신 회로(114)와의 사이에서 유선 혹은 무선 전송 채널(CH)을 형성한다.
테스터측 통신 회로(224)는, FPGA(Field Programmable Gate Array)로 구성해도 좋고, ASIC(Application Specific Integrated Circuit)여도 좋다. 테스터측 통신 회로(224)에 의해, DUT(110)에 있어서의 처리의 레이턴시가 흡수되고, 메인 컨트롤러(210)와 MIU(220) 사이의 시퀀스 제어의 타이밍은 유지된다.
DUT(110)에 있어서, 디바이스측 프로세서(112)가 디바이스용 스크립트(이하, DUT 스크립트)(SCR1)를 실행한다. 스크립트는 복수의 명령을 포함하는 코드이고, 프로그램과 동의이다. 이때, MIU(220)에 있어서, 테스터측 프로세서(222)는, DUT 스크립트(SCR_DUT)와 함께 시험의 시퀀스를 규정하는 MIU 스크립트(SCR_MIU)를 실행한다. 이에 의해, 디바이스측 통신 회로(114)의 기능 시험(functional test)이, DUT(110)가 주도권을 갖는 비동기 제어하에서 진행된다.
DUT 스크립트(SCR_DUT)는, 시험에 앞서 시험 장치(200)의 메인 컨트롤러(210)로부터 DUT(110)에 로드 가능하게 해도 좋다. 마찬가지로, MIU 스크립트(SCR_MIU)는, 메인 컨트롤러(210)로부터 MIU(220)에 로드 가능해도 좋다.
메인 컨트롤러(210)와 MIU(220) 사이는 버스(B1)로 접속된다. 또한, MIU(220)와 DUT(110) 사이는 버스(B2)로 접속된다. 버스(B1, B2)는, USB(Universal Serial Bus)나 Ethernet(등록상표) 등일 수 있다. 이들의 버스(B1, B2)는, 기능 시험의 대상인 전송 채널(CH)과는 독립된 인터페이스이다. 버스(B1)는, 메인 컨트롤러(210)가, MIU(220)를 제어하기 위해 이용되고, 버스(B2)는, MIU(220)가 DUT(110)를 제어하기 위해 이용된다. 또한 이들의 버스(B1, B2)는, DUT 스크립트(SCR_DUT), MIU 스크립트(SCR_MIU)의 로드에 이용할 수 있다.
이어서 디바이스측 통신 회로(114)의 기능 시험(접속 시험)을 설명한다. 도 4는, 기능 시험에 있어서의 각 요소에 있어서의 명령의 실행을 설명하는 도면이다.
도 4에 있어서, 메인 프로그램(PROG)에 기초한 처리, DUT 스크립트(SCR_DUT)에 기초한 처리, MIU 스크립트(SCR_MIU)에 기초한 처리에는 상이한 해칭이 부여되어 있다.
메인 컨트롤러(210)는, 골격이 되는 테스트 프로그램(PROG)을 저장한다. 또한, DUT(110) 및 MIU(220)가 실행하는 스크립트(SCR1, SCR2)도, 원시적으로는 메인 컨트롤러(210)에 저장되어 있다.
메인 컨트롤러(210)에 있어서, 메인 프로세서(테스터 프로세서)가 테스트 프로그램(PROG)의 실행을 시작하면, MIU(220)의 초기화가 실행된다(S10). 초기화가 완료되면, 메인 컨트롤러(210)와 MIU(220) 사이에서, 버스(B1)에 의한 링크가 확립된다(S11). 그리고 버스(B1)를 통해, 스크립트(SCR1, SCR2)가, MIU(220)에 로드된다(S12).
MIU(220)는, MIU 스크립트(SCR_MIU)를 실행한다. MIU(220)는, MIU 스크립트(SCR_MIU)에 기초하여, DUT(110)의 초기화를 지시한다(S13). 이에 의해 DUT(110)와의 사이의 버스(B2)의 링크가 확립된다(S14). 그리고 버스(B2)를 통해, DUT 스크립트(SCR_DUT)가 DUT(110)에 로드된다(S15).
MIU(220)는, 테스터용 스크립트(SCR1)에 기초한 처리를 실행하는 한편, DUT(110)에 DUT 스크립트(SCR_DUT)의 시작 지시를 내린다. DUT(110)는, MIU(220)로부터의 지시를 트리거로 하여, DUT 스크립트(SCR_DUT)에 기초하는 처리의 실행을 시작한다.
MIU(220)는, 테스터측 통신 회로(224)의 셋업(S16)을 하고, DUT(110)에서는, 디바이스측 통신 회로(114)의 셋업(S17)이 진행된다.
DUT 스크립트(SCR_DUT)의 실행에 의해, 디바이스측 통신 회로(114)의 기능이 테스트된다(기능 시험). 이 기능 시험에서는, MIU(220), DUT(110) 각각에 있어서, 디바이스측 통신 회로(114)와 테스터측 통신 회로(224) 각각을 제어하는 명령이 실행되고, 전송 채널(CH)을 통해, MIU(220)와 DUT(110) 사이에서 전송된다.
데이터의 송수신이 완료되면, MIU(220)는, MIU 스크립트(SCR_MIU)에 기초하여, 최종적으로 얻어진 데이터를 기대치와 비교하고, 양호 여부를 판정한다(S20). 이 양호 여부 판정의 결과는, 메인 컨트롤러(210)에 송신된다(S21).
MIU(220)의 제어에 의해 DUT(110)와 MIU(220)의 링크가 절단되고(S22), 메인 컨트롤러(210)의 제어에 의해 메인 컨트롤러(210)와 MIU(220)의 링크가 절단된다(S23).
한편, 도 4에 있어서, 처리에 나타내는 부호 S#의 번호 #은, 처리의 순서를 제한하는 것이 아니다.
도 5는, 기능 시험에 관한 시퀀스 다이어그램이다. 시퀀스 다이어그램에 있어서, 메인 컨트롤러(210)가 실행하는 테스트 프로그램(PROG)에 기초한 처리는 이중선으로 나타낸다. 또한 MIU(220)가 실행하는 MIU 스크립트(SCR_MIU)에 기초한 처리는 굵은 선으로 나타낸다. 또한 DUT(110)가 실행하는 DUT 스크립트(SCR_DUT)에 기초한 처리는 파선으로 나타낸다.
메인 컨트롤러(ATE)(210)가, 테스트 프로그램(PROG)의 실행을 시작한다(S100). 메인 컨트롤러(210)는 MIU(220)에, 스크립트군(SCR0)을 송신한다(S102). 스크립트군(SCR0)의 송신에는, 버스(B1)가 이용된다. 이 스크립트군(SCR0)은, MIU(220)가 실행해야 하는 스크립트(SCR2)에 더하여, DUT(110)가 실행해야 하는 스크립트(SCR1)를 포함한다. 또한 이 스크립트군(SCR0)은, 기대치 데이터를 포함한다.
이어서 메인 컨트롤러(210)로부터 MIU(220)에, MIU 스크립트(SCR_MIU)의 실행 지시가 주어진다(S104). 이를 받고, MIU(220)의 테스터측 프로세서(222)는, MIU 스크립트(SCR_MIU)의 실행을 시작한다(S106).
MIU 스크립트(SCR_MIU)에 따라, MIU(220)의 테스터측 프로세서(222)는, DUT(110)의 초기화를 지시하고(S108), 이에 의해 DUT(110)가 초기화된다(S1110). 이 초기화에 의해, MIU(220)와 DUT(110)는, 버스(B2)에 의한 통신이 가능해진다.
이어서, MIU 스크립트(SCR_MIU)에 따라, MIU(220)는 DUT(110)에 대해, DUT 스크립트(SCR_DUT)를 송신한다(S112). DUT 스크립트(SCR_DUT)의 송신에는 버스(B2)가 이용된다.
또한 MIU(220)의 테스터측 프로세서(222)는, 테스터측 통신 회로(224)를 슬레이브 모드로 세팅하고(S114), 테스터측 통신 회로(224)를, DUT(110)로부터의 I2C로 규정되는 프로토콜 신호의 대기 상태로 세팅한다(S116). 한편, I2C는, 전송용의 클럭 신호와 시리얼 데이터가 전송되지만, 이 클럭 신호는, DUT(110)의 시스템 클럭과는 무관계인 것에 유의해야 한다.
그리고 MIU(220)는, DUT(110)의 디바이스측 프로세서(112)에, 디바이스용 스크립트(SCPRT1)의 실행을 지시한다(S118). DUT(110)의 디바이스측 프로세서(112)는, DUT 스크립트(SCR_DUT)의 실행을 시작한다(S120). 여기서부터, 시험의 주도권이 DUT(110)에 전달된다.
디바이스측 프로세서(112)는, DUT 스크립트(SCR_DUT)에 기초하여, 디바이스측 통신 회로(114)를 마스터 모드로 세팅한다(S122). 그리고, 디바이스측 통신 회로(114)는, 테스터측 통신 회로(224)에 대해, 입력 요구(프로토콜 신호)를 송신하고(S124), 그에 이어 시리얼 데이터를 출력한다(S126). 이때 출력해야 하는 시리얼 데이터는, 미리 규정되어 있다.
입력이 완료되면, 테스터측 프로세서(222)는, MIU 스크립트(SCR_MIU)에 따라, 수신한 데이터와 그 기대치의 비교를 한다(S128).
그리고 판정 결과가, 버스(B1)를 통해 메인 컨트롤러(210)에 송신된다(S130). 그리고 메인 컨트롤러(210)는, 판정 결과를 처리한다(S132).
이상이, 통신 프로토콜이 I2C이고, 디바이스측 통신 회로(114)가 마스터 모드, 테스터측 통신 회로(224)가 슬레이브 모드일 때의 기능 시험이다.
기능 시험은, 마스터와 슬레이브를 전환하여 진행할 수 있다. 도 6은, 기능 시험에 관한 다른 시퀀스 다이어그램이다. 도 6에서는, 디바이스측 통신 회로(114)가 슬레이브 모드, 테스터측 통신 회로(224)가 마스터 모드로 설정된다. 이 기능 시험에 있어서 DUT(110), MIU(220)가 실행하는 스크립트(SCR1, SCR2)에 포함되는 명령은, 도 5의 것과는 다른 것에 유의해야 한다.
S100~S112까지는 도 5와 동일하다. DUT(110)에 대한 DUT 스크립트(SCR_DUT)의 송신(S112) 후, 테스터측 프로세서(222)는 테스터측 통신 회로(224)를 마스터 모드로 세팅한다(S140). 그리고 DUT(110)에, DUT 스크립트(SCR_DUT)의 실행을 지시한다(S118). 이를 받고, 디바이스측 프로세서(112)는 DUT 스크립트(SCR_DUT)의 실행을 시작한다(S120).
DUT 스크립트(SCR_DUT)에 따라, 디바이스측 프로세서(112)는, 디바이스측 통신 회로(114)를 슬레이브 모드로 세팅한다(S142). 디바이스측 통신 회로(114)는, 테스터측 통신 회로(224)로부터의 프로토콜 신호(read instruction 혹은 write instruction)를 대기한다(S144).
이어서 테스터측 통신 회로(224)로부터 디바이스측 통신 회로(114)에, 입력 요구가 출력된다(S146). 그에 이어, 데이터가 전송된다(S148).
이어서 테스터측 통신 회로(224)로부터 디바이스측 통신 회로(114)에, 판독 요구가 출력된다(S150). 이어서, 테스터측 통신 회로(224)는, 디바이스측 통신 회로(114)로부터 데이터를 판독하고, 데이터가 전송된다(S152). 이어서, 테스터측 프로세서(222)는, 판독한 데이터와 기대치를 비교한다(S128).
이상이 실시예에 따른 시험 시스템(100)의 구성 및 동작이다.
메인 컨트롤러(210)로서 ATE를 사용한 경우, (i) 복합 디바이스(DUT)가 주도권을 갖는 비동기 제어 모드와, (ii) ATE가 주도권을 갖는 제어 모드를 전환 가능한 테스트 시스템을 구축 가능하다.
DUT(110)가 주도권을 갖는 비동기 제어 모드에 있어서, 메인 컨트롤러(210)와 MIU(220) 사이는, 비동기 제어여도 좋고, 동기 제어여도 좋다. 동시 측정 효율을 높이고자 하는 경우에는 비동기 제어로 동작시키는 것이 바람직하고, ATE 고유의 리소스를 이용한 시험을 하는 경우에는, 동기 제어로 동작시키는 것이 바람직하다.
상술한 바와 같이, 통신 회로의 기능 시험은, 비동기 제어 모드로 실행할 수 있다. 기타, 어플리케이션 레이어 시험이나 시스템 코스트의 검증은, 비동기 제어 모드로 시험할 수 있다.
본래의 ATE에 의한 시험인 파라미터 테스트는, ATE 주도의 동기 제어 모드에 의해 실행 가능하다. 그 밖에, 물리 레이어 시험, 스트레스 시험, 동시 측정 시험, 테스트 시간의 시험도, 동기 제어 모드로 실행 가능하다.
실시예를 바탕으로 본 발명을 설명했지만, 실시예는, 본 발명의 원리, 응용을 제시하는 것에 불과하고, 실시예에는, 청구범위에 규정된 본 발명의 사상 범위내에서, 많은 변형예나 배치의 변경이 가능하다.
(변형예 1)
본 실시예에서는, DUT(110)가, 단일의 디바이스측 통신 회로(114)를 구비하는 경우를 설명했지만, DUT(110)는, 프로토콜이 상이한 복수의 디바이스측 통신 회로(114)를 구비할 수 있다. 예를 들면 DUT(110)는, I2C, HDMI, WiFi, Bluetooth의 4개의 프로토콜의 통신 회로를 구비해도 좋다. 이 경우, MIU(220)에는, DUT(110)가 구비하는 복수의 프로토콜에 준거하는 복수의 테스터측 통신 회로(224)가 실장된다.
(변형예 2)
메인 컨트롤러(210)는, ATE가 아니고, 범용적인 컴퓨터나 워크스테이션이어도 좋다.
실시예를 바탕으로 본 발명을 설명했지만, 실시예는, 본 발명의 원리, 응용을 제시하는 것에 불과하고, 실시예에는, 청구범위에 규정된 본 발명의 사상 범위내에서, 많은 변형예나 배치의 변경이 가능하다.
100: 시험 시스템 110: DUT
112: 제1프로세서 114: 디바이스측 통신 회로
200: 시험 장치 210: 메인 컨트롤러
220: MIU 222: 테스터측 프로세서
224: 테스터측 통신 회로 CH: 전송 채널
PRG: 테스트 프로그램 SCR_DUT: 디바이스용 스크립트
SCR_MIU: 테스터용 스크립트

Claims (9)

  1. 디바이스측 통신 회로와, 프로그램 제어 가능한 디바이스측 프로세서를 구비하는 피시험 디바이스의 시험 장치이고,
    상기 시험 장치를 통합적으로 제어하는 메인 컨트롤러와,
    프로그램 제어 가능한 테스터측 프로세서와, 상기 디바이스측 통신 회로 사이에서 전송 채널을 형성하는 테스터측 통신 회로를 포함하는 인터페이스 유닛을 구비하고,
    상기 디바이스측 프로세서가 디바이스용 스크립트를 실행하는 것에 의해, 상기 피시험 디바이스가 주도권을 갖는 비동기 시험이 진행되는 것을 특징으로 하는 시험 장치.
  2. 제1항에 있어서,
    시험에 앞서 상기 시험 장치로부터 상기 피시험 디바이스에, 상기 디바이스용 스크립트를 로드 가능한 것을 특징으로 하는 시험 장치.
  3. 제2항에 있어서,
    상기 디바이스용 스크립트의 로드는, 상기 디바이스측 통신 회로와 상기 테스터측 통신 회로 사이의 인터페이스와는 별도의, 유선 인터페이스를 통해 진행되는 것을 특징으로 하는 시험 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 디바이스측 통신 회로와 상기 테스터측 통신 회로는 I2C(Inter IC) 또는 SPI(Serial Peripheral Interface)에 준거하여, 마스터, 슬레이브의 관계는 전환 가능한 것을 특징으로 하는 시험 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 인터페이스 유닛은, 상기 전송 채널을 통해 상기 테스터측 통신 회로가 수신한 데이터에 기초하여 상기 피시험 디바이스의 양호 여부를 판정하고, 판정 결과가 상기 메인 컨트롤러에 제공되는 것을 특징으로 하는 시험 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 테스터측 프로세서는, 상기 디바이스용 스크립트와 함께 시험의 시퀀스를 규정하는 테스터용 스크립트를 실행하는 것을 특징으로 하는 시험 장치.
  7. 외부로부터의 동기 제어가 불가능한 피시험 디바이스의 시험 장치이고,
    그 자체가 주도권을 갖는 동기 제어에 의해 상기 피시험 디바이스를 검사하는 아키텍처를 베이스로 하고 있는 메인 컨트롤러와,
    상기 메인 컨트롤러와 상기 피시험 디바이스 사이에 개재하고, 상기 피시험 디바이스와의 사이에서, 상기 피시험 디바이스가 주도권을 갖는 비동기 제어를 성립시키면서, 상기 메인 컨트롤러와의 사이에서, 상기 메인 컨트롤러가 주도권을 갖는 제어를 성립시키는 인터페이스 유닛을 구비하는 것을 특징으로 하는 시험 장치.
  8. 외부로부터의 동기 제어가 불가능한 피시험 디바이스의 시험 장치에 사용되는 인터페이스 유닛이고,
    상기 시험 장치가 주도권을 갖는 동기 제어에 의해 상기 피시험 디바이스를 검사하는 아키텍처를 베이스로 하고 있는 메인 컨트롤러와 함께 사용되고,
    상기 메인 컨트롤러와 상기 피시험 디바이스 사이에 개재하고, 상기 피시험 디바이스와의 사이에서, 상기 피시험 디바이스가 주도권을 갖는 비동기 제어를 성립시키면서, 상기 메인 컨트롤러와의 사이에서, 상기 메인 컨트롤러가 주도권을 갖는 제어를 성립시키는 것을 특징으로 하는 인터페이스 유닛.
  9. 디바이스측 통신 회로와, 프로그램 제어 가능한 디바이스측 프로세서를 구비하는 피시험 디바이스의 시험 방법이고,
    상기 피시험 디바이스에 디바이스용 스크립트를 로드하는 스텝;
    상기 피시험 디바이스에서 상기 디바이스측 프로세서가 상기 디바이스용 스크립트를 실행하는 스텝;
    상기 디바이스용 스크립트에 기초하여 생성되는 데이터를, 상기 디바이스측 통신 회로가, 시험 장치에 송신하는 스텝; 및
    상기 시험 장치가 상기 데이터에 기초하여 상기 피시험 디바이스의 양호 여부를 판정하는 스텝을 포함하는 것을 특징으로 하는 시험 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023078573A1 (en) * 2021-11-08 2023-05-11 Advantest Corporation Automated test equipment, device under test, test setup methods using a measurement request
TWI808694B (zh) * 2022-03-23 2023-07-11 英業達股份有限公司 以電路板之電路傳送指令測試連接介面之裝置、系統及方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6055658A (en) * 1995-10-02 2000-04-25 International Business Machines Corporation Apparatus and method for testing high speed components using low speed test apparatus
KR20050041134A (ko) 2003-10-30 2005-05-04 삼성전자주식회사 프로세서가 내장된 반도체 집적 회로를 셋 실장테스트하는 자동 테스트 시스템 및 그것에 관한 자동테스트 방법
JP2005309543A (ja) 2004-04-16 2005-11-04 Sharp Corp テストボード、ｃｐｕ内蔵半導体集積回路のテストシステム、そのテスト方法、セルフテストプログラムおよび可読記録媒体
US7487422B2 (en) * 2005-04-29 2009-02-03 Teradyne, Inc. Delayed processing of site-aware objects
JP2007113940A (ja) 2005-10-18 2007-05-10 Denso Corp 車両用経路探索装置
JP2007114373A (ja) 2005-10-19 2007-05-10 Canon Inc クリーニング装置、プロセスカートリッジ及び画像形成装置
US7596730B2 (en) * 2006-03-31 2009-09-29 Advantest Corporation Test method, test system and assist board
JPWO2007113940A1 (ja) * 2006-04-04 2009-08-13 パナソニック株式会社 半導体検査装置
JP5572084B2 (ja) * 2007-04-03 2014-08-13 スキャニメトリクス，インコーポレイテッド アクティブプローブ集積回路を用いた電子回路試験
US8170828B2 (en) * 2009-06-05 2012-05-01 Apple Inc. Test method using memory programmed with tests and protocol to communicate between device under test and tester
KR101509423B1 (ko) 2013-10-23 2015-04-07 (주)에프씨아이 복수의 인터페이스 포트를 갖는 멀티 수신 칩 시스템
US9618577B2 (en) * 2014-01-03 2017-04-11 Litepoint Corporation System and method for testing data packet transceivers having varied performance characteristics and requirements using standard test equipment
JP2017129544A (ja) * 2016-01-22 2017-07-27 東京エレクトロン株式会社 基板検査装置及びプログラム

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