KR20200084017A - 멀티 레인 데이터 수신기의 클럭 데이터 복구 - Google Patents

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Abstract

위상 오차 수집기에서 다중 와이어 버스의 2 개 이상의 데이터 레인에 대한 복수의 데이터 도출 위상 오차 신호를 획득하는 것으로서, 각각의 데이터 도출 위상 오차 신호는 적어도 (i) 국부 발진기 신호의 하나 이상의 위상 중 하나의 위상 및 (ii) 2 개 이상의 데이터 레인 중 하나와 연관된 대응하는 데이터 신호를 사용하여 생성되며, 2 개 이상의 획득된 데이터 도출 위상 오차 신호의 결합을 나타내는 복합 위상 오차 신호를 생성하는 것, 루프 필터에서 복합 위상 오차 신호를 수신하고 발진기 제어 신호를 응답적으로 생성하는 것, 및 국부 발진기에서 발진기 제어 신호를 수신하고 국부 발진기 신호의 하나 이상의 위상을 조정하기 위해 국부 발진기의 타이밍을 응답적으로 조정하는 것을 위한 방법 및 시스템이 설명된다.

Description

멀티 레인 데이터 수신기의 클럭 데이터 복구
관련 출원에 대한 상호 참조
본 출원은 2017년 11월 2일자에 출원되고 호마티 알리(Ali Hormati) 및 타잘리 아르민(Armin Tajalli)이 명명한 발명의 명칭이 "Clock Data Recovery in Multilane Data Receiver(멀티 레인 데이터 수신기의 클럭 데이터 복구)"인 미국 출원 제 15/802,365 호에 대한 우선권을 주장하며, 이 미국 출원은 모든 목적을 위해 그 전체가 본 명세서에 참조로 포함된다.
참조 문헌
다음의 선행 출원은 모든 목적을 위해 그 전체가 본 명세서에 참조로 포함된다:
2010년 5월 20일자에 출원되고 크로니에 함(Harm Cronie) 및 쇼크롤라히 아민(Amin Shokrollahi)이 명명한 발명의 명칭이 "Orthogonal Differential Vector Signaling(직교 차동 벡터 시그널링)"인 미국 특허 출원 제 12/784,414 호의 미국 특허 공개 공보 2011/0268225(이하 [Cronie I]).
2010년 12월 30일자에 출원되고 크로니에 함(Harm Cronie) 및 쇼크롤라히 아민(Amin Shokrollahi)이 명명한 발명의 명칭이 "Power and Pin Efficient Chip-to-Chip Communications with Common-Mode Resilience and SSO Resilience(공통 모드 복원력 및 SSO 복원력을 사용한 전력 및 핀 효율적 칩 대 칩 통신)"인 미국 특허 출원 제 12/982,777 호의 미국 특허 공개 공보 2011/0302478(이하 [Cronie II]).
2011년 2월 17일자에 출원되고 크로니에 함(Harm Cronie), 쇼크롤라히 아민(Amin Shokrollahi) 및 타잘리 아르민(Armin Tajalli)이 명명한 발명의 명칭이 "Methods and Systems for Noise Resilient, Pin-Efficient and Low Power Communications with Sparse Signaling Codes(스파스 시그널링 코드를 사용한 잡음 복원, 핀 효율 및 저전력 통신을 위한 방법 및 시스템)"인 미국 특허 출원 제 13/030,027 호(이하 [Cronie III]).
2011년 7월 5일자에 출원되고 크로니에 함(Harm Cronie) 및 쇼크롤라히 아민(Amin Shokrollahi)이 명명한 발명의 명칭이 "Methods and Systems for Low-power and Pin-efficient Communications with Superposition Signaling Codes(중첩 시그널링 코드를 사용한 저전력 및 핀 효율적 통신을 위한 방법 및 시스템)"인 미국 특허 출원 제 13/176,657 호(이하 [Cronie IV]).
2012년 7월 5일자에 출원되고 타잘리 아르민(Armin Tajalli), 크로니에 함(Harm Cronie) 및 쇼크롤라히 아민(Amin Shokrollahi)이 명명한 발명의 명칭이 "Methods and Circuits for Efficient Processing and Detection of Balanced Codes(균형 코드의 효율적 처리 및 검출을 위한 방법 및 회로)"인 미국 특허 출원 제 13/542,599 호(이하 [Tajalli I]).
2013년 3월 15일자에 출원되고 홀던 브라이언(Brian Holden), 쇼크롤라히 아민(Amin Shokrollahi) 및 싱 아난트(Anant Singh)가 명명한 발명의 명칭이 "Methods and Systems for Skew Tolerance in and Advanced Detectors for Vector Signaling Codes for Chip-to-Chip Communication(칩 대 칩 통신용 벡터 시그널링 코드를 위한 고급 검출기의 스큐 공차에 대한 방법 및 시스템)"인 미국 특허 출원 제 13/842,740 호(이하 [Holden I]).
2014년 2월 28일자에 출원되고 쇼크롤라히 아민(Amin Shokrollahi), 홀던 브라이언(Brian Holden), 및 심슨 리차드(Richard Simpson)가 명명한 발명의 명칭이 "Clock Embedded Vector Signaling Codes(클럭 임베디드 벡터 시그널링 코드)"인 미국 가특허 출원 제 61/946,574 호(이하 [Shokrollahi I]).
2015년 8월 4일자에 출원되고 쇼크롤라히 아민(Amin Shokrollahi), 호마티 알리(Ali Hormati), 및 울리히 로저(Roger Ulrich)가 명명한 발명의 명칭이 "Method and Apparatus for Low Power Chip-to-Chip Communications with Constrained ISI Ratio(제한된 ISI 비율을 사용한 저전력 칩 대 칩 통신을 위한 방법 및 장치)"인 미국 특허 출원 제 14/612,241 호(이하 [Shokrollahi II]).
2013년 5월 15일자에 출원되고 울리히 로저(Roger Ulrich) 및 헌트 피터(Peter Hunt)가 명명한 발명의 명칭이 "Circuits for Efficient Detection of Vector Signaling Codes for Chip-to-Chip Communications using Sums of Differences(차이의 합을 사용하여 칩 대 칩 통신을 위한 벡터 시그널링 코드의 효율적 검출을 위한 회로)"인 미국 특허 출원 제 13/895,206 호(이하 [Ulrich I]).
2015년 8월 3일자에 출원되고 홀던 브라이언(Brian Holden) 및 쇼크롤라히 아민(Amin Shokrollahi)이 명명한 발명의 명칭이 "Orthogonal Differential Vector Signaling Codes with Embedded Clock(임베디드 클럭을 사용한 직교 차동 벡터 시그널링 코드)"인 미국 특허 출원 제 14/816,896 호(이하 [Holden II]).
2015년 10월 29일자에 출원되고 심슨 리차드(Richard Simpson), 스튜어트 앤드류(Andrew Stewart) 및 호마티 알리(Ali Hormati)가 명명한 발명의 명칭이 "Clock Data Alignment System for Vector Signaling Code Communications Link(벡터 시그널링 코드 통신 링크를 위한 클럭 데이터 정렬 시스템)"인 미국 특허 출원 제 14/926,958 호(이하 [Stewart I]).
2015년 10월 28일자에 출원되고 타잘리 아르민(Armin Tajalli)이 명명한 발명의 명칭이 "Advanced Phase Interpolator(고급 위상 보간기)"인 미국 특허 출원 제 14/925,686 호(이하 [Tajalli II]).
2016년 1월 25일자에 출원되고 타잘리 아르민(Armin Tajalli)이 명명한 발명의 명칭이 "Voltage Sampler Driver with Enhanced High-Frequency Gain(고주파 이득이 향상된 전압 샘플러 드라이버)"인 미국 가특허 출원 제 62/286,717 호(이하 [Tajalli III]).
2016년 4월 22일자에 출원되고 타잘리 아르민(Armin Tajalli)이 명명한 발명의 명칭이 "High Performance Phase Locked Loop(고성능 위상 고정 루프)"인 미국 가특허 출원 제 62/288,717 호(이하 [Tajalli IV]).
2017년 4월 28일자에 출원되고 호마티 알리(Ali Hormati) 및 심슨 리차드(Richard Simpson)가 명명한 발명의 명칭이 "Clock Data Recovery Utilizing Decision Feedback Equalization(의사 결정 피드백 등화를 사용한 클럭 데이터 복구)"인 미국 특허 출원 제 15/582,545 호(이하 [Hormati I]).
2017년 5월 22일자에 출원되고 호마티 알리(Ali Hormati)가 명명한 발명의 명칭이 "Data-Driven Phase Detector Element for Phase Locked Loops(위상 고정 루프를 위한 데이터 구동 위상 검출기 요소)"인 미국 특허 출원 제 15/602,080 호(이하 [Hormati II]).
종래 기술에 대한 다음의 추가 참조 문헌이 본 출원에서 인용되었다:
부흐발트(Buchwald) 등에 의해 2001년 4월 30일자에 출원된 발명의 명칭이 "Phase interpolator device and method(위상 보간기 디바이스 및 방법)"인 미국 특허 제 6,509,773 호(이하 [Buchwald]).
"Linear phase detection using two-phase latch(2 상 래치를 사용한 선형 위상 검출)", 타잘리 아르민(A. Tajalli) 등, IEE Electronic Letters, 2003(이하 [Tajalli V]).
"A Low-Jitter Low-Phase-Noise 10-GHz Sub-Harmonically Injection-Locked PLL With Self-Aligned DLL in 65-nm CMOS Technology(65nm CMOS 기술에서 자체 정렬된 DLL을 사용한 저 지터 저 위상 잡음 10GHz 서브 고조파 주입 고정 PLL)", 장 홍예(Hong-Yeh Chang), 예 엔리앙(Yen-Liang Yeh), 리우 유청(Yu-Cheng Liu), 리 멩한(Meng-Han Li) 및 첸 케빈(Kevin Chen), IEEE Transactions on Microwave Theory and Techniques, Vol 62, No. 3, March 2014, pp. 543-555(이하 [Chang et al.]).
"Low Phase Noise 77-GHz Fractional-N PLL with DLL-based Reference Frequency Multiplier for FMCW Radars(FMCW 레이더용 DLL 기반 기준 주파수 멀티플라이어를 사용한 저 위상 잡음 77GHz 분수형-N PLL)", 응 하먼 잘리(Herman Jalli Ng), 스톨버거 라이너(Rainer Stuhlberger), 마우레 리누스(Linus Maurer), 세일러 토마스(Thomas Sailer) 및 스텔처 안드레아스(Andreas Stelzer), Proceedings of the 6th European Microwave Integrated Circuits Conference, 10-11 October 2011, pp. 196-199(이하[Ng et al.])
"Design of Noise-Robust Clock and Data Recovery using an Adaptive-Bandwidth Mixed PLL/DLL(적응형 대역폭 혼합 PLL/DLL을 사용한 잡음 방지 클럭 및 데이터 복구 설계)", 탄 한유안(Han-Yuan Tan), 2006년 11월 하버드 대학교 박사 학위 논문(이하 [Tan]).
메놀피 크리스챤 이보(Christian Ivo Menolfi) 및 토이플 토마스 헬무트(Thomas Helmut Toifl)에 의해 2005년 8월 31일자에 출원된 발명의 명칭이 "Phase locked loop apparatus with adjustable phase shift(조정 가능한 위상 편이를 사용한 위상 고정 루프 장치)"인 미국 특허 제 7,492,850 호(이하 [Menolfi]).
난드와나 로미쉬 쿠마르(Romesh Kumar Nandwana) 등의 "A Calibration-Free Fractional-N Ring PLL Using Hybrid Phase/Current-Mode Phase Interpolation Method(하이브리드 위상/전류 모드 위상 보간법을 사용한 교정 없는 분수형 N 링 PLL)", IEEE Journal of Solid-State Circuits Vol. 50, No. 4, April 2015, pp. 882-895(이하 [Nandwana]).
기술분야
본 실시예들은 일반적으로 통신 시스템 회로에 관한 것으로, 보다 구체적으로는 칩 대 칩 통신에 사용되는 고속 멀티 와이어 인터페이스로부터 안정적이고 정확하게 위상화된 수신기 클럭 신호를 획득하는 것에 관한 것이다.
현대 디지털 시스템에서, 디지털 정보는 신뢰할 수 있고 효율적인 방식으로 처리되어야 한다. 이와 관련해서, 디지털 정보는 이산 값, 즉 불연속적 값으로 사용 가능한 정보로서 이해되어야 한다. 비트, 비트 모음 및 유한 세트의 숫자도 디지털 정보를 나타내기 위해 사용될 수 있다.
대부분의 칩 대 칩 또는 디바이스 대 디바이스 통신 시스템에서, 통신은 총 대역폭을 증가시키기 위해 복수의 와이어를 통해 발생한다. 단일의 또는 한 쌍의 이러한 와이어는 데이터 레인, 채널 또는 링크로 지칭될 수 있고, 다수의 데이터 레인은 전자 컴포넌트 사이에 통신 버스를 생성한다. 물리적 회로 레벨에서, 칩 대 칩 통신 시스템에서, 버스는 일반적으로 칩과 머더보드 사이의 패키지 내에, 인쇄 회로 기판(printed circuit board; PCB) 보드 상에 또는 PCB 사이의 케이블과 커넥터 내에 전기 도체로 만들어진다. 고주파 애플리케이션에서, 마이크로 스트립 또는 스트립 라인 PCB 트레이스가 사용될 수 있다.
버스 와이어를 통해 신호를 전송하는 일반적인 방법은 단일 종단 및 차동 시그널링 방법을 포함한다. 고속 통신이 필요한 애플리케이션에서, 이러한 방법은 전력 소비 및 핀 효율성 측면에서 특히 고속 통신에서 더욱 최적화될 수 있다. 보다 최근에, 칩 대 칩 통신 시스템의 전력 소비, 핀 효율성 및 잡음 강건성 간의 트레이드 오프를 더욱 최적화하기 위해 벡터 시그널링 방법이 제안되었다. 이러한 벡터 시그널링 시스템에서, 송신기에서의 디지털 정보는 전송 채널 특성 및 통신 시스템 설계 제약에 기초하여 전력 소비, 핀 효율성 및 속도 트레이드 오프를 최적화하기 위해 선택된 벡터 코드 워드 형태의 상이한 표현 공간으로 변환된다. 여기서, 이 프로세스는 "인코딩"으로 지칭된다. 인코딩된 코드 워드는 신호 그룹으로서 송신기로부터 하나 이상의 수신기로 전달된다. 수신기에서, 코드 워드에 대응하는 수신된 신호는 원래의 디지털 정보 표현 공간으로 다시 변환된다. 여기서, 이 프로세스는 "디코딩"으로 지칭된다.
사용된 인코딩 방법에 관계없이, 수신 디바이스에 제공되는 수신된 신호는 전송 채널 지연, 간섭 및 잡음에 관계없이, 원래의 전송 값을 가장 잘 나타내는 간격으로 샘플링된다 (또는 다른 식으로 이들의 신호 값이 기록된다). 이 클럭 및 데이터 복구(Clock and Data Recovery; CDR)는 적절한 샘플 타이밍을 결정할 뿐만 아니라 지속적으로 계속 수행하여 다양한 신호 전파 조건에 대한 동적 보상을 제공한다.
많은 공지된 CDR 시스템은 정확한 수신 데이터 샘플링을 위해 적절한 주파수 및 위상을 갖는 국부 수신 클럭을 합성하기 위해 위상 고정 루프(Phase-Locked Loop; PLL) 또는 지연 고정 루프(Delay-Locked Loop; DLL)를 사용한다.
통신 시스템을 통해 전송된 데이터 값을 신뢰할 수 있게 검출하기 위해, 수신기는 수신된 신호 값 진폭을 신중하게 선택된 시간에 정확하게 측정한다. 이러한 수신 측정을 용이하게 하기 위해, 전송된 데이터 스트림과 연관된 하나 이상의 전용 클럭 신호의 수신, 전송된 데이터 스트림 내에 임베딩된 클럭 신호의 추출, 및 전달된 데이터 스트림의 공지된 속성으로부터 국부 수신 클럭의 합성을 포함하는 다양한 방법이 공지되어 있다.
일반적으로, 이러한 타이밍 방법의 수신기 실시예들은 종종 원하는 주파수 및 위상 특성을 갖는 국부 수신 클럭의 위상 고정 루프(PLL) 또는 지연 고정 루프(DLL) 합성에 기초한 클럭 데이터 복구(CDR)로서 설명된다.
일부 통신 시스템에서, 단일 송신기 또는 다수의 송신기로부터 발신하는 다수의 데이터 레인이 조정된 전송 클럭을 사용하여 수신될 수 있다. 이러한 등시성 또는 유사 동기식 환경에서, 하나의 수신 데이터 레인 입력에서 검출된 CDR 위상 오차는 동일한 클럭 소스로부터 도출된 다른 수신 데이터 레인 입력에서도 적용 가능한 정정을 제안할 수 있다.
위상 오차 수집기에서 다중 와이어 버스의 2 개 이상의 데이터 레인에 대한 복수의 데이터 도출 위상 오차 신호를 획득하는 것으로서, 각각의 데이터 도출 위상 오차 신호는 적어도 (i) 국부 발진기 신호의 하나 이상의 위상 중 하나의 위상 및 (ii) 2 개 이상의 데이터 레인 중 하나와 연관된 대응하는 데이터 신호를 사용하여 생성되며, 2 개 이상의 획득된 데이터 도출 위상 오차 신호의 결합을 나타내는 복합 위상 오차 신호를 생성하는 것, 루프 필터에서 복합 위상 오차 신호를 수신하고 발진기 제어 신호를 응답적으로 생성하는 것, 및 국부 발진기에서 발진기 제어 신호를 수신하고 국부 발진기 신호의 하나 이상의 위상을 조정하기 위해 국부 발진기의 타이밍을 응답적으로 조정하는 것을 위한 방법 및 시스템이 설명된다.
도 1은 일부 실시예들에 따라 사용되는, 통신 시스템의 블록도이다.
도 2는 일부 실시예들에 따라, 데이터 도출 위상 수집 처리 단계의 블록도이다.
도 3은 일부 실시예들에 따라, 클럭 복구 회로의 블록도이다.
도 4a는 일부 실시예들에 따라, 데이터 레인 특정 지연을 국부 발진기 신호의 위상에 적용하는 데이터 레인 특정 위상 보간기의 블록도이다.
도 4b는 일부 실시예들에 따라, 데이터 레인 특정 지연을 국부 발진기 신호의 위상에 적용하기 위한 데이터 레인 특정 지연 요소의 블록도이다.
도 5는 일부 실시예들에 따라, 결정 피드백 등화에 기초하여 데이터 도출 위상 오차 신호를 생성하기 위한 샘플러의 블록도이다.
도 6은 일부 실시예들에 따라, 데이터 도출 위상 오차 신호를 생성하기 위한 보드 레이트 뱅뱅 위상 검출기의 블록도이다.
도 7은 일부 실시예들에 따라, 데이터 도출 위상 오차 신호를 생성하기 위해 오버 샘플링을 수행하는 샘플러의 블록도이다.
도 8은 일부 실시예들에 따라, 데이터 도출 위상 오차 신호를 생성하기 위해 오버 샘플링을 수행하고 이전 데이터 샘플을 획득하는 샘플러의 블록도이다.
도 9는 일부 실시예들에 따라, 아날로그 위상 오차 수집기의 블록도이다.
도 10은 일부 실시예들에 따라, 파이프라인 회로 및 카운터를 사용하는 디지털 위상 오차 수집기의 블록도이다.
도 11은 일부 실시예들에 따라, 위상 오차 결합기 및 카운터를 사용하는 디지털 위상 오차 수집기의 블록도이다.
도 12는 일부 실시예들에 따라, 링 발진기의 블록도이다.
도 13a는 일부 실시예들에 따라, 아날로그 조정 가능 전류 소스의 블록도이다.
도 13b는 일부 실시예들에 따라, 디지털 조정 가능 전류 소스의 블록도이다.
도 14는 일부 실시예들에 따라, 멀티 모드 전압 공유 회로의 블록도이다.
도 15는 일부 실시예들에 따라, ENRZ(ensemble non-return-to-zero) 수신기의 블록도이다.
도 16은 일부 실시예들에 따라, 멀티 모드 ENRZ/NRZ 수신기의 블록도이다.
도 17a는 일부 실시예들에 따라, 차동 신호로서 수신된 신호의 형태를 취하는 2 개의 데이터 레인의 블록도이다.
도 17b는 일부 실시예들에 따라, 2 개의 데이터 레인의 블록도이며, 2 개의 데이터 레인 중 하나는 차동 신호의 형태를 취하고 다른 하나는 공통 모드 신호의 형태를 취한다.
도 18은 일부 실시예들에 따라, 방법의 흐름도이다.
도 1의 실시예에 의해 도시된 바와 같이, 송신 디바이스(110)는 통신 매체(120)를 공유하는 다수의 데이터 통신 채널(125)을 통해 수신 디바이스(130)와 통신한다. 사용된 특정 코딩 방식에 따라, 통신 링크를 포함하는 데이터 레인의 수는 2 개 내지 8 개 이상일 수 있고, 별도의 통신 채널을 통해 하나 이상의 클럭 신호를 전달할 수도 있다. 각각의 데이터 레인은 차동 와이어 쌍에 의해 전달되는 한 쌍의 차동 신호와 같은 병렬 통신 버스의 하나 이상의 와이어와 같은 별개의 물리적 상호 연결을 나타낼 수 있다. 대안적으로, 데이터 레인은 [Cronie I], [Cronie II], [Cronie III] 및 [Cronie IV]에 설명된 바와 같이, 멀티 와이어 버스를 통한 신호를 통해 코드 워드의 심볼로서 집합적으로 운반되는 직교 차동 벡터 시그널링(Orthogonal Differential Vector Signaling; ODVS) 코드의 서브 채널과 같은 가상 통신 엔티티일 수 있다.
제한을 의미하지 않고, 도 1의 예시적인 통신 링크(120)는 클럭 신호 Clk(105)를 사용하여 송신기(110)와 수신기(130) 사이에서 데이터 값(100)을 집합적으로 통신하는 4 개의 와이어(125)로 구성되는 것으로 도시되어 있다. 입력 데이터 값(100)에 대해 차동 인코딩 또는 [Cronie I]에 설명된 것과 같은 다른 유형의 인코딩 방법을 수행할 수 있는 인코더(112)가 도시되어 있다. 그런 다음, 신호는 라인 드라이버(118)를 거쳐 통신 링크를 통해 전송된다. 그런 다음, 일부 실시예들에서, 수신기(130)에서 수신된 신호는 검출(132) 및 디코딩(138)될 수 있으며, 출력 값(140) 및 수신된 클럭(145)을 생성할 수 있다. 실제로, 4 개의 와이어(125)는 2 개의 데이터 비트를 전달하기에 충분한 2 개의 차동 와이어 쌍으로 구성될 수 있다. [Cronie I]에 의해 교시된 바와 같이, 4 개의 와이어(125)는 참조 문헌에 기술된 H4 코드를 사용하여 인코딩된 3 개의 데이터 비트를 교번하여 전달할 수 있다.
일부 실시예들에서 송신기(110)는 각각의 출력 신호의 생성을 위한 시간 기준으로서 단일 클럭 소스를 사용할 것이며, 이는 와이어(125)를 통해 전송되다는 점에 유의해야 한다. 대부분의 칩 대 칩 통신 환경에서, 통신 매체(120)의 전파 특성은 비교적 일정하므로, 이러한 시스템에서 수신기(130)에서의 다수의 수신된 신호는 비록 도착 시간에서 다루기 쉬운 변동(예를 들어, 스큐 및 지터)을 갖지만 일반적으로 타이밍에서 비교적 잘 상관된 상태를 유지할 것이다. 이러한 시스템에서, 수신기(130) 내의 신호 검출의 CDA 컴포넌트는 2 개의 별개의 양태를 갖는 것으로 간주될 수 있으며, 제 1 양태는 송신기(110) 내의 클럭 소스와 동등한 안정한 국부 클럭의 합성이고, 제 2 양태는 각각의 수신된 신호 입력의 값을 정확하게 캡처하기 위해 해당 국부 클럭으로부터 개별 샘플링 시간의 도출이다.
당업자는 통신 매체(120)가 와이어(125)의 전송 라인 특성에 상당하고 빠르게 변하는 교란을 도입하는 환경에서 이러한 수신 타이밍 모델이 적용되지 않을 수 있음을 인식할 것이다. 하나의 명백한 예는 다중 채널 무선 통신이며, 여기서 상이한 채널 또는 경로의 전파 시간, 신호 강도 및 잡음 특성은 광범위하고 독립적으로 빠른 속도로 변할 수 있다. 이러한 환경에서, 공지된 기술 솔루션은 각각의 수신 신호마다 전압 제어 발진기(voltage-controlled oscillator; VCO), 위상 검출기 및 다른 위상 고정 루프(PLL) 요소를 포함하는 개별 CDA 서브 시스템을 포함한다.
일부 공지된 기술의 칩 대 칩 통신 수신기는 또한 구현 편의상 신호 입력 당 개별 CDA 위상 고정 루프를 통합하여, 각각의 수신 입력 샘플러마다 위상 조정을 겪는 하나의 PLL VCO 클럭이 아닌 상이한 위상 오프셋에서 동작하는 다수의 PLL VCO를 유지하여 필요한 샘플링 클럭을 생성한다. 그러나 높은 클럭 속도에서, 이러한 복제된 PLL의 전력 요구 사항은 전체 수신기 전력 소비의 중요한 구성 요소가 될 수 있다.
하나의 전형적인 고속 수신기 실시예가 도 2에 도시되어 있다. 이것은 3 개의 수신된 데이터 신호(R0, R1, R2)에 대해 동작하며, 이 특정 예에서는 [Holden I] 및 [Ulrich I]에 교시된 바와 같이, 3 개의 다중 입력 비교기(Multi-Input Comparator; MIC)(210)에서 수신된 ODVS 인코딩된 와이어 신호의 처리 결과로서 획득된다. 그러나 3 개의 수신된 데이터 신호(R0, R1, R2)는 차동 수신된 데이터 신호에 대해 동작하는 차동 비교기를 통해 획득될 수 있음을 유의해야 한다.
H4 또는 ENRZ 코드를 검출하는 MIC 실시예들의 대표적인 예가 도 15에 도시되어 있다. 레거시 차동 신호 쌍을 검출하도록 구성 가능한 추가의 실시예가 도 16에 도시되어 있다. 도 17a는 레거시 차동 신호 쌍을 검출하는 한 쌍의 종래의 차동 라인 수신기를 도시하고, 도 17b는 동일한 와이어 쌍에 의해 전달되는 차동 신호 및 독립적인 공통 모드 신호를 검출하는 한 쌍의 종래의 차동 수신기를 도시한다.
각각의 수신된 데이터 신호는 (예를 들어, "오픈 아이의 중심"에서) 검출된 데이터의 품질을 최대화하도록 결정된 시간에 샘플링(230a, 230b, 230c)되어 데이터 값(D0, D1, D2)을 생성한다. 이들 샘플이 연속 수신 단위 간격으로 발생함에 따라, 특정 인스턴스는 시계열 명명법(예를 들어, D0t -1 등)으로 도 2에서 식별된다. 연속 수신 단위 간격에서 데이터 값이 변하는 경우, 샘플러는 또한 이러한 전이(transition)가 예상 시간 이전에 발생했는지 또는 이후에 발생했는지의 표시를 제공할 수 있다.
도시된 바와 같이, 도 2의 수신기는 결정 피드백 등화(Decision Feedback Equalization; DFE)를 포함할 수 있고, 이는 이전에 수신된 데이터에 관한 정보를 사용하여 후속 데이터 전송에 영향을 미치는 잔여 네트워크 교란을 보상한다. 데이터 히스토리(Data History)(225a, 225b, 225c)가 과거에 수신된 데이터의 인스턴스를 저장하고, 샘플러(230a, 230b, 230c)에 의해 사용되는 샘플링 임계 값을 조정하기 위해 보상 값(D0t-1, D1t-1, D2t-1)을 각각 생성한다.
[Hormati I]은 고속 데이터 샘플러와 루프 언롤링 또는 예측 DFE의 적어도 한 단계의 결합을 사용하여 수신된 데이터 값과 CDR 타이밍 위상 오차 샘플을 모두 효율적으로 검출할 수 있음을 교시한다. 이러한 소위 보드 레이트 CDR에서, 연속 샘플링 간격에서 샘플러 출력의 차이는 샘플 타이밍이 최적보다 빠르거나 늦다는 표시로 사용될 수 있다. 이러한 데이터 도출 위상 오차 신호(도 2에서 전이 표시 신호 T_En0 -2(0:n-1) 및 빠른(early)-늦은(late) 표시 신호 E/L0-2(0:n-1)로 구성됨)는 CDA 서브 시스템(300)에 제공되어 각각의 개별 데이터 스트림에 대한 샘플 타이밍 및 전체 클럭 타이밍의 정정을 용이하게 한다. 공지된 테스트 패턴을 사용하는 일부 실시예들에서, 전이가 발생할 것으로 공지됨에 따라 전이 표시 신호는 사용되지 않을 수 있음을 유의해야 한다. 대안적으로, 전이 밀도가 정보에 충분한 경우, "거짓 업데이트"(예를 들어, 전이가 발생하지 않았음)는 평균 0이 될 수 있는 반면, "참 업데이트"(예를 들어, 전이가 발생했음)는 CDR을 수행한다. 랜덤 데이터 동안 CDR을 수행하는 실시예들에서, 전이 표시 신호는 전이가 검출될 때만 국부 발진기를 업데이트하는 데 유용할 수 있다.
예측 DFE가 2 개의 추론적 오프셋 또는 임계 값을 제공하는 하나의 이러한 실시예가 도 5에 도시되어 있으며, 하나의 값은 선행 수신 단위 간격 t-1에서 히스토리 데이터 '1' 값과 관련되고, 다른 값은 동일한 선행 수신 단위 간격 t-1에서 히스토리 데이터 '0' 값과 관련된다. 샘플링 클럭 ph(0)_d0은 선행 수신 단위 간격에 대한 수신된 데이터 값이 결정되기 전에 입력 신호 R0의 샘플링을 트리거할 수 있다. 선행 수신 단위 간격에 대한 정확한 수신된 데이터 값이 데이터 값 히스토리(225a)에 의해 해결될 때, 멀티플렉서(530)가 사용되어 단위 간격 t에서의 검출된 데이터 D0t로서 적절한 샘플러 결과를 선택할 수 있다. [Hormati I]에 의해 설명된 바와 같이, 다른 샘플링된 결과는 입력 신호 R0의 전이가 샘플링 클럭 ph(0)_d0보다 빨리 발생했는지 또는 늦게 발생했는지의 표시를 제공할 수 있다. 결과적인 빠른/늦은 신호 E/L0는 이 정보를 CDR 서브 시스템에 제공하고, 패턴 검출기(540)는 [Hormati I]에 설명된 기준을 사용하여 E/L0 출력이 유효한 데이터 시퀀스(예를 들어, 전이)를 식별한다. 적어도 하나의 실시예에서, XOR 게이트가 현재 데이터 샘플과 이전 데이터 샘플 간의 차이를 검출하여 적절한 전이 패턴을 구성하기에 충분하다.
도 6은 입력 데이터 신호 및 국부 발진기 신호의 하나의 위상을 수신하고 대응하는 데이터 도출 위상 오차 신호를 응답적으로 생성하도록 구성된 디지털 샘플러 및 "뱅뱅" 위상 검출기의 일 실시예를 도시한다. 도 7은 더 높은 샘플링 레이트에서 동작하고(즉, 국부 발진기 신호의 복수의 위상을 사용함) 시간 t에서 적어도 하나의 데이터 샘플 및 시간 t-0.5에서 에지 샘플을 생성하도록 구성된 실시예를 도시하며, 여기서 t-0.5는 시간 t 이전의 절반의 단위 간격에 대응한다. 샘플러는 데이터 도출 위상 오차 신호를 응답적으로 생성한다. 도 8은 도 7에 도시된 실시예와 유사하지만, 도 8은 입력 신호의 이전 수신 단위 간격 t-1에 대응하는 히스토리 데이터 샘플을 제공하는 데이터 히스토리 저장 요소일 수 있는 데이터 히스토리(225a)를 더 포함한다. 일부 실시예들에서, 히스토리 데이터 샘플은 수신된 데이터 신호에 대해 동작하는 병렬 처리 단계의 샘플러에 의해 캡처된 데이터로부터 획득될 수 있다.
도 2의 수신기는 고속 데이터 수신을 용이하게 하기 위해 다수의 본질적으로 병렬인 데이터 샘플링 인스턴스(220)를 사용한다. 도시된 예에서, 2 개의 이러한 인스턴스가 도시되어 있으며, 각각은 절반의 속도로 수신 단위 간격을 교번하여 처리하고, 그 결과는 전체 속도의 출력 데이터 스트림을 생성하기 위해 이후에 결합된다(260). 추가의 또는 더 적은 병렬 처리 단계가 존재할 수 있음을 유의해야 한다. 일부 실시예들에서, 국부 발진기 신호의 상이한 위상에 대해 동작하는 다수의 데이터 샘플링 인스턴스로부터의 데이터 도출 부분 위상 오차 신호 사용은 더 많은 수의 위상 오차 정보로 인해 PLL 대역폭의 증가를 제공할 수 있다.
동시에, CDA 서브 시스템(300)은 데이터 도출 위상 오차 정보 T_En0 -2(0:n-1) 및 E/L0-2(0:n-1)를 사용하여 국부 발진기(250)의 위상 고정을 유지하며, 국부 발진기(250)는 위상 보간기(390) 및/또는 지연 요소(235a, 235b 및 235c)를 통해 샘플러(230a, 230b, 230c)의 샘플 타이밍을 제어한다.
도 3은 일부 실시예들에 따라, 도 2에 도시된 바와 같은 수신기에 대한 CDA 서브 시스템(300)의 내부를 강조하는 블록도이다. 위상 고정 루프 시스템에서 일반적인 것처럼, 전압 제어 발진기(Voltage Controlled Oscillator; VCO)로서 기능 하는 링 발진기(250)가 국부 클럭(ph000, ph090, ph180, ph270)을 생성하고, 이는 주파수 분배기(380)에 의해 선택적으로 주파수가 감소될 수 있다. 위상 보간기(390)의 하나 이상의 인스턴스는 국부 클럭의 다수의 위상 (및 단계(220)에서의 샘플러로부터 수신된 데이터 도출 위상 오차 정보)에 따라 작용하여 위상 조정된 샘플링 클럭 ph(0:n-1)_d0- 2을 합성한다. 이러한 실시예들에서, 표기법 '_dn'은 샘플링 클럭 위상에 대응하고, 샘플링 클럭 위상에 적용되는 대응하는 데이터 레인 특정 지연을 갖는다.
위상 보간기(390)의 각각의 인스턴스는 각각의 병렬 데이터 샘플링 인스턴스에서 하나의 데이터 레인에 대해 샘플러를 트리거링하기에 적합한 위상 조정된 샘플링 클럭을 (데이터 레인 특정 지연 값에 따라) 생성하도록 구성된다. 위상 보간기(390)의 각각의 인스턴스는 제어 로직(320)에 의해 독립적으로 구성될 수 있어서, 하나의 데이터 레인에 대한 샘플 타이밍, 예를 들어, 데이터 레인 특정 지연 값 d0이 다른 데이터 레인에 대한 샘플 타이밍, 예를 들어, 데이터 레인 특정 지연 값 d1보다 빠르거나 늦도록 조정될 수 있다. 수집기(다수의 입력 인스턴스에 걸쳐 누적 기록을 유지하는 저장 요소)가 사용되어 데이터 도출 위상 오차 신호를 분석하여 (그리고 일부 실시예들에서는 데이터 도출 위상 오차 신호가 유효한지 확인하기 위해 사용된 전이를 추가로 분석하여) 주어진 서브 채널에 대한 평균 오차가 0인지 여부를 결정한다. 특정 평균 또는 집계된 오차가 0이 아닌 경우, 본 예에서 해당 서브 채널에 대한 위상 보간기(390)의 값을 조정함으로써, 해당 오차 결과와 연관된 서브 채널/데이터 레인 특정 타이밍이 조정된다.
위에서 설명된 바와 같이 데이터 레인 특정 조정된 샘플링 클럭을 생성하는 위상 오차 수집기(440a/b/c)와 3 개의 데이터 레인 특정 위상 보간기(390)의 결합이 도 4a에 상세하게 도시되어 있다. 이러한 실시예에서, 수집기는 주어진 데이터 레인의 평균 위상 오차가 0인지를 결정하기 위해 데이터 도출 위상 오차 신호를 분석한다. 데이터 레인 '0'의 평균 위상 오차가 0이 아닌 경우, 샘플링 클럭 ph(0:n-1)의 위상은 수집기(440a)에 의해 제공되는 지연 제어_d0 신호에 의해 결정된 데이터 레인 특정 지연 값 d0으로 보간된다. 조정이 이루어진 후, 평균 복합 위상 오차 신호는 더 이상 0이 아니고, 오차 수집기는 이에 따라 VCO를 업데이트할 수 있다. 이러한 프로세스는 (i) 각각의 데이터 레인의 평균 위상 오차가 0이고, (ii) 평균 복합 위상 오차 신호가 0이 될 때까지 반복될 수 있다. 대안적인 실시예들은 PLL에 의해 유지되는 전체 위상 고정과 무관하게, 개별 데이터 레인 샘플링 클럭의 제어를 가능하게 하는 다른 메커니즘을 포함할 수 있다. 도 4b는 이러한 대안적인 실시예를 도시하며, 여기서 수집기(442)는 데이터 레인 0에 대한 평균 오차에 따라 지연 제어_d0를 생성하고, 이는 조정 가능한 지연 요소(435)를 조정하여 데이터 레인 특정 지연 값을 샘플링 클럭의 위상(0:n-1)에 적용한다. 조정 가능한 지연(435)에서 데이터 레인 특정 지연 값에 의해 수정된 하나 이상의 국부 클럭 신호 ph(0:n-1)의 상대적 위상은 위상 조정된 데이터 레인 샘플링 클럭(들) ph(0:n-1)_d0을 초래한다. 235a의 등가의 인스턴스가 각각의 추가 데이터 레인에 대해 유사하게 제공될 수 있으며, 주어진 데이터 레인에 대한 각각의 데이터 도출 위상 오차 신호를 생성하는데 사용되는 국부 발진기 신호의 위상이 데이터 레인 특정 지연 값만큼 지연될 수 있게 한다.
다른 실시예는 복수의 데이터 레인 특정 오차 수집기(442)를 추가로 포함할 수 있으며, 각각의 데이터 레인 특정 오차 수집기(442)는 관련 데이터 레인과 연관된 데이터 도출 위상 오차 신호를 수신하고 데이터 레인 특정 지연 값을 나타내는 각각의 데이터 레인 특정 제어 신호를 응답적으로 결정하도록 구성된다. 다른 실시예는 도 4a에 도시된 바와 같이 데이터 레인 특정 위상 보간기로 추가로 구성될 수 있으며, 각각의 데이터 레인 특정 위상 보간기는 대응하는 데이터 레인 특정 지연 제어 신호 및 국부 발진기 신호의 하나 이상의 위상을 수신하고 데이터 레인 특정 지연 값에 따라 국부 발진기의 하나 이상의 위상을 응답적으로 보간하도록 구성된다.
일부 실시예들에서, 위상 조정에 적합한 조정 가능한 디지털 신호 지연 생성은 도 4b의 실시예에서 용량성 노드 부하를 스위칭하는 것에 의해 수행된다. 디지털 제어 값(B0, B1, B2)은 스위칭 트랜지스터(401, 402, 403)를 인에이블하며, 이는 용량성 부하(C0, C1, C2)를 신호 노드(410)에 추가한다. 추가의 실시예들은 선택 가능한 용량성 부하의 지연 효과를 증가시키기 위해 직렬 저항 또는 인덕턴스를 추가로 포함할 수 있다.
일반적으로, 주어진 데이터 레인에 대한 상대적 샘플 타이밍 또는 샘플링 위상은 연속 수신 단위 간격이지만 모든 병렬 처리 단계의 각각의 처리 단계에서 동일할 것이다. 추가의 실시예들은 다양한 처리 인스턴스 사이의 클럭 분포 변동에 의해 발생하는 내재적 타이밍 차이를 보상하기 위해 하나의 예로서 처리 단계 사이에서 점진적 위상 조정이 이루어질 수 있게 한다.
전체 위상 고정은 다중 와이어 버스의 2 개 이상의 데이터 레인에 대한 복수의 데이터 도출 위상 오차 신호를 획득하도록 구성된 위상 오차 수집기(240)에 의해 유지되며, 각각의 데이터 도출 위상 오차 신호는 적어도 국부 발진기 신호의 하나 이상의 위상 중 하나의 위상 및 2 개 이상의 데이터 레인 중 하나와 연관된 대응하는 데이터 신호를 사용하여 생성되며, 위상 오차 수집기(240)는 2 개 이상의 획득된 데이터 도출 위상 오차 신호의 결합을 나타내는 복합 위상 오차 신호를 응답적으로 생성하도록 구성된다. 이러한 위상 오차 신호는 복합 위상 오차 신호를 수신하고 국부 발진기(250)를 조정하기 위한 발진기 제어 신호를 응답적으로 생성하도록 구성된 루프 필터(245)에 의해 필터링된다. 국부 발진기(250)는 발진기 제어 신호를 수신하고 국부 발진기 신호의 하나 이상의 위상을 조정하기 위해 국부 발진기의 타이밍을 응답적으로 조정한다.
위상 오차의 수집은 아날로그 또는 디지털 도메인에서 수행될 수 있다. 도 9의 실시예는 아날로그 위상 오차 수집의 예이며, 빠른/늦은 표시는 하나 이상의 차지 펌프에 의한 저장 커패시터 상의 펌프 업/펌프 다운 동작을 야기하고, 결과적인 커패시터 전압은 집계된 아날로그 위상 오차 신호 출력에 대응한다. 이 특정 실시예에서, 전이 표시 신호 T_En는 차지 펌프(CPC) 동작을 인에이블 또는 디스에이블하는 반면, 빠른-늦은 표시 신호 E/L는 그것이 인에이블되면 차지 펌프를 펌프 업 또는 펌프 다운하도록 지시한다. 수집은 2 개의 병렬 처리 단계에서 검출되는 3 개의 데이터 스트림에서 발생하는 것으로 도시되며, 둘 중 어느 하나도 제한을 의미하지 않는다.
도 10 및 도 11은 디지털 복합 위상 오차 신호 출력을 생성하는 2 개의 디지털 위상 오차 수집 실시예를 도시한다. 도 10에서, 디지털 멀티플렉서(910)는 3 개의 데이터 레인으로부터 빠른/늦은 표시 신호를 파이프 라이닝하고, 동시에 디지털 멀티플렉서(920)는 각각의 데이터 레인과 연관된 전이 표시 신호를 카운터(930)에 파이프 라이닝한다. 선택 신호가 모든 데이터 레인을 통해 멀티플렉서를 사이클링함에 따라, 카운터(930)는 T_En이 활성화되고 (따라서 카운터(930)가 인에이블됨) E/L이 하이(빠른)일 경우 각각의 데이터 레인에 대해 증가되고, 카운터(930)는 T_En이 활성화되고 E/L이 로우(늦은)일 경우 각각의 데이터 레인에 대해 감소된다. 대안적으로, E/L이 빠른/늦은이면, 카운터는 각각 감소/증가될 수 있다. 따라서, 카운터(930)에 의해 유지되는 N 비트 디지털 총 카운트는 모든 데이터 레인을 통한 모든 유효한 빠른/늦은 표시의 히스토리 합계를 나타낸다. 일부 실시예들에서, 디지털 필터를 사용하는 추가의 저역 통과 필터링(245)이 총 카운트에 적용되어 M 비트 디지털 발진기 제어 신호를 생성한다. 일부 실시예들에서, M = N이지만, 일부 실시예에서는 더 크거나 작을 수 있다. 도 11의 대안적인 디지털 실시예에서, 각각의 데이터 레인은 단일 비트의 빠른/늦은 표시를 제공하는 것이 아니라, 다수의 데이터 레인에 걸친 위상 오차의 방향 및 크기를 모두 나타내는 숫자 값을 제공한다. 카운터(1030)가 각각의 위상에서 총 위상 오차의 숫자 값에 의해 결정된 크기만큼 값을 증가 또는 감소시킬 수 있다는 점을 제외하면, 동작은 이전 예와 유사하다. 아래의 표 1은 대응하는 T_En 신호가 전이가 발생했음을 나타내는 경우, E/L 신호가 1 = 빠른 및 -1 = 늦은 값을 갖는 데이터 도출 위상 오차 신호를 결합하기 위한 일부 수치 예를 제공하며, 여기서 대응하는 T_En 신호가 전이가 발생하지 않았음을 나타내는 경우, E/L 신호가 적용되지 않는다.
E/L0 E/L1 E/L2 합계 크기 업 = + 부호
다운 = - 부호
-1 1 1 1 1 업
N/A 1 1 2 2 업
-1 N/A 1 0 0 변화 없음
-1 N/A N/A -1 1 다운
전술한 바와 같이, 표 1에서, 각각의 데이터 레인 D0-D2는 '1' 또는 '-1'의 빠른-늦은 값을 가지며, 확인된 전이가 있는 경우(예를 들어, 전이 표시 신호 T_En0-2를 사용하는 경우)에만 결합에 사용된다. 전이가 없는 경우, 대응하는 E/L 값은 'N/A'이다. 전이가 확인된 3 개 레인의 E/L 값이 결합되고, 카운터는 합계의 크기만큼 합계의 부호에 따라 증감된다. 제 1 행에서, 데이터 레인 0은 늦고 데이터 레인 1과 2는 빠르므로, 카운터는 1의 크기만큼 증가된다. 일부 실시예들에서, 카운터는 상기 예와 반대 방향으로 증가 또는 감소할 수 있음을 유의해야 한다. 또한 일부 실시예들에서, 샘플러에 의해 제공되는 E/L 신호는 항상 결합될 수 있음을 유의해야 한다. 이러한 실시예들에서, 수신된 정보는 테스트 패턴에 대응할 수 있거나, 수신된 정보는 잘못된 E/L 신호가 실제로 전이를 갖는 E/L 신호에 의해 효과적으로 오버라이드되도록 충분한 전이 밀도를 갖도록 설계될 수 있다.
등가의 디지털 위상 수집기 실시예들은 프로그래밍된 논리 명령어로서 선택 또는 로직 기능부(910, 920, 1020)의 전부 또는 일부를 구현할 수 있고, 카운터(930, 1030)의 전부 또는 일부는 컴퓨터 프로세서 또는 프로그래밍된 논리 요소에 의해 실행되는 프로그래밍된 산술 명령어로서 기능 한다.
전압 제어 발진기의 일 실시예가 도 12의 링 발진기에 도시되어 있다. 링 발진기는 폐쇄 루프에 임의의 수의 증폭기 또는 디지털 로직 게이트를 통합할 수 있다. 기본 발진 주기는 루프의 총 전파 지연의 2 배이며, 루프에는 홀수의 신호 반전이 포함된다. 발진 주파수의 아날로그 제어를 가능하게 하기 위해, 하나 이상의 (바람직하게는 모든) 루프 요소의 전파 시간이 조정 가능하다. 이러한 조정은 도 13a에 도시된 바와 같은 로직 스테이지에서의 공급 전류의 조정, 도 4b에 도시된 바와 같은 용량성 노드 부하의 조정, 스위칭 임계 전압의 조정, 또는 다른 수단으로 구성될 수 있다. 도 13b의 간단한 디지털-아날로그 변환기는 도 13a의 전류 조정을 수행하는 하나의 수단을 제공한다. 스위칭 트랜지스터는 미리 결정된 전류 증분을 제공하기 위해 치수적으로 스케일링될 수 있고, 상기 트랜지스터를 인에이블 하는 제어 신호는 온도계 (선형 카운팅) 코드, 이진 코드 또는 다른 바람직한 형태로 구성될 수 있다.
도 14는 다수의 기능 모드에서 동작하도록 구성 가능한 디지털 신호 수신기의 추가 실시예를 도시한다. 이러한 실시예는 1440 및 1445와 같은 하나 이상의 수집 요소뿐만 아니라, 적어도 제 1 및 제 2 국부 타이밍 기준을 생성하는 1450 및 1455와 같은 다수의 클럭 생성 PLL을 포함한다. 다수의 데이터 스트림 입력 각각은 선택 멀티플렉서(1460)에 의해 도시된 바와 같이, 국부 타이밍 기준 중 선택된 하나로부터 도출된 타이밍에 기초하여 샘플링될 수 있다.
제 1 동작 모드에서, 일 예로서 ODVS H4 인코딩을 사용하는 2 개 이상의 신호 입력은 공통 신호 그룹 및 클럭킹 도메인의 요소이다. 이 모드에서, 공통 신호 그룹의 각각의 입력에 대한 타이밍은 동일한 국부 타이밍 기준으로부터 도출된다. 본 명세서에서 이전에 설명된 바와 같이, 선택적 위상 오프셋이 제공되어 개별 입력 샘플러를 증분적으로 조정하여 상이한 신호 전파 지연과 같은 내재적 타이밍 오프셋을 보상할 수 있다.
제 2 동작 모드에서, 다양한 신호 입력은 상이한 클럭킹 도메인으로부터 도출될 수 있는 적어도 2 개의 별개의 신호 그룹의 멤버이다. 적어도 제 1 및 제 2 국부 클럭 소스는 독립적 샘플링 간격이 유지될 수 있어, 이러한 별개의 입력 클럭에 개별적으로 고정될 수 있다.
제 3 동작 모드에서, 2 개 이상의 신호 입력은 공통 클럭킹 도메인으로부터 도출될 수 있지만, 제 1 동작 모드에서 만족스러운 수신을 못하게 하기 위해 충분히 다루기 어려운 전파 시간 변동을 갖는다. 적어도 제 1 및 제 2 국부 클럭 소스는 주파수가 동일하지만 위상이 상이한 (잠재적으로 가변적인) 등시성 클럭을 생성하기 위해 동시에 사용되며, 각각은 2 개 이상의 신호 입력 중 상이한 하나에 동기된다. 2 개 이상의 신호 입력이 공통 클럭킹 도메인으로부터 도출되는 대안적인 모드에서, 단일 국부 클럭 소스, 예를 들어, 1450이 사용될 수 있고, 데이터 레인 특정 지연 값은 전파 시간 변동을 보상하기 위해 데이터 레인 특정 지연 요소 d0-2를 통해 생성된 샘플링 클럭에 적용될 수 있다.
도 18은 추가의 실시예에 의해 수행되는 방법을 도시하며, 상기 방법은 위상 오차 수집기에서 다중 와이어 버스의 2 개 이상의 데이터 레인에 대한 복수의 데이터 도출 위상 오차 신호를 획득하기 위한 단계(1802)로서, 각각의 데이터 도출 위상 오차 신호는 적어도 (i) 국부 발진기 신호의 하나 이상의 위상 중 하나의 위상 및 (ii) 2 개 이상의 데이터 레인 중 하나와 연관된 대응하는 데이터 신호를 사용하여 생성되며, 2 개 이상의 획득된 데이터 도출 위상 오차 신호의 결합을 나타내는 복합 위상 오차 신호를 생성하는 단계(1804), 루프 필터에서 복합 위상 오차 신호를 수신하고 발진기 제어 신호를 응답적으로 생성하는 단계(1806), 및 국부 발진기에서 발진기 제어 신호를 수신하고 국부 발진기 신호의 하나 이상의 위상을 조정하기 위해 국부 발진기의 타이밍을 응답적으로 조정하는 단계(1808)를 포함한다.
각각의 데이터 도출 위상 오차 신호는 국부 발진기 신호의 하나 이상의 위상에 따라 획득된 데이터 신호의 데이터 샘플 및 에지 샘플, 및 이전 데이터 샘플에 응답하여 생성될 수 있다. 이전 데이터 샘플은 데이터 히스토리 또는 다른 저장 요소로부터, 또는 데이터 신호의 이전 시간 간격에 대해 동작하는 병렬 처리 단계로부터 획득될 수 있다.
도 5와 관련하여 이전에 설명한 바와 같이, 데이터 도출 위상 오차 신호는 루프 언롤링 또는 예측 DFE 정정을 사용하여 생성될 수 있다. 이러한 일 실시예에서, 한 쌍의 결정 피드백 등화(DFE) 계수가 수신된 데이터 신호에 적용되어 한 쌍의 DFE 정정된 데이터 샘플을 생성한다. 데이터 신호의 이전 시간 간격으로부터 도출된 데이터 출력 값을 사용하여, 상기 DFE 정정된 데이터 샘플 중 하나는 데이터 출력으로서 선택되고, 상기 DFE 정정된 데이터 샘플 중 다른 하나는 데이터 도출 위상 오차 신호로서 선택된다.
일부 실시예들에서, 주어진 데이터 레인에 대한 각각의 데이터 도출 위상 오차 신호를 생성하는데 사용되는 국부 발진기 신호의 위상은 데이터 레인 특정 지연 값만큼 지연된다. 추가의 실시예에서, 데이터 레인 특정 지연 값을 나타내는 각각의 데이터 레인 특정 제어 신호가 결정되고, 각각의 데이터 레인 특정 제어 신호는 관련 데이터 레인으로부터의 각각의 데이터 도출 위상 오차 신호에 대해 동작하는 복수의 데이터 레인 특정 오차 수집기를 사용하여 생성된다.
일부 실시예들에서, 복합 위상 오차 신호를 생성하는 방법은 복수의 차지 펌프에서 복수의 데이터 도출 위상 오차 신호를 수신하는 단계, 데이터 도출 위상 오차 신호를 나타내는 복수의 전류를 응답적으로 생성하는 단계, 및 공통 아날로그 합계 노드에서, 복합 위상 오차 신호를 생성하기 위해 복수의 전류를 결합하는 단계를 포함한다.
일부 실시예들에서, 복합 위상 오차 신호를 생성하는 방법은 복수의 데이터 도출 위상 오차 신호의 디지털 결합을 수행하는 단계를 포함한다.
일부 실시예들에서, 대응하는 데이터 신호에서 전이를 갖는 것으로 결정된 데이터 도출 위상 오차 신호는 복합 위상 오차 신호를 생성하기 위해 결합된다.
본 출원에 개시된 유선 통신 방법은 광학 및 무선 통신을 포함하는 다른 통신 매체에 동일하게 적용 가능하다. 전압 또는 신호 레벨과 같은 설명 용어는 전류 및 전하와 같은 동등한 메트릭을 포함하는 것으로 간주되어야 한다. 유사하게, 본 명세서에 제공된 특정 예는 설명을 위한 것이며, 특히 입력 신호의 수, 신호 인코딩, 검출된 비트 수 등과 관련하여 제한을 의미하지 않는다.
본 명세서에서 사용되는 "물리적 신호"는 정보를 전달할 수 있는 물리적 현상의 임의의 적절한 행동 및/또는 속성을 포함한다. 적어도 하나의 실시예에 따르면, 물리적 신호는 유형적이고 비일시적일 수 있다.

Claims (15)

  1. 장치에 있어서,
    다중 와이어 버스의 2 개 이상의 데이터 레인에 대한 복수의 데이터 도출 위상 오차 신호를 획득하도록 구성된 위상 오차 수집기로서, 각각의 데이터 도출 위상 오차 신호는 적어도 (i) 국부 발진기 신호의 하나 이상의 위상 중 하나의 위상 및 (ii) 상기 2 개 이상의 데이터 레인 중 하나와 연관된 대응하는 데이터 신호를 사용하여 생성되며, 상기 위상 오차 수집기는 상기 2 개 이상의 획득된 데이터 도출 위상 오차 신호의 결합을 나타내는 복합 위상 오차 신호를 응답적으로 생성하도록 구성되는 것인, 상기 위상 오차 수집기;
    상기 복합 위상 오차 신호를 수신하고 발진기 제어 신호를 응답적으로 생성하도록 구성된 루프 필터; 및
    상기 발진기 제어 신호를 수신하고 상기 국부 발진기 신호의 하나 이상의 위상을 조정하기 위해 국부 발진기의 타이밍을 응답적으로 조정하도록 구성된 국부 발진기
    를 포함하는 장치.
  2. 제 1 항에 있어서,
    상기 복수의 데이터 도출 위상 오차 신호를 생성하도록 구성된 복수의 샘플러
    를 더 포함하고, 적어도 하나의 샘플러는 상기 국부 발진기 신호의 복수의 위상을 수신하도록 구성되고, 적어도 하나의 데이터 샘플 및 에지 샘플을 생성하도록 구성되며, 상기 데이터 도출 위상 오차 신호를 응답적으로 생성하도록 구성되는 것인, 장치.
  3. 제 1 항에 있어서,
    상기 복수의 데이터 도출 위상 오차 신호를 생성하도록 구성된 복수의 샘플러
    를 더 포함하고, 적어도 하나의 샘플러는,
    상기 수신된 데이터 신호에 한 쌍의 결정 피드백 등화(decision feedback equalization; DFE) 계수를 적용하고;
    한 쌍의 DFE 정정된 데이터 샘플을 생성하고;
    데이터 출력으로서 제 1 DFE 정정된 데이터 샘플을 선택하며;
    상기 데이터 도출 위상 오차 신호로서 제 2 DFE 정정된 데이터 샘플을 선택하도록 구성되는 것인, 장치.
  4. 제 1 항에 있어서, 상기 복합 위상 오차 신호는 아날로그 복합 위상 오차 신호이며, 상기 위상 오차 수집기는,
    복수의 차지 펌프로서, 각각의 차지 펌프는 상기 복수의 데이터 도출 위상 오차 신호의 각각의 데이터 도출 위상 오차 신호를 수신하도록 구성되고, 상기 복수의 차지 펌프는 상기 데이터 도출 위상 오차 신호를 나타내는 복수의 전류를 응답적으로 생성하도록 구성되는 것인, 상기 복수의 차지 펌프; 및
    상기 복수의 전류를 결합하여 상기 아날로그 복합 위상 오차 신호를 생성하도록 구성된 공통 아날로그 합계 노드
    를 포함하는 것인, 장치.
  5. 제 1 항에 있어서, 상기 복합 위상 오차 신호는 디지털 복합 위상 오차 신호이며, 상기 위상 오차 수집기는 상기 데이터 도출 위상 오차 신호를 수신하고 상기 디지털 복합 위상 오차 신호를 응답적으로 생성하도록 구성된 결합기를 포함하는 것인, 장치.
  6. 제 1 항에 있어서, 상기 위상 오차 수집기는 대응하는 데이터 신호에서 전이(transition)를 갖는 것으로 결정된 데이터 도출 위상 오차 신호를 결합하도록 구성되는 것인, 장치.
  7. 제 1 항에 있어서,
    복수의 데이터 레인 특정 오차 수집기로서, 각각의 데이터 레인 특정 오차 수집기는 각각의 데이터 레인과 연관되고 상기 각각의 데이터 레인과 연관된 데이터 도출 위상 오차 신호를 수신하도록 구성되며, 각각의 데이터 레인 특정 오차 수집기는 상기 각각의 데이터 레인과 연관된 데이터 레인 특정 지연 값을 나타내는 각각의 데이터 레인 특정 제어 신호를 응답적으로 결정하도록 구성되는 것인, 상기 복수의 데이터 레인 특정 오차 수집기; 및
    복수의 데이터 레인 특정 지연 요소로서, 각각의 데이터 레인 특정 지연 요소는 각각의 데이터 레인과 연관되고 상기 각각의 데이터 레인과 연관된 상기 데이터 레인 특정 제어 신호를 수신하도록 구성되며, 각각의 데이터 레인 특정 지연 요소는 상기 각각의 데이터 레인에 대한 각각의 데이터 도출 위상 오차 신호를 생성하는데 사용되는 상기 국부 발진기 신호의 위상을 상기 연관된 데이터 레인 특정 지연 값만큼 지연시키도록 구성되는 것인, 상기 복수의 데이터 레인 특정 지연 요소
    를 더 포함하는 장치.
  8. 방법에 있어서,
    위상 오차 수집기에서, 다중 와이어 버스의 2 개 이상의 데이터 레인에 대한 복수의 데이터 도출 위상 오차 신호를 획득하는 단계로서, 각각의 데이터 도출 위상 오차 신호는 적어도 (i) 국부 발진기 신호의 하나 이상의 위상 중 하나의 위상 및 (ii) 2 개 이상의 데이터 레인 중 하나와 연관된 대응하는 데이터 신호를 사용하여 생성되는 것인, 상기 복수의 데이터 도출 위상 오차 신호를 획득하는 단계;
    상기 2 개 이상의 획득된 데이터 도출 위상 오차 신호의 결합을 나타내는 복합 위상 오차 신호를 생성하는 단계;
    루프 필터에서, 상기 복합 위상 오차 신호를 수신하고 발진기 제어 신호를 응답적으로 생성하는 단계; 및
    국부 발진기에서, 상기 발진기 제어 신호를 수신하고 상기 국부 발진기 신호의 하나 이상의 위상을 조정하기 위해 상기 국부 발진기의 타이밍을 응답적으로 조정하는 단계
    를 포함하는 방법.
  9. 제 8 항에 있어서, 각각의 데이터 도출 위상 오차 신호를 생성하는 단계는 상기 국부 발진기 신호의 하나 이상의 위상에 따라 데이터 신호의 데이터 샘플 및 에지 샘플을 생성하는 단계, 및 적어도 상기 데이터 샘플, 상기 에지 샘플 및 이전 데이터 샘플에 기초하여 상기 데이터 도출 위상 오차 신호를 응답적으로 생성하는 단계를 포함하는 것인, 방법.
  10. 제 8 항에 있어서, 각각의 데이터 도출 위상 오차 신호를 생성하는 단계는,
    상기 수신된 데이터 신호에 한 쌍의 결정 피드백 등화(DFE) 계수를 적용하는 단계;
    한 쌍의 DFE 정정된 데이터 샘플을 생성하는 단계;
    데이터 출력으로서 제 1 DFE 정정된 데이터 샘플을 선택하는 단계; 및
    상기 데이터 도출 위상 오차 신호로서 제 2 DFE 정정된 데이터 샘플을 선택하는 단계
    를 포함하는 것인, 방법.
  11. 제 8 항에 있어서, 주어진 데이터 레인에 대한 각각의 데이터 도출 위상 오차 신호를 생성하는데 사용되는 상기 국부 발진기 신호의 위상은 데이터 레인 특정 지연 값만큼 지연되는 것인, 방법.
  12. 제 8 항에 있어서,
    상기 데이터 레인 특정 지연 값을 나타내는 각각의 데이터 레인 특정 제어 신호를 결정하는 단계
    를 더 포함하고, 각각의 데이터 레인 특정 제어 신호는 연관된 데이터 레인으로부터의 각각의 데이터 도출 위상 오차 신호에 대해 동작하는 각각의 데이터 레인 특정 오차 수집기를 사용하여 생성되는 것인, 방법.
  13. 제 8 항에 있어서, 상기 복합 위상 오차 신호를 생성하는 단계는,
    복수의 차지 펌프에서, 상기 복수의 데이터 도출 위상 오차 신호를 수신하고 상기 데이터 도출 위상 오차 신호를 나타내는 복수의 전류를 응답적으로 생성하는 단계; 및
    공통 아날로그 합계 노드에서, 상기 복합 위상 오차 신호를 생성하기 위해 상기 복수의 전류를 결합하는 단계
    를 포함하는 것인, 방법.
  14. 제 8 항에 있어서, 상기 복합 위상 오차 신호를 생성하는 단계는 상기 복수의 데이터 도출 위상 오차 신호의 디지털 결합을 수행하는 단계를 포함하는 것인, 방법.
  15. 제 8 항에 있어서, 상기 대응하는 데이터 신호에서 전이를 갖는 것으로 결정된 데이터 도출 위상 오차 신호는 상기 복합 위상 오차 신호를 생성하기 위해 결합되는 것인, 방법.
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