KR20200083211A - 반도체 장치, 및 메모리 디바이스 - Google Patents

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다이스케 야마구치
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토시카즈 오노
야스마사 야마네
토모사토 카나가와
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Abstract

본 발명은 양호한 전기 특성을 가지는 반도체 장치를 제공한다.
산화물 반도체와, 산화물 반도체와 접하는 제 1 절연체와, 제 1 절연체와 접하는 제 2 절연체를 가지고, 제 1 절연체는 과잉 산소를 가지고, 제 2 절연체는 수소를 포획 또는 고착하는 기능을 가지고, 산화물 반도체 내의 수소는 과잉 산소와 결합하고, 과잉 산소와 결합한 수소는 제 1 절연체를 경유하고, 제 2 절연체에 포획 또는 고착되고, 수소와 결합한 과잉 산소는 제 1 절연체에 과잉 산소로서 잔존한다.

Description

반도체 장치, 및 메모리 디바이스{SEMICONDUCTOR DEVICE AND MEMORY DEVICE}
본 발명의 일 형태는 반도체 장치, 그리고 반도체 장치의 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
또한, 본 명세서 등에 있어서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 가진다고 할 수 있는 경우가 있다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 반도체 장치의 개발이 진행되면서 LSI, CPU나 메모리가 주로 사용되고 있다. CPU는, 반도체 웨이퍼에서 잘라낸 반도체 집적 회로(적어도 트랜지스터 및 메모리)를 가지고, 접속 단자인 전극이 형성된 반도체 소자의 집합체이다.
LSI, CPU나 메모리 등의 반도체 회로(IC 칩)는 회로 기판, 예를 들어 인쇄 배선판에 실장되어, 다양한 전자 기기의 부품 중 하나로서 사용된다.
또한, 절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만 그 외의 재료로서 산화물 반도체가 주목을 모으고 있다.
또한, 산화물 반도체를 사용한 트랜지스터는 비도통 상태에 있어서 누설 전류가 매우 작은 것이 알려져 있다. 예를 들어, 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용한 저소비전력의 CPU 등이 개시되었다(특허문헌 1 참조). 또한, 예를 들어 산화물 반도체를 사용한 트랜지스터의 누설 전류가 낮다는 특성을 응용하여 장기간에 걸쳐 기억 내용을 유지할 수 있는 기억 장치 등이 개시(開示)되어 있다(특허문헌 2 참조).
또한, 근년에는 전자 기기의 소형화 및 경량화에 따라, 집적 회로에 대한 고밀도화의 요구가 더 높아지고 있다. 또한, 집적 회로를 포함하는 반도체 장치의 생산성 향상이 요구되고 있다.
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2011-151383호
본 발명의 일 형태는 양호한 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 신뢰성이 양호한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 온 전류가 큰 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 높은 주파수 특성을 가지는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 장기간에 걸쳐 데이터를 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 산화물 반도체, 산화물 반도체와 접하는 제 1 절연체, 및 제 1 절연체와 접하는 제 2 절연체를 가지고, 제 1 절연체는 과잉 산소를 가지고, 제 2 절연체는 수소를 포획 또는 고착하는 기능을 가지고, 산화물 반도체 내의 수소는 과잉 산소와 결합하고, 과잉 산소와 결합한 수소는 제 1 절연체를 경유하고, 제 2 절연체에 포획 또는 고착되고, 수소와 결합한 과잉 산소는 제 1 절연체에 과잉 산소로서 잔존한 반도체 장치이다.
본 발명의 일 형태는 산화물 반도체, 산화물 반도체와 접하는 제 1 절연체, 제 1 절연체와 접하는 제 2 절연체, 및 제 2 절연체와 접하는 제 3 절연체를 가지고, 제 1 절연체는 과잉 산소를 가지고, 제 2 절연체는 수소를 포획 또는 고착하는 기능을 가지고, 제 3 절연체는 수소에 대한 배리어성을 가지고, 산화물 반도체 내의 수소는 과잉 산소와 결합하고, 과잉 산소와 결합한 수소는 제 1 절연체를 경유하고, 제 2 절연체에 포획 또는 고착되고, 수소와 결합한 과잉 산소는 제 1 절연체에 과잉 산소로서 잔존한 반도체 장치이다.
상기에 있어서 제 3 절연체는 질화 실리콘을 포함한다.
상기에 있어서, 제 2 절연체는 산화 알루미늄을 포함한다.
상기에 있어서, 산화 알루미늄은 스퍼터링법으로 형성된다.
본 발명의 일 형태는, 상기에 있어서 산화물 반도체는 In-Ga-Zn 산화물이다.
위에 기재된 반도체 장치 및 용량 디바이스를 가지는 메모리 디바이스이다.
본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
또는, 장기간에 걸쳐 데이터를 유지할 수 있는 반도체 장치를 제공할 수 있다. 또는, 데이터의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 적층 구조의 단면도이다.
도 2의 (A) 및 (B)는 절연체 내의 확산 모델을 설명하기 위한 도면이다.
도 3의 (A) 및 (B)는 절연체 내의 확산 모델을 설명하기 위한 도면이다.
도 4의 (A)는 반도체 장치의 상면도이고, (B) 내지 (D)는 반도체 장치의 단면도이다.
도 5의 (A)는 반도체 장치의 상면도이고, (B) 내지 (D)는 반도체 장치의 단면도이다.
도 6의 (A)는 반도체 장치의 상면도이고, (B) 내지 (D)는 반도체 장치의 단면도이다.
도 7의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 8의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 9의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 10의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 11의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 12의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 13의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 14의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 15의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 16의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 17의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 18의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 19의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 20의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 21의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 22의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 23의 (A)는 반도체 장치의 제작 방법을 나타낸 상면도이고, (B) 내지 (D)는 반도체 장치의 제작 방법을 나타낸 단면도이다.
도 24의 (A) 및 (B)는 반도체 장치의 단면도이다.
도 25는 반도체 장치의 단면도이다.
도 26의 (A)는 반도체 장치의 상면도이고, (B)는 반도체 장치의 단면도이다.
도 27의 (A) 및 (B)는 반도체 장치의 단면도이다.
도 28은 반도체 장치의 단면도이다.
도 29는 반도체 장치의 단면도이다.
도 30의 (A) 및 (B)는 반도체 장치의 단면도이다.
도 31의 (A)는 IGZO의 결정 구조의 분류를 설명하기 위한 도면이고, (B)는 석영 유리의 XRD 스펙트럼을 설명하기 위한 도면이고, (C)는 Crystalline IGZO의 XRD 스펙트럼을 설명하기 위한 도면이다.
도 32는 기억 장치의 구성을 나타낸 단면도이다.
도 33은 기억 장치의 구성을 나타낸 단면도이다.
도 34는 기억 장치의 구성을 나타낸 단면도이다.
도 35는 기억 장치의 구성을 나타낸 단면도이다.
도 36은 각종 기억 장치를 계층마다 나타낸 도면이다.
도 37의 (A)는 기억 장치의 구성예를 나타낸 블록도이고, (B)는 사시도이다.
도 38의 (A) 내지 (H)는 기억 장치의 구성예를 나타낸 회로도이다.
도 39의 (A) 및 (B)는 기억 장치의 구성예를 나타낸 회로도이다.
도 40의 (A) 및 (B)는 반도체 장치의 모식도이다.
도 41의 (A) 내지 (E)는 기억 장치의 모식도이다.
도 42의 (A) 내지 (C)는 반도체 장치의 구성예를 나타낸 블록도이다.
도 43의 (A)는 반도체 장치의 구성예를 나타낸 블록도이고, (B)는 반도체 장치의 구성예를 나타낸 회로도이고, (C)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 44는 반도체 장치의 구성예를 나타낸 블록도이다.
도 45의 (A)는 반도체 장치의 구성예를 나타낸 회로도이고, (B)는 반도체 장치의 동작예를 나타낸 타이밍 차트이다.
도 46은 반도체 장치를 나타낸 블록도이다.
도 47은 반도체 장치를 나타낸 회로도이다.
도 48의 (A) 및 (B)는 전자 부품의 예를 나타낸 모식도이다.
도 49의 (A) 내지 (F)는 전자 기기를 나타낸 도면이다.
도 50의 (A)는 시료의 모식도이고, (B)는 TDS 분석 결과를 나타낸 도면이다.
도 51은 시료의 모식도이다.
도 52의 (A) 및 (B)는 SIMS 분석의 결과를 나타낸 도면이다.
도 53의 (A) 및 (B)는 SIMS 분석의 결과를 나타낸 도면이다.
도 54는 SIMS 분석의 결과를 나타낸 도면이다.
도 55의 (A) 내지 (C)는 각 구조가 가지는 수소 농도의 적분값을 설명하기 위한 도면이다.
도 56은 시료의 모식도이다.
도 57의 (A) 및 (B)는 실시예에 따른 시료의 SIMS 분석의 결과를 나타낸 도면이다.
도 58의 (A) 및 (B)는 실시예에 따른 시료의 SIMS 분석의 결과를 나타낸 도면이다.
도 59의 (A) 내지 (C)는 시료의 단면을 나타낸 도면이다.
실시형태에 대하여 도면을 참조하면서 이하에서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시될 수 있으며, 취지 및 그 범위에서 벗어남이 없이 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 실시형태는 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어, 실제의 제조 공정에서 에칭 등의 처리에 의하여 층이나 레지스트 마스크 등이 의도하지 않게 감소되는 경우가 있으나, 이해하기 쉽게 하기 위하여 이를 도면에는 반영하지 않는 경우가 있다. 또한, 도면에서, 동일한 부분 또는 같은 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 이의 반복적인 설명은 생략하는 경우가 있다. 또한 같은 기능을 가지는 부분을 가리키는 경우에는, 같은 해치 패턴으로 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 특히 상면도('평면도'라고도 함)나 사시도 등에서, 발명의 이해를 용이하게 하기 위하여, 일부의 구성 요소의 기재를 생략하는 경우가 있다. 또한, 일부의 숨은선 등의 기재를 생략하는 경우가 있다.
또한, 본 명세서 등에서, 제 1, 제 2 등으로 붙여지는 서수사는 편의상 사용하는 것이며, 공정 순서 또는 적층 순서를 나타낸 것이 아니다. 따라서, 예를 들어, '제 1'을 '제 2'로 또는 '제 3' 등으로 적절히 바꿔 설명할 수 있다. 또한 본 명세서 등에 기재되어 있는 서수사와 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치되지 않는 경우가 있다.
또한 본 명세서 등에서 "위에", "아래에" 등의 배치를 나타내는 어구는 도면을 참조하여 각 구성의 위치 관계를 설명하기 위하여 편의상 사용하는 것이다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명한 어구에 한정되지 않고 상황에 따라 적절히 바꿔 말할 수 있다.
예를 들어, 본 명세서 등에서, X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우, X와 Y가 기능적으로 접속되어 있는 경우, 및 X와 Y가 직접적으로 접속되어 있는 경우가, 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층 등)인 것으로 한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀔 수 있다. 이 때문에, 본 명세서 등에서는 소스나 드레인이라는 용어를 서로 바꾸어 사용할 수 있는 경우가 있다.
또한, 본 명세서 등에서, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)에서의 채널 폭(이하, '실효적인 채널 폭'이라고도 함)과 트랜지스터의 상면도에 도시된 채널 폭(이하, '외관상 채널 폭'이라고도 함)이 상이한 경우가 있다. 예를 들어, 게이트가 반도체의 측면을 덮는 경우, 실효적인 채널 폭이 외관상 채널 폭보다 커지고, 그 영향을 무시할 수 없게 될 경우가 있다. 예를 들어, 미세하고 게이트가 반도체의 측면을 덮는 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 커지는 경우가 있다. 그 경우, 외관상 채널 폭보다 실효적인 채널 폭이 더 커진다.
이와 같은 경우에는 실효적인 채널 폭을 실측에 의하여 어림잡기 어려워지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는, 반도체의 형상이 기지(旣知)라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 확인할 수 없는 경우에는, 실효적인 채널 폭을 정확하게 측정하기 어렵다.
본 명세서에서, 단순히 채널 폭이라고 기재한 경우, 외관상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상 채널 폭 등은, 단면 TEM 이미지 등을 해석하는 것 등에 의하여 값을 결정할 수 있다.
또한, 반도체의 불순물이란 예를 들어, 반도체를 구성하는 주성분 이외를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물이라고 할 수 있다. 불순물이 포함됨으로써 예를 들어, 반도체의 DOS(Density of States)의 증가나, 결정성의 저하 등이 일어날 경우가 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물로서는 예를 들어, 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속 등이 있고, 예를 들어 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 질소 등이 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 또한, 산화물 반도체의 경우, 예를 들어 불순물의 혼입에 의하여 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우, 반도체의 특성을 변화시키는 불순물로서는, 예를 들어 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 15족 원소 등이 있다.
또한, 본 명세서 등에서 산화 질화 실리콘이란 그 조성으로서 질소보다 산소의 함유량이 많은 것을 말한다. 또한, 질화 산화 실리콘이란 그 조성으로서 산소보다 질소의 함유량이 많은 것을 말한다.
또한, 본 명세서 등에서 "절연체"라는 용어를 절연막 또는 절연층으로 바꿔 말할 수 있다. 또한, "도전체"라는 용어를 도전막 또는 도전층으로 바꿔 말할 수 있다. 또한, "반도체"라는 용어를 반도체막 또는 반도체층으로 바꿔 말할 수 있다.
또한, 본 명세서 등에서 "평행"이란 두 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "실질적으로 평행"이란 두 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "실질적으로 수직"이란 두 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서 배리어막이란 물, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 막이며, 이 배리어막이 도전성을 가지는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
본 명세서 등에서, 금속 산화물(metal oxide)이란, 넓은 의미로 금속의 산화물이다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(Oxide Semiconductor 또는 단순히 OS라고도 함) 등으로 분류된다. 예를 들어 트랜지스터의 반도체층에 금속 산화물을 사용한 경우, 이 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 즉, OS FET 또는 OS 트랜지스터라고 기재하는 경우에는 산화물 또는 산화물 반도체를 가지는 트랜지스터라고 바꿔 말할 수 있다.
또한, 본 명세서 등에서, 노멀리 오프란 게이트에 전위를 인가하지 않거나, 또는 게이트에 접지 전위를 공급할 때, 트랜지스터에 흐르는 채널 폭 1μm당 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 말한다.
(실시형태 1)
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례 및 그 제작 방법에 대하여 설명한다.
<반도체 장치의 구성예 1>
도 4의 (A), (B), (C), 및 (D)는 본 발명의 일 형태에 따른 트랜지스터(200), 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 4의 (A)는 트랜지스터(200)를 가지는 반도체 장치의 상면도이다. 또한 도 4의 (B) 및 (C)는 상기 반도체 장치의 단면도이다. 여기서, 도 4의 (B)는 도 4의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한 도 4의 (C)는 도 4의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 도 4의 (D)는 도 4의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 또한, 명료화를 위하여 도 4의 (A)의 상면도에서는 요소의 일부를 생략하였다.
여기서, 트랜지스터(200)는 채널이 형성되는 영역을 포함하는 반도체에, 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
산화물 반도체로서 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 또한, 산화물 반도체로서 In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200)는 비도통 상태에서 누설 전류가 매우 작기 때문에 저소비전력의 반도체 장치를 제공할 수 있다. 또한, 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에 고집적형 반도체 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
한편으로, 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손으로 인하여 그 전기 특성이 변동되고, 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)을 가지기 쉽다.
그래서, 불순물 농도 및 결함 준위 밀도가 저감된 산화물 반도체를 사용하면 좋다. 또한, 본 명세서 등에서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
따라서, 산화물 반도체 내의 불순물 농도는 가능한 한 저감되는 것이 바람직하다. 또한, 산화물 반도체 내의 불순물로서는, 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 불순물로서의 수소는 산화물 반도체 내에 산소 결손(VO: oxygen vacancy라고도 함)을 형성하는 경우가 있다. 또한, 산소 결손에 수소가 들어간 결함(이하, VOH라고 하는 경우가 있음)은 캐리어가 되는 전자를 생성하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 반응하여, 캐리어가 되는 전자를 생성하는 경우가 있다.
따라서 수소가 많이 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한, 산화물 반도체 내의 수소는 열, 전계 등의 스트레스로 인하여 이동하기 쉽기 때문에 산화물 반도체에 수소가 많이 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
따라서, 트랜지스터에 사용되는 산화물 반도체는 수소 등의 불순물 및 산소 결손이 저감된 고순도 진성인 산화물 반도체를 사용하는 것이 바람직하다.
따라서, 외부로부터의 불순물 혼입을 억제하기 위하여, 불순물의 확산을 억제하는 재료(이하, 불순물에 대한 배리어성 재료라고도 함)를 사용하여 트랜지스터(200)를 밀봉하면 좋다.
또한, 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는, 대응하는 물질을 포획 및 고착하는(게터링이라고도 함)기능을 말한다.
예를 들어 수소 및 산소의 확산을 억제하는 기능을 가지는 재료로서, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화 산화 실리콘 등이 있다. 특히, 질화 실리콘 또는 질화 산화 실리콘은 수소에 대한 배리어성이 높기 때문에, 밀봉하는 재질로서 사용하는 것이 바람직하다.
또한, 예를 들어 수소를 포획 및 고착하는 기능을 가지는 재료로서, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물이 있다.
여기서, 트랜지스터(200)를 밀봉하는 구조체는 단층 또는 2층 이상의 적층 구조로 제공할 수 있다. 특히, 트랜지스터(200)를 밀봉하는 구조체를 적층 구조, 더 바람직하게는 계층적 구조(Nested structure)가 되도록 제공하면 좋다.
구체적으로 트랜지스터(200)를 밀봉하는 구조체가 2층 구조를 가지는 경우를 사용하여 설명한다. 트랜지스터(200)를 밀봉하는 구조체는 트랜지스터(200)와 근접하는 제 1 구조체, 제 1 구조체의 외측에 제공되는 제 2 구조체를 가진다. 즉, 트랜지스터(200)와 제 2 구조체는 제 1 구조체를 개재(介在)하여 제공된다.
상기 구성에서, 제 1 구조체에는 수소를 포획 및 고착하는 기능을 가지는 재료를 사용하면 좋다. 또한, 제 2 절연체에는 수소 및 산소의 확산을 억제하는 기능을 가지는 재료를 사용하면 좋다.
트랜지스터(200)에 근접하는 측에 수소를 포획 및 고착하는 기능을 가지는 재료를 사용함으로써 트랜지스터(200) 내 또는 제 1 구조체와 트랜지스터(200) 사이에 제공된 층간막 내의 수소는 제 1 구조체에 포획 및 고착되기 때문에 트랜지스터(200) 내의 수소 농도를 저감시킬 수 있다.
구체적으로는 산화 알루미늄을 사용하는 것이 바람직하다. 특히, 결정성이 낮거나, 또는 비정질의 산화 알루미늄은 결정성이 높은 산화 알루미늄보다 수소를 포획 및 고착하는 양이 많은 경우가 있다. 또한, 결정성이 낮거나, 또는 비정질의 산화 알루미늄은 가열 처리에 의하여 수소를 확산시키는 성질을 가진다. 즉, 수소 농도가 높은 영역과 수소 농도가 낮은 영역 사이에 결정성이 낮거나, 또는 비정질의 산화 알루미늄을 배치하고, 가열 처리를 행한 경우, 상기 산화 알루미늄을 통하여 수소 농도가 낮은 영역 내의 수소는 수소 농도가 높은 영역으로 확산된다.
따라서, 제 1 구조체로서 결정성이 낮거나, 또는 비정질의 산화 알루미늄을 사용한 경우, 제 1 구조체에 의하여 트랜지스터(200)를 밀봉한 후, 가열 처리를 행하는 것이 바람직하다. 상기 가열 처리에 의하여 트랜지스터(200) 내의 수소는 층간막 및 상기 산화 알루미늄을 통하여 외방으로 확산(외방 확산이라고도 함)되어, 트랜지스터(200) 및 상기 산화 알루미늄 내의 수소 농도를 저감시킬 수 있다. 즉, 반도체 장치 내에 존재하는 수소의 절대량을 저감시킬 수 있다.
한편으로, 제 2 구조체는 제 1 구조체를 개재하여 트랜지스터(200)를 밀봉한다. 따라서, 제 2 구조체의 외방으로부터 확산되는 수소는 제 2 구조체에 의하여 제 2 구조체 내부(트랜지스터(200) 측)에 대한 확산이 억제된다. 즉, 제 1 구조체는 제 2 구조체 내측에 제공된 구조에 존재하는 수소를 효율적으로 포획하고, 고착할 수 있다.
상기 구조로서, 구체적으로 제 1 구조체에는 산화 알루미늄 등의 금속 산화물을 사용하고, 제 2 구조체에는 질화 실리콘 등의 질화물을 사용할 수 있다. 더 구체적으로는 트랜지스터(200)와 질화 실리콘막 사이에 산화 알루미늄막을 배치하면 좋다.
또한, 구조체에 사용하는 재료는 성막 조건을 성막 조건을 적절히 설정함으로써, 막 내의 수소 농도를 저감시킬 수 있다.
일반적으로 CVD법을 사용하여 형성한 막은, 스퍼터링법을 사용하여 형성한 막보다 피복성이 더 높다. 한편으로, CVD법에 사용하는 화합물 가스는 수소를 포함하는 경우가 많고, CVD법을 사용하여 형성한 막은 스퍼터링법을 사용하여 형성한 막보다 수소의 함유량이 더 많다.
따라서, 예를 들어 트랜지스터(200)와 근접하는 막에 막 내의 수소 농도가 저감된 막(구체적으로는 스퍼터링법을 사용하여 형성한 막)을 사용하면 좋다. 한편으로, 불순물의 확산을 억제하는 막으로서 피복성이 높고, 또한 막 내의 수소 농도가 비교적으로 높은 막(구체적으로는 CVD법을 사용하여 형성한 막)을 사용하는 경우, 트랜지스터(200)와 피복성이 높고, 또한 막 내의 수소 농도가 비교적으로 높은 막 사이에, 수소를 포획 및 고착하는 기능을 가지고, 또한 수소 농도가 저감된 막을 배치하면 좋다.
즉, 트랜지스터(200)에 근접하여 배치하는 막은 막 내의 수소 농도가 비교적으로 낮은 막을 사용하면 좋다. 한편으로, 막 내의 수소 농도가 비교적으로 높은 막은 트랜지스터(200)에서 이격하여 배치하면 좋다.
상기 구조로서 구체적으로는 트랜지스터(200)를 CVD법을 사용하여 성막한 질화 실리콘막을 사용하여 밀봉하는 경우, 트랜지스터(200)와 CVD법을 사용하여 형성한 질화 실리콘막 사이에 스퍼터링법을 사용하여 형성한 산화 알루미늄막을 배치하면 좋다. 더 바람직하게는 CVD법을 사용하여 형성한 질화 실리콘막과 스퍼터링법을 사용하여 형성한 산화 알루미늄막 사이에 스퍼터링법을 사용하여 형성한 질화 실리콘막을 배치하면 좋다.
또한, CVD법을 사용하여 성막하는 경우, 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 성막함으로써, 성막한 막에 포함되는 수소 농도를 저감하여도 좋다.
이하에서는 트랜지스터(200)를 밀봉하는 구체적인 구성을, 도 4를 사용하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치는 기판(도시 생략) 위의 절연체(211), 절연체(211) 위의 절연체(212), 절연체(212) 위의 절연체(214), 절연체(214) 위의 트랜지스터(200), 트랜지스터(200) 위의 절연체(280), 절연체(280) 위의 절연체(282), 절연체(280)의 측면을 덮은 절연체(287), 절연체(282) 및 절연체(287)를 덮는 절연체(283), 절연체(283) 위의 절연체(284), 및 절연체(284)에 접하여 제공된 절연체(274)를 가진다.
또한, 절연체(211), 절연체(212), 절연체(214), 절연체(280), 절연체(282), 절연체(287), 절연체(283), 절연체(284), 및 절연체(274)는 층간막으로서 기능한다.
여기서, 산화물 반도체 근방에 과잉 산소 영역을 가지는 구조체를 제공한 경우, 산화물 반도체에 생긴 산소 결손에, 이 과잉 산소 영역을 가지는 구조체의 과잉 산소를 확산함으로써, 상기 산소 결손을 보상할 수 있다.
또한, 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 또한, 화학량론적 조성을 만족시키는 산소보다 많은 산소를 과잉 산소라고 부르는 경우도 있다. 또한, 화학량론적 조성보다 산소가 과잉으로 존재하는 영역을 과잉 산소 영역이라고도 한다.
여기서, 절연체 내의 과잉 산소는 상기 절연체와 접하는 산화물 반도체 내의 수소의 확산에 대하여 영향 요인이 될 가능성이 있다. 구체적으로는 도 1을 사용하여 설명한다. 도 1에 도시된 구조체는 수소를 포함하는 산화물 반도체(10), 산화물 반도체(10)에 접하는 과잉 산소를 가지는 절연체(12), 절연체(12)에 접하는 금속 산화물(14)을 가진다. 또한, 금속 산화물(14)을 구성하는 금속 원자를 금속 원자 X라고 한다.
산화물 반도체(10) 내에 존재하는 수소는 산화물 반도체(10)에 접하는 절연체(12)를 통하여 다른 구조체로 확산시킨다. 절연체(12) 내의 과잉 산소가 산화물 반도체(10) 내의 수소와 반응하여 OH 결합이 되어 절연체(12) 내를 확산시킨다. OH 결합을 가진 수소 원자는 금속 산화물(14)에 도달하였을 때, 수소 원자는 금속 산화물(14) 내의 금속 원자 X와 결합한 산소 원자와 반응하여, 금속 산화물(14) 내에 포획 또는 고착된다. 한편으로, OH 결합을 가진 과잉 산소의 산소 원자는 과잉 산소로서 절연체(12) 내에 잔존한다고 추측된다. 즉, 상기 수소의 확산에서, 절연체(12) 내의 과잉 산소가 중개적인 역할을 맡을 개연성이 높다.
또한, 도 4에서 상술한 산화물 반도체(10)는 산화물(230c)에 상당하고, 절연체(12)는 절연체(280)에 상당한다. 따라서, 산화물(230c)과 접하는 절연체(280)는 가열에 의하여 산소가 이탈되는 것이 바람직하다.
과잉 산소 영역을 가지는 절연체로서 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물을 사용하는 것이 바람직하다. 가열에 의하여 일부의 산소가 이탈되는 산화물이란, TDS(Thermal Desorption Spectroscopy) 분석에서 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상, 또는 3.0×1020molecules/cm3 이상인 산화물이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
구체적으로는, 과잉 산소를 가지는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공(空孔)을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화 질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
따라서, 절연체(280)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 공공을 가지는 산화 실리콘 등을 가지는 것이 바람직하다.
특히 절연체(280)로서 사용하기에는 산화 실리콘 및 산화 질화 실리콘은 열적으로 안정적이기 때문에 바람직하다. 또한, 산화 실리콘, 산화 질화 실리콘, 공공을 가지는 산화 실리콘 등의 재료는, 가열에 의하여 이탈되는 산소를 포함하는 영역을 용이하게 형성할 수 있어 바람직하다. 또한 절연체(280)는 상기 재료가 적층된 구조라도 좋고, 예를 들어 스퍼터링법으로 성막한 산화 실리콘과, 그 위에 적층된 CVD법으로 성막된 산화 질화 실리콘의 적층 구조로 하면 좋다. 또한, 그 위에 질화 실리콘을 적층하여도 좋다.
절연체(280)에 과잉 산소 영역을 제공하기 위해서는, 절연체(280)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 것을 포함함)를 도입하여, 산소를 과잉으로 함유하는 영역을 형성한다.
구체적으로 산소 도입 처리의 일례로서 절연체(280) 위에 스퍼터링 장치를 사용하여 금속 산화물을 적층하는 방법이 있다. 예를 들어, 절연체(282)를 성막하는 수단으로서 스퍼터링 장치를 사용하여 산소 가스 분위기하에서 성막을 행함으로써, 절연체(282)를 성막하면서 절연체(280)에 산소를 도입할 수 있다.
특히, 절연체(280)로서 산화 질화 실리콘을 사용하고, 절연체(282)로서 산화 알루미늄을 사용하는 것이 바람직하다. 산화 질화 실리콘막 위에 스퍼터링법으로 산화 알루미늄막을 형성함으로써, 피형성물인 산화 질화 실리콘에 과잉 산소 영역을 형성할 수 있다.
또한, 절연체(280) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다.
여기서, 구체적으로 산화물(230)에 접하는 절연체(280)에 산화 실리콘을 사용한 경우에서의 절연체(280) 내의 과잉 산소 및 수소의 확산 거동, 그리고 수산기의 확산 거동을 양자 분자 동역학 계산을 행하여 조사하였다.
<계산 모델과 계산 방법>
우선, 기준이 되는 비정질 상태의 SiO2 구조(a-SiO2 구조 모델)의 모델과, 기준이 되는 모델에 대하여, 하나의 OH기를 추가한 모델, 및 하나의 H원자와 하나의 O원자를 추가한 모델을 사용하여 계산을 행하였다.
구체적으로는 기준이 되는 결정 모델로서 도 2의 (A)에 도시된, 복수의 간극 영역을 가지는 a-SiO2 구조 모델(20)을 사용하였다. 또한, 모델(20)은 24개의 원자로 구성하였다.
도 2의 (B)에 도시된 모델(24)은 모델(20)에서 불순물에 상당하는 H원자, 및 과잉 산소에 상당하는 O원자가 존재하는 것으로 하고, 모델(20)의 간극 영역(21)에 하나의 O원자를, 그리고 간극 영역(22)에 하나의 H원자를 배치하였다. 또한, 도 3의 (A)에 도시된 모델(26)은 모델(20)에서 불순물에 상당하는 OH기가 존재하는 것으로 하고, 모델(20)의 간극 영역(21)에 하나의 OH기를 배치하였다.
구체적인 계산 내용을 이하에 나타낸다. 또한, 원자 완화 계산에는 제 1 원리 전자 상태 계산 패키지 VASP(Vienna ab initio simulation package)를 사용하였다. 계산 조건을 아래의 표에 기재한다.
[표 1]
Figure pat00001
또한, 공정 온도를 감안하고, 700K(400℃ 정도)의 온도하에서 150ps 동안의 계산을 행하였다.
<확산 거동에 대하여>
도 2의 (B)에 도시된 모델(24)에서, 계산 시작 직후에 과잉 산소에 상당하는 O원자는 불순물에 상당하는 H원자와 결합하고, 수산기(OH기)가 되고, 비정질 상태의 SiO2 구조 내를 확산되기 시작하였다. 즉, 생성된 OH기는 비정질 상태의 SiO2 구조 내를 확산되고 복수의 간극 영역을 오가는 거동이 관찰되었다.
또한, 도 3의 (A)에 도시된 모델(26)에서, OH기는 비정질 상태의 SiO2 구조 내를 확산되고, 복수의 간극 영역을 오가는 거동이 관찰되었다.
여기서, 도 3의 (B)에 0에서 50ps 사이의 확산 거동을 가시화한 개략도를 도시하였다. 또한, 도 3의 (B)에서 OH기에서의 O원자와 H원자의 중심 좌표의 궤적을 도시하였다. 또한, 비정질 상태의 SiO2 구조는 초기 구조인 채 고정되어 표시되었다. 도 3의 (B)에 도시된 바와 같이, OH기는 복수의 간극 영역(도면에서는 점선으로 둘러싸는 영역으로 함)으로 확산되어 있는 것이 확인되었다.
이상으로, 산화물 반도체(10) 내에 존재하는 수소는 산화물 반도체(10)에 접하는 절연체(12)를 통하여 다른 구조체로 확산된다. 절연체(12) 내의 과잉 산소가 산화물 반도체(10) 내의 수소와 반응하여 OH 결합이 되고, 절연체(12) 내를 확산되는 것이 확인되었다.
또한, 절연체(211), 절연체(212), 절연체(214), 절연체(282), 절연체(287), 절연체(283), 및 절연체(284)에, 불순물에 대한 배리어성을 가지는 재료를 사용함으로써 트랜지스터(200)가 가지는 산화물 반도체를 고순도 진성으로 유지할 수 있다.
구체적으로는 절연체(214), 절연체(287), 및 절연체(282)는 트랜지스터(200) 및 절연체(280)를 밀봉하는 구조(이하, 밀봉 구조라고도 함)로 한다. 예를 들어, 도 4에 도시된 바와 같이, 트랜지스터(200)의 아래쪽에 절연체(214)를 제공하고, 트랜지스터(200) 위쪽에 절연체(282)를 제공한다. 또한, 트랜지스터(200)의 측면은 절연체(287)를 사이드 월 형상으로 제공한다. 또한, 사이드 월 형상의 절연체(287)의 하단부는 절연체(214)의 단부와 접하고, 절연체(287)의 상단부는 절연체(282)의 단부와 접한다.
여기서, 절연체(287)와 절연체(214)는 확실하게 접하는 것이 바람직하다. 따라서, 절연체(214)와 절연체(287)가 확실하게 접하는 영역을 제공하려면, 절연체(214)의 아래쪽에 제공된 절연체(212)의 측면에 접하도록 절연체(287)를 제공하는 것이 바람직하다.
따라서, 절연체(214), 절연체(287), 및 절연체(282)로 트랜지스터(200)를 둘러싸는 구조를 가진다.
여기서, 절연체(214), 절연체(287), 및 절연체(282)에는 같은 재료를 사용한다. 또한, 절연체(214), 절연체(287), 및 절연체(282)의 성막 방법으로서는 같은 조건을 사용하여 성막하는 것이 바람직하다. 막질이 동등한 절연체(214), 절연체(287), 및 절연체(282)가 접함으로써 밀폐성이 높은 밀봉 구조로 할 수 있다.
또한, 절연체(214), 절연체(287), 및 절연체(282)에는 수소를 포획 및 고착하는 기능을 가지는 재료를 사용하는 것이 바람직하다. 구체적으로는 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물을 사용할 수 있다.
밀봉 구조를 형성하는 절연체(214), 절연체(287), 및 절연체(282)는 트랜지스터(200) 또는 절연체(280)에 접하여 제공된다. 따라서, 트랜지스터(200) 내 또는 절연체(280) 내에 혼입된 수소를 포획 및 고착함으로써 트랜지스터(200)가 가지는 산화물 반도체의 수소 농도를 저감시킬 수 있다.
또한, 트랜지스터(200)를 밀봉하는 구조인 절연체(214), 절연체(287), 및 절연체(282)는 절연체(211), 절연체(212), 절연체(283)에 의하여 제공된 밀봉 구조로 둘러싸인다.
예를 들어 도 4에 도시된 바와 같이, 절연체(214)의 아래쪽에는 절연체(211) 및 절연체(212)를 배치하고, 절연체(287) 및 절연체(282)를 덮어 절연체(283)를 제공한다. 또한, 절연체(214), 절연체(287), 및 절연체(282)에 의하여 제공된 트랜지스터(200)를 밀봉하는 구조의 외측에서, 절연체(211)와 절연체(283)가 접함으로써, 2번째의 밀봉 구조를 형성한다.
여기서, 절연체(211), 절연체(212), 및 절연체(283)에는 물 및 산소의 확산을 억제하는 기능을 가지는 재료를 사용하는 것이 바람직하다. 특히, 질화 실리콘 또는 질화 산화 실리콘은 수소에 대한 배리어성이 높으므로 밀봉하는 재질로서 사용하는 것이 바람직하다.
또한, 트랜지스터(200)의 위쪽을 피복하는 절연체(283)의 위쪽에, 피복성이 높은 절연체(284)를 제공하는 것이 바람직하다. 또한, 절연체(284)는 절연체(211), 절연체(212), 및 절연체(283)와 같은 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(212) 및 절연체(283)는 스퍼터링법을 사용하여 성막함으로써 막 내의 수소 농도가 비교적으로 낮은 막에 의하여 밀봉 구조를 제공할 수 있다.
한편으로, 스퍼터링법을 사용하여 형성한 막은 비교적으로 피복성이 낮다. 그래서, 절연체(211) 및 절연체(284)를 피복성이 높은 CVD법 등을 사용하여 성막함으로써 밀폐성을 더 높일 수 있다.
따라서, 절연체(212) 및 절연체(283)는 절연체(211) 및 절연체(284)보다 수소 농도가 낮은 것이 바람직하다.
또한, 바람직하게는 절연체(211), 절연체(212), 절연체(214), 절연체(282), 절연체(287), 절연체(283), 및 절연체(284)에는 산소에 대한 배리어성을 가지는 재료를 사용하여도 좋다. 상기 밀봉 구조가 산소에 대한 배리어성을 가짐으로써 절연체(280)가 가지는 과잉 산소의 외방 확산을 억제하고, 효율적으로 트랜지스터(200)에 공급할 수 있다.
또한, 본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 가진다. 또한, 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공된다. 또한, 절연체(284) 위 및 도전체(240) 위에는 도전체(240)와 전기적으로 접속하고, 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))가 제공된다. 또한, 도전체(246) 위 및 절연체(274) 위에는 절연체(286)가 제공된다.
여기서, 절연체(272), 절연체(273), 절연체(280), 절연체(282), 절연체(283), 및 절연체(284)에 형성된 개구의 내벽에 접하여 절연체(241)(절연체(241a) 또는 절연체(241b))가 제공되고, 그 측면에 접하여 도전체(240)(도전체(240a) 또는 도전체(240b))의 제 1 도전체가 제공되고, 그 내측에 도전체(240)의 제 2 도전체가 제공된다.
또한, 도전체(240)의 상면의 높이와 절연체(284)의 상면의 높이는 같은 정도로 할 수 있다. 또한, 도면에서는, 도전체(240)의 제 1 도전체 및 도전체(240)의 제 2 도전체를 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어 도전체(240)를 단층 또는 3층 이상의 적층 구조로서 제공하는 구성으로 하여도 좋다.
또한, 도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다. 또한, 도 4의 (A)에서 상면에서 볼 때, 도전체(240a) 및 도전체(240b)는 원형으로 하였지만, 이에 한정되지 않는다. 예를 들어 상면에서 볼 때, 도전체(240a) 및 도전체(240b)가 타원 등의 실질적으로 원형, 사각형 등의 다각형, 사각형 등 다각형의 모서리가 둥근 모양으로 되어 있어도 좋다.
또한, 도전체(240)를 적층 구조로 하는 경우, 물 또는 수소 등의 불순물, 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한, 물 또는 수소 등의 불순물, 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써 절연체(280) 등으로부터 확산되는 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 더 저감시킬 수 있다. 또한, 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
절연체(241a) 및 절연체(241b)로서는 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화 산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(241a) 및 절연체(241b)는 절연체(274), 절연체(283), 절연체(282), 절연체(280), 절연체(273), 및 절연체(272)에 접하여 제공되기 때문에, 절연체(280) 등으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 블로킹성이 높아 적합하다. 또한, 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
또한, 도전체(240a)의 상면 및 도전체(240b)의 상면에 접하여 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))를 배치하여도 좋다. 도전체(246)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상기 도전체(246)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한, 상기 도전체(246)는 절연체에 형성된 개구를 메우도록 형성하여도 좋다.
[트랜지스터(200)]
도 4에 도시된 바와 같이, 트랜지스터(200)는 절연체(216), 도전체(205)(도전체(205a) 및 도전체(205b)), 절연체(222), 절연체(224), 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c)), 도전체(242)(도전체(242a) 및 도전체(242b)), 산화물(243)(산화물(243a) 및 산화물(243b)), 절연체(272), 절연체(273), 절연체(250), 및 도전체(260)(도전체(260a) 및 도전체(260b))를 가진다.
트랜지스터(200)에서, 도전체(260)는 트랜지스터의 제 1 게이트로서 기능하고, 도전체(205)는 트랜지스터의 제 2 게이트로서 기능한다. 또한, 도전체(242a) 및 도전체(242b)는 소스 전극 또는 드레인 전극으로서 기능한다.
산화물(230)은 채널 형성 영역을 가지는 반도체로서 기능한다.
절연체(250)는 제 1 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 제 2 게이트 절연체로서 기능한다.
여기서, 도 4에 도시된 트랜지스터(200)는, 절연체(280) 등의 층간막에 형성된 개구부 내에 도전체(260)가 절연체(250)를 개재하여 자기 정합(self-aligned)적으로 형성된다.
즉, 도전체(260)는 절연체(250)를 개재하여 절연체(280)를 포함하는 층간막에 형성된 개구를 메우도록 형성되기 때문에 도전체(242a)와 도전체(242b) 사이의 영역에서 도전체(260)의 위치 맞춤이 불필요하게 된다.
또한, 절연체(280)를 포함하는 층간막에 형성된 개구 내에 산화물(230c)을 제공하는 것이 바람직하다. 따라서, 절연체(250) 및 도전체(260)는 산화물(230c)을 개재하여 산화물(230b) 및 산화물(230a)의 적층 구조와 중첩되는 영역을 가진다. 상기 구조로 함으로써, 산화물(230c)과 절연체(250)를 연속적으로 성막함으로써 형성할 수 있기 때문에, 산화물(230)과 절연체(250)의 계면을 청정하게 유지할 수 있다. 따라서, 계면 산란에 의한 캐리어 전도에 대한 영향이 작아져, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
또한, 도 4에 도시된 트랜지스터(200)는 도전체(260)의 저면 및 측면이 절연체(250)에 접한다. 또한, 절연체(250)의 저면 및 측면은 산화물(230c)과 접한다.
또한, 트랜지스터(200)는 도 4의 (B), (C), 및 (D)에 도시된 바와 같이, 절연체(282)와 산화물(230c)이 직접 접하는 구조가 되어 있다. 상기 구조로 함으로써, 절연체(280)에 포함되는 산소의 도전체(260)에 대한 확산을 억제할 수 있다.
따라서, 절연체(280)에 포함되는 산소는 산화물(230c)을 통하여 산화물(230a) 및 산화물(230b)에 효율적으로 공급할 수 있기 때문에 산화물(230a) 내 및 산화물(230b) 내의 산소 결손을 저감시켜 트랜지스터(200)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
트랜지스터(200)는 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
예를 들어, 산화물 반도체로서 기능하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것을 사용하는 것이 바람직하다. 에너지 갭이 큰 금속 산화물을 사용함으로써 트랜지스터(200)의 비도통 상태에서의 누설 전류(오프 전류)를 극히 작게 할 수 있다. 이와 같은 트랜지스터를 사용함으로써 저소비전력의 반도체 장치를 제공할 수 있다.
구체적으로는 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하면 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한, 산화물(230)로서 In 산화물, In-M 산화물, In-Zn 산화물, 또는 M-Zn 산화물을 사용하여도 좋다.
도 4에 도시된 바와 같이, 산화물(230)은 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위에 배치되고, 적어도 일부가 산화물(230b)의 상면에 접하는 산화물(230c)을 가지는 것이 바람직하다. 여기서, 산화물(230c)의 측면은 산화물(243a), 산화물(243b), 도전체(242a), 도전체(242b), 절연체(272), 절연체(273), 및 절연체(280)에 접하여 제공되는 것이 바람직하다.
즉, 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 또한, 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)에 대한 불순물의 확산을 억제할 수 있다. 또한, 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)에 대한 불순물의 확산을 억제할 수 있다.
또한, 트랜지스터(200)에서는 채널 형성 영역과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층을 적층하는 구성에 대하여 나타내었지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 산화물(230b)의 단층, 산화물(230b)과 산화물(230a)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 예를 들어, 산화물(230c)을 2층 구조로 하여 4층의 적층 구조를 제공하는 구성으로 하여도 좋다.
또한, 산화물(230)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서, 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230c)은 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
구체적으로는 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 또는 1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230b)로서, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성, 또는 1:1:1[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230c)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성, In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성, In:Ga:Zn=10:1:3[원자수비] 또는 그 근방의 조성, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성, 또는 Ga:Zn=2:5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한, 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성과, In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 적층 구조, In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성의 적층 구조, Ga:Zn=2:1[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, Ga:Zn=2:5[원자수비] 또는 그 근방의 조성과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, 산화 갈륨과 In:Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조등을 들 수 있다. 또한, 근방의 조성이란, 원하는 원자수비에 대하여 ±30%의 범위를 포함한 것이다.
또한, 산화물(230b)은 결정성을 가져도 좋다. 예를 들어, 후술하는 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고, 결정성이 높은 치밀한 구조를 가진다. 따라서, 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소의 추출을 억제할 수 있다. 또한, 가열 처리를 행하여도 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있어, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 서멀 버짓(thermal budget))에 대하여 안정적이다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한, 도전체(205)는 절연체(216)에 매립되어 제공되는 것이 바람직하다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함)로서 기능하는 경우가 있다. 또한, 도전체(205)는 제 2 게이트(보텀 게이트라고도 함)로서 기능하는 경우가 있다.
도전체(205)가 게이트 전극으로서 기능하는 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고, 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써 트랜지스터(200)의 Vth를 더 크게 하고, 오프 전류를 저감할 수 있게 된다. 따라서, 도전체(205)에 음의 전위를 인가하는 것은, 인가하지 않는 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
또한, 도전체(205)는 도 4의 (A)에 도시된 바와 같이, 산화물(230)의 도전체(242a) 및 도전체(242b)와 중첩되지 않는 영역의 크기보다 크게 제공하면 좋다. 특히, 도 4의 (C)에 도시된 바와 같이, 도전체(205)는 산화물(230)의 채널 폭 방향과 교차하는 단부보다 외측의 영역에서도 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 또는, 도전체(205)를 크게 제공함으로써, 도전체(205)의 형성 이후의 제작 공정의 플라스마를 사용한 처리에서, 국소적인 차징(charging)(차지 업(charge up)라고 함)의 완화를 할 수 있는 경우가 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전체(205)는 적어도 도전체(242a)와 도전체(242b) 사이에 위치하는 산화물(230)과 중첩하면 좋다.
또한, 절연체(224)의 저면을 기준으로 하고, 산화물(230a) 및 산화물(230b)과 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면은 산화물(230b)의 저면보다 낮은 위치에 배치되는 것이 바람직하다.
도시된 바와 같이, 게이트로서 기능하는 도전체(260)는 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구조로 함으로써, 도전체(260)로부터 생기는 전계를 산화물(230b)에 형성되는 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서, 트랜지스터(200)의 온 전류를 증대시켜, 주파수 특성을 향상시킬 수 있다. 본 명세서에서 제 1 게이트 및 제 2 게이트의 전계에 의하여 채널 형성 영역이 전기적으로 둘러싸이는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(205a)에는 물 또는 수소 등의 불순물, 및 산소의 투과를 억제하는 도전체가 바람직하다. 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 사용할 수 있다. 또한, 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(205)를 2층으로 도시하였지만, 3층 이상의 다층 구조로 하여도 좋다.
여기서, 산화물 반도체와, 산화물 반도체의 하층에 위치하는 절연체 또는 도전체와, 산화물 반도체의 상층에 위치하는 절연체 또는 도전체를 대기 개방을 행하지 않고, 상이한 막종을 연속적으로 성막함으로써, 불순물(특히, 수소, 물)의 농도가 저감된, 실질적으로 고순도 진성인 산화물 반도체막을 형성할 수 있어 바람직하다.
절연체(222), 절연체(272) 및 절연체(273) 중 적어도 하나는, 물 또는 수소 등의 불순물이 기판 측으로부터 또는 위쪽으로부터 트랜지스터(200)에 혼입하는 것을 제어하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(222), 절연체(272), 및 절연체(273) 중 적어도 하나는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(273)로서, 질화 실리콘 또는 질화 산화 실리콘 등을 사용하고, 절연체(272)로서 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다.
이로써, 절연체(222)를 통하여 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(222)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다.
또한, 물 또는 수소 등의 불순물이 절연체(272) 및 절연체(273)를 개재하여 배치되어 있는 절연체(280) 등으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(200)를 물 또는 수소 등의 불순물, 및 산소의 확산을 억제하는 기능을 가지는 절연체(272), 및 절연체(273)로 둘러싸는 구조로 하는 것이 바람직하다.
절연체(222) 및 절연체(224)는 게이트 절연체로서의 기능을 가진다.
여기서, 산화물(230)과 접촉되는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어 절연체(224)는 산화 실리콘 또는 산화 질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함하는 절연체를 산화물(230)에 접하도록 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서 구체적으로는, 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석(TDS(Thermal Desorption Spectroscopy) 분석)에서 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상, 또는 3.0×1020molecules/cm3 이상인 산화물이다. 또한, 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
절연체(222)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어 절연체(222)는 수소의 투과성이 절연체(224)보다 낮은 것이 바람직하다. 절연체(222) 및 절연체(283)에 의하여 절연체(224) 및 산화물(230) 등을 둘러쌈으로써, 외측으로부터 물 또는 수소 등의 불순물이 트랜지스터(200)에 침입하는 것을 억제할 수 있다.
또한, 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어, 절연체(222)는 산소의 투과성이 절연체(224)보다 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가짐으로써, 절연체(222)보다 아래측으로 산화물(230)이 가지는 산소가 확산되는 것을 저감할 수 있어 바람직하다. 또한, 도전체(205)가 절연체(224)나 산화물(230)이 가지는 산소와 반응하는 것을 억제할 수 있다.
절연체(222)는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하면 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)에 대한 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화 질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한, 절연체(222)는 예를 들어 산화 알루미늄,산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산지르콘산연(PZT), 타이타늄산스트론튬(SrTiO3) 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 단층 또는 적층으로 사용하여도 좋다. 트랜지스터의 미세화 및 고집적화가 진행되면, 게이트 절연체의 박막화로 인하여 누설 전류 등의 문제가 생기는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용함으로써 물리 막 두께를 유지하면서, 트랜지스터 동작 시의 게이트 전위의 저감이 가능하게 된다.
또한, 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고 상이한 재료로 이루어지는 적층 구조이어도 좋다.
또한, 산화물(230b)과 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b)) 사이에 산화물(243)(산화물(243a) 및 산화물(243b))을 배치하여도 좋다. 도전체(242)와 산화물(230)이 접하지 않는 구성이 되므로, 도전체(242)가 산화물(230)의 산소를 흡수하는 것을 억제할 수 있다. 즉, 도전체(242)의 산화를 방지함으로써 도전체(242)의 도전율의 저하를 억제할 수 있다. 따라서, 산화물(243)은 도전체(242)의 산화를 억제하는 기능을 가지는 것이 바람직하다.
따라서, 산화물(243)은 산소의 투과를 억제하는 기능을 가지는 것이 바람직하다. 소스 전극이나 드레인 전극으로서 기능하는 도전체(242)와 산화물(230b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(243)을 배치함으로써 도전체(242)와 산화물(230b) 사이의 전기 저항이 저감되어 바람직하다. 이와 같은 구성으로 함으로써 트랜지스터(200)의 전기 특성 및 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
산화물(243)로서, 원소 M을 가지는 금속 산화물을 사용하여도 좋다. 특히, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 산화물(243)은 원소 M의 농도가 산화물(230b)보다 높은 것이 바람직하다. 또한, 산화물(243)로서 산화 갈륨을 사용하여도 좋다. 또한, 산화물(243)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물(243)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(243)의 막 두께는 0.5nm 이상 5nm 이하가 바람직하고, 1nm 이상 3nm 이하가 더 바람직하다. 또한, 산화물(243)은 결정성을 가지는 것이 바람직하다. 산화물(243)이 결정성을 가지는 경우, 산화물(230) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(243)로서는 육방정 등의 결정 구조이면 산화물(230) 내의 산소의 방출을 억제할 수 있는 경우가 있다.
또한, 산화물(243)을 반드시 제공하지 않아도 된다. 그 경우, 도전체(242)(도전체(242a) 및 도전체(242b))와 산화물(230)이 접함으로써, 산화물(230) 내의 산소가 도전체(242)로 확산되어 도전체(242)가 산화되는 경우가 있다. 도전체(242)가 산화됨으로써 도전체(242)의 도전율이 저하될 개연성이 높다. 또한, 산화물(230) 내의 산소가 도전체(242)로 확산되는 것을 도전체(242)가 산화물(230) 내의 산소를 흡수한다고 바꿔 말할 수도 있다.
또한, 산화물(230) 내의 산소가 도전체(242)(도전체(242a) 및 도전체(242b))로 확산됨으로써 도전체(242a)와 산화물(230b) 사이 및 도전체(242b)와 산화물(230b) 사이에 층이 형성되는 경우가 있다. 상기 층은 도전체(242)보다 산소를 많이 포함하기 때문에 상기 층은 절연성을 가진다고 추측된다. 이때, 도전체(242)와 상기 층과 산화물(230b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 MIS 구조가 주된 다이오드 접합 구조라고 부르는 경우가 있다.
또한, 상기 층은 도전체(242)와 산화물(230b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 상기 층이 도전체(242)와 산화물(230c) 사이에 형성되는 경우나, 도전체(242)와 산화물(230b) 사이 및 도전체(242)와 산화물(230c) 사이에 형성되는 경우가 있다.
산화물(243) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한, 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(272)는 도전체(242) 상면에 접하도록 제공되고, 배리어층으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 도전체(242)에 의한, 절연체(280)가 가지는 과잉 산소의 흡수를 억제할 수 있다. 또한, 도전체(242)의 산화를 억제함으로써 트랜지스터(200)와 배선의 콘택트 저항의 증가를 억제할 수 있다. 따라서, 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
따라서, 절연체(272)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어 절연체(272)는 절연체(280)보다 산소의 확산을 억제하기 쉬운 것이 바람직하다. 절연체(272)로서는 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하면 좋다. 또한, 절연체(272)로서는 예를 들어 질화 알루미늄을 포함하는 절연체를 사용하면 좋다.
도 4의 (B) 및 (D)에 도시된 바와 같이, 절연체(272)는 도전체(242b)의 상면의 일부 및 도전체(242b)의 측면과 접한다. 또한, 절연체(272)는 도전체(242a)의 상면의 일부 및 도전체(242a)의 측면과 접한다. 또한, 절연체(272) 위에 절연체(273)가 배치되어 있다. 이와 같이 함으로써 예를 들어 절연체(280)에 첨가된 산소가 도전체(242)에 흡수되는 것을 억제할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하도록 배치하는 것이 바람직하다. 절연체(250)는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화 질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(224)와 마찬가지로 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면에 접하도록 제공함으로써, 산화물(230b)의 채널 영역에 효과적으로 산소를 공급할 수 있다. 또한, 절연체(224)와 마찬가지로, 절연체(250) 내의 물 또는 수소 등의 불순물 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)에 대한 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써 절연체(250)로부터 도전체(260)에 대한 산소의 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한, 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한, 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘이나 산화 질화 실리콘 등을 사용하는 경우, 상기 금속 산화물은 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이며, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서, 게이트 절연체의 물리 막 두께를 유지한 채, 트랜지스터 동작 시에 인가하는 게이트 전위의 저감화가 가능하게 된다. 또한, 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)의 박막화가 가능하게 된다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 또는 마그네슘 등에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체인, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또는, 상기 금속 산화물은 게이트의 일부로서의 기능을 가지는 경우가 있다. 이 경우에는 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트로서 기능하는 도전체에는, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외측의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도 4에서 도전체(260)는 2층 구조로 도시되었지만, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는, 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한, 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소에 의하여 도전체(260b)가 산화되어 도전율이 저하하는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어, 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한, 도전체(260b)는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도전체(260)는 배선으로서도 기능하기 때문에 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어, 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한, 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층 구조로 하여도 좋다.
<<반도체 장치의 변형예 1>>
이하에서는 도 5를 사용하여 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
여기서, 도 5의 (A)는 상면도를 도시한 것이다. 또한, 도 5의 (B)는 도 5의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이다. 또한, 도 5의 (C)는 도 5의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이다. 또한, 도 5의 (D)는 도 5의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 도 5의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
도 5에 도시된 반도체 장치는, 절연체(212)와 절연체(283)가 접하는 구조인 것이 도 4에 도시된 반도체 장치와 상이하다. 구체적으로는 절연체(212)가, 절연체(273)의 아래쪽에 연장되도록 제공하면 좋다. 또한, 절연체(212)에서 트랜지스터(200)와 중첩하는 영역의 막 두께는 절연체(283)와 접하는 영역의 막 두께보다 두꺼운 경우가 있다.
<<반도체 장치의 변형예 2>>
이하에서는 도 6을 참조하여, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다.
여기서, 도 6의 (A)는 상면도를 도시한 것이다. 또한, 도 6의 (B)는 도 6의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이다. 또한, 도 6의 (C)는 도 6의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이다. 또한, 도 6의 (D)는 도 6의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 도 6의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부의 요소를 생략하여 도시하였다.
예를 들어 도 6에 도시된 바와 같이, 절연체(211) 및 절연체(284)를 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 CVD법으로 성막하는 경우, 절연체(212) 및 절연체(284)는 반드시 제공하지 않아도 된다.
예를 들어 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 절연체(211), 절연체(212), 절연체(283), 및 절연체(284)를 CVD법으로 성막할 수 있다. 즉, 절연체(211), 절연체(212), 절연체(283), 및 절연체(284)에 포함되는 수소 농도를 저감하고, 산화물 반도체의 채널 형성 영역에 혼입하는 수소의 저감을 도모하여도 좋다.
예를 들어 질화 실리콘막 등 실리콘 원자를 포함하는 막의 성막에서는 성막 가스로서, 실리콘 원자를 포함하는 분자를 가지는 가스가 주로 사용된다. 형성하는 막에 포함되는 수소를 저감시키기 위해서는 상기 실리콘 원자를 포함하는 분자에 포함되는 수소 원자가 적은 것이 바람직하고, 상기 실리콘 원자를 포함하는 분자가 수소 원자를 포함하지 않는 것이 더 바람직하다. 물론, 실리콘 원자를 포함하는 분자를 가지는 가스 이외의 성막 가스도 함유되는 수소 원자가 적은 것이 바람직하고, 수소 원자를 포함하지 않는 것이 더 바람직하다.
이와 같은 실리콘 원자를 포함하는 분자를 Six-Ry로 나타낸다면, 예를 들어 관능기 R로서, 아이소사이아네이트기(-N=C=O), 사이아네이트기(-O-C≡N), 사이아노기(-C≡N), 다이아조기(=N2), 아지드기(-N3), 나이트로소기(-NO), 및 나이트로기(-NO2) 중 적어도 하나를 사용할 수 있다. 예를 들어 1≤x≤3, 1≤y≤8로 하면 좋다. 이와 같은 실리콘 원자를 포함하는 분자로서는 예를 들어 테트라아이소사이아네이트실레인, 테트라사이아네이트실레인, 테트라사이아노실레인, 헥사아이소사이아네이트실레인, 옥타아이소사이아네이트실레인 등을 사용할 수 있다. 여기서는, 실리콘 원자에 같은 종류의 관능기가 결합하는 분자를 예시하였지만, 본 실시형태는 이에 한정되지 않는다. 실리콘 원자에 상이한 종류의 관능기가 결합하는 구성으로 하여도 좋다.
또한, 예를 들어 관능기 R로서 할로젠(Cl, Br, I, 또는 F)을 사용하는 구성으로 하여도 좋다. 예를 들어 1≤x≤2, 1≤y≤6으로 하면 좋다. 이와 같은 실리콘 원자를 포함하는 분자로서는 예를 들어 테트라클로로실레인(SiCl4), 헥사클로로다이실레인(Si2Cl6) 등을 사용할 수 있다. 염소를 관능기로 하는 예를 나타내었지만, 염소 이외의 브로민, 아이오딘, 플루오린 등의 할로젠을 관능기로서 사용하여도 좋다. 또한, 실리콘 원자에 상이한 종류의 할로젠이 결합하는 구성으로 하여도 좋다.
절연체(211), 절연체(212), 절연체(283), 및 절연체(284)의 성막은 상술한 바와 같은 실리콘 원자를 포함하는 분자를 가지는 가스를 사용한, 화학 기상 성장(CVD: Chemical Vapor Deposition)법으로 행하면 좋다. CVD법은 성막 속도가 비교적으로 빠르기 때문에 막 두께가 두꺼운 절연체의 성막을 행하는 데 적합하다.
CVD법으로서, 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 또는 열을 이용하는 열 CVD(TCVD: Thermal CVD)법을 사용하는 것이 바람직하다. 열 CVD법을 사용하는 경우, 대기압하에서 성막을 행하는 상압 CVD(APCVD: Atmospheric Pressure CVD)법을 사용하여도 좋고, 대기압보다 낮은 감압 상태에서 성막을 행하는 감압 CVD(LPCVD: Low Pressure CVD)법을 사용하여도 좋다.
CVD법을 사용하여 절연체(211), 절연체(212), 절연체(283), 및 절연체(284)를 성막하는 경우, 산화제를 사용하는 것이 바람직하다. 산화제로서는 O2, O3, NO, NO2, N2O, N2O3, N2O4, N2O5, CO, CO2 등의 수소 원자를 포함하지 않는 가스를 사용하는 것이 바람직하다.
또한, 절연체(211), 절연체(212), 절연체(283), 및 절연체(284)의 성막은 ALD(Atomic Layer Deposition)법으로 행하여도 좋다. ALD법에서는, 반응을 위한 제 1 원료 가스(이하, 프리커서(precursor)라고 함. 전구체, 금속 프리커서라고도 할 수 있음)와 제 2 원료 가스(이하, 반응물(reactant)이라고 함. 반응제, 비금속 프리커서라고도 할 수 있음)를 교대로 체임버에 도입하고, 이들의 원료 가스의 도입을 반복적으로 행함으로써 성막한다.
ALD법은 원료 가스를 전환하면서 성막함으로써 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있다. 따라서, ALD법은 극박막의 성막, 종횡비가 높은 구조에 대한 성막, 핀 홀 등의 결함이 적은 성막, 및 피복성이 우수한 성막 등을 행할 수 있다. 그래서, ALD법은 절연체(211), 절연체(212), 절연체(283), 및 절연체(284) 이외에도 트랜지스터(200)가 가지는 절연체(250), 및 절연체(224)의 성막을 행하는 데 적합하다.
ALD법으로서는 프리커서 및 반응물의 반응을 열 에너지만으로 행하는 열 ALD(Thermal ALD)법을 사용하여도 좋고, 플라스마 여기된 반응물을 사용하는 PEALD(Plasma Enhanced ALD)법을 사용하여도 좋다.
ALD법을 사용하는 경우, 프리커서로서 상기 실리콘 원자를 포함하는 분자를 가지는 가스를 반응물로서 상기 산화제를 사용하면 좋다. 이로써 절연체(216), 절연체(274), 절연체(280), 절연체(224), 및 절연체(250) 내에 들어가는 수소의 양을 크게 저감시킬 수 있다.
또한, 상기에서는 실리콘 원자를 포함하는 분자가 수소 원자를 포함하지 않는 예에 대하여 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 상기 실리콘 원자를 포함하는 분자에서, 실리콘 원자에 결합하는 관능기의 일부가 수소 원자로 치환되는 구성으로 하여도 좋다. 다만, 상기 실리콘 원자를 포함하는 분자에 포함되는 수소 원자는 실레인(SiH4)보다 적은 것이 바람직하다. 즉, 상기 실리콘 원자를 포함하는 분자는 실리콘 1원자당 3원자 이하의 수소 원자를 가지는 것이 바람직하다. 또한, 상기 실리콘 원자를 포함하는 분자를 가지는 가스가 실리콘 1원자당 3원자 이하의 수소 원자를 가지는 것이 더 바람직하다.
이상과 같이, 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로, 절연체(211), 절연체(212), 절연체(283), 및 절연체(284) 중 하나 이상을 성막함으로써 이들의 절연체에 포함되는 수소의 양을 저감시킬 수 있다.
따라서, 트랜지스터(200) 및 절연체(280)를 수소 등의 불순물을 포획 또는 고착하는 재료를 사용한 제 1 밀봉 구조 및 수소 등의 불순물의 확산을 억제하는 재료를 사용한 제 2 밀봉 구조에 의하여 2중으로 밀봉하는 구조로 함으로써 상기 밀봉된 영역 내의 수소 농도를 저감하고, 또한 외부로부터 혼입하는 수소를 절연체(283) 및 절연체(212)에 의하여 저감시킬 수 있다.
<<금속 산화물>>
산화물(230)에는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는 본 발명에 따른 산화물(230)에 적용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은, 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여, 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석으로 한다. 그 외의 원소 M에 적용할 수 있는 원소로서는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 상술한 원소를 복수로 조합하여도 되는 경우가 있다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
[금속 산화물의 구성]
본 발명의 일 형태에 개시되는 트랜지스터에 사용할 수 있는 금속 산화물인 CAC-OS(Cloud-Aligned Composite Oxide Semiconductor), 및 CAAC-OS(c-axis Aligned Crystal Oxide Semiconductor)의 구성에 대하여 설명한다.
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능, 재료의 일부에서는 절연성의 기능을 가지고, 재료 전체에서는 반도체로서의 기능을 가진다. 또한, CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성 기능과 절연성 기능을 각각 상보적으로 작용시킴으로써, 스위칭시키는 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써 양쪽의 기능을 최대화할 수 있다.
또한, CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성 기능을 가지고, 절연성 영역은 상술한 절연성 기능을 가진다. 또한, 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역의 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어 CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 넓은 갭(wide gap)을 가지는 성분과, 도전성 영역에 기인하는 좁은 갭(narrow gap)을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 좁은 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 좁은 갭을 가지는 성분과 넓은 갭을 가지는 성분이 상보적으로 작용함으로써 좁은 갭을 가지는 성분과 연동하여 넓은 갭을 가지는 성분에서도 캐리어가 흐른다. 이에 의하여 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
[금속 산화물의 구조]
산화물 반도체는 단결정 산화물 반도체와, 그 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor) 및 비정질 산화물 반도체 등이 있다.
또한, 산화물 반도체는 결정 구조에 착안한 경우, 상기와는 상이한 분류가 되는 경우가 있다. 여기서, 산화물 반도체에서의, 결정 구조의 분류에 대하여 도 31의 (A)를 사용하여 설명한다. 도 31의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 31의 (A)에 도시된 바와 같이, IGZO는 크게 나누어 Amorphous와 Crystalline과 Crystal로 분류된다. 또한, Amorphous의 범주에는 completely amorphous가 포함된다. 또한, Crystalline의 범주에는 CAAC(c-axis aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다. 또한, Crystal의 범주에는 single crystal 및 poly crystal이 포함된다.
또한, 도 31의 (A)에 도시된 굵은 선으로 둘러싸인 범위 내의 구조는 New crystalline phase에 속하는 구조이다. 상기 구조는 Amorphous와 Crystal 사이의 경계 영역에 있다. 즉, 에너지적으로 불안정된 Amorphous와 Crystalline과는 전혀 다른 구조라고 말할 수도 있다.
또한, 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction)상을 사용하여 평가할 수 있다. 여기서, 석영 유리 및 Crystalline으로 분류되는 결정 구조를 가지는 IGZO(Crystalline IGZO라고도 함)의 XRD 스펙트럼을 도 31의 (B) 및 (C)에 도시하였다. 또한, 도 31의 (B)가 석영 유리, 도 31의 (C)가 Crystalline IGZO의 XRD 스펙트럼이다. 또한, 도 31의 (C)에 도시된 Crystalline IGZO로서는 In:Ga:Zn=4:2:3[원자수비]의 조성이다. 또한, 도 31의 (C)에 도시된 Crystalline IGZO로서는 두께 500nm이다.
도 31의 (B)에서 화살표로 도시된 바와 같이, 석영 유리는 XRD 스펙트럼의 피크가 거의 대칭이다. 한편으로, 도 31의 (C)에서 화살표로 도시된 바와 같이, Crystalline IGZO는 XRD 스펙트럼의 피크가 비대칭이다. XRD 스펙트럼의 피크가 비대칭인 것은 결정의 존재가 명시되어 있다. 바꿔 말하면, XRD 스펙트럼의 피크가 좌우 대칭이 아니면 피측정물(여기서는 Crystalline IGZO)이 Amorphous이라고는 말할 수 없다.
CAAC-OS는 c축 배향성을 가지고, 또한 a-b면 방향에서 복수의 나노 결정이 연결되고, 일그러짐을 가진 결정 구조를 가진다. 또한 일그러짐이란 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 가리킨다.
나노 결정은 육각형을 기본으로 하지만 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 일그러짐은 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서 일그러짐 근방에서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인하는 것은 어렵다. 즉, 격자 배열의 일그러짐에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여 일그러짐을 허용할 수 있기 때문이다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M으로 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편으로, CAAC-OS에서는 명확한 결정립계를 확인하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 금속 산화물의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 금속 산화물이라고도 할 수 있다. 따라서 CAAC-OS를 가지는 금속 산화물은 물리적 성질이 안정적이다. 그러므로, CAAC-OS를 가지는 금속 산화물은 열에 강하고 신뢰성이 높다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS에서는 상이한 나노 결정 간에서 결정 방위에 규칙성이 보이지 않는다. 그러므로 막 전체에서 배향성이 보이지 않는다. 따라서 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한 인듐, 갈륨, 및 아연을 가지는 금속 산화물의 한 종류인 In-Ga-Zn 산화물(이후 IGZO라고 함)은 상술한 나노 결정으로 함으로써 안정적인 구조를 가지는 경우가 있다. 특히 IGZO는 대기 중에서는 결정이 성장하기 어려운 경향이 있으므로 큰 결정(여기서는 수mm의 결정 또는 수cm의 결정)보다 작은 결정(예를 들어 상술한 나노 결정)으로 하는 것이 구조적으로 안정적인 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 금속 산화물이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양한 구조를 가지고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
[불순물]
여기서 금속 산화물 내에서 각 불순물이 미치는 영향에 대하여 설명한다.
산화물 반도체에 불순물이 혼입되면, 결함 준위 또는 산소 결손이 형성되는 경우가 있다. 따라서, 산화물 반도체를 채널 형성 영역에 불순물이 혼입됨으로써 산화물 반도체를 사용한 트랜지스터는 전기 특성이 변동되기 쉬워, 신뢰성이 악화되는 경우가 있다. 또한, 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
또한, 상기 결함 준위에는 트랩 준위가 포함되는 경우가 있다. 금속 산화물의 트랩 준위에 포획된 전하는 소실되기까지에 필요한 시간이 길고 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로, 트랩 준위 밀도가 높은 금속 산화물을 채널 형성 영역에 가지는 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, 산화물 반도체의 채널 형성 영역에 불순물이 존재하면, 채널 형성 영역의 결정성이 낮아지는 경우가 있거나, 또한, 채널 형성 영역에 접하도록 제공되는 산화물의 결정성이 낮아지는 경우가 있다. 채널 형성 영역의 결정성이 낮으면 트랜지스터의 안정성 또는 신뢰성이 악화되는 경향이 있다. 또한, 채널 형성 영역에 접하도록 제공되는 산화물의 결정성이 낮으면, 계면 준위가 형성되어, 트랜지스터의 안정성 또는 신뢰성이 악화되는 경우가 있다.
따라서, 트랜지스터의 안정성 또는 신뢰성을 향상시키기 위해서는, 산화물 반도체 내의 채널 형성 영역 및 그 근방의 불순물 농도를 저감시키는 것이 효과적이다. 불순물로서는, 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
구체적으로는 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, SIMS에 의하여 얻어지는 상기 불순물의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다. 또는 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서, EDX를 사용한 원소 분석에 의하여 얻어지는 상기 불순물의 농도를 1.0atomic% 이하로 한다. 또한, 상기 산화물 반도체로서 원소 M을 포함하는 산화물을 사용하는 경우, 상기 산화물 반도체의 채널 형성 영역 및 그 근방에서 원소 M에 대한 상기 불순물의 농도 비율을 0.10 미만, 바람직하게는 0.05 미만으로 한다. 여기서, 상기 농도 비율을 산출할 때 사용하는 원소 M의 농도는 상기 불순물의 농도를 산출한 영역과 같은 영역의 농도이어도 좋고, 상기 산화물 반도체 내의 농도이어도 좋다.
또한, 불순물 농도를 저감한 금속 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 금속 산화물 내의 산소 결손에 수소가 들어간 경우, 산소 결손과 수소가 결합하여 VOH를 형성하는 경우가 있다. VOH는 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다.
따라서 수소가 많이 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 또한, 산화물 반도체 내의 수소는 열, 전계 등의 스트레스로 이동하기 쉽기 때문에 산화물 반도체에 많은 수소가 포함되면, 트랜지스터의 신뢰성이 악화될 우려도 있다.
즉, 산화물 반도체 내의 VOH를 가능한 한 저감하고, 고순도 진성 또는 실질적으로 고순도 진성으로 하는 것이 바람직하다. 이와 같이, VOH가 충분히 저감된 산화물 반도체를 얻기 위해서는 산화물 반도체 내의 수분, 수소 등의 불순물을 제거하는 것(탈수, 탈수소화 처리라고 기재하는 경우가 있음)과, 산화물 반도체에 산소를 공급하여 산소 결손을 보전하는 것(가산소화 처리라고 기재하는 경우가 있음)이 중요하다. VOH 및 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써 안정적인 전기 특성을 부여할 수 있다.
또한 트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체의 캐리어 농도를 낮게 하는 경우에서는 산화물 반도체 내의 불순물 농도를 낮게 하고, 결함 준위 밀도를 낮게 하면 좋다. 본 명세서 등에서, 불순물 농도가 낮고, 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 또한, 산화물 반도체 내의 불순물로서는 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 산화물 반도체 내의 채널 형성 영역에 산소 결손이 포함되면, 트랜지스터는 노멀리 온 특성이 되는 경우가 있다. 또한, 산소 결손에 수소가 들어간 결함은 도너로서 기능하고, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자가 생성되는 경우가 있다. 따라서 수소가 많이 포함된 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다.
산소 결손에 수소가 들어간 결함(VOH)은 산화물 반도체의 도너로서 기능할 수 있다. 그러나, 상기 결함을 정량적으로 평가하는 것을 어렵다. 그래서, 산화물 반도체에서는 도너 농도가 아니라 캐리어 농도로 평가되는 경우가 있다. 따라서, 본 명세서 등에서는 산화물 반도체의 파라미터로서 도너 농도가 아니라 전계가 인가되지 않는 상태를 상정한 캐리어 농도를 사용하는 경우가 있다. 즉, 본 명세서 등에 기재된 "캐리어 농도"는 "도너 농도"라고 바꿔 말할 수 있는 경우가 있다.
그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는 산화물 반도체막에서 이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻을 수 있는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 수소 등의 불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한, 채널 형성 영역의 산화물 반도체의 캐리어 농도는 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 미만인 것이 더 바람직하고, 1×1016cm-3 미만인 것이 더욱 바람직하고, 1×101 3cm-3 미만인 것이 더더욱 바람직하고, 1×101 2cm-3 미만인 것이 나아가 더더욱 바람직하다. 또한, 채널 형성 영역의 산화물 반도체의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3으로 할 수 있다.
또한 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는 본 발명의 일 형태에 의하여 저소비전력의 반도체 장치를 제공할 수 있다.
<<기타 반도체 재료>>
산화물(230)에 사용할 수 있는 반도체 재료는 상술한 금속 산화물에 한정되지 않는다. 산화물(230)로서 밴드 갭을 가지는 반도체 재료(제로-갭(zero-gap) 반도체가 아닌 반도체 재료)를 사용하여도 좋다. 예를 들어, 실리콘 등의 단체 원소의 반도체, 비소화 갈륨 등의 화합물 반도체, 반도체로서 기능하는 층상 물질(원자층 물질, 2차원 재료 등이라고도 함) 등을 반도체 재료에 사용하는 것이 바람직하다. 특히 반도체로서 기능하는 층상 물질을 반도체 재료에 사용하면 적합하다.
여기서, 본 명세서 등에서 층상 물질이란 층상의 결정 구조를 가지는 재료 그룹의 총칭이다. 층상의 결정 구조는 공유 결합이나 이온 결합에 의하여 형성되는 층이 반데르발스 힘(Van der Waals force)과 같은 공유 결합이나 이온 결합보다 약한 결합을 통하여 적층하는 구조이다. 층상 물질은 단위 층 내에서의 전기 전도성이 높고, 즉, 2차원 전기 도전성이 높다. 반도체로서 기능하고, 또한 2차원 전기 도전성이 높은 재료를 채널 형성 영역에 사용함으로써 온 전류가 큰 트랜지스터를 제공할 수 있다.
층상 물질로서 그래핀, 실리센, 칼코게나이드 등이 있다. 칼코게나이드는 칼코겐을 포함하는 화합물이다. 또한, 칼코겐은 16족에 속하는 원소의 총칭이고, 산소, 황, 셀레늄, 텔루륨, 폴로늄, 리버모륨이 포함된다. 또한, 칼코게나이드로서 전이 금속 칼코게나이드, 13족 칼코게나이드 등을 들 수 있다.
산화물(230)로서, 예를 들어 반도체로서 기능하는 전이 금속 칼코게나이드를 사용하는 것이 바람직하다. 산화물(230)로서 적용할 수 있는 전이 금속 칼코게나이드로서 구체적으로는 황화 몰리브데넘(대표적으로는 MoS2), 셀레늄화 몰리브데넘(대표적으로는 MoSe2), 몰리브데넘텔루륨(대표적으로는 MoTe2), 황화 텅스텐(대표적으로는 WS2), 셀레늄화 텅스텐(대표적으로는 WSe2), 텅스텐텔루륨(대표적으로는 WTe2), 황화 하프늄(대표적으로는 HfS2), 셀레늄화 하프늄(대표적으로는 HfSe2), 황화 지르코늄(대표적으로는 ZrS2), 셀레늄화 지르코늄(대표적으로는 ZrSe2) 등을 들 수 있다.
<반도체 장치의 제작 방법>
다음으로 도 4에 도시된 본 발명에 따른 트랜지스터(200)를 가지는 반도체 장치에 대하여 제작 방법을 도 7 내지 도 23을 사용하여 설명한다. 또한, 도 7 내지 도 23에서 각 도면의 (A)는 상면도이다. 또한, 각 도면의 (B)는 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이자 트랜지스터(200)의 채널 길이 방향의 단면도이기도 하다. 또한, 각 도면의 (C)는 각 도면의 (A)에서 일점쇄선 A3-A4로 나타낸 부분에 대응하는 단면도이자 트랜지스터(200)의 채널 폭 방향의 단면도이기도 하다. 또한, 각 도면의 (D)는 (A)에서 일점쇄선 A5-A6으로 나타낸 부분에 대응하는 단면도이다. 또한, 각 도면의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부 요소를 생략하였다.
우선, 기판(도시 생략)을 준비하고, 상기 기판 위에 절연체(211)를 성막한다. 절연체(211)의 성막은 스퍼터링법, 화학 기상 성장(CVD)법, 분자선 에피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 ALD법 등을 사용하여 행할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD)법, 열을 이용하는 열 CVD법, 광을 이용하는 광 CVD법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD법, 유기 금속 CVD법으로 분류할 수 있다. 또한, 성막 시의 입력에 의하여 대기압하에서 성막을 행하는 상압 CVD법, 대기압보다 낮은 감압 상태에서 성막을 행하는 감압 CVD법으로 분류할 수 있다.
플라스마 CVD법을 사용하면, 비교적 낮은 온도로 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않으므로 피처리물에 대한 플라스마 대미지를 저감할 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업(charge up)하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편으로, 플라스마를 사용하지 않는 열 CVD법의 경우, 상술한 바와 같은 플라스마 대미지가 생기지 않으므로, 반도체 장치의 수율을 향상시킬 수 있다. 또한, 열 CVD법을 사용하면, 성막 중에 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
또한, ALD법으로서는 프리커서 및 반응물의 반응을 열 에너지만으로 행하는 열 ALD(Thermal ALD)법, 플라스마 여기된 반응물을 사용하는 PEALD(Plasma Enhanced ALD)법 등을 사용할 수 있다.
ALD법은 원자의 성질인 자기 제어성을 이용하여 한 층씩 원자를 퇴적할 수 있기 때문에 극박막의 성막이 가능, 종횡비가 높은 구조에 대한 성막이 가능, 핀 홀 등의 결함이 적은 막의 성막이 가능, 피복성이 우수한 성막이 가능, 및 낮은 온도에서의 성막이 가능 등의 효과가 있다. PEALD법에서는 플라스마를 사용함으로써 더 낮은 온도에서의 성막이 가능하게 되어 바람직한 경우가 있다. 또한, ALD법에서 사용하는 프리커서에는 탄소 등의 불순물이 포함되는 것이 있다. 그러므로, ALD법으로 제공된 막은, 다른 성막법으로 제공된 막과 비교하여 탄소 등의 불순물이 많이 포함되는 경우가 있다. 또한, 불순물의 정량은 X선 광전자 분광법(XPS: X-ray Photoelectron Spectroscopy)을 사용하여 측정할 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 가지는 성막 방법이다. 특히 ALD법은 우수한 단차 피복성 및 우수한 두께 균일성을 가지기 때문에 종횡비가 큰 개구부의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등 다른 성막 방법과 조합하여 사용하는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 의하여 임의의 조성을 가지는 막을 형성할 수 있다. 또한 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비를 변화시키면서 형성함으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 형성하는 경우, 복수의 성막실을 사용하여 형성하는 경우와 비교하여 반송이나 압력 조정에 걸리는 시간만큼 성막 시간을 단축할 수 있다. 따라서, 반도체 장치의 생산성을 향상시킬 수 있는 경우가 있다.
본 실시형태에서는 절연체(211)로서 CVD법에 의하여 질화 실리콘을 성막한다. 다음으로 절연체(211) 위에 절연체(212)를 성막한다. 절연체(212)의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 본 실시형태에서는 절연체(212)로서 스퍼터링법에 의하여 질화 실리콘을 성막한다.
다음으로 절연체(212) 위에 절연체(214)가 되는 막을 형성한다. 절연체(214)가 되는 막의 형성은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 본 실시형태에서는, 절연체(214)가 되는 막으로서 산화 알루미늄을 사용한다.
절연체(211) 및 절연체(212)로서 질화 실리콘 등의 구리가 투과하기 어려운 절연체를 사용하고, 절연체(212) 위에 절연체(214)가 되는 막을 더 배치함으로써 절연체(211)보다 하층(도시 생략)의 도전체에 구리 등 확산되기 쉬운 금속을 사용하여도 상기 금속이 절연체(211) 및 절연체(212)를 통하여 위의 층으로 확산되는 것을 억제할 수 있다. 또한, 질화 실리콘과 같이 물 또는 수소 등의 불순물이 투과하기 어려운 절연체를 사용함으로써 절연체(211)보다 하층으로부터 물 또는 수소 등의 불순물이 확산되는 것을 억제할 수 있다.
절연체(212)의 수소 농도는 절연체(211)의 수소 농도보다 낮고, 절연체(214)가 되는 막의 수소 농도는 절연체(212)의 수소 농도보다 낮은 것이 바람직하다. 절연체(212)를 스퍼터링법으로 질화 실리콘을 성막함으로써 CVD법으로 질화 실리콘을 성막하는 절연체(211)보다 수소 농도가 낮은 질화 실리콘을 형성할 수 있다. 또한, 절연체(214)가 되는 막을 산화 알루미늄으로 함으로써 절연체(212)보다 수소 농도를 낮게 할 수 있다.
이후의 공정에서 절연체(214)가 되는 막 위에 트랜지스터(200)를 형성하지만, 트랜지스터(200)에 근접하는 막은 수소 농도가 비교적으로 낮은 것이 바람직하고, 수소 농도가 비교적으로 높은 막은 트랜지스터(200)로부터 이격하여 배치하는 것이 바람직하다.
다음으로 절연체(214)가 되는 막 위에 절연체(216)가 되는 막을 형성한다. 절연체(216)가 되는 막의 형성은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 본 실시형태에서는 절연체(216)가 되는 막으로서, 산화 실리콘 또는 산화 질화 실리콘을 사용한다. 또한, 절연체(216)가 되는 막은 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 이로써 절연체(216)가 되는 막의 수소 농도를 저감시킬 수 있다.
다음으로 절연체(216)가 되는 막에 절연체(214)가 되는 막까지 도달하는 개구를 형성한다. 개구에는, 예를 들어 홈이나 슬릿 등도 포함된다. 또한, 개구가 형성된 영역을 가리켜 개구부라고 하는 경우가 있다. 개구의 형성에는 웨트 에칭을 사용하여도 좋지만, 드라이 에칭을 사용하는 것이 미세 가공에서는 더 바람직하다. 또한, 절연체(214)가 되는 막은 절연체(216)가 되는 막을 에칭하여 홈을 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(216)가 되는 막에 산화 실리콘막 또는 산화 질화 실리콘막을 사용한 경우에는 절연체(214)가 되는 막에는 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막을 사용하면 좋다.
개구의 형성 후에 도전체(205a)가 되는 도전막을 형성한다. 상기 도전막은 산소의 투과를 억제하는 기능을 가지는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘 텅스텐 합금과의 적층막으로 할 수 있다. 도전체(205a)가 되는 도전막의 형성은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다.
본 실시형태에서는 도전체(205a)가 되는 도전막을 다층 구조로 한다. 우선, 스퍼터링법으로 질화 탄탈럼을 성막하고, 상기 질화 탄탈럼 위에 질화 타이타늄을 적층한다. 이와 같은 금속 질화물을 도전체(205b) 하층에 사용함으로써, 후술하는 도전체(205b)가 되는 도전막으로서 구리 등의 확산되기 쉬운 금속을 사용하여도 상기 금속이 도전체(205a)로부터 밖으로 확산되는 것을 방지할 수 있다.
다음으로 도전체(205b)가 되는 도전막을 형성한다. 상기 도전막의 형성은 도금법, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 본 실시형태에서는 도전체(205b)가 되는 도전막으로서 구리 등의 저저항 도전성 재료를 성막한다.
다음으로 CMP 처리(Chemical Mechanical Polishing)를 행함으로써, 도전체(205a)가 되는 도전막, 그리고 도전체(205b)가 되는 도전막의 일부를 제거하여 절연체(216)를 노출시킨다. 그 결과, 개구부에만 도전체(205a) 및 도전체(205b)가 잔존하게 된다. 이에 의하여, 상면이 평탄한 도전체(205)를 형성할 수 있다. 또한, 상기 CMP 처리에 의하여 절연체(216)가 되는 막의 일부가 제거되는 경우가 있다(도 7 참조).
또한, 상기에서는 도전체(205)를 절연체(216)가 되는 막의 개구에 메우도록 형성하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어 절연체(214)가 되는 막 위에 도전체(205)를 형성하고, 도전체(205) 위에 절연체(216)가 되는 막을 형성하고, 절연체(216)가 되는 막에 CMP 처리를 행함으로써 절연체(216)가 되는 막의 일부를 제거하고, 도전체(205) 표면을 노출시켜도 좋다.
다음으로 절연체(216)가 되는 막 및 도전체(205) 위에 절연체(222)를 성막한다. 절연체(222)로서 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하면 좋다. 또한, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체는 산소, 수소, 및 물에 대한 배리어성을 가진다. 절연체(222)가 수소 및 물에 대한 배리어성을 가짐으로써, 트랜지스터(200)의 주변에 제공된 구조체에 포함되는 수소 및 물은 절연체(222)를 통하여 트랜지스터(200)의 내측으로 확산되는 것이 억제되고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다.
다음에, 절연체(222) 위에 절연체(224)를 성막한다. 절연체(224)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 본 실시형태에서는 절연체(224)로서 산화 실리콘 또는 산화 질화 실리콘을 사용한다. 또한, 절연체(224)는 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막되는 것이 바람직하다. 이로써, 절연체(224)의 수소 농도를 저감시킬 수 있다. 절연체(224)는 나중의 공정에서 산화물(230a)과 접하는 절연체(224)가 되기 때문에, 이와 같이 수소 농도가 저감되는 것이 적합하다.
이어서, 가열 처리를 행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하에서 행하면 좋다. 또한, 가열 처리는 질소 또는 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 행한다. 또한, 가열 처리는 감압 상태에서 행하여도 좋다. 또는, 질소 또는 불활성 가스 분위기에서 가열 처리를 행한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상 또는 10% 이상 포함하는 분위기에서 또한 가열 처리를 행하여도 좋다.
본 실시형태에서는 질소 분위기에서 400℃의 온도에서 1시간의 처리를 행한 후에 연속적으로 산소 분위기에서 400℃의 온도에서 1시간의 처리를 행한다. 상기 가열 처리에 의하여 절연체(224)에 포함되는 물이나 수소 등의 불순물을 제거할 수 있다.
또한, 가열 처리는 절연체(222)를 성막한 후에 행하여도 좋다. 상기 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압 상태에서 산소를 포함하는 플라스마 처리를 행하여도 좋다. 산소를 포함하는 플라스마 처리는 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 장치를 사용하는 것이 바람직하다. 또는 기판 측에 RF(Radio Frequency) 등의 고주파를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 효율적으로 절연체(224) 내에 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함하는 플라스마 처리를 행한 후에 이탈된 산소를 보충하기 위하여 산소를 포함하는 플라스마 처리를 행하여도 좋다. 또한, 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물, 수소 등의 불순물을 제거할 수 있다. 그 경우, 가열 처리는 행하지 않아도 된다.
여기서, 절연체(224) 위에 예를 들어 스퍼터링법으로 산화 알루미늄을 성막하고, 상기 산화 알루미늄에 대하여 절연체(224)에 도달할 때까지 CMP를 행하여도 좋다. 상기 CMP를 행함으로써 절연체(224) 표면의 평탄화 및 절연체(224) 표면의 평활화를 행할 수 있다. 상기 산화 알루미늄을 절연체(224) 위에 배치하여 CMP를 행함으로써, CMP의 종점 검출이 용이하게 된다. 또한, CMP에 의하여 절연체(224)의 일부가 연마되어, 절연체(224)의 막 두께가 얇아지는 경우가 있지만, 절연체(224)의 성막 시에 막 두께를 조정하면 좋다. 절연체(224) 표면의 평탄화 및 평활화를 행함으로써, 나중에 성막하는 산화물의 피복률의 악화를 방지하고, 반도체 장치의 수율 저하를 방지할 수 있는 경우가 있다. 또한, 절연체(224) 위에 스퍼터링법으로 산화 알루미늄을 성막함으로써, 절연체(224)에 산소를 첨가할 수 있어 바람직하다.
다음으로 절연체(224) 위에 산화막(230A), 산화막(230B)을 순차적으로 성막한다(도 7 참조). 또한, 상기 산화막을 대기 환경에 노출시키지 않고 연속적으로 성막하는 것이 바람직하다. 대기 개방시키지 않고 성막함으로써, 산화막(230A) 및 산화막(230B) 위에 대기 환경으로부터의 불순물 또는 수분이 부착되는 것을 방지할 수 있고, 산화막(230A)과 산화막(230B)의 계면 근방을 청정하게 유지할 수 있다.
산화막(230A) 및 산화막(230B)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다.
예를 들어, 산화막(230A) 및 산화막(230B)을 스퍼터링법에 의하여 성막하는 경우에는, 스퍼터링 가스로서 산소 또는 산소와 희가스의 혼합 가스를 사용한다. 스퍼터링 가스에 포함되는 산소의 비율을 높임으로써, 형성되는 산화막 내의 과잉 산소를 증가시킬 수 있다. 또한, 상기 산화막을 스퍼터링법에 의하여 성막하는 경우에는, 상기 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(230A)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224)에 공급되는 경우가 있다. 따라서, 산화막(230A)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
또한, 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하여 형성하면, 산소 결핍형 산화물 반도체가 형성된다. 산소 결핍형 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 비교적으로 높은 전계 효과 이동도를 얻을 수 있다. 또한, 기판을 가열하면서 성막함으로써 상기 산화막의 결정성을 향상시킬 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 산화막(230B)을 스퍼터링법으로 형성하는 경우, 스퍼터링 가스에 포함되는 산소의 비율을 30% 초과 100% 이하, 바람직하게는 70% 이상 100% 이하로 하여 성막하면, 산소 과잉형 산화물 반도체가 형성된다. 산소 과잉형 산화물반도체를 채널 형성 영역에 사용한 트랜지스터는 비교적으로 높은 신뢰성을 얻을 수 있다.
본 실시형태에서는 산화막(230A)을, 스퍼터링법으로 In:Ga:Zn=1:1:0.5[원자수비](2:2:1[원자수비]), 또는 1:3:4[원자수비]의 타깃을 사용하여 성막한다. 또한, 산화막(230B)을, 스퍼터링법으로 In:Ga:Zn=4:2:4.1[원자수비] 또는 1:1:1[원자수비]의 타깃을 사용하여 성막한다. 또한, 각 산화막은 성막 조건 및 원자수비를 적절히 선택함으로써 산화물(230)에 요구되는 특성에 맞춰 형성하면 좋다.
다음에, 가열 처리를 행하여도 좋다. 가열 처리에는 상술한 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여, 산화막(230A) 및 산화막(230B) 내의 물이나 수소 등의 불순물을 제거하는 등이 가능하다. 본 실시형태에서는 질소 분위기에서 400℃의 온도에서 1시간의 처리를 행한 후에 연속적으로 산소 분위기에서 400℃의 온도에서 1시간의 처리를 행한다.
다음으로, 산화막(230B) 위에 산화막(243A)을 형성한다(도 7 참조). 산화막(243A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 산화막(243A)은 In에 대한 Ga의 원자수비가, 산화막(230B)의 In에 대한 Ga의 원자수비보다 큰 것이 바람직하다. 본 실시형태에서는 산화막(243A)으로서 스퍼터링법으로 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다.
다음으로 산화막(243A) 위에 도전막(242A)을 성막한다(도 7 참조). 도전막(242A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다.
다음으로 리소그래피법을 사용하여 산화막(230A), 산화막(230B), 산화막(243A), 및 도전막(242A)을 섬 형상으로 가공하여, 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전체층(242B)을 형성한다(도 8 참조). 여기서, 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전체층(242B)은 적어도 일부가 도전체(205)와 중첩되도록 형성한다. 또한, 상기 가공에는 드라이 에칭법이나 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한, 상기 공정에서, 절연체(224)의 산화물(230a)과 중첩되지 않는 영역의 막 두께가 얇아질 경우가 있다.
또한, 리소그래피법에서는 우선 마스크를 통하여 레지스트를 노광한다. 다음으로 현상액을 사용하여, 노광된 영역을 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 이어서, 이 레지스트 마스크를 통하여 에칭 처리를 함으로써, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채우고 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는, 마스크는 불필요하게 된다. 또한, 레지스트 마스크를 제거하기 위하여, 애싱 등의 드라이 에칭 처리, 웨트 에칭 처리, 드라이 에칭 처리 후에 웨트 에칭 처리, 또는 웨트 에칭 처리 후에 드라이 에칭 처리를 행할 수 있다.
또한, 레지스트 마스크 대신에 절연체나 도전체로 이루어지는 하드 마스크를 사용하여도 좋다. 하드 마스크를 사용하는 경우, 도전막(242A) 위에 하드 마스크 재료가 되는 절연막이나 도전막을 형성하고, 그 위에 레지스트 마스크를 형성하고, 하드 마스크 재료를 에칭함으로써 원하는 형상의 하드 마스크를 형성할 수 있다. 도전막(242A) 등의 에칭은 레지스트 마스크를 제거하고 나서 행하여도 좋고, 레지스트 마스크를 남긴 채 행하여도 좋다. 레지스트 마스크를 남긴 채 행하는 경우, 에칭 중에 레지스트 마스크가 소실되는 경우가 있다. 도전막(242A) 등의 에칭 후에 하드 마스크를 에칭에 의하여 제거하여도 좋다. 한편으로, 하드 마스크의 재료가 후공정에 영향을 미치지 않거나 또는 후공정에서 이용할 수 있는 경우, 반드시 하드 마스크를 제거할 필요는 없다.
드라이 에칭 장치로서는, 평행 평판형 전극을 가지는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 가지는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극 중 한쪽 전극에 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 중 한쪽 전극에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는, 고밀도 플라스마원을 가지는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 가지는 드라이 에칭 장치는 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
또한, 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전체층(242B)의 측면은 절연체(222)의 상면에 대하여, 실질적으로 수직인 것이 바람직하다. 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전체층(242B)의 측면이 절연체(222)의 상면에 대하여 실질적으로 수직으로 함으로써, 복수의 트랜지스터(200)를 제공할 때, 소면적화 및 고밀도화가 가능하게 된다. 다만, 이에 한정되지 않고, 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전체층(242B)의 측면과 절연체(222)의 상면이 이루는 각이 작은 각도가 되는 구성으로 하여도 좋다.
다음으로 절연체(224), 산화물(230a), 산화물(230b), 산화물층(243B), 및 도전체층(242B) 위에 절연체(272)를 성막한다(도 9 참조). 절연체(272)의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 본 실시형태에서는 절연체(272)로서 스퍼터링법에 의하여 산화 알루미늄을 성막한다. 스퍼터링법에 의하여 산화 알루미늄을 성막함으로써 산소를 절연체(224)에 주입할 수 있다.
다음으로 절연체(272) 위에 절연체(273)를 성막한다. 절연체(273)의 성막은, 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 본 실시형태에서는 절연체(273)로서 스퍼터링법에 의하여 질화 실리콘을 성막한다(도 9 참조).
다음으로 절연체(280)가 되는 절연막을 형성한다. 절연체(280)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 예를 들어 절연체(280)로서 스퍼터링법을 사용하여 산화 실리콘막을 형성하고, 그 위에 PEALD법 또는 서멀 ALD법을 사용하여 산화 실리콘막을 형성하면 좋다. 또한, 절연체(280)가 되는 절연막은 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 따라서, 절연체(280)의 수소 농도를 저감시킬 수 있다.
다음으로 절연체(280)가 되는 절연막에 CMP 처리를 행하고, 상면이 평탄한 절연체(280)를 형성한다(도 10 참조). 또한, 절연체(224)와 마찬가지로 절연체(280) 위에 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하고, 상기 산화 알루미늄에 대하여 절연체(280)에 도달할 때까지 CMP 처리를 행하여도 좋다.
다음으로 절연체(280)의 일부, 절연체(273)의 일부, 절연체(272)의 일부, 도전체층(242B)의 일부, 및 산화물층(243B)의 일부를 가공하여, 산화물(230b)에 도달하는 개구를 형성한다(도 11 참조). 상기 개구는 도전체(205)와 중첩되도록 형성하는 것이 바람직하다. 상기 개구의 형성에 의하여, 도전체(242a), 도전체(242b), 산화물(243a), 및 산화물(243b)을 형성한다.
절연체(280)의 일부, 절연체(273)의 일부, 절연체(272)의 일부, 산화물층(243B)의 일부, 및 도전체층(242B)의 일부의 가공은 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한, 상기 가공은 각각 상이한 조건으로 가공하여도 좋다. 예를 들어, 절연체(280)의 일부를 드라이 에칭법으로 가공하고, 절연체(273)의 일부를 웨트 에칭법으로 가공하고, 절연체(272)의 일부를 드라이 에칭법으로 가공하고, 산화물층(243B) 및 도전체층(242B)의 일부를 드라이 에칭법으로 가공하여도 좋다.
여기까지의 드라이 에칭 등의 처리를 행함으로써 에칭 가스 등에 기인한 불순물이 산화물(230a) 및 산화물(230b) 등의 표면 또는 내부에 부착 또는 확산되는 경우가 있다. 불순물로서는 예를 들어, 플루오린 또는 염소 등이 있다.
상기 불순물 등을 제거하기 위하여 세정을 행한다. 세정 방법으로서는 세정액 등을 사용한 습식 세정, 플라스마를 사용한 플라스마 처리, 또는 가열 처리에 의한 세정 등이 있고, 상기 세정을 적절히 조합하여 행하여도 좋다.
습식 세정으로서는, 옥살산, 인산, 암모니아수, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 세정 처리를 행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 행하여도 좋다.
여기까지 드라이 에칭 등의 가공, 또는 상술한 세정 처리에 의하여 산화물(230b)의 산화물(243a) 및 산화물(243b)과 중첩되지 않는 영역의 막 두께가 산화물(230b)의 산화물(243a) 및 산화물(243b)과 중첩되는 영역의 막 두께보다 얇아지는 경우가 있다(도 11 참조).
상기 에칭 후, 또는 상기 세정 후에 가열 처리를 행하여도 좋다. 가열 처리는 예를 들어, 100℃ 이상 450℃ 이하, 더 바람직하게는 350℃ 이상 400℃ 이하에서 행하면 좋다. 또한, 가열 처리는 질소 가스 또는 불활성 가스의 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 행한다. 예를 들어, 가열 처리는 산소 분위기에서 행하는 것이 바람직하다. 이에 의하여, 산화물(230a) 및 산화물(230b)에 산소를 공급하여 산소 결손 VO의 저감을 도모할 수 있다. 또한, 가열 처리는 감압 상태에서 행하여도 좋다. 또는, 산소 분위기에서 가열 처리를 행한 후, 대기에 노출시키지 않고, 연속적으로 질소 분위기에서 가열 처리를 행하여도 좋다.
다음으로 산화막(230C)을 성막한다(도 12 참조). 산화막(230C)을 성막하기 전에 가열 처리를 행하여도 좋고, 상기 가열 처리는 감압하에서 행하고, 대기에 노출시키지 않고, 연속적으로 산화막(230C)을 성막하는 것이 바람직하다. 또한, 상기 가열 처리는 산소를 포함하는 분위기하에서 행하는 것이 바람직하다. 이와 같은 처리를 행함으로써, 산화물(230b)의 표면 등에 흡착된 수분 및 수소를 제거하고, 또한 산화물(230a) 및 산화물(230b) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하고, 더 바람직하게는 150℃ 이상 350℃ 이하이다. 본 실시형태에서는, 가열 처리의 온도를 200℃로 하고, 감압하에서 행한다.
여기서, 산화막(230C)은 적어도 산화물(230b)의 상면의 일부, 산화물(243)의 측면의 일부, 도전체(242)의 측면의 일부, 절연체(272)의 측면의 일부, 절연체(273)의 측면의 일부, 및 절연체(280)의 측면의 일부와 접하도록 제공되는 것이 바람직하다. 도전체(242)는 산화물(243), 절연체(272), 절연체(273), 및 산화막(230C)으로 둘러싸임으로써 이후의 공정에서 도전체(242)의 산화로 인한 도전율의 저하를 억제할 수 있다.
산화막(230C)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 산화막(230C)으로서 In에 대한 Ga의 원자수비가 산화막(230B)의 In에 대한 Ga의 원자수비보다 큰 것이 바람직하다. 본 실시형태에서는 산화막(230C)으로서 스퍼터링법에 의하여 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막한다.
또한, 산화막(230C)은 적층으로 하여도 좋다. 예를 들어, 스퍼터링법에 의하여 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하여 성막하고, 연속적으로 In:Ga:Zn=1:3:4[원자수비]의 타깃을 사용하여 성막하여도 좋다.
특히, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 산화물(230a) 및 산화물(230b)에 공급되는 경우가 있다. 또는, 산화막(230C)의 성막 시에, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(280)에 공급되는 경우가 있다. 따라서, 산화막(230C)의 스퍼터링 가스에 포함되는 산소의 비율은 70% 이상, 바람직하게는 80% 이상, 더 바람직하게는 100%로 하면 좋다.
다음으로 가열 처리를 행하여도 좋다. 또한, 상기 가열 처리를 감압하에서 행하고, 대기에 노출시키지 않고 연속적으로 절연막(250A)의 성막을 행하여도 좋다. 상기 가열 처리를 행함으로써 산화막(230C)의 표면 등에 흡착되는 수분 및 수소를 제거하고, 또한 산화물(230a), 산화물(230b) 및 산화막(230C) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다. 가열 처리의 온도는 100℃ 이상 400℃ 이하가 바람직하다. 본 실시형태에서는 가열 처리의 온도를 200℃로 한다.
다음으로, 산화막(230C) 위에 절연막(250A)을 형성한다(도 12 참조). 절연막(250A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 또한, 절연막(250A)은 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 따라서, 절연막(250A)의 수소 농도를 저감시킬 수 있다. 절연막(250A)은 나중의 공정에서 산화물(230c)과 접하는 절연체(250)가 되기 때문에 이와 같이 수소 농도가 저감되는 것이 적합하다.
다음으로 마이크로파 또는 RF 등의 고주파를 조사하여도 좋다. 조사된 마이크로파 또는 RF 등의 고주파는 절연체(280), 산화물(230b), 및 산화물(230a) 내에 침투하여, 이들 내의 수소를 제거한다. 특히, 산화물(230a) 및 산화물(230b)에서는 VOH의 결합이 절단되는 반응이 일어나, 탈수소화된다. 이때 발생된 수소의 일부는 산화물(230) 및 절연체(280)에서 제거되는 경우가 있다. 또한, 수소의 일부는 도전체(242)에 게터링되는 경우가 있다. 이와 같이, 마이크로파 또는 RF 등의 고주파를 조사함으로써, 절연체(280), 산화물(230b), 및 산화물(230a) 내의 수소 농도를 저감시킬 수 있다.
또한, 마이크로파 또는 RF 등의 고주파에 의하여 산소 가스를 플라스마화시켜, 산소 라디칼을 형성하여도 좋다. 즉, 절연체(280), 산화물(230b), 및 산화물(230a)에 산소를 가지는 분위기에서 플라스마 처리를 행하여도 좋다. 이와 같은 처리를, 이하에서 산소 플라스마 처리라도 하는 경우가 있다. 또한, 형성된 산소 라디칼에 의하여 절연체(280), 산화물(230b), 및 산화물(230a) 내에 산소를 공급할 수 있다. 또한, 절연체(280), 산화물(230b), 및 산화물(230a)에 산소를 가지는 분위기에서 플라스마 처리를 행하는 경우, 산화물(230)에 마이크로파 또는 RF 등의 고주파가 조사되기 어려운 구성으로 하여도 좋다.
또한, 산소 플라스마 처리는 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 가지는 마이크로파 처리 장치를 사용하는 것이 바람직하다. 또는, 마이크로파 처리 장치는 기판 측에 RF를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있다. 또한 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 이온을 절연체(280) 및 산화물(230) 내로 효율적으로 도입할 수 있다. 또한, 상기 산소 플라스마 처리는 감압하에서 행하는 것이 바람직하고, 압력을 60Pa 이상, 바람직하게는 133Pa 이상, 더 바람직하게는 200Pa 이상, 더욱 바람직하게는 400Pa 이상으로 하면 좋다. 또한, 산소 유량비(O2/O2+Ar)가 50% 이하, 바람직하게는 10% 이상 30% 이하로 행하면 좋다. 또한, 처리 온도는 예를 들어 400℃ 정도로 하면 좋다. 또한, 산소 플라스마 처리를 행한 후에, 외기에 노출시키지 않고 연속적으로 가열 처리를 행하여도 좋다.
다음으로 도전막(260A)(도전막(260Aa) 및 도전막(260Ab))을 형성한다(도 13 참조). 도전막(260Aa) 및 도전막(260Ab)의 형성은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다. 예를 들어 CVD법을 사용하는 것이 바람직하다. 본 실시형태에서는, ALD법을 사용하여 도전막(260Aa)을 형성하고, CVD법을 사용하여 도전막(260Ab)을 성막한다.
다음으로 CMP 처리에 의하여 산화막(230C), 절연막(250A), 도전막(260Aa) 및 도전막(260Ab)을 절연체(280)가 노출할 때까지 연마함으로써, 산화물(230c), 절연체(250) 및 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 14 참조).
다음으로 가열 처리를 행하여도 좋다. 본 실시형태에서는 질소 분위기에서 400℃의 온도에서 1시간의 처리를 행한다. 상기 가열 처리에 의하여 절연체(250) 및 절연체(280) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다. 또한, 상기 가열 처리 후, 대기에 노출시키지 않고 연속적으로 절연체(282)의 성막을 행하여도 좋다.
다음으로 도전체(260) 위, 산화물(230c) 위, 절연체(250) 위, 및 절연체(280) 위에 절연체(282)를 형성한다. 절연체(282)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다(도 15 참조).
절연체(282)로서는 예를 들어 스퍼터링법에 의하여 산화 알루미늄을 성막하는 것이 바람직하다. 스퍼터링법을 사용하여, 산소를 포함하는 분위기하에서 절연체(282)의 성막을 행함으로써, 성막하면서 절연체(280)에 산소를 첨가할 수 있다. 이때, 기판 가열을 행함으로써, 절연체(282)를 성막하는 것이 바람직하다. 또한, 도전체(260)의 상면에 접하도록 절연체(282)를 형성함으로써, 이후의 가열 처리에서, 절연체(280)가 가지는 산소가 도전체(260)에 흡수되는 것을 억제할 수 있어 바람직하다.
여기서, 절연체(282)를 성막하기 전에, 스퍼터링법으로 산소를 포함하는 분위기하에서 금속 산화물을 성막한 후, 상기 금속 산화물을 제거하는 공정을 한 번 이상 반복하여도 좋다. 상기 공정에 의하여 절연체(280) 내에 과잉 산소를 투입할 수 있다. 또한, 상기 공정을 여러 번 반복함으로써 절연체(280) 내에 포함되는 과잉 산소의 양을 적절히 조정할 수 있다.
또한, 절연체(282)를 형성한 후, 가열 처리를 행하는 것이 바람직하다(또한, 도 15의 (B)에서 나타낸 곡선은 가열 처리를 도시한 것임). 구체적으로는 산소를 포함하는 분위기, 질소를 포함하는 분위기, 또는 산소와 질소의 혼합 분위기에서 350℃ 이상, 바람직하게는 400℃ 이상의 온도에서 가열 처리를 행한다. 가열 처리의 시간은 1시간 이상, 바람직하게는 4시간 이상, 더 바람직하게는 8시간 이상으로 한다.
상기 가열 처리에 의하여, 산화물(230) 내의 수소가 절연체(280) 및 절연체(282)를 통하여 외방으로 확산될 수 있다. 즉, 트랜지스터(200) 내의 수소는 절연체(280) 및 절연체(282)를 통하여 외방으로 확산되어, 트랜지스터(200) 및 절연체(282) 내의 수소 농도를 저감시킬 수 있다. 즉, 반도체 장치 내에 존재하는 수소의 절대량을 저감시킬 수 있다.
다음으로 절연체(282)의 일부, 절연체(280)의 일부, 절연체(273)의 일부, 절연체(272)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)가 되는 막의 일부, 절연체(214)가 되는 막의 일부, 및 절연체(212)의 일부를 가공하여, 절연체(216) 및 절연체(214)를 형성하고, 절연체(211)에 도달되는 개구를 형성한다(도 16 참조). 상기 개구는 트랜지스터(200)가 둘러싸이도록 형성되는 경우가 있다. 또는, 상기 개구는 복수의 트랜지스터(200)가 둘러싸이도록 형성되는 경우가 있다. 따라서, 상기 개구에서 절연체(282)의 측면의 일부, 절연체(280)의 측면의 일부, 절연체(273)의 측면의 일부, 절연체(272)의 측면의 일부, 절연체(224)의 측면의 일부, 절연체(222)의 측면의 일부, 절연체(216)의 측면의 일부, 절연체(214)의 측면의 일부, 및 절연체(212)의 측면의 일부가 노출된다.
절연체(282)의 일부, 절연체(280)의 일부, 절연체(273)의 일부, 절연체(272)의 일부, 절연체(224)의 일부, 절연체(222)의 일부, 절연체(216)가 되는 막의 일부, 및 절연체(214)가 되는 막의 일부, 절연체(212)의 일부의 가공은 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다. 드라이 에칭법에 의한 가공은 미세 가공에 적합하다. 또한, 상기 가공은 각각 상이한 조건으로 행하여도 좋다.
또한, 이때 마이크로파 또는 RF 등의 고주파를 절연체(280) 등에 조사하여도 좋다. 조사된 마이크로파 또는 RF 등의 고주파는 절연체(280), 산화물(230b), 및 산화물(230a) 등에 침투하여, 이들 내의 수소를 제거할 수 있는 경우가 있다. 예를 들어 산화물(230a) 및 산화물(230b)에서는 VOH의 결합이 절단되는 반응이 일어나 탈수소화된다. 이때 발생된 수소의 일부는 산화물(230) 및 절연체(280)에서 제거되는 경우가 있다. 또한, 수소의 일부는 도전체(242)에 게터링되는 경우가 있다.
다음으로 절연체(282), 절연체(280), 절연체(273), 절연체(272), 절연체(224), 절연체(222), 절연체(216), 절연체(214) 및 절연체(212)를 덮어, 절연체(287A)를 형성한다(도 17 참조). 절연체(287A)는 절연체(282)와 동등한 조건을 사용하여 형성하는 것이 바람직하다. 예를 들어, 절연체(287A)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다.
구체적으로는 절연체(287A)로서는 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 성막하는 것이 바람직하다. 스퍼터링법을 사용하여, 산소를 포함하는 분위기하에서 절연체(287A)의 성막을 행함으로써, 성막하면서 절연체(280)에 산소를 첨가할 수 있다. 이때, 기판을 가열하면서, 절연체(287A)를 성막하는 것이 바람직하다. 또한, 도전체(260)의 상면에 접하도록 절연체(282)가 형성되기 때문에 절연체(287A)의 성막 처리에서, 절연체(280)가 가지는 산소가 도전체(260)에 흡수되는 것을 억제할 수 있다.
이어서, 절연체(287A)에 대하여, 이방성 에칭 처리를 행하여, 절연체(282), 절연체(280), 절연체(273), 절연체(272), 절연체(224), 절연체(222), 절연체(216), 절연체(214) 및 절연체(212)의 측면에 절연체(287)를 형성한다(도 18 참조).
여기서, 절연체(282)의 측단부와 절연체(287)의 상단부가 접하고, 절연체(214)의 측단부와 절연체(287)의 하단부가 접함으로써, 트랜지스터(200) 및 절연체(280)를 밀봉하는 구조를 형성할 수 있다.
상기 이방성 에칭 처리로서는 드라이 에칭 처리를 행하는 것이 바람직하다. 이에 의하여, 기판면에 실질적으로 평행한 면에 성막된 상기 절연막을 제거하여, 절연체(287)를 자기 정합적으로 형성할 수 있다.
또한, 절연체(287)를 형성한 후, 가열 처리를 행하는 것이 바람직하다(또한, 도 18의 (B)에 나타낸 곡선은 가열 처리를 도시한 것임). 구체적으로는 산소를 포함하는 분위기, 질소를 포함하는 분위기, 또는 산소와 질소의 혼합 분위기에서 350℃ 이상, 바람직하게는 400℃ 이상의 온도에서 행한다. 가열 처리의 시간은 1시간 이상, 바람직하게는 4시간 이상, 더 바람직하게는 8시간 이상으로 한다.
상기 가열 처리에 의하여, 산화물(230) 내의 수소가 절연체(280), 절연체(282), 및 절연체(287)를 통하여 외방으로 확산할 수 있다. 즉, 트랜지스터(200) 내의 수소는 절연체(280), 절연체(282), 및 절연체(287)를 통하여 외방으로 확산되어, 트랜지스터(200), 절연체(282), 및 절연체(287) 내의 수소 농도를 저감시킬 수 있다. 즉, 반도체 장치 내에 존재하는 수소의 절대량을 저감시킬 수 있다.
또한, 절연체(282), 절연체(287), 절연체(211)를 덮어, 절연체(283)를 형성한다(도 19 참조). 절연체(283)의 성막은, 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 또한, 절연체(283)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법을 사용하여 질화 실리콘을 성막하고, 상기 질화 실리콘 위에 CVD법을 사용하여 질화 실리콘을 성막하여도 좋다. 도 19에 도시된 바와 같이, 절연체(283)는 상기 개구의 저면에서 절연체(211)와 접한다. 즉, 트랜지스터(200)는 상면 및 측면이 절연체(283)에, 하면이 절연체(211)로 둘러싸이게 된다. 이와 같이, 트랜지스터(200)를 배리어성이 높은 절연체(283) 및 절연체(211)로 둘러쌈으로써 외부로부터의 수분 및 수소가 침입되는 것을 방지할 수 있다.
다음으로, 가열 처리를 행하여도 좋다. 본 실시형태에서는 질소 분위기에서 400℃의 온도에서 1시간의 처리를 행한다. 절연체(282)의 성막에 의하여 첨가된 산소를, 상기 가열 처리에 의하여 절연체(280)로 확산시켜, 또한, 산화물(230c)을 통하여 산화물(230a) 및 산화물(230b)에 공급할 수 있다. 이와 같이, 산화물(230)에 가산소화 처리를 행함으로써 산화물(230)(산화물(230b)) 내의 산소 결손을 산소에 의하여 수복(修復)시킨다.
또한, 산화물(230) 내에 잔존한 수소는 절연체(280)를 통하여, 절연체(282) 및 절연체(287)로 확산되고, 절연체(287)에 포획 또는 고착된다. 즉, 산화물(230) 내에 잔존한 수소가 산소 결손에 재결합하여 VOH가 형성되는 것을 억제할 수 있다. 또한, 상기 가열 처리는 절연체(283)의 성막 후에 한정되지 않고, 절연체(282)의 성막 후에 행하여도 좋다.
또한, 절연체(283) 위에 절연체(284)를 형성하여도 좋다(도 20 참조). 또한, 절연체(284)는 피복성이 높은 성막 방법을 사용하여 성막하는 것이 바람직하다. 예를 들어, 절연체(284)의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 또한, 절연체(284)는 절연체(212) 및 절연체(283)와 같은 재료를 사용하는 것이 바람직하다.
구체적으로는 CVD법을 사용하여 질화 실리콘을 성막하면 좋다. 특히, 절연체(284)는 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 CVD법으로 성막하면 좋다.
수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로, 절연체(284)를 성막함으로써, 절연체(284)에 포함되는 수소의 양을 저감시킬 수 있다. 즉, 절연체(284)에 포함되는 수소 농도를 저감하여, 산화물 반도체의 채널 형성 영역에 혼입하는 수소의 저감을 도모할 수 있다.
다음으로, 절연체(284) 위에, 절연체(274)가 되는 절연막을 형성한다. 절연체(274)가 되는 절연막의 형성은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 또한, 절연체(274)가 되는 절연막은 상술한 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 성막하는 것이 바람직하다. 따라서, 절연체(274)가 되는 절연막의 수소 농도를 저감시킬 수 있다.
이어서, 절연체(274)가 되는 절연막에 CMP 처리를 행하여, 상면이 평탄한 절연체(274)를 형성한다(도 21 참조).
다음으로 절연체(272), 절연체(273), 절연체(280), 절연체(282), 절연체(283), 및 절연체(284)에 도전체(242)까지 도달하는 개구를 형성한다(도 22 참조). 상기 개구의 형성은 리소그래피법을 사용하여 행하면 좋다. 또한, 도 22의 (A)에서, 상면에서 볼 때, 상기 개구의 형상은 원형상으로 하였지만, 이에 한정되지 않는다. 예를 들어 상면에서 볼 때, 상기 개구가 타원 등의 실질적으로 원형상, 사각형 등의 다각 형상, 사각형 등의 다각형의 모서리가 둥근 모양으로 되어 있어도 좋다.
다음으로 절연체(241)가 되는 절연막을 형성하고, 상기 절연막을 이방성 에칭함으로써 절연체(241)를 형성한다(도 22 참조). 절연체(241)가 되는 절연막의 성막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 행할 수 있다. 절연체(241)가 되는 절연막으로서는 산소의 투과를 억제하는 기능을 가지는 절연막을 사용하는 것이 바람직하다. 예를 들어, PEALD법을 사용하여 산화 알루미늄을 성막하는 것이 바람직하다. 또는, 절연체(283)의 성막과 마찬가지로 PEALD법을 사용하여 질화 실리콘을 성막하는 것이 바람직하다. 질화 실리콘은 수소에 대한 블로킹성이 높아 바람직하다.
또한, 절연체(241)가 되는 절연막의 이방성 에칭으로서는 예를 들어 드라이 에칭법 등을 사용하면 좋다. 개구의 측벽부에 절연체(241)를 제공함으로써 외측으로부터의 산소의 투과를 억제하고, 다음에 형성되는 도전체(240a) 및 도전체(240b)의 산화를 방지할 수 있다. 또한, 도전체(240a) 및 도전체(240b)로부터 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있다.
다음으로, 도전체(240a) 및 도전체(240b)가 되는 도전막을 형성한다. 도전체(240a) 및 도전체(240b)가 되는 도전막은 물, 수소 등의 불순물의 투과를 억제하는 기능을 가지는 도전체를 포함하는 적층 구조로 하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄 등과, 텅스텐, 몰리브데넘, 구리 등과의 적층으로 할 수 있다. 도전체(240a) 및 도전체(240b)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다.
다음으로, CMP 처리를 행함으로써, 도전체(240a) 및 도전체(240b)가 되는 도전막의 일부를 제거하여 절연체(284) 및 절연체(274)의 상면을 노출시킨다. 그 결과, 개구에만 상기 도전막이 잔존함으로써, 상면이 평탄한 도전체(240a) 및 도전체(240b)를 형성할 수 있다(도 22 참조). 또한, 상기 CMP 처리에 의하여 절연체(284)의 상면의 일부 및 절연체(274)의 상면의 일부가 제거되는 경우가 있다.
다음에, 도전체(246)가 되는 도전막을 형성한다. 도전체(246)가 되는 도전막의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을 사용하여 행할 수 있다.
다음으로 도전체(246)가 되는 도전막을 리소그래피법에 의하여 가공하여, 도전체(240a)의 상면과 접하는 도전체(246a) 및 도전체(240b)의 상면과 접하는 도전체(246b)를 형성한다. 이때, 도전체(246a) 및 도전체(246b)와 절연체(284)가 중첩되지 않는 영역의 절연체(284)의 일부가 제거되는 경우가 있다(도 23 참조).
다음으로 도전체(246) 위 및 절연체(284) 위에 절연체(286)를 성막한다(도 4 참조). 절연체(286)의 성막은 스퍼터링법, CVD법, MBE법, PLD법 또는 ALD법 등을사용하여 행할 수 있다. 또한, 절연체(286)는 다층 구조로 하여도 좋다. 예를 들어 스퍼터링법을 사용하여 질화 실리콘을 성막하고, 상기 질화 실리콘 위에 CVD법을 사용하여 질화 실리콘을 성막하여도 좋다. 도전체(246) 위 및 절연체(284) 위에, 절연체(286)를 성막함으로써 도전체(246)의 상면 및 도전체(246)의 측면은 절연체(286)가 접하고, 도전체(246)의 하면은 절연체(284)와 접한다. 즉, 도전체(246)는 절연체(284) 및 절연체(286)로 둘러싸이는 구성으로 할 수 있다. 이와 같은 구성으로 함으로써 외측으로부터의 산소의 투과를 억제하고, 도전체(246)의 산화를 방지할 수 있다. 또한, 도전체(246)로부터의 물, 수소 등의 불순물이 외부로 확산되는 것을 방지할 수 있어 바람직하다.
이상으로 도 4에 도시된 트랜지스터(200)를 가지는 반도체 장치를 제작할 수 있다. 도 7 내지 도 23에 도시된 바와 같이, 본 실시형태에 나타낸 반도체 장치의 제작 방법을 사용함으로써 트랜지스터(200)를 제작할 수 있다.
<반도체 장치의 응용예>
이하에서는 도 24 내지 도 29를 사용하여, 상술한 <반도체 장치의 구성예>에서 나타낸 것과 다른, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 일례에 대하여 설명한다. 또한, 도 24 내지 도 29에 도시된 반도체 장치에서, <반도체 장치의 구성예 1>에 나타낸 반도체 장치(도 4 참조)를 구성하는 구조와 같은 기능을 가지는 구조에는 같은 부호를 부기한다. 또한, 본 항목에서, 트랜지스터(200)의 구성 재료에 대해서는 <반도체 장치의 구성예 1>에서 자세히 설명한 재료를 사용할 수 있다.
<<반도체 장치의 응용예 1>>
도 24의 (A) 및 (B)에는 복수의 트랜지스터(200_1 내지 200_n)(n은 3 이상의 자연수를 나타냄)를 절연체(283)와 절연체(211)로 포괄하여 밀봉한 구성에 대하여 도시하였다. 또한, 도 24의 (A) 및 도 24의 (B)에서, 트랜지스터(200_1 내지 200_n)는 채널 길이 방향으로 배열된 것처럼 보이지만, 이에 한정되지 않는다. 트랜지스터(200_1 내지 200_n)는 채널 폭 방향으로 배열되어도 좋고, 매트릭스로 배치되어도 좋다. 또한, 설계에 따라 규칙성을 가지지 않고 배치되어도 좋다.
도 24의 (A)에 도시된 바와 같이, 복수의 트랜지스터(200_1 내지 200_n)의 외측에서, 절연체(283)와 절연체(211)가 접하는 부분(이하, 밀봉부(265)라고 하는 경우가 있음)이 형성된다. 밀봉부(265)는 복수의 트랜지스터(200_1 내지 200_n)를 둘러싸도록 형성된다. 이와 같은 구조로 함으로써 복수의 트랜지스터(200_1 내지 200_n)를 절연체(283)와 절연체(211)로 둘러쌀 수 있다. 따라서, 밀봉부(265)로 둘러싼 트랜지스터 그룹이 기판 위에 복수 제공된다.
또한, 밀봉부(265)에 중첩하도록 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 하는 경우가 있음)을 제공하여도 좋다. 상기 기판은 다이싱 라인에서 분단되기 때문에, 밀봉부(265)로 둘러싼 트랜지스터 그룹이 1칩으로서 추출된다.
또한, 도 24의 (A)에서는, 복수의 트랜지스터(200_1 내지 200_n)를 하나의 밀봉부(265)로 둘러싸는 예에 대하여 도시하였지만, 이에 한정되지 않는다. 도 24의 (B)에 도시된 바와 같이, 복수의 트랜지스터(200_1 내지 200_n)를 복수의 밀봉부로 둘러싸는 구성으로 하여도 좋다. 도 24의 (B)에서는 복수의 트랜지스터(200_1 내지 200_n)를 밀봉부(265a)로 둘러싸고, 또한 외측의 밀봉부(265b)로도 둘러싸는 구성으로 한다.
이와 같이, 복수의 밀봉부로 복수의 트랜지스터(200_1 내지 200_n)를 둘러싸는 구성으로 함으로써, 절연체(283)와 절연체(211)가 접하는 부분이 증가되기 때문에, 절연체(283)와 절연체(211)의 밀착성을 더 향상시킬 수 있다. 이로써, 더 확실하게 복수의 트랜지스터(200_1 내지 200_n)를 밀봉할 수 있다.
이 경우, 밀봉부(265a) 또는 밀봉부(265b)에 중첩하도록 다이싱 라인을 제공하여도 좋고, 밀봉부(265a)와 밀봉부(265b) 사이에 다이싱 라인을 제공하여도 좋다.
<<반도체 장치의 응용예 2>>
도 25는 트랜지스터(200)의 단면도이다. 도 25에 도시된 트랜지스터(200)는 산화물(230b)을 가지지 않는 구조가 도 4에 도시된 트랜지스터(200)와 상이하다. 즉, 도 25에 도시된 트랜지스터(200)는 산화물(230a)과 산화물(230c1)과 산화물(230c2)로 산화물(230)이 구성된다. 또한, 도전체(242a)의 하면 및 도전체(242b)의 하면은 산화물(230a)에 접한다.
산화물(230)을, 산화물(230a)과 산화물(230c1)과 산화물(230c2)의 적층 구조로 함으로써, 이하와 같은 우수한 효과를 가진다.
예를 들어 산화물(230a)을 In:Ga:Zn=1:3:4[원자수비]의 조성으로 하고, 산화물(230c1)을 In:Ga:Zn=4:2:3[원자수비]의 조성으로 하고, 산화물(230c2)을 In:Ga:Zn=1:3:4[원자수비]의 조성으로 함으로써, 산화물(230c1)에 채널 형성 영역을 제공하는 구성으로 할 수 있다. 이 구성의 경우, 절연체(280), 절연체(272), 절연체(273), 도전체(242)(도전체(242a), 도전체(242b)), 및 산화물(230a)에 형성된 개구부를 따르도록 산화물(230c1) 및 산화물(230c2)이 U자상(U-Shape)으로 형성된다. 또한, 도전체(242a)의 측면 및 도전체(242b)의 측면과, 산화물(230c1)의 측면을 접촉시키는 구성으로 할 수 있다. 또한, 산화물(230c1)의 상면에 산화물(230c2)이 접하고, 절연체(250)가 산화물(230c1)에 접촉하는 것을 방지할 수 있다.
상기 구성으로 함으로써 도전체(242)(도전체(242a), 및 도전체(242b))와, 산화물(230c1)의 접촉 면적을 작게 할 수 있다. 도전체(242)와 산화물(230c1)의 접촉 면적을 작게 함으로써, 도전체(242)와 산화물(230c1) 사이에 생길 수 있는 접합 누설 전류(정션 누설(junction leakage) 전류라고도 함)을 저감시킬 수 있다. 또한, 도전체(242)의 두께를 조정함으로써, 산화물(230c1)과의 접촉 면적을 임의로 조정할 수 있게 된다.
예를 들어 도 25에 도시된 트랜지스터(200)를 가지는 반도체 장치는 우주 왕복선이나 인공위성을 비롯하여 우주 공간에서 사용하는 경우에 적합하게 사용할 수 있다. 우주 공간에서는, 우주 방사선 또는 태양으로부터 방출된 전자나 양자가 반도체 장치 내부까지 들어가 반도체 특성에 영향을 미치는 경우가 있다. 도 25에 도시된 트랜지스터(200)에서는 접합 누설 전류가 저감된 트랜지스터이기 때문에 우주 방사선 등에 대한 내성이 높아, 신뢰성이 높은 구조라고도 할 수 있다.
<<반도체 장치의 응용예 3>>
도 26의 (A) 및 (B), 그리고 도 27의 (A) 및 (B)는 메모리 디바이스(290)를 설명하는 도면이다. 도 26의 (A)는 메모리 디바이스(290)의 상면도이고, 도 26의 (B)는 도 26의 (A)에서 일점쇄선 A1-A2로 나타낸 부분에 대응하는 단면도이다. 또한, 도 26의 (B)에 도시된 단면도는 트랜지스터의 채널 길이 방향의 단면도에 상당한다.
또한, 도 27의 (A)는 도 26의 (A)에서 일점쇄선 A3-A4로 나타낸 부분의 전단면의 단면도이고, 도 27의 (B)는 도 26의 (A)에서 일점쇄선 A5-A6으로 나타낸 부분의 절단면의 단면도이다. 또한, 도 27의 (A)에 도시된 단면도는 트랜지스터의 채널 폭 방향의 단면도에 상당한다.
도 26의 (A) 및 (B), 그리고 도 27의 (A) 및 (B)에 도시된 메모리 디바이스(290)는 트랜지스터와, 용량 디바이스(292)와, 상기 트랜지스터에 접속된 배선을 가진다. 더 자세히 말하면, 메모리 디바이스(290)는 절연체(211)와, 절연체(211) 위의 절연체(212)와, 절연체(212) 위의 절연체(214)와, 도전체(205)(도전체(205a) 및 도전체(205b))와, 절연체(214) 위의 절연체(216)와, 절연체(222)와, 절연체(224)와, 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 도전체(242)(도전체(242a) 및 도전체(242b))와, 산화물(243)(산화물(243a) 및 산화물(243b))과 절연체(272)와, 절연체(273)와, 절연체(250)와, 도전체(260)(도전체(260a) 및 도전체(260b))를 가진다.
또한, 산화물(230)의 위쪽에는 절연체(280)와, 절연체(280) 위의 절연체(282)가 제공된다. 또한, 절연체(212), 절연체(214), 절연체(216), 절연체(222), 절연체(224), 절연체(272), 절연체(273), 절연체(280), 및 절연체(282)의 측면에 접하도록 절연체(287)가 제공된다. 또한, 절연체(282)를 덮도록 절연체(283)와 절연체(283) 위의 절연체(284)가 제공된다.
또한, 메모리 디바이스(290)는 도전체(242a)와 전기적으로 접속되고, 플러그로서 기능하는 도전체(240a)를 가진다. 또한, 도전체(240a)의 측면에 접하도록 절연체(241a)가 제공된다. 또한, 절연체(284) 위 및 도전체(240a) 위에는 도전체(240a)와 전기적으로 접속되고, 배선으로서 기능하는 도전체(246a)가 제공된다. 또한, 도전체(246a) 위 및 절연체(274) 위에는 절연체(286)가 제공된다.
또한, 메모리 디바이스(290)는 용량 디바이스(292)를 가진다. 용량 디바이스(292)는 도전체(242b)와 도전체(242b) 위에 제공된 절연체(272) 및 절연체(273)와, 절연체(273) 위에 제공된 도전체(294)를 가진다. 즉, 용량 디바이스(292)는 MIM(Metal-Insulator-Metal) 용량을 구성한다. 또한, 용량 디바이스(292)가 가지는 한 쌍의 전극 중 한쪽, 즉, 도전체(242b)는 트랜지스터의 소스 전극 또는 드레인 전극을 겸할 수 있다. 또한, 용량 디바이스(292)가 가지는 유전체층은 트랜지스터에 제공되는 보호층, 즉, 절연체(272) 및 절연체(273)를 겸할 수 있다. 따라서, 용량 디바이스(292)의 제작 공정에서, 트랜지스터의 제작 공정의 일부를 겸할 수 있어, 생산성이 높은 반도체 장치로 할 수 있다.
또는, 도 27의 (B)에 도시된 바와 같이, 트랜지스터의 채널 폭 방향의 단면에서, 용량 디바이스(292)는 도전체(242b)의 측면에서도 도전체(294)와 중첩되는 영역을 가진다. 상기 영역에서도 정전 용량을 형성할 수 있기 때문에, 작은 면적에서도 정전 용량값을 높일 수 있다.
또한, 도전체(294)로서는 예를 들어 도전체(242)에 사용할 수 있는 재료를 사용하면 좋다.
또한, 메모리 디바이스(290)에서 도전체(260)는 트랜지스터의 제 1 게이트로서 기능하고, 도전체(205)는 트랜지스터의 제 2 게이트로서 기능한다. 또한, 도전체(242a) 및 도전체(242b)는 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능한다.
또한, 산화물(230)은 트랜지스터의 채널 형성 영역을 가지는 반도체로서 기능한다. 절연체(250)는 제 1 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 제 2 게이트 절연체로서 기능한다.
절연체(214), 절연체(272), 및 절연체(273)는 층간막으로서 기능한다. 절연체(214), 절연체(272), 및 절연체(273)는 산소에 대한 배리어성을 가지는 재료, 또는 수소를 흡장할 수 있는 재료를 사용하여 형성하는 것이 바람직하다. 절연체(214), 절연체(272), 및 절연체(273)에 수소를 흡장할 수 있는 재료를 사용함으로써 메모리 디바이스(290) 내에서 수소의 양을 일정 값으로 할 수 있다. 절연체(214), 절연체(272), 및 절연체(273)에 사용할 수 있는 재료로서는 Al 화합물, 또는 Al과 원소 Ma(원소 Ma는 전기 음성도가 낮은 원소(반응력이 강하는 원소), 예를 들어 Mg, Zr, Si, B 등을 나타냄)를 가지는 화합물을 사용할 수 있다.
또한, 메모리 디바이스(290)가 가지는 트랜지스터는 도 26의 (B), 도 27의 (A), 및 도 27의 (B)에 도시된 바와 같이, 절연체(282)와 산화물(230c)이 직접 접하는 구조가 된다. 상기 구조로 함으로써 절연체(280)에 포함되는 산소가 도전체(260) 측으로 확산되는 것을 억제할 수 있다. 또한, 절연체(280)에 포함되는 산소는 산화물(230c)을 통하여 산화물(230a) 및 산화물(230b)에 효율적으로 공급할 수 있어, 산화물(230a) 내 및 산화물(230b) 내의 산소 결손을 저감시킴으로써 트랜지스터의 전기 특성 및 신뢰성을 향상시킬 수 있다.
또한, 도 26에 도시된 메모리 디바이스(290)가 가지는 트랜지스터는 절연체(280) 등의 층간막에 형성된 개구부 내에 도전체(260)가 절연체(250)를 개재하여 자기 정합적으로 형성된다. 즉, 도전체(260)는 절연체(250)를 개재하여, 절연체(280)를 포함하는 층간막에 형성된 개구를 메우도록 형성되기 때문에 도전체(242a)와 도전체(242b) 사이의 영역에서 도전체(260)의 위치 맞춤이 불필요하게 된다.
또한, 절연체(280)를 포함하는 층간막에 형성된 개구 내에 산화물(230c)을 제공하는 것이 바람직하다. 따라서, 절연체(250) 및 도전체(260)는 산화물(230c)을 개재하여 산화물(230b) 및 산화물(230a)의 적층 구조와 중첩되는 영역을 가진다. 상기 구조로 함으로써 산화물(230c)과 절연체(250)를 연속 성막에 의하여 형성하는 것이 가능하게 되기 때문에, 산화물(230)과 절연체(250)의 계면을 청정하게 유지할 수 있다. 따라서, 계면 산란에 의한 캐리어 전도에 대한 영향이 작아져, 메모리 디바이스(290)가 가지는 트랜지스터는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
또한, 도 26에 도시된 메모리 디바이스(290)가 가지는 트랜지스터는 주로 산화물(230c)과 산화물(230b)의 계면 또는 계면 근방에 채널 형성 영역이 형성된다. 또한, 산화물(230c)은 절연체(280), 절연체(272), 절연체(273), 도전체(242)(도전체(242a) 및 도전체(242b)), 산화물(243)(산화물(243a) 및 산화물(243b)) 및 산화물(230b)에 형성된 개구부를 따라 U자상(U-Shape)으로 형성된다.
예를 들어 트랜지스터의 채널 길이를 미세화(대표적으로는 5nm 이상 60nm 미만, 바람직하게는 10nm 이상 30nm 이하)한 경우에, 도 26에 도시된 메모리 디바이스(290)가 가지는 트랜지스터 구조로 함으로써 실효 L길이를 길게 할 수 있다. 일례로서는 도전체(242a)와 도전체(242b) 사이의 거리가 20nm인 경우, 실효 L길이를 40nm 이상 60nm 이하로 하고, 도전체(242a)와 도전체(242b) 사이의 거리, 즉, 최소 가공 치수보다 2배 내지 3배 정도 길게 할 수 있다. 따라서, 도 26에 도시된 메모리 디바이스(290)는 미세화에 적합한 트랜지스터 및 용량 디바이스의 구조 중 하나가 된다.
<<반도체 장치의 응용예 4>>
다음으로 도 26의 (A) 및 (B), 그리고 도 27의 (A) 및 (B)에 도시된 메모리 디바이스(290)의 응용예에 대하여 도 28 및 도 29를 사용하여 설명한다.
도 28 및 도 29는 복수의 메모리 디바이스(290)를 세로 방향으로 적층(스택)시킨 구조의 메모리 디바이스의 단면도의 일례이다.
도 28은 메모리 디바이스(290_1)와, 메모리 디바이스(290_2)와, 메모리 디바이스(290_n)(n은 3 이상의 자연수를 나타냄)를 적층시킨 구성을 예시한 것이다. 또한, 도 28에 도시된 바와 같이, 메모리 디바이스(290_2)는 플러그로서 기능하는 도전체(240a)의 위치가 메모리 디바이스(290_1)와 다른 위치에 배치된 구성이다. 상기 구성으로 함으로써 인접된 메모리 디바이스와의 기생 용량을 작게 할 수 있거나, 또는 회로 설계의 자유도를 높일 수 있다는 효과를 나타낸다. 또한, 도 28에 도시된 구성에서는 플러그로서 기능하는 도전체(240a)의 위치를 상하의 메모리 디바이스와 번갈아 배치한 구성에 대하여 예시하였지만, 이에 한정되지 않고, 예를 들어 상면에서 보아 도전체(260)를 중심으로 하여 1/4방향씩 회전시켜 플러그로서 기능하는 도전체(240a)나 용량 디바이스(292)를 배치시켜도 좋다.
또는, 채널 폭 방향의 단면에서 보아, 플러그로서 기능하는 도전체(240a)가 같은 위치에 배치하는 구성으로 하여도 좋다. 상기 구성의 일례를 도 29에 도시하였다. 도 29에 도시된 구성으로 함으로써 예를 들어 인접된 메모리 디바이스에서 기록용의 비트 라인을 공통으로 할 수 있다. 즉, 복수의 메모리 디바이스(290)에서, 비트 라인 등을 공통으로 할 수 있어, 미세화에 유리한 구조가 된다. 또한, 도 29에서는 비트 라인에 전기적으로 접속되는 플러그로서 기능하는 도전체(240a)를 인접되는 메모리 디바이스와 공통으로 하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어 트랜지스터의 백 게이트 전극 등을 인접되는 메모리 디바이스 사이에서 공통으로 하는 구조로 하여도 좋다.
또한, 도 28 및 도 29에서 메모리 디바이스(290_1), 메모리 디바이스(290_2), 및 메모리 디바이스(290_n)는 절연체(287)와, 절연체(283)와, 절연체(284)에 의하여 덮인 구조이다. 또한, 절연체(283)와 절연체(211)는 메모리 디바이스(290_1)의 외주에서 접한다. 또한, 절연체(284)의 위쪽에서는 절연체(284)와 절연체(286)가 접한다.
또한, 메모리 디바이스(290_1)와 메모리 디바이스(290_2) 사이에는 절연체(282)와, 절연체(296)와, 절연체(298)와, 절연체(214)가 제공된다.
절연체(296) 및 절연체(298)로서는 예를 들어, 절연체(211)와 같은 재료를 사용할 수 있다. 예를 들어 절연체(282) 및 절연체(214)를 산화 알루미늄으로 형성하고, 절연체(286) 및 절연체(298)를 질화 실리콘으로 형성할 수 있다.
또한, 도 4에 도시된 트랜지스터(200)에서는 도전체(205)의 아래쪽에는, 절연체(211), 절연체(212), 및 절연체(214)의 3층의 적층 구조를 가지지만, 도 28, 도 29에 도시된 메모리 디바이스(290_2) 내지 메모리 디바이스(290_n)가 가지는 트랜지스터에서는 하층의 메모리 디바이스가 가지는 트랜지스터의 상부에 형성되는 층의 일부를 공통으로 사용할 수 있기 때문에 3층의 적층 구조 중, 1층 또는 2층을 삭감할 수 있다. 즉, 일부의 절연체를 상하의 메모리 디바이스 사이에서 공통으로 사용함으로써 생산성이 높은 반도체 장치로 할 수 있다.
본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 노멀리 오프의 전기 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 의하여 온 전류가 큰 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 높은 주파수 특성을 가지는 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 오프 전류가 작은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 소비전력이 저감된 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 생산성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태나 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 다른 실시형태에 적용할 수 있는 반도체 장치의 일 형태에 관하여 설명한다. 이하에서는 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예 2>
도 30의 (A)는 트랜지스터(2100A)의 채널 길이 방향의 단면도이다.
트랜지스터(2100A)는 기판(2102) 위에 제공되고, 절연층(2121), 절연층(2122), 절연층(2123), 도전층(2106), 절연층(2103), 반도체층(2108), 절연층(2110), 금속 산화물층(2114), 도전층(2112), 절연층(2124), 절연층(2125), 절연층(2126) 등을 가진다. 기판(2102) 위에 절연층(2121), 절연층(2122), 절연층(2123)이 순차적으로 제공되고 절연층(2123) 위에 도전층(2106)이 제공되고, 절연층(2123) 및 도전층(2106) 위에 절연층(2103)이 제공된다. 섬 형상의 반도체층(2108)은 절연층(2103) 위에 제공되고, 도전층(2106)의 일부와 중첩되는 영역을 가진다. 절연층(2110)은 반도체층(2108) 위에 제공된다. 금속 산화물층(2114) 및 도전층(2112)은 절연층(2110) 위에 순차적으로 적층하여 제공되고, 반도체층(2108)의 일부 및 도전층(2106)의 일부와 중첩되는 영역을 가진다.
절연층(2124)은 절연층(2123)의 일부와 접하는 영역을 가지고, 도전층(2106), 절연층(2103), 반도체층(2108), 절연층(2110), 금속 산화물층(2114), 및 도전층(2112) 위에 제공된다. 절연층(2125)은 절연층(2122) 및 절연층(2121)의 일부와 접하는 영역을 가지고, 절연층(2124) 위에 제공된다. 또한, 절연층(2126)은 절연층(2125) 위에 제공된다.
트랜지스터(2100A)에서, 적어도 반도체층(2108)은 절연층(2123)과 절연층(2124) 사이에 제공되고, 절연층(2123)과 절연층(2124)은 반도체층(2108)의 외측에서 접하는 것이 바람직하다. 또한, 절연층(2123) 및 절연층(2124)은 절연층(2121) 및 절연층(2122)과, 절연층(2125) 및 절연층(2126) 사이에 제공된다. 이때, 절연층(2125)은 적어도 절연층(2122)과 접하는 것이 바람직하고, 또한 절연층(2121)과 접하는 것이 바람직하다.
바꿔 말하면, 트랜지스터(2100A)에서 반도체층(2108)은 절연층(2123) 및 절연층(2124)으로 둘러싸여, 반도체층(2108), 절연층(2123), 및 절연층(2124)은 절연층(2122) 및 절연층(2125)으로 둘러싸여 있다. 또한, 반도체층(2108), 절연층(2123), 절연층(2124), 절연층(2122), 및 절연층(2125)은 절연층(2121) 및 절연층(2126)으로 협지되도록 제공되므로, 절연층(2121) 및 절연층(2126)으로 둘러싸여 있다고 할 수 있다.
즉, 절연층(2123) 및 절연층(2124)에 의하여 제공되는 밀봉 구조는 상기 실시형태에서 설명한 절연체(214), 절연체(287), 및 절연체(282)에 의하여 제공되는 밀봉 구조에 상당한다. 따라서, 절연층(2123) 및 절연층(2124)은 절연체(214), 절연체(287), 및 절연체(282)에 대한 기재를 참작할 수 있다.
또한, 절연층(2121), 절연층(2122), 및 절연층(2125)에 의하여 제공되는 밀봉 구조는 상기 실시형태에서 설명한 절연체(211), 절연체(212), 및 절연체(283)에 의하여 제공되는 밀봉 구조에 상당한다. 따라서, 절연층(2122) 및 절연층(2125)은 절연체(211), 절연체(212), 및 절연체(283)에 대한 기재를 참작할 수 있다.
또한, 절연층(2126)은 상기 실시형태에서 설명한 절연체(284)에 상당한다. 따라서, 절연층(2126)은 절연체(284)에 대한 기재를 참작할 수 있다.
도전층(2112) 및 금속 산화물층(2114)의 단부는 절연층(2110)의 단부보다 내측에 위치한다. 바꿔 말하면, 절연층(2110)은 적어도 반도체층(2108) 위에서, 도전층(2112) 및 금속 산화물층(2114)의 단부보다 외측에 돌출된 부분을 가진다.
또한, 도전층(2112)의 단부가 금속 산화물층(2114)의 단부보다 내측에 위치하는 것이 바람직하다. 또한, 절연층(2124)은 금속 산화물층(2114)의 상면의 일부 및 측면에 접하도록 제공된다.
트랜지스터(2100A)에서, 도전층(2112)의 단부가 금속 산화물층(2114)의 단부보다 내측에 위치한다. 바꿔 말하면, 금속 산화물층(2114)은 적어도 절연층(2110) 위에서, 도전층(2112)의 단부보다 외측에 돌출된 부분을 가진다.
도전층(2112)의 단부가 금속 산화물층(2114)의 단부보다 내측에 위치함으로써 도전층(2112) 및 금속 산화물층(2114)의 측면의 단차가 완만하게 되고, 도전층(2112) 및 금속 산화물층(2114) 위에 형성되는 층(예를 들어 절연층(2124), 절연층(2125), 절연층(2126))의 단차 피복성이 향상되고, 상기 층에 단절이나 보이드 등의 문제가 발생하는 것을 억제할 수 있다.
도전층(2112) 및 금속 산화물층(2114)의 형성에는, 웨트 에칭법을 적합하게 사용할 수 있다. 또한, 금속 산화물층(2114)에, 도전층(2112)보다 에칭 속도가 느린 재료를 사용함으로써, 금속 산화물층(2114)의 단부보다 도전층(2112)의 단부를 내측으로 할 수 있다. 또한, 동일 공정에서 금속 산화물층(2114) 및 도전층(2112)을 형성할 수 있어, 생산성을 향상시킬 수 있다.
또한, 본 실시형태는 상기에 한정되지 않는다. 도전층(2112)의 단부가 금속 산화물층(2114)의 단부와 일치하여도 좋다. 또는, 도전층(2112)의 측면과 금속 산화물층(2114)의 측면이 동일 평면상의 면을 가져도 좋다.
반도체층(2108)은 채널 형성 영역을 협지한 한 쌍의 영역(2108L)과, 그 외측에 한 쌍의 영역(2108N)을 가진다. 영역(2108L)은 반도체층(2108) 중 절연층(2110)과 중첩되고, 또한 금속 산화물층(2114) 및 도전층(2112)과는 중첩되지 않는 영역이다.
영역(2108C)은 채널 형성 영역으로서 기능한다. 여기서, 금속 산화물층(2114)이 도전성을 가지는 경우, 게이트 전극의 일부로서 기능하기 때문에, 게이트 절연층으로서 기능하는 절연층(2110)을 개재하여 게이트 전극으로부터 영역(2108C)에 전계가 부여되고, 채널이 형성된다. 다만, 본 발명의 실시형태는 이에 한정되지 않는다. 금속 산화물층(2114)과 중첩되지 않고, 도전층(2106)과 중첩되는 부분(영역(2108L), 및 영역(2108N)을 포함하는 부분)에도 채널이 형성되는 경우가 있다.
영역(2108L)은 드레인 전계를 완화시키기 위한 버퍼 영역으로서의 기능을 가진다. 영역(2108L)은 도전층(2112) 및 금속 산화물층(2114)과 중첩되지 않는 영역이기 때문에, 도전층(2112)에 게이트 전압이 인가된 경우에도 채널은 거의 형성되지 않는 영역이다. 영역(2108L)은 캐리어 농도가 영역(2108C)보다 높은 것이 바람직하다. 이로써 영역(2108L)을 LDD 영역으로서 기능시킬 수 있다.
영역(2108L)은 영역(2108C)과 비교하여 저항이 같은 정도 또는 낮은 영역, 캐리어 농도가 같은 정도 또는 높은 영역, 산소 결손 밀도가 같은 정도 또는 높은 영역, 불순물 농도가 같은 정도 또는 높은 영역이라고도 할 수 있다.
영역(2108L)은 영역(2108N)과 비교하여 저항이 같은 정도 또는 높은 영역, 캐리어 농도가 같은 정도 또는 낮은 영역, 산소 결손 밀도가 같은 정도 또는 낮은 영역, 불순물 농도가 같은 정도 또는 낮은 영역이라고도 할 수 있다.
이와 같이, 채널 형성 영역인 영역(2108C)과, 소스 영역 또는 드레인 영역인 영역(2108N) 사이에 LDD 영역으로서 기능하는 영역(2108L)을 제공함으로써, 높은 드레인 내압과 높은 온 전류를 겸비하고, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
영역(2108N)은 소스 영역 또는 드레인 영역으로서 기능하고, 반도체층(2108)의 다른 영역과 비교하여 가장 저저항 영역이다. 또는, 영역(2108N)은 반도체층(2108)의 다른 영역과 비교하여 가장 캐리어 농도가 높은 영역, 가장 산소 결손 밀도가 높은 영역, 또는 가장 불순물 농도가 높은 영역이라고도 할 수 있다.
영역(2108N)의 전기 저항은 낮을수록 바람직하고, 예를 들어 영역(2108N)의 시트 저항의 값은 1Ω/□ 이상 1×103Ω/□ 미만, 바람직하게는 1Ω/□ 이상 8×102Ω/□ 이하로 하는 것이 바람직하다.
또한, 채널이 형성되지 않는 상태에서의 영역(2108C)의 전기 저항은 높을수록 바람직하다. 예를 들어, 영역(2108C)의 시트 저항의 값은 1×109Ω/□ 이상, 바람직하게는 5×109Ω/□ 이상, 더 바람직하게는 1×1010Ω/□ 이상인 것이 바람직하다.
채널이 형성되지 않는 상태에서의 영역(2108C)의 전기 저항은 높을수록 바람직하기 때문에 상한값은 특별히 제공하지 않는다. 다만, 상한값을 제공한다면, 예를 들어 영역(2108C)의 시트 저항의 값은 1×109Ω/□ 이상 1×1012Ω/□ 이하, 바람직하게는 5×109Ω/□ 이상 1×1012Ω/□ 이하, 더 바람직하게는 1×1010Ω/□ 이상 1×1012Ω/□ 이하인 것이 바람직하다.
영역(2108L)의 시트 저항의 값은 예를 들어 1×103Ω/□ 이상 1×109Ω/□ 이하, 바람직하게는 1×103Ω/□ 이상 1×108Ω/□ 이하, 더 바람직하게는 1×103Ω/□ 이상 1×107Ω/□ 이하로 할 수 있다. 이와 같은 저항 범위로 함으로써 전기 특성이 양호하고, 또한 신뢰성이 높은 트랜지스터로 할 수 있다. 또한, 시트 저항은 저항의 값으로부터 산출할 수 있다. 이와 같은 영역(2108L)을, 영역(2108N)과 영역(2108C) 사이에 제공함으로써 트랜지스터(2100A)의 소스-드레인 내압을 높일 수 있다.
또한, 채널이 형성되지 않는 상태에서의 영역(2108C)의 전기 저항은 영역(2108N)의 전기 저항의 1×106배 이상 1×1012배 이하, 바람직하게는 1×106배 이상 1×1011배 이하, 더 바람직하게는 1×106배 이상 1×1010배 이하로 할 수 있다.
채널이 형성되지 않는 상태에서의 영역(2108C)의 전기 저항은 영역(2108L)의 전기 저항의 1×100배 이상 1×109배 이하, 바람직하게는 1×101배 이상 1×108배 이하, 더 바람직하게는 1×102배 이상 1×107배 이하로 할 수 있다.
영역(2108L)의 전기 저항은 영역(2108N)의 전기 저항의 1×100배 이상 1×109배 이하, 바람직하게는 1×101배 이상 1×108배 이하, 더 바람직하게는 1×101배 이상 1×107배 이하로 할 수 있다.
상술한 저항을 가지는 영역(2108L)을 영역(2108N)과 채널 형성 영역 사이에 제공함으로써 트랜지스터(2100A)의 소스-드레인 내압을 높일 수 있다.
또한, 반도체층(2108)에서의 캐리어 농도는 영역(2108C)이 가장 낮고, 영역(2108L), 영역(2108N)의 순서대로 농도가 높아지는 분포를 가지는 것이 바람직하다. 영역(2108C)과 영역(2108N) 사이에 영역(2108L)이 제공됨으로써, 예를 들어 제작 공정 중에 영역(2108N)으로부터 수소 등의 불순물이 확산되는 경우에도 영역(2108C)의 캐리어 농도를 극히 낮게 유지할 수 있다.
채널 형성 영역으로서 기능하는 영역(2108C)에서의 캐리어 농도는 낮을수록 바람직하고, 1×1018cm-3 이하인 것이 바람직하고, 1×1017cm-3 이하인 것이 더 바람직하고, 1×1016cm-3 이하인 것이 더욱 바람직하고, 1×1013cm-3 이하인 것이 더더욱 바람직하고, 1×101 2cm-3 이하인 것이 나아가 더더욱 바람직하다. 또한, 영역(2108C)의 캐리어 농도의 하한값에 대해서는 특별히 한정되지 않지만, 예를 들어 1×10-9cm-3로 할 수 있다.
한편으로, 영역(2108N)에서의 캐리어 농도는 예를 들어 5×1018cm-3 이상, 바람직하게는 1×1019cm-3 이상, 더 바람직하게는 5×1019cm-3 이상으로 할 수 있다. 영역(2108N)에서의 캐리어 농도의 상한값에 대해서는 특별히 한정되지 않지만, 예를 들어 5×1021cm-3 또는 1×1022cm-3 등으로 할 수 있다.
영역(2108L)에서의 캐리어 농도는 영역(2108C)과 영역(2108N) 사이의 값으로 할 수 있다. 예를 들어 1×1014cm-3 이상 1×1020cm-3 미만의 범위의 값으로 하면 좋다.
또한, 영역(2108L) 내의 캐리어 농도는 균일하지 않아도 좋고, 영역(2108N) 측으로부터 채널 형성 영역 측으로 캐리어 농도가 작아지는 구배를 가지는 경우가 있다. 예를 들어 영역(2108L) 내의 수소 농도 또는 산소 결손의 농도 중 어느 한편 또는 양쪽이 영역(2108N) 측으로부터 채널 형성 영역 측으로 농도가 작아지는 구배를 가져도 좋다.
반도체층(2108)은 금속 산화물을 포함하는 것이 바람직하다. 반도체층(2108)에 사용할 수 있는 금속 산화물은 산화물(230) 등 다른 실시형태 또는 다른 구성예를 참작할 수 있다. 또한, 반도체층(2108)의 채널 형성 영역에 접하는 절연층(2103)과 절연층(2110)에는 산화물막을 사용하는 것이 바람직하다. 예를 들어 산화 실리콘막, 산화 질화 실리콘막, 산화 알루미늄막 등의 산화물 막을 사용할 수 있다. 이로써 절연층(2103)이나 게이트 절연층(2110)으로부터 이탈된 산소를 반도체층(2108)의 채널 형성 영역에 공급하여, 반도체층(2108) 내의 산소 결손을 저감시킬 수 있다.
절연층(2110)의 단부의 일부는 반도체층(2108) 위에 위치한다. 절연층(2110)은 도전층(2112)과 중첩하고, 게이트 절연층으로서 기능하는 부분과 도전층(2112) 및 금속 산화물층(2114)과 중첩되지 않는 부분(즉, 영역(2108L)과 중첩되는 부분)을 가진다.
절연층(2110)은 2층 이상 적층한 구조로 하여도 좋다. 도 30의 (A)에는 절연층(2110)이 절연층(2110a)과, 절연층(2110a) 위의 절연층(2110b)과, 절연층(2110b) 위의 절연층(2110c)의 3층 구조인 예를 도시하였다. 또한, 절연층(2110a), 절연층(2110b) 및 절연층(2110c)은 같은 종류의 재료의 절연막을 사용할 수 있어, 절연층(2110a), 절연층(2110b) 및 절연층(2110c) 각각의 계면이 명확하게 확인할 수 없는 경우가 있다. 따라서, 본 실시형태에서는 절연층(2110a), 절연층(2110b), 및 절연층(2110c) 각각의 계면을 파선으로 도시하였다.
절연층(2110a)은 반도체층(2108)의 채널 형성 영역과 접하는 영역을 가진다. 절연층(2110c)은 금속 산화물층(2114)과 접하는 영역을 가진다. 절연층(2110b)은 절연층(2110a)과 절연층(2110c) 사이에 위치한다.
절연층(2110a), 절연층(2110b), 및 절연층(2110c)은 각각 산화물을 포함하는 절연막인 것이 바람직하다. 이때, 절연층(2110a), 절연층(2110b), 및 절연층(2110c)은 각각 같은 성막 장치에서 연속적으로 성막되는 것이 바람직하다.
예를 들어, 절연층(2110a), 절연층(2110b), 및 절연층(2110c)으로서는 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막 및 산화 네오디뮴막을 1종류 이상 포함하는 절연층을 사용할 수 있다.
또한, 반도체층(2108)과 접하는 절연층(2110)은 산화물 절연막의 적층 구조를 가지는 것이 바람직하고, 화학량론적 조성보다 과잉으로 산소를 함유하는 영역을 가지는 것이 더 바람직하다. 바꿔 말하면, 절연층(2110)은 산소를 방출할 수 있는 절연막을 가진다. 예를 들어 산소 분위기하에서 절연층(2110)을 형성하거나, 성막 후의 절연층(2110)에 대하여 산소 분위기하에서의 가열 처리, 플라스마 처리 등을 행하거나, 또는 절연층(2110) 위에 산소 분위기하에서 산화물막을 형성함으로써 절연층(2110) 내에 산소를 공급할 수도 있다. 특히, 반도체층(2108)과 접하는 절연층(2110A)은 상기 실시형태에서 설명한 절연체(280)와 마찬가지로 과잉으로 산소를 함유하는 것이 바람직하다.
예를 들어, 절연층(2110a), 절연층(2110b) 및 절연층(2110c)은 스퍼터링법, 화학 기상 퇴적(CVD: Chemical Vapor Deposition)법, 진공 증착법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 형성할 수 있다. 또한, CVD법으로서는, 플라스마 화학 기상 퇴적(PECVD: Plasma Enhanced CVD)법이나, 열 CVD법 등이 있다.
특히, 절연층(2110a), 절연층(2110b) 및 절연층(2110c)은 플라스마 CVD법으로 형성하는 것이 바람직하다.
절연층(2110c)은 절연체(250)와 마찬가지로 절연층(2110b)과 비교하여 그 표면의 결함이 저감되어, 대기 중에 포함되는 물 등의 불순물이 흡착되기 어렵고 매우 치밀한 막인 것이 바람직하다.
또한, 절연층(2110b)은 절연층(2110a) 및 절연층(2110c)보다 두껍게 형성되는 것이 바람직하다. 예를 들어 절연층(2110a) 및 절연층(2110c)보다 성막 속도가 빠른 조건을 사용함으로써 절연층(2110b)을 두껍게 형성하여도 좋다. 이로써, 절연층(2110)의 성막 공정에 따른 시간을 단축할 수 있다.
여기서, 절연층(2110a)과 절연층(2110b)의 경계, 및 절연층(2110b)과 절연층(2110c)의 경계는 불명확한 경우가 있기 때문에, 도 30의 (A)에서는 이들 경계를 파선으로 명시하였다. 또한, 절연층(2110a)과 절연층(2110b)의 막 밀도가 각각 상이한 절연층(2110)의 단면에서의 투과형 전자 현미경(TEM: Transmission Electron Microscopy)에 의하여 얻은 이미지 등에서 이들 사이의 경계가 콘트라스트의 차이로 관찰될 수 있는 경우가 있다. 마찬가지로 절연층(2110b)과 절연층(2110c) 사이의 경계도 관찰할 수 있는 경우가 있다.
도전층(2112) 및 금속 산화물층(2114)을 형성할 때, 도전층(2112)과 중첩되지 않는 영역의 절연층(2110)의 막 두께가 얇아지는 경우가 있다. 도 30의 (A)에는 금속 산화물층(2114)과 중첩되지 않는 영역의 절연층(2110c)이 제거되고, 절연층(2110a) 및 절연층(2110b)이 잔존하는 구성을 도시하였다. 또한, 금속 산화물층(2114)과 중첩되는 영역의 절연층(2110b)과 비교하여 금속 산화물층(2114)과 중첩되지 않는 영역의 절연층(2110b)의 두께가 얇아지는 경우가 있다.
금속 산화물층(2114)과 중첩되지 않는 영역의 절연층(2110)의 막 두께를 얇게 함으로써, 절연층(2110) 단부의 단차가 작아져, 절연층(2110) 위에 형성되는 층(예를 들어 절연층(2124), 절연층(2125), 절연층(2126))의 단차 피복성이 향상되어, 상기 층에 단절이나 보이드 등의 문제가 발생하는 것을 억제할 수 있다.
또한, 절연층(2110)은 도 30의 (A)와 상이한 구성으로 하여도 좋고, 금속 산화물층(2114)과 중첩되지 않는 영역에 절연층(2110a), 절연층(2110b) 및 절연층(2110c)이 잔존하는 구성으로 하여도 좋다. 또한, 금속 산화물층(2114)과 중첩되는 영역의 절연층(2110c)과 비교하여 금속 산화물층(2114)과 중첩되지 않는 영역의 절연층(2110c)의 두께가 얇아지는 구성으로 하여도 좋다. 금속 산화물층(2114)과 중첩되지 않는 영역에 절연층(2110c)이 잔존하는 구성으로 함으로써 절연층(2110)에 물이 흡착되는 것을 억제할 수 있다. 금속 산화물층(2114)과 중첩되는 영역의 절연층(2110c)의 두께는 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 40nm 이하, 더 바람직하게는 3nm 이상 30nm 이하로 한다.
또한, 절연층(2110)은 절연층(2110a)과 절연층(2110a) 위의 절연층(2110c)의 2층 구조로 하여도 좋다. 또는 절연층(2110)은 단층 구조로 하여도 좋다. 절연층(2110)으로서 목적에 따라 상술한 절연층(2110a), 절연층(2110b) 또는 절연층(2110c) 중 어느 것을 적절히 선택할 수 있다.
절연층(2103)은 적층 구조로 할 수 있다. 도 30의 (A)에는 절연층(2103)은 도전층(2106) 측으로부터 절연층(2103a), 절연층(2103b), 절연층(2103c), 및 절연층(2103d)이 이 순서대로 적층된 구조를 가지는 예를 도시하였다. 절연층(2103a)은 도전층(2106)과 접한다. 또한, 절연층(2103d)은 반도체층(2108)과 접한다.
절연층(2103)은 내압이 높은 것, 막의 응력이 작은 것, 수소나 물을 방출하기 어려운 것, 막 내의 결함이 적은 것, 도전층(2106)에 포함되는 금속 원소의 확산을 억제하는 것 중 하나 이상을 만족시키는 것이 바람직하고, 이들 모두를 만족시키는 것이 가장 바람직하다.
절연층(2103)이 가지는 4개의 절연층 중, 도전층(2106) 측에 위치하는 절연층(2103a), 절연층(2103b), 및 절연층(2103c)에는 질소를 포함하는 절연막을 사용하는 것이 바람직하다. 한편으로, 반도체층(2108)과 접하는 절연층(2103d)에는 산소를 포함하는 절연막을 사용하는 것이 바람직하다. 또한, 절연층(2103)이 가지는 4개의 절연층은 각각 플라스마 CVD 장치를 사용하여 대기에 노출시키지 않고, 연속적으로 성막하는 것이 바람직하다.
절연층(2103a), 절연층(2103b), 및 절연층(2103c)으로서는 예를 들어 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 하프늄막 등의 질소를 포함하는 절연막을 접합하게 사용할 수 있다. 또한, 절연층(2103d)으로서는 절연층(2110)에 사용할 수 있는 절연막을 원용할 수 있다.
절연층(2103a) 및 절연층(2103c)은 이보다 아래측으로부터의 불순물의 확산을 방지할 수 있는 치밀한 막인 것이 바람직하다. 절연층(2103a)은 도전층(2106)에 포함되는 금속 원소를 블록할 수 있고, 절연층(2103c)은 절연층(2103b)에 포함되는 수소나 물을 블록할 수 있는 막인 것이 바람직하다. 그래서, 절연층(2103a) 및 절연층(2103c)에는 절연층(2103b)보다 성막 속도가 낮은 조건으로 성막한 절연막을 적용할 수 있다.
한편으로, 절연층(2103b)은 응력이 작고, 성막 속도가 빠른 조건으로 성막된 절연막을 사용하는 것이 바람직하다. 또한, 절연층(2103b)은 절연층(2103a) 및 절연층(2103c)보다 두껍게 형성되는 것이 바람직하다.
예를 들어 절연층(2103a), 절연층(2103b), 및 절연층(2103c) 각각에 플라스마 CVD법으로 성막한 질화 실리콘막을 사용한 경우에도 절연층(2103b)이 다른 2개의 절연층보다 막밀도가 더 작은 막이 된다. 따라서, 절연층(2103)의 단면에서의 투과형 전자 현미경에 의하여 얻은 이미지에서, 콘트라스트의 차이로 관찰될 수 있는 경우가 있다. 또한, 절연층(2103a)과 절연층(2103b)의 경계, 및 절연층(2103b)과 절연층(2103c)의 경계는 불명확한 경우가 있기 때문에, 도 30의 (A)에서는 이들의 경계를 파선으로 도시하였다.
반도체층(2108)과 접하는 절연층(2103d)으로서는 그 표면에 물 등의 불순물이 흡착되기 어렵고, 치밀한 절연막으로 하는 것이 바람직하다. 또한, 가능한 한 결함이 적고, 물이나 수소 등의 불순물이 저감된 절연막을 사용하는 것이 바람직하다. 예를 들어, 절연층(2103d)으로서 상기 절연층(2110)이 가지는 절연층(2110c)과 같은 절연막을 사용할 수 있다.
또한, 도전층(2106)으로서 구성 원소가 절연층(2103)으로 확산되기 어려운 금속막 또는 합금막을 사용하는 경우 등에서는 절연층(2103a)을 제공하지 않고, 절연층(2103b), 절연층(2103c), 및 절연층(2103d)의 3개의 절연층이 적층된 구성으로 하여도 좋다.
이와 같은 적층 구조를 가지는 절연층(2103)에 의하여 극히 신뢰성이 높은 트랜지스터를 실현할 수 있다.
절연층(2123) 및 절연층(2124)에는 반도체층(2108), 절연층(2103), 및 절연층(2110) 등에 포함되는 수소 등의 불순물을 흡수하는 재료를 사용하는 것이 바람직하다. 절연층(2123) 및 절연층(2124)으로서 예를 들어 산화 알루미늄을 포함하는 재료를 사용할 수 있다. 이때, 절연층(2123) 및 절연층(2124)은 수소 등의 불순물에 대한 게터링층으로서 기능한다. 또한, 여기서 말하는 수소란, 수소 원자, 수소 분자, 산소 등과 결합한 수소, 및 이들의 이온화물을 포함하는 것으로 한다.
또한, 절연층(2123) 및 절연층(2124)에 사용되는 재료가 산소의 투과를 억제하는 효과를 가지는 것이 더 바람직하다.
도 30의 (A)에 도시된 바와 같이, 채널 길이 방향에서 절연층(2124)은 도전층(2112)의 상면 및 측면, 금속 산화물층(2114)의 상면 및 측면, 절연층(2110)의 상면 및 측면, 반도체층(2108)의 상면 및 측면, 그리고 절연층(2103)의 측면을 덮어 제공된다. 또한, 절연층(2103)의 외측에서 절연층(2123)과 접한다. 여기서, 절연층(2103)의 단부는 반도체층(2108)의 단부와 실질적으로 일치한다. 또는 절연층(2103)의 측면과 반도체층(2108)의 측면은 동일 평면상의 면을 가진다.
또한, 도시되지 않았지만, 채널 폭 방향에서 절연층(2110)과 중첩되지 않는 영역의 절연층(2123)은 절연층(2124)과 접하여 제공되는 것이 바람직하다.
상기 구조로 함으로써 반도체층(2108), 절연층(2103), 및 절연층(2110) 등에 포함되는 수소 등의 불순물을 절연층(2123) 및 절연층(2124)에 효율적으로 흡수시킬 수 있고, 수소 등의 불순물을 게터링할 수 있다. 또한, 반도체층(2108), 절연층(2103), 및 절연층(2110) 등에 포함되는 산소가 절연층(2123) 및 절연층(2124)의 외측으로 확산되는 것을 억제할 수 있다.
절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)에는 수소의 투과를 억제하는 재료를 사용하는 것이 바람직하다. 절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)으로서 예를 들어 실리콘의 질화물 또는 질소를 포함하는 실리콘 산화물을 포함하는 재료를 사용할 수 있다. 이와 같은 재료로서, 질화 실리콘을 사용하는 것이 바람직하다. 이때, 절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)은 수소 등의 불순물에 대한 보호층으로서 기능한다. 또한, 여기서 말하는 수소란, 수소 원자, 수소 분자, 산소 등과 결합한 수소, 및 이들의 이온화물을 포함하는 것으로 한다.
절연층(2125)은 절연층(2124)을 덮어 제공된다. 절연층(2125)은 절연층(2123) 및 절연층(2124)을 둘러싸도록 절연층(2122)과 접하는 것이 바람직하다. 또한, 절연층(2125)은 절연층(2123) 및 절연층(2124)의 외측에서 절연층(2121)과 접하는 것이 바람직하다. 절연층(2126)은 절연층(2125) 위에 제공된다.
상기 구조로 함으로써 절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)의 외측으로부터 반도체층(2108)에 수소 등의 불순물이 혼입하는 것을 억제할 수 있다. 바꿔 말하면, 트랜지스터(2100A)에서 적어도 반도체층(2108)이 절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)으로 둘러쌈으로써 외부로부터의 수소 등의 불순물 원소의 혼입을 억제할 수 있다.
또한, 여기서는 보호층으로서 절연층(2125)과 절연층(2126)을 적층 구조로 하는 경우에대하여 나타내었지만, 절연층(2125) 및 절연층(2126) 중 한쪽은 불필요하면, 제공하지 않아도 된다. 또한, 절연층(2125)을 2층 이상의 적층 구조로 하여도 좋다. 마찬가지로 보호층으로서 절연층(2121)과 절연층(2122)을 적층 구조로 하는 경우에 대하여 나타내었지만, 절연층(2121) 및 절연층(2122) 중 한쪽은 불필요하면 제공하지 않아도 된다. 또한, 절연층(2122)을 2층 이상의 적층 구조로 하여도 좋다.
또한, 절연층(2110)의 단부, 금속 산화물층(2114)의 단부, 및 도전층(2112)의 단부는 각각 테이퍼 형상을 가지는 것이 바람직하다. 또한, 금속 산화물층(2114)의 단부는 테이퍼각이 절연층(2110)의 단부의 테이퍼각보다 작은 것이 바람직하고, 도전층(2112)의 단부는 테이퍼각이 금속 산화물층(2114)의 단부의 테이퍼각보다 작은 것이 바람직하다. 이와 같은 구성으로 함으로써 절연층(2110), 금속 산화물층(2114), 및 도전층(2112) 위에 형성되는 층(예를 들어 절연층(2124), 절연층(2125), 및 절연층(2126))의 피복성이 향상되어, 상기 층에 단절이나 보이드 등의 문제가 발생하는 것을 억제할 수 있다.
또한, 본 명세서 등에서 테이퍼각이란, 목적의 층을 단면(예를 들어 기판 표면과 직교하는 면)에 대하여 수직 방향으로부터의 관찰 시에 상기 층의 측면과 저면이 이루는 경사각을 말한다.
도전층(2106)의 일부는 제 1 게이트 전극(보텀 게이트 전극이라고도 함)으로서의 기능을 가지고, 도전층(2112)의 일부는 제 2 게이트 전극(톱 게이트 전극이라고도 함)으로서의 기능을 가진다. 또한, 절연층(2103)의 일부는 제 1 게이트 절연층으로서 기능하고, 절연층(2110)의 일부는 제 2 게이트 절연층으로서 기능한다.
또한, 도전층(2106)은 도전층(2112)과 전기적으로 접속되어도 좋다. 이로써, 도전층(2106)과 도전층(2112)에는 전위를 공급할 수 있다.
또한, 도시되지 않았지만, 채널 폭 방향에서 도전층(2112) 및 도전층(2106)이 반도체층(2108)의 단부보다 외측으로 돌출되어 있는 것이 바람직하다. 이때, 반도체층(2108)의 채널 폭 방향이 전체적으로 절연층(2110)과 절연층(2103)을 개재하여 도전층(2112)과 도전층(2106)으로 덮인 구성이 된다.
이와 같은 구성으로 함으로써 반도체층(2108)을 한 쌍의 게이트 전극에 의하여 생기는 전계로 전기적으로 둘러쌀 수 있다. 아때 특히 도전층(2106)과 도전층(2112)에 같은 전위를 공급하는 것이 바람직하다. 이로써, 반도체층(2108)에 채널을 유기시키기 위한 전계를 효과적으로 인가할 수 있기 때문에, 트랜지스터(2100A)의 온 전류를 증대시킬 수 있다. 그래서 트랜지스터(2100A)를 미세화할 수도 있다.
또한, 도전층(2112)과 도전층(2106)을 접속시키지 않는 구성으로 하여도 좋다. 이때 한 쌍의 게이트 전극 중 한쪽에 정전위를 공급하고, 다른 쪽에 트랜지스터(2100A)를 구동시키기 위한 신호를 공급하여도 좋다. 이때 게이트 전극 중 한쪽에 공급하는 전위에 의하여, 다른 쪽으로 트랜지스터(2100A)를 구동시킬 때의 문턱 전압을 제어할 수도 있다.
또한, 도 30의 (A)에 도시된 바와 같이, 트랜지스터(2100A)는 절연층(2126) 위에 도전층(2120a) 및 도전층(2120b)을 가져도 좋다. 도전층(2120a) 및 도전층(2120b)은 소스 전극 또는 드레인 전극으로서 기능한다. 도전층(2120a) 및 도전층(2120b)은 각각 절연층(2124), 절연층(2125), 및 절연층(2126)에 형성된 개구부(2119a) 또는 개구부(2119b)를 통하여 후술하는 영역(2108N)에 전기적으로 접속된다.
반도체층(2108)은 다른 실시형태 또는 다른 구성예에 나타내는 산화물(230)에 사용할 수 있는 금속 산화물 등의 산화물을 사용할 수 있다. 예를 들어 반도체층(2108)은 인듐과 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 중에서 선택되는 1종류 또는 복수 종류)과, 아연을 가지는 것이 바람직하다. 특히 M은 알루미늄, 갈륨, 이트륨, 또는 주석 중에서 선택되는 1종류 또는 복수 종류인 것이 바람직하다.
특히, 반도체층(2108)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
반도체층(2108)으로서, 조성이 상이한 층, 또는 결정성이 상이한 층, 또는 불순물 농도가 상이한 층을 적층한 적층 구조로 하여도 좋다.
도전층(2112)에는 저저항 재료를 사용하는 것이 바람직하다. 도전층(2112)에 저저항 재료를 사용함으로써 기생 저항을 저감하고, 높은 온 전류를 가지는 트랜지스터로 할 수 있고, 온 전류가 높은 반도체 장치로 할 수 있다. 또한, 대형 표시 장치, 고정세(高精細)의 표시 장치에서 배선 저항을 저감함으로써 신호 지연을 억제하고, 고속 구동이 가능하게 된다. 도전층(2112)은 게이트 전극으로서의 기능을 가지기 때문에 다른 실시형태 또는 다른 구성예에 기재된 도전체(260) 또는 도전체(205) 등의 게이트 전극에 사용할 수 있는 도전성 재료를 사용할 수 있다. 예를 들어 도전층(2112)으로서 구리, 은, 금, 또는 알루미늄 등을 사용할 수 있다. 특히, 구리는 저저항인 것에 더하여 양산성이 우수하기 때문에 바람직하다.
도전층(2112)은 적층 구조로 하여도 좋다. 도전층(2112)을 적층 구조로 하는 경우에는 저저항 제 1 도전층의 상부 또는 하부, 또는 그 양쪽에 제 2 도전층을 제공한다. 제 2 도전층으로서 제 1 도전층보다 산화되기 어려운(내산화성을 가지는) 도전성 재료를 사용하는 것이 바람직하다. 또한, 제 2 도전층으로서 제 1 도전층의 성분의 확산을 억제하는 재료를 사용하면 바람직하다. 제 2 도전층으로서 예를 들어 산화 인듐, 인듐 아연 산화물, 인듐 주석 산화물(ITO), 실리콘을 함유한 인듐 주석 산화물(ITSO), 산화 아연 등의 금속 산화물, 또는 질화 타이타늄, 질화 탄탈럼, 질화 몰리브데넘, 질화 텅스텐 등의 금속 질화물을 적합하게 사용할 수 있다.
절연층(2110)과 도전층(2112) 사이에 위치하는 금속 산화물층(2114)은 절연층(2110)에 포함되는 산소가 도전층(2112) 측으로 확산되는 것을 방지하는 배리어막으로서 기능한다. 또한, 금속 산화물층(2114)은 도전층(2112)에 포함되는 수소나 물이 절연층(2110) 측으로 확산되는 것을 방지하는 배리어막으로서도 기능한다. 금속 산화물층(2114)은 예를 들어 적어도 절연층(2110)보다 산소 및 수소를 투과시키기 어려운 재료를 사용할 수 있다.
금속 산화물층(2114)에 의하여 도전층(2112)에 알루미늄이나 구리 등의 산소를 흡인하기 쉬운 금속 재료를 사용한 경우에도 절연층(2110)으로부터 도전층(2112)으로 산소가 확산되는 것을 방지할 수 있다. 또한, 도전층(2112)이 수소를 포함하는 경우에도, 절연층(2110)을 통하여 도전층(2112)으로부터 반도체층(2108)에 수소가 확산되는 것을 방지할 수 있다. 그 결과, 반도체층(2108)의 채널 형성 영역에서의 캐리어 농도를 극히 낮은 것으로 할 수 있다.
금속 산화물층(2114)으로서는, 절연성 재료 또는 도전성 재료를 사용할 수 있다. 금속 산화물층(2114)이 절연성을 가지는 경우에는 게이트 절연층의 일부로서 기능한다. 한편으로, 금속 산화물층(2114)이 도전성을 가지는 경우에는 게이트 전극의 일부로서 기능한다.
금속 산화물층(2114)으로서 산화 실리콘보다 유전율이 높은 절연성 재료를 사용하는 것이 바람직하다. 특히, 산화 알루미늄막, 산화 하프늄막, 또는 하프늄 알루미네이트막 등을 사용하면 구동 전압을 저감시킬 수 있어 바람직하다.
금속 산화물층(2114)으로서 금속 산화물을 사용할 수 있다. 예를 들어, 산화 인듐, 인듐 아연 산화물, 인듐 주석 산화물(ITO), 실리콘을 함유한 인듐 주석 산화물(ITSO) 등의 인듐을 가지는 산화물을 사용할 수 있다. 인듐을 포함하는 도전성 산화물은 도전성이 높아 바람직하다. 또한, ITSO는 실리콘을 함유함으로써 결정화하기 어렵고, 평탄성이 높음으로써, ITSO 위에 형성되는 막과의 밀착성이 높아진다. 금속 산화물층(2114)으로서 산화 아연, 갈륨을 함유한 산화 아연 등의 금속 산화물을 사용할 수 있다. 또한, 금속 산화물층(2114)으로서 이들을 적층한 구조를 사용하여도 좋다.
또한, 금속 산화물층(2114)으로서 반도체층(2108)과 동일 원소를 하나 이상 포함하는 산화물 재료를 사용하는 것이 바람직하다. 특히, 상기 반도체층(2108)에 적용할 수 있는 산화물 반도체 재료를 사용하는 것이 바람직하다. 이때, 금속 산화물층(2114)으로서 반도체층(2108)과 같은 스퍼터링 타깃을 사용하여 형성한 금속 산화물막을 적용함으로써 장치를 공통화시킬 수 있어 바람직하다.
또는 반도체층(2108)과 금속 산화물층(2114) 양쪽에 인듐 및 갈륨을 포함하는 금속 산화물 재료를 사용하는 경우, 반도체층(2108)보다 갈륨의 조성(함유 비율)이 높은 재료를 사용하면 산소에 대한 블로킹성을 더 높일 수 있어 바람직하다. 이때, 반도체층(2108)에는 금속 산화물층(2114)보다 인듐의 조성이 높은 재료를 사용함으로써 트랜지스터(2100A)의 전계 효과 이동도를 높일 수 있다.
또한, 금속 산화물층(2114)은 스퍼터링 장치를 사용하여 형성하면 바람직하다. 예를 들어 스퍼터링 장치를 사용하여 산화물막을 형성하는 경우, 산소 가스를 포함하는 분위기에서 형성함으로써 절연층(2110)이나 반도체층(2108) 내에 적합하게 산소를 첨가할 수 있다.
도전층(2106)은 도전층(2112), 도전층(2120a), 또는 도전층(2120b)과 같은 재료를 사용할 수 있다. 특히, 도전층(2106)에 구리를 포함하는 재료를 사용하면, 배선 저항을 저감시킬 수 있어 바람직하다. 또한, 도전층(2106)에 텅스텐이나 몰리브데넘 등의 고융점 금속을 포함하는 재료를 사용하면, 나중의 공정에서 높은 온도에서 처리를 행할 수 있다.
영역(2108N)은 불순물 원소(제 1 원소)를 포함하는 영역이다. 상기 불순물 원소로서는 예를 들어 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 비소, 알루미늄, 마그네슘 또는 희가스 등을 들 수 있다. 또한, 희가스의 대표적인 예로서는 헬륨, 네온, 아르곤, 크립톤, 및 제논 등이 있다. 특히, 붕소, 인, 마그네슘, 또는 알루미늄을 포함하는 것이 바람직하다. 또한, 이들 원소를 2 이상 포함하여도 좋다.
상기 불순물 원소의 첨가에는 이온 주입법, 이온 도핑법 등을 사용할 수 있다. 또한, 영역(2108N)과 접하는 절연층(2124)의 형성에 의하여 상기 불순물 원소를 영역(2108N)에 첨가하여도 좋다.
영역(2108N)에 불순물 원소를 첨가하는 처리는, 절연층(2110)을 마스크로 하여 행할 수 있다. 이로써 영역(2108N)을 자기 정합적으로 형성할 수 있다.
영역(2108N)은 불순물 농도가 1×1019atoms/cm3 이상, 1×1023atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이상, 5×1022atoms/cm3 이하, 더 바람직하게는 1×1020atoms/cm3 이상, 1×1022atoms/cm3 이하인 영역을 포함하는 것이 바람직하다.
영역(2108N)에 포함되는 불순물의 농도는 예를 들어 이차 이온 질량 분석법(SIMS:Secondary Ion Mass Spectrometry)이나 X선 광전자 분광법 등의 분석법으로 분석할 수 있다. XPS 분석을 사용하는 경우에는, 표면 측 또는 뒷면 측으로부터의 이온 스퍼터링과 XPS 분석을 조합함으로써 깊이 방향의 농도 분포를 알 수 있다.
또한, 영역(2108N)에서 불순물 원소는 산화된 상태로 존재하는 것이 바람직하다. 예를 들어 불순물 원소로서 붕소, 인, 마그네슘, 알루미늄, 실리콘 등의 산화되기 쉬운 원소를 사용하는 것이 바람직하다. 이와 같은 산화되기 쉬운 원소는 반도체층(2108) 내의 산소와 결합하여 산화된 상태에서 안정적으로 존재할 수 있기 때문에 나중의 공정에서 높은 온도(예를 들어 400℃ 이상, 600℃ 이상, 또는 800℃ 이상)가 가해진 경우에도 이탈되는 것이 억제된다. 또한, 불순물 원소가 반도체층(2108) 내의 산소를 빼앗음으로써, 영역(2108N) 내에 많은 산소 결손이 생성된다. 이 산소 결손과 막 내의 수소가 결합됨으로써 캐리어 공급원이 되기 때문에, 영역(2108N)은 극히 저저항 상태가 된다.
또한, 나중의 공정에서 높은 온도가 가해지는 처리를 행할 때, 외부나 영역(2108N) 근방의 막으로부터 많은 산소가 영역(2108N)에 공급되면, 저항이 상승되는 경우가 있다. 그래서, 높은 온도가 가해지는 처리를 행할 때는 산소에 대한 배리어성이 높은 절연층(2124)으로 반도체층(2108)을 덮은 상태에서 처리하는 것이 바람직하다.
절연층(2124)은 반도체층(2108)의 영역(2108N)에 접하도록 제공된다.
절연층(2124)으로서는 예를 들어 산화 알루미늄을 포함하는 절연막을 사용할 수 있다.
영역(2108N)은 상술한 바와 같이 불순물 원소가 첨가됨으로써 산소 결손을 많이 포함하는 상태이다.
이와 같은 구성으로 함으로써 전기 특성이 우수하고, 또한 신뢰성이 높은 트랜지스터(2100A)를 실현할 수 있다.
<반도체 장치의 구성예 3>
도 30의 (B)는 트랜지스터(2100B)의 채널 길이 방향의 단면도이다.
트랜지스터(2100B)는 기판(2102) 위에 제공되고, 절연층(2121), 절연층(2122), 절연층(2123), 도전층(2134), 절연층(2136), 반도체층(2138), 도전층(2142a), 도전층(2142b), 절연층(2144), 절연층(2146), 절연층(2124), 절연층(2125), 및 절연층(2126) 등을 가진다. 기판(2102) 위에 절연층(2121), 절연층(2122), 절연층(2123)이 순차적으로 제공되고, 절연층(2123) 위에 도전층(2134)이 제공된다. 절연층(2136)은 도전층(2134)을 덮도록 제공된다. 반도체층(2138)은 섬 형상을 가지고, 절연층(2136) 위에 제공된다. 도전층(2142a) 및 도전층(2142b)은 각각 반도체층(2138)의 상면에 접하고, 또한 반도체층(2138) 위에서 이격되도록 제공된다. 또한, 절연층(2136), 도전층(2142a), 도전층(2142b), 및 반도체층(2138)을 덮어 절연층(2144)이 제공되고, 절연층(2144) 위에 절연층(2146)이 제공된다. 절연층(2124)은 절연층(2146) 위에 제공되고, 절연층(2123)의 일부와 접하는 영역을 가진다. 절연층(2125)은 절연층(2122) 및 절연층(2121)의 일부와 접하는 영역을 가지고, 절연층(2124) 위에 제공된다. 또한, 절연층(2126)은 절연층(2125) 위에 제공된다.
트랜지스터(2100B)에서, 적어도 반도체층(2138)은 절연층(2123)과 절연층(2124) 사이에 제공되고, 절연층(2123)과 절연층(2124)은 반도체층(2108) 외측에서 접하는 것이 바람직하다. 또한, 절연층(2123) 및 절연층(2124)은 절연층(2121) 및 절연층(2122)과 절연층(2125) 및 절연층(2126) 사이에 제공된다. 이때 절연층(2125)은 적어도 절연층(2122)과 접하는 것이 바람직하고, 절연층(2121)과 접하는 것이 더 바람직하다. 바꿔 말하면, 트랜지스터(2100B)에서 반도체층(2138)은 절연층(2123) 및 절연층(2124)으로 둘러싸고, 반도체층(2108), 절연층(2123), 및 절연층(2124)은 절연층(2122) 및 절연층(2125)으로 둘러싸여 있다. 또한, 반도체층(2138), 절연층(2123), 절연층(2124), 절연층(2122), 및 절연층(2125)은 절연층(2121) 및 절연층(2126)에 의하여 협지되도록 제공되기 때문에 절연층(2121) 및 절연층(2126)에 의하여 둘러싸여 있다고 할 수 있다.
도전층(2134)은 게이트 전극으로서 기능한다. 절연층(2136)의 일부는 게이트 절연층으로서 기능한다. 도전층(2142a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능하고, 도전층(2142b)은 다른 쪽으로서 기능한다. 반도체층(2138)의 도전층(2134)과 중첩하는 영역은 채널 형성 영역으로서 기능한다. 트랜지스터(2100B)는 반도체층(2138)보다 피형성면(formation surface) 측(기판(2102) 측)에 게이트 전극이 제공된, 소위 보텀 게이트형 트랜지스터이다. 여기서, 반도체층(2138)의 도전층(2134) 측과는 반대 측의 면을 백 채널 측의 면이라고 하는 경우가 있다. 트랜지스터(2100B)는 반도체층(2138)의 백 채널 측과 소스 전극 및 드레인 전극 사이에 보호층을 가지지 않는, 소위 채널 에치 구조의 트랜지스터이다.
반도체층(2138)은 피형성면 측(기판(2102) 측)으로부터 순차적으로 반도체층(2138a)과 반도체층(2138b)이 적층된 적층 구조를 가진다. 반도체층(2138a) 및 반도체층(2138b)은 모두 금속 산화물을 포함하는 것이 바람직하다. 또한, 백 채널 측에 위치하는 반도체층(2138b)은 도전층(2134) 측에 위치하는 반도체층(2138a)보다 결정성이 높은 막인 것이 바람직하다. 그러므로, 도전층(2142a) 및 도전층(2142b)의 가공 시에 반도체층(2138)의 일부가 에칭되어 소실되는 것을 억제할 수 있다.
반도체층(2138)은 다른 실시형태 또는 다른 구성예에 나타내는 산화물(230) 등의 금속 산화물 등의 산화물을 사용할 수 있다. 예를 들어, 반도체층(2138)은 인듐과 M(M은 갈륨, 알루미늄, 실리콘, 붕소, 이트륨, 주석, 구리, 바나듐, 베릴륨, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 중에서 선택된 1종류 또는 복수 종류)과 아연을 가지는 것이 바람직하다. 특히, M은 알루미늄, 갈륨, 이트륨, 또는 주석 중에서 선택된 1종류 또는 복수 종류로 하는 것이 바람직하다.
특히, 반도체층(2138)으로서 인듐, 갈륨, 및 아연을 포함하는 산화물을 사용하는 것이 바람직하다.
반도체층(2138a), 반도체층(2138b)은 서로 조성이 상이한 층, 결정성이 상이한 층, 또는 불순물 농도가 상이한 층을 사용하여도 좋다. 또한, 3층 이상의 적층 구조로 하여도 좋다.
도전층(2142a) 및 도전층(2142b)은 각각 피형성면 측으로부터 순차적으로 도전층(2143a), 도전층(2143b), 및 도전층(2143c)이 적층된 적층 구조를 가진다.
도전층(2143b)은 구리, 은, 금, 또는 알루미늄 등을 포함하는, 저저항 도전성 재료를 사용하는 것이 바람직하다. 특히, 도전층(2143b)이 구리 또는 알루미늄을 포함하는 것이 바람직하다. 도전층(2143b)은 도전층(2143a) 및 도전층(2143c)보다 저저항 도전성 재료를 사용하는 것이 바람직하다. 이로써, 도전층(2142a) 및 도전층(2142b)을 극히 저저항으로 할 수 있다.
또한, 도전층(2143a) 및 도전층(2143c)은 각각 독립적으로 도전층(2143b)과 상이한 도전성 재료를 사용할 수 있다. 예를 들어 도전층(2143a) 및 도전층(2143c)은 각각 독립적으로 타이타늄, 텅스텐, 몰리브데넘, 크로뮴, 탄탈럼, 아연, 인듐, 백금, 또는 루테늄 등을 포함하는 도전성 재료를 사용하는 것이 바람직하다.
이와 같이, 구리나 알루미늄 등을 포함하는 도전층(2143b)을, 도전층(2143a)과 도전층(2143c)으로 협지함으로써 도전층(2143b)의 표면의 산화를 억제하는 것이나, 도전층(2143b)의 원소가 주변의 층으로 확산되는 것을 억제할 수 있다. 특히, 반도체층(2138)과 도전층(2143b) 사이에 도전층(2143a)을 제공함으로써 도전층(2143b)에 포함되는 금속 원소가 반도체층(2138) 내로 확산되는 것을 방지할 수 있어, 신뢰성이 높은 트랜지스터(2100B)를 실현할 수 있다.
여기서, 도전층(2143b)의 단부에 접히도록 절연층(2144)이 제공된다.
또한, 도전층(2142a) 및 도전층(2142b)의 구성은 3층 구조에 한정되지 않고, 구리, 은, 금, 또는 알루미늄을 포함하는 도전층을 포함하는 2층 구조 또는 4층 구조로 하여도 좋다. 예를 들어 도전층(2142a) 및 도전층(2142b)으로서 도전층(2143a)과 도전층(2143b)을 적층한 2층 구조로 하여도 좋고, 도전층(2143b)과 도전층(2143c)을 적층한 2층 구조로 하여도 좋다.
도전층(2134)은 도전층(2143a), 도전층(2143b), 도전층(2143c)에 사용할 수 있는 상술한 도전성 재료를 적절히 사용할 수 있다. 특히, 구리를 포함하는 도전성 재료를 사용하는 것이 바람직하다.
반도체층(2138)과 접하는 절연층(2136) 및 절연층(2144)에는 산화물을 포함하는 절연성 재료를 사용하는 것이 바람직하다. 또한, 절연층(2136)이나 절연층(2144)을 적층 구조로 하는 경우에는 반도체층(2138)과 접하는 층에 산화물을 포함하는 절연성 재료를 사용한다.
또한, 절연층(2136)에는 질화 실리콘이나 질화 알루미늄 등의 질화 절연막을 사용하여도 좋다. 산화물을 포함하지 않는 절연성 재료를 사용하는 경우에는 절연층(2136)의 상부에 산소를 첨가하는 처리를 실시하고, 산소를 포함하는 영역을 형성하는 것이 바람직하다. 산소를 첨가하는 처리로서는 예를 들어 산소를 포함하는 분위기하에서의 가열 처리 또는 플라스마 처리나 이온 도핑 처리 등이 있다.
절연층(2146)은 트랜지스터(2100B)를 보호하는 보호층으로서 기능한다. 절연층(2146)은 질화 실리콘, 질화 산화 실리콘, 산화 실리콘, 산화 질화 실리콘, 산화 알루미늄, 질화 알루미늄 등의 뮤가 절연 재료를 사용할 수 있다. 특히, 절연층(2146)으로서 질화 실리콘이나 산화 알루미늄 등의 산소를 확산시키기 어려운 재료를 사용함으로써 제작 공정 중에 가해지는 열 등에 의하여 반도체층(2138)이나 절연층(2144)으로부터 절연층(2146)을 통하여 외부로 산소가 이탈되는 것을 방지할 수 있어 바람직하다.
또한, 절연층(2146)으로서 평탄화막으로서 기능하는 유기 절연성 재료를 사용하여도 좋다. 또는, 절연층(2146)으로서 무기 절연 재료를 포함하는 막과 유기 절연 재료를 포함하는 막의 적층막을 사용하여도 좋다.
또한, 반도체층(2138)은 도전층(2142a) 및 도전층(2142b)과 접하는 부분 및 그 근방에 위치하고, 소스 영역 및 드레인 영역으로서 기능하는 한 쌍의 저저항 영역이 형성되어도 좋다. 상기 영역은 반도체층(2138)의 일부이고, 채널 형성 영역보다 저저항 영역이다. 또한, 저저항 영역은 캐리어 밀도가 높은 영역, 또는 n형인 영역 등으로 환언할 수 있다. 또한, 반도체층(2138)에서, 한 쌍의 저저항 영역으로 협지되고, 또한 도전층(2134)과 중첩되는 영역이 채널 형성 영역으로서 기능한다.
절연층(2123) 및 절연층(2124)에는 상기 다른 구성예에서 나타낸 재료를 사용할 수 있다.
도 30의 (B)에 도시된 바와 같이, 채널 길이 방향에서 절연층(2136), 절연층(2144), 및 절연층(2146)은 도전층(2134), 반도체층(2138), 도전층(2142a), 및 도전층(2142b)의 외측에서 부분적으로 제거된다. 이때, 절연층(2136)의 단부, 절연층(2144)의 단부, 및 절연층(2146)의 단부는 각각 실질적으로 일치하여도 좋다. 또한, 절연층(2136)의 측면, 절연층(2144)의 측면, 및 절연층(2146)의 측면은 각각 동일 평면상의 면을 가져도 좋다. 그래서, 절연층(2136), 절연층(2144), 및 절연층(2146)은 절연층(2123)과 중첩되지 않는 영역을 가진다.
절연층(2124)은 절연층(2146)의 상면 및 측면, 절연층(2144)의 측면, 및 절연층(2136)의 측면을 덮도록 제공되고, 절연층(2123)의 일부와 접하는 영역을 가진다.
또한, 도시되지 않았지만, 채널 폭 방향에서도 절연층(2136), 절연층(2144), 및 절연층(2146)과 중첩되지 않는 영역의 절연층(2123)은 절연층(2124)과 접하도록 제공되는 것이 바람직하다.
상기 구조로 함으로써 반도체층(2138), 절연층(2136), 절연층(2144), 및 절연층(2146) 등에 포함되는 수소 등의 불순물을 절연층(2123) 및 절연층(2124)에 효율적으로 흡수시킬 수 있고, 수소 등의 불순물을 게터링할 수 있다. 또한, 반도체층(2138), 절연층(2136), 절연층(2144), 및 절연층(2146) 등에 포함되는 산소가 절연층(2123) 및 절연층(2124)의 외측으로 확산되는 것을 억제할 수 있다.
절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)에는 상기 구성예에서 나타낸 재료를 사용할 수 있다.
절연층(2125)은 절연층(2124)을 덮어 제공된다. 절연층(2125)은 절연층(2123) 및 절연층(2124)을 둘러싸도록 절연층(2122)과 접하는 것이 바람직하다. 또한, 절연층(2125)은 절연층(2123) 및 절연층(2124)의 외측에서 절연층(2121)과 접하는 것이 바람직하다. 절연층(2126)은 절연층(2125) 위에 제공된다.
상기 구조로 함으로써 절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)의 외측으로부터 반도체층(2138)에 수소 등의 불순물이 혼입하는 것을 억제할 수 있다. 바꿔 말하면, 트랜지스터(2100B)에서 적어도 반도체층(2138)이 절연층(2121), 절연층(2122), 절연층(2125), 및 절연층(2126)으로 둘러쌈으로써 외부로부터의 수소 등의 불순물 원소의 혼입을 억제할 수 있다.
또한, 여기서는 보호층으로서 절연층(2125)과 절연층(2126)의 적층 구조로 하는 경우를 나타내었지만, 절연층(2125) 및 절연층(2126) 중 한쪽은 불필요하면 제공하지 않아도 된다. 또한, 절연층(2125)을 2층 이상의 적층 구조로 하여도 좋다. 마찬가지로 보호층으로서 절연층(2121)과 절연층(2122)을 적층 구조로 하는 경우를 나타내었지만, 절연층(2121) 및 절연층(2122) 중 한쪽은 불필요하면 제공하지 않아도 된다. 또한, 절연층(2122)을 2층 이상의 적층 구조로 하여도 좋다.
이와 같은 구성으로 함으로써 전기 특성이 우수하고, 또한, 신뢰성이 높은 트랜지스터(2100B)를 실현할 수 있다.
본 실시형태는, 적어도 그 일부를 본 명세서 중에 기재되는 다른 실시형태나 다른 실시예와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 일 형태를 도 32 내지 도 35를 사용하여 설명한다.
[기억 장치 1]
본 발명의 일 형태에 따른 반도체 장치(기억 장치)의 일례를 도 32에 도시하였다. 본 발명의 일 형태의 반도체 장치는 트랜지스터(200)는 트랜지스터(300)의 위쪽에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200)의 위쪽에 제공된다. 또한, 트랜지스터(200)로서 상기 실시형태에서 설명한 트랜지스터(200)를 사용할 수 있다. 또한, 트랜지스터(200)로서 상기 실시형태에서 설명한 트랜지스터(2100A) 또는 트랜지스터(2100B)를 사용하여도 좋다. 또한, 트랜지스터(200)로서 상기 실시형태에서 도 26 및 도 27에 도시된 메모리 디바이스(290)의 트랜지스터를 사용하고, 용량 소자(100)로서 용량 디바이스(292)를 제공하는 구성으로 하여도 좋다.
트랜지스터(200)는 산화물 반도체를 가지는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)는 오프 전류가 작기 때문에 이를 기억 장치에 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 필요로 하지 않거나 또는 리프레시 동작의 빈도가 매우 적기 때문에 기억 장치의 소비전력을 충분히 저감시킬 수 있다.
도 32에 도시된 반도체 장치에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속된다. 또한, 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 제 1 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 제 2 게이트와 전기적으로 접속된다. 또한, 트랜지스터(300)의 게이트, 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속된다.
또한, 도 32에 도시된 기억 장치는 매트릭스로 배치함으로써 메모리 셀 어레이를 구성할 수 있다.
<트랜지스터(300)>
트랜지스터(300)는 기판(311) 위에 제공되고, 게이트로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 기판(311)의 일부로 구성되는 반도체 영역(313) 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
여기서, 도 32에 도시된 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(기판(311)의 일부)이 볼록 형상을 가진다. 또한, 반도체 영역(313)의 측면 및 상면을 절연체(315)를 개재하여 도전체(316)가 덮도록 제공된다. 또한, 도전체(316)는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 한다. 또한, 볼록부의 상부에 접촉되도록, 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한, 여기서는 반도체 기판의 일부를 가공하여 볼록부를 형성하는 경우를 나타내었지만 SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한, 도 32에 도시된 트랜지스터(300)는 일례이므로 그 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<용량 소자(100)>
용량 소자(100)는 트랜지스터(200)의 위쪽에 제공된다. 용량 소자(100)는 제 1 전극으로서 기능하는 도전체(110)와, 제 2 전극으로서 기능하는 도전체(120) 및 유전체로서 기능하는 절연체(130)를 가진다. 여기서, 절연체(130)는 상기 실시형태에 나타낸 절연체(286)로서 사용할 수 있는 절연체를 사용하는 것이 바람직하다.
또한, 예를 들어 도전체(240) 위에 제공된 도전체(112)와 도전체(110)는 동시에 형성할 수 있다. 또한, 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)와 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다.
도 32에서는 도전체(112) 및 도전체(110)는 단층 구조로 도시하였지만, 상기 구성에 한정되지 않고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 배리어성을 가지는 도전체와 도전성이 높은 도전체 사이에 배리어성을 가지는 도전체, 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
또한, 절연체(130)는 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 질화 하프늄, 질화 산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다.
예를 들어, 절연체(130)에는 산화 질화 실리콘 등의 절연 내력이 큰 재료와 고유전율(high-k) 재료(비유전율이 높은 재료)의 적층 구조를 사용하는 것이 바람직하다. 상기 구성에 의하여, 용량 소자(100)는 고유전율(high-k)의 절연체를 가짐으로써 충분한 용량을 확보할 수 있고, 절연 내력이 큰 절연체를 가짐으로써 절연 내력이 향상되므로 용량 소자(100)의 정전 파괴가 억제될 수 있다.
또한, 고유전율(high-k) 재료의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화 질화물 또는 실리콘 및 하프늄을 가지는 질화물 등이 있다.
한편으로, 절연 내력이 큰 재료(비유전율이 낮은 재료)로서는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 또는 수지 등이 있다.
<배선층>
각 구조체 사이에는 층간막, 배선, 및 플러그 등이 제공된 배선층이 제공되어도 좋다. 또한, 배선층은 설계에 따라 복수층 제공할 수 있다. 여기서, 플러그 또는 배선으로서의 기능을 가지는 도전체는 복수의 구조를 합쳐 동일한 부호로 표시하는 경우가 있다. 또한, 본 명세서 등에서 배선과, 배선과 전기적으로 접속되는 플러그가 일체물이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하는 경우, 그리고 도전체의 일부가 플러그로서 기능하는 경우도 있다.
예를 들어, 트랜지스터(300) 위에는 층간막으로서 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 제공된다. 또한, 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100), 또는 트랜지스터(200)와 전기적으로 접속하는 도전체(328) 및 도전체(330) 등이 매립된다. 또한 도전체(328) 및 도전체(330)는 플러그 또는 배선으로서 기능한다.
또한, 층간막으로서 기능하는 절연체는 그 아래쪽의 요철 형상을 피복하는 평탄화막으로서 기능하여도 좋다. 예를 들어, 절연체(322)의 상면은 평탄성을 높이기 위하여 화학적 기계적 연마(CMP)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 32에서 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 제공된다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성된다. 도전체(356)는 플러그 또는 배선으로서 기능한다.
마찬가지로 절연체(210), 절연체(211), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218) 및 트랜지스터(200)를 구성하는 도전체(도전체(205)) 등이 매립된다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)와 전기적으로 접속하는 플러그 또는 배선으로서의 기능을 가진다. 또한, 도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공된다.
여기서, 상기 실시형태에 나타낸 절연체(241)와 마찬가지로 플러그로서 기능하는 도전체(218)의 측면에 접하도록 절연체(217)가 제공된다. 절연체(217)는 절연체(210), 절연체(211), 절연체(212), 절연체(214), 및 절연체(216)에 형성된 개구의 내벽에 접하도록 제공된다. 즉, 절연체(217)는 도전체(218)와, 절연체(210), 절연체(211), 절연체(212), 절연체(214), 및 절연체(216) 사이에 제공된다. 또한, 도전체(205)는 도전체(218)와 병행하여 형성할 수 있기 때문에 도전체(205)의 측면에 접하도록 절연체(217)가 형성되는 경우도 있다.
절연체(217)로서는 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화 산화 실리콘 등의 절연체를 사용하면 좋다. 절연체(217)는 절연체(211), 절연체(212), 절연체(214), 및 절연체(222)에 접하도록 제공되기 때문에 절연체(210) 또는 절연체(216) 등으로부터 물 또는 수소 등의 불순물이 도전체(218)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 블로킹성이 높아 적합하다. 또한, 절연체(210) 또는 절연체(216)에 포함되는 산소가 도전체(218)에 흡수되는 것을 방지할 수 있다.
절연체(217)는 절연체(241)와 같은 방법으로 형성할 수 있다. 예를 들어 PEALD법을 사용하여, 질화 실리콘을 성막하고, 이방성 에칭을 사용하여 도전체(356)에 도달하는 개구를 형성하면 좋다.
층간막으로서 사용할 수 있는 절연체로서는 절연성을 가지는 산화물, 질화물, 산화 질화물, 질화 산화물, 금속 산화물, 금속 산화 질화물, 금속 질화 산화물 등이 있다.
예를 들어, 층간막으로서 기능하는 절연체에는 비유전율이 낮은 재료를 사용함으로써 배선 간에 생기는 기생 용량을 저감시킬 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 좋다.
예를 들어, 절연체(150), 절연체(210), 절연체(352), 및 절연체(354) 등에는 비유전율이 낮은 절연체를 가지는 것이 바람직하다. 예를 들어 상기 절연체는 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘 또는 수지 등을 가지는 것이 바람직하다. 또는, 상기 절연체는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘 또는 공공을 가지는 산화 실리콘과 수지의 적층 구조를 가지는 것이 바람직하다. 산화 실리콘 및 산화 질화 실리콘은 역적으로 안정적이기 때문에, 수지와 조합함으로써 역적으로 안정적이고 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
또한, 산화물 반도체를 사용한 트랜지스터는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로 둘러쌈으로써 트랜지스터의 전기 특성을 안정적으로 할 수 있다. 따라서, 절연체(214), 절연체(211), 절연체(212) 및 절연체(350) 등에는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서는 예를 들어, 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체를 단층 또는 적층으로 사용하면 좋다. 구체적으로는, 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 절연체로서 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화 산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
배선, 플러그에 사용할 수 있는 도전체로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 도전체(328), 도전체(330), 도전체(356), 도전체(218), 및 도전체(112)로서는 상기 재료로 형성되는 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 또는 적층으로 사용할 수 있다. 내열성과 도전성을 양립하는 텅스텐이나 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 저저항 도전성 재료를 사용함으로써 배선 저항을 낮게 할 수 있다.
<산화물 반도체가 제공된 층의 배선 또는 플러그>
또한, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 산화물 반도체 근방에 과잉 산소 영역을 가지는 절연체가 제공되는 경우가 있다. 이 경우, 상기 과잉 산소 영역을 가지는 절연체와 상기 과잉 산소 영역을 가지는 절연체에 제공하는 도전체 사이에 배리어성을 가지는 절연체를 제공하는 것이 바람직하다.
예를 들어 도 32에서는 과잉 산소를 가지는 절연체(224) 및 절연체(280)와 도전체(240) 사이에 절연체(241)를 제공하면 좋다. 절연체(241)와, 절연체(222), 절연체(272), 절연체(273), 절연체(282), 절연체(283), 및 절연체(284)가 접하도록 제공됨으로써, 절연체(224) 및 트랜지스터(200)는 배리어성을 가지는 절연체로 밀봉하는 구조로 할 수 있다.
즉, 절연체(241)를 제공함으로써 절연체(224) 및 절연체(280)가 가지는 과잉 산소가 도전체(240)에 흡수되는 것을 억제할 수 있다. 또한, 절연체(241)를 가짐으로써, 불순물인 수소가 도전체(240)를 통하여 트랜지스터(200)로 확산되는 것을 억제할 수 있다.
또한, 절연체(241)로서는 물 또는 수소 등의 불순물, 및 산소의 확산을 억제하는 기능을 가지는 절연성 재료를 사용하면 좋다. 예를 들어, 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다. 특히, 질화 실리콘은 수소에 대한 블로킹성이 높아 바람직하다. 또한, 그 외에도 예를 들어 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴 또는 산화 탄탈럼 등의 금속 산화물 등을 사용할 수 있다.
또한, 상기 실시형태와 마찬가지로 트랜지스터(200)는 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)로 밀봉되는 것이 바람직하다. 이와 같은 구성으로 함으로써 절연체(274), 절연체(150) 등에 포함되는 수소가 절연체(280) 등에 혼입되는 것을 저감시킬 수 있다.
여기서, 절연체(284), 절연체(283), 및 절연체(282)에는 도전체(240)가 절연체(214), 절연체(212), 및 절연체(211)에는 도전체(218)가 관통하지만 상기와 같이 절연체(241)가 도전체(240)에 접하도록 제공되고, 절연체(217)가 도전체(218)에 접하도록 제공된다. 이로써, 도전체(240) 및 도전체(218)를 통하여 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)의 내측에 혼입하는 수소를 저감시킬 수 있다. 따라서, 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 절연체(284), 절연체(241), 및 절연체(217)롤 트랜지스터(200)를 더 확실하게 밀봉하고, 절연체(274) 등에 포함되는 수소 등의 불순물이 외측으로부터 혼입되는 것을 저감시킬 수 있다.
또한, 절연체(216), 절연체(224), 절연체(280), 절연체(250), 및 절연체(274)는 상기 실시형태에 나타낸 바와 같이, 수소 원자가 저감 또는 제거된 가스를 사용한 성막 방법으로 형성되는 것이 바람직하다. 이로써, 절연체(216), 절연체(224), 절연체(280), 절연체(250), 및 절연체(274)의 수소 농도를 저감시킬 수 있다.
이와 같이 하여, 트랜지스터(200) 근방의 실리콘계 절연막의 수소 농도를 저감하고, 산화물(230)의 수소 농도를 저감시킬 수 있다.
<다이싱 라인>
이하에서는 대면적 기판을 반도체 소자마다 분단함으로써 복수의 반도체 장치를 칩상으로 추출하는 경우에 제공되는 다이싱 라인(스크라이브 라인, 분단 라인, 또는 절단 라인이라고 하는 경우가 있음)에 대하여 설명한다. 분단 방법으로서는, 예를 들어 먼저 기판에 반도체 소자를 분단하기 위한 홈(다이싱 라인)을 형성한 후, 다이싱 라인을 따라 절단하여 복수의 반도체 장치로 분단(분할)하는 경우가 있다.
여기서, 예를 들어 도 32에 도시된 바와 같이, 절연체(283)와 절연체(211)가 접하는 영역이 다이싱 라인과 중첩되도록 설계하는 것이 바람직하다. 즉, 복수의 트랜지스터(200)를 가지는 메모리 셀의 가장자리에 제공되는 다이싱 라인이 되는 영역 근방에서, 절연체(282), 절연체(280), 절연체(273), 절연체(272), 절연체(224), 절연체(222), 절연체(216), 절연체(214), 및 절연체(212)에 개구를 형성한다.
즉, 상기 절연체(282), 절연체(280), 절연체(273), 절연체(272), 절연체(224), 절연체(222), 절연체(216), 절연체(214), 및 절연체(212)에 형성된 개구에서 절연체(211)와 절연체(283)가 접한다. 또한, 절연체(282), 절연체(280), 절연체(273), 절연체(272), 절연체(224), 절연체(222), 절연체(216), 및 절연체(214)에 개구를 형성하고, 상기 개구에서 절연체(212)와 절연체(283)가 접하는 구성으로 하여도 좋다. 예를 들어, 이때 절연체(212)와 절연체(283)를 같은 재료 및 같은 방법을 사용하여 형성하여도 좋다. 절연체(212) 및 절연체(283)를 같은 재료 및 같은 방법으로 제공함으로써 밀착성을 높일 수 있다. 예를 들어 질화 실리콘을 사용하는 것이 바람직하다.
상기 구조에 의하여 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)로 트랜지스터(200)를 둘러쌀 수 있다. 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284) 중 적어도 하나는 산소, 수소, 및 물의 확산을 억제하는 기능을 가지기 때문에, 본 실시형태에 나타내는 반도체 소자가 형성된 회로 영역마다 기판을 분단함으로써 복수의 칩으로 가공하여도 분단된 기판의 측면 방향으로부터 수소 또는 물 등의 불순물이 혼입되어 트랜지스터(200)로 확산되는 것을 방지할 수 있다.
또한, 상기 구조에 의하여 절연체(280) 및 절연체(224)의 과잉 산소가 외부로 확산되는 것을 방지할 수 있다. 따라서, 절연체(280) 및 절연체(224)의 과잉 산소가 트랜지스터(200)에서 채널이 형성되는 산화물에 효율적으로 공급된다. 상기 산소에 의하여 트랜지스터(200)에서 채널이 형성되는 산화물의 산소 결손을 저감시킬 수 있다. 이로써, 트랜지스터(200)에서 채널이 형성되는 산화물을, 결함 준위 밀도가 낮은, 안정적인 특성을 가지는 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 억제함과 함께, 신뢰성을 향상시킬 수 있다.
또한, 도 32에 도시된 기억 장치에서는 용량 소자(100)의 형상을 플레이너형으로 하였지만, 본 실시형태에 나타내는 기억 장치는 이에 한정되지 않는다. 예를 들어, 도 33에 도시된 바와 같이, 용량 소자(100)의 형상을 실린더형으로 하여도 좋다. 또한, 도 33에 도시된 기억 장치는 절연체(150)보다 아래의 구성은 도 32에 도시된 반도체 장치와 마찬가지이다.
도 33에 도시된 용량 소자(100)는 절연체(130) 위의 절연체(150)와, 절연체(150) 위의 절연체(142)와, 절연체(150) 및 절연체(142)에 형성된 개구 내에 배치된 도전체(115)와, 도전체(115) 및 절연체(142) 위의 절연체(145)와, 절연체(145) 위의 도전체(125)와, 도전체(125) 및 절연체(145) 위의 절연체(152)를 가진다. 여기서, 절연체(150) 및 절연체(142)에 형성된 개구 내에 도전체(115), 절연체(145), 및 도전체(125) 중 적어도 일부가 배치된다.
도전체(115)는 용량 소자(100)의 하부 전극으로서 기능하고, 도전체(125)는 용량 소자(100)의 상부 전극으로서 기능하고, 절연체(145)는 용량 소자(100)의 유전체로서 기능한다. 용량 소자(100)는 절연체(150) 및 절연체(142)의 개구에서, 저면뿐만 아니라 측면에서도 상부 전극과 하부 전극이 유전체를 협지하여 대향하는 구성이 되고, 단위 면적당 정전 용량을 크게 할 수 있다. 따라서, 상기 개구의 깊이를 깊게 할수록 용량 소자(100)의 정전 용량을 크게 할 수 있다. 이와 같이, 용량 소자(100)의 단위 면적당 정전 용량을 크게 함으로써, 반도체 장치의 미세화 또는 고집적화를 추진할 수 있다.
절연체(152)에는 절연체(280)에 사용할 수 있는 절연체를 사용하면 좋다. 또한, 절연체(142)는 절연체(150)의 개구의 형성 시의 에칭 스토퍼로서 기능하는 것이 바람직하고, 절연체(214)에 사용할 수 있는 절연체를 사용하면 좋다.
절연체(150) 및 절연체(142)에 형성된 개구를 상면으로부터 본 형상은 사각형으로 하여도 좋고, 사각형 이외의 다각형 형상으로 하여도 좋고, 다각형 형상에서 모서리부를 만곡시킨 형상으로 하여도 좋고, 타원을 포함하는 원형상으로 하여도 좋다. 여기서, 상면에서 보아, 상기 개구와 트랜지스터(200)가 중첩되는 면적이 넓은 것이 더 바람직하다. 이와 같은 구성으로 함으로써, 용량 소자(100)와 트랜지스터(200)를 가지는 반도체 장치의 점유 면적을 저감시킬 수 있다.
도전체(115)는 절연체(142) 및 절연체(150)에 형성된 개구에 접하도록 배치된다. 도전체(115)의 상면은 절연체(142)의 상면과 실질적으로 일치하는 것이 바람직하다. 또한, 도전체(115)의 하면은 절연체(130)의 개구를 통하여 도전체(110)에 접한다. 도전체(115)는 ALD법 또는 CVD법 등을 사용하고 성막하는 것이 바람직하고, 예를 들어 도전체(205)에 사용할 수 있는 도전체를 사용하면 좋다.
절연체(145)는 도전체(115) 및 절연체(142)를 덮도록 배치된다. 예를 들어 ALD법 또는 CVD법 등을 사용하고 절연체(145)를 성막하는 것이 바람직하다. 절연체(145)는 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 지르코늄, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화 질화 하프늄, 질화 산화 하프늄, 질화 하프늄 등을 사용하면 좋고, 적층 또는 단층으로 제공할 수 있다. 예를 들어 절연체(145)로서 산화 지르코늄, 산화 알루미늄, 산화 지르코늄이 이 순서대로 적층된 절연막을 사용할 수 있다.
또한, 절연체(145)에는 산화 질화 실리콘 등의 절연 내력이 큰 재료 또는 고유전율(high-k) 재료를 사용하는 것이 바람직하다. 또는, 절연 내력이 큰 재료와 고유전율(high-k) 재료의 적층 구조를 사용하여도 좋다.
또한, 고유전율(high-k) 재료(비유전율이 높은 재료)의 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄 및 하프늄을 가지는 산화물, 알루미늄 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 산화물, 실리콘 및 하프늄을 가지는 산화 질화물, 실리콘 및 하프늄을 가지는 질화물 등이 있다. 이와 같은 high-k 재료를 사용함으로써 절연체(145)를 두껍게 하여도 용량 소자(100)의 정전 용량값을 충분히 확보할 수 있다. 절연체(145)를 두껍게 함으로써, 도전체(115)와 도전체(125) 사이에 생기는 누설 전류를 억제할 수 있다.
한편으로, 절연 내력이 큰 재료로서는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘, 수지 등이 있다. 예를 들어 ALD법을 사용하여 성막한 질화 실리콘(SiNx), PEALD법을 사용하여 성막한 산화 실리콘(SiOx), ALD법을 사용하여 성막한 질화 실리콘(SiNx)이 이 순서대로 적층된 절연막을 사용할 수 있다. 절연 내력이 큰 절연체를 사용함으로써 절연 내력이 향상되어, 용량 소자(100)의 정전 파괴를 억제할 수 있다.
도전체(125)는 절연체(142) 및 절연체(150)에 형성된 개구를 메우도록 배치된다. 또한, 도전체(125)는 도전체(140) 및 도전체(153)를 통하여 배선(1005)과 전기적으로 접속된다. 도전체(125)는 ALD법 또는 CVD법 등을 사용하고 성막하는 것이 바람직하고, 예를 들어 도전체(205)에 사용할 수 있는 도전체를 사용하면 좋다.
또한, 도전체(153)는 절연체(154) 위에 제공되고, 절연체(156)로 덮인다. 도전체(153)는 도전체(112)에 사용할 수 있는 도전체를 사용하면 좋고, 절연체(156)는 절연체(152)에 사용할 수 있는 절연체를 사용하면 좋다. 여기서, 도전체(153)는 도전체(140)의 상면에 접하고, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)의 단자로서 기능한다.
또한, 도 32 및 도 33에서는 트랜지스터(300) 위에 트랜지스터(200)를 1층 적층하는 구성을 도시하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어 트랜지스터(300) 위에, 도 26 및 도 27에 도시된 바와 같은 메모리 디바이스(290), 또는 도 28, 도 29에 도시된 바와 같은 세로 방향으로 적층된 복수의 메모리 디바이스(290)를 제공하여도 좋다.
도 34에 메모리 디바이스(290_1) 내지 메모리 디바이스(290_n)(n은 2 이상의 자연수)를 적층한 기억 장치의 예를 도시하였다. 또한, 본 실시형태에서는 메모리 디바이스(290_n)를 제공하는 구성을 예시하였지만 이에 한정되지 않는다. 예를 들어 메모리 디바이스(290_n)를 제공하지 않는 구성으로 하여도 좋다. 또한, 상기 n의 값에 대해서는 특별히 한정되지 않지만, 2 이상 200 이하, 바람직하게는 2 이상 100 이하, 더 바람직하게는 2 이상 10 이하이다. 도 34의 (B)에 메모리 디바이스(290)에 포함되는 트랜지스터의 채널 길이 방향의 단면도를 도시하였다. 도 34의 (A)에 도 34의 (B)에서 일점쇄선 A-B로 나타낸 부분의 상기 트랜지스터의 채널 폭 방향의 단면도를 도시하였다. 또한, 도 34에 도시된 기억 장치는 절연체(354)보다 아래의 구조는 도 32에 도시된 기억 장치와 마찬가지이다.
도 34에 도시된 바와 같이, 절연체(354) 위에 메모리 디바이스(290_1) 내지 메모리 디바이스(290_n)가 적층된다. 메모리 디바이스(290)를 포함하는 각 층에는, 용량 디바이스(292)와 도전체(240)가 제공된다. 각 층의 메모리 디바이스(290)는 각 층의 도전체(240)를 통하여 인접하는 층의 도전체(240)와 전기적으로 접속되고, 트랜지스터(300)와도 전기적으로 접속된다. 또한, 도 34의 (B)에서 도전체(240_1) 내지 도전체(240_n)의 채널 폭 방향의 숨겨진 부분은 점선으로 도시하였다.
도 34에 도시된 메모리 디바이스(290)는 도 26에 도시된 메모리 디바이스(290)와 상이한 구조를 가진다. 도 34에 도시된 메모리 디바이스(290)에서는 도전체(240)가 산화물(230b) 등을 넘어가도록 형성되고, 도전체(240)의 측면에 절연체(241)가 형성된다. 여기서, 도전체(240)의 하면에서는 절연체(241)가 형성되지 않기 때문에 각 층의 도전체(240)의 하면은 상기 층의 도전체(242a), 그리고 하나 아래의 층의 도전체(246a)와 접한다. 이로써, 각 층의 메모리 디바이스(290)는 하나 아래의 층의 도전체(246a)와 전기적으로 접속할 수 있다.
다만, 본 실시형태에 나타내는 기억 장치는 도 34에 도시된 구조에 한정되지 않는다. 예를 들어 상층의 도전체(246a)와 하층의 도전체(246a) 사이에 산화물(230b) 등을 관통시키는 구성으로 하여도 좋다. 또한, 예를 들어 도전체(240_1) 내지 도전체(240_n)를 하나의 관통 전극으로 형성하는 구성으로 하여도 좋다.
또한, 각 층에서 용량 디바이스(292)가 플레이너형으로 형성되기 때문에, 각 층의 높이가 과잉으로 커지는 것을 억제할 수 있다. 이로써, 비교적으로 용이하게 메모리 디바이스(290)의 층의 수를 증가시킬 수 있다. 예를 들어 메모리 디바이스(290)의 층을 100층 정도로 하여도 좋다.
상술한 것이 구성예에 대한 설명이다. 본 구성을 사용함으로써, 산화물 반도체를 가지는 트랜지스터를 사용한 반도체 장치에서 전기 특성의 변동을 억제함과 함께 신뢰성을 향상시킬 수 있다. 또는, 온 전류가 큰 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 오프 전류가 작은 산화물 반도체를 가지는 트랜지스터를 제공할 수 있다. 또는, 소비전력이 저감된 반도체 장치를 제공할 수 있다.
[기억 장치 2]
본 발명의 일 형태인 반도체 장치를 사용한 기억 장치의 일례를 도 35에 도시하였다. 도 35에 도시된 기억 장치는, 도 32에 도시된 트랜지스터(200), 트랜지스터(300), 및 용량 소자(100)를 가지는 반도체 장치에 더하여, 트랜지스터(400)도 가진다.
트랜지스터(400)는 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 예를 들어 트랜지스터(400)의 제 1 게이트 및 제 2 게이트를 소스와 다이오드 접속하고, 트랜지스터(400)의 소스와 트랜지스터(200)의 제 2 게이트를 접속하는 구성으로 한다. 상기 구성으로 트랜지스터(200)의 제 2 게이트의 음의 전위를 유지할 때, 트랜지스터(400)의 제 1 게이트-소스 사이의 전압 및 제 2 게이트-소스 사이의 전압은 0V가 된다. 트랜지스터(400)에서, 제 2 게이트 전압 및 제 1 게이트 전압이 0V일 때 드레인 전류가 매유 작기 때문에, 트랜지스터(200) 및 트랜지스터(400)에 전원 공급하지 않아도 트랜지스터(200)의 제 2 게이트의 음의 전위를 장시간에 걸쳐 유지할 수 있다. 이로써, 트랜지스터(200) 및 트랜지스터(400)를 가지는 기억 장치는 장기간에 걸쳐 기억 내용을 유지할 수 있다.
따라서, 도 35에서 배선(1001)은 트랜지스터(300)의 소스와 전기적으로 접속되고, 배선(1002)은 트랜지스터(300)의 드레인과 전기적으로 접속된다. 또한, 배선(1003)은 트랜지스터(200)의 소스 및 드레인 중 한쪽과 전기적으로 접속되고, 배선(1004)은 트랜지스터(200)의 게이트와 전기적으로 접속되고, 배선(1006)은 트랜지스터(200)의 백 게이트와 전기적으로 접속된다. 그리고, 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽은 용량 소자(100)의 전극 중 한쪽과 전기적으로 접속되고, 배선(1005)은 용량 소자(100)의 전극 중 다른 쪽과 전기적으로 접속된다. 배선(1007)은 트랜지스터(400)의 소스와 전기적으로 접속되고, 배선(1008)은 트랜지스터(400)의 게이트와 전기적으로 접속되고, 배선(1009)은 트랜지스터(400)의 백 게이트와 전기적으로 접속되고, 배선(1010)은 트랜지스터(400)의 드레인과 전기적으로 접속된다. 여기서, 배선(1006), 배선(1007), 배선(1008), 및 배선(1009)은 전기적으로 접속된다.
또한, 도 35에 도시된 기억 장치는, 도 32에 도시된 기억 장치와 마찬가지로 매트릭스로 배치함으로써 메모리 셀 어레이를 구성할 수 있다. 또한, 하나의 트랜지스터(400)에 의하여 복수의 트랜지스터(200)의 제 2 게이트 전압을 제어할 수 있다. 그러므로, 트랜지스터(400)는 트랜지스터(200)보다 적은 개수로 제공하면 좋다. 또한, 도 35에 도시된 기억 장치는 도 32에 도시된 기억 장치와 마찬가지로 트랜지스터(200) 및 트랜지스터(400)를 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)로 밀봉할 수 있다.
<트랜지스터(400)>
트랜지스터(400)는 트랜지스터(200)와 동일한 층에 형성되고, 병렬로 제작할 수 있는 트랜지스터이다. 트랜지스터(400)는 제 1 게이트로서 기능하는 도전체(460)(도전체(460a) 및 도전체(460b))와, 제 2 게이트로서 기능하는 도전체(405)와, 게이트 절연층으로서 기능하는 절연체(222), 절연체(224), 및 절연체(450)와, 채널 형성 영역을 가지는 산화물(430c)과, 소스로서 기능하는 도전체(442a), 산화물(443a), 산화물(431a), 및 산화물(431b)과, 드레인으로서 기능하는 도전체(442b), 산화물(443b), 산화물(432a), 및 산화물(432b)을 가진다. 또한, 트랜지스터(200)와 마찬가지로 플러그로서 기능하는 도전체가, 도전체(442a)와 도전체(442b)에 접하도록 제공된다.
트랜지스터(400)에서, 도전체(405)는 도전체(205)와 동일한 층이다. 산화물(431a) 및 산화물(432a)은 산화물(230a)과 동일한 층이고, 산화물(431b) 및 산화물(432b)은 산화물(230b)과 동일한 층이다. 도전체(442)는 도전체(242)와 동일한 층이다. 산화물(443)은 산화물(243)과 동일한 층이다. 산화물(430c)은 산화물(230c)과 동일한 층이다. 절연체(450)는 절연체(250)와 동일한 층이다. 도전체(460)는 도전체(260)와 동일한 층이다.
또한, 동일한 층에 형성된 구조체는 동시에 형성할 수 있다. 예를 들어 산화물(430c)은 산화물(230c)이 되는 산화막을 가공으로써 형성할 수 있다.
트랜지스터(400)의 활성층으로서 기능하는 산화물(430c)은, 산화물(230) 등과 마찬가지로, 산소 결손이 저감되고 수소 또는 물 등의 불순물이 저감되어 있다. 이로써, 트랜지스터(400)의 문턱 전압을 0V보다 크게 하고, 오프 전류를 저감시키고, 제 2 게이트 전압 및 제 1 게이트 전입이 0V일 때의 드레인 전류를 매우 작게 할 수 있다.
본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 도 37 및 도 38을 사용하여 본 발명의 일 형태에 따른 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 하는 경우가 있음) 및 용량 소자가 적용된 기억 장치(이하, OS 메모리 장치라고 하는 경우가 있음)에 대하여 설명한다. OS 메모리 장치는 적어도 용량 소자와, 용량 소자의 충방전을 제어하는 OS 트랜지스터를 가지는 기억 장치이다. OS 트랜지스터는 매우 작은 오프 전류를 가지기 때문에, OS 메모리 장치는 우수한 유지 특성을 가지고, 비휘발성 메모리로서 기능시킬 수 있다.
일반적으로 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치(메모리)가 사용된다. 도 36에 각종 기억 장치를 계층마다 도시하였다. 상층에 위치하는 기억 장치인 만큼 빠른 액세스 속도가 요구되고, 하층에 위치하는 기억 장치인 만큼 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 36에서는 최상층으로부터 순차적으로 CPU 등의 연산 처리 장치에 레지스터로서 혼재(混載)되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 3D NAND 메모리를 도시하였다.
CPU 등의 연산 처리 장치에 레지스터로서 혼재되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서, 기억 용량보다 빠른 동작 속도가 요구된다. 또한, 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시에 사용된다. 캐시는 메인 메모리에 유지되는 정보의 일부를 복제하여 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써 데이터에 대한 액세스 속도를 빠르게 할 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지에서 판독된 프로그램이나 데이터를 유지하는 기능을 가진다. DRAM의 기록 밀도는 약 0.1 내지 0.3Gbit/mm2이다.
3D NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간에 걸쳐 저장할 필요가 있는 데이터나 연산 처리 장치에서 사용하는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서, 스토리지에는 동작 속도보다, 큰 기억 용량과 높은 기록 밀도가 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 약 0.6 내지 6.0Gbit/mm2이다.
본 발명의 일 형태의 기억 장치는 동작 속도가 빠르고, 장기간에 걸친 데이터 유지가 가능하다. 본 발명의 일 형태의 기억 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층의 양쪽을 포함하는 경계 영역(901)에 위치하는 기억 장치로서 적합하게 사용할 수 있다. 또한, 본 발명의 일 형태의 기억 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층의 양쪽을 포함하는 경계 영역(902)에 위치하는 기억 장치로서 작합하게 사용할 수 있다.
<기억 장치의 구성예>
도 37의 (A)에 OS 메모리 장치의 구성의 일례를 도시하였다. 기억 장치(1400)는 주변 회로(1411) 및 메모리 셀 어레이(1470)를 가진다. 주변 회로(1411)는 행 회로(1420), 열 회로(1430), 출력 회로(1440), 컨트롤 로직 회로(1460)를 가진다.
열 회로(1430)는 예를 들어, 열 디코더, 프리차지 회로, 센스 앰프, 및 기록 회로 등을 가진다. 프리차지 회로는, 배선을 프리차지하는 기능을 가진다. 센스 앰프는 메모리 셀로부터 판독된 데이터 신호를 증폭하는 기능을 가진다. 또한, 상기 배선은 메모리 셀 어레이(1470)가 가지는 메모리 셀에 접속된 배선이고, 자세한 것은 후술한다. 증폭된 데이터 신호는 출력 회로(1440)를 통하여 데이터 신호(RDATA)로서 기억 장치(1400)의 외부에 출력된다. 또한, 행 회로(1420)는 예를 들어 행 디코더, 워드선 드라이버 회로 등을 가지고, 액세스하는 행을 선택할 수 있다.
기억 장치(1400)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(1411)용 고전원 전압(VDD), 메모리 셀 어레이(1470)용 고전원 전압(VIL)이 공급된다. 또한, 기억 장치(1400)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더 및 열 디코더에 입력되고, 데이터 신호(WDATA)는 기록 회로에 입력된다.
컨트롤 로직 회로(1460)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하고, 행 디코더, 열 디코더의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(1460)가 처리하는 신호는 이들에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 된다.
메모리 셀 어레이(1470)는 행렬 형태로 배치된 복수의 메모리 셀(MC)과 복수의 배선을 가진다. 또한, 메모리 셀 어레이(1470)와 행 회로(1420)를 접속한 배선의 수는 메모리 셀(MC)의 구성, 1렬에 가지는 메모리 셀(MC)의 수에 따라 결정된다. 또한, 메모리 셀 어레이(1470)와 열 회로(1430)를 접속한 배선의 수는, 메모리 셀(MC)의 구성, 1행에 가지는 메모리 셀(MC)의 수에 따라 결정된다.
또한, 도 37의 (A)에서 주변 회로(1411)와 메모리 셀 어레이(1470)를 동일 평면 위에 형성하는 예에 대하여 도시하였지만, 본 실시형태는 이에 한정되지 않는다. 예를 들어 도 37의 (B)에 도시된 바와 같이, 주변 회로(1411)의 일부 위에 메모리 셀 어레이(1470)가 중첩되도록 제공되어도 좋다. 예를 들어 메모리 셀 어레이(1470)의 아래에 중첩되도록 센스 앰프를 제공하는 구성으로 하여도 좋다.
도 38에 상술한 메모리 셀(MC)에 적용할 수 있는 메모리 셀의 구성예에 대하여 설명한다.
[DOSRAM]
도 38의 (A) 내지 (C)에 DRAM의 메모리 셀의 회로 구성예를 도시하였다. 본 명세서 등에서 1OS 트랜지스터 1용량 소자형의 메모리 셀을 사용한 DRAM을 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 하는 경우가 있다. 도 38의 (A)에 도시된 메모리 셀(1471)은 트랜지스터(M1)와 용량 소자(CA)를 가진다. 또한, 트랜지스터(M1)는 게이트(프런트 게이트라고 하는 경우가 있음) 및 백 게이트를 가진다.
트랜지스터(M1)의 제 1 단자는 용량 소자(CA)의 제 1 단자와 접속되고, 트랜지스터(M1)의 제 2 단자는 배선(BIL)과 접속되고, 트랜지스터(M1)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M1)의 백 게이트는 배선(BGL)과 접속된다. 용량 소자(CA)의 제 2 단자는 배선(CAL)과 접속된다.
배선(BIL)은 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CA)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 및 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M1)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M1)의 문턱 전압을 증감시킬 수 있다.
또한, 메모리 셀(MC)은 메모리 셀(1471)에 한정되지 않고, 회로 구성의 변경을 행할 수 있다. 예를 들어 메모리 셀(MC)은 도 38의 (B)에 도시된 메모리 셀(1472)과 같이, 트랜지스터(M1)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 38의 (C)에 도시된 메모리 셀(1473)과 같이, 싱글 게이트 구조의 트랜지스터, 즉, 백 게이트를 가지지 않는 트랜지스터(M1)로 구성된 메모리 셀로 하여도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1471) 등에 사용하는 경우, 트랜지스터(M1)로서 트랜지스터(200)를 사용하고, 용량 소자(CA)로서 용량 소자(100)를 사용할 수 있다. 또한, 상기 실시형태에서 도 26 및 도 27에 도시된 메모리 디바이스(290)의 트랜지스터 및 용량 디바이스(292)를 트랜지스터(M1) 및 용량 소자(CA)로서 각각 제공하는 구성으로 하여도 좋다. 트랜지스터(M1)로서 OS 트랜지스터를 사용함으로써, 트랜지스터(M1)의 누설 전류를 매우 낮게 할 수 있다. 즉, 기록된 데이터를 트랜지스터(M1)에 의하여 장시간에 걸쳐 유지할 수 있어, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에 메모리 셀(1471), 메모리 셀(1472), 메모리 셀(1473)에 대하여 멀티 레벨 데이터 또는 아날로그 데이터를 유지할 수 있다.
또한, DOSRAM에서 상기와 같이 메모리 셀 어레이(1470)의 아래에 중첩되도록 센스 앰프를 제공하는 구성으로 하면, 비트선을 짧게 할 수 있다. 이로써, 비트선 용량이 작아져 메모리 셀의 유지 용량을 저감시킬 수 있다.
여기서, 주변 회로(1411) 위에 메모리 셀 어레이(1470)를 제공하고, 메모리 셀 어레이(1470)에 복수의 메모리 셀(1471)이 제공된 기억 장치(1400)의 예를 도 39의 (A)에 도시하였다.
메모리 셀 어레이(1470)에서 복수의 메모리 셀(1471)은 행렬 형태로 배치되고, 배선(WOL), 배선(BGL) 등도 메모리 셀 어레이(1470)에서 행 방향 또는 열 방향으로 연장된다. 배선(BIL)은 주변 회로(1411)에 제공된 열 회로(1430)에 접속되고, 메모리 셀 어레이(1470)는 배선(BIL)을 통하여 센스 앰프 등에 전기적으로 접속된다.
메모리 셀 어레이(1470)는 OS 트랜지스터를 포함하고, 상기 실시형태에 나타낸 바와 같이 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 의하여 밀봉되는 것이 바람직하다. 예를 들어 도 24에 도시된 바와 같이, 메모리 셀 어레이(1470)의 상면, 측면, 및 하면이 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 의하여 밀봉되는 것이 바람직하다.
또한, 도 39의 (B)에 도시된 바와 같이, 복수의 메모리 셀 어레이(1470_1) 내지 메모리 셀 어레이(1470_n)(n은 2 이상의 자연수를 나타냄)를 적층하는 구조로 하여도 좋다. 각 메모리 셀 어레이(1470)의 구조는 도 38의 (A)에 도시된 구조와 거의 같지만, 배선(BIL)에 의하여 열 회로(1430)와 각 메모리 셀 어레이(1470)의 메모리 셀(1471)이 접속된다. 또한, 배선(BIL)은 도 34에 도시된 바와 같이, 메모리 셀 어레이(1470_1) 내지 메모리 셀 어레이(1470_n)를 복수 또는 단수의 도전체(240)로 관통하여 형성하여도 좋다.
복수의 메모리 셀 어레이(1470)는 OS 트랜지스터를 포함하고, 상기 실시형태에 나타낸 바와 같이 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 의하여 일괄적으로 밀봉되는 것이 바람직하다. 예를 들어 도 28, 도 29, 또는 도 33에 도시된 바와 같이, 복수의 메모리 셀 어레이(1470)의 상면, 측면, 및 하면이 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 의하여 밀봉되는 것이 바람직하다. 또한, 도 28 및 도 29에 도시된 바와 같이, 각 메모리 셀 어레이(1470)의 경계에 절연체(282), 절연체(296), 절연체(298), 및 절연체(214)가 적층되어 제공되는 것이 바람직하다.
[NOSRAM]
도 38의 (D) 내지 (H)에 2트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 회로 구성예를 도시하였다. 도 38의 (D)에 도시된 메모리 셀(1474)은 트랜지스터(M2)와 트랜지스터(M3)와 용량 소자(CB)를 가진다. 또한, 트랜지스터(M2)는 프런트 게이트(단순히 게이트라고 하는 경우가 있음) 및 백 게이트를 가진다. 본 명세서 등에서, 트랜지스터(M2)에 OS 트랜지스터를 사용한 게인 셀형 메모리 셀을 가지는 기억 장치를 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 하는 경우가 있다.
트랜지스터(M2)의 제 1 단자는 용량 소자(CB)의 제 1 단자와 접속되고, 트랜지스터(M2)의 제 2 단자는 배선(WBL)과 접속되고, 트랜지스터(M2)의 게이트는 배선(WOL)과 접속되고, 트랜지스터(M2)의 백 게이트는 배선(BGL)과 접속된다. 용량 소자(CB)의 제 2 단자는 배선(CAL)과 접속된다. 트랜지스터(M3)의 제 1 단자는 배선(RBL)과 접속되고, 트랜지스터(M3)의 제 2 단자는 배선(SL)과 접속되고, 트랜지스터(M3)의 게이트는 용량 소자(CB)의 제 1 단자와 접속된다.
배선(WBL)은 기록 비트선으로서 기능하고, 배선(RBL)은 판독 비트선으로서 기능하고, 배선(WOL)은 워드선으로서 기능한다. 배선(CAL)은 용량 소자(CB)의 제 2 단자에 소정의 전위를 인가하기 위한 배선으로서 기능한다. 데이터의 기록 시, 데이터 유지 중, 데이터 판독 시에서, 배선(CAL)에는 저레벨 전위를 인가하는 것이 바람직하다. 배선(BGL)은 트랜지스터(M2)의 백 게이트에 전위를 인가하기 위한 배선으로서 기능한다. 배선(BGL)에 임의의 전위를 인가함으로써 트랜지스터(M2)의 문턱 전압을 증감시킬 수 있다.
또한, 메모리 셀(MC)은 메모리 셀(1474)에 한정되지 않고, 회로의 구성을 적절히 변경할 수 있다. 예를 들어 메모리 셀(MC)은 도 38의 (E)에 도시된 메모리 셀(1475)과 같이 트랜지스터(M2)의 백 게이트가 배선(BGL)이 아니라 배선(WOL)과 접속되는 구성으로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 38의 (F)에 도시된 메모리 셀(1476)과 같이, 싱글 게이트 구조의 트랜지스터, 즉, 백 게이트를 가지지 않는 트랜지스터(M2)로 구성된 메모리 셀로 하여도 좋다. 또한, 예를 들어 메모리 셀(MC)은 도 38의 (G)에 도시된 메모리 셀(1477)과 같이, 배선(WBL)과 배선(RBL)을 하나의 배선(BIL)으로서 합친 구성이어도 좋다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1474) 등에 사용하는 경우, 트랜지스터(M2)로서 트랜지스터(200)를 사용하고, 트랜지스터(M3)로서 트랜지스터(300)를 사용하고, 용량 소자(CB)로서 용량 소자(100)를 사용할 수 있다. 또한, 상기 실시형태에서 도 26 및 도 27에 도시된 메모리 디바이스(290)의 트랜지스터 및 용량 디바이스(292)를, 트랜지스터(M2) 및 용량 소자(CB)로서 각각 제공하는 구성으로 하여도 좋다. 트랜지스터(M2)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M2)의 누설 전류를 매우 낮게 할 수 있다. 이로써, 기록된 데이터를 트랜지스터(M2)에 의하여 장시간에 걸쳐 유지할 수 있어, 메모리 셀의 리프레시 빈도를 적게 할 수 있다. 또한, 메모리 셀의 리프레시 동작을 불필요하게 할 수 있다. 또한, 누설 전류가 매우 낮기 때문에 메모리 셀(1474)에 멀티 레벨 데이터 또는 아날로그 데이터를 유지할 수 있다. 메모리 셀(1475 내지 1477)도 마찬가지이다.
또한, 트랜지스터(M3)는 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터라고 하는 경우가 있음)이어도 좋다. Si 트랜지스터의 도전형은 n채널형으로 하여도 좋고, p채널형으로 하여도 좋다. Si 트랜지스터는 OS 트랜지스터보다 전계 효과 이동도가 더 높게 되는 경우가 있다. 따라서, 판독 트랜지스터로서 기능하는 트랜지스터(M3)로서 Si 트랜지스터를 사용하여도 좋다. 또한, 트랜지스터(M3)에 Si 트랜지스터를 사용함으로써 트랜지스터(M3) 위에 적층하여 트랜지스터(M2)를 제공할 수 있어, 메모리 셀의 점유 면적을 저감시키고, 기억 장치의 고집적화를 도모할 수 있다.
또한, 트랜지스터(M3)는 OS 트랜지스터이어도 좋다. 트랜지스터(M2, M3)에 OS 트랜지스터를 사용한 경우, 메모리 셀 어레이(1470)를 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
또한, 도 38의 (H)에 3트랜지스터 1용량 소자의 게인 셀형 메모리 셀의 일례를 도시하였다. 도 38의 (H)에 도시된 메모리 셀(1478)은 트랜지스터(M4 내지 M6), 및 용량 소자(CC)를 가진다. 용량 소자(CC)는 적절히 제공된다. 메모리 셀(1478)은 배선(BIL, RWL, WWL, BGL, 및 GNDL)에 전기적으로 접속된다. 배선(GNDL)은 저레벨 전위를 인가하는 배선이다. 또한, 메모리 셀(1478)을 배선(BIL)이 아니라 배선(RBL, WBL)에 전기적으로 접속하여도 좋다.
트랜지스터(M4)는 백 게이트를 가지는 OS 트랜지스터이고, 백 게이트는 배선(BGL)에 전기적으로 접속된다. 또한, 트랜지스터(M4)의 백 게이트와 게이트를 서로 전기적으로 접속하여도 좋다. 또는 트랜지스터(M4)는 백 게이트를 가지지 않아도 된다.
또한, 트랜지스터(M5, M6)는 각각 n채널형 Si 트랜지스터 또는 p채널형 Si 트랜지스터이어도 좋다. 또는 트랜지스터(M4 내지 M6)가 OS 트랜지스터이어도 좋다. 이 경우, 메모리 셀 어레이(1470)를 n형 트랜지스터만을 사용하여 회로를 구성할 수 있다.
상기 실시형태에 나타낸 반도체 장치를 메모리 셀(1478)에 사용하는 경우, 트랜지스터(M4)로서 트랜지스터(200)를 사용하고, 트랜지스터(M5, M6)로서 트랜지스터(300)를 사용하고, 용량 소자(CC)로서 용량 소자(100)를 사용할 수 있다. 트랜지스터(M4)로서 OS 트랜지스터를 사용함으로써 트랜지스터(M4)의 누설 전류를 매우 낮게 할 수 있다. 또한, 상기 실시형태에서 도 26 및 도 27에 도시된 메모리 디바이스(290)의 트랜지스터 및 용량 디바이스(292)를 트랜지스터(M4) 및 용량 소자(CC)로서 각각 제공하는 구성으로 하여도 좋다.
또한, 본 실시형태에 나타낸 주변 회로(1411) 및 메모리 셀 어레이(1470) 등의 구성은 상기에 한정되지 않는다. 이들의 회로 및 상기 회로에 접속되는 배선, 회로 소자 등의 배치 또는 기능은 필요에 따라 변경, 삭제, 또는 추가되어도 좋다.
본 실시형태에 나타낸 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 도 40을 사용하여 본 발명의 일 형태의 반도체 장치가 실장된 칩(1200)의 일례를 나타낸다. 칩(1200)에는, 복수의 회로(시스템)가 실장된다. 이와 같이, 복수의 회로(시스템)를 하나의 칩에 집적하는 기술을 시스템 온 칩(System on Chip:SoC)이라고 하는 경우가 있다.
도 40의 (A)에 도시된 바와 같이, 칩(1200)은 CPU(Central Processing Unit)(1211), GPU(Graphics Processing Unit)(1212), 하나 또는 복수의 아날로그 연산부(Analog arithmetic unit)(1213), 하나 또는 복수의 메모리 컨트롤러(Memory controller)(1214), 하나 또는 복수의 인터페이스(interface)(1215), 하나 또는 복수의 네트워크 회로(Network circuit)(1216) 등을 가진다.
칩(1200)에는 범프(도시 생략)가 제공되고, 도 40의 (B)에 도시된 바와 같이, 프린트 기판(Printed Circuit Board: PCB)(1201)의 제 1 면과 접속한다. 또한, PCB(1201)의 제 1 면의 뒷면에는 복수의 범프(1202)가 제공되고, 머더보드(1203)와 접속한다.
머더보드(1203)에는 DRAM(1221), 플래시 메모리(1222) 등의 기억 장치가 제공되어도 좋다. 예를 들어, DRAM(1221)에 상기 실시형태에 나타낸 DOSRAM을 사용할 수 있다. 또한, 예를 들어 플래시 메모리(1222)에 상기 실시형태에 나타낸 NOSRAM을 사용할 수 있다.
CPU(1211)는 복수의 CPU 코어를 가지는 것이 바람직하다. 또한, GPU(1212)는 복수의 GPU 코어를 가지는 것이 바람직하다. 또한, CPU(1211) 및 GPU(1212)는 각각 일시적으로 데이터를 저장하는 메모리를 가져도 좋다. 또는, CPU(1211) 및 GPU(1212)에 공통되는 메모리가, 칩(1200)에 제공되어도 좋다. 상기 메모리에는 상술한 NOSRAM이나 DOSRAM을 사용할 수 있다. 또한, GPU(1212)는 다수의 데이터의 병렬 계산에 적합하고, 화상 처리나 적화 연산에 사용할 수 있다. GPU(1212)에 본 발명의 산화물 반도체를 사용한 화상 처리 회로나 적화 연산 회로를 제공함으로써, 화상 처리 및 적화 연산을 저소비전력으로 실행할 수 있게 된다.
또한, CPU(1211) 및 GPU(1212)가 동일 칩에 제공됨으로써 CPU(1211) 및 GPU(1212) 사이의 배선을 짧게 할 수 있고, CPU(1211)로부터 GPU(1212)에 대한 데이터 전송, CPU(1211) 및 GPU(1212)가 가지는 메모리 사이의 데이터 전송, 및 GPU(1212)에서의 연산 후에, GPU(1212)로부터 CPU(1211)에 대한 연산 결과의 전송을 고속으로 행할 수 있다.
아날로그 연산부(1213)는 A/D(아날로그/디지털) 변환 회로, 및 D/A(디지털/아날로그) 변환 회로 중 하나 또는 양쪽을 가진다. 또한, 아날로그 연산부(1213)에 상기 적화 연산 회로를 제공하여도 좋다.
메모리 컨트롤러(1214)는 DRAM(1221)의 컨트롤러로서 기능하는 회로, 및 플래시 메모리(1222)의 인터페이스로서 기능하는 회로를 가진다.
인터페이스(1215)는 표시 장치, 스피커, 마이크로폰, 카메라, 컨트롤러 등의 외부 접속 기기와의 인터페이스 회로를 가진다. 컨트롤러란, 마우스, 키보드, 게임용 컨트롤러 등을 포함한다. 이와 같은 인터페이스로서 USB(Universal Serial Bus), HDMI(등록 상표)(High-Definition Multimedia Interface) 등을 사용할 수 있다.
네트워크 회로(1216)는 LAN(Local Area Network) 등의 네트워크 회로를 가진다. 또한, 네트워크 보안용의 회로를 가져도 좋다.
칩(1200)에는 상기 회로(시스템)을 동일한 제조 프로세스로 형성할 수 있다. 그래서, 칩(1200)에 필요한 회로의 개수가 증가되어도 제조 프로세스를 증가할 필요는 없고, 칩(1200)을 적은 비용으로 제작할 수 있다.
GPU(1212)를 가지는 칩(1200)이 제공된 PCB(1201), DRAM(1221), 및 플래시 메모리(1222)가 제공된 머더보드(1203)는 GPU 모듈(1204)이라고 부를 수 있다.
GPU 모듈(1204)은 SoC 기술을 사용한 칩(1200)을 가지기 때문에, 그 크기를 작게 할 수 있다. 또한, 화상 처리가 우수하기 때문에, 스마트폰, 태블릿 단말, 랩톱형 PC, 휴개형(가지고 나갈 수 있는) 게임기 등의 휴대형 전자 기기에 사용하는 것이 적합하다. 또한, GPU(1212)를 사용한 적화 연산 회로에 의하여 심층 신경망(Deep Neural Network: DNN), 컨볼루셔널 신경망(Convolutional Neural Network: CNN), 순환 신경망(Recurrent Neural Networks: RNN), 자기 부호화기, 심층 볼츠만 머신(DBM), 심층 신뢰 신경망(DBN) 등의 연산을 실행할 수 있기 때문에, 칩(1200)을 AI칩 또는 GPU 모듈(1204)을 AI 시스템 모듈로서 사용할 수 있다.
본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에 나타낸 반도체 장치를 적용한 기억 장치의 응용예에 대하여 설명한다. 상기 실시형태에 나타낸 반도체 장치는 예를 들어, 각종 전자 기기(예를 들어, 정보 단말, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라도 포함함), 녹화 재생 장치, 내비게이션 시스템 등)의 기억 장치에 적용할 수 있다. 또한 여기서, 컴퓨터란, 태블릿형 컴퓨터나, 노트북형 컴퓨터나, 데스크탑형 컴퓨터 외에, 서버 시스템과 같은 대형 컴퓨터를 포함하는 것이다. 또는 상기 실시형태에 나타낸 반도체 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, SSD(Solid State Drive) 등의 각종 리무버블 기억 장치에 적용된다. 도 41에 리무버블 기억 장치의 몇 가지의 구성예를 모식적으로 도시하였다. 예를 들어 상기 실시형태에 나타낸 반도체 장치는 패키징된 메모리 칩으로 가공되고, 다양한 스토리지 장치, 리무버블 메모리에 사용된다.
도 41의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103) 및 기판(1104)을 가진다. 기판(1104)은 하우징(1101)에 수납되어 있다. 예를 들어, 기판(1104)에는 메모리 칩(1105), 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에 상기 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 41의 (B)는 SD 카드의 외관을 도시한 모식도이고, 도 41의 (C)는 SD 카드의 내부 구조의 모식도이다. SD 카드(1110)는, 하우징(1111), 커넥터(1112), 및 기판(1113)을 가진다. 기판(1113)은 하우징(1111)에 수납되어 있다. 예를 들어, 기판(1113)에는 메모리 칩(1114), 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공함으로써, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 구비한 무선 칩을 기판(1113)에 제공하여도 좋다. 이로써, 호스트 장치와 SD 카드(1110) 사이의 무선 통신에 의하여, 메모리 칩(1114)의 데이터의 판독, 기록이 가능하게 된다. 기판(1113)의 메모리 칩(1114) 등에 상기 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
도 41의 (D)는 SSD의 외관을 도시한 모식도이며, 도 41의 (E)는 SSD의 내부 구조의 모식도이다. SSD(1150)는, 하우징(1151), 커넥터(1152), 및 기판(1153)을 가진다. 기판(1153)은 하우징(1151)에 수납되어 있다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 워크 메모리이고, 예를 들어 DOSRAM 칩을 사용하면 좋다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공함으로써 SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에 상기 실시형태에 나타낸 반도체 장치를 제공할 수 있다.
본 실시형태에 나타내는 구성 및 방법 등은 다른 실시형태 및 실시예에 나타내는 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는 도 42 내지 도 45를 사용하여 본 발명의 일 형태에 따른 OS 트랜지스터 및 용량 소자가 적용된 반도체 장치의 일례로서 FPGA(field programmable gate array)에 대하여 설명한다. 본 실시형태의 FPGA는 컨피규레이션 메모리 및 레지스터에 OS 메모리가 적용되어 있다. 여기서는, 이와 같은 FPGA를 "OS-FPGA"라고 부른다.
<<OS-FPGA>>
도 42의 (A)에 OS-FPGA의 구성예를 도시하였다. 도 42의 (A)에 도시된 OS-FPGA(3110)는 멀티 컨텍스트 구조에 의한 컨텍스트의 전환과 PLE마다의 세립도 파워 게이팅을 실행하는 NOFF(노멀리 오프) 컴퓨팅이 가능하다. OS-FPGA(3110)는 컨트롤러(controller)(3111), 워드 드라이버(word driver)(3112), 데이터 드라이버(data driver)(3113), 프로그래머블 어리어(programmable area)(3115)를 가진다.
프로그래머블 어리어(3115)는 2개의 입출력 블록(IOB)(3117), 코어(3119)를 가진다. IOB(3117)는 복수의 프로그래머블 입출력 회로를 가진다. 코어(3119)는 복수의 로직 어레이 블록(LAB)(3120), 복수의 스위치 어레이 블록(SAB)(3130)을 가진다. LAB(3120)는 복수의 PLE(3121)를 가진다. 도 42의 (B)에는 LAB(3120)를 5개의 PLE(3121)로 구성하는 예를 도시하였다. 도 42의 (C)에 도시된 바와 같이 SAB(3130)는 어레이상으로 배열된 복수의 스위치 블록(SB)(3131)을 가진다. LAB(3120)는 자체의 입력 단자와, SAB(3130)를 통하여 4(상하좌우)방향의 LAB(3120)에 접속된다.
도 43의 (A) 내지 (C)를 참조하여 SB(3131)에 대하여 설명한다. 도 43의 (A)에 도시된 SB(3131)에는 data, datab, 신호 context[1:0], word[1:0]가 입력된다. data, datab는 컨피규레이션 데이터이고, data와 datab는 논리가 상보적인 관계에 있다. OS-FPGA(3110)의 컨텍스트 수는 2이고, 신호(context[1:0])는 컨텍스트 선택 신호이다. 신호(word[1:0])는 워드선 선택 신호이고, 신호(word[1:0])가 입력되는 배선은 각각 워드선이다. 또한, 도 43의 (A)에 도시된 input은 SB(3131)의 입력 단자에 상당하고, output은 SB(3131)의 출력 단자에 상당한다.
SB(3131)는 PRS(프로그래머블 라우팅 스위치)(3133[0], 3133[1])를 가진다. PRS(3133[0], 3133[1])는 상보 데이터를 저장할 수 있는 컨피규레이션 메모리(CM)를 가진다. 또한, PRS(3133[0])와 PRS(3133[1])를 구별하지 않는 경우에는 PRS(3133)라고 부른다. 다른 요소에 대해서도 마찬가지이다.
도 43의 (B)에 PRS(3133[0])의 회로 구성예를 도시하였다. PRS(3133[0])와 PRS(3133[1])는 같은 회로 구성을 가진다. PRS(3133[0])와 PRS(3133[1])는 입력되는 컨텍스트 선택 신호, 워드선 선택 신호가 다르다. 신호(context[0], word[0])는 PRS(3133[0])에 입력되고, 신호(context[1], word[1])는 PRS(3133[1])에 입력된다. 예를 들어, SB(3131)에서 신호(context[0])가 "H"가 됨으로써 PRS(3133[0])가 액티브가 된다.
PRS(3133[0])는 CM(3135), Si 트랜지스터(M31)를 가진다. Si 트랜지스터(M31)는 CM(3135)에 의하여 제어되는 패스 트랜지스터이다. CM(3135)은 메모리 회로(3137, 3137B)를 가진다. 메모리 회로(3137)와 메모리 회로(3137B)는 같은 회로 구성이다. 메모리 회로(3137)는 용량 소자(C31), OS 트랜지스터(MO31, MO32)를 가진다. 메모리 회로(3137B)는 용량 소자(CB31), OS 트랜지스터(MOB31, MOB32)를 가진다.
상기 실시형태에 나타낸 반도체 장치를 SAB(3130)에 사용하는 경우, OS 트랜지스터(MO31, MOB31)로서 상기 실시형태에 나타낸 트랜지스터를 사용할 수 있다. 이로써, OS 트랜지스터(MO31, MOB31)의 오프 전류를 작게 할 수 있어, 컨피규레이션 데이터를 장기간에 걸쳐 유지할 수 있다. 또한, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감시킬 수 있어, 본 실시형태에 따른 반도체 장치를 고집적화시킬 수 있다.
OS 트랜지스터(MO31, MO32, MOB31, MOB32)는 백 게이트를 가지고, 이들 백 게이트는 각각 고정 전압을 공급하는 전원선에 전기적으로 접속되어 있다.
Si 트랜지스터(M31)의 게이트가 노드(N31)이고, OS 트랜지스터(MO32)의 게이트가 노드(N32)이고, OS 트랜지스터(MOB32)의 게이트가 노드(NB32)이다. 노드(N32, NB32)는 CM(3135)의 전하 유지 노드이다. OS 트랜지스터(MO32)는 노드(N31)와 신호(context[0])용 신호선 사이의 도통 상태를 제어한다. OS 트랜지스터(MOB32)는 노드(N31)와 저전위 전원선(VSS) 사이의 도통 상태를 제어한다.
메모리 회로(3137, 3137B)가 유지하는 데이터의 논리는 상보적인 관계에 있다. 따라서, OS 트랜지스터(MO32)와 OS 트랜지스터(MOB32) 중 어느 한쪽이 도통된다.
도 43의 (C)를 참조하여 PRS(3133[0])의 동작예를 설명한다. PRS(3133[0])에 컨피규레이션 데이터가 미리 기록되어 있고, PRS(3133[0])의 노드(N32)는 "H"이고, 노드(NB32)는 "L"이다.
신호(context[0])가 "L"인 동안 PRS(3133[0])는 비액티브이다. 이 기간에 PRS(3133[0])의 입력 단자가 "H"로 천이하여도, Si 트랜지스터(M31)의 게이트는 "L"로 유지되고, PRS(3133[0])의 출력 단자도 "L"로 유지된다.
신호(context[0])가 "H"인 동안 PRS(3133[0])는 액티브이다. 신호(context[0])가 "H"로 천이하면, CM(3135)이 기억하는 컨피규레이션 데이터에 의하여 Si 트랜지스터(M31)의 게이트는 "H"로 천이한다.
PRS(3133[0])가 액티브인 기간에 입력 단자가 "H"로 천이하면, 메모리 회로(3137)의 OS 트랜지스터(MO32)가 소스 폴로어이기 때문에 부스팅(boosting)에 의하여 Si 트랜지스터(M31)의 게이트 전압이 상승된다. 그 결과, 메모리 회로(3137)의 OS 트랜지스터(MO32)는 구동 능력을 잃어서 Si 트랜지스터(M31)의 게이트가 부유 상태가 된다.
멀티 컨텍스트 기능을 가지는 PRS(3133)에서, CM(3135)은 멀티플렉서의 기능을 겸비한다.
도 44에 PLE(3121)의 구성예를 도시하였다. PLE(3121)는 LUT(lookup table) 블록(LUT block)(3123), 레지스터 블록(3124), 실렉터(3125), CM(3126)을 가진다. LUT 블록(3123)은 입력(inA 내지 inD)에 따라 내부의 데이터를 선택하고 출력하는 구성을 가진다. 실렉터(3125)는 CM(3126)이 저장하는 컨피규레이션 데이터에 따라 LUT 블록(3123)의 출력 또는 레지스터 블록(3124)의 출력을 선택한다.
PLE(3121)는 파워 스위치(3127)를 통하여 전압(VDD)용 전원선에 전기적으로 접속되어 있다. 파워 스위치(3127)의 온과 오프는 CM(3128)이 저장하는 컨피규레이션 데이터에 따라 설정된다. 각 PLE(3121)에 파워 스위치(3127)를 제공함으로써, 세립도 파워 게이팅이 가능하다. 세립도 파워 게이팅 기능에 의하여, 컨텍스트의 전환 후에 사용되지 않을 PLE(3121)를 파워 게이팅할 수 있으므로 대기 전력을 효과적으로 저감할 수 있다.
NOFF 컴퓨팅의 실현을 위하여, 레지스터 블록(3124)은 비휘발성 레지스터로 구성된다. PLE(3121) 내의 비휘발성 레지스터는 OS 메모리를 구비하는 플립플롭(이하 OS-FF라고 부름)이다.
레지스터 블록(3124)은 OS-FF(3140[1] 및 3140[2])를 가진다. 신호(user_res, load, store)가 OS-FF(3140[1], 3140[2])에 입력된다. 클럭 신호(CLK1)는 OS-FF(3140[1])에 입력되고, 클럭 신호(CLK2)는 OS-FF(3140[2])에 입력된다. 도 45의 (A)에 OS-FF(3140)의 구성예를 도시하였다.
OS-FF(3140)는 FF(3141), 섀도 레지스터(3142)를 가진다. FF(3141)는 노드(CK, R, D, Q, QB)를 가진다. 노드(CK)에는 클럭 신호가 입력된다. 노드(R)에는 신호(user_res)가 입력된다. 신호(user_res)는 리셋 신호이다. 노드(D)는 데이터 입력 노드이고, 노드(Q)는 데이터 출력 노드이다. 노드(Q)와 노드(QB)는 논리가 상보적인 관계에 있다.
섀도 레지스터(3142)는 FF(3141)의 백업 회로로서 기능한다. 섀도 레지스터(3142)는 신호(store)에 따라 노드(Q, QB)의 데이터를 각각 백업하고, 또한 신호(load)에 따라 백업한 데이터를 노드(Q, QB)에 재기록한다.
섀도 레지스터(3142)는 인버터 회로(3188, 3189), Si 트랜지스터(M37, MB37), 메모리 회로(3143, 3143B)를 가진다. 메모리 회로(3143, 3143B)는 PRS(3133)의 메모리 회로(3137)와 같은 회로 구성이다. 메모리 회로(3143)는 용량 소자(C36), OS 트랜지스터(MO35, MO36)를 가진다. 메모리 회로(3143B)는 용량 소자(CB36), OS 트랜지스터(MOB35), OS 트랜지스터(MOB36)를 가진다. 노드(N36, NB36)는 OS 트랜지스터(MO36), OS 트랜지스터(MOB36)의 게이트이고, 각각 전하 유지 노드이다. 노드(N37, NB37)는 Si 트랜지스터(M37, MB37)의 게이트이다.
상기 실시형태에 나타낸 반도체 장치를 LAB(3120)에 사용하는 경우, OS 트랜지스터(MO35, MOB35)로서 상기 실시형태에 나타낸 트랜지스터를 사용할 수 있다. 이로써 OS 트랜지스터(MO35, MOB35)의 오프 전류를 작게 할 수 있어, OS-FF에서 백업된 데이터를 장기간에 걸쳐 유지할 수 있다. 또한, 상면에서 보았을 때의 트랜지스터와 용량 소자 한 쌍당 점유 면적을 저감시킬 수 있어, 본 실시형태에 따른 반도체 장치를 고집적화시킬 수 있다.
OS 트랜지스터(MO35, MO36, MOB35, MOB36)는 백 게이트를 가지고, 이들 백 게이트는 각각 고정 전압을 공급하는 전원선에 전기적으로 접속되어 있다.
도 45의 (B)를 참조하여 OS-FF(3140)의 동작 방법예를 설명한다.
(백업(Backup))
"H"의 신호(store)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 FF(3141)의 데이터를 백업한다. 노드(N36)는 노드(Q)의 데이터가 기록됨으로써 "L"이 되고, 노드(NB36)는 노드(QB)의 데이터가 기록됨으로써 "H"가 된다. 그 후, 파워 게이팅이 실행되어, 파워 스위치(3127)를 오프로 한다. FF(3141)의 노드(Q, QB)의 데이터는 소실되지만, 전원이 오프가 되어도 섀도 레지스터(3142)는 백업한 데이터를 유지한다.
(리커버리(Recovery))
파워 스위치(3127)를 온으로 하여 PLE(3121)에 전원을 공급한다. 그 후, "H"의 신호(load)가 OS-FF(3140)에 입력되면, 섀도 레지스터(3142)는 백업한 데이터를 FF(3141)에 다시 기록한다. 노드(N36)가 "L"이기 때문에 노드(N37)는 "L"로 유지되고, 노드(NB36)가 "H"이기 때문에 노드(NB37)는 "H"가 된다. 따라서, 노드(Q)는 "H"가 되고, 노드(QB)는 "L"이 된다. 즉, OS-FF(3140)는 백업 동작 시의 상태로 복귀한다.
세립도 파워 게이팅과 OS-FF(3140)의 백업/리커버리 동작을 조합함으로써, OS-FPGA(3110)의 소비전력을 효과적으로 저감할 수 있다.
메모리 회로에서 발생할 수 있는 에러(error)로서 방사선의 입사로 인한 소프트 에러를 들 수 있다. 소프트 에러는, 메모리나 패키지를 구성하는 재료 등에서 방출되는 α선이나, 우주에서 대기에 입사한 일차 우주선이 대기 중에 존재하는 원자의 원자핵과 핵반응을 일으키는 것에 의하여 발생하는 이차 우주선 중성자 등이 트랜지스터에 조사되어 전자 정공쌍이 생성됨으로써, 메모리에 유지된 데이터가 반전되는 등의 오작동이 생기는 현상이다. OS 트랜지스터를 사용한 OS 메모리는 소프트 에러 내성이 높다. 그러므로, OS 메모리를 탑재함으로써 신뢰성이 높은 OS-FPGA(3110)를 제공할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태에서는 상술한 기억 장치 등, 본 발명의 일 형태에 따른 반도체 장치를 포함하는 CPU의 일례에 대하여 설명한다.
<CPU의 구성>
도 46에 도시된 반도체 장치(6400)는 CPU 코어(6401), 파워 매니지먼트 유닛(6421), 및 주변 회로(6422)를 가진다. 파워 매니지먼트 유닛(6421)은 파워 컨트롤러(Power Controller)(6402) 및 파워 스위치(Power Switch)(6403)를 가진다. 주변 회로(6422)는 캐시 메모리를 가지는 캐시(Cache)(6404), 버스 인터페이스(BUS I/F)(6405), 및 디버그 인터페이스(Debug I/F)(6406)를 가진다. CPU 코어(6401)는 데이터 버스(6423), 제어 장치(Control Unit)(6407), PC(프로그램 카운터)(6408), 파이프라인 레지스터(Pipeline Register)(6409), 파이프라인 레지스터(6410), ALU(Arithmetic logic unit)(6411), 및 레지스터 파일(6412)을 가진다. CPU 코어(6401)와 캐시(6404) 등의 주변 회로(6422)와의 데이터의 주고받음은 데이터 버스(6423)를 통하여 행해진다.
상기 실시형태에 나타낸 반도체 장치는 파워 컨트롤러(6402), 제어 장치(6407)를 비롯하여 많은 논리 회로에 적용할 수 있다. 이에 의하여, 소비전력을 저감하는 것이 가능한 반도체 장치(6400)를 제공할 수 있다. 또한, 동작 속도를 향상시키는 것이 가능한 반도체 장치(6400)를 제공할 수 있다. 또한, 전원 전압의 변동을 저감시키는 것이 가능한 반도체 장치(6400)를 제공할 수 있다.
또한, p채널형 Si 트랜지스터와, 상술한 실시형태에 기재된 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터를 반도체 장치(6400)에 적용하는 것이 바람직하다. 이로써, 소형의 반도체 장치(6400)를 제공할 수 있다. 또한, 소비전력을 저감시키는 것이 가능한 반도체 장치(6400)를 제공할 수 있다. 또한, 동작 속도를 향상시키는 것이 가능한 반도체 장치(6400)를 제공할 수 있다. 특히, Si 트랜지스터는 p채널형만으로 함으로써 반도체 장치의 제작 비용을 낮게 억제할 수 있다.
제어 장치(6407)는 PC(6408), 파이프라인 레지스터(6409), 파이프라인 레지스터(6410), ALU(6411), 레지스터 파일(6412), 캐시(6404), 버스 인터페이스(6405), 디버그 인터페이스(6406), 및 파워 컨트롤러(6402)의 동작을 통괄적으로 제어함으로써, 입력된 애플리케이션 등의 프로그램에 포함되는 명령을 디코딩하여 실행하는 기능을 가진다.
ALU(6411)는 사칙 연산, 논리 연산 등의 각종 연산 처리를 행하는 기능을 가진다.
캐시(6404)는 사용 빈도가 높은 데이터를 일시적으로 기억해 두는 기능을 가진다. PC(6408)는 다음에 실행하는 명령의 어드레스를 기억하는 기능을 가지는 레지스터이다. 또한, 도 46에 도시하지 않았지만 캐시(6404)에는 캐시 메모리의 동작을 제어하는 캐시 컨트롤러가 제공된다.
파이프라인 레지스터(6409)는 명령 데이터를 일시적으로 기억하는 기능을 가지는 레지스터이다.
레지스터 파일(6412)은 범용 레지스터를 포함하는 복수의 레지스터를 가지고, 메인 메모리로부터 판독된 데이터, 또는 ALU(6411)에서의 연산 처리의 결과, 얻어진 데이터 등을 기억할 수 있다.
파이프라인 레지스터(6410)는 ALU(6411)의 연산 처리에 이용하는 데이터, 또는 ALU(6411)의 연산 처리의 결과, 얻어진 데이터 등을 일시적으로 기억하는 기능을 가지는 레지스터이다.
버스 인터페이스(6405)는, 반도체 장치(6400)와 반도체 장치(6400)의 외부에 있는 각종 장치 사이의 데이터의 경로로서의 기능을 가진다. 디버그 인터페이스(6406)는 디버그의 제어를 행하기 위한 명령을 반도체 장치(6400)에 입력하기 위한 신호의 경로로서의 기능을 가진다.
파워 스위치(6403)는 반도체 장치(6400)가 가지는 파워 컨트롤러(6402) 이외의 각종 회로에 대한 전원 전압의 공급을 제어하는 기능을 가진다. 상기 각종 회로는 몇 개의 파워 도메인에 각각 속하고, 같은 파워 도메인에 속하는 각종 회로는 파워 스위치(6403)에 의하여 전원 전압의 공급의 유무가 제어된다. 또한, 파워 컨트롤러(6402)는 파워 스위치(6403)의 동작을 제어하는 기능을 가진다.
상기 구성을 가지는 반도체 장치(6400)는 파워 게이팅을 행할 수 있다. 파워 게이팅의 동작의 흐름에 대하여 일례를 들어 설명한다.
먼저, CPU 코어(6401)가 전원 전압의 공급을 정지하는 타이밍을 파워 컨트롤러(6402)의 레지스터에 설정한다. 다음에, CPU 코어(6401)로부터 파워 컨트롤러(6402)로 파워 게이팅을 시작하는 취지의 명령을 보낸다. 이어서, 반도체 장치(6400) 내에 포함되는 각종 레지스터와 캐시(6404)가 데이터의 저장을 시작한다. 다음에, 반도체 장치(6400)가 가지는 파워 컨트롤러(6402) 이외의 각종 회로에 대한 전원 전압의 공급이 파워 스위치(6403)에 의하여 정지된다. 이어서, 인터럽트 신호가 파워 컨트롤러(6402)에 입력됨으로써, 반도체 장치(6400)가 가지는 각종 회로에 대한 전원 전압의 공급이 시작된다. 또한, 파워 컨트롤러(6402)에 카운터를 제공해 두고, 전원 전압의 공급이 시작되는 타이밍을, 인터럽트 신호의 입력에 의존하지 않고 상기 카운터를 사용하여 결정하도록 하여도 좋다. 다음에, 각종 레지스터와 캐시(6404)가 데이터의 복귀를 시작한다. 이어서, 제어 장치(6407)에서의 명령의 실행이 재개된다.
이와 같은 파워 게이팅은 프로세서 전체, 또는 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 행할 수 있다. 또한, 짧은 시간이라도 전원의 공급을 정지할 수 있다. 그래서, 공간적으로 또는 시간적으로 미세한 입도로 소비전력을 삭감시킬 수 있다.
파워 게이팅을 행하는 경우, CPU 코어(6401)나 주변 회로(6422)가 유지하는 정보를 단기간에 저장할 수 있는 것이 바람직하다. 그렇게 함으로써, 단기간에 전원의 온과 오프가 가능해져 전력 절약의 효과가 커진다.
CPU 코어(6401)나 주변 회로(6422)가 유지하는 정보를 단기간에 저장하기 위해서는, 플립플롭 회로가 그 회로 내에서 데이터를 저장할 수 있는 것이 바람직하다(백업 가능한 플립플롭 회로라고 부름). 또한, SRAM 회로가 회로 내에서 데이터를 저장할 수 있는 것이 바람직하다(백업 가능한 SRAM 회로라고 부름). 백업 가능한 플립플롭 회로나 SRAM 회로는 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 트랜지스터를 가지는 것이 바람직하다. 그 결과, 트랜지스터가 가지는 오프 전류가 낮은 경우에, 백업 가능한 플립플롭 회로나 SRAM 회로는 전원 공급 없이 장기간 정보를 유지할 수 있다. 또한, 트랜지스터의 스위칭 속도가 고속인 경우, 백업 가능한 플립플롭 회로나 SRAM 회로는 단기간의 데이터 저장 및 복귀가 가능해지는 경우가 있다.
백업 가능한 플립플롭 회로의 예에 대하여 도 47을 사용하여 설명한다.
도 47에 도시된 반도체 장치(6500)는 백업 가능한 플립플롭 회로의 일례이다. 반도체 장치(6500)는 제 1 기억 회로(6501), 제 2 기억 회로(6502), 제 3 기억 회로(6503), 및 판독 회로(6504)를 가진다. 반도체 장치(6500)에는 전위(V1)와 전위(V2) 간의 전위차가 전원 전압으로서 공급된다. 전위(V1)와 전위(V2)는 한쪽이 하이 레벨이고 다른 쪽이 로 레벨이다. 이하에서는 전위(V1)가 로 레벨이고 전위(V2)가 하이 레벨인 경우를 예로 들어, 반도체 장치(6500)의 구성예에 대하여 설명한다.
제 1 기억 회로(6501)는, 반도체 장치(6500)에 전원 전압이 공급되는 기간에서 데이터를 포함하는 신호(D)가 입력된 경우에 상기 데이터를 유지하는 기능을 가진다. 그리고, 반도체 장치(6500)에 전원 전압이 공급되는 기간에서 제 1 기억 회로(6501)로부터는 유지되는 데이터를 포함하는 신호(Q)가 출력된다. 한편으로, 제 1 기억 회로(6501)는 반도체 장치(6500)에 전원 전압이 공급되지 않은 기간에서 데이터를 유지할 수 없다. 즉, 제 1 기억 회로(6501)는 휘발성 기억 회로라고 부를 수 있다.
제 2 기억 회로(6502)는 제 1 기억 회로(6501)에 유지되는 데이터를 판독하여 기억하는(또는 저장하는) 기능을 가진다. 제 3 기억 회로(6503)는 제 2 기억 회로(6502)에 유지되는 데이터를 판독하여 기억하는(또는 저장하는) 기능을 가진다. 판독 회로(6504)는 제 2 기억 회로(6502) 또는 제 3 기억 회로(6503)에 유지된 데이터를 판독하여 제 1 기억 회로(6501)에 기억하는(또는 저장하는) 기능을 가진다.
특히, 제 3 기억 회로(6503)는 반도체 장치(6500)에 전원 전압이 공급되지 않은 기간에서도 제 2 기억 회로(6502)에 유지되는 데이터를 판독하여 기억하는(또는 저장하는) 기능을 가진다.
도 47에 도시된 바와 같이, 제 2 기억 회로(6502)는 트랜지스터(6512) 및 용량 소자(6519)를 가진다. 제 3 기억 회로(6503)는 트랜지스터(6513) 및 트랜지스터(6515), 그리고 용량 소자(6520)를 가진다. 판독 회로(6504)는 트랜지스터(6510), 트랜지스터(6518), 트랜지스터(6509), 및 트랜지스터(6517)를 가진다.
트랜지스터(6512)는 제 1 기억 회로(6501)에 유지되는 데이터에 따른 전하를, 용량 소자(6519)에 충방전하는 기능을 가진다. 트랜지스터(6512)는 제 1 기억 회로(6501)에 유지되는 데이터에 따른 전하를 용량 소자(6519)에 대하여 고속으로 충방전할 수 있는 것이 바람직하다. 구체적으로는, 트랜지스터(6512)가 결정성을 가지는 실리콘(바람직하게는 다결정 실리콘, 더 바람직하게는 단결정 실리콘)을 채널 형성 영역에 포함하는 것이 바람직하다.
트랜지스터(6513)는 용량 소자(6519)에 유지되는 전하에 따라 도통 상태 또는 비도통 상태가 선택된다. 트랜지스터(6515)는 트랜지스터(6513)가 도통 상태일 때 배선(6544)의 전위에 따른 전하를 용량 소자(6520)에 충방전하는 기능을 가진다. 트랜지스터(6515)는 오프 전류가 현저히 작은 것이 바람직하다. 구체적으로는, 트랜지스터(6515)가 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물)를 채널 형성 영역에 포함하는 것이 바람직하다.
각 소자의 접속 관계를 구체적으로 설명하자면, 트랜지스터(6512)의 소스 및 드레인 중 한쪽은 제 1 기억 회로(6501)에 접속되어 있다. 트랜지스터(6512)의 소스 및 드레인 중 다른 쪽은 용량 소자(6519)의 한쪽 전극, 트랜지스터(6513)의 게이트, 및 트랜지스터(6518)의 게이트에 접속되어 있다. 용량 소자(6519)의 다른 쪽 전극은 배선(6542)에 접속되어 있다. 트랜지스터(6513)의 소스 및 드레인 중 한쪽은 배선(6544)에 접속되어 있다. 트랜지스터(6513)의 소스 및 드레인 중 다른 쪽은 트랜지스터(6515)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(6515)의 소스 및 드레인 중 다른 쪽은 용량 소자(6520)의 한쪽 전극 및 트랜지스터(6510)의 게이트에 접속되어 있다. 용량 소자(6520)의 다른 쪽 전극은 배선(6543)에 접속되어 있다. 트랜지스터(6510)의 소스 및 드레인 중 한쪽은 배선(6541)에 접속되어 있다. 트랜지스터(6510)의 소스 및 드레인 중 다른 쪽은 트랜지스터(6518)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(6518)의 소스 및 드레인 중 다른 쪽은 트랜지스터(6509)의 소스 및 드레인 중 한쪽에 접속되어 있다. 트랜지스터(6509)의 소스 및 드레인 중 다른 쪽은 트랜지스터(6517)의 소스 및 드레인 중 한쪽 및 제 1 기억 회로(6501)에 접속되어 있다. 트랜지스터(6517)의 소스 및 드레인 중 다른 쪽은 배선(6540)에 접속되어 있다. 또한, 도 47에서 트랜지스터(6509)의 게이트는 트랜지스터(6517)의 게이트와 접속되지만, 트랜지스터(6509)의 게이트는 반드시 트랜지스터(6517)의 게이트와 접속되지 않아도 된다.
트랜지스터(6515)에 상술한 실시형태에서 예시한 트랜지스터를 적용할 수 있다. 트랜지스터(6515)의 오프 전류가 작기 때문에, 반도체 장치(6500)는 전원 공급 없이 장기간 정보를 유지할 수 있다. 트랜지스터(6515)의 스위칭 특성이 양호하기 때문에, 반도체 장치(6500)는 고속의 백업과 리커버리를 행할 수 있다.
본 실시형태에 나타내는 구성은, 다른 실시형태에 나타내는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 9)
본 실시형태는 상기 실시형태에 나타내는 기억 장치 등이 조합된 전자 부품 및 전자 기기의 일례를 나타낸다.
<전자 부품>
우선, 기억 장치(7100)가 제공된 전자 부품의 예를 도 48의 (A) 및 (B)를 사용하여 설명한다.
도 48의 (A)에 전자 부품(7700) 및 전자 부품(7700)이 실장된 기판(실장 기판(7704))의 사시도를 도시하였다. 도 48의 (A)에 도시된 전자 부품(7700)은 몰드(7711) 내에 기억 장치(7100)를 가진다. 도 48의 (A)는 전자 부품(7700)의 내부를 도시하기 위하여 일부를 생략한 것이다. 전자 부품(7700)은 몰드(7711)의 외측에 랜드(7712)를 가진다. 랜드(7712)는 전극 패드(7713)와 전기적으로 접속되고, 전극 패드(7713)는 기억 장치(7100)와 와이어(7714)에 의하여 전기적으로 접속된다. 전자 부품(7700)은 예를 들어 프린트 기판(7702)에 실장된다. 이와 같은 전자 부품이 복수 조합되고, 각각이 프린트 기판(7702) 위에서 전기적으로 접속됨으로써 실장 기판(7704)이 완성된다.
도 48의 (B)에 전자 부품(7730)의 사시도를 도시하였다. 전자 부품(7730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(7730)은 패키지 기판(7732)(프린트 기판) 위에 인터포저(7731)가 제공되고, 인터포저(7731) 위에 반도체 장치(7735) 및 복수의 기억 장치(7100)가 제공된다.
전자 부품(7730)에서는 기억 장치(7100)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타낸다. 또한, 반도체 장치(7735)는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(7732)은 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(7731)는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(7731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한, 인터포저(7731)는 인터포저(7731) 위에 제공된 집적 회로를 패키지 기판(7732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한, 인터포저(7731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(7732)을 전기적으로 접속하는 경우도 있다. 또한, 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(7731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없어, 집적 회로보다 적은 비용으로 제작할 수 있다. 한편으로, 실리콘 인터포저의 배선 형성은 반도체 프로세스에서 행할 수 있어, 수지 인터포저에서는 어려운 미세 배선의 형성이 용이하다.
HBM에서는 넓은 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그래서, HBM을 실장하는 인터포저에는 미세하고 고밀도의 배선 형성이 요구된다. 따라서, HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한, 실리콘 인터포저를 사용한 SiP나 MCM 등에서는 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성의 저하가 일어나기 쉽다. 또한, 실리콘 인터포저는 표면의 평탄성이 높기 때문에, 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 생기기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 옆으로 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한, 전자 부품(7730)과 중첩되어 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는, 인터포저(7731) 위에 제공되는 집적 회로의 높이를 높이를 일치하게 하는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(7730)에서는 기억 장치(7100)와 반도체 장치(7735)의 높이를 일치하게 하는 것이 바람직하다.
전자 부품(7730)을 다른 기판에 실장하기 위하여, 패키지 기판(7732)의 저부에 전극(7733)을 제공하여도 좋다. 도 48의 (B)에서는 전극(7733)을 땜납 볼로 형성하는 예를 도시하였다. 패키지 기판(7732)의 저부에 땜납 볼을 매트릭스로 제공함으로써, BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한, 전극(7733)을 도전성 핀으로 형성하여도 좋다. 패키지 기판(7732)의 저부에 도전성 핀을 매트릭스로 제공함으로써 PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(7730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어 SPGA(Staggered Pin Grid Array),LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
다른 실시형태 등에 기재되는 구성과 적절히 조합하여, 본 실시형태를 실시할 수 있다.
(실시형태 10)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치에 적용할 수 있는 전자 기기의 구체적인 예에 대하여 도 49를 사용하여 설명한다.
더 구체적으로는 본 발명의 일 형태에 따른 반도체 장치는 CPU나 GPU 등의 프로세서 또는 칩에 사용할 수 있다. 도 49에 본 발명의 일 형태에 따른 CPU나 GPU 등의 프로세서 또는 칩을 구비한 전자 기기의 구체적인 예를 도시하였다.
<전자 기기 시스템>
본 발명의 일 형태에 따른 GPU 또는 칩은 다양한 전자 기기에 탑재될 수 있다. 전자 기기의 예로서는, 예를 들어, 텔레비전 장치, 데스크톱형 또는 노트북형 퍼스널 컴퓨터, 컴퓨터용 등의 모니터, 디지털 사이니지(Digital Signage: 전자 간판), 파칭코기 등의 대형 게임기 등 비교적으로 큰 화면을 가지는 전자 기기 외에, 디지털 카메라, 디지털 비디오 카메라, 디지털 액자, 휴대 전화기, 휴대용 게임기, 휴대 정보 단말, 음향 재생 장치 등을 들 수 있다. 또한, 본 발명의 일 형태에 따른 GPU 또는 칩을 전자 기기에 제공함으로써, 전자 기기에 인공 지능을 탑재할 수 있다.
본 발명의 일 형태의 전자 기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써 표시부에서 영상이나 정보 등의 표시를 행할 수 있다. 또한 전자 기기가 안테나 및 이차 전지를 가지는 경우, 안테나를 비접촉 전력 전송에 사용하여도 좋다.
본 발명의 일 형태의 전자 기기는 센서(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 포함하는 것)를 가져도 좋다.
본 발명의 일 형태의 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜 또는 시각 등을 표시하는 기능, 다양한 소프트웨어(프로그램)를 실행하는 기능, 무선 통신 기능, 기록 매체에 기록되는 프로그램 또는 데이터를 판독하는 기능 등을 가질 수 있다. 도 49에 전자 기기의 일례를 도시하였다.
<휴대 전화기>
도 49의 (A)는 정보 단말의 일종인 휴대 전화기(스마트폰)가 도시된 것이다. 정보 단말(5500)은 하우징(5510)과 표시부(5511)를 가지고, 입력용 인터페이스로서 터치 패널이 표시부(5511)에 구비되면, 버튼이 하우징(5510)에 구비된다.
정보 단말(5500)은 본 발명의 일 형태의 칩을 적용함으로써 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는 예를 들어 회화를 인식하고, 그 회화 내용을 표시부(5511)에 표시하는 애플리케이션, 표시부(5511)에 구비된 터치 패널에 대하여 사용자가 입력한 문자, 도형 등을 인식하고, 표시부(5511)에 표시하는 애플리케이션, 지문이나 성문 등의 생체 인증을 행하는 애플리케이션 등을 들 수 있다.
[정보 단말 1]
도 49의 (B)는, 데스크톱형 정보 단말(5300)이 도시된 것이다. 데스크톱형 정보 단말(5300)은 정보 단말의 본체(5301)와 디스플레이(5302)와 키보드(5303)를 가진다.
데스크톱형 정보 단말(5300)은 상술한 정보 단말(5500)과 마찬가지로 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 이용한 애플리케이션을 실행할 수 있다. 인공 지능을 이용한 애플리케이션으로서는 예를 들어 설계 지원 소프트웨어, 문장 첨삭 소프트웨어, 식단(메뉴) 자동 생성 소프트웨어 등을 들 수 있다. 또한, 데스크톱형 정보 단말(5300)을 사용함으로써 신규 인공 지능의 개발을 행할 수 있다.
또한, 상기에서는 전자 기기로서 스마트폰, 및 데스크톱용 정보 단말을 예로 하고 각각 도 49의 (A) 및 (B)에 도시하였지만, 스마트폰 및 데스크톱용 정보 단말 이외의 정보 단말을 적용할 수 있다. 스마트폰 및 데스크톱용 정보 단말 이외의 정보 단말로서는 예를 들어 PDA(Personal Digital Assistant), 노트북형 정보 단말, 워크스테이션 등을 들 수 있다.
[전화 제품]
도 49의 (C)는 전화 제품의 일례인 전기 냉동 냉장고(5800)를 도시한 것이다. 전기 냉동 냉장고(5800)는 하우징(5801), 냉장실용 도어(5802), 냉동실용 도어(5803) 등을 가진다.
전기 냉동 냉장고(5800)에 본 발명의 일 형태의 칩을 적용함으로써, 인공 지능을 가지는 전기 냉동 냉장고(5800)를 실현할 수 있다. 인공 지능을 이용함으로써 전기 냉동 냉장고(5800)는 전기 냉동 냉장고(5800)에 보관되어 있는 식품, 그 식품의 소비 기한 등을 기초하여 식단을 자동 생성하는 기능이나 전기 냉동 냉장고(5800)에 보관되어 있는 식품에 맞춰 온도를 자동적으로 조절하는 기능 등을 가질 수 있다.
본 일례에서는, 전화 제품으로서 전기 냉동 냉장고에 대하여 설명하였지만, 그 외의 전화 제품으로서는 예를 들어 청소기, 전자 레인지, 전자 오븐, 밥솥, 온수기, IH 밥솥, 워터 서버, 에어컨을 포함한 냉난방 기구, 세탁기, 건조기, 오디오 비주얼 기기(audio visual appliance) 등을 들 수 있다.
[게임기]
도 49의 (D)는 게임기의 일례인 휴대 게임기(5200)를 도시한 것이다. 휴대 게임기는 하우징(5201), 표시부(5202), 버튼(5203) 등을 가진다.
휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 저소비전력의 휴대 게임기(5200)를 실현할 수 있다. 또한, 저소비전력에 의하여, 회로로부터의 발열을 저감시킬 수 있기 때문에, 발열로 인한 그 회로 자체, 주변 회로, 및 모듈에 대한 영향을 적게 할 수 있다.
또한, 휴대 게임기(5200)에 본 발명의 일 형태의 GPU 또는 칩을 적용함으로써, 인공 지능을 가지는 휴대 게임기(5200)를 실현할 수 있다.
원래, 게임의 진행, 게임상에 등장하는 생물의 언동, 게임상에서 발생하는 현상 등의 표현은 그 게임이 가지는 프로그램에 의하여 결정되지만, 휴대 게임기(5200)에 인공 지능을 적용함으로써, 게임의 프로그램에 한정되지 않는 표현이 가능하게 된다. 예를 들어 플레이어가 물어 보는 내용, 게임의 진행 상황, 시간, 게임상에 등장하는 인물의 언동이 변화되는 등의 표현이 가능하게 된다.
또한, 휴대 게임기(5200)에서 복수의 플레이어 참여가 필요한 게임을 행할 때, 인공 지능으로 의인화된 게임 플레이어를 구성할 수 있고, 그 게임 플레이어를 대전 상대로 함으로써 혼자서라도 게임에 참여할 수 있다.
도 49의 (D)에서는 게임기의 일례로서 휴대 게임기를 도시하였지만, 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기는 이에 한정되지 않는다. 본 발명의 일 형태의 GPU 또는 칩을 적용하는 게임기로서는 예를 들어 가정용의 거치형 게임기, 오락 시설(게임 센터, 유원지 등)에 설치되는 아케이드 게임기, 스포츠 시설에 설치되는 배팅 연습용 투구 머신 등을 들 수 있다.
[이동체]
본 발명의 일 형태의 GPU 또는 칩은 이동체인 자동차, 및 자동차의 운전석 주변에 적용할 수 있다.
도 49의 (E1)는 이동체의 일례인 자동차(5700)를 도시한 것이고, 도 49의 (E2)는 자동차의 내에서의 내부의 윈드실드 및 그 주변을 도시한 것이다. 도 49의 (E2)에서는 대시보드에 장착된 표시 패널(5701), 표시 패널(5702), 및 표시 패널(5703) 외에, 필러에 장착된 표시 패널(5704)을 도시하였다.
표시 패널(5701) 내지 표시 패널(5703)에는 스피도미터나 태코미터, 주행 거리, 급유량, 기어 상태, 및 에어컨디셔너의 설정 등을 표시함으로써, 다양한 정보를 제공할 수 있다. 또한 표시 패널에 표시되는 표시 항목이나 레이아웃 등은 사용자의 취향에 맞춰 적절히 변경할 수 있고, 디자인성을 높일 수 있다. 표시 패널(5701) 내지 표시 패널(5703)은 조명 장치로서 사용할 수도 있다.
표시 패널(5704)에는 자동차(5700)에 제공된 촬상 장치(도시 생략)로부터의 영상을 표시시킴으로써 필러로 차단된 시계(사각(死角))를 보완할 수 있다. 즉, 자동차(5700) 외측에 제공된 촬상 장치로부터의 화상을 표시함으로써 사각을 보완하여 안전성을 높일 수 있다. 또한, 보이지 않는 부분을 보완하는 영상을 표시함으로써, 더 자연스럽게 위화감 없이 안전을 확인할 수 있다. 표시 패널(5704)은 조명 장치로서 사용할 수도 있다.
본 발명의 일 형태의 GPU 또는 칩은 인공 지능의 구성 요소로서 적용할 수 있기 때문에, 예를 들어 상기 칩을 자동차(5700)의 자동 운전 시스템에 사용할 수 있다. 또한, 상기 칩을 도로 안내, 위험 예측 등을 행하는 시스템에 사용할 수 있다. 표시 패널(5701) 내지 표시 패널(5704)은 도로 안내, 위험 예측 등의 정보를 표시하는 구성으로 하여도 좋다.
또한, 상기에서는 이동체의 일례로서 자동차에 대하여 설명하였지만, 이동체는 자동차에 한정되지 않는다. 예를 들어 이동체로서는, 전철, 모노레일, 선박, 비행체(헬리콥터, 무인 항공기(드론), 비행기, 로켓) 등을 들 수도 있고, 이들 이동체에 본 발명의 일 형태의 칩을 적용하고, 인공 지능능 이용한 시스템을 부여할 수 있다.
[방송 시스템]
본 발명의 일 형태의 GPU 또는 칩은 방송 시스템에 적용할 수 있다.
도 49의 (F)에서는 방송 시스템에서의 데이터 전송을 모식적으로 도시하였다. 구체적으로는 도 49의 (F)는 방송국(5680)으로부터 송신된 전파(방송 신호)가 각 가정의 텔레비전 수신 장치(TV)(5600)에 전달될 때까지의 경로를 도시한 것이다. TV(5600)는 수신 장치를 구비하고(도시 생략), 안테나(5650)로 수신된 방송 신호는 상기 수신 장치를 통하여 TV(5600)에 송신된다.
도 49의 (F)에서는 안테나(5650)는 UHF(Ultra High Frequency) 안테나를 도시하였지만, 안테나(5650)로서는 BS·110°CS 안테나, CS 안테나 등도 적용할 수 있다.
전파(5675A), 전파(5675B)는 지상파 방송용의 방송 신호이고, 전파탑(5670)은 수신한 전파(5675A)를 증폭시켜, 전파(5675B)의 송신을 행한다. 각 가정에서는 안테나(5650)에서 전파(5675B)를 수신함으로써 TV(5600)에서 지상파 TV 방송을 시청할 수 있다. 또한, 방송 시스템은 도 49의 (F)에 도시된 지상파 방송에 한정되지 않고, 인공 위성을 사용한 위성 방송, 광 회선에 의한 데이터 방송 등으로 하여도 좋다.
상술한 방송 시스템은 본 발명의 일 형태의 칩을 적용하고, 인공 지능을 이용한 방송 시스템으로 하여도 좋다. 방송국(5680)에서 각 가정의 TV(5600)에 방송 데이터를 송신할 때, 인코더에 의하여 방송 데이터의 압축이 행해지고, 안테나(5650)가 상기 방송 데이터를 수신하였을 때, TV(5600)에 포함되는 수신 장치의 디코더에 의하여 상기 방송 데이터의 복원이 행해진다. 인공 지능을 이용함으로써 예를 들어 인코더의 압축 방법 중 하나인 움직임 보상 예측에서, 표시 화상에 포함되는 표시 패턴의 인식을 행할 수 있다. 또한, 인공 지능을 이용한 프레임 내 예측 등을 행할 수도 있다. 또한, 예를 들어 해상도가 낮은 방송 데이터를 수신하고, 해상도가 높은 TV(5600)에서 상기 방송 데이터의 표시를 행할 때, 디코더에 의한 방송 데이터의 복원에서, 업 컨버트 등의 화상 보간 처리를 행할 수 있다.
상술한 인공 지능을 이용한 방송 시스템은 방송 데이터의 양이 증대되는 초고정세도 텔레비전(UHD TV: 4K,8K 방송에 대하여 적합하다.
또한, TV(5600) 측에서의 인공 지능의 응용으로서 예를 들어 TV(5600)에 인공 지능을 가지는 녹화 장치를 제공하여도 좋다. 이와 같은 구성으로 함으로써, 상기 녹화 장치에 사용자의 취향을 인공 지능에 학습시킴으로써 사용자의 취향에 맞춘 프로그램을 자동적으로 녹화할 수 있다.
본 실시형태에서 설명한 전자 기기, 그 전자 기기의 기능, 인공 지능의 응용예, 그 효과 등은 다른 전자 기기에 관한 기재와 적절히 조합할 수 있다.
본 실시형태에 나타낸 구성 및 방법 등은 다른 실시형태 및 실시예에 나타낸 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는 본 발명의 일 형태인 절연체를 성막하고, TDS 분석을 행하였다. 또한, 본 실시예에서 4종의 시료 A, 시료 B, 시료 C 및 시료 D를 제작하였다.
<각 시료의 구성과 제작 방법>
이하에서는 본 발명의 일 형태에 따른 시료 A 내지 시료 D에 대하여 설명한다. 우선, 각 시료의 구조를 도 50의 (A)에 도시하였다. 각 시료는 기판(910)과, 기판(910) 위의 절연체(912)와, 절연체(912) 위의 절연체(913)와, 절연체(913) 위의 절연체(916)와, 절연체(916) 위의 절연체(918)를 가진다.
여기서, 시료 A 내지 시료 D는 성막 조건이 상이한 절연체(918)를 가진다. 이하에 시료 A 내지 시료 D에서의 절연체(918)의 성막 시에서의 성막 가스의 유량비를 아래의 표에 나타내었다.
[표 2]
Figure pat00002
다음으로, 각 시료의 제작 방법에 대하여 설명한다.
우선, 기판(910)으로서 실리콘 기판을 준비하였다. 이어서, 기판(910) 위에 절연체(912)로서 열 산화막을 100nm 형성하였다.
다음으로 절연체(912) 위에 절연체(913)로서 ALD법으로 막 두께가 5nm의 산화 알루미늄을 형성하였다.
이어서, 절연체(913) 위에 절연체(916)를 성막하였다. 절연체(916)로서 플라스마 CVD법을 사용하여 두께 100nm의 산화 실리콘막을 형성하였다. 성막 조건은 유량 5sccm의 실레인(SiH4), 유량 1000sccm의 일산화 이질소(N2O)를 사용하였다. 반응실의 압력을 133.3Pa로 하고, 성막 온도 325℃로 하고, 45W(13.56MHz)의 고주파(RF) 전력을 인가함으로써 성막하였다.
다음으로 절연체(916) 위에 절연체(918)로서 막 두께가 40nm의 산화 알루미늄을 형성하였다. 절연체(918)는 Al2O3의 타깃을 사용하고, 산소(O2)와 아르곤(Ar)의 혼합 분위기하에서, 스퍼터링법으로 성막하였다. 또한, 반응실의 압력을 0.4Pa, 성막 온도를 250℃, 및 성막 전력을 2.5kW(RF)로 하여 성막하였다.
또한, 시료 D에서는 제 1 산화 알루미늄막을 형성한 후, CMP 처리에서 제 1 산화 알루미늄막을 제거하고, 다시 같은 조건을 사용하여 절연체(918)를 형성하였다.
이상의 공정에 의하여 본 실시예의 시료를 제작하였다.
<각 시료의 TDS의 측정 결과>
시료 A 내지 시료 D에서, 절연체(918)를 제거한 후, 절연체(916)의 산소의 이탈량을 측정하였다. 또한, 상기 TDS 분석에서는 산소 분자에 상당하는 질량 전하비 m/z=32의 방출량을 측정하였다. TDS 분석 장치는 ESCO Ltd. 제조 TDS1200II를 사용하고, 승온 레이트는 30℃/min으로 하였다. 측정 결과를 도 50의 (B)에 도시하였다.
도 50의 (B)는 각 시료를 600℃까지 가열한 경우의 산소(O2)의 방출량[molecules/cm2]을 도시한 것이다. 따라서, 도 50의 (B)에서 세로축은 산소(O2)의 방출량[molecules/cm2]으로 한다.
또한, 온도 범위의 하한으로서는 탈 가스가 확인된 온도(약 40℃ 이상)로 하였다. 따라서, 측정 하한 이하의 탈 가스 방출량은 포함하지 않는다. 즉, 도면 내의 0.0[molecules/cm2]은 측정 하한 이하로 한다.
도 50의 (B)에서, 시료 A에서의 절연체(916)의 과잉 산소의 양은, 측정 하한 이하이었다. 또한, 시료 B에서의 절연체(916)의 과잉 산소의 양은 1.4×1015[molecules/cm2]이었다. 시료 C에서의 절연체(916)의 과잉 산소의 양은 2.3×1015[molecules/cm2]이었다. 또한, 시료 D에서의 절연체(916)의 과잉 산소의 양은 4.4×1015[molecules/cm2]이었다.
도 50의 (B)에서, 산소 가스를 포함하는 혼합 분위기를 사용하여 절연체(918)를 성막함으로써 절연체(916)에 과잉 산소 영역을 제공할 수 있는 것이 확인되었다. 또한, 절연체(918)의 성막 가스에서 산소 유량비가 높을수록 절연체(916)가 가지는 과잉 산소의 양이 많아지는 것을 알았다.
또한, 시료 C와 시료 D의 비교에 의하여, 절연체(918)에 상당하는 막을 형성하고, 상기 막을 제거한 후, 다시 절연체(918)를 제공함으로써 절연체(916)가 가지는 과잉 산소의 양은 증가되는 것을 알았다. 즉, 절연체(916)의 과잉 산소 영역은 절연체(918)의 성막 시에 형성되는 것을 알았다. 따라서, 성막 가스에 산소를 포함하는 절연막의 성막 및 제거를 여러 번 반복함으로써 절연체(916)가 가지는 과잉 산소의 양을 제어할 수 있다고 추측할 수 있다.
여기까지, 본 실시예에 나타낸 구성은 다른 실시예 또는 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 2)
본 실시예에서는 본 발명의 일 형태인 절연체를 성막하고, SIMS 분석을 행하였다. 또한, 본 실시예에서는, 20종의 시료를 제작하였다.
<각 시료의 구성과 제작 방법>
이하에서는 본 발명의 일 형태에 따른 20종의 시료에 대하여 설명한다. 우선, 각 시료의 구조를 도 51에 도시하였다. 각 시료는 기판(920)과, 기판(920) 위의 절연체(922)와, 절연체(922) 위의 산화물(924)과, 산화물(924) 위의 절연체(926)와, 절연체(926) 위의 절연체(928)를 가진다.
여기서, 절연체(928)의 성막 조건(4조건)과, 절연체(928) 성막 후의 가열 처리의 조건(5조건)을 조합하여 20종의 시료를 제작하였다. 또한, 절연체(928)의 성막 조건에 의한 시료의 분류를 시료 A그룹(시료 A1 내지 시료 A5), 시료 B그룹(시료 B1 내지 시료 B5), 시료 C그룹(시료 C1 내지 시료 C5), 및 시료 D그룹(시료 D1 내지 시료 D5)으로 한다. 또한, 가열 처리의 조건에 의한 시료의 분류를 시료 1그룹(시료 A1, 시료 B1, 시료 C1, 및 시료 D1), 시료 2그룹(시료 A2, 시료 B2, 시료 C2, 및 시료 D2), 시료 3그룹(시료 A3, 시료 B3, 시료 C3, 및 시료 D3), 시료 4그룹(시료 A4, 시료 B4, 시료 C4, 및 시료 D4), 및 시료 5그룹(시료 A5, 시료 B5, 시료 C5, 및 시료 D5)으로 한다.
20종의 시료에서의 절연체(928)의 성막 시의 성막 가스의 유량비, 및 절연체(928) 성막 후의 가열 처리의 설정 온도 및 시간을 아래의 표에 나타내었다.
[표 3]
Figure pat00003
다음으로, 각 시료의 제작 방법에 대하여 설명한다.
우선, 기판(920)으로서 실리콘 기판을 준비하였다. 이어서, 기판(920) 위에 절연체(922)로서 열 산화막을 100nm로 형성하였다.
다음으로 절연체(922) 위에 산화물(924)로서 막 두께 50nm의 In-Ga-Zn 산화물을 형성하였다. 산화물(924)은 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하고, 산소(O2)와 아르곤(Ar)의 혼합 분위기하에서, 스퍼터링법으로 성막하였다. 또한, 반응실의 압력을 0.4Pa, 성막 온도를 R.T, 및 성막 전력을 200W(DC)로 하여 성막하였다.
또한, 산화물(924)의 성막 시에 산소(O2)의 유량비가 33%의 혼합 분위기를 사용하였다. 또한, 여기서 성막 가스로서 사용하는 아르곤(Ar)에 5%의 중수소(D)를 첨가하였다.
이어서, 산화물(924) 위에 절연체(926)를 성막하였다. 절연체(926)로서 플라스마 CVD법을 사용하여 110nm의 산화 실리콘막을 형성하였다. 성막 조건은 유량 5sccm의 실레인(SiH4), 유량 1000sccm의 일산화 이질소(N2O)를 사용하였다. 반응실의 압력을 133.3Pa로 하고, 성막 온도를 325℃로 하고, 45W(13.56MHz)의 고주파(RF) 전력을 인가함으로써 성막하였다.
다음으로 절연체(926) 위에 절연체(928)로서 막 두께가 40nm의 산화 알루미늄을 형성하였다. 절연체(928)는 Al2O3의 타깃을 사용하고, 산소(O2)와 아르곤(Ar)의 혼합 분위기하에서 스퍼터링법으로 성막하였다. 또한, 반응실의 압력을 0.4Pa, 성막 온도를 250℃, 및 성막 전력을 2.5kW(RF)로 하여 성막하였다.
또한, 시료 D그룹(시료 D1, 시료 D2, 시료 D3, 및 시료 D4)에서는 제 1 산화 알루미늄막을 형성한 후, CMP 처리로 제 1 산화 알루미늄막을 제거하고, 다시 같은 조건을 사용하여 절연체(928)를 형성하였다.
이어서, 질소 분위기하에서 상기 표에 나타낸 조건으로 가열 처리를 행하였다.
이상의 공정에 의하여 본 실시예의 시료를 제작하였다.
<각 시료의 SIMS 측정 결과>
각 시료의 절연체(928), 절연체(926), 및 산화물(924)의 각 층을 정량층으로 하고, SIMS 분석을 행하여, 중수소(D) 농도를 검출하였다. 상기 측정에 의하여 얻어진 각 정량층의 프로파일을 합성한 결과를 도 52, 도 53, 도 54, 및 도 55에 도시하였다. 또한, 수소 농도 평가는, 분석 장치로서 ULVAC·PHI 제조 사중극형 SIMS 장치 ADEPT1010을 사용하였다.
또한, 본 SIMS 분석에서 검출된 중수소(D)는 산화물(924)의 성막 시에 혼입된 중수소(D)이다. 따라서, 산화물(924) 위의 절연체(926) 및 절연체(928)에서 검출된 중수소(D)는 산화물(924)로부터 확산된 중수소(D)라고 생각된다.
또한, 상술한 실시예로부터, 20종의 시료에서 절연체(926)가 가지는 과잉 산소의 양은 많은 순서대로 시료 D그룹, 시료 C그룹, 시료 B그룹, 시료 A그룹이라고 생각된다.
도 52의 (A)는 시료 1그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다. 도 52의 (B)는 시료 2그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다. 도 53의 (A)는 시료 3그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다. 도 53의 (B)는 시료 4그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다. 도 54는 시료 5그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다.
도 52 및 도 53에서, 절연체(926)가 가지는 과잉 산소의 양이 많으면, 산화물(924) 내의 중수소가 확산되는 경향이 더 있는 것을 알았다. 특히, 절연체(928)의 성막 시의 산소 유량비가 10% 이상(시료 B그룹, 시료 C그룹, 및 시료 D그룹)과, 산소 유량비가 0%(시료 A그룹)를 비교한 경우 현저한 경향이 보였다.
또한, 도 52의 (A) 및 (B), 그리고 도 53과의 비교에 의하여, 각 시료에 대하여 가열 처리를 행한 경우, 산화물(924) 내의 중수소 농도가 저하되고, 절연체(928)의 중수소 농도가 상승되는 것을 알았다. 즉, 산화물(924) 내의 수소는 가열 처리에 의하여 절연체(928)로 확산되고, 산화물(924) 내의 수소 농도가 저하되는 것을 알았다.
또한, 절연체(928)의 성막 시의 산소 유량비가 50% 이상(시료 C그룹 및 시료 D그룹)일 때, 가열 처리의 온도가 350℃ 이상인 경우, 산화물(924) 내의 중수소 농도의 저하 및 절연체(928)의 중수소 농도의 상승이 현저하다.
여기서, 도 52, 도 53 및 도 54에 도시된 SIMS 프로파일을 사용하여 산화물(924), 절연체(926), 및 절연체(928) 내의 중수소 농도를 적분한 결과를 도 55에 도시하였다.
도 55의 (A)는 산화물(924) 내의 중수소(D) 농도의 적분값을 도시한 것이다. 도 55의 (B)는 절연체(926) 내의 중수소(D) 농도의 적분값을 도시한 것이다. 도 55의 (C)는 절연체(928) 내의 중수소(D) 농도의 적분값을 도시한 것이다. 또한, 적분값은 각 구조체의 주성분 프로파일이 안정된 영역을 사용하여 산출하였다.
도 55의 (A)에서, 절연체(926) 내의 과잉 산소의 양이 많거나, 또는 절연체(928)의 성막 시의 산소 유량비가 클수록 산화물(924)의 중수소(D) 농도는 저하되는 경향이 있는 것을 알았다. 또한, 가열 처리의 온도가 높을수록 산화물(924) 내의 중수소(D) 농도는 저하되는 것을 알았다. 또한, 가열 처리의 시간을 길게 하면, 산화물(924) 내의 중수소(D) 농도는 저하되는 것을 알았다.
또한, 도 55의 (B)에서, 절연체(926) 내의 과잉 산소의 양이 많거나, 또는 절연체(928)의 성막 시의 산소 유량비가 클수록, 절연체(926)의 중수소(D) 농도는 저하되는 경향이 있는 것을 알았다. 한편으로, 가열 처리의 온도가 높을수록, 절연체(926) 내의 중수소(D) 농도는 증가되는 것을 알았다. 특히, 가열 처리는 350℃ 이상인 것이 바람직하다는 것을 알았다.
또한, 도 55의 (C)에서, 절연체(926) 내의 과잉 산소의 양이 많거나, 또는 절연체(928)의 성막 시의 산소 유량비가 클수록 절연체(928)의 중수소(D) 농도는 증가되는 경향이 있는 것을 알았다. 또한, 가열 처리의 온도가 높을수록 절연체(928) 내의 중수소(D) 농도는 증가되는 것을 알았다. 특히, 가열 처리의 온도가 높을수록 바람직하다는 것을 알았다. 한편으로, 가열 처리의 시간을 길게 하면, 절연체(928) 내의 중수소(D) 농도는 평준화되는 경향이 있는 것을 알았다.
이상으로부터, 산화물(924)에 근접되는 절연체(926) 내의 과잉 산소의 양이 많거나, 또는 절연체(928)의 성막 시의 산소 유량비가 클수록 산화물(924) 내의 중수소(D) 농도는 저감되는 경향이 있는 것이 확인되었다. 또한, 가열 처리를 행함을로써, 산화물(924) 내의 중수소(D) 농도는 저감되는 한편, 절연체(928)의 중수소(D) 농도는 증가되는 것을 알았다.
따라서, 산화물(924) 내의 수소는 절연체(926)를 통하여 절연체(928)로 확산되는 것이 확인되었다. 즉, 산화물(924) 내의 수소는 절연체(928)에 포획·고착한다고(게터링이라고도 함) 생각된다. 또한, 가열 처리의 조건에 따라 산화물(924) 내의 수소는 절연체(926) 및 절연체(928)를 통하여 외방 확산될 가능성이 시사되었다.
상기 결과로부터 절연체(926) 내의 과잉 산소는 절연체(926) 및 절연체(926)와 접하는 막에서의 수소의 확산에 대하여 영향 요인이 될 가능성이 있는 것을 알았다. 또한, 한편으로 절연체(928)의 막질에 따라 절연체(928)의 수소의 확산 계수가 상이할 가능성이 있는 것을 알았다. 또한, 절연체(928)의 막질에 따라, 수소가 포획되거나, 또는 고착하는 양이 상이할 가능성이 있는 것을 알았다. 또한, 산화물(924) 내의 수소는 절연체(926) 및 절연체(928)를 통하여 외방 확산될 가능성이 있는 것을 알았다.
본 실시예에서, 산화물 내의 수소는 산화물 근방에 제공된 절연체에 의하여 포획 또는 고착됨으로써 저감시킬 수 있다는 것을 알았다. 또한, 나중의 공정에 의하여 산화물 내의 수소는 산화물 근방에 제공된 절연체를 통하여 외방 확산이 가능하다는 것을 알았다. 따라서, 산화물이나 절연체의 성막 공정 등, 산화물의 성막 처리 이후의 공정에서 혼입된 산화물 내의 수소는 나중의 공정에 의하여 제거 또는 저감시킬 수 있는 것이 확인되었다.
즉, 산화물 반도체를 사용하는 경우, 산화물 반도체에 근접하는 막에 과잉 산소 영역을 가지는 막을 사용하면 좋다. 또는, 산화물 반도체에 과잉 산소 영역을 가지는 막을 개재하여 수소를 포획 또는 고착하는 막을 제공하면 좋다. 또는, 가열 처리 등을 행함으로써 산화물 반도체 내의 수소를 절연체를 통하여, 외방 확산을 행하면 좋다.
구체적으로는 산화물 반도체에 근접하여 과잉 산소 영역을 가지는 산화 질화 실리콘 등의 막을 개재하여, 산화 알루미늄 등을 배치하면 좋다. 또한, 산화물 반도체에 근접하여 과잉 산소 영역을 가지는 산화 질화 실리콘 등의 막을 개재하여, 산화 알루미늄 등을 배치한 후, 가열 처리를 행하면 좋다.
상기 구성을 사용함으로써 수소 농도가 저감된 산화물을 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
여기까지, 본 실시예에 나타낸 구성은 다른 실시예 또는 실시형태와 적절히 조합하여 사용할 수 있다.
(실시예 3)
본 실시예에서는 본 발명의 일 형태의 절연체를 성막하고, SIMS 분석 및 화상 해석을 행하였다. 또한, 본 실시예에서는 12종의 시료를 제작하였다.
<각 시료의 구성과 제작 방법>
이하에서는 본 발명의 일 형태에 따른 12종의 시료에 대하여 설명한다. 우선, 각 시료의 구조를 도 56에 도시하였다. 각 시료는 기판(930)과, 기판(930) 위의 절연체(932)와, 절연체(932) 위의 산화물(934)과, 산화물(934) 위의 절연체(936)와, 절연체(936) 위의 절연체(938)와, 절연체(938) 위의 절연체(939)를 가진다.
여기서, 절연체(938)의 성막 조건(3조건), 절연체(938) 성막 후의 가열 처리의 조건(3조건), 및 절연체(939)의 유무(2조건)를 조합하여 12종의 시료를 제작하였다.
또한, 절연체(938)의 성막 조건, 및 절연체(939)의 유무에 따른 시료의 분류를 시료 E그룹(시료 1E, 시료 4E, 및 시료 5E), 시료 F그룹(시료 1F, 시료 4F, 및 시료 5F), 시료 G그룹(시료 1G, 시료 4G, 및 시료 5G), 및 시료 H그룹(시료 1H, 시료 4H, 및 시료 5H)으로 한다. 또한, 가열 처리의 조건에 따른 시료의 분류를 시료 1그룹(시료 1E, 시료 1F, 시료 1G, 및 시료 1H), 시료 4그룹(시료 4E, 시료 4F, 시료 4G, 및 시료 4H), 및 시료 5그룹(시료 5E, 시료 5F, 시료 5G, 및 시료 5H)으로 한다.
이하에 12종의 시료에서의 절연체(938) 성막 후의 가열 처리의 설정 온도 및 가열 시간, 절연체(938)의 막 두께, 및 절연체(939)의 유무를 아래의 표에 나타낸다.
[표 4]
Figure pat00004
다음으로, 각 시료의 제작 방법에 대하여 설명한다.
우선, 기판(930)으로서 실리콘 기판을 준비하였다. 이어서, 기판(930) 위에 절연체(932)로서 열 산화막을 100nm로 형성하였다.
다음으로 절연체(932) 위에 산화물(934)로서 막 두께가 50nm의 In-Ga-Zn 산화물을 형성하였다. 산화물(934)은 In:Ga:Zn=4:2:4.1[원자수비]의 타깃을 사용하고, 산소(O2)와 아르곤(Ar)의 혼합 분위기하에서 스퍼터링법으로 성막하였다. 또한, 반응실의 압력을 0.4Pa, 성막 온도를 R.T, 및 성막 전력을 200W(DC)로서 성막하였다.
또한, 산화물(934)의 성막 시에 산소(O2)의 유량비가 33%의 혼합 분위기를 사용하였다. 또한, 여기서 성막 가스로서 사용하는 아르곤(Ar)에 5%의 중수소(D)를 첨가하였다.
이어서, 산화물(934) 위에, 절연체(936)를 성막하였다. 절연체(936)로서 플라스마 CVD법을 사용하여 110nm의 산화 실리콘막을 형성하였다. 성막 조건은 유량 5sccm의 실레인(SiH4), 유량 1000sccm의 일산화 이질소(N2O)를 사용하였다. 반응실의 압력을 133.3Pa로 하고, 성막 온도를 325℃로 하고, 45W(13.56MHz)의 고주파(RF) 전력을 인가함으로써 성막하였다.
다음으로 절연체(936) 위에, 절연체(938)로서 소정의 막 두께의 산화 알루미늄을 형성하였다. 절연체(938)는 Al2O3의 타깃을 사용하고, 산소(O2)의 유량비가 50%, 아르곤(Ar)의 유량비가 50%의 혼합 분위기하에서, 스퍼터링법으로 성막하였다. 또한, 반응실의 압력을 0.4Pa, 성막 온도를 250℃, 및 성막 전력을 2.5kW(RF)로서 성막하였다.
이어서, 질소 분위기하에서 상기 표에 나타낸 조건으로 가열 처리를 행하였다.
다음으로 절연체(938) 위에, 스퍼터링법을 사용하여 절연체(939)로서 막 두께 20nm의 질화 실리콘막을 형성하였다.
이상의 공정에 의하여 본 실시예의 시료를 제작하였다.
<각 시료의 SIMS 측정 결과>
각 시료의 절연체(939), 절연체(938), 절연체(936), 및 산화물(934)의 각 층을 정량층으로 하고 SIMS 분석을 행하여 중수소(D) 농도를 검출하였다. 상기 측정에 의하여 얻어진 각 정량층의 프로파일을 합성한 결과를 도 57 및 도 58에 도시하였다. 또한, 수소 농도 평가는 분석 장치로서 ULVAC·PHI 제조 사중극형 SIMS 장치 ADEPT1010을 사용하였다.
또한, 본 SIMS 분석에서 검출된 중수소(D)는 산화물(934)의 성막 시에 혼입된 중수소(D)이다. 따라서, 산화물(934) 위의 절연체(936) 및 절연체(938)에서 검출된 중수소(D)는 산화물(934)로부터 확산된 중수소(D)라고 생각된다.
도 57의 (A)는 시료 E그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다. 도 57의 (B)는 시료F 그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다. 도 58의 (A)는 시료 G그룹의 막 내의 중수소(D) 농도의 깊이 방향 프로파일을 도시한 것이다.
도 57의 (A) 및 (B)에서, 절연체(939)는 수소에 대한 배리어성을 가지는 것이 확인되었다. 또한, 가열 처리의 시간을 길게 하여도 산화물(934) 내의 수소 농도에 현저한 차이는 보이지 않았다.
한편으로, 도 57의 (A)에 도시된 바와 같이, 배리어성을 가지는 막(절연체(939))을 제공하지 않는 경우, 가열 처리의 시간이 길어지면 산화물(934)의 수소 농도가 크게 감소되었다. 이는 산화물(934)에 내재되는 수소가 절연체(936) 및 절연체(938)를 통하여 외방에 방출(외방 확산)되기 때문에, 시료 E그룹에서의 수소의 총량이 감소된 것으로 생각된다.
또한, 도 57의 (B), 도 58의 (A), 및 도 58의 (B)에 의하여 가열 처리로 절연체(938) 내의 중수소는 절연체(939) 측으로 확산되는 것이 확인되었다.
또한, 도 57의 (B)와 도 58의 (A)를 비교하면, 절연체(938)의 중수소의 농도는 거의 동등한 것을 알았다. 이는, 절연체(938)의 막 두께가 20nm, 또는 막 두께 40nm로 비교적으로 얇은 막 두께이기 때문에 절연체(938)에서의 중수소의 농도가 포화된 것으로 생각된다.
한편으로, 도 58의 (B)에서, 절연체(938)의 막 두께가 80nm로 비교적으로 두꺼운 경우, 가열 처리의 시간이 길어짐에 따라 절연체(938) 내의 중수소의 확산은 진행된다고 추측된다.
특히, 가열 처리의 시간이 8시간인 시료 5H는 절연체(938) 내에서 중수소의 농도에 극댓값이 관찰되었다. 구체적으로는 절연체(936)에 근접하는 영역은 중수소의 농도가 비교적으로 높고, 절연체(939)에 가까운 영역은 중수소의 농도가 낮은 것을 알았다.
즉, 시료 5H의 절연체(938)에서, 절연체(939) 측보다 절연체(936) 측에 중수소의 농도가 높은 영역을 가진다.
그래서, 시료 G그룹(절연체(938)의 막 두께 20nm), 시료 F그룹(절연체(938)의 막 두께 40nm), 및 시료 H그룹(절연체(938)의 막 두께 80nm)에 상당하는 막 구조를 성막하고, 단면 관찰을 행하였다. 또한, 단면을 주사형 투과 전자 현미경(STEM: Scanning Transmission Electron Microscope)에 의하여 관찰하였다. 관찰용 장치는 히타치 하이테크놀로지즈사 제조 HD-2700을 이용하였다.
또한, 절연체(938)에 상당하는 막으로서 소정의 막 두께의 산화 알루미늄을 형성하였다. 절연체(938)는 Al2O3의 타깃을 사용하고, 산소(O2)의 유량비가 50%, 아르곤(Ar)의 유량비가 50%인 혼합 분위기하에서, 스퍼터링법으로 성막하였다. 또한, 반응실의 압력을 0.4Pa, 성막 온도를 250℃, 및 성막 전력을 2.5kW(RF)로 하여 성막하였다.
도 59의 (A)는 막 두께 20nm의 산화 알루미늄막의 단면 사진이다. 도 59의 (B)는 막 두께 40nm의 산화 알루미늄막의 단면 사진이다. 도 59의 (C)는 막 두께 80nm의 산화 알루미늄막의 단면 사진이다.
도 59의 (A)에 도시된 바와 같이, 막 두께 20nm(측정 막 두께 20.3nm)의 산화 알루미늄막은 비정질 영역만이 관찰되었다.
한편으로, 도 59의 (A) 및 (B)에서, 산화 알루미늄막은 성막 시작 때부터 25nm 이상 30nm 이하의 영역에서, 막질이 변화된 것이 확인되었다. 즉, 성막 시작 때부터 25nm 내지 30nm 이하의 영역의 막질과, 25nm 내지 30nm 이상의 영역의 막질이 상이한 것이 확인되었다.
구체적으로는 도 59의 (B)에 도시된 바와 같이, 막 두께 40nm(측정 막 두께 41.9nm)의 산화 알루미늄막은 상기 산화 알루미늄막의 하부에 비결정 영역을 가지고, 상기 알루미늄막의 상부에 결정을 포함하는 영역이 관찰된다. 도 59의 (B)에서 비정질 영역의 측정 막 두께는 28.7nm, 결정을 포함하는 영역의 측정 막 두께는 13.2nm이었다.
또한, 도 59의 (C)에 도시된 바와 같이, 막 두께 80nm(측정 막 두께 73.1nm)의 산화 알루미늄막에서도 상기 산화 알루미늄막의 하부에 비결정 영역을 가지고, 상기 알루미늄막의 상부에 결정을 포함하는 영역이 관찰된다. 도 59의 (C)에서, 비정질 영역의 측정 막 두께는 27.5nm, 결정을 포함하는 영역의 측정 막 두께는 45.7nm이었다.
따라서, 시료 5H의 절연체(938) 내는 비정질층과 결정층이 적층 상태이기 때문에, 중수소의 농도에 극댓값이 관찰되었을 개연성이 높고, 비정질 산화 알루미늄은 결정을 포함하는 산화 알루미늄보다 중수소의 확산 농도가 높다고 추측된다. 즉, 비정질의 산화 알루미늄은 결정을 포함하는 산화 알루미늄보다 수소의 저장량이 많다고 생각된다.
이상으로, 절연체(938)는 결정성이 낮은 것이 수소의 저장량이 더 크다는 것이 확인되었다. 또한, 절연체(938)는 결정성이 높은 것이 수소에 대한 배리어성이 더 높다는 것이 확인되었다.
따라서, 결정성이 높은 절연체(938)보다 비정질 또는 결정성이 낮은 절연체(938)가 수소를 포획·고착하는(게터링이라고도 함) 양이 더 많다고 생각된다. 한편으로, 결정성이 높은 절연체(938)는 비정질 또는 결정성이 낮은 절연체(938)보다 수소의 확산을 억제하는, 즉, 수소에 대한 배리어성이 크다고 생각된다.
본 실시예에 의하여, 산화물 내의 수소는 산화물 근방에 제공된 절연체에 의하여 포획 또는 고착됨으로써 저감할 수 있는 것을 알았다. 또한, 후공정에 의하여 산화물 내의 수소는 산화물 근방에 제공된 절연체를 통하여 외방 확산이 가능한 것을 알았다. 따라서, 산화물이나 절연체의 성막 공정 등, 산화물의 성막 처리 이후의 공정에서 혼입한 산화물 내의 수소는 후공정에 의하여 제거 또는 저감할 수 있는 것이 확인되었다.
즉, 산화물 반도체를 사용하는 경우, 산화물 반도체에 근접하는 막에 과잉 산소 영역을 가지는 막을 사용하면 좋다. 또는, 산화물 반도체에, 과잉 산소 영역을 가지는 막을 개재하여, 수소를 포획 또는 고착하는 막을 제공하면 좋다. 또는, 가열 처리 등을 행함으로써, 산화물 반도체 내의 수소를 절연체를 통하여 외방 확산을 행하면 좋다.
구체적으로는 산화물 반도체에 근접하여 과잉 산소 영역을 가지는 산화 질화 실리콘 등의 막을 개재하여 산화 알루미늄 등을 배치하면 좋다. 또한, 산화물 반도체에 근접하여 과잉 산소 영역을 가지는 산화 질화 실리콘 등의 막을 개재하여 산화 알루미늄 등을 배치한 후, 가열 처리를 행하면 좋다.
상기 구성을 사용함으로써 수소 농도가 저감된 산화물을 사용한 반도체 장치를 제공할 수 있다. 따라서, 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여 양호한 전기 특성을 가지는 반도체 장치를 제공할 수 있다.
여기까지, 본 실시예에 나타낸 구성은 다른 실시예 또는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
10: 산화물 반도체
12 절연체
14: 금속 산화물
20: 모델
21: 간극 영역
22: 간극 영역
24: 모델
26: 모델
100: 용량 소자
110: 도전체
112: 도전체
115: 도전체
120: 도전체
125: 도전체
130: 절연체
140: 도전체
142: 절연체
145: 절연체
150: 절연체
152: 절연체
153: 도전체
154: 절연체
156: 절연체
200: 트랜지스터
200_n: 트랜지스터
200_1: 트랜지스터
205: 도전체
205a: 도전체
205b: 도전체
210: 절연체
211: 절연체
212: 절연체
214: 절연체
216: 절연체
217: 절연체
218: 도전체
222: 절연체
224: 절연체
230: 산화물
230a: 산화물
230A: 산화막
230b: 산화물
230B: 산화막
230c: 산화물
230c1: 산화물
230c2: 산화물
230C: 산화막
240: 도전체
240_n: 도전체
240_1: 도전체
240a: 도전체
240b: 도전체
241: 절연체
241a: 절연체
241b: 절연체
242: 도전체
242a: 도전체
242A: 도전막
242b: 도전체
242B: 도전체층
243: 산화물
243a: 산화물
243A: 산화막
243b: 산화물
243B: 산화물층
246: 도전체
246a: 도전체
246b: 도전체
250: 절연체
250A: 절연막
260: 도전체
260a: 도전체
260A: 도전막
260A:a 도전막
260A:b 도전막
260b: 도전체
265: 밀봉부
265a: 밀봉부
265b: 밀봉부
272: 절연체
273: 절연체
274: 절연체
280: 절연체
282: 절연체
283: 절연체
284: 절연체
286: 절연체
287: 절연체
287A: 절연체
290: 메모리 디바이스
290_n: 메모리 디바이스
290_1: 메모리 디바이스
290_2: 메모리 디바이스
292: 용량 디바이스
294: 도전체
296: 절연체
298: 절연체
300: 트랜지스터
311: 기판
313: 반도체 영역
314a: 저저항 영역
314b: 저저항 영역
315: 절연체
316: 도전체
320: 절연체
322: 절연체
324: 절연체
326: 절연체
328: 도전체
330: 도전체
350: 절연체
352: 절연체
354: 절연체
356: 도전체
400: 트랜지스터
405: 도전체
430c: 산화물
431a: 산화물
431b: 산화물
432a: 산화물
432b: 산화물
442: 도전체
442a: 도전체
442b: 도전체
443: 산화물
443a: 산화물
443b: 산화물
450: 절연체
460: 도전체
460a: 도전체
460b: 도전체
910: 기판
912: 절연체
913: 절연체
916: 절연체
918: 절연체
920: 기판
922: 절연체
924: 산화물
926: 절연체
928: 절연체
930: 기판
932: 절연체
934: 산화물
936: 절연체
938: 절연체

Claims (12)

  1. 반도체 장치로서,
    기판 위의 트랜지스터;
    상기 트랜지스터로서,
    산화물 반도체와;
    상기 산화물 반도체 위의 게이트 절연체와;
    상기 게이트 절연체 위의 게이트 전극을 포함하는 상기 트랜지스터;
    상기 산화물 반도체와 접하는 제 1 절연체; 및
    상기 제 1 절연체, 상기 산화물 반도체, 상기 게이트 절연체, 및 상기 게이트 전극 위에 접하는 제 2 절연체를 포함하고,
    상기 산화물 반도체, 상기 게이트 절연체, 및 상기 게이트 전극은 상기 제 1 절연체의 개구 내에 위치하는, 반도체 장치.
  2. 제 1 항에 있어서
    상기 제 1 절연체는 과잉 산소를 포함하고,
    상기 제 2 절연체는 수소를 포획 또는 고착하고,
    상기 산화물 반도체 내의 수소는 상기 과잉 산소와 결합하고,
    상기 과잉 산소와 결합한 수소는 상기 제 1 절연체를 통과하고, 상기 제 2 절연체에 포획 또는 고착되고,
    상기 수소와 결합한 과잉 산소는 상기 제 1 절연체에 과잉 산소로서 잔존하는, 반도체 장치.
  3. 제 1 항에 있어서
    상기 산화물 반도체는 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 절연체는 산화 질화 실리콘을 포함하고,
    상기 제 2 절연체는 산화 알루미늄을 포함하는, 반도체 장치.
  5. 메모리 디바이스로서,
    제 1 항에 따른 상기 반도체 장치를 포함하는, 메모리 디바이스.
  6. 반도체 장치로서,
    기판 위의 트랜지스터;
    상기 트랜지스터로서,
    산화물 반도체와;
    상기 산화물 반도체 위의 게이트 절연체와;
    상기 게이트 절연체 위의 게이트 전극을 포함하는 상기 트랜지스터;
    상기 산화물 반도체와 접하는 제 1 절연체;
    상기 제 1 절연체, 상기 산화물 반도체, 상기 게이트 절연체, 및 상기 게이트 전극 위에 접하는 제 2 절연체; 및
    상기 제 2 절연체 위에 접하는 제 3 절연체를 포함하고,
    상기 산화물 반도체, 상기 게이트 절연체, 및 상기 게이트 전극은 상기 제 1 절연체의 개구 내에 위치하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 절연체는 과잉 산소를 포함하고,
    상기 제 2 절연체는 수소를 포획 또는 고착하고,
    상기 제 3 절연체는 수소에 대한 배리어성을 가지고,
    상기 산화물 반도체 내의 수소는 상기 과잉 산소와 결합하고,
    상기 과잉 산소와 결합한 수소는 상기 제 1 절연체를 통과하고, 상기 제 2 절연체에 포획 또는 고착되고,
    상기 수소와 결합한 과잉 산소는 상기 제 1 절연체에 과잉 산소로서 잔존하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 산화물 반도체는 인듐, 갈륨, 및 아연을 포함하는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 절연체는 산화 질화 실리콘을 포함하고,
    상기 제 2 절연체는 산화 알루미늄을 포함하는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 3 절연체는 질화 실리콘을 포함하는, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 제 3 절연체는, 상기 제 2 절연체를 개재하여 상기 산화물 반도체, 상기 게이트 절연체 및 상기 게이트 전극과 중첩하는, 반도체 장치.
  12. 메모리 디바이스로서,
    제 6 항에 따른 상기 반도체 장치를 포함하는, 메모리 디바이스.
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