KR20200066549A - 트렌치 커패시터들에 대한 캡 구조체 - Google Patents

트렌치 커패시터들에 대한 캡 구조체 Download PDF

Info

Publication number
KR20200066549A
KR20200066549A KR1020190111457A KR20190111457A KR20200066549A KR 20200066549 A KR20200066549 A KR 20200066549A KR 1020190111457 A KR1020190111457 A KR 1020190111457A KR 20190111457 A KR20190111457 A KR 20190111457A KR 20200066549 A KR20200066549 A KR 20200066549A
Authority
KR
South Korea
Prior art keywords
trench
layer
capacitor
conductive cap
substrate
Prior art date
Application number
KR1020190111457A
Other languages
English (en)
Other versions
KR102295353B1 (ko
Inventor
야오-웬 창
하이-당 트린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200066549A publication Critical patent/KR20200066549A/ko
Application granted granted Critical
Publication of KR102295353B1 publication Critical patent/KR102295353B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49589—Capacitor integral with or on the leadframe
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 출원의 다양한 실시예들은 도전성 캡 구조체를 갖는 트렌치 커패시터에 관한 것이다. 일부 실시예들에서, 트렌치 커패시터는 하부 커패시터 전극, 하부 커패시터 전극 위에 놓이는 커패시터 유전체 층, 및 커패시터 유전체 층 위에 놓이는 상부 커패시터 전극을 포함한다. 커패시터 유전체 층 및 상부 커패시터 전극은 기판 내로 가압되어 기판 내로 함몰된 갭을 형성한다. 도전성 캡 구조체는 상부 커패시터 전극 상의 갭을 커버하여 갭을 실링한다. 일부 실시예들에서, 도전성 캡 구조체는 물리적 기상 증착(PVD)에 의해 형성된 금속 층을 포함하고 화학적 기상 증착(CVD)에 의해 금속 층 위에 놓이게 형성된 금속 질화물 층을 추가로 포함한다. 다른 실시예들에서, 도전성 캡 구조체는 다른 적당한 재료들이거나 이를 포함하고 그리고/또는 다른 성막 프로세스들에 의해 형성된다.

Description

트렌치 커패시터들에 대한 캡 구조체{CAP STRUCTURE FOR TRENCH CAPACITORS}
관련 출원들의 참조
이 출원은 2018년 11월 30일자로 출원된 미국 가출원 제62/773,345호의 이익을 주장한다. 앞서 언급된 출원의 내용은 이로써 그 전체가 참고로 포함된다.
모바일 폰들 및 다른 모바일 디바이스들은 모바일 디바이스들의 인쇄 회로 보드들(PCB들)에 별개로 실장되는(discretely mounted) 세라믹 커패시터들 및 다른 수동 디바이스들에 종종 의존한다. 그렇지만, 이것은 PCB들 상의 많은 양의 표면적을 사용하며 따라서 모바일 디바이스 사이즈 및/또는 모바일 디바이스 기능을 제한한다. 게다가, 수동 디바이스들을 별개로 실장하는 것은 제조 비용을 증가시킨다. 그에 따라, 모바일 디바이스들은 사이즈를 감소시키고, 비용을 감소시키며, 기능을 증대시키기 위해 집적 수동 디바이스들(integrated passive devices, IPD들)에 점점 더 의지하고 있다. IPD는 단일 모놀리식 디바이스 내에 임베딩되어 집적 회로(IC)로서 패키징되는 하나 이상의 수동 디바이스의 집합체이다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처들이 축척대로 그려져 있지 않음에 유의해야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 도전성 캡 구조체를 포함하는 트렌치 커패시터의 일부 실시예들의 단면도를 예시하고 있다.
도 2a 내지 도 2e는 도 1의 트렌치 커패시터의 다양한 대안의 실시예들의 단면도들을 예시하고 있다.
도 3a 내지 도 3c는 다수의 트렌치 세그먼트들에 개별적인 다수의 도전성 캡 구조체들을 포함하는 트렌치 커패시터의 다양한 실시예들의 단면도들을 예시하고 있다.
도 4a 및 도 4b는 도 3a 내지 도 3c 중 어느 하나에서의 트렌치 커패시터의 다양한 실시예들의 상부 레이아웃들을 예시하고 있다.
도 5는 트렌치내 커패시터 전극들(in-trench capacitor electrodes)이 도시되어 있는 도 4a의 트렌치 커패시터의 보다 상세한 상부 레이아웃을 예시하고 있다.
도 6은 다수의 트렌치 세그먼트들에 의해 공유되는 단일 도전성 캡 구조체를 포함하는 트렌치 커패시터의 일부 실시예들의 단면도를 예시하고 있다.
도 7은 도 6의 트렌치 커패시터의 일부 실시예들의 상부 레이아웃을 예시하고 있다.
도 8a 및 8b는 다수의 트렌치 그룹들에 개별적인 다수의 도전성 캡 구조체들을 포함하는 트렌치 커패시터의 다양한 실시예들의 단면도들을 예시하고 있다.
도 9a 및 도 9b는 도 8a의 트렌치 커패시터의 다양한 실시예들의 상부 레이아웃들을 예시하고 있다.
도 10은 트랜지스터에 전기적으로 커플링되고 다수의 트렌치 세그먼트들에 개별적인 다수의 도전성 캡 구조체들을 포함하는 트렌치 커패시터의 일부 실시예들의 단면도를 예시하고 있다.
도 11 내지 도 22는 도전성 캡 구조체를 포함하는 트렌치 커패시터를 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 예시하고 있다.
도 23은 도 11 내지 도 22의 방법의 일부 실시예들의 블록 다이어그램을 예시하고 있다.
본 개시내용은 본 개시내용의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 하기의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가의 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 그에 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위에(above)" "상부(upper)" 및 이와 유사한 것과 같은, 공간 관계어들(spatially relative terms)은, 본 명세서에서 설명의 편의를 위해, 도면들에 예시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데 사용될 수 있다. 공간 관계어들은 도면들에 묘사된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간 관계 기술어들(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다.
모바일 디바이스들의 사이즈를 감소시키기 위해, 모바일 디바이스들의 비용을 감소시키기 위해, 모바일 디바이스들의 기능을 증대시키기 위해, 또는 전술한 것들의 임의의 조합을 위해 세라믹 커패시터들 대신에 트렌치 커패시터들이, 예를 들어, 집적 수동 디바이스들(IPD들)에 임베딩되어 사용될 수 있다. 트렌치 커패시터의 형성 동안, 트렌치가 기판 내에 형성된다. 다수의 전극들 및 하나 이상의 유전체 층이 이어서 교대로 형성되어 트렌치를 라이닝한다. 이 방법에서의 난제는 상부 전극(top electrode)에 갭이 형성될 수 있다는 것이다. 기판의 에지에 있는 트렌치 커패시터들의 경우, 대응하는 갭들이 전극들을 형성(예컨대, 패터닝)하는 동안 사용되는 포토레지스트를 트래핑(trap)할 수 있는데, 그 이유는 스핀 온 코팅(spin on coating)에 의해 형성될 때 포토레지스트가 기판의 에지에서 더 두껍게 되는 경향이 있기 때문이다. 트래핑된 포토레지스트는 금속간 유전체(intermetal dielectric, IMD) 층들의 크래킹(cracking) 및/또는 박리(delamination)를 가져올 수 있고 따라서 낮은 수율을 가져올 수 있다.
포토레지스트가 트렌치 커패시터의 갭에 트래핑되는 것을 방지하기 위해, 유전체(예컨대, 산화물) 캡 구조체가 형성되어 갭을 충전하고 실링할 수 있다. 그렇지만, 유전체 캡 구조체는 난제들을 제기한다. 유전체 캡 구조체는, 예를 들어, 원자 층 증착(atomic layer deposition, ALD)에 의해 형성될 수 있다. 그렇지만, ALD는 비용이 많이 들며 전구체들을 사용한다. 전구체들은 갭에 트래핑될 수 있고 (예컨대, 갭의 높은 종횡비(high aspect ratio)로 인해) 완전히 반응하는 데 실패할 수 있다. 트래핑된 전구체들은 아웃개싱되며(outgas), 이는 캡 구조체 및/또는 다른 구조체들의 크래킹 및/또는 박리를 가져올 수 있다. 유전체 실 구조체(dielectric seal structure)는 또한 기판에 응력을 가하고 그리고/또는 위에 놓이는 와이어(overlying wire)로부터 상부 전극까지 연장되는 콘택트 비아들(contact vias)에 대한 전기적 배리어(electrical barrier)로서 작용한다. 전자에 관해서는, 트렌치 커패시터가 기판의 대부분 위에 벌크로(in bulk) 형성될 때, 응력은 기판 및/또는 기판 상의 다른 구조체들의 뒤틀림(warping) 및/또는 크래킹을 야기하기에 충분할 수 있다.
본 출원의 다양한 실시예들은 도전성 캡 구조체를 포함하는 트렌치 커패시터 및 대응하는 방법에 관한 것이다. 일부 실시예들에서, 이 방법은 트렌치를 형성하도록 기판을 패터닝하는 단계, 및 후속하여 기판 위에 놓이고 트렌치를 라이닝하는 유전체 층을 형성하는 단계를 포함한다. 전극 층은 유전체 층 위에 놓이고 유전체 층 위의 트렌치를 라이닝하게 형성된다. 전극 층은 갭을 갖게 형성된다. 도전성 캡 층은 전극 층 위에 형성되고 갭을 충전하지 않으면서 갭을 커버하여 실링하게 형성된다. 도전성 캡 층은 갭 위에 놓여 갭을 실링하는 도전성 캡 구조체를 형성하도록 패터닝된다. 전극 층은 이어서 도전성 캡 구조체 아래에 놓이는 상부 커패시터 전극을 형성하도록 패터닝된다.
도전성 캡 구조체가 도전성이기 때문에, 도전성 캡 구조체는 위에 놓이는 와이어로부터 상부 커패시터 전극까지 연장되는 콘택트 비아에 대한 전기적 배리어로서 역할하지 않는다. 도전성 캡 구조체가 갭을 부분적으로만 충전하기 때문에, 도전성 캡 구조체로부터의 기판에 대한 응력이 최소화되고 갭은 기판에 대한 응력을 흡수하도록 변형될 수 있다. 따라서, 기판의 뒤틀림 및/또는 크래킹의 가능성이 보다 적고 그리고/또는 기판 상의 층들(예컨대, IMD 층들)의 뒤틀림 및/또는 크래킹의 가능성이 보다 적다. 도전성 캡 구조체가 갭을 실링하기 때문에, 도전성 캡 구조체는 포토레지스트가 갭 내에 축적(building up)되는 것을 방지한다. 포토레지스트를 갭으로부터 제거하는 것이 어려울 것이기 때문에, 갭이 포토레지스트로 충전되면, 갭은 기판에 대한 응력을 흡수할 수 없을 수 있고 그리고/또는 (예컨대, 높은 열팽창 계수로 인해) 기판에 응력을 가할 수 있다. 따라서, 도전성 캡 구조체가 포토레지스트가 갭 내에 축적되는 것을 방지하기 때문에, 도전성 캡 구조체는 기판의 뒤틀림 및/또는 크래킹을 감소시키고 그리고/또는 기판 상의 층들의 뒤틀림 및/또는 크래킹을 감소시킬 수 있다.
도전성 캡 층은, 예를 들어, PVD(physical vapor deposition)에 의해 제1 도전성 층을 성막(deposit)시키는 것 그리고 후속하여 MOCVD(metal-organic chemical vapor deposition)에 의해 제2 도전성 층을 성막시키는 것에 의해 형성될 수 있다. 제1 도전성 층은 갭을 실링하고, PVD가 전구체들에 의존하지 않기 때문에, 전구체들이 갭 내에 트래핑되지 않는다. 갭 내에 트래핑된 전구체들이 없기 때문에, 갭으로부터의 아웃개싱(outgassing)이 감소되고 따라서 기판 상의 층들의 크래킹 및/또는 박리가 감소된다. 제2 도전성 층은, 예를 들어, 산화에 내성이 있을 수 있고 그리고/또는, 예를 들어, 산화물이 형성되지 않도록 제1 도전성 층을 산화로부터 보호하고 위에 놓인 와이어로부터 상부 커패시터 전극까지 연장되는 콘택트 비아에 대한 전기적 배리어로서 역할할 수 있다.
PVD에 의해 제1 도전성 층을 형성하는 것에 의해, 제1 도전성 층은 "기판" 효과("substrate" effect)를 겪지 않는다. 기판 효과는 상이한 기판들에 대한 상이한 속도들(rates)에서의 성막을 지칭한다. 성막 속도들(deposition rates)이 상이하면, 최악의 시나리오를 보상하기 위해 그렇지 않았을 경우보다 두껍게 층이 형성되고, 그로써 재료 및 금전이 낭비된다. 게다가, 제1 도전성 층 및 제2 도전성 층을, 제각기, 티타늄 및 티타늄 질화물로 형성하는 것에 의해, 제1 도전성 층은 MOCVD 동안 제2 도전성 층에 대한 습윤 층(wetting layer)으로서 역할할 수 있다. 그 결과, 제2 도전성 층이 또한 기판 효과를 겪지 않으며 재료 비용이 감소될 수 있다. 대안의 실시예들에서 다른 재료들 및/또는 성막 프로세스들이 적합할 수 있다(amenable)는 점에 유의한다.
도 1을 참조하면, 도전성 캡 구조체(102)를 포함하는 트렌치 커패시터의 일부 실시예들의 단면도(100)가 제공된다. 트렌치 커패시터는 집적 회로(IC), IPD, 또는 어떤 다른 반도체 구조체일 수 있거나, 그 일부일 수 있다. 트렌치 커패시터는 기판(104) 위에 놓이고 기판(104)의 상부 내로 연장되는 트렌치 세그먼트(106)를 갖는다. 트렌치 세그먼트(106)는 기판(104)에 의해 규정된 트렌치(104t)를 충전하고 기판(104) 내로 리세싱된 갭(108)을 규정한다. 트렌치(104t)는, 예를 들어, 높은 종횡비(즉, 높이 대 폭의 높은 비)를 가질 수 있다. 높은 종횡비는, 예를 들어, 약 25:1, 약 30:1, 약 20:1 내지 40:1, 또는 어떤 다른 적당한 값보다 더 클 수 있다. 기판(104)은, 예를 들어, 벌크 실리콘 기판, SOI(silicon-on-insulator) 기판, 또는 어떤 다른 적당한 반도체 기판일 수 있다.
갭(108)은 도전성 캡 구조체(102) 아래에 놓이고 그에 의해 실링되며, 예를 들어, 캐비티(cavity), 에어 갭(air gap), 가스 충전 갭(gas-filled gap), 보이드(void), 또는 어떤 다른 적당한 명칭으로 또한 알려져 있을 수 있다. 일부 실시예들에서, 갭(108)은 도전성 캡 구조체(102)에 의해 진공 실링되고(vacuum sealed) 그리고/또는 기밀하게 실링된다(hermetically sealed). 일부 실시예들에서, 갭(108)은 공기, 산소, 질소, 아르곤, 이산화탄소, 어떤 다른 적당한 가스(들), 또는 전술한 것들의 임의의 조합을 포함하는 가스로 충전된다. 도전성 캡 구조체(102)는 도전성이고, 예를 들어, 단일 재료 또는 다수의 재료들일 수 있거나 이를 포함할 수 있다. 일부 실시예들에서, 도전성 캡 구조체(102)는 순티타늄/원소 티타늄, 어떤 다른 적당한 금속(들), 금속 재료, 티타늄 질화물, 탄탈륨 질화물, 어떤 다른 적당한 금속 질화물(들), 어떤 다른 적당한 도전성 재료(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 도전성 캡 구조체(102)는 하부 도전성 캡 층(도시되지 않음)을 포함하고 하부 도전성 캡 층 위에 놓이는 상부 도전성 캡 층(도시되지 않음)을 추가로 포함한다. 상부 도전성 캡 층은, 예를 들어, 산소가 하부 도전성 캡 층에 도달하여 하부 도전성 캡 층을 산화시키는 것을 방지하기 위해 산소 배리어로서 역할할 수 있다. 하부 도전성 캡 층은, 예를 들어, 순티타늄/원소 티타늄 또는 어떤 다른 적당한 도전성 재료이거나 이를 포함할 수 있다. 상부 도전성 캡 층은, 예를 들어, 티타늄 질화물 또는 어떤 다른 적당한 도전성 산소 배리어 재료이거나 이를 포함할 수 있다. 일부 실시예들에서, 도전성 캡 구조체(102)는 T자 형상의 프로파일 또는 어떤 다른 적당한 프로파일을 갖는다.
갭(108)을 충전하지 않고 갭(108)을 실링하는 것에 의해, 갭(108)은 기판(104)에 대한 응력을 흡수하기 위해 변형될 수 있다. 그와 같이, 기판(104)의 뒤틀림 및/또는 크래킹 및/또는 기판(104) 상의 층들의 뒤틀림 및/또는 크래킹이 감소될 수 있다. 게다가, 갭(108)을 실링하는 것에 의해, 도전성 캡 구조체(102)는 트렌치 커패시터의 형성 동안 포토레지스트가 갭(108) 내에 축적되는 것을 방지한다. 포토레지스트는 갭(108)으로부터 제거하기가 어렵다. 게다가, 갭(108) 내의 포토레지스트는 갭(108)이 기판(104)에 대한 응력을 흡수하기 위해 변형되는 것을 방지하고 그리고/또는, 예를 들어, 높은 열 팽창 계수로 인해 기판(104)에 응력을 가할 수 있다. 따라서, 포토레지스트가 갭(108) 내에 축적되는 것을 방지하는 것에 의해, 도전성 캡 구조체(102)는 기판(104)에 대한 응력를 감소시킬 수 있다. 이것은, 차례로, 기판(104)의 뒤틀림 및/또는 크래킹 및/또는 기판(104) 상의 층들의 뒤틀림 및/또는 크래킹을 감소시킬 수 있다.
트렌치 커패시터는 유전체 라이너 층(110), 복수의 커패시터 유전체 층들(112), 및 복수의 트렌치내 커패시터 전극들(114)을 포함한다. 유전체 라이너 층(110)은 트렌치 세그먼트(106)의 하측면(underside)을 라이닝한다. 트렌치내 커패시터 전극들(114) 각각이 트렌치내 커패시터 전극들(114)의 각각의 이웃하는 트렌치내 커패시터 전극으로부터 커패시터 유전체 층들(112)의 대응하는 커패시터 유전체 층에 의해 이격되도록, 커패시터 유전체 층들(112) 및 트렌치내 커패시터 전극들(114)이 유전체 라이너 층(110) 위에 교대로 적층된다. 게다가, 커패시터 유전체 층들(112) 및 트렌치내 커패시터 전극들(114)은 트렌치 커패시터의 하부로부터 트렌치 커패시터의 상부로 폭(Wtce)이 감소된다. 일부 실시예들에서, 커패시터 유전체 층들(112) 각각은 트렌치내 커패시터 전극들(114) 중 바로 아래에 놓인 트렌치내 커패시터 전극과 동일한 폭을 갖는다. 대안의 실시예들에서, 커패시터 유전체 층들(112) 각각은 트렌치내 커패시터 전극들(114) 중 바로 위에 놓인 트렌치내 커패시터 전극과 동일한 폭을 갖는다.
유전체 라이너 층(110)은, 예를 들어, 실리콘 산화물 및/또는 어떤 다른 적당한 유전체(들)이거나 이를 포함할 수 있다. 커패시터 유전체 층들(112)은, 예를 들어, 실리콘 산화물, 하이 k(high k) 유전체, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 하이 k 유전체는 실리콘 질화물의 유전 상수보다 크고 그리고/또는 약 10, 20, 또는 50보다 큰 유전 상수(k)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다. 하이 k 유전체는, 예를 들어, 하프늄 산화물(예컨대, HfO2), 지르코늄 산화물(예컨대, ZrO2), 알루미늄 산화물(예컨대, Al2O3), 탄탈륨 산화물(예컨대, Ta2O5), 티타늄 산화물(예컨대, TiO2), 어떤 다른 적당한 하이 k 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 트렌치내 커패시터 전극들(114)은, 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물(예컨대, TiN), 탄탈륨 질화물(예컨대, TaN), 알루미늄 구리(예컨대, AlCu), 어떤 다른 적당한 금속(들) 및/또는 재료(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 트렌치내 커패시터 전극들(114) 각각은 서로 상에 적층되는 탄탈륨 질화물 층과 알루미늄 구리 층을 포함한다. 일부 실시예들에서, 트렌치내 커패시터 전극들(114) 및 도전성 캡 구조체(102) 각각은, 예를 들어, 티타늄 질화물 또는 어떤 다른 적당한 재료와 같은, 동일한 재료이거나 이를 포함한다.
트렌치 커패시터는 제1 단자(T1) 및 제2 단자(T2)를 갖는다. 제1 단자(T1)는, 트렌치 커패시터의 하부로부터 트렌치 커패시터의 상부까지, 트렌치내 커패시터 전극들(114)의 하나 걸러 하나의 전극에 전기적으로 커플링된다. 게다가, 제2 단자(T2)는 트렌치내 커패시터 전극들(114)의 나머지 전극(들)에 전기적으로 커플링된다. 일부 실시예들에서, 제2 단자(T2)는 트렌치내 커패시터 전극들(114)의 상부 전극에 전기적으로 커플링된다. 그러한 전기적 커플링은, 예를 들어, 도전성 캡 구조체(102)를 통하거나 도전성 캡 구조체(102)와 무관할 수 있다. 다른 실시예들에서, 제2 단자(T2)는 상부 전극에 전기적으로 커플링되지 않는다. 일부 실시예들에서, 제2 단자(T2)는 기판(104)에 전기적으로 커플링된다. 그러한 실시예들에서, 제2 단자(T2)가 전기적으로 커플링되는 기판(104)의 도핑 영역(doped region)은 기판내 커패시터 전극(in-substrate capacitor electrode)(예컨대, 하부(lower) 또는 하부(bottom) 커패시터 전극)으로서 역할하고 유전체 라이너 층(110)은 커패시터 유전체 층으로서 역할한다. 예를 들어, 기판(104) 내의 웰 영역(well region)(도시되지 않음)은 기판내 커패시터 전극으로서 역할할 수 있고, 예를 들어, 기판(104)의 벌크와 반대의 도핑 유형(예컨대, P-형 또는 N-형)을 가질 수 있다. 다른 예로서, 기판(104)의 벌크 영역(104b)은 기판내 커패시터 전극으로서 역할할 수 있다. 다른 실시예들에서, 제2 단자(T2)는 기판(104)에 전기적으로 커플링되지 않는다.
도 2a를 참조하면, 도전성 캡 구조체(102)가 하부 도전성 캡 층(102a) 및 상부 도전성 캡 층(102b)을 포함하는, 도 1의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(200A)가 제공된다. 상부 도전성 캡 층(102b)이 하부 도전성 캡 층(102a)과 비교하여 산화하는 데 더 많은 에너지에 의존하도록, 상부 도전성 캡 층(102b)은, 예를 들어, 하부 도전성 캡 층(102a)과 비교하여 산화에 내성이 있을 수 있다. 부가적으로 또는 대안적으로, 상부 도전성 캡 층(102b)은, 예를 들어, 산소가 확산되거나 상부 도전성 캡 층(102b)을 통해 하부 도전성 캡 층(102a)으로 다른 방식으로 이동하는 것을 차단할 수 있다. 따라서, 상부 도전성 캡 층(102b)은, 예를 들어, 하부 도전성 캡 층(102a)의 산화를 방지하기 위한 배리어로서 역할할 수 있다.
일부 실시예들에서, 하부 도전성 캡 층(102a)은 순티타늄/원소 티타늄 또는 어떤 다른 적당한 금속이고 그리고/또는 상부 도전성 캡 층(102b)은 티타늄 질화물, 탄탈륨 질화물, 어떤 다른 적당한 산소 배리어 재료, 또는 전술한 것들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 상부 도전성 캡 층(102b) 및 트렌치내 커패시터 전극들(114)은, 예를 들어, 티타늄 질화물 또는 어떤 다른 적당한 재료와 같은, 동일한 재료이거나 이를 포함한다. 일부 실시예들에서, 상부 도전성 캡 층(102b)은 금속 질화물 및/또는 금속 재료이거나 이를 포함하는 반면, 하부 도전성 캡 층(102a)은 금속이거나 이를 포함한다. 일부 실시예들에서, 상부 도전성 캡 층(102b) 및 하부 도전성 캡 층(102a)은, 예를 들어, 티타늄, 탄탈륨, 또는 어떤 다른 적당한 금속 원소와 같은, 금속 원소를 공유한다. 일부 실시예들에서, 하부 도전성 캡 층(102a)은 T자 형상의 프로파일 또는 어떤 다른 적당한 프로파일을 가지며, 그리고/또는 상부 도전성 캡 층(102b)은 직사각형 프로파일 또는 어떤 다른 적당한 프로파일을 갖는다.
일부 실시예들에서, 하부 도전성 캡 층(102a)은 약 400 옹스트롬, 약 350 내지 450 옹스트롬, 약 350 내지 400 옹스트롬, 또는 약 400 내지 450 옹스트롬인 제1 두께(Th1)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다. 제1 두께(Th1)가 너무 작으면(예컨대, 약 350 옹스트롬 또는 어떤 다른 적당한 값 미만이면), 하부 도전성 캡 층(102a)은 갭(108)을 기밀하게 실링할 수 없을 수 있으며 그리고/또는 갭(108) 내로 붕괴(collapse)되기 쉬울 수 있다. 제1 두께(Th1)가 너무 크면(예컨대, 약 450 옹스트롬 또는 어떤 다른 적당한 값 초과이면), 재료가 낭비될 수 있다. 일부 실시예들에서, 상부 도전성 캡 층(102b)은 약 100 옹스트롬, 약 50 내지 150 옹스트롬, 약 50 내지 100 옹스트롬, 또는 약 100 내지 150 옹스트롬인 제2 두께(Th2)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다. 제2 두께(Th2)가 너무 작으면(예컨대, 약 50 옹스트롬 또는 어떤 다른 적당한 값 미만이면), 상부 도전성 캡 층(102b)은 하부 도전성 캡 층(102a)을 산화로부터 보호할 수 없을 수 있다. 예를 들어, 산소가 상부 도전성 캡 층(102b)을 통해 하부 도전성 캡 층(102a)까지 나아갈 수 있다. 제2 두께(Th2)가 너무 크면(예컨대, 약 150 옹스트롬 또는 어떤 다른 적당한 값 초과이면), 재료가 낭비될 수 있다.
일부 실시예들에서, 트렌치 세그먼트(106)의 폭(W)은 약 0.2 내지 0.6 마이크로미터, 약 0.2 내지 0.4 마이크로미터, 약 0.4 내지 0.6 마이크로미터, 약 0.4 마이크로미터, 또는 약 0.3 마이크로미터이다. 일부 실시예들에서, 트렌치 세그먼트의 폭(W)은 도전성 캡 구조체들(102)의 총 두께의 약 4 내지 8 배, 약 4 내지 6 배, 약 6 내지 8 배, 약 6 배, 또는 약 8 배이다. 도전성 캡 구조체들(102)의 총 두께는, 예를 들어, 제1 두께(Th1)와 제2 두께(Th2)의 합에 대응할 수 있다.
도 2b를 참조하면, 트렌치(104t)의 측벽들과 트렌치 세그먼트(106)의 측벽들이 경사져(angled) 있는, 도 2a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(200B)가 제공된다. 게다가, 유전체 라이너 층(110), 커패시터 유전체 층들(112), 트렌치내 커패시터 전극들(114), 및 도전성 캡 구조체(102) 각각은 아래에 놓인 층들 및/또는 구조체들의 코너들 주위에서 만곡된다(curved). 일부 실시예들에서, 도전성 캡 구조체(102)의 바닥면(bottom surface)은 경사진 측벽들 및/또는 도전성 캡 구조체(102)이 형성되는 방식으로 인해 만입부(indent)를 갖는다.
도 2c를 참조하면, 커패시터 유전체 층들(112) 각각이 베이스 커패시터 유전체 층(112bs) 및 하이 k 커패시터 유전체 층(112hk)을 포함하는, 도 2a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(200C)가 제공된다. 베이스 커패시터 유전체 층(112bs)이 커패시터 유전체 층들(112) 중 하나에 대해서만 라벨링되어 있고 하이 k 커패시터 유전체 층(112hk)이 커패시터 유전체 층들(112) 중 하나에 대해서만 유사하게 라벨링되어 있음에 유의한다. 하이 k 커패시터 유전체 층(112hk)은 베이스 커패시터 유전체 층(112b) 위에 놓여 이와 접촉하며 하이 k 유전체이거나 이를 포함한다. 하이 k 유전체는 실리콘 질화물의 유전 상수보다 크고 그리고/또는 약 10, 20, 또는 50보다 큰 유전 상수(k)를 갖는다. 하이 k 유전체는, 예를 들어, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 티타늄 산화물, 어떤 다른 적당한 하이 k 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다.
베이스 커패시터 유전체 층(112bs)은 약 10, 6, 또는 3.9 미만인 유전 상수(k)를 갖는 재료이거나 이를 포함한다. 예를 들어, 베이스 커패시터 유전체 층(112bs)은 실리콘 산화물, 실리콘 질화물, 어떤 다른 적당한 유전체, 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 게다가, 베이스 커패시터 유전체 층(112bs)은 하이 k 커패시터 유전체 층(112hk)의 유전 상수보다 작은 유전 상수(k)를 갖는다. 베이스 커패시터 유전체 층(112bs)은 누설 전류를 감소시키기 위해 대응하는 전극들 사이에 향상된 전기 절연을 제공하며, 그에 의해 성능 및 전력 효율을 향상시킨다.
도 2c는 유전체 라이너 층(110)을 하이 k 유전체 재료이거나 이를 포함하는 것으로 설명하지 않지만, 유전체 라이너 층(110)은 일부 실시예들에서 하이 k 유전체 재료이거나 이를 포함할 수 있다. 예를 들어, 유전체 라이너 층(110)은 베이스 유전체 라이너 층(도시되지 않음) 및 하이 k 유전체 라이너 층(도시되지 않음)을 포함할 수 있다. 하이 k 유전체 라이너 층 및 베이스 유전체 라이너 층은, 예를 들어, 제각기, 하이 k 커패시터 유전체 층(112hk) 및 베이스 커패시터 유전체 층(112b)이 예시되고 그리고/또는 설명된 바와 같을 수 있다. 이러한 실시예들은, 예를 들어, 제2 단자(T2)가 기판(104)에 전기적으로 커플링되고 따라서 유전체 라이너 층(110)이 기판내 커패시터 전극에 대한 커패시터 유전체 층으로서 역할하고 있을 때 생길 수 있다.
도 2d를 참조하면, 기판(104)이 웰 영역(104w)을 포함하는, 도 2a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(200D)가 제공된다. 웰 영역(104w)은 기판내 커패시터 전극(예컨대, 하부(lower) 또는 하부(bottom) 커패시터 전극)을 규정하고 제2 단자(T2)에 전기적으로 커플링된다. 게다가, 웰 영역(104w)은 기판(104)의 벌크 영역(104b) 위에 놓인다. 웰 영역(104w)은 벌크 영역(104b)과 상이한 도핑 유형 및/또는 상이한 도핑 농도를 갖는다. 예를 들어, 벌크 영역(104b) 및 웰 영역(104w)은, 제각기, p 형 및 n 형일 수 있거나 그 반대일 수 있다.
도 1 및 도 2a 내지 도 2d는 기판(104) 상에 적층된 4개의 트렌치내 커패시터 전극(114)을 갖는 것으로 예시되어 있지만, 대안에서 보다 많은 또는 보다 적은 트렌치내 커패시터 전극들이 기판(104) 상에 적층될 수 있다. 예를 들어, 도 2e를 참조하면, 트렌치 커패시터가 기판(104) 상에 단일 트렌치내 커패시터 전극(114)을 갖는, 도 2d의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(200E)가 제공된다. 도 2e의 대안의 실시예들에서, 웰 영역(104w)은 기판내 커패시터 전극(예컨대, 하부(lower) 또는 하부(bottom) 커패시터 전극)을 규정하고 유전체 라이너 층(110)은 커패시터 유전체 층으로서 역할한다.
도 1, 도 2a, 도 2b, 도 2d, 및 도 2e에서의 커패시터 유전체 층(112)은 단일층(single-layer) 커패시터 유전체 층들로서 예시되어 있지만, 커패시터 유전체 층들(112)은 대안의 실시예들에서 도 2c에서 예시되고 설명된 바와 같이 다층 커패시터 유전체 층들일 수 있다. 유전체 라이너 층(110), 커패시터 유전체 층들(112), 트렌치내 커패시터 전극들(114), 및 도전성 캡 구조체(102)는 도 1, 도 2a, 및 도 2c 내지 도 2e에서 직선(rectilinear)인 것으로 예시되어 있지만, 그러한 컴포넌트들은 대안의 실시예들에서 도 2b에 예시되고 설명된 바와 같이 만곡될 수 있다. 도 1 및 도 2a 내지 도 2c에서의 기판(104)은 웰 영역을 갖지 않는 것으로 예시되어 있지만, 기판(104)은 대안의 실시예들에서 도 2d 및 도 2e의 웰 영역(104w)을 포함할 수 있다. 그러한 대안의 실시예들에서, 웰 영역(104w) 및 유전체 라이너 층(110)은, 제각기, 커패시터 전극(즉, 기판내 커패시터 전극) 및 커패시터 유전체 층으로서 역할할 수 있다.
도 3a를 참조하면, 다수의 도전성 캡 구조체들(102)을 포함하는 트렌치 커패시터의 일부 실시예들의 단면도(300A)가 제공된다. 도전성 캡 구조체들(102)은 다수의 트렌치 세그먼트들(106)에 개별적이고 제각기 그 위에 놓인다. 트렌치 세그먼트들(106)은 기판(104)의 웰 영역(104w) 내로 연장되고 기판(104)에 의해 규정된 개별 트렌치들(104t)을 충전한다. 게다가, 트렌치 세그먼트들(106)은, 기판(104) 내로 리세싱되고 도전성 캡 구조체들(102)에 의해 제각기 실링되는, 개별 갭들(108)을 규정한다. 도전성 캡 구조체들(102), 트렌치들(104t), 트렌치 세그먼트들(106), 및 갭들(108)은, 예를 들어, 이들의 대응물들(counterparts)이 도 1 및 도 2a 내지 도 2e 중 임의의 것 또는 그 조합에서 예시되고 그리고/또는 설명된 바와 같을 수 있다.
트렌치 세그먼트들(106)은 유전체 라이너 층(110), 복수의 커패시터 유전체 층들(112), 및 복수의 트렌치내 커패시터 전극들(114)에 의해 규정된다. 커패시터 유전체 층들(112) 중 일부만 및 트렌치내 커패시터 전극들(114) 중 일부만이 라벨링되어 있음에 유의한다. 유전체 라이너 층(110), 하부 커패시터 유전체 층(bottom capacitor dielectric layer)(112b), 및 하부 트렌치내 커패시터 전극(bottom in-trench capacitor electrode)(114b)은 트렌치 세그먼트들(106)에 의해 공유된다. 게다가, 나머지 트렌치내 커패시터 전극들(114) 및 나머지 커패시터 유전체 층들(112)은 트렌치 세그먼트들(106)에 개별적이다. 예를 들어, 상부 트렌치내 커패시터 전극들(top in-trench capacitor electrodes)(114t)은 트렌치 세그먼트들(106)에 개별적이다. 웰 영역(104w)은 트렌치 세그먼트들(106)에 의해 공유되고 기판내 커패시터 전극(예컨대, 하부(bottom) 또는 하부(lower) 커패시터 전극)으로서 역할한다. 게다가, 유전체 라이너 층(110)은 커패시터 유전체 층으로서 역할한다.
복수의 제1 레벨 와이어들(302f) 및 복수의 콘택트 비아들(304c)이 트렌치 세그먼트들(106) 위에 적층된다. 콘택트 비아들(304c) 중 일부만이 라벨링되어 있음에 유의한다. 제1 레벨 와이어들(302f) 및 콘택트 비아들(304c)은, 예를 들어, 구리, 알루미늄 구리, 알루미늄, 텅스텐, 어떤 다른 적당한 금속(들), 어떤 다른 적당한 도전성 재료(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 제1 레벨 와이어들(302f)은 제1 커패시터 와이어(306) 및 제2 커패시터 와이어(308)를 포함한다. 제1 커패시터 와이어(306)는, 예를 들어, 트렌치 커패시터의 제1 단자로서 역할할 수 있고 그리고/또는 제2 커패시터 와이어(308)는, 예를 들어, 트렌치 커패시터의 제2 단자로서 역할할 수 있다. 대안적으로, 위에 놓인 와이어들(도시되지 않음)은, 예를 들어, 제1 및 제2 단자들로서 역할할 수 있다.
제1 및 제2 커패시터 와이어들(306, 308)은 콘택트 비아들(304c) 중 적어도 일부에 의해 트렌치내 커패시터 전극들(114) 및 웰 영역(104w)에 전기적으로 커플링된다. 예를 들어, 제2 커패시터 와이어(308)는 콘택트 비아들(304c) 중 하나 이상에 의해 상부 트렌치내 커패시터 전극들(114t) 중 아래에 놓인 상부 트렌치내 커패시터 전극에 전기적으로 커플링된다. 상부 트렌치내 커패시터 전극들(114t)을 제외하고, 콘택트 비아들은 트렌치내 커패시터 전극들(114)과 직접적으로 전기적으로 커플링된다. 상부 트렌치내 커패시터 전극들(114t)의 경우, 콘택트 비아들은 도전성 캡 구조체들(102)을 통해 상부 트렌치내 커패시터 전극들(114t)에 전기적으로 커플링된다. 도전성 캡 구조체들(102)이 도전성이기 때문에, 도전성 캡 구조체들(102)은 전기 배리어들로서 작용하지 않는다. 따라서, 도전성 캡 구조체와 콘택트 비아 사이의 접합부(junction)는 낮은 저항을 가지며, 이는 전기적 커플링의 전력 효율 및 전기적 커플링의 신뢰성을 개선시킨다.
일부 실시예들에서, 제1 및 제2 커패시터 와이어들(306, 308)에 전기적으로 커플링된 것으로 예시되지 않은 트렌치내 커패시터 전극들은 트렌치 커패시터의 단자들에 전기적으로 커플링된 커패시터 와이어들(예컨대, 제1 및 제2 커패시터 와이어들(306, 308))에 단면도(300A) 외부에서 전기적으로 커플링된다. 게다가, 일부 실시예들에서, 트렌치 세그먼트들(106) 각각에서의 트렌치내 커패시터 전극들은 콘택트 비아들(304c) 중 적어도 일부에 의해, 트렌치 커패시터의 하부로부터 트렌치 커패시터의 상부까지, 제1 및 제2 커패시터 와이어들(306, 308)에 교대로 전기적으로 커플링된다.
도 3b를 참조하면, 어떠한 콘택트 비아도 제2 커패시터 와이어(308)로부터 도전성 캡 구조체들(102) 중 아래에 놓인 도전성 캡 구조체까지 연장되지 않는, 도 3a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(300B)가 제공된다. 일부 실시예들에서, 도전성 캡 구조체들(102) 중 하나 또는 둘 다, 따라서 상부 트렌치내 커패시터 전극들(114t) 중 하나 또는 둘 다는 전기적으로 플로팅되어 있다.
도 3c를 참조하면, 트렌치 커패시터가 트렌치 세그먼트들(106)에 개별적인 다수의 하부 트렌치내 커패시터 전극들(114b)을 포함하는, 도 3a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(300C)가 제공된다. 게다가, 트렌치 커패시터는 트렌치 세그먼트들(106)에 개별적인 다수의 하부 커패시터 유전체 층들(112b)을 포함한다. 트렌치 커패시터의 대안의 실시예들에서, 제2 커패시터 와이어(308)로부터 도전성 캡 구조체들(102) 중 아래에 놓인 도전성 캡 구조체까지 연장되는 콘택트 비아는 도 3b에 도시된 바와 같이 생략된다.
도 3a 및 도 3b는 단일 트렌치내 커패시터 전극(즉, 하부 트렌치내 커패시터 전극(114b))을 트렌치 세그먼트들(106) 간에 공유되는 것으로 예시하지만, 대안의 실시예들에서 하나 이상의 트렌치내 커패시터 전극이 트렌치 세그먼트들(106) 간에 공유될 수 있다. 예를 들어, 하부 트렌치내 커패시터 전극(114b) 바로 위에 놓인 트렌치내 커패시터 전극은 공유될 수 있다. 게다가, 도 3a 내지 도 3c는 트렌치 세그먼트들(106)을 도 2a의 실시예들에 따라 구성된 것으로 예시하지만, 트렌치 세그먼트들(106)은 도 1 및 도 2b 내지 도 2e 중 임의의 것 또는 그 조합에서의 실시예들에 따라 대안적으로 구성될 수 있다.
도 4a를 참조하면, 트렌치 세그먼트들(106)이 2차원(2D) 트렌치 어레이(402)로 배열되는, 도 3a 내지 도 3c 중 임의의 것에서의 트렌치 커패시터의 일부 실시예들의 상부 레이아웃(400A)이 제공된다. 도 3a 내지 도 3c의 단면도들(300A 내지 300C)은, 예를 들어, 라인 A를 따라 취해질 수 있다. 제2 트렌치 어레이(402)는 복수의 행들 및 복수의 열들을 포함한다. 일부 실시예들에서, 2D 트렌치 어레이(402)는 2개의 열(예컨대, X 차원에서) 및 2개의 행(예컨대, Y 차원에서)을 포함한다. 대안의 실시예들에서, 2D 트렌치 어레이(402)는 보다 많은 또는 보다 적은 행들 및/또는 보다 많은 또는 보다 적은 열들을 갖는다.
일부 실시예들에서, 2D 트렌치 어레이(402)는 2D 트렌치 어레이(402)의 양쪽 차원에서 거울 대칭성(mirror symmetry)을 갖는다. 예를 들어, 2D 트렌치 어레이(402)는 X 차원에서 2D 트렌치 어레이(402)를 똑같이 양분하는 제1 축을 중심으로 대칭일 수 있고, Y 차원에서 2D 트렌치 어레이(402)를 똑같이 양분하는 제2 축을 중심으로 추가로 대칭일 수 있다. 일부 실시예들에서, 트렌치 세그먼트들(106)은 공통 레이아웃을 공유하고 그리고/또는 공통 배향을 공유한다. 공통 레이아웃은, 예를 들어, 직사각형, 정사각형 형상, 원형, 타원 형상, 또는 어떤 다른 적당한 형상일 수 있다. 일부 실시예들에서, 트렌치 세그먼트들(106)의 길이(L)는 약 5 내지 10 마이크로미터, 약 5 내지 7.5 마이크로미터, 약 7.5 내지 10 마이크로미터, 또는 약 6.5 마이크로미터이다. 일부 실시예들에서, 트렌치 세그먼트들(106) 사이의 간격(S)은 약 0.10 내지 0.20 마이크로미터, 약 0.10 내지 0.15 마이크로미터, 약 0.15 내지 0.20 마이크로미터, 또는 약 0.13 마이크로미터이다. 일부 실시예들에서, 트렌치 세그먼트들(106)의 폭(W)은 약 0.2 내지 0.6 마이크로미터, 약 0.2 내지 0.4 마이크로미터, 약 0.4 내지 0.6 마이크로미터, 약 0.4 마이크로미터, 또는 약 0.3 마이크로미터이다. 일부 실시예들에서, 트렌치 세그먼트들(106)의 폭(W)은 도전성 캡 구조체들(102)의 총 두께의 약 4 내지 8 배, 약 4 내지 6 배, 약 6 내지 8 배, 약 6 배, 또는 약 8 배이다. 도전성 캡 구조체들(102)의 총 두께는, 예를 들어, 도 2a에서의 제1 두께(Th1)와 제2 두께(Th2)의 합에 대응할 수 있다. 그렇지만, 길이(L), 간격(S), 및 폭(W)에 대해 다른 값들이 적합할 수 있다.
도 4a는 2개의 행 및 2개의 열을 갖는 것으로 예시되어 있지만, 보다 많은 또는 보다 적은 열들 및/또는 보다 많은 또는 보다 적은 행들이 적합할 수 있다. 예를 들어, 도 4b를 참조하면, 2D 트렌치 어레이(402)가 3개의 행 및 4개의 열을 갖는, 도 4a의 트렌치 커패시터의 일부 대안의 실시예들의 상부 레이아웃(400B)이 제공된다.
도 5를 참조하면, 트렌치내 커패시터 전극들(114) 및 웰 영역(104w)이 추가로 도시되는, 도 4a의 트렌치 커패시터의 일부 보다 상세한 실시예들의 상부 레이아웃(500)이 제공된다. 트렌치 세그먼트들(106)은 하부 트렌치내 커패시터 전극(114b) 및 웰 영역(104w)을 공유한다. 게다가, 나머지 트렌치내 커패시터 전극들(114)은 트렌치 세그먼트들(106)에 개별적이다. 예를 들어, 상부 트렌치내 커패시터 전극들(114t)은 트렌치 세그먼트들(106)에 개별적이다.
도 6을 참조하면, 트렌치 커패시터가 트렌치 세그먼트들(106) 간에 공유되는 단일 도전성 캡 구조체(102)를 갖는, 도 3a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(600)가 제공된다. 게다가, 트렌치내 커패시터 전극들(114) 각각은 트렌치 세그먼트들(106) 간에 공유된다. 도 6은 제2 커패시터 와이어(308)를 콘택트 비아들(304c) 중 대응하는 콘택트 비아에 의해 도전성 캡 구조체(102)에 전기적으로 커플링된 것으로 예시하지만, 이 콘택트 비아는 대안의 실시예들에서 생략될 수 있다. 이것의 일 예는, 예를 들어, 도 3a와 도 3b의 비교를 통해 알 수 있다. 게다가, 도 6은 트렌치 세그먼트들(106)을 도 2a의 실시예들에 따라 구성된 것으로 예시하지만, 트렌치 세그먼트들(106)은 도 1 및 도 2b 내지 도 2e 중 임의의 것 또는 그 조합에서의 실시예들에 따라 대안적으로 구성될 수 있다.
도 7을 참조하면, 트렌치 세그먼트들(106)이 2D 트렌치 어레이(402)로 배열되는, 도 6의 트렌치 커패시터의 일부 실시예들의 상부 레이아웃(400A)이 제공된다. 도 6의 단면도(600)는, 예를 들어, 라인 B를 따라 취해질 수 있다. 도 7의 상부 레이아웃(700)은, 단일 도전성 캡 구조체(102)가 트렌치 세그먼트들(106) 간에 공유되고 트렌치내 커패시터 전극들(114) 각각이 트렌치 세그먼트들(106) 간에 공유되는 것을 제외하고는, 예를 들어, 도 5의 상부 레이아웃(500)이 예시되고 설명된 바와 같을 수 있다. 도 7이 4개의 행 및 4개의 열을 갖는 2D 트렌치 어레이를 갖는 것으로 예시되어 있지만, 보다 많은 또는 보다 적은 행들 및/또는 보다 많은 또는 보다 적은 열들이 적합할 수 있다.
도 8a를 참조하면, 트렌치 커패시터가 트렌치 세그먼트들(106)의 다수의 그룹들(802)(이하 트렌치 그룹들(802))에 개별적인 다수의 도전성 캡 구조체들(102)을 포함하는, 트렌치 커패시터의 일부 실시예들의 단면도(800A)가 제공된다. 일부 실시예들에서, 예시된 바와 같이, 트렌치 그룹들(802)은 공통의 수의 트렌치 세그먼트들을 갖는다. 예를 들어, 트렌치 그룹들(802) 각각은 2개의 트렌치 세그먼트 또는 어떤 다른 적당한 수의 트렌치 세그먼트들을 가질 수 있다. 대안의 실시예들에서, 트렌치 그룹들(802)은 상이한 수의 트렌치 세그먼트들을 가질 수 있다.
트렌치 그룹들(802)은 유전체 라이너 층(110), 복수의 커패시터 유전체 층들(112), 및 복수의 트렌치내 커패시터 전극들(114)에 의해 규정된다. 커패시터 유전체 층들(112) 중 일부만 및 트렌치내 커패시터 전극들(114) 중 일부만이 라벨링되어 있음에 유의한다. 유전체 라이너 층(110), 하부 커패시터 유전체 층(112b), 및 하부 트렌치내 커패시터 전극(114b)은 트렌치 그룹들(802)에 의해 공유된다. 게다가, 나머지 트렌치내 커패시터 전극들(114) 및 나머지 커패시터 유전체 층들(112)은 트렌치 그룹들(802)에 개별적이다. 예를 들어, 상부 트렌치내 커패시터 전극들(114t)은 트렌치 그룹들(802)에 개별적이다. 웰 영역(104w)은 트렌치 그룹들(802)에 의해 공유되고 기판내 커패시터 전극으로서 역할한다. 게다가, 유전체 라이너 층(110)은 커패시터 유전체 층으로서 역할한다.
제1 및 제2 커패시터 와이어들(306, 308)은 콘택트 비아들(304c) 중 적어도 일부에 의해 트렌치내 커패시터 전극들(114) 및 웰 영역(104w)에 전기적으로 커플링된다. 콘택트 비아들(304c) 중 일부만이 라벨링되어 있음에 유의한다. 일부 실시예들에서, 제1 및 제2 커패시터 와이어들(306, 308)에 전기적으로 커플링된 것으로 예시되지 않은 트렌치내 커패시터 전극들은 트렌치 커패시터의 단자들에 전기적으로 커플링된 커패시터 와이어들에 단면도(800A) 외부에서 전기적으로 커플링된다. 게다가, 일부 실시예들에서, 트렌치 그룹들(802) 각각에서의 트렌치내 커패시터 전극들은 콘택트 비아들(304c) 중 적어도 일부에 의해, 트렌치 커패시터의 하부로부터 트렌치 커패시터의 상부까지, 제1 및 제2 커패시터 와이어들(306, 308)에 교대로 전기적으로 커플링된다.
도 8b를 참조하면, 트렌치 커패시터가 트렌치 그룹들(802)에 개별적인 다수의 하부 트렌치내 커패시터 전극들(114b)을 포함하는, 도 8a의 트렌치 커패시터의 일부 대안의 실시예들의 단면도(800B)가 제공된다. 게다가, 트렌치 커패시터는 트렌치 그룹들(802)에 개별적인 다수의 하부 커패시터 유전체 층들(112b)을 포함한다.
도 8a 및 도 8b는 제2 커패시터 와이어(308)를 콘택트 비아들(304c) 중 대응하는 콘택트 비아에 의해 도전성 캡 구조체(102)의 아래에 놓인 도전성 캡 구조체에 전기적으로 커플링된 것으로 예시하지만, 이 콘택트 비아는 대안의 실시예들에서 생략될 수 있다. 이것의 일 예는, 예를 들어, 도 3a와 도 3b의 비교를 통해 알 수 있다. 게다가, 도 8a 및 도 8b는 트렌치 세그먼트들(106)을 도 2a의 실시예들에 따라 구성된 것으로 예시하지만, 트렌치 세그먼트들(106)은 도 1 및 도 2b 내지 도 2e 중 임의의 것 또는 그 조합에서의 실시예들에 따라 대안적으로 구성될 수 있다. 게다가 또한, 도 8a는 단일 트렌치내 커패시터 전극(즉, 하부 트렌치내 커패시터 전극(114b))을 트렌치 그룹들(802) 간에 공유되는 것으로 예시하지만, 대안의 실시예들에서 하나 이상의 트렌치내 커패시터 전극이 트렌치 그룹들(802) 간에 공유될 수 있다.
도 9a를 참조하면, 트렌치 세그먼트들(106)이 2D 트렌치 어레이(402)로 배열되고 트렌치 그룹들(802)로 그룹화되는, 도 8a 및 도 8b 중 임의의 것에서의 트렌치 커패시터의 일부 실시예들의 상부 레이아웃(900A)이 제공된다. 도 8a 및 도 8b의 단면도들(800A, 800B)은, 예를 들어, 라인 C를 따라 취해질 수 있다. 트렌치 그룹들(802)은 2D 트렌치 어레이(402)의 사분면들에 대응하고 각각이 동일한 수의 트렌치 세그먼트들을 갖는다. 하부 트렌치내 커패시터 전극(114b)은 트렌치 그룹들(802)에 의해 공유되는 반면, 나머지 트렌치내 커패시터 전극들(114) 및 도전성 캡 구조체들(102)은 트렌치 그룹들(802)에 개별적이다.
도 9b를 참조하면, 2D 트렌치 어레이(402)가 회전 대칭성을 갖는, 도 9a의 트렌치 커패시터의 일부 대안의 실시예들의 상부 레이아웃(900B)이 제공된다. 트렌치 그룹들(802) 각각은, 2D 트렌치 어레이(402)의 중심(902)을 중심으로 회전할 때, 트렌치 그룹들(802) 중 인접한 트렌치 그룹에 대해 약 90도만큼 회전된다. 게다가, 트렌치 그룹들(802)은 동일한 수의 트렌치 세그먼트들(106)을 가지며 각각이 2D 트렌치 어레이(402)의 외측 에지(outer edge)와 경계를 이룬다. 일부 실시예들에서, 트렌치 그룹들(802)은 제1 공통 레이아웃을 공유하고 그리고/또는 공통 사이즈를 공유한다. 게다가, 일부 실시예들에서, 트렌치 세그먼트들(106)은 제2 공통 레이아웃을 공유하고 그리고/또는 공통 배향을 공유한다. 제1 공통 레이아웃 및/또는 제2 공통 레이아웃은, 예를 들어, 각각이 직사각형, 정사각형 형상, 원형, 타원 형상, 또는 어떤 다른 형상일 수 있다.
트렌치 세그먼트들(106)은, 예를 들어, 트렌치 세그먼트들(106)의 각자의 길이들에 대해 수직 또는 횡단 방향들로 기판(104)에 대한 응력을 유도할 수 있다. 그러한 응력은, 예를 들어, 트렌치 세그먼트들(106)에 의해 유도된 응력이 비평형될(unbalanced) 때 기판(104)의 뒤틀림, 파손(breaking), 또는 크래킹을 가져올 수 있다. 예를 들어, 트렌치 세그먼트들(106)에 의해 유도된 응력은 트렌치 세그먼트들(106) 전부가 동일한 배향을 가질 때 비평형될 수 있다. 회전 대칭성은 기판(104)의 뒤틀림, 파손, 또는 크래킹의 가능성을 감소시키기 위해 트렌치 세그먼트들(106)에 의해 유도된 응력을 평형하게 한다(balances).
도 9a 및 도 9b가 4개의 행 및 4개의 열을 갖는 2D 트렌치 어레이를 갖는 것으로 예시되어 있지만, 보다 많은 또는 보다 적은 행들 및/또는 보다 많은 또는 보다 적은 열들이 적합할 수 있다. 게다가, 도 9b는 4개의 트렌치 그룹(802)을 갖는 것으로 예시되어 있지만, 보다 많은 또는 보다 적은 트렌치 그룹들(802)이 적합할 수 있다는 것이 인식되어야 한다. 예를 들어, 2D 트렌치 어레이(402)는 보다 일반적으로 N개의트렌치 그룹(802)으로 분할될 수 있으며, 여기서 N은 1보다 큰 정수이다. 게다가, 트렌치 그룹들(802) 각각은, 2D 트렌치 어레이(402)의 중심(902)을 중심으로 회전할 때, 트렌치 그룹들(802) 중 인접한 트렌치 그룹에 대해 약 R도만큼 회전될 수 있으며, 여기서 R은 360을 N으로 나눈 몫(quotient)이다.
도 10을 참조하면, 트랜지스터(1004)에 전기적으로 커플링된 트렌치 커패시터(1002)의 일부 실시예들의 단면도가 제공된다. 트렌치 커패시터(1002) 및 트랜지스터(1004)는 기판(104) 상에 있으며 인터커넥트 구조체(interconnect structure)(1006)에 의해 커버되고 인터커넥트 구조체(1006)에 전기적으로 커플링된다. 트렌치 커패시터(1002)는, 예를 들어, 도 3a와 관련하여 예시되고 설명된 바와 같을 수 있다. 트랜지스터(1004)는, 예를 들어, MOSFET(metal-oxide-semiconductor field-effect transistor) 또는 어떤 다른 적당한 트랜지스터일 수 있다.
트렌치 커패시터(1002)는, 다수의 트렌치 세그먼트들(106)에 개별적이고 그리고 다수의 트렌치 세그먼트들(106) 위에 제각기 놓인, 다수의 도전성 캡 구조체들(102)을 포함한다. 게다가, 트렌치 커패시터(1002)는, 도전성 캡 구조체들(102)에 개별적이고 그리고 도전성 캡 구조체들(102) 위에 제각기 놓인, 다수의 하드 마스크들(1008)을 포함한다. 도전성 캡 구조체들(102) 중 하나만 및 하드 마스크들(1008) 중 하나만이 라벨링되어 있음에 유의한다. 하드 마스크들(1008)은, 예를 들어, 실리콘 질화물, 실리콘 산화물, 폴리머, 반사 방지 코팅(anti-reflective coating, ARC), 어떤 다른 적당한 하드 마스크 재료(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 에칭 스톱 구조체(1010)는 하드 마스크들(1008) 위의 트렌치 세그먼트들(106)을 커버한다. 에칭 스톱 구조체(1010)는, 예를 들어, 산화물, 실리콘 질화물, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 에칭 스톱 구조체(1010)는 제1 에칭 스톱 층(1010a) 및 제1 에칭 스톱 층(1010a) 위에 놓이는 제2 에칭 스톱 층(1010b)을 포함한다. 제1 에칭 스톱 층(1010a)은, 예를 들어, 도핑되지 않은 실리케이트 유리(undoped silicate glass, USG) 산화물 및/또는 어떤 다른 적당한 유전체(들)이거나 이를 포함할 수 있고, 그리고/또는 제2 에칭 스톱 층(1010b)은, 예를 들어, 실리콘 질화물 및/또는 어떤 다른 적당한 유전체(들)이거나 이를 포함할 수 있다.
트랜지스터(1004)는 기판(104) 내의 소스/드레인 영역 쌍(1012)을 포함하고, 게이트 전극(1014) 및 소스/드레인 영역들(1012) 사이에서 기판(104) 상에 적층된 게이트 유전체 층(1016)을 추가로 포함한다. 소스/드레인 영역들(1012) 중 하나만이 라벨링되어 있음에 유의한다. 게이트 전극(1014)은, 예를 들어, 도핑된 폴리실리콘, 금속, 또는 어떤 다른 적당한 도전성 재료이거나 이를 포함할 수 있다. 게이트 유전체 층(1016)은, 예를 들어, 실리콘 산화물 및/또는 어떤 다른 적당한 유전체(들)이거나 이를 포함할 수 있다. 일부 실시예들에서, 트랜지스터(1004)는 트렌치 격리 구조체(1018)에 의해 둘러싸여 있다. 트렌치 격리 구조체(1018)는, 예를 들어, STI(shallow trench isolation) 구조체 또는 어떤 다른 적당한 트렌치 격리 구조체이거나 이를 포함할 수 있다.
인터커넥트 구조체(1006)는 인터커넥트 유전체 층(1020) 및 인터커넥트 유전체 층(1020) 위에 놓이는 패시베이션 층(passivation layer)(1022)을 포함한다. 인터커넥트 유전체 층(1020)은, 예를 들어, 실리콘 산화물, 로우 k(low k) 유전체, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 로우 k 유전체 재료는, 예를 들어, 약 3.9, 2.0, 또는 어떤 다른 적당한 값 미만의 유전 상수(k)를 갖는 유전체 재료일 수 있다. 패시베이션 층(1022)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 인터커넥트 구조체(1006)는 복수의 와이어들(302) 및 복수의 비아들(304)을 추가로 포함한다.
와이어들(302) 및 비아들(304)은 인터커넥트 유전체 층(1020) 및 패시베이션 층(1022) 내에 적층되어 도전성 경로들을 규정한다. 예를 들어, 와이어들(302) 및 비아들(304)은 트렌치 커패시터(1002)와 트랜지스터(1004) 사이의 도전성 경로를 규정한다. 다른 예로서, 와이어들(302) 및 비아들(304)은 트렌치 커패시터(1002)로부터 패시베이션 층(1022) 내의 패드 개구부(pad opening)(1024)에 의해 노출되는 최상부 와이어까지의 도전성 경로를 규정한다. 와이어들(302) 및 비아들(304)은, 예를 들어, 구리, 알루미늄 구리, 텅스텐, 어떤 다른 적당한 금속(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다.
도 10은 도 3a에서의 트렌치 커패시터의 실시예들을 사용하여 예시되어 있지만, 도 1, 도 2a 내지 도 2e, 도 3b, 도 3c, 도 4a, 도 4b, 도 5 내지 도 7, 도 8a, 도 8b, 도 9a, 및 도 9b 중 임의의 것에서의 트렌치 커패시터의 실시예들은 대안의 실시예들에서 사용될 수 있다.
도 11 내지 도 22를 참조하면, 도전성 캡 구조체를 포함하는 트렌치 커패시터를 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들(1100 내지 2200)이 제공된다. 이 방법은 도 3a에서의 트렌치 커패시터의 실시예들을 사용하여 예시되어 있지만, 도 1, 도 2a 내지 도 2e, 도 3b, 도 3c, 도 4a, 도 4b, 도 5 내지 도 7, 도 8a, 도 8b, 도 9a, 및 도 9b 중 임의의 것에서의 트렌치 커패시터의 실시예들을 형성하는 데 또한 사용될 수 있다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 기판(104)은 복수의 트렌치들(104t)을 형성하도록 패터닝된다. 일부 실시예들에서, 트렌치들(104t)은 위에서 아래로 볼 때 어레이로 배열된다(도 11의 단면도(1100)에서는 보이지 않음). 어레이는, 예를 들어, 도 4a, 도 4b, 도 5, 도 7, 도 9a, 및 도 9b 중 임의의 것 또는 그 조합에서 2D 트렌치 어레이(402)와 동일한 레이아웃을 가질 수 있다. 일부 실시예들에서, 트렌치들(104t) 각각은 높은 종횡비(즉, 높이(Htr) 대 폭(Wtr)의 높은 비)를 갖는다. 높은 종횡비는, 예를 들어, 약 25:1, 약 30:1, 약 20:1 내지 40:1, 또는 어떤 다른 적당한 값보다 더 클 수 있다. 기판(104)은, 예를 들어, p-형 또는 n-형일 수 있고 그리고/또는, 예를 들어, 벌크 실리콘 기판, SOI 기판, 또는 어떤 다른 적당한 반도체 기판일 수 있다.
일부 실시예들에서, 기판(104)을 패터닝하기 위한 프로세스는 기판(104) 위에 트렌치들(104t)의 레이아웃으로 마스크(1102)를 형성하는 단계, 및 후속하여 마스크(1102)를 제자리에 둔 채로 기판(104) 내로 에칭을 수행하는 단계를 포함한다. 그렇지만, 다른 프로세스들이 적합할 수 있다. 일부 실시예들에서, 기판(104)을 패터닝하기 위한 프로세스는 에칭 이후에 마스크(1102)를 제거하는 단계를 추가로 포함한다. 마스크(1102)는, 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 어떤 다른 마스크 재료, 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 마스크(1102)가 하드 마스크 재료인 일부 실시예들에서, 마스크(1102)를 형성하는 단계는: 1) 기판(104) 상에 하드 마스크 층을 성막시키는 단계; 2) 포토리소그래피를 사용하여 하드 마스크 층 위에 포토레지스트 마스크를 형성하는 단계; 3) 포토레지스트 마스크를 제자리에 둔 채로 하드 마스크 층 내로 에칭을 수행하는 단계; 및 4) 에칭 이후에 포토레지스트 마스크를 제거하는 단계를 포함한다. 그렇지만, 다른 프로세스들이 적합할 수 있다.
도 12의 단면도(1200)에 의해 예시된 바와 같이, 기판(104)은 트렌치들(104t)을 라이닝하는 웰 영역(104w)을 형성하도록 도핑된다. 웰 영역(104w)은 기판(104)의 벌크 영역(104b) 위에 놓이고 벌크 영역(104b)과 상이한 도핑 유형 및/또는 농도를 갖는다. 웰 영역(104w)은, 예를 들어, 이온 주입 또는 어떤 다른 적당한 도핑 프로세스에 의해 형성될 수 있다. 도 11 내지 도 22에 의해 설명된 방법의 일부 대안의 실시예들에서, 웰 영역(104w)은 도 11의 패터닝 이전에 형성되거나 형성되지 않는다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 유전체 라이너 층(110)이 기판(104)을 커버하고 트렌치들(104t)을 라이닝하게 성막된다. 일부 실시예들에서, 유전체 라이너 층(110)은 실리콘 산화물, 하이 k 유전체, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 유전체 라이너 층(110)은 약 30 내지 90 옹스트롬, 약 30 내지 50 옹스트롬, 약 50 내지 70 옹스트롬, 또는 약 70 내지 90 옹스트롬의 두께(Thlnr)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다. 유전체 라이너 층(110)은, 예를 들어, 기상 성막, 열 산화, 어떤 다른 적당한 성막 프로세스(들), 또는 전술한 것들의 임의의 조합에 의해 형성될 수 있다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 복수의 전극 유전체 층들(1302) 및 복수의 전극 층들(1304)이 트렌치들(104t) 위에 교대로 적층되어 트렌치들(104t)을 라이닝하게 형성된다. 게다가, 복수의 전극 층들(1304) 중 상부 전극 층(1304t)은 트렌치들(104t)에 개별적이고 트렌치들(104t)에 제각기 있는 다수의 갭들(108)을 규정한다. 갭들(108)은, 예를 들어, 보이드들, 캐비티들, 또는 어떤 다른 적당한 명칭으로 또한 알려져 있을 수 있다. 전극 유전체 층들(1302) 및 전극 층들(1304)은, 예를 들어, 기상 성막 및/또는 어떤 다른 적당한 성막 프로세스(들)에 의해 형성될 수 있다.
일부 실시예들에서, 전극 유전체 층들(1302)은 실리콘 산화물, 하이 k 유전체, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함한다. 하이 k 유전체는, 예를 들어, 하프늄 산화물(예컨대, HfO2), 지르코늄 산화물(예컨대, ZrO2), 알루미늄 산화물(예컨대, Al2O3), 탄탈륨 산화물(예컨대, Ta2O5), 티타늄 산화물(예컨대, TiO2), 어떤 다른 적당한 하이 k 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 전극 유전체 층들(1302) 각각은 한 쌍의 산화 지르코늄 층들 및 지르코늄 산화물 층들 사이에 끼여 지르코늄 산화물 층들과 접촉하는 알루미늄 산화물 층을 포함하는 ZAZ 다층 막이다. 일부 실시예들에서, 전극 유전체 층들(1302)은 약 30 내지 90 옹스트롬, 약 30 내지 50 옹스트롬, 약 50 내지 70 옹스트롬, 또는 약 70 내지 90 옹스트롬의 두께(Thed)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다.
일부 실시예들에서, 전극 층들(1304)은 티타늄 질화물, 탄탈륨 질화물, 알루미늄 구리, 어떤 다른 적당한 도전성 재료(들) 및/또는 금속(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함한다. 일부 실시예들에서, 전극 층들(1304) 각각은 알루미늄 구리 층 및 알루미늄 구리 층 위에 놓이거나 아래에 놓이는 탄탈륨 질화물 층을 포함하는 다층 막이다. 일부 실시예들에서, 전극 층들(1304)은 약 250 내지 400 옹스트롬, 약 200 내지 500 옹스트롬, 약 200 내지 350 옹스트롬, 또는 약 350 내지 500 옹스트롬의 두께(The)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다.
도 14의 단면도(1400)에 의해 예시된 바와 같이, 도전성 캡 층(1402)은 상부 전극 층(1304t)을 커버하게 그리고 갭들(108)을 완전히 충전하지 않으면서 갭들(108)을 실링하게 형성된다. 일부 실시예들에서, 갭들(108)은 도전성 캡 층(1402)에 의해 진공 실링되고 그리고/또는 기밀하게 실링된다. 일부 실시예들에서, 갭들(108)은 공기, 산소, 질소, 아르곤, 이산화탄소, 어떤 다른 적당한 가스(들), 또는 전술한 것들의 임의의 조합을 포함하는 가스로 충전된다. 도전성 캡 층(1402)은 하부 도전성 층(1402a)을 포함하고, 하부 도전성 층 위에 놓이는 상부 도전성 층(1402b)을 추가로 포함한다. 상부 도전성 층(1402b)은, 예를 들어, 산소가 하부 도전성 층(1402a)에 도달하여 하부 도전성 층(1402a)을 산화시키는 것을 방지하기 위해 산소 배리어로서 역할할 수 있다. 하부 도전성 층(1402a)은, 예를 들어, 순티타늄/원소 티타늄 또는 어떤 다른 적당한 도전성 재료일 수 있다. 상부 도전성 층(1402b)은, 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 어떤 다른 적당한 도전성 재료(들), 어떤 다른 적당한 도전성 산소 배리어 재료(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시예들에서, 상부 도전성 층(1402b)은 전극 층들(1304)과 동일한 재료이거나 이를 포함한다. 일부 실시예들에서, 상부 도전성 층(1402b)은 금속 질화물이거나 이를 포함하는 반면, 하부 도전성 층(1402a)은 금속이거나 이를 포함한다.
일부 실시예들에서, 하부 도전성 층(1402a)은 약 400 옹스트롬, 약 350 내지 450 옹스트롬, 약 350 내지 400 옹스트롬, 또는 약 400 내지 450 옹스트롬인 제1 두께(Th1)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다. 제1 두께(Th1)가 너무 작으면(예컨대, 약 350 옹스트롬 또는 어떤 다른 적당한 값 미만이면), 하부 도전성 층(1402a)은 갭들(108)을 기밀하게 실링할 수 없을 수 있으며 그리고/또는 갭들(108) 내로 붕괴되기 쉬울 수 있다. 제1 두께(Th1)가 너무 크면(예컨대, 약 450 옹스트롬 또는 어떤 다른 적당한 값(들) 초과이면), 재료가 낭비될 수 있다. 일부 실시예들에서, 상부 도전성 층(1402b)은 약 100 옹스트롬, 약 50 내지 150 옹스트롬, 약 50 내지 100 옹스트롬, 또는 약 100 내지 150 옹스트롬인 제2 두께(Th2)를 갖는다. 그렇지만, 다른 값들이 적합할 수 있다. 제2 두께(Th2)가 너무 작으면(예컨대, 약 50 옹스트롬 또는 어떤 다른 적당한 값(들) 미만이면), 상부 도전성 층(1402b)은 하부 도전성 층(1402a)을 산화로부터 보호할 수 없을 수 있다. 예를 들어, 산소가 상부 도전성 층(1402b)을 통해 하부 도전성 층(1402a)까지 나아갈 수 있다. 제2 두께(Th2)가 너무 크면(예컨대, 약 150 옹스트롬 또는 어떤 다른 적당한 값(들) 초과이면), 재료가 낭비될 수 있다.
일부 실시예들에서, 제1 및 제2 두께들(Th1, Th2)은 트렌치들(104t)의 폭(W)이 도전성 캡 층(1402)의 총 두께(즉, 제1 및 제2 두께들(Th1, Th2)의 합)의 약 4 내지 8배, 약 4 내지 6배, 약 6 내지 8배, 약 6배, 또는 약 8배이도록 선택된다. 그러한 실시예들은: 예를 들어, 1) 트렌치 세그먼트들이 4개의 전극 층(1304)으로 충전되고; 2) 전극 층들(1304)이 약 250 내지 400 옹스트롬의 두께(The)를 가지며; 3) 유전체 층들이 약 50 내지 70 옹스트롬의 두께(Thed)를 가지고; 4) 유전체 라이너 층(110)이 약 50 내지 70 옹스트롬의 두께(Thlnr)를 가질 때 발생할 수 있다. 도전성 캡 층(1402)의 총 두께가 너무 얇으면(예컨대, 폭(W)의 약 1/8 또는 폭(W)의 어떤 다른 적당한 비율(fraction) 미만이면), 갭들(108)이 너무 클 수 있고 도전성 캡 층(1402)이 갭들(108) 내로 붕괴될 수 있다. 도전성 캡 층(1402)의 총 두께가 너무 크면(예컨대, 폭(W)의 약 1/4 또는 폭(W)의 어떤 다른 적당한 비율 초과이면), 재료가 낭비될 수 있다. 상기 배수들 및 두께들에도 불구하고, 다른 두께들 및 배수들이 적합할 수 있다.
일부 실시예들에서, 도전성 캡 층(1402)을 형성하기 위한 프로세스는: 1) PVD에 의해 하부 도전성 층(1402a)을 성막시키는 단계; 및 2) 후속하여 MOCVD에 의해 상부 도전성 층(1402b)을 성막시키는 단계를 포함한다. 그렇지만, 도전성 캡 층(1402)을 형성하기 위한 다른 프로세스들이 적합할 수 있다. 하부 도전성 층(1402a)은 갭들(108)을 실링하고, PVD가 전구체들에 의존하지 않기 때문에, 전구체들이 갭들(108) 내에 트래핑되지 않는다. 갭들(108) 내에 트래핑된 전구체들이 없기 때문에, 갭들(108)로부터의 아웃개싱이 감소된다. 이것은, 차례로, 기판(104) 상에 이미 형성된 층들(예컨대, 유전체 라이너 층(110))에 대한 그리고 기판(104) 상에 후속하여 형성된 층들(예컨대, IMD 층)에 대한 크래킹 및/또는 박리의 위험을 감소시킨다.
게다가, 하부 도전성 층(1402a)이 PVD에 의해 성막된 순티타늄/원소 티타늄이거나 이를 포함하고 상부 도전성 층(1402b)이 MOCVD에 의해 성막된 티타늄 질화물이거나 이를 포함하는 적어도 실시예들에서, "기판" 효과가 개선된다. 기판 효과는 상이한 기판들에 대한 상이한 속도들에서의 성막을 지칭한다. 성막 속도들이 상이하면, 최악의 시나리오를 보상하기 위해 그렇지 않았을 경우보다 두껍게 층이 형성되고, 그로써 재료 및 금전이 낭비된다. 상부 도전성 층(1402b)은 상부 전극 층(1304t) 바로 위에 형성된다면 기판 효과를 겪을 것이다. 그렇지만, 하부 도전성 층(1402a)이 먼저 형성되기 때문에, 상부 도전성 캡 층(1402b)은 기판 효과를 겪지 않는다. 오히려, 하부 도전성 층(1402a)은 상부 도전성 층(1402b)에 대한 습윤 층으로서 역할하고, 따라서 상부 도전성 층(1402b)은 기판 효과를 겪지 않는다. 게다가, 하부 도전성 층(1402a)은 PVD에 의해 형성되기 때문에 기판 효과를 겪지 않는다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 도전성 캡 층(1402)(도 14 참조)은 복수의 도전성 캡 구조체들(102)을 형성하도록 패터닝된다. 도전성 캡 구조체들(102)은, 제각기, 갭들(108) 위에 놓여 갭들(108)을 실링하며, 개별 하부 도전성 캡 층들(102a) 및 개별 상부 도전성 층들(102b)을 포함한다. 도전성 캡 구조체들(102)은, 예를 들어, 도 4a 및/또는 도 5에 도시된 바와 같은 상부 레이아웃을 가질 수 있다. 일부 실시예들에서, 도전성 캡 층(1402)을 패터닝하기 위한 프로세스는: 1) 도전성 캡 층(1402) 위에 도전성 캡 구조체들(102)의 레이아웃으로 마스크(1502)를 형성하는 단계; 및 2) 마스크(1502)를 제자리에 둔 채로 도전성 캡 층(1402) 내로 에칭을 수행하는 단계를 포함한다. 그렇지만, 다른 프로세스들이 적합할 수 있다. 일부 실시예들에서, 도전성 캡 층(1402)을 패터닝하기 위한 프로세스는 에칭 이후에 마스크(1502)를 제거하는 단계를 추가로 포함한다. 마스크(1502)는, 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 어떤 다른 마스크 재료, 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다.
갭들(108)을 충전하지 않고 갭들(108)을 실링하는 것에 의해, 갭들(108)은 기판(104)에 대한 응력을 흡수하기 위해 변형될 수 있다. 그와 같이, 기판(104)의 뒤틀림 및/또는 기판(104) 상의 층들의 크래킹이 감소될 수 있다. 게다가, 갭들(108)을 실링하는 것에 의해, 포토레지스트가 갭들(108) 내에 축적되는 것이 방지된다. 포토레지스트는 갭들(108)로부터 제거하기가 어렵다. 게다가, 갭들(108) 내의 포토레지스트는 갭들(108)이 기판(104)에 대한 응력을 흡수하기 위해 변형되는 것을 방지하고 그리고/또는, 예를 들어, 높은 열 팽창 계수로 인해 기판(104)에 응력을 가할 수 있다. 따라서, 포토레지스트가 갭들(108) 내에 성막되는 것을 방지하는 것에 의해, 기판(104)에 대한 응력이 감소될 수 있다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, 하드 마스크 층(1602)이 상부 전극 층(1304t) 및 도전성 캡 구조체(102) 위에 형성된다. 하드 마스크 층(1602)은, 예를 들어, 실리콘 질화물, 실리콘 산화물, 폴리머, ARC, 어떤 다른 적당한 하드 마스크 재료(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 하드 마스크 층(1602)은, 예를 들어, 기상 성막, 스핀 온 코팅, 또는 어떤 다른 적당한 성막 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 하드 마스크 층(1602)은 하부 ARC(bottom ARC, BARC)이거나 이를 포함하고 그리고/또는 스핀 온 코팅에 의해 성막된다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 하드 마스크 층(1602)(도 16 참조) 및 상부 전극 층(1304t)(도 16 참조)이 패터닝된다. 패터닝은 복수의 하드 마스크들(1008) 및 복수의 상부 트렌치내 커패시터 전극들(114t)을 형성한다. 하드 마스크들(1008)은 도전성 캡 구조체들(102)에 개별적이고, 제각기, 도전성 캡 구조체들(102) 위에 놓이며, 상부 트렌치내 커패시터 전극들(114t)은 도전성 캡 구조체들(102)에 개별적이고, 제각기, 도전성 캡 구조체들(102) 아래에 놓인다.
일부 실시예들에서, 하드 마스크 층(1602) 및 상부 전극 층(1304t)을 패터닝하기 위한 프로세스는: 1) 포토리소그래피를 사용하여 하드 마스크 층(1602) 위에 상부 전극 패턴으로 포토레지스트 마스크(1702)를 형성하는 단계; 2) 포토레지스트 마스크(1702)를 제자리에 둔 채로 하드 마스크 층(1602) 및 상부 전극 층(1304t) 내로 에칭을 수행하는 단계; 및 3) 포토레지스트 마스크(1702)를 제거하는 단계를 포함한다. 대안의 실시예들에서, 하드 마스크 층(1602) 및 상부 전극 층(1304t)을 패터닝하기 위한 프로세스는: 1) 포토리소그래피를 사용하여 하드 마스크 층(1602) 위에 상부 전극 패턴으로 포토레지스트 마스크(1702)를 형성하는 단계; 2) 포토레지스트 마스크(1702)를 제자리에 둔 채로 하드 마스크 층(1602) 내로 에칭을 수행하는 단계; 3) 포토레지스트 마스크(1702)를 제거하는 단계; 및 4) 제거하는 단계 이후에 상부 전극 층(1304t) 내로 제2 에칭을 수행하는 단계를 포함한다. 그렇지만, 다른 프로세스들이 적합할 수 있다.
도 18 내지 도 20의 단면도들(1800 내지 2000)에 의해 예시된 바와 같이, 전극 유전체 층들(1302)(도 17 참조) 및 나머지 전극 층들(1304)(도 17 참조)은 상부 트렌치내 커패시터 전극들(114t)로부터 유전체 라이너 층(110)까지 순차적으로 패터닝된다. 일부 실시예들에서, 각각의 나머지 전극 층과 바로 위에 놓인 전극 유전체 층은 함께 패터닝된다. 패터닝은 상부 트렌치내 커패시터 전극들(114t)과 유전체 라이너 층(110) 사이에 교대로 적층된 하부 트렌치내 커패시터 전극들(114l) 및 커패시터 유전체 층들(112)을 형성한다.
일부 실시예들에서, 나머지 전극 층과 바로 위에 놓인 전극 유전체 층의 패터닝은: 1) 포토리소그래피를 사용하여 전극 유전체 층 위에 전극 패턴으로 포토레지스트 마스크를 형성하는 단계; 2) 포토레지스트 마스크를 제자리에 둔 채로 전극 유전체 층 및 전극 층 내로 에칭을 수행하는 단계; 및 3) 포토레지스트 마스크를 제거하는 단계를 포함한다. 그렇지만, 다른 프로세스들이 적합할 수 있다. 포토레지스트 마스크의 예들은 도 18에서의 제1 포토레지스트 마스크(1802), 도 19에서의 제2 포토레지스트 마스크(1902), 및 도 20에서의 제3 포토레지스트 마스크(2002)를 포함한다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 도 18 내지 도 20의 패터닝을 완료한 후에, 복수의 커패시터 유전체 층들(112) 및 복수의 트렌치내 커패시터 전극들(114)은 기판(104) 위에 적층된 채로 유지된다. 커패시터 유전체 층들(112) 및 트렌치내 커패시터 전극들(114)은 교대로 적층되고 트렌치들(104t)을 제각기 충전하는 트렌치 세그먼트들(106)을 규정한다. 트렌치내 커패시터 전극들(114) 중 일부 및 커패시터 유전체 층들(112) 중 일부만이 라벨링되어 있음에 유의한다.
도 21의 단면도(2100)에 의해 예시된 바와 같이, 에칭 스톱 구조체(1010)가 트렌치 세그먼트들(106) 위에 형성된다. 에칭 스톱 구조체(1010)는, 예를 들어, 산화물, 실리콘 질화물, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 게다가, 에칭 스톱 구조체(1010)는, 예를 들어, 기상 성막 및/또는 어떤 다른 적당한 성막 프로세스(들)에 의해 형성될 수 있다. 일부 실시예들에서, 에칭 스톱 구조체(1010)는 제1 에칭 스톱 층(1010a) 및 제1 에칭 스톱 층(1010a) 위에 놓이는 제2 에칭 스톱 층(1010b)을 포함한다. 제1 에칭 스톱 층(1010a)은, 예를 들어, USG 산화물 및/또는 어떤 다른 적당한 유전체(들)이거나 이를 포함할 수 있다. 제2 에칭 스톱 층(1010b)은, 예를 들어, 실리콘 질화물 및/또는 어떤 다른 적당한 유전체(들)이거나 이를 포함할 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 에칭 스톱 구조체(1010) 및 유전체 라이너 층(110)은 에칭 스톱 구조체(1010) 및 유전체 라이너 층(110)을 기판(104)의 일 부분(104p)으로부터 부분적으로 클리어(clear)하도록 패터닝된다. 일부 실시예들에서, 에칭 스톱 구조체(1010) 및 유전체 라이너 층(110)을 패터닝하기 위한 프로세스는: 1) 에칭 스톱 구조체(1010) 위에 마스크(도시되지 않음)를 형성하는 단계; 2) 마스크를 제자리에 둔 채로 에칭 스톱 구조체(1010) 및 유전체 라이너 층(110) 내로 에칭을 수행하는 단계; 및 3) 마스크를 제거하는 단계를 포함한다. 그렇지만, 다른 프로세스들이 적합할 수 있다. 마스크는, 예를 들어, 포토레지스트, 실리콘 산화물, 실리콘 질화물, 어떤 다른 적당한 마스크 재료, 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 게다가, 마스크는, 예를 들어, 포토리소그래피 또는 다른 적절한 프로세스를 사용하여 형성될 수 있다.
도 22의 단면도(2200)에 의해 예시된 바와 같이, 인터커넥트 구조체(1006)가 에칭 스톱 구조체(1010) 위에 형성된다. 인터커넥트 구조체(1006)는 층간 유전체(inter-layer dielectric, ILD) 층(1020a) 및 ILD 층(1020a) 위에 놓이는 IMD 층(1020b)을 포함한다. ILD 층(1020a) 및/또는 IMD 층(1020b)은, 예를 들어, 산화물, 로우 k 유전체 재료, 어떤 다른 적당한 유전체(들), 또는 전술한 것들의 임의의 조합이거나 이를 포함할 수 있다. 게다가, 인터커넥트 구조체(1006)는 복수의 제1 레벨 와이어들(302f) 및 복수의 콘택트 비아들(304c)을 포함한다.
복수의 제1 레벨 와이어들(302f) 및 복수의 콘택트 비아들(304c)은, 제각기, IMD 층(1020b) 및 ILD 층(1020a) 내에 교대로 적층된다. 복수의 제1 레벨 와이어들(302f)은 제1 커패시터 와이어(306) 및 제2 커패시터 와이어(308)를 포함한다. 콘택트 비아들(304c)은, 제각기, 제1 및 제2 커패시터 와이어들(306, 308)로부터 제각기 트렌치내 커패시터 전극들(114) 및 웰 영역(104w)까지 연장된다. 게다가, 콘택트 비아들(304c) 중 적어도 하나는 제2 커패시터 와이어(308)로부터 도전성 캡 구조체들(102) 중 아래에 놓인 도전성 캡 구조체까지 연장된다. 도전성 캡 구조체들(102) 중 하나만이 라벨링되어 있음에 유의한다. 도전성 캡 구조체들(102)이 도전성이기 때문에, 도전성 캡 구조체들(102)은 전기 배리어들로서 작용하지 않는다. 따라서, 도전성 캡 구조체와 콘택트 비아 사이의 접합부는 낮은 저항을 가지며, 이는 전기적 커플링의 전력 효율 및 전기적 커플링의 신뢰성을 개선시킨다.
일부 실시예들에서, 인터커넥트 구조체(1006)를 형성하기 위한 프로세스는: 1) 싱글 다마신 프로세스에 의해 콘택트 비아들(304c)을 형성하는 단계; 및 2) 후속하여 싱글 다마신 프로세스에 의해 제1 레벨 와이어들(302f)을 형성하는 단계를 포함한다. 그렇지만, 인터커넥트 구조체(1006)를 형성하기 위한 다른 프로세스들이 적합할 수 있다. 일부 실시예들에서, 싱글 다마신 프로세스는: 1) 유전체 층(예컨대, ILD 층(1020a) 또는 IMD 층(1020b))을 성막시키는 단계; 2) 유전체 층의 상부면을 평평하게 하기(flatten) 위해 평탄화(planarization)를 수행하는 단계; 3) 도전성 피처들의 단일 레벨(예컨대, 비아들의 레벨 또는 와이어들의 레벨)을 위한 개구부들로 유전체 층을 패터닝하는 단계; 및 4) 도전성 피처들의 단일 레벨을 형성하기 위해 개구부들을 도전성 재료로 충전하는 단계를 포함한다. 그렇지만, 다른 싱글 다마신 프로세스들이 적합할 수 있다. 유전체 층의 패터닝은, 예를 들어, 포토리소그래피/에칭 프로세스 또는 어떤 다른 적당한 패터닝 프로세스에 의해 수행될 수 있다. 개구부들을 충전하는 단계는, 예를 들어, 개구부들 내에 도전성 층을 성막시키고 유전체 층에 도달할 때까지 평탄화를 수행하는 단계를 포함할 수 있다. 유전체 층 및/또는 도전성 층의 평탄화는, 예를 들어, 화학 기계적 폴리싱(chemical mechanical polish, CMP) 또는 어떤 다른 적당한 평탄화 프로세스에 의해 수행될 수 있다.
도 11 내지 도 22가 방법을 참조하여 설명되지만, 도 11 내지 도 22에 도시된 구조체들이 방법으로 제한되지 않고 오히려 방법과 별개로 독립적일 수 있음이 인식될 것이다. 게다가, 도 11 내지 도 22는 일련의 동작들(acts)로서 설명되어 있지만, 동작들의 순서가 다른 실시예들에서 변경될 수 있다는 점에서 이러한 동작들이 제한하는 것이 아니며, 개시된 방법들이 다른 구조체들에 또한 적용가능하다는 점이 인식될 것이다. 다른 실시예들에서, 예시되고 그리고/또는 설명되는 일부 동작들이 전체적으로 또는 부분적으로 생략될 수 있다.
도 23을 참조하면, 도 11 내지 도 22의 방법의 일부 실시예들의 블록 다이어그램(2300)이 제공된다.
2302에서, 기판은 기판 내에 트렌치를 형성하도록 패터닝된다. 예를 들어, 도 11을 참조한다.
2304에서, 기판은 트렌치를 둘러싸는 웰 영역을 형성하도록 도핑된다. 예를 들어, 도 12를 참조한다.
2306에서, 유전체 라이너 층, 하부 전극 층, 전극간 유전체 층, 및 상부 전극 층은 기판 위에 적층되어 트렌치를 라이닝하게 형성되며, 여기서 상부 전극 층은 트렌치에서 기판 내로 리세싱되는 갭을 규정한다. 예를 들어, 도 13을 참조한다.
2308에서, 도전성 캡 층은 상부 전극 층 위에 형성되어 상부 전극 층에 전기적으로 커플링되며, 여기서 도전성 캡 층은 갭을 커버하여 실링하고, 여기서 도전성 캡 층은 금속 층 및 금속 층 위에 놓이는 배리어 층을 포함한다. 예를 들어, 도 14를 참조한다. 일부 실시예들에서, 금속층은 PVD에 의해 형성되고 배리어 층은 MOCVD에 의해 형성된다. 그렇지만, 성막 프로세스들이 적합할 수 있다. 일부 실시예들에서, 금속 층은 티타늄, 티타늄 질화물, 탄탈륨 질화물, 또는 어떤 다른 적당한 재료이거나 이를 포함하고 그리고/또는 배리어 층은 티타늄 질화물 및/또는 탄탈륨 질화물이거나 이를 포함한다. 그렇지만, 다른 재료들이 금속 층 및/또는 배리어 층에 적합할 수 있다.
2310에서, 도전성 캡 층은 갭 위에 놓여 갭을 실링하는 도전성 캡 구조체를 형성하도록 패터닝된다. 예를 들어, 도 15를 참조한다.
2312에서, 하드 마스크가 도전성 캡 구조체 및 상부 전극 층 위에 놓이게 형성되고, 여기서 하드 마스크는 상부 전극 패턴을 갖는다. 예를 들어, 도 16 및 도 17을 참조한다.
2314에서, 상부 전극 패턴을 갖는 상부 커패시터 전극을 형성하기 위해 하드 마스크를 제자리에 둔 채로 상부 전극 층 내로 에칭이 수행된다. 예를 들어, 도 17을 참조한다.
2316에서, 하부 전극 층은 상부 커패시터 전극 아래에 놓이는 하부 커패시터 전극을 형성하도록 패터닝된다. 예를 들어, 도 18 내지 도 20을 참조한다.
2318에서, 에칭 스톱 층이 상부 및 하부 커패시터 전극들 및 도전성 캡 구조체 위에 놓여 이들을 라이닝하게 형성된다. 예를 들어, 도 21을 참조한다.
2320에서, 인터커넥트 구조체는 에칭 스톱 층 위에 놓이게 형성되고, 여기서 인터커넥트 구조체는 한 쌍의 와이어들 및 한 쌍의 콘택트 비아들을 포함하며, 여기서 콘택트 비아들은 제각기 와이어들로부터 제각기 하부 커패시터 전극 및 도전성 캡 구조체까지 연장된다. 예를 들어, 도 22를 참조한다.
도 23의 블록 다이어그램(2300)이 본 명세서에서 일련의 동작들 또는 이벤트들로서 예시되고 설명되었지만, 그러한 동작들 또는 이벤트들의 예시된 순서가 제한적인 의미로 해석되어서는 안된다는 것이 인식될 것이다. 예를 들어, 일부 동작들이 본 명세서에 예시되고 그리고/또는 설명된 것들 이외의 다른 동작들 또는 이벤트들과 상이한 순서들로 그리고/또는 그와 동시에 발생할 수 있다. 게다가, 예시된 동작들 모두가 본 명세서에서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 요구되는 것은 아닐 수 있고, 본 명세서에 묘사된 동작들 중 하나 이상은 하나 이상의 별개의 동작 및/또는 페이즈(phase)에서 수행될 수 있다.
일부 실시예들에서, 본 개시내용은 반도체 구조체를 제공하고, 이 반도체 구조체는: 기판; 하부 커패시터 전극, 하부 커패시터 전극 위에 놓이는 커패시터 유전체 층, 및 커패시터 유전체 층 위에 놓이는 상부 커패시터 전극을 포함하는 트렌치 커패시터 - 커패시터 유전체 층 및 상부 커패시터 전극은 기판 내로 가압되어(depressed) 기판 내로 함몰된(sunken) 갭을 규정함 -; 및 상부 커패시터 전극 상의 도전성 캡 구조체 - 도전성 캡 구조체는 갭 위에 놓여 갭을 실링함 - 를 포함한다. 일부 실시예들에서, 도전성 캡 구조체는 티타늄 층 및 티타늄 층 위에 놓이는 티타늄 질화물 층을 포함한다. 일부 실시예들에서, 도전성 캡 구조체는 금속 층 및 금속 층 위에 놓이는 도전성 배리어 층을 포함하고, 여기서 도전성 배리어 층과 상부 커패시터 전극은 동일한 재료를 포함한다. 일부 실시예들에서, 도전성 캡 구조체는 갭을 부분적으로 충전한다. 일부 실시예들에서, 도전성 캡 구조체는 T자 형상의 프로파일을 갖는다. 일부 실시예들에서, 도전성 캡 구조체의 바닥면은 갭 내에 만입된다(indented). 일부 실시예들에서, 하부 커패시터 전극은 기판의 도핑 영역이다. 일부 실시예들에서, 반도체 구조체는: 트렌치 위에 놓이는 도전성 와이어; 및 도전성 캡 구조체와 직접적으로 접촉하도록 도전성 와이어로부터 연장되는 콘택트 비아를 추가로 포함한다.
일부 실시예들에서, 본 출원은 집적 칩을 제공하고, 이 집적 칩은: 기판; 기판 위에 적층된 복수의 트렌치내 전극들 및 복수의 커패시터 유전체 층들을 포함하는 트렌치 커패시터 - 트렌치내 전극들 및 커패시터 유전체 층들은 기판 내로 돌출하는 제1 트렌치 세그먼트 및 제2 트렌치 세그먼트를 규정하고, 제1 및 제2 트렌치 세그먼트들에서 제각기 기판 내로 리세싱된 제1 캐비티 및 제2 캐비티를 추가로 규정함 -; 및 제1 트렌치 세그먼트에서 트렌치 커패시터 위에 놓이는 제1 도전성 캡 구조체 - 제1 도전성 캡 구조체는 제1 캐비티를 부분적으로 충전하여 제1 캐비티를 기밀하게 실링함 - 를 포함한다. 일부 실시예들에서, 제1 도전성 캡 구조체는 금속 층 및 금속 층 위에 놓이는 도전성 산소 배리어 층을 포함한다. 일부 실시예들에서, 제1 도전성 캡 구조체는 제2 트렌치 세그먼트에서 트렌치 커패시터 위에 놓이고, 여기서 제1 도전성 캡 구조체는 제2 캐비티를 부분적으로 충전하여 제2 캐비티를 기밀하게 실링한다. 일부 실시예들에서, 집적 칩은제1 도전성 캡 구조체 위에 놓이는 하드 마스크 - 하드 마스크는 제1 도전성 캡 구조체의 캡 구조체 측벽에 정렬된 하드 마스크 측벽을 가짐 -; 하드 마스크 위에 놓이는 와이어; 및 와이어로부터 하드 마스크를 통해 제1 도전성 캡 구조체까지 연장되는 콘택트 비아를 추가로 포함한다. 일부 실시예들에서, 제1 도전성 캡 구조체는 전기적으로 플로팅되어 있다. 일부 실시예들에서, 트렌치내 전극들 및 커패시터 유전체 층들은, 제1 및 제2 트렌치 세그먼트들을 포함하는, 복수의 트렌치 세그먼트들을 규정하고, 여기서 트렌치 세그먼트들은 복수의 행들 및 복수의 열들로 되어 있다. 일부 실시예들에서, 트렌치 커패시터는 제1 및 제2 트렌치 세그먼트들 각각에서 폭이 감소된다.
일부 실시예들에서, 본 출원은 트렌치 커패시터를 형성하기 위한 방법을 제공하고, 이 방법은: 제1 트렌치를 형성하도록 기판을 패터닝하는 단계;기판 위에 놓이고 제1 트렌치를 라이닝하는 유전체 층을 형성하는 단계; 유전체 층 위에 놓이고 유전체 층 위의 제1 트렌치를 라이닝하는 전극 층을 형성하는 단계 - 전극 층은 제1 갭을 규정함 -; 전극 층 위에 도전성 캡 층을 형성하는 단계 - 도전성 캡 층은 제1 갭을 충전하지 않으면서 제1 갭을 커버하여 제1 갭을 실링함 -; 제1 갭 위에 놓여 제1 갭을 실링하는 제1 도전성 캡 구조체를 형성하도록 도전성 캡 층을 패터닝하는 단계; 및 제1 도전성 캡 구조체 아래에 놓이는 제1 상부 커패시터 전극을 형성하도록 전극 층을 패터닝하는 단계를 포함한다. 일부 실시예들에서, 도전성 캡 층을 형성하는 단계는: PVD에 의해 전극 층 및 제1 갭 위에 놓이는 금속 층을 성막시키는 단계; 및 MOCVD에 의해 금속 층 위에 놓이는 금속 질화물 층을 성막시키는 단계를 포함한다. 일부 실시예들에서, 기판을 패터닝하는 단계는 제1 트렌치에 이웃하는 제2 트렌치를 추가로 형성하고, 여기서 유전체 층 및 전극 층은 제2 트렌치를 추가로 라이닝하고 제2 갭을 규정하며, 여기서 도전성 캡 층을 패터닝하는 단계는 제2 갭 위에 놓여 제2 갭을 기밀하게 실링하는 제2 도전성 캡 구조체를 추가로 형성한다. 일부 실시예들에서, 전극 층을 패터닝하는 단계는: 전극 층 및 제1 도전성 캡 구조체 상에 하드 마스크 층을 성막시키는 단계; 하드 마스크 층을 상부 커패시터 전극의 패턴으로 패터닝하는 단계; 및 하드 마스크 층을 제자리에 둔 채로 전극 층 내로 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 이 방법은도핑된 웰 영역을 형성하도록 기판을 도핑하는 단계 - 제1 트렌치는 도핑된 웰 영역 내에 형성되고 도핑된 웰 영역은 하부 커패시터 전극을 규정함 - 를 추가로 포함한다.
전술된 내용은 본 기술분야의 통상의 기술자가 본 개시내용의 양태들을 보다 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 본 기술분야의 통상의 기술자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 인식해야 한다. 본 기술분야의 통상의 기술자는 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 치환들, 및 수정들을 행할 수 있음을 또한 알아야 한다.
<부기>
1. 반도체 구조체로서,
기판;
하부 커패시터 전극, 상기 하부 커패시터 전극 위에 놓이는 커패시터 유전체 층, 및 상기 커패시터 유전체 층 위에 놓이는 상부 커패시터 전극을 포함하는 트렌치 커패시터 - 상기 커패시터 유전체 층 및 상기 상부 커패시터 전극은 상기 기판 내로 가압되어(depressed) 상기 기판 내로 함몰된(sunken) 갭을 규정함 -; 및
상기 상부 커패시터 전극 상의 도전성 캡 구조체 - 상기 도전성 캡 구조체는 상기 갭 위에 놓여 상기 갭을 실링함 -
를 포함하는 반도체 구조체.
2. 제1항에 있어서, 상기 도전성 캡 구조체는 티타늄 층 및 상기 티타늄 층 위에 놓이는 티타늄 질화물 층을 포함하는 것인 반도체 구조체.
3. 제1항에 있어서, 상기 도전성 캡 구조체는 금속 층 및 상기 금속 층 위에 놓이는 도전성 배리어 층을 포함하고, 상기 도전성 배리어 층과 상기 상부 커패시터 전극은 동일한 재료를 포함하는 것인 반도체 구조체.
4. 제1항에 있어서, 상기 도전성 캡 구조체는 상기 갭을 부분적으로 충전하는 것인 반도체 구조체.
5. 제1항에 있어서, 상기 도전성 캡 구조체는 T자 형상의 프로파일을 갖는 것인 반도체 구조체.
6. 제1항에 있어서, 상기 도전성 캡 구조체의 바닥면은 상기 갭 내에 만입되는(indented) 것인 반도체 구조체.
7. 제1항에 있어서, 상기 하부 커패시터 전극은 상기 기판의 도핑 영역인 것인 반도체 구조체.
8. 제1항에 있어서, 상기 트렌치 커패시터 위에 놓이는 도전성 와이어; 및
상기 도전성 캡 구조체와 직접적으로 접촉하도록 상기 도전성 와이어로부터 연장되는 콘택트 비아
를 더 포함하는 반도체 구조체.
9. 집적 칩으로서,
기판;
상기 기판 위에 적층된 복수의 트렌치내 전극들 및 복수의 커패시터 유전체 층들을 포함하는 트렌치 커패시터 - 상기 트렌치내 전극들 및 상기 커패시터 유전체 층들은 상기 기판 내로 돌출하는 제1 트렌치 세그먼트 및 제2 트렌치 세그먼트를 규정하고, 상기 제1 및 제2 트렌치 세그먼트들에서 제각기 상기 기판 내로 리세싱된 제1 캐비티 및 제2 캐비티를 추가로 규정함 -; 및
상기 제1 트렌치 세그먼트에서 상기 트렌치 커패시터 위에 놓이는 제1 도전성 캡 구조체 - 상기 제1 도전성 캡 구조체는 상기 제1 캐비티를 부분적으로 충전하여 상기 제1 캐비티를 기밀하게 실링함 -
를 포함하는 집적 칩.
10. 제9항에 있어서, 상기 제1 도전성 캡 구조체는 금속 층 및 상기 금속 층 위에 놓이는 도전성 산소 배리어 층을 포함하는 것인 집적 칩.
11. 제9항에 있어서, 상기 제1 도전성 캡 구조체는 상기 제2 트렌치 세그먼트에서 상기 트렌치 커패시터 위에 놓이고, 상기 제1 도전성 캡 구조체는 상기 제2 캐비티를 부분적으로 충전하여 상기 제2 캐비티를 기밀하게 실링하는 것인 집적 칩.
12. 제9항에 있어서, 상기 제1 도전성 캡 구조체 위에 놓이는 하드 마스크 - 상기 하드 마스크는 상기 제1 도전성 캡 구조체의 캡 구조체 측벽에 정렬된 하드 마스크 측벽을 가짐 -;
상기 하드 마스크 위에 놓이는 와이어; 및
상기 와이어로부터 상기 하드 마스크를 통해 상기 제1 도전성 캡 구조체까지 연장되는 콘택트 비아
를 더 포함하는 집적 칩.
13. 제9항에 있어서, 상기 제1 도전성 캡 구조체는 전기적으로 플로팅되어 있는 것인 집적 칩.
14. 제9항에 있어서, 상기 트렌치내 전극들 및 상기 커패시터 유전체 층들은, 상기 제1 및 제2 트렌치 세그먼트들을 포함하는 복수의 트렌치 세그먼트들을 규정하고, 상기 트렌치 세그먼트들은 복수의 행들 및 복수의 열들로 되어 있는 것인 집적 칩.
15. 제9항에 있어서, 상기 트렌치 커패시터는 상기 제1 및 제2 트렌치 세그먼트들 각각에서 폭이 감소되는 것인 집적 칩.
16. 트렌치 커패시터를 형성하기 위한 방법으로서,
제1 트렌치를 형성하도록 기판을 패터닝하는 단계;
상기 기판 위에 놓이고 상기 제1 트렌치를 라이닝하는 유전체 층을 형성하는 단계;
상기 유전체 층 위에 놓이고 상기 유전체 층 위의 상기 제1 트렌치를 라이닝하는 전극 층을 형성하는 단계 - 상기 전극 층은 제1 갭을 규정함 -;
상기 전극 층 위에 도전성 캡 층을 형성하는 단계 - 상기 도전성 캡 층은 상기 제1 갭을 충전하지 않으면서 상기 제1 갭을 커버하여 상기 제1 갭을 실링함 -;
상기 제1 갭 위에 놓여 상기 제1 갭을 실링하는 제1 도전성 캡 구조체를 형성하도록 상기 도전성 캡 층을 패터닝하는 단계; 및
상기 제1 도전성 캡 구조체 아래에 놓이는 제1 상부 커패시터 전극을 형성하도록 상기 전극 층을 패터닝하는 단계
를 포함하는 트렌치 커패시터의 형성 방법.
17. 제16항에 있어서, 상기 도전성 캡 층을 형성하는 단계는:
PVD(physical vapor deposition)에 의해 상기 전극 층 및 상기 제1 갭 위에 놓이는 금속 층을 성막(deposit)시키는 단계; 및
MOCVD(metal-organic chemical vapor deposition)에 의해 상기 금속 층 위에 놓이는 금속 질화물 층을 성막시키는 단계
를 포함하는 것인 방법.
18. 제16항에 있어서, 상기 기판을 패터닝하는 단계는 상기 제1 트렌치에 이웃하는 제2 트렌치를 추가로 형성하고, 상기 유전체 층 및 상기 전극 층은 상기 제2 트렌치를 추가로 라이닝하고 제2 갭을 규정하며, 상기 도전성 캡 층을 패터닝하는 단계는 상기 제2 갭 위에 놓여 상기 제2 갭을 기밀하게 실링하는 제2 도전성 캡 구조체를 추가로 형성하는 것인 방법.
19. 제16항에 있어서, 상기 전극 층을 패터닝하는 단계는:
상기 전극 층 및 상기 제1 도전성 캡 구조체 상에 하드 마스크 층을 성막시키는 단계;
상기 하드 마스크 층을 상기 상부 커패시터 전극의 패턴으로 패터닝하는 단계; 및
상기 하드 마스크 층을 제자리에 둔 채로 상기 전극 층 내로 에칭을 수행하는 단계
를 포함하는 것인 방법.
20. 제16항에 있어서, 도핑된 웰 영역을 형성하도록 상기 기판을 도핑하는 단계 - 상기 제1 트렌치는 상기 도핑된 웰 영역 내에 형성되고 상기 도핑된 웰 영역은 하부 커패시터 전극을 규정함 - 를 더 포함하는 방법.

Claims (10)

  1. 반도체 구조체로서,
    기판;
    하부 커패시터 전극, 상기 하부 커패시터 전극 위에 놓이는 커패시터 유전체 층, 및 상기 커패시터 유전체 층 위에 놓이는 상부 커패시터 전극을 포함하는 트렌치(trench) 커패시터 - 상기 커패시터 유전체 층 및 상기 상부 커패시터 전극은 상기 기판 내로 가압되어(depressed) 상기 기판 내로 함몰된(sunken) 갭을 규정함 -; 및
    상기 상부 커패시터 전극 상의 도전성 캡 구조체 - 상기 도전성 캡 구조체는 상기 갭 위에 놓여 상기 갭을 실링함 -
    를 포함하는 반도체 구조체.
  2. 제1항에 있어서, 상기 도전성 캡 구조체는 티타늄 층 및 상기 티타늄 층 위에 놓이는 티타늄 질화물 층을 포함하는 것인 반도체 구조체.
  3. 제1항에 있어서, 상기 도전성 캡 구조체는 금속 층 및 상기 금속 층 위에 놓이는 도전성 배리어 층을 포함하고, 상기 도전성 배리어 층과 상기 상부 커패시터 전극은 동일한 재료를 포함하는 것인 반도체 구조체.
  4. 제1항에 있어서, 상기 도전성 캡 구조체는 상기 갭을 부분적으로 충전하는 것인 반도체 구조체.
  5. 제1항에 있어서, 상기 도전성 캡 구조체는 T자 형상의 프로파일을 갖는 것인 반도체 구조체.
  6. 제1항에 있어서, 상기 도전성 캡 구조체의 바닥면은 상기 갭에서 만입되는(indented) 것인 반도체 구조체.
  7. 제1항에 있어서, 상기 하부 커패시터 전극은 상기 기판의 도핑 영역인 것인 반도체 구조체.
  8. 제1항에 있어서, 상기 트렌치 커패시터 위에 놓이는 도전성 와이어; 및
    상기 도전성 캡 구조체와 직접적으로 접촉하도록 상기 도전성 와이어로부터 연장되는 콘택트 비아
    를 더 포함하는 반도체 구조체.
  9. 집적 칩으로서,
    기판;
    상기 기판 위에 적층된(stacked) 복수의 트렌치내(in-trench) 전극들 및 복수의 커패시터 유전체 층들을 포함하는 트렌치 커패시터 - 상기 복수의 트렌치내 전극들 및 상기 복수의 커패시터 유전체 층들은, 상기 기판 내로 돌출하는 제1 트렌치 세그먼트 및 제2 트렌치 세그먼트를 규정하고, 상기 제1 및 제2 트렌치 세그먼트들에서 각각 상기 기판 내로 리세싱된 제1 캐비티 및 제2 캐비티를 추가로 규정함 -; 및
    상기 제1 트렌치 세그먼트에서 상기 트렌치 커패시터 위에 놓이는 제1 도전성 캡 구조체 - 상기 제1 도전성 캡 구조체는 상기 제1 캐비티를 부분적으로 충전하여 상기 제1 캐비티를 기밀하게 실링함 -
    를 포함하는 집적 칩.
  10. 트렌치 커패시터를 형성하기 위한 방법으로서,
    제1 트렌치를 형성하도록 기판을 패터닝하는 단계;
    상기 기판 위에 놓이고 상기 제1 트렌치를 라이닝하는 유전체 층을 형성하는 단계;
    상기 유전체 층 위에 놓이고 상기 유전체 층 위의 상기 제1 트렌치를 라이닝하는 전극 층을 형성하는 단계 - 상기 전극 층은 제1 갭을 규정함 -;
    상기 전극 층 위에 도전성 캡 층을 형성하는 단계 - 상기 도전성 캡 층은 상기 제1 갭을 충전하지 않고 상기 제1 갭을 커버하여 상기 제1 갭을 실링함 -;
    상기 제1 갭 위에 놓여 상기 제1 갭을 실링하는 제1 도전성 캡 구조체를 형성하도록 상기 도전성 캡 층을 패터닝하는 단계; 및
    상기 제1 도전성 캡 구조체의 아래에 놓이는 제1 상부 커패시터 전극을 형성하도록 상기 전극 층을 패터닝하는 단계
    를 포함하는 트렌치 커패시터의 형성 방법.
KR1020190111457A 2018-11-30 2019-09-09 트렌치 커패시터들에 대한 캡 구조체 KR102295353B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862773345P 2018-11-30 2018-11-30
US62/773,345 2018-11-30
US16/383,992 2019-04-15
US16/383,992 US11088239B2 (en) 2018-11-30 2019-04-15 Cap structure for trench capacitors

Publications (2)

Publication Number Publication Date
KR20200066549A true KR20200066549A (ko) 2020-06-10
KR102295353B1 KR102295353B1 (ko) 2021-09-01

Family

ID=70849437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190111457A KR102295353B1 (ko) 2018-11-30 2019-09-09 트렌치 커패시터들에 대한 캡 구조체

Country Status (3)

Country Link
US (1) US11088239B2 (ko)
KR (1) KR102295353B1 (ko)
TW (1) TWI708328B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854817B2 (en) 2021-07-08 2023-12-26 Key Foundry Co., Ltd. Manufacturing method for deep trench capacitor with scalloped profile

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11329125B2 (en) * 2018-09-21 2022-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including trench capacitor
US11289637B2 (en) * 2019-04-11 2022-03-29 International Business Machines Corporation Transmon qubits with trenched capacitor structures
US11063131B2 (en) * 2019-06-13 2021-07-13 Intel Corporation Ferroelectric or anti-ferroelectric trench capacitor with spacers for sidewall strain engineering
US20200411635A1 (en) * 2019-06-28 2020-12-31 Intel Corporation Air gaps and capacitors in dielectric layers
KR20210045226A (ko) * 2019-10-16 2021-04-26 삼성전자주식회사 개별 부품용 디커플링 커패시터 및 이를 포함하는 집적회로 칩 패키지
US11342344B2 (en) * 2019-11-05 2022-05-24 Electronics And Telecommunications Research Institute Memory device and method of manufacturing the same
US11063157B1 (en) * 2019-12-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor profile to decrease substrate warpage
TWI720886B (zh) * 2020-05-08 2021-03-01 力晶積成電子製造股份有限公司 多層電容元件以及多層電容元件的設計方法
US11756988B2 (en) * 2020-08-20 2023-09-12 Nanya Technology Corporation Semiconductor structure and method for fabricating the same
US11640971B2 (en) * 2020-12-18 2023-05-02 Taiwan Semiconductor Manufacturing Company Limited Deep trench capacitor including self-aligned plate contact via structures and methods of forming the same
TWI771064B (zh) * 2021-06-16 2022-07-11 美三科技有限公司 類壓電d33裝置及使用其的電子設備
US11916100B2 (en) 2021-08-02 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer trench capacitor structure
US20230066352A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Multi-tier deep trench capacitor and methods of forming the same
US20230069538A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company Limited Deep trench capacitor including stress-relief voids and methods of forming the same
US11676892B2 (en) * 2021-09-15 2023-06-13 International Business Machines Corporation Three-dimensional metal-insulator-metal capacitor embedded in seal structure
TWI799061B (zh) * 2022-01-07 2023-04-11 力晶積成電子製造股份有限公司 電容器結構及其製造方法
US11830907B2 (en) * 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor structure and method of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269453A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0981164A3 (en) 1998-08-18 2003-10-15 International Business Machines Corporation Low resistance fill for deep trench capacitor
JP2000269462A (ja) 1999-03-19 2000-09-29 Toshiba Corp 半導体装置およびその製造方法
TW432689B (en) * 1999-10-18 2001-05-01 Taiwan Semiconductor Mfg Fabricating method of stacked capacitor
US6960365B2 (en) 2002-01-25 2005-11-01 Infineon Technologies Ag Vertical MIMCap manufacturing method
US6709919B2 (en) * 2002-05-15 2004-03-23 Taiwan Semiconductor Manufacturing Company Method for making auto-self-aligned top electrodes for DRAM capacitors with improved capacitor-to-bit-line-contact overlay margin
KR100481867B1 (ko) 2002-11-11 2005-04-11 삼성전자주식회사 강유전체 커패시터 및 그 제조 방법
TWI229414B (en) * 2003-10-03 2005-03-11 Promos Technologies Inc Method of fabricating deep trench capacitor
US7741663B2 (en) * 2008-10-24 2010-06-22 Globalfoundries Inc. Air gap spacer formation
US8753933B2 (en) * 2008-11-19 2014-06-17 Micron Technology, Inc. Methods for forming a conductive material, methods for selectively forming a conductive material, methods for forming platinum, and methods for forming conductive structures
US8916435B2 (en) 2011-09-09 2014-12-23 International Business Machines Corporation Self-aligned bottom plate for metal high-K dielectric metal insulator metal (MIM) embedded dynamic random access memory
US9054068B2 (en) 2011-11-03 2015-06-09 Intel Corporation Etchstop layers and capacitors
US9608130B2 (en) 2011-12-27 2017-03-28 Maxim Integrated Products, Inc. Semiconductor device having trench capacitor structure integrated therein
US8871604B2 (en) 2012-01-31 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices that include forming a capacitor using a cap layer
US8766403B2 (en) 2012-02-06 2014-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor arrays for minimizing gradient effects and methods of forming the same
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor
DE102014100025B3 (de) 2014-01-02 2015-02-05 Denk Aqua GmbH Porenkörper mit vergrößerter spezifischer Oberfläche und Verfahren zur Herstellung eines solchen Porenkörpers
DE102014223904A1 (de) * 2014-11-24 2016-05-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Kondensator und Verfahren zum Herstellen desselben
US10164005B2 (en) 2016-03-17 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Deep trench capacitor with a filled trench and a doped region serving as a capacitor electrode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000269453A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11854817B2 (en) 2021-07-08 2023-12-26 Key Foundry Co., Ltd. Manufacturing method for deep trench capacitor with scalloped profile

Also Published As

Publication number Publication date
US20200176552A1 (en) 2020-06-04
US11088239B2 (en) 2021-08-10
TWI708328B (zh) 2020-10-21
KR102295353B1 (ko) 2021-09-01
TW202022994A (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
KR102295353B1 (ko) 트렌치 커패시터들에 대한 캡 구조체
US10693019B2 (en) Film scheme for a high density trench capacitor
KR102606765B1 (ko) 비아 플러그를 갖는 반도체 소자 및 그 형성 방법
CN111261611B (zh) 半导体结构、集成芯片和形成沟槽电容器的方法
KR100642633B1 (ko) 엠아이엠 캐패시터들 및 그의 제조 방법
US11417665B2 (en) Semiconductor devices
US10741488B2 (en) Semiconductor device with integrated capacitor and manufacturing method thereof
US10910382B2 (en) Method for fabricating semiconductor device
CN111834529A (zh) 一种电容结构、半导体器件以及电容结构制备方法
CN106653848A (zh) 半导体器件结构的结构和形成方法
KR102152256B1 (ko) 직류-직류 변환기 및 그 형성 방법
US11551968B2 (en) Inter-wire cavity for low capacitance
US20230307558A1 (en) Semiconductor trench capacitor structure and manufacturing method thereof
KR20090064663A (ko) 반도체 소자의 캐패시터 및 그 제조방법
TWI821859B (zh) 包括硬遮罩結構的半導體裝置
US20230009279A1 (en) Semiconductor device with capacitor and method for forming the same
US11257844B2 (en) Ferroelectric random access memory (FRAM) cell
TW201703126A (zh) 半導體結構及形成半導體結構之方法
US20240030359A1 (en) Semiconductor device with capacitor and method for forming the same
KR102483380B1 (ko) 고 내압 커패시터를 포함하는 반도체 소자 및 그 제조 방법
US11855226B2 (en) Thin film transistor, semiconductor device and method of fabricating thin film transistor
US11637203B2 (en) Semiconductor device and manufacturing method of the same
US20230017264A1 (en) Semiconductor device and method of forming the same
US20240128378A1 (en) Semiconductor device and method of fabricating the same
US20220344347A1 (en) Semiconductor device including gate structure and method for manufacturing the same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant