JP2000269453A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 51
- 238000003860 storage Methods 0.000 claims abstract description 43
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 45
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 25
- 238000000151 deposition Methods 0.000 claims description 6
- 238000005121 nitriding Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract description 22
- 230000007423 decrease Effects 0.000 abstract description 13
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 4
- 239000002344 surface layer Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 131
- 150000004767 nitrides Chemical class 0.000 description 8
- 239000010410 layer Substances 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002776 aggregation Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 101100244894 Sus scrofa PR39 gene Proteins 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 238000004220 aggregation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】トレンチキャパシタンスの低下、電界集中によ
るキャパシタ絶縁膜の信頼性の劣化を抑止でき、電荷蓄
積電極のドーパントの拡散を抑制し、ドーパント濃度の
低下を防止し、電荷蓄積電極の抵抗の上昇を抑制する。 【解決手段】半導体基板10の表層部で深さ方向の中間
部より膨脹させた構造に形成されたトレンチの内壁面に
形成されたキャパシタ絶縁膜11と、キャパシタ絶縁膜
の表面上に形成された不純物を含む第1の導電膜からな
る電荷蓄積電極12と、トレンチ内で互いに対向する電
荷蓄積電極の表面上に形成され、電荷蓄積電極の厚さよ
りも薄い不純物拡散を防止するキャップ膜13と、トレ
ンチ内部の下部でキャップ膜に囲まれた部分に埋め込ま
れた埋め込み部材14とを具備する。
るキャパシタ絶縁膜の信頼性の劣化を抑止でき、電荷蓄
積電極のドーパントの拡散を抑制し、ドーパント濃度の
低下を防止し、電荷蓄積電極の抵抗の上昇を抑制する。 【解決手段】半導体基板10の表層部で深さ方向の中間
部より膨脹させた構造に形成されたトレンチの内壁面に
形成されたキャパシタ絶縁膜11と、キャパシタ絶縁膜
の表面上に形成された不純物を含む第1の導電膜からな
る電荷蓄積電極12と、トレンチ内で互いに対向する電
荷蓄積電極の表面上に形成され、電荷蓄積電極の厚さよ
りも薄い不純物拡散を防止するキャップ膜13と、トレ
ンチ内部の下部でキャップ膜に囲まれた部分に埋め込ま
れた埋め込み部材14とを具備する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特にダイナミック型メモリセルに
使用されるトレンチキャパシタの構造およびその電荷蓄
積電極の形成方法に関するもので、例えばダイナミック
型半導体メモリ(DRAM)に使用されるものである。
その製造方法に係り、特にダイナミック型メモリセルに
使用されるトレンチキャパシタの構造およびその電荷蓄
積電極の形成方法に関するもので、例えばダイナミック
型半導体メモリ(DRAM)に使用されるものである。
【0002】
【従来の技術】トレンチキャパシタの一種として、電荷
蓄積電極(ストレージノード)の面積を拡大させるため
にトレンチの深さ方向の中間部より膨脹させた構造(ボ
トルシェイプ構造)が知られており、その電荷蓄積電極
としてCVD(化学気相成長)法により多結晶シリコン
を堆積してドープト・ポリシリコンを形成している。
蓄積電極(ストレージノード)の面積を拡大させるため
にトレンチの深さ方向の中間部より膨脹させた構造(ボ
トルシェイプ構造)が知られており、その電荷蓄積電極
としてCVD(化学気相成長)法により多結晶シリコン
を堆積してドープト・ポリシリコンを形成している。
【0003】図3(a)および(b)は、従来のボトル
シェイプ構造を有するトレンチキャパシタの形成工程の
概要を示している。
シェイプ構造を有するトレンチキャパシタの形成工程の
概要を示している。
【0004】まず、図3(a)に示すように、半導体基
板10上にトレンチ形成用の窒化膜15からなるパター
ンを形成し、この窒化膜15のパターンをエッチングマ
スクとして半導体基板をエッチングし、トレンチキャパ
シタ用のトレンチを形成する。この場合、深さ方向の中
間部を膨脹させた構造(ボトルシェイプ構造)としてト
レンチを形成する技法を用いる。
板10上にトレンチ形成用の窒化膜15からなるパター
ンを形成し、この窒化膜15のパターンをエッチングマ
スクとして半導体基板をエッチングし、トレンチキャパ
シタ用のトレンチを形成する。この場合、深さ方向の中
間部を膨脹させた構造(ボトルシェイプ構造)としてト
レンチを形成する技法を用いる。
【0005】次に、キャパシタプレート電極用のN型拡
散領域19を形成した後、CVD法により全面にNO膜
(窒化膜Si3N4と酸化膜SiO2との積層膜)11を
形成し、トレンチ内壁面のNO膜11をキャパシタ絶縁
膜として使用する。
散領域19を形成した後、CVD法により全面にNO膜
(窒化膜Si3N4と酸化膜SiO2との積層膜)11を
形成し、トレンチ内壁面のNO膜11をキャパシタ絶縁
膜として使用する。
【0006】次に、CVD法により、キャパシタ絶縁膜
11の近傍に局所的に不純物を含ませた状態でポリシリ
コン膜を埋め込み形成する。この際、まず、例えばAs
(砒素)、P(燐)等のn型不純物を含んだ第1のポリ
シリコン膜12を薄く(前記トレンチが完全には埋まら
ない程度、50nm程度の厚さ)全面に堆積させ、引き
続き、不純物を含まない第2のポリシリコン膜14を全
面に堆積させる。
11の近傍に局所的に不純物を含ませた状態でポリシリ
コン膜を埋め込み形成する。この際、まず、例えばAs
(砒素)、P(燐)等のn型不純物を含んだ第1のポリ
シリコン膜12を薄く(前記トレンチが完全には埋まら
ない程度、50nm程度の厚さ)全面に堆積させ、引き
続き、不純物を含まない第2のポリシリコン膜14を全
面に堆積させる。
【0007】この第2のポリシリコン膜14の堆積に際
して、トレンチ内の上部は第2のポリシリコン膜14に
より完全に埋まるが、トレンチ内の深さ方向の中間部は
膨脹しているので完全には埋まらずに中空部17が残
る。
して、トレンチ内の上部は第2のポリシリコン膜14に
より完全に埋まるが、トレンチ内の深さ方向の中間部は
膨脹しているので完全には埋まらずに中空部17が残
る。
【0008】この後、熱処理工程を行うと、図3(b)
に示すように、前記第1のポリシリコン膜12および第
2のポリシリコン膜14のシリコン原子が流動し、両者
が混合するとともに第1のポリシリコン膜12中のA
s、P等のn型不純物(ドーパント)が第2のポリシリ
コン膜14中に拡散し、トレンチ内に電荷蓄積電極12
aが埋め込み形成される。
に示すように、前記第1のポリシリコン膜12および第
2のポリシリコン膜14のシリコン原子が流動し、両者
が混合するとともに第1のポリシリコン膜12中のA
s、P等のn型不純物(ドーパント)が第2のポリシリ
コン膜14中に拡散し、トレンチ内に電荷蓄積電極12
aが埋め込み形成される。
【0009】この時、流動化したシリコン原子が再結晶
する際、局所的に凝集する現象が生じ、その結果、キャ
パシタ絶縁膜11の表面にポリシリコンが接触しない空
孔部18が発生する。
する際、局所的に凝集する現象が生じ、その結果、キャ
パシタ絶縁膜11の表面にポリシリコンが接触しない空
孔部18が発生する。
【0010】しかし、前記したような空孔部18が発生
すると、キャパシタンスの低下、電界集中によるキャパ
シタ絶縁膜11の信頼性の劣化をまねいてしまう。
すると、キャパシタンスの低下、電界集中によるキャパ
シタ絶縁膜11の信頼性の劣化をまねいてしまう。
【0011】また、前記したようにキャパシタ絶縁膜1
1の近傍に局所的にドープされた不純物(つまり、第1
のポリシリコン膜12中のドーパント)が、前記熱処理
工程で第2のポリシリコン膜14中に拡散すると、キャ
パシタ絶縁膜11付近の電荷蓄積電極中のドーパント濃
度が低下し、その結果、DRAMセルの動作時(電極に
電圧が印加された時)に、キャパシタ絶縁膜11付近の
電荷蓄積電極中に空乏層が広がり、キャパシタンスが低
下(例えば数%)する。
1の近傍に局所的にドープされた不純物(つまり、第1
のポリシリコン膜12中のドーパント)が、前記熱処理
工程で第2のポリシリコン膜14中に拡散すると、キャ
パシタ絶縁膜11付近の電荷蓄積電極中のドーパント濃
度が低下し、その結果、DRAMセルの動作時(電極に
電圧が印加された時)に、キャパシタ絶縁膜11付近の
電荷蓄積電極中に空乏層が広がり、キャパシタンスが低
下(例えば数%)する。
【0012】さらに、上記したように電荷蓄積電極12
a中のドーパント濃度が低下すると、電荷蓄積電極12
aの抵抗が上昇し、電荷蓄積電極12aとセルトランジ
スタ(図示せず)との間の配線抵抗の増加をまねいてし
まい、DRAMの高速動作の阻害要因となってしまう。
a中のドーパント濃度が低下すると、電荷蓄積電極12
aの抵抗が上昇し、電荷蓄積電極12aとセルトランジ
スタ(図示せず)との間の配線抵抗の増加をまねいてし
まい、DRAMの高速動作の阻害要因となってしまう。
【0013】
【発明が解決しようとする課題】上記したように従来技
術を用いると、ボトルシェイプ構造のトレンチキャパシ
タにおいては、キャパシタ絶縁膜の表面にポリシリコン
が接触しない空孔部が発生し、キャパシタンスの低下、
電界集中によるキャパシタ絶縁膜の信頼性の劣化をまね
いてしまうという問題があった。
術を用いると、ボトルシェイプ構造のトレンチキャパシ
タにおいては、キャパシタ絶縁膜の表面にポリシリコン
が接触しない空孔部が発生し、キャパシタンスの低下、
電界集中によるキャパシタ絶縁膜の信頼性の劣化をまね
いてしまうという問題があった。
【0014】また、キャパシタ絶縁膜付近の電荷蓄積電
極中のドーパント濃度が低下し、動作時にキャパシタ絶
縁膜付近の電荷蓄積電極中に空乏層が広がり、キャパシ
タンスが低下するという問題、電荷蓄積電極の抵抗が上
昇し、電荷蓄積電極とセルトランジスタとの間の配線抵
抗の増加をまねいてしまい、DRAMの高速動作の阻害
要因となってしまうという問題があった。
極中のドーパント濃度が低下し、動作時にキャパシタ絶
縁膜付近の電荷蓄積電極中に空乏層が広がり、キャパシ
タンスが低下するという問題、電荷蓄積電極の抵抗が上
昇し、電荷蓄積電極とセルトランジスタとの間の配線抵
抗の増加をまねいてしまい、DRAMの高速動作の阻害
要因となってしまうという問題があった。
【0015】本発明は上記の問題点を解決すべくなされ
たもので、トレンチキャパシタンスの低下、電界集中に
よるキャパシタ絶縁膜の信頼性の劣化を抑止でき、電荷
蓄積電極のドーパントの拡散を抑制し、ドーパント濃度
の低下を防止し、動作時のキャパシタンスの低下を防止
でき、電荷蓄積電極の抵抗の上昇を抑制し得る半導体装
置およびその製造方法を提供することを目的とする。
たもので、トレンチキャパシタンスの低下、電界集中に
よるキャパシタ絶縁膜の信頼性の劣化を抑止でき、電荷
蓄積電極のドーパントの拡散を抑制し、ドーパント濃度
の低下を防止し、動作時のキャパシタンスの低下を防止
でき、電荷蓄積電極の抵抗の上昇を抑制し得る半導体装
置およびその製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、前記半導体基板に形成されたトレンチの
内壁面に形成されたキャパシタ絶縁膜と、前記キャパシ
タ絶縁膜上に形成された不純物を含む第1の導電膜から
なる電荷蓄積電極と、前記電荷蓄積電極上に形成され、
前記電荷蓄積電極の厚さよりも薄い不純物拡散を防止す
るキャップ膜と、前記トレンチ内部の下部で前記キャッ
プ膜に囲まれた部分に埋め込まれ、局所的に空孔部が存
在する埋め込み部材とを具備することを特徴とする。
半導体基板と、前記半導体基板に形成されたトレンチの
内壁面に形成されたキャパシタ絶縁膜と、前記キャパシ
タ絶縁膜上に形成された不純物を含む第1の導電膜から
なる電荷蓄積電極と、前記電荷蓄積電極上に形成され、
前記電荷蓄積電極の厚さよりも薄い不純物拡散を防止す
るキャップ膜と、前記トレンチ内部の下部で前記キャッ
プ膜に囲まれた部分に埋め込まれ、局所的に空孔部が存
在する埋め込み部材とを具備することを特徴とする。
【0017】また、本発明の半導体装置の製造方法は、
半導体基板にトレンチを形成する工程と、前記トレンチ
の内壁面にキャパシタ絶縁膜を形成する工程と、前記キ
ャパシタ絶縁膜の表面上に不純物を含む導電膜を堆積す
る工程と、前記第1の導電膜の表面上に前記導電膜に含
まれる不純物の拡散を防止するキャップ膜を前記導電膜
より薄く形成する工程と、前記トレンチの内部に不純物
を含まない埋め込み部材を埋め込む工程と、前記埋め込
み部材および第1の導電膜に対してエッチバックを実施
し、前記トレンチの上部から所定の深さまで掘り下げる
工程と、前記埋め込み部材および第1の導電膜の上に不
純物を含む第2の導電膜を堆積する工程と、前記第2の
導電膜に対してエッチバックを実施し、前記第2の導電
膜のうちで前記トレンチ内壁面に残っている電荷蓄積電
極の上端面間を接続する部分をコンタクトプラグとして
残す工程とを具備することを特徴とする。
半導体基板にトレンチを形成する工程と、前記トレンチ
の内壁面にキャパシタ絶縁膜を形成する工程と、前記キ
ャパシタ絶縁膜の表面上に不純物を含む導電膜を堆積す
る工程と、前記第1の導電膜の表面上に前記導電膜に含
まれる不純物の拡散を防止するキャップ膜を前記導電膜
より薄く形成する工程と、前記トレンチの内部に不純物
を含まない埋め込み部材を埋め込む工程と、前記埋め込
み部材および第1の導電膜に対してエッチバックを実施
し、前記トレンチの上部から所定の深さまで掘り下げる
工程と、前記埋め込み部材および第1の導電膜の上に不
純物を含む第2の導電膜を堆積する工程と、前記第2の
導電膜に対してエッチバックを実施し、前記第2の導電
膜のうちで前記トレンチ内壁面に残っている電荷蓄積電
極の上端面間を接続する部分をコンタクトプラグとして
残す工程とを具備することを特徴とする。
【0018】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【0019】図1(a)、(b)および図2は、本発明
の第1の実施の形態に係るDRAMのトレンチキャバシ
タの形成工程を示している。
の第1の実施の形態に係るDRAMのトレンチキャバシ
タの形成工程を示している。
【0020】まず、図1(a)に示すように、半導体基
板10上にトレンチ形成用の窒化膜を含むマスク材(例
えば熱酸化膜、窒化膜、TEOS膜の積層構造)15の
パターンを形成し、このマスク材15のパターンをエッ
チングマスクとして半導体基板をエッチングし、トレン
チキャパシタ用のトレンチを形成する。この場合、深さ
方向の中間部より膨脹させた構造(ボトルシェイプ構
造)としてトレンチを形成する技法を用いる。
板10上にトレンチ形成用の窒化膜を含むマスク材(例
えば熱酸化膜、窒化膜、TEOS膜の積層構造)15の
パターンを形成し、このマスク材15のパターンをエッ
チングマスクとして半導体基板をエッチングし、トレン
チキャパシタ用のトレンチを形成する。この場合、深さ
方向の中間部より膨脹させた構造(ボトルシェイプ構
造)としてトレンチを形成する技法を用いる。
【0021】次に、トレンチの下部の内壁面にキャパシ
タプレート電極用のN型拡散領域19を形成する。
タプレート電極用のN型拡散領域19を形成する。
【0022】この際、まず、トレンチ内を含む全面にn
型不純物を含んだ例えばAsSG膜(図示せず)を堆積
し、異方性エッチング、例えばRIE(反応性イオンエ
ッチング)によりトレンチ内の所定深さまでリセスエッ
チングを行い、その上にAsの拡散防止用のキャップ膜
としてTEOS膜(図示せず)を形成する。
型不純物を含んだ例えばAsSG膜(図示せず)を堆積
し、異方性エッチング、例えばRIE(反応性イオンエ
ッチング)によりトレンチ内の所定深さまでリセスエッ
チングを行い、その上にAsの拡散防止用のキャップ膜
としてTEOS膜(図示せず)を形成する。
【0023】そして、トレンチ内の下部に残存している
AsSG膜を固相拡散源として、熱処理によりトレンチ
の下部の内壁面にAsを拡散させた後、ウェットエッチ
ングにより前記キャップ膜(TEOS膜)およびAsS
G膜を除去する。
AsSG膜を固相拡散源として、熱処理によりトレンチ
の下部の内壁面にAsを拡散させた後、ウェットエッチ
ングにより前記キャップ膜(TEOS膜)およびAsS
G膜を除去する。
【0024】なお、前記半導体基板10として、例えば
P型半導体基板(シリコン基板)の表層部にN型導電層
(Nウエル)が形成され、上記Nウエルの表層部にP型
導電層(Pウエル)が形成されたものを用い、上記Pウ
エルおよびNウエルに深い溝(ディープトレンチ)を形
成するようにしてもよい。この場合、上記Nウエルをキ
ャパシタプレート電極として用いるようにしてもよい。
P型半導体基板(シリコン基板)の表層部にN型導電層
(Nウエル)が形成され、上記Nウエルの表層部にP型
導電層(Pウエル)が形成されたものを用い、上記Pウ
エルおよびNウエルに深い溝(ディープトレンチ)を形
成するようにしてもよい。この場合、上記Nウエルをキ
ャパシタプレート電極として用いるようにしてもよい。
【0025】次に、減圧CVD法により絶縁膜11をト
レンチ内を含む全面に形成し、トレンチ内壁面の絶縁膜
をキャパシタ絶縁膜11として使用する。この場合、前
記絶縁膜11は、NO膜(窒化膜Si3N4と酸化膜Si
O2との積層膜)であってもONO膜(酸化膜と窒化膜
と酸化膜との積層膜)であってもよい。
レンチ内を含む全面に形成し、トレンチ内壁面の絶縁膜
をキャパシタ絶縁膜11として使用する。この場合、前
記絶縁膜11は、NO膜(窒化膜Si3N4と酸化膜Si
O2との積層膜)であってもONO膜(酸化膜と窒化膜
と酸化膜との積層膜)であってもよい。
【0026】次に、減圧CVD法により、キャパシタ絶
縁膜11の近傍に局所的に不純物を含ませた状態で導電
膜(例えばポリシリコン膜)を埋め込み形成する。
縁膜11の近傍に局所的に不純物を含ませた状態で導電
膜(例えばポリシリコン膜)を埋め込み形成する。
【0027】この際、まず、減圧CVD装置の処理炉内
にSiH4 ガスを導入し、処理炉内の温度を約550℃
に設定し、Asを含む第1のポリシリコン膜12を薄く
(前記トレンチが完全には埋まらない程度、50nm程
度の厚さ)全面に堆積させる。この際、ドーパント濃度
は、0.5〜4×1020atom/cm3 である。
にSiH4 ガスを導入し、処理炉内の温度を約550℃
に設定し、Asを含む第1のポリシリコン膜12を薄く
(前記トレンチが完全には埋まらない程度、50nm程
度の厚さ)全面に堆積させる。この際、ドーパント濃度
は、0.5〜4×1020atom/cm3 である。
【0028】引き続き、前記処理炉内のSiH4 ガスを
排気した後、第1のポリシリコン膜12上に極薄のキャ
ップ膜13を形成する。このキャップ膜として、本例で
は、前記SiH4 ガスを排気した後、連続してN2 ガス
またはNH3 ガスを導入した減圧雰囲気中で、約550
℃〜950℃の熱窒化処理を行うことにより、1〜3n
m程度の極薄のSi3N4膜13を形成する。
排気した後、第1のポリシリコン膜12上に極薄のキャ
ップ膜13を形成する。このキャップ膜として、本例で
は、前記SiH4 ガスを排気した後、連続してN2 ガス
またはNH3 ガスを導入した減圧雰囲気中で、約550
℃〜950℃の熱窒化処理を行うことにより、1〜3n
m程度の極薄のSi3N4膜13を形成する。
【0029】引き続き、前記処理炉内のN2 ガスまたは
NH3 ガスを排気し、同時に前記処理炉内の温度を約5
50℃に設定した後、不純物を含まない第2のポリシリ
コン膜14を全面に堆積させる。
NH3 ガスを排気し、同時に前記処理炉内の温度を約5
50℃に設定した後、不純物を含まない第2のポリシリ
コン膜14を全面に堆積させる。
【0030】なお、前記第1のポリシリコン膜12、S
i3N4膜13および第2のポリシリコン膜14の形成
は、同一の処理炉内で外気に晒すことなく連続的に行
う。
i3N4膜13および第2のポリシリコン膜14の形成
は、同一の処理炉内で外気に晒すことなく連続的に行
う。
【0031】また、前記第2のポリシリコン膜14の堆
積に際して、トレンチ内の上部は第2のポリシリコン膜
14により完全に埋まるが、トレンチ内の深さ方向の中
間部より膨脹しているので完全には埋まらずに中空部1
7が残る。
積に際して、トレンチ内の上部は第2のポリシリコン膜
14により完全に埋まるが、トレンチ内の深さ方向の中
間部より膨脹しているので完全には埋まらずに中空部1
7が残る。
【0032】この後、例えば1100℃以下で熱処理工
程を行った時、前記極薄のSi3N4膜13は、図1
(b)に示すように、前記第1のポリシリコン膜12の
流動を抑制し、第1のポリシリコン膜12の切断を防止
し、かつ、第1のポリシリコン膜12中のドーパントが
第2のポリシリコン膜14中に拡散することを防止す
る。
程を行った時、前記極薄のSi3N4膜13は、図1
(b)に示すように、前記第1のポリシリコン膜12の
流動を抑制し、第1のポリシリコン膜12の切断を防止
し、かつ、第1のポリシリコン膜12中のドーパントが
第2のポリシリコン膜14中に拡散することを防止す
る。
【0033】結果として、第1のポリシリコン膜12中
のドーパント濃度0.5〜4×10 20atom/cm3
は維持され、キャパシタ絶縁膜11の表面に接触した第
1のポリシリコン膜からなる電荷蓄積電極12が得られ
る。
のドーパント濃度0.5〜4×10 20atom/cm3
は維持され、キャパシタ絶縁膜11の表面に接触した第
1のポリシリコン膜からなる電荷蓄積電極12が得られ
る。
【0034】また、前記熱処理工程を行った時、図1
(b)に示すように、第2のポリシリコン膜14のシリ
コン原子は流動し、流動したシリコン原子が再結晶する
際、局所的に凝集する現象が生じる。
(b)に示すように、第2のポリシリコン膜14のシリ
コン原子は流動し、流動したシリコン原子が再結晶する
際、局所的に凝集する現象が生じる。
【0035】その結果、Si3N4膜13にポリシリコン
が接触しない空孔部18が発生するが、この空孔部18
はキャパシタ絶縁膜11の表面には接触しないので、問
題は生じない。
が接触しない空孔部18が発生するが、この空孔部18
はキャパシタ絶縁膜11の表面には接触しないので、問
題は生じない。
【0036】次に、トレンチキャパシタの引き出し電極
を形成する工程の一例を説明する。図1(b)に示した
ように第2のポリシリコン膜14を埋め込んだ直後の状
態から、図2に示すように、RIEによるリセスエッチ
バックを実施し、トレンチ上部から〜1μmの深さまで
第2のポリシリコン膜14を掘り下げることにより、ト
レンチ内壁面に形成されている電荷蓄積電極12の一部
(下方部分)を残す。
を形成する工程の一例を説明する。図1(b)に示した
ように第2のポリシリコン膜14を埋め込んだ直後の状
態から、図2に示すように、RIEによるリセスエッチ
バックを実施し、トレンチ上部から〜1μmの深さまで
第2のポリシリコン膜14を掘り下げることにより、ト
レンチ内壁面に形成されている電荷蓄積電極12の一部
(下方部分)を残す。
【0037】その後、さらにその上に、ドーパントを含
む第3のポリシリコン膜を減圧CVD法により全面に堆
積させる。そして、再びリセスエッチバックを実施し、
第3のポリシリコン膜の一部(前記トレンチ内壁面に残
っている電荷蓄積電極12の上端面間を接続する部分)
をコンタクトプラグ20として残す。
む第3のポリシリコン膜を減圧CVD法により全面に堆
積させる。そして、再びリセスエッチバックを実施し、
第3のポリシリコン膜の一部(前記トレンチ内壁面に残
っている電荷蓄積電極12の上端面間を接続する部分)
をコンタクトプラグ20として残す。
【0038】その後、コンタクトプラグ20上のトレン
チ側壁面にカラー絶縁膜21を形成する。この際、ま
ず、減圧CVD法により絶縁膜(例えばTEOS膜)を
全面に堆積させ、トレンチ側壁面に上記TEOS膜の一
部をカラー絶縁膜21として残すようにRIEを実施す
る。
チ側壁面にカラー絶縁膜21を形成する。この際、ま
ず、減圧CVD法により絶縁膜(例えばTEOS膜)を
全面に堆積させ、トレンチ側壁面に上記TEOS膜の一
部をカラー絶縁膜21として残すようにRIEを実施す
る。
【0039】引き続き、ドーパントを含む第4のポリシ
リコン膜を減圧CVD法により全面に堆積させた後、前
記トレンチ内のコンタクトプラグ20上に引き出し電極
22を残すように再びリセスエッチバックを実施し第4
のポリシリコン膜を除去する。
リコン膜を減圧CVD法により全面に堆積させた後、前
記トレンチ内のコンタクトプラグ20上に引き出し電極
22を残すように再びリセスエッチバックを実施し第4
のポリシリコン膜を除去する。
【0040】次に、通常のトレンチセルと同様に、上記
トレンチキャパシタに隣接して片側に素子分離領域を形
成し、その反対側で上記トレンチキャパシタに隣接して
DRAMセルの電荷転送用MOSトランジスタ(図示せ
ず)を、そのドレインD領域の不純物拡散層が前記トレ
ンチキャパシタの引き出し電極22に連なるように形成
する。この際、本例では、トレンチ内壁のカラー絶縁膜
21の上端部の一部に開口部が形成され、この開口部内
にさらにドーパントを含んだポリシリコンを埋め込み、
前記引き出し電極22とそれに隣接するドレイン用領域
とを接続する。
トレンチキャパシタに隣接して片側に素子分離領域を形
成し、その反対側で上記トレンチキャパシタに隣接して
DRAMセルの電荷転送用MOSトランジスタ(図示せ
ず)を、そのドレインD領域の不純物拡散層が前記トレ
ンチキャパシタの引き出し電極22に連なるように形成
する。この際、本例では、トレンチ内壁のカラー絶縁膜
21の上端部の一部に開口部が形成され、この開口部内
にさらにドーパントを含んだポリシリコンを埋め込み、
前記引き出し電極22とそれに隣接するドレイン用領域
とを接続する。
【0041】この後、層間絶縁膜(BPSG、PSGな
ど)を形成し、MOSトランジスタのソース領域(通常
は隣接して形成される2個のMOSトランジスタに共通
のソース領域)上にコンタクトホールを開口し、このコ
ンタクト孔に前記共通ソース用拡散領域にコンタクトす
るコンタクトプラグ(例えばN型ポリシリコン)を埋め
込み形成し、さらに、上記コンタクトプラグにコンタク
トするようにビット線形成用の金属配線層を前記層間絶
縁膜上に堆積し、前記ワード線に交差する方向にビット
線を残すようにパターニングを行う。
ど)を形成し、MOSトランジスタのソース領域(通常
は隣接して形成される2個のMOSトランジスタに共通
のソース領域)上にコンタクトホールを開口し、このコ
ンタクト孔に前記共通ソース用拡散領域にコンタクトす
るコンタクトプラグ(例えばN型ポリシリコン)を埋め
込み形成し、さらに、上記コンタクトプラグにコンタク
トするようにビット線形成用の金属配線層を前記層間絶
縁膜上に堆積し、前記ワード線に交差する方向にビット
線を残すようにパターニングを行う。
【0042】上記実施の形態によるトレンチキャバシタ
の形成工程によれば、電荷蓄積電極12は、キャパシタ
絶縁膜11の表面に接触した第1のポリシリコン膜から
なり、従来例のような空孔部18が発生しないので、キ
ャパシタンスの低下、電界集中によるキャパシタ絶縁膜
11の信頼性の劣化を抑止することができる。
の形成工程によれば、電荷蓄積電極12は、キャパシタ
絶縁膜11の表面に接触した第1のポリシリコン膜から
なり、従来例のような空孔部18が発生しないので、キ
ャパシタンスの低下、電界集中によるキャパシタ絶縁膜
11の信頼性の劣化を抑止することができる。
【0043】また、電荷蓄積電極12は、ドーパントの
拡散が抑制され、ドーパント濃度の低下が防止されるの
で、動作時にキャパシタ絶縁膜11付近の電荷蓄積電極
中に空乏層が広がってキャパシタンスが低下するという
問題は発生しなくなる。
拡散が抑制され、ドーパント濃度の低下が防止されるの
で、動作時にキャパシタ絶縁膜11付近の電荷蓄積電極
中に空乏層が広がってキャパシタンスが低下するという
問題は発生しなくなる。
【0044】また、電荷蓄積電極12は、ドーパントの
拡散が抑制され、ドーパント濃度の低下が防止されるの
で、抵抗の上昇およびそれによる電荷蓄積電極12とセ
ルトランジスタとの間の配線抵抗の増加が抑制され、D
RAMの高速動作の阻害要因となるという問題は発生し
なくなる。
拡散が抑制され、ドーパント濃度の低下が防止されるの
で、抵抗の上昇およびそれによる電荷蓄積電極12とセ
ルトランジスタとの間の配線抵抗の増加が抑制され、D
RAMの高速動作の阻害要因となるという問題は発生し
なくなる。
【0045】また、電荷蓄積電極12のドーパントの拡
散が抑制されるので、人体および環境に有害なドーパン
トの使用量が従来例よりも少なくて済む。
散が抑制されるので、人体および環境に有害なドーパン
トの使用量が従来例よりも少なくて済む。
【0046】前記第1のポリシリコン膜12の流動を抑
制し、かつ、第1のポリシリコン膜12中のドーパント
が第2のポリシリコン膜14中に拡散することを防止す
るための極薄のキャップ膜13として、前記Si3N4膜
に代えて極薄のSiO2 膜を形成してもよい。
制し、かつ、第1のポリシリコン膜12中のドーパント
が第2のポリシリコン膜14中に拡散することを防止す
るための極薄のキャップ膜13として、前記Si3N4膜
に代えて極薄のSiO2 膜を形成してもよい。
【0047】この極薄のSiO2 膜を形成する場合に
は、前記SiH4 ガスを排気した後、連続してO2 ガス
を導入した減圧雰囲気中で、約550℃〜950℃の熱
酸化処理を行う。
は、前記SiH4 ガスを排気した後、連続してO2 ガス
を導入した減圧雰囲気中で、約550℃〜950℃の熱
酸化処理を行う。
【0048】
【発明の効果】上述したように本発明によれば、トレン
チキャパシタンスの低下、電界集中によるキャパシタ絶
縁膜の信頼性の劣化を抑止でき、電荷蓄積電極のドーパ
ントの拡散を抑制し、ドーパント濃度の低下を防止し、
動作時のキャパシタンスの低下を防止でき、電荷蓄積電
極の抵抗の上昇を抑制し得る半導体装置およびその製造
方法を提供することができる。
チキャパシタンスの低下、電界集中によるキャパシタ絶
縁膜の信頼性の劣化を抑止でき、電荷蓄積電極のドーパ
ントの拡散を抑制し、ドーパント濃度の低下を防止し、
動作時のキャパシタンスの低下を防止でき、電荷蓄積電
極の抵抗の上昇を抑制し得る半導体装置およびその製造
方法を提供することができる。
【図1】本発明の第1の実施の形態に係るDRAMのト
レンチキャバシタの形成工程の一部を示す断面図。
レンチキャバシタの形成工程の一部を示す断面図。
【図2】図1の工程に続く工程を示す断面図。
【図3】従来のボトルシェイプ構造を有するトレンチキ
ャパシタの形成工程の概要を示す断面図。
ャパシタの形成工程の概要を示す断面図。
10…半導体基板、 11…キャパシタ絶縁膜、 12…第1のポリシリコン膜(電荷蓄積電極)、 13…キャップ膜(Si3N4膜)、 14…第2のポリシリコン膜、 15…マスク材(熱酸化膜、窒化膜、TEOS膜の積層
構造)、 16…第3のポリシリコン膜(コンタクトプラグ)、 17…中空部、 18…空孔部、 19…キャパシタプレート電極用のN型拡散領域。
構造)、 16…第3のポリシリコン膜(コンタクトプラグ)、 17…中空部、 18…空孔部、 19…キャパシタプレート電極用のN型拡散領域。
フロントページの続き (72)発明者 寺井 藤雄 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 Fターム(参考) 5F083 AD17 AD60 GA25 JA04 JA56 MA06 MA17 MA20 PR07 PR12 PR15 PR21 PR39
Claims (9)
- 【請求項1】 半導体基板と、 前記半導体基板に形成されたトレンチの内壁面に形成さ
れたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜の表面上に形成された不純物を含
む第1の導電膜からなる電荷蓄積電極と、 前記トレンチ内で互いに対向する前記電荷蓄積電極の表
面上に形成され、前記電荷蓄積電極の厚さよりも薄い不
純物拡散を防止するキャップ膜と、 前記トレンチ内部の下部で前記キャップ膜に囲まれた部
分に埋め込まれた埋め込み部材とを具備することを特徴
とする半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記トレンチは、前記半導体基板深さ方向の中間部より
膨脹させた構造に形成されていることを特徴とする半導
体装置。 - 【請求項3】 請求項1記載の半導体装置において、さ
らに、 前記トレンチ内部の上部で前記電荷蓄積電極上および埋
め込み部材上に形成され、前記電荷蓄積電極に連なるよ
うに形成された不純物を含む第2の導電膜からなるコン
タクトプラグと、 前記コンタクトプラグ上のトレンチ側壁面に形成された
絶縁膜と、 前記トレンチ内のコンタクトプラグ上に形成され、前記
コンタクトプラグに連なるように形成された不純物を含
む第3の導電膜からなる引き出し電極とを具備すること
を特徴とする半導体装置。 - 【請求項4】 請求項3記載の半導体装置において、 前記不純物を含む第1の導電膜はポリシリコンであり、 前記不純物拡散防止用のキャップ膜は、シリコン窒化膜
あるいはシリコン酸化膜のいずれかであることを特徴と
する半導体装置。 - 【請求項5】 半導体基板にトレン チキャパシタ用の
トレンチを形成する工程と、 前記トレンチの内壁面にキャパシタ絶縁膜を形成する工
程と、 前記キャパシタ絶縁膜の表面上に不純物を含む第1の導
電膜を堆積する工程と、 前記第1の導電膜に含まれる不純物の拡散を防止するキ
ャップ膜を前記 第1の導電膜の表面上に前記第1の導
電膜より薄く形成する工程と、 前記トレンチの内部に不純物を含まない埋め込み部材を
埋め込む工程と、 前記埋め込み部材および第1の導電膜に対してエッチバ
ックを実施し、前記トレンチの上部から所定の深さまで
掘り下げる工程と、 前記埋め込み部材および第1の導電膜の上に不純物を含
む第2の導電膜を堆積する工程と、 前記第2の導電膜に対してエッチバックを実施し、前記
第2の導電膜のうちで前記トレンチ内壁面に残っている
電荷蓄積電極の上端面間を接続する部分をコンタクトプ
ラグとして残す工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項6】 請求項5記載の半導体装置の製造方法に
おいて、 前記トレンチを形成する際に、前記半導体基板に深さ方
向の中間部より膨脹させた構造に形成することを特徴と
する半導体装置の製造方法。 - 【請求項7】 請求項5記載の半導体装置の製造方法に
おいて、 前記キャップ膜を形成する際、N2 ガスまたはNH3 ガ
スを導入した減圧雰囲気中で550℃〜950℃の熱窒
化処理を行うことによりシリコン窒化膜を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項8】 請求項5記載の半導体装置の製造方法に
おいて、 前記キャップ膜を形成する際、O2 ガスを導入した減圧
雰囲気中で550℃〜950℃の熱酸化処理を行うこと
によりシリコン酸化膜を形成することを特徴とする半導
体装置の製造方法。 - 【請求項9】 請求項4乃至8のいずれか1項に記載の
半導体装置の製造方法において、 前記導電膜、キャップ膜および埋め込み部材の形成を、
同一の処理炉内で外気に晒すことなく連続的に行うこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11075716A JP2000269453A (ja) | 1999-03-19 | 1999-03-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11075716A JP2000269453A (ja) | 1999-03-19 | 1999-03-19 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000269453A true JP2000269453A (ja) | 2000-09-29 |
Family
ID=13584265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11075716A Pending JP2000269453A (ja) | 1999-03-19 | 1999-03-19 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000269453A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200066549A (ko) * | 2018-11-30 | 2020-06-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트렌치 커패시터들에 대한 캡 구조체 |
-
1999
- 1999-03-19 JP JP11075716A patent/JP2000269453A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20200066549A (ko) * | 2018-11-30 | 2020-06-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트렌치 커패시터들에 대한 캡 구조체 |
US11088239B2 (en) | 2018-11-30 | 2021-08-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cap structure for trench capacitors |
KR102295353B1 (ko) * | 2018-11-30 | 2021-09-01 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 트렌치 커패시터들에 대한 캡 구조체 |
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