KR20200066156A - 기판 처리 방법 - Google Patents

기판 처리 방법 Download PDF

Info

Publication number
KR20200066156A
KR20200066156A KR1020190112799A KR20190112799A KR20200066156A KR 20200066156 A KR20200066156 A KR 20200066156A KR 1020190112799 A KR1020190112799 A KR 1020190112799A KR 20190112799 A KR20190112799 A KR 20190112799A KR 20200066156 A KR20200066156 A KR 20200066156A
Authority
KR
South Korea
Prior art keywords
film
pattern
wafer
substrate
sio
Prior art date
Application number
KR1020190112799A
Other languages
English (en)
Inventor
다카유키 가츠누마
도루 히사마츠
신야 이시카와
요시히데 기하라
마사노부 혼다
마주 도무라
쇼 구마쿠라
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2019086812A external-priority patent/JP7336873B2/ja
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20200066156A publication Critical patent/KR20200066156A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

[과제] 기판에 형성된 패턴을 원하는 상태로 제어할 수 있는 기술을 제공한다.
[해결수단] 기판 처리 방법은, 패턴을 갖는 처리 대상의 기판을 제공하는 공정과, 상기 기판에 막을 성막하는 공정과, 기판의 표층에 반응층을 플라즈마에 의해 형성하는 공정과, 기판에 에너지를 부여하여 반응층을 제거하는 공정을 갖는다.

Description

기판 처리 방법{SUBSTRATE PROCESSING METHOD}
본 개시는 기판 처리 방법에 관한 것이다.
특허문헌 1은 웨이퍼 상의 자연 산화막에 처리 가스를 반응시켜 반응층을 형성한 후, 웨이퍼를 가열하여 반응층을 승화시킴으로써 자연 산화막을 제거(에칭)하는 기술을 개시한다.
특허문헌 1: 일본 특허 공개 제2010-165954호 공보
본 개시는 기판에 형성된 패턴을 원하는 상태로 제어할 수 있는 기술을 제공한다.
본 개시의 일양태에 따른 기판 처리 방법은, 패턴을 갖는 처리 대상의 기판을 제공하는 공정과, 상기 기판에 막을 성막하는 공정과, 기판의 표층에 반응층을 플라즈마에 의해 형성하는 공정과, 기판에 에너지를 부여하여 반응층을 제거하는 공정을 갖는다.
본 개시에 따르면, 기판에 형성된 패턴을 원하는 상태로 제어할 수 있다.
도 1은 실시형태에 따른 플라즈마 처리 장치의 개략 구성의 일례를 나타내는 도면이다.
도 2는 실시형태에 따른 가열 장치의 개략 구성의 일례를 나타내는 도면이다.
도 3은 산화막이 형성된 웨이퍼의 일례를 나타내는 도면이다.
도 4는 실시형태에 따른 산화막을 제거하는 기판 처리의 흐름의 일례를 설명하는 도면이다.
도 5는 실시형태에 따른 산화막을 제거하는 기판 처리의 흐름의 다른 일례를 설명하는 도면이다.
도 6은 실시형태에 따른 산화막을 제거하는 기판 처리의 흐름의 다른 일례를 설명하는 도면이다.
도 7은 실시형태에 따른 CR 처리의 흐름의 일례를 설명하는 도면이다.
도 8은 실시형태에 따른 CR 처리에 따른 에칭량의 일례를 나타내는 도면이다.
도 9는 실시형태에 따른 기판 처리의 흐름의 일례를 나타내는 흐름도이다.
도 10은 실시형태에 따른 웨이퍼의 온도의 변화에 따른 에칭량의 변화의 일례를 나타내는 도면이다.
도 11은 실시형태에 따른 라인형의 패턴의 LWR, LER의 개선을 설명하는 도면이다.
도 12는 실시형태에 따른 패턴의 형상의 변화의 일례를 나타내는 도면이다.
도 13은 실시형태에 따른 패턴의 형상의 변화의 다른 일례를 나타내는 도면이다.
도 14는 실시형태에 따른 패턴의 형상의 변화의 다른 일례를 나타내는 도면이다.
도 15는 실시형태에 따른 막을 마스크로서 이용한 에칭의 일례를 나타내는 도면이다.
도 16은 실시형태에 따른 막을 보호막으로서 이용한 에칭의 일례를 나타내는 도면이다.
도 17은 실시형태에 따른 기판 처리의 흐름의 다른 일례를 나타내는 흐름도이다.
도 18a는 실시형태에 따른 저해 요인이 되는 막의 일례를 나타내는 도면이다.
도 18b는 실시형태에 따른 저해 요인이 되는 막의 다른 일례를 나타내는 도면이다.
도 19는 실시형태에 따른 CR 처리에 따른 패턴의 형상의 변화의 일례를 설명하는 도면이다.
도 20은 실시형태에 따른 성막 처리 및 CR 처리에 따른 패턴의 형상의 변화의 일례를 설명하는 도면이다.
도 21은 실시형태에 따른 성막 처리 및 CR 처리에 의한 패턴의 변화의 일례를 나타내는 도면이다.
도 22는 실시형태에 따른 패턴의 높이, 폭의 변화의 일례를 나타내는 도면이다.
도 23은 실시형태에 따른 성막 처리 및 CR 처리에 의한 패턴의 형상의 변화의 일례를 설명하는 도면이다.
도 24는 실시형태에 따른 성막 처리 및 CR 처리에 의한 패턴의 변화의 일례를 나타내는 도면이다.
도 25는 실시형태에 따른 패턴의 높이, 폭의 변화의 일례를 나타내는 도면이다.
도 26은 실시형태에 따른 배치대의 배치면의 존 분할의 일례를 나타내는 도면이다.
도 27은 실시형태에 따른 피처리체의 온도와 성막량의 관계의 일례를 설명 하기 위한 도면이다.
이하, 도면을 참조하여 본원이 개시하는 기판 처리 방법의 실시형태에 대해서 상세하게 설명한다. 또한, 본 실시형태에 의해, 개시하는 기판 처리 방법이 한정되는 것은 아니다.
[장치 구성]
본 실시형태에 따른 기판 처리에 사용하는 장치의 일례를 설명한다. 이하에서는, 플라즈마 처리 장치와 가열 장치에 의해 본 실시형태에 따른 기판 처리하는 경우를 예로 설명한다.
먼저, 본 실시형태에 따른 플라즈마 처리 장치의 구성의 일례를 설명한다. 도 1은 실시형태에 따른 플라즈마 처리 장치의 개략 구성의 일례를 나타내는 도면이다. 본 실시형태에서는, 플라즈마 처리 장치(100)를, 유도 결합 플라즈마(ICP)형의 플라즈마 처리 장치로 한 경우를 예로 설명한다.
플라즈마 처리 장치(100)는, 금속제(예컨대 알루미늄제)의 통형으로 형성된 처리실(챔버)(102)을 구비한다.
처리실(102)의 바닥부에는, 반도체 웨이퍼(이하 「웨이퍼」라고도 칭함)(W)를 배치하기 위한 배치대(110)가 마련되어 있다. 배치대(110)는, 알루미늄 등으로 원기둥형으로 성형되어 있다. 배치대(110)에는, 히터(111)가 마련되어 있다. 히터(111)는, 히터 전원(112)에 접속되어, 히터 전원(112)으로부터 공급되는 전력에 의해 발열한다. 배치대(110)는, 히터(111)에 의해 웨이퍼(W)의 온도를 제어한다. 또한, 도시하지 않지만, 배치대(110)에는 웨이퍼(W)를 정전기력에 의해 흡착 유지하는 정전 척이나 냉매 유로 등의 온도 조절 기구 등, 필요한 기능을 마련할 수 있다. 플라즈마 처리 장치(100)는, 에칭 장치로서 이용하는 경우, 배치대(110)에는 이온을 웨이퍼(W)에 인입하기 위한 고주파 바이어스가 인가된다.
처리실(102)의 천장부에는, 예컨대, 석영 유리나 세라믹 등으로 구성된 판형의 유전체(104)가 배치대(110)에 대향하도록 마련되어 있다. 구체적으로는 유전체(104)는 예컨대 원판형으로 형성되며, 처리실(102)의 천장부에 형성된 개구를 막도록 기밀하게 부착되어 있다.
처리실(102)에는, 웨이퍼(W)의 처리에 이용하는 각종 가스를 공급하는 가스 공급부(120)가 접속된다. 처리실(102)의 측벽부에는, 가스 도입구(121)가 형성되어 있다. 가스 도입구(121)에는, 가스 공급 배관(122)을 통해 가스 공급부(120)가 접속되어 있다.
가스 공급부(120)는, 웨이퍼(W)의 처리에 이용하는 각종 가스의 가스 공급원에, 각각 가스 공급 라인을 통해 접속되어 있다. 각 가스 공급 라인은, 기판 처리의 프로세스에 대응하여 적절하게 분기되며, 개폐 밸브, 유량 제어기가 마련되어 있다. 가스 공급부(120)는, 각 가스 공급 라인에 마련된 개폐 밸브나 유량 제어기를 제어함으로써, 각종 가스의 유량을 제어한다. 가스 공급부(120)는, 기판 처리의 프로세스에 따라 각종 가스를 가스도 입구(121)에 공급한다. 가스 도입구(121)에 공급된 각종 가스는, 가스 도입구(121)로부터 처리실(102) 내에 공급된다. 또한, 도 1에서는, 가스 공급부(120)를 처리실(102)의 측벽부로부터 가스를 공급하도록 구성한 경우를 예로 들고 있지만, 반드시 이에 한정되지 않는다. 예컨대 처리실(102)의 천장부로부터 가스를 공급하도록 구성하여도 좋다. 이 경우에는, 예컨대, 유전체(104)의 중앙부에 가스 도입구를 형성하여, 유전체(104)의 중앙부로부터 가스를 공급하도록 하여도 좋다.
처리실(102)의 바닥부에는, 처리실(102) 내의 분위기를 배출하는 배기부(130)가 배기관(132)을 통해 접속되어 있다. 배기부(130)는, 예컨대, 진공 펌프에 의해 구성되며, 처리실(102) 내를 정해진 압력까지 감압한다. 처리실(102)의 측벽부에는, 웨이퍼 반출입구(134)가 형성되어 있다. 웨이퍼 반출입구(134)에는, 게이트 밸브(136)가 마련되어 있다. 예컨대, 웨이퍼(W)를 반입할 때에는, 게이트 밸브(136)를 개방하여 도시하지 않는 반송 아암 등의 반송 기구에 의해 웨이퍼(W)를 처리실(102) 내의 배치대(110) 상에 배치하고, 게이트 밸브(136)를 폐쇄하여 웨이퍼(W)의 처리를 행한다.
처리실(102)의 천장부에는, 유전체(104)의 상측면(외측면)에 평면형의 고주파 안테나(140)와, 고주파 안테나(140)를 덮는 실드 부재(160)가 배치되어 있다. 고주파 안테나(140)는, 안테나 소자(142)가 마련되어 있다. 안테나 소자(142)는, 예컨대 구리, 알루미늄, 스테인레스 등의 도체로 구성된 스파이럴 코일형으로 형성된다. 안테나 소자(142)에는, 고주파 전원(150)이 접속되어 있다. 고주파 전원(150)은, 플라즈마를 생성하는 안테나 소자(142)에 정해진 주파수의 고주파(예컨대 40 ㎒)를 정해진 파워로 공급한다. 또한, 고주파 전원(150)으로부터 출력되는 고주파는, 전술한 주파수에 한정되는 것이 아니다. 예컨대 13.56 ㎒, 27 ㎒, 40 ㎒, 60 ㎒ 등 여러 가지 주파수의 고주파를 공급할 수 있다.
안테나 소자(142)에 고주파 전원(150)으로부터 고주파가 공급되면, 처리실(102) 내에는, 유도 자계가 형성된다. 형성된 유도 자계에 의해, 처리실(102) 내에 도입된 가스가 여기되어, 웨이퍼(W) 상에 플라즈마가 생성된다. 또한, 고주파 안테나(140)는, 안테나 소자(142)가 복수 마련되어, 각각의 안테나 소자(142)에 고주파 전원(150)으로부터 동일한 주파수 또는 다른 주파수의 고주파가 인가되어도 좋다. 예컨대, 플라즈마 처리 장치(100)는, 고주파 안테나(140)에, 유전체(104)의 중앙부와 주변부로 나누어 안테나 소자(142)를 각각 마련하여, 유전체(104)의 중앙부와 주변부에서 각각 플라즈마를 제어하여도 좋다. 또한, 플라즈마 처리 장치(100)는, 처리실(102)의 천장부에 마련되는 고주파 안테나(140) 외에, 배치대(110)를 구성하는 하부 전극에 고주파 전력을 공급하여, 플라즈마를 생성하여도 좋다.
플라즈마 처리 장치(100)는, 생성한 플라즈마에 의해, 웨이퍼(W)에 대하여, 에칭이나 성막 등의 플라즈마 처리를 실시할 수 있다.
상기 구성의 플라즈마 처리 장치(100)는, 제어부(190)에 의해 동작이 통괄적으로 제어된다. 제어부(190)는, CPU를 구비하며 플라즈마 처리 장치(100)의 각 부를 제어하는 프로세스 컨트롤러(191)와, 사용자 인터페이스(192)와, 기억부(193)를 구비한다.
프로세스 컨트롤러(191)는, 플라즈마 처리 장치(100)의 각종 동작을 제어한다. 예컨대, 프로세스 컨트롤러(191)는, 가스 공급부(120)로부터의 각종 가스의 공급 동작을 제어한다. 또한, 프로세스 컨트롤러(191)는, 고주파 전원(150)으로부터 안테나 소자(142)에 공급하는 고주파의 주파수 및 파워를 제어한다. 또한, 프로세스 컨트롤러(191)는, 히터 전원(112)으로부터 히터(111)에 공급하는 전력을 제어하여 히터(111)의 발열량을 제어함으로써, 웨이퍼(W)의 온도를 제어한다.
사용자 인터페이스(192)는, 오퍼레이터가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작을 행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 구성되어 있다.
기억부(193)에는, 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(191)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라, 사용자 인터페이스(192)로부터의 지시 등으로 임의의 레시피를 기억부(193)로부터 호출하여 프로세스 컨트롤러(191)에 실행시킴으로써, 프로세스 컨트롤러(191)의 제어 하에서, 플라즈마 처리 장치(100)에서의 원하는 처리가 행해진다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레시피는, 컴퓨터로 판독 가능한 컴퓨터 기억 매체 등에 저장된 상태의 것을 이용하거나, 또는, 다른 장치로부터, 예컨대, 전용 회선을 통해 수시 전송시켜 온라인으로 사용하거나 하는 것도 가능하다. 컴퓨터 기억 매체로서는, 예컨대, 하드 디스크, CD, 플렉시블 디스크, 반도체 메모리 등을 들 수 있다.
다음에, 본 실시형태에 따른 가열 장치의 구성의 일례를 설명한다. 도 2는 실시형태에 따른 가열 장치의 개략 구성의 일례를 나타내는 도면이다. 본 실시형태에서는, 가열 장치(200)는, 도 1에 나타낸 플라즈마 처리 장치(100)와 별체로 마련되어 있고, 도시하지 않는 반송 아암 등의 반송 기구에 의해 웨이퍼(W)가 가열 장치(200)와 플라즈마 처리 장치(100)에 반송된다.
가열 장치(200)는, 금속제(예컨대 알루미늄제)의 통형(예컨대 원통형)으로 형성된 처리실(202)을 구비한다.
처리실(202)의 바닥부에는, 웨이퍼(W)를 배치하기 위한 배치대(210)가 마련되어 있다. 배치대(210)는, 알루미늄 등으로 원기둥형으로 성형되어 있다. 배치대(210)에는, 히터(211)가 마련되어 있다. 히터(211)는, 히터 전원(212)에 접속되며, 히터 전원(212)으로부터 공급되는 전력에 의해 발열한다. 배치대(210)는, 히터(211)에 의해 웨이퍼(W)의 온도를 제어한다. 또한, 도시는 하지 않지만, 배치대(210)에는 웨이퍼(W)를 정전기력에 의해 흡착 유지하는 정전 척 등, 필요에 따라 여러 가지 기능을 마련할 수 있다.
처리실(202)의 바닥부에는, 처리실(202) 내의 분위기를 배출하는 배기부(230)가 배기관(232)을 통해 접속되어 있다. 배기부(230)는, 예컨대, 진공 펌프에 의해 구성되어, 처리실(202) 내를 정해진 압력까지 감압한다. 처리실(202)의 측벽부에는, 웨이퍼 반출입구(234)가 형성되어 있다. 웨이퍼 반출입구(234)에는, 게이트 밸브(236)가 마련되어 있다. 예컨대, 웨이퍼(W)를 반입할 때에는, 게이트 밸브(236)를 개방하여 도시하지 않는 반송 아암 등의 반송 기구에 의해 웨이퍼(W)를 처리실(202) 내의 배치대(210) 상에 배치하고, 게이트 밸브(236)를 폐쇄하여 웨이퍼(W)의 처리를 행한다.
가열 장치(200)는, 배치대(210)에 배치된 웨이퍼(W)를 히터(211)에 의해 정해진 온도로 가열하는 가열 처리를 실시한다.
상기 구성의 가열 장치(200)는, 제어부(290)에 의해 동작이 통괄적으로 제어된다. 제어부(290)는, 예컨대 컴퓨터이며, CPU(Central Processing Unit), RAM(Random Access Memory), ROM(Read Only Memory), 보조 기억 장치 등을 구비한다. CPU는, ROM 또는 보조 기억 장치에 저장된 프로그램이나, 플라즈마 처리의 프로세스 조건에 기초하여 동작하며, 장치 전체의 동작을 제어한다. 또한, 제어부(290)는, 가열 장치(200)의 내부에 마련되어 있어도 좋고, 외부에 마련되어 있어도 좋다. 제어부(290)가 외부에 마련되어 있는 경우, 제어부(290)는, 유선 또는 무선 등의 통신 수단에 의해, 가열 장치(200)를 제어할 수 있다.
다음에, 본 실시형태에 따른 기판 처리 방법에 대해서 설명한다. 반도체 장치를 제조할 때, 웨이퍼(W)에는, 자연 산화막이 형성되는 경우가 있다. 이 자연 산화막을 제거할 필요가 있는 경우가 있다.
도 3은 산화막이 형성된 웨이퍼의 일례를 나타내는 도면이다. 웨이퍼(W)는, 하지가 되는 실리콘(Si)층(10) 상에, SiO2막(11)이 마련되어 있다. SiO2막(11)에는, 패턴(P)이 형성되어 있다. 도 3에서는, 패턴(P)으로서, Si층(10)에 도달하는 개구가 SiO2막(11)에 형성되어 있다. 웨이퍼(W)는, SiO2막(11)의 상면 및 패턴(P)이 형성된 측면이 SiN막(12)으로 덮여 있다. 또한, 웨이퍼(W)는, 패턴(P)이 형성된 바닥부의 Si층(10)에 자연 산화막(14)(SiO2)이 형성되어 있다. Si층(10)은, 자연 산화막(14)의 하부가 되는 부분이 실리콘 게르마늄 등으로 변화되어 있기 때문에, 패턴을 바꾸어 나타내고 있다. 이 자연 산화막(14)을, 예컨대, 특허문헌 1의 기술을 이용하여, SiN막(12)을 유지한 채로 제거하는 것이 생각된다.
그러나, SiN막(12)은, 전공정 등에 있어서, 데미지를 받고 있는 경우가 있다. 그 경우, 예컨대, 특허문헌 1의 기술을 이용하면 SiN막(12)이 제거되어 버린다.
그래서, 본 실시형태에서는, 다음과 같은 기판 처리를 행하여 자연 산화막(14) 등의 산화막을 제거한다. 도 4는 실시형태에 따른 산화막을 제거하는 기판 처리의 흐름의 일례를 설명하는 도면이다. 도 4의 (a)에는 도 3과 마찬가지로, 자연 산화막(14)이 형성된 웨이퍼(W)를 나타내고 있다.
먼저, 웨이퍼(W)에 실리콘 함유막을 성막한다. 예컨대, 도 4의 (b)에 나타내는 바와 같이, Atomic Layer Deposition(ALD)에 의해, 웨이퍼(W)에 SiO2막(20)을 성막한다. 예컨대, 플라즈마 처리 장치(100)는, 가스 공급부(120)로부터실리콘(Si)을 함유하는 원료 가스를 처리실(102)에 공급하여 웨이퍼(W) 표면에 원료 가스를 흡착시킨다. 웨이퍼(W)에 흡착하는 원료 가스의 흡착량은, 공급 시간과 함께 증가하여 포화한다. 여기서 말하는 포화란, 최표면에 화학 흡착이 진행되어, 그 이상 화학 흡착이 진행되지 않는 상태나, 흡착하는 사이트가 전부 점유되어 흡착이 진행되지 않는 상태이다. 계속해서, 플라즈마 처리 장치(100)는, 가스 공급부(120)로부터 반응 가스를 처리실(102)에 공급하며, 고주파 전원(150)으로부터 안테나 소자(142)에 고주파 전력을 인가하여 플라즈마를 생성한다. 이에 의해, 반응 가스가 활성화하여, 웨이퍼(W)에 흡착한 원료 가스를 반응 가스의 활성종이 개질하여 성막된다. 원료 가스로서는, 예컨대, 트리디메틸아미노실란(TDMAS), 비스디에틸아미노실란(BDEAS)이 이용된다. 반응 가스로서는, 산소(O2) 가스 등의 산화 가스를 이용할 수 있다. 반응 가스는, 플라즈마화되어 웨이퍼(W)에 공급된다. ALD를 이용하여 성막을 행하는 경우, 플라즈마 처리 장치(100)는, 원료 가스 및 반응 가스를 교대로 공급하는 사이클을 복수회 반복함으로써, 원하는 막 두께의 박막을 형성한다. ALD에서는, 웨이퍼(W)에 흡착하는 원료 가스의 흡착량을 포화시키고 있기 때문에, 패턴(P)의 상면, 측면 및 바닥면에 막을 균일하게 성막할 수 있다.
다음에, 에칭 가스, 예컨대, 플루오로카본 가스를 이용하여 플라즈마를 생성하여 웨이퍼(W)에 대하여 이방성의 에칭 처리를 행하여 ALD막[SiO2막(20)]을 에치 백한다. 플라즈마 처리 장치(100)는, 가스 공급부(120)로부터, C4F8 가스 등의 플루오로카본 가스(CxFy)를 처리실(102)에 공급하며, 고주파 전원(150)으로부터 안테나 소자(142)에 고주파 전력을 인가하여 플라즈마를 형성하여 에칭한다. 플루오로카본 가스를 이용하여 에칭하면, 웨이퍼(W)의 표면에 퇴적물이 많이 생겨 막(21)이 형성된다. 한편, 도 4의 (c)에 나타내는 바와 같이, 패턴(P)의 바닥부의 SiO2막(20) 및 자연 산화막(14) 상이 에칭되어 제거된다.
다음에, ALD막[SiO2막(20)]을 제거하는 Chemical Removal(CR) 처리를 행한다. CR 처리란, 화학 반응에 의해 제거 대상을 제거(에칭)하는 처리이다. CR 처리의 상세는, 후술한다. 이에 의해, 도 4의 (d)에 나타내는 바와 같이, SiN막(12)에 데미지가 있는 경우라도, SiN막(12)이 제거되는 것을 억제하면서 자연 산화막(14)을 제거할 수 있다.
또한, 도 4의 예에서는, 웨이퍼(W)의 비에칭 대상이 된, 패턴(P)의 바닥부 이외의 영역에 선택적으로 SiO2막(20)을 성막하기 위해, ALD에 의해 SiO2막(20)을 등방적으로 성막한 후, 이방성 에칭에 의해 에치 백하였다. 그러나, 성막 방법은, ALD에 한정되는 것이 아니며, 어떤 방식이어도 좋다. 예컨대, 성막 방법은, Chemical Vapor Deposition(CVD), Physical Vapor Deposition(PVD), Direct Current Superposition(DCS), 불포화 ALD여도 좋다. 불포화 ALD는, 원료 가스의 흡착을 포화시키지 않는, 또는, 웨이퍼(W)에 흡착한 원료 가스의 개질을 포화시키지 않는, 또는, 원료 가스의 흡착과 웨이퍼(W)에 흡착한 원료 가스의 개질을 포화시키지 않는, ALD이다. 불포화 ALD는, 원료 가스를 표면 전체에 흡착시키지 않는 경우 외에, 완전히 개질시키지 않는 경우도 있다. DCS는, 전극 재료를 스퍼터하여 기판 상에 성막하는 성막 방법이다. 예컨대, DCS에서는, 플라즈마 처리 장치에 있어서, 전극 재료를 포함한 상부 전극에 부의 직류 전압을 인가하여 전극 재료를 스퍼터하여 기판 상에 성막한다. DCS의 상세에 대해서는, 예컨대, 미국 특허 출원 공개 제2018/0151333호 명세서에 개시되어 있다.
도 5는 실시형태에 따른 산화막을 제거하는 기판 처리의 흐름의 다른 일례를 설명하는 도면이다. 도 5의 (a)에는 도 3과 마찬가지로, 자연 산화막(14)이 형성된 웨이퍼(W)를 나타내고 있다.
먼저, 웨이퍼(W)에 실리콘 함유막을 성막한다. 예컨대, 도 5의 (b)에 나타내는 바와 같이, CVD에 의해, 웨이퍼(W)에 SiO2막(20)을 성막한다. 예컨대, 플라즈마 처리 장치(100)는, 가스 공급부(120)로부터, 예컨대, SiCl4 가스, O2 가스를 처리실(102)에 공급하며, 고주파 전원(150)으로부터 안테나 소자(142)에 고주파 전력을 인가하여 플라즈마를 형성하여 웨이퍼(W)에 SiO2막(20)을 성막한다.
다음에, 예컨대, 플루오로카본 가스를 이용하여 플라즈마를 생성하여 웨이퍼(W)에 대하여 이방성의 에칭 처리를 행하여 SiO2막(20)을 에치 백한다. 이에 의해, 도 5의 (c)에 나타내는 바와 같이, 패턴(P)의 바닥부의 SiO2막(20) 및 자연 산화막(14) 상이 주로 에칭되어 제거된다.
다음에, SiO2막(20)을 제거하는 CR 처리를 행한다. CR 처리의 상세는, 후술한다. 이에 의해, 도 5의 (d)에 나타내는 바와 같이, SiN막(12)에 데미지가 있는 경우라도, SiN막(12)이 떨어지는 것을 억제하면서 자연 산화막(14)을 제거할 수 있다.도 6은 실시형태에 따른 산화막을 제거하는 기판 처리의 흐름의 다른 일례를 설명하는 도면이다. 도 6의 (a)에는 도 3과 마찬가지로, 자연 산화막(14)이 형성된 웨이퍼(W)를 나타내고 있다.
먼저, 웨이퍼(W)에 실리콘 함유막을 성막한다. 예컨대, 도 6의 (b)에 나타내는 바와 같이, 불포화 ALD에 의해, 웨이퍼(W)에 SiO2막(20)을 성막한다. 불포화 ALD에서는, 웨이퍼(W)의 표면이나 패턴(P)의 측면이 되는 부분에 SiO2막(20)이 성막된다. 이 때문에, 에치 백을 행하는 일없이, 웨이퍼(W)의 비에칭 대상이 된, 패턴(P) 바닥부 이외의 영역에 선택적으로 SiO2막(20)을 성막할 수 있다.
다음에, SiO2막(20)을 제거하는 CR 처리를 행한다. CR 처리의 상세는, 후술한다. 이에 의해, 도 6의 (c)에 나타내는 바와 같이, SiN막(12)에 데미지가 있는 경우라도, SiN막(12)이 제거되는 것을 억제하면서 자연 산화막(14)을 제거할 수 있다.
다음에, 본 실시형태에 따른 CR 처리에 대해서 설명한다. 도 7은 실시형태에 따른 CR 처리의 흐름의 일례를 설명하는 도면이다. 도 7의 (a)에 나타내는 웨이퍼(W)는, 하지가 되는 Si층(10) 상에, SiO2막(20)이 마련되어 있다.
먼저, SiO2막(20)이 마련되어 있는 웨이퍼(W)의 표층에, 반응층을 플라즈마에 의해 형성한다. 플라즈마 처리 장치(100)는, 가스 공급부(120)로부터, NF3 가스, NH3 가스, Ar 가스 등의 가스를 도입하여, 플라즈마를 생성한다. 이에 의해, 도 7의 (a)에 나타내는 바와 같이, NHxFy가 생성된다. 예컨대, 이하 같은 반응에 의해, NH4F, NH4·HF 등의 NHxFy가 생성된다.
NF3+NH3→NHxFy(NH4F+NH4·HF 등)
생성된 NH4F, NH4·HF는, SiO2막과 이하와 같이 반응하여, 도 7의 (b)에 나타내는 바와 같이, 반응층으로서 (NH4)2SiF6[암모늄플루오로실리케이트(ammonium fluorosilicate)]이 형성된다. 이하, (NH4)2SiF6을 「AFS」라고도 칭한다. 또한, CR 처리에서는, AFS의 형성을 가스 공급만으로 행하여도 좋다. 예컨대, HF 가스와 NH3 가스를 공급함으로써, AFS를 형성할 수 있다. AFS는, 플라즈마를 이용하여 성막하면, 반응 속도가 향상하고, 플라즈마를 이용하지 않고 성막하면 데미지레스로 성막할 수 있다.
NHxFy+SiO2→(NH4)2SiF6+H2O↑
AFS는, 100℃보다 높아지면 승화한다. 이 때문에, 반응층을 형성할 때, 웨이퍼(W)를 100℃ 이하의 정해진 온도로 제어한다. 플라즈마 처리 장치(100)는, 예컨대, 히터 전원(112)으로부터 히터(111)에 공급하는 전력을 제어하여 히터(111)의 발열량을 제어함으로써, 웨이퍼(W)를 100℃ 이하의 정해진 온도로 제어한다.
다음에, 웨이퍼(W)에 에너지를 부여하여 반응층을 제거한다. 반응층은, 예컨대, 전자선, 플라즈마, 열, 마이크로파 등에 의해 반응층에 에너지를 부여함으로써 제거할 수 있다. 예컨대, 도 7의 (c)에 나타내는 바와 같이, 웨이퍼(W)를 가열하여 반응층을 제거한다. 본 실시형태에서는, 웨이퍼(W)를 100℃ 이상의 정해진 온도(예컨대, 300℃)로 가열한다. 이에 의해, 이하에 나타내는 것 같은 반응이 생겨 (NH4)2SiF6이 승화한다. 이에 의해, 웨이퍼(W)로부터 막[예컨대, SiO2막(20)]이 제거된다. 또한, 반응층을 전자선, 플라즈마, 마이크로파 등에 의해 에너지를 부여하여 제거하여도 좋다.
(NH4)2SiF6→SiF4+2NH3+2HF
여기서, 플라즈마 처리 장치(100)에 의해, 웨이퍼(W)를, 예컨대, 300℃로 가열한 경우, 배치대(110)의 온도도 높아져, 다음 웨이퍼(W)에 대하여 기판 처리가 실시 가능해지기까지 시간이 길어져, 생산성이 저하한다. AFS 형성 후의 웨이퍼(W)를 가열 장치(200)에 반송하여, 가열 장치(200)에 의해 웨이퍼(W)를 100℃ 이상의 정해진 온도(예컨대, 300℃)로 가열한다. 이와 같이, 플라즈마 처리 장치(100)와 가열 장치(200)에 의해 기판 처리를 실시함으로써, 처리 사이의 온도 승강의 시간을 삭감할 수 있기 때문에 기판 처리의 생산성을 향상시킬 수 있다. 또한, 본 실시형태에서는, 플라즈마 처리 장치(100)와 가열 장치(200)에 의해 기판 처리를 실시하는 경우를 예로 설명하지만, 이에 한정되는 것이 아니다. 예컨대, 플라즈마 처리 장치(100)에 의해 웨이퍼(W)를 가열하여 반응층을 제거하여도 좋다. 이에 의해, 단일의 플라즈마 처리 챔버(102)로 기판 처리를 실시할 수 있다.
CR 처리는, Si 또는 SiN의 에칭 레이트에 비해서 SiO2를 높은 에칭 레이트로 제거할 수 있다. 도 8은 실시형태에 따른 CR 처리에 따른 에칭량의 일례를 나타내는 도면이다. 도 8에는 NF3 가스, NH3 가스 등의 가스를 도입하면서 플라즈마를 생성하는 플라즈마 처리 시간을 바꾼 경우의, Si, SiN 및 SiO2의 에칭량의 변화를 나타내고 있다. 도 8에 나타내는 바와 같이, CR 처리는, Si 및 SiN에 비해서 SiO2의 에칭량이 커서, Si 또는 SiN의 에칭 레이트에 비해서 SiO2를 높은 에칭 레이트로 제거할 수 있다.
또한, CR 처리에서는, 파티클의 제거나 웨이퍼(W)의 상태를 조정하기 위해 가열, 플라즈마 처리 등의 전처리를 실시하여도 좋다.
다음에, 본 실시형태에 따른 기판 처리의 흐름을 간단히 설명한다. 도 9는 실시형태에 따른 기판 처리의 흐름의 일례를 나타내는 흐름도이다. 웨이퍼(W)는, 기판 처리를 실시할 때에, 반송 기구에 의해 반송되어 가열 장치(200) 및 플라즈마 처리 장치(100)에 제공된다. 웨이퍼(W)에는, 예컨대, 도 3에 나타내는 바와 같이, 자연 산화막(14)이 형성되어 있다.
웨이퍼(W)에 실리콘 함유막을 성막한다(단계 S10). 예컨대, 플라즈마 처리 장치(100)는, ALD에 의해 웨이퍼(W)에 SiO2막(20)을 성막한다. 그리고, 플라즈마 처리 장치(100)는, 플루오로카본 가스를 이용하여 플라즈마를 생성하여 웨이퍼(W)에 대하여 이방성의 에칭 처리를 행하여 SiO2막(20)을 에치 백한다. 이에 의해, 패턴(P)의 바닥부의 SiO2막(20) 및 자연 산화막(14)이 에칭된다. 또한, 예컨대, 도 6에 나타낸 불포화 ALD 등에 의해, 웨이퍼(W)의 표면이나 패턴(P)의 측면에 SiO2막(20)을 성막할 수 있는 경우, 에치 백은 행하지 않아도 좋다.
다음에, 웨이퍼(W)의 상태를 조정하기 위해 가열, 플라즈마 처리, 인히비터 흡착 등의 전처리를 실시한다(단계 S11). 예컨대, 플라즈마 처리 장치(100)는, 히터 전원(112)으로부터 히터(111)에 전력을 공급하여 히터(111)에 의해 웨이퍼(W)를 프리히트한다.
다음에, 반응층(예컨대 AFS)이 승화하지 않도록, 웨이퍼(W)를 100℃ 이하의 정해진 온도로 제어한다(단계 S12). 예컨대, 플라즈마 처리 장치(100)는, 히터 전원(112)으로부터 히터(111)에 공급하는 전력을 제어하여 히터(111)의 발열량을 제어함으로써, 웨이퍼(W)를 100℃ 이하의 정해진 온도로 제어한다.
다음에, 웨이퍼(W)의 표층에 반응층을 형성한다(단계 S13). 예컨대, 플라즈마 처리 장치(100)는, 가스 공급부(120)로부터, NF3 가스, NH3 가스, Ar 가스 등의 CR 처리에 이용하는 각종 가스를 도입하는 동시에 플라즈마를 생성한다. 이에 의해, 웨이퍼(W)에는, 반응층으로서, AFS의 층이 형성된다.
다음에, 웨이퍼(W)를 가열하여 반응층(예컨대 AFS)을 승화시킴으로써 반응층을 제거한다(단계 S14). 예컨대, 웨이퍼(W)를 가열 장치(200)에 반송하여, 가열 장치(200)에 의해 웨이퍼(W)를 100℃ 이상의 정해진 온도(예컨대, 300℃)로 가열한다. 이에 의해, 웨이퍼(W)로부터 SiO2막(20)이 제거된다.
또한, 본 실시형태에 따른 기판 처리에서는, 단계 S10∼S14를 1회 실시하는 흐름을 예시하였지만, 필요에 따라 단계 S10∼S14를 복수회 반복하여도 좋다.
이상과 같이, 본 실시형태에 따른 기판 처리에서는, 패턴(P)을 갖는 처리 대상의 기판[웨이퍼(W)]의 제1 영역[패턴(P)의 바닥부 이외의 영역]에 선택적으로 실리콘 함유막(SiO2)을 성막한다. 다음에, 기판 처리에서는, 실리콘 함유막이 성막된 기판의 표층에 반응층(AFS)을 플라즈마에 의해 형성한다. 다음에, 기판 처리에서는, 기판을 가열하여 반응층을 제거함으로써 기판의 제1 영역 이외의 제2 영역[패턴(P)의 바닥부]에 형성된 실리콘 함유막을 제거한다. 이에 의해, 본 실시형태에 따른 기판 처리는, 제2 영역에 형성된 실리콘 함유막을 제거할 수 있다.
또한, 기판[웨이퍼(W)]은, 실리콘층(10)에 마련된 SiO2막(11)에 실리콘층(10)에 도달하는 패턴(P)이 형성되고, SiO2막(11)의 상면 및 패턴(P)의 측면이 SiN막(12)으로 덮이며, 패턴(P)의 바닥부의 실리콘층(10)에 자연 산화막(14)이 형성되어 있다. 기판 처리에서는, 적어도 패턴(P)의 측면에 SiO2막(20)을 성막한다. 기판 처리에서는, NF3 가스 및 NH3 가스를 공급하면서 플라즈마를 생성하여 SiO2막(20) 및 자연 산화막(14)과 반응시켜 반응층으로서 (NH4)2SiF6을 형성한다. 또한, 기판 처리에서는, 반응층을 제거함으로써 자연 산화막(14)을 제거한다. 이에 의해, 본 실시형태에 따른 기판 처리는, SiN막(12)에 데미지가 있는 경우라도, SiN막(12)이 떨어지는 것을 억제하면서 자연 산화막(14)을 제거할 수 있다.
또한, 기판 처리에서는, 기판의 온도를 100℃ 이하로 하여 반응층을 형성한다. 또한, 기판 처리에서는, 기판의 온도를 100℃ 이상으로 하여 반응층을 승화시킨다. 이에 의해, 본 실시형태에 따른 기판 처리는, 실리콘 함유막을 제거하는 에칭량을 제어할 수 있다.
이상, 실시형태에 대해서 설명해 왔지만, 이번에 개시된 실시형태는, 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 한다. 실제로, 상기한 실시형태는, 다양한 형태로 구현될 수 있다. 또한, 상기 실시형태는, 청구범위 및 그 취지를 일탈하는 일없이, 여러 가지 형태로 생략, 치환, 변경되어도 좋다.
예컨대, 실시형태에서는, 처리 대상의 기판을 반도체 웨이퍼로 한 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 처리 대상의 기판은, 유리 기판 등, 다른 기판이어도 좋다.
또한, 실시형태에서는, 플라즈마 처리 장치(100)를 ICP형의 플라즈마 처리 장치로 한 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 플라즈마 처리 장치(100)는, 임의의 형식의 플라즈마 처리 장치여도 좋다. 예컨대, 플라즈마 처리 장치(100)는, 용량 결합형 평행 평판의 플라즈마 처리 장치여도 좋다. 또한, 플라즈마 처리 장치(100)는, 마이크로파 플라즈마, 마그네트론 플라즈마, 리모트 소스로 생성한 라디칼 리치 플라즈마를 배관 등을 통해 처리실(102)에 공급하는 리모트 소스형 등의 플라즈마 처리 장치여도 좋다.
또한, 실시형태에서는, 웨이퍼(W)의 가열을 히터로 행하는 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 예컨대, 웨이퍼(W)를 가열할 수 있으면, 어떤 가열 방식을 이용하여도 좋다. 예컨대, 웨이퍼(W)를 플라즈마나, 적외선 램프, 전자선 조사 등으로 가열하여도 좋다.
또한, 실시형태에서는, 플라즈마 처리 장치(100)와 가열 장치(200)에 의해 기판 처리를 실시하는 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 실시형태에 따른 기판 처리는, 플라즈마 처리 장치(100), 가열 장치(200) 이외의 장치도 조합하여 실시하여도 좋다.
또한, 본 실시형태에 따른 기판 처리에서는, 웨이퍼(W)에 형성된 SiO2 등의 실리콘 함유막과 동종의 실리콘 함유막(SiO2)을 성막하는 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 예컨대, 기판 처리에서는, SiO2와 상이한 SiN 등의 실리콘 함유막을 성막하여도 좋다. 예컨대, 도 6에 나타낸 기판 처리에서는, SiO2막(20)을 성막하였지만, SiO2막(20) 대신에, 웨이퍼(W)에 대하여 CVD나 ALD에 의해 SiN막을 성막함으로써, 패턴(P)의 상면이나 패턴(P)의 측면에 SiN막을 성막할 수 있다. 자연 산화막(14)은, CR 처리를 행함으로써 제거할 수 있다. 또한, SiN막(12)은, 새로운 SiN막으로 덮인다. 이 때문에, SiN막(12)에 데미지가 있는 경우라도, CR 처리에 의한 SiN막(12)이 제거되는 것을 억제할 수 있다.
또한, 도 9에 나타낸 기판 처리의 흐름에서는, 단계 S10 후, 전처리(단계 S11)를 실시하는 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 예컨대, 전처리(단계 S11)는, 단계 S10 전에 실시하여도 좋고, 단계 S12 후에 실시하여도 좋다.
또한, 실시형태에 따른 기판 처리는, 패턴을 갖는 처리 대상의 기판을 제공하는 공정과, 기판에 막을 성막하는 공정과, 기판의 표층에 반응층을 플라즈마에 의해 형성하는 공정과, 기판에 에너지를 부여하여 반응층을 제거하는 공정을 갖는다. 이에 의해, 그 외의 여러 가지의 효과가 얻어지는 것을 발견하였다. 이하, 일례를 이용하여 효과를 설명한다.
예컨대, CR 처리로 형성되는 반응층의 양은 온도 의존을 갖는다. 이 때문에, CR 처리는, 반응층을 형성할 때의 웨이퍼(W)의 온도에 따라, SiO2막을 제거하는 양이 변화한다. 도 10은 실시형태에 따른 웨이퍼의 온도의 변화에 따른 에칭량의 변화의 일례를 나타내는 도면이다. 도 10에는 웨이퍼(W)의 온도를 10℃, 50℃, 90℃로 한 경우에서의, 반응층을 생성하는 처리 시간에 대한 에칭량의 변화를 나타내고 있다. 웨이퍼(W)의 온도를 10℃로 한 경우는, 처리 시간이 길어질수록 에칭량이 증가한다. 한편, 웨이퍼(W)의 온도를 90℃로 한 경우는, 에칭이 거의 생기지 않아, 처리 시간이 길어져도 에칭량이 제로 부근을 추이한다. 한편, 웨이퍼(W)의 온도를 50℃로 한 경우는, 처리 시간이 짧으면 에칭량이 처리 시간에 따라 약간 증가하지만, 처리 시간이 길어지면 에칭량이 증가하지 않고, 에칭량이 포화한다. 도 10의 예에서는, 웨이퍼(W)의 온도가 50℃인 경우, 처리 시간이 40초 이후, 에칭량이 증가하지 않고, 에칭량이 포화하고 있다. 따라서, CR 처리에서는, 반응층을 형성할 때의 웨이퍼(W)의 온도를 제어함으로써, SiO2막을 제거하는 양을 제어할 수 있다. 반응층을 형성할 때의 웨이퍼(W)의 온도를 에칭량이 포화하는 온도(예컨대, 50℃)로 한 CR 처리를 반복함으로써, SiO2막의 에칭량을 정밀도 좋게 제어할 수 있다. 또한, 성막 처리와 CR 처리를 조합하여 실시함으로써, SiO2막의 막 두께를 정밀도 좋게 제어할 수 있다.
또한, CR 처리는, 웨이퍼(W)의 SiO2막(11)에 형성된 패턴(P)의 조밀이 있는 경우, 동일한 처리를 행하여도, 패턴(P)의 조밀에 따라, 패턴(P)의 에칭량이 변화하는 경우가 있다. 또한, CR 처리는, 패턴(P)의 에칭량이, 반응층을 형성할 때의 웨이퍼(W)의 온도에 따라서도 변화량이 변화한다. 예컨대, CR 처리에서는, 온도가 낮은 경우, 성긴 패턴(P) 쪽이 빽빽한 패턴(P)보다 크게 폭이 변화하고, 온도가 높은 경우, 빽빽한 패턴(P) 쪽이 성긴 패턴(P)보다 크게 폭이 변화한다. 따라서, CR 처리는, 반응층을 형성할 때의 웨이퍼(W)의 온도를 제어함으로써, 패턴(P)의 폭을 제어할 수 있다.
또한, 성막 처리와 CR 처리를 실시함으로써, 라인형의 패턴(P)의 Line Width Roughness(LWR), Line Edge Roughness(LER)가 개선된다. 도 11은 실시형태에 따른 라인형의 패턴의 LWR, LER의 개선을 설명하는 도면이다. 도 11의 (a)에는 라인형의 패턴(P)을 나타내고 있다. 성막 처리에서는, 패턴(P)과 동종의 막을 성막한다. 예컨대, 패턴(P)이 SiO2막에 형성되어 있는 경우, 성막 처리에서는, CVD에 의해 SiO2를 성막한다. CVD에서는, 패턴(P) 사이의 폭이 넓은 곳에 많이 성막되고, 패턴(P) 사이의 폭이 좁은 곳에 적게 성막된다. 이에 의해, 도 11의 (b)에 나타내는 바와 같이, 라인형의 패턴(P)은, 측면의 요철이 경감된다. 그러나, 패턴(P) 사이의 폭은, 성막에 의해 좁아진다. 그래서, 라인형의 패턴(P)에 CR 처리를 실시한다. 예컨대, 반응층을 생성할 때의 웨이퍼(W)의 온도를 50℃로 하여 CR 처리를 실시한다. CR 처리는, 등방적으로 에칭한다. 이에 의해, 도 11의 (c)에 나타내는 바와 같이, 패턴(P) 사이의 폭을 당초와 동등하게 되돌릴 수 있다. 이 도 11의 (a)∼(c)에 나타내는 성막 처리와 CR 처리를 반복해서 실시함으로써, 라인형의 패턴(P)의 LWR, LER이 개선된다.
또한, 성막 처리와 CR 처리를 실시함으로써, 패턴(P)의 형상을 제어할 있다. 성막 처리는, 성막 방법에 따라 성막되는 영역 및 성막량이 상이하다. 예컨대, CVD는, 패턴(P)의 상부에 많이 성막된다. ALD는, 똑같이 성막된다. CR 처리는, 패턴(P)의 하부보다 상부가 약간 많이 에칭한다. 따라서, CVD, ALD 등의 성막 처리와 CR 처리를 반복해서 실시함으로써, 패턴(P)의 형상을 제어할 수 있다.
도 12는 실시형태에 따른 패턴의 형상의 변화의 일례를 나타내는 도면이다. 도 12의 (a)에는 웨이퍼(W)를 나타내고 있다. 웨이퍼(W)는, 하지층(30)(예컨대 실리콘층) 상에, 패턴(P)이 마련되어 있다. 패턴(P)은, 예컨대, SiO2막에 형성되어 있다. 도 12의 (a)에서는, 패턴(P)은, 상부의 폭이 하부의 폭보다 작은 테이퍼형의 형상으로 되어 있다. 예컨대, CVD에 의해, 패턴(P)과 동종의 SiO2막(31)을 웨이퍼(W)에 성막한다. CVD에서는, 상부(Top)일수록 두껍게 성막된다. 이에 의해, 도 12의 (b)에 나타내는 바와 같이, 패턴(P)은, 상부의 폭이 하부의 폭과 같은 정도(단면이 직사각 형상)가 된다. 그 후, SiO2막을 CR 처리한다. CR 처리는, 등방적으로 대략 똑같이 에칭한다. 이에 의해, 도 12의 (c)에 나타내는 바와 같이, 패턴(P)을, 상부의 폭과 하부의 폭이 거의 같고, 측면이 수직인 형상으로 할 수 있다. 이후 하지의 에칭 대상막을 에칭하여도 좋다.
도 13은 실시형태에 따른 패턴의 형상의 변화의 다른 일례를 나타내는 도면이다. 도 13의 (a)에는 초기 상태의 패턴(P)을 나타내고 있다. 초기 상태의 패턴(P)은, 상부의 폭과 하부의 폭이 거의 같고, 측면이 수직인 형상으로 되어 있다. 도 13의 (b)에는 초기 상태의 패턴(P)에 CVD를 실시한 경우의 패턴(P)의 일례를 나타내고 있다. CVD는, 성막 시간이 길어질수록, 상부가 두껍게 성막된다. CVD의 성막 시간을 적절하게 제어함으로써, 패턴(P)은, 상부의 폭이 하부의 폭보다 큰 역테이퍼형의 형상이 된다. 다음에, SiO2막(32)을 CR 처리한다. CR 처리는, 등방적으로 대략 똑같이 에칭한다. 이에 의해, 도 13의 (c)에 나타내는 바와 같이, 패턴(P)을, 하부의 폭이 당초부터 작은, 역테이퍼형의 형상으로 할 수 있다. 형상 변경 후의 패턴을 이용하여 에칭 대상막을 에칭하여도 좋다.
도 14는 실시형태에 따른 패턴의 형상의 변화의 다른 일례를 나타내는 도면이다. 도 14의 (a)에는 하지층(30) 상에 패턴(P)이 마련되어 있다. 또한, 예컨대, CVD와 CR 처리를 행함으로써, 패턴(P)의 상부에 SiO2막(31)이 형성되어 있다. 패턴(P)은, SiO2막(31)이 형성됨으로써, 상부의 폭과 하부의 폭이 초기 상태와 거의 같은 상태로, 높이가 증가하고 있다. 더욱 CR 처리를 행하면, 도 14의 (b)에 나타내는 바와 같이, 패턴(P)의 폭을 작게 할 수 있다. 형상 변경 후의 패턴을 이용하여 에칭 대상막을 에칭하여도 좋다.
이와 같이 성막 처리와 CR 처리를 실시함으로써, 패턴(P)의 형상(마스크의 형상)을 제어할 수 있다.
또한, 성막 처리로 성막하는 실리콘 함유막이나, 유기막 등의 막은, 에칭의 마스크로서 이용할 수 있다. 또한, 성막 처리로 성막하는 실리콘 함유막이나, 유기막 등의 막은, 에칭의 보호막으로서 이용할 수 있다.
도 15는 실시형태에 따른 막을 마스크로서 이용한 에칭의 일례를 나타내는 도면이다. 도 15의 (a)에 나타내는 바와 같이, 웨이퍼(W)에는, 피에칭막(40)이 마련되어 있다. 피에칭막(40)은, 예컨대, Si막 또는 SiN막이다. 피에칭막(40) 상에는, 마스크(41)(예컨대, SiO2막)가 마련되어 있다. 마스크(41)에는, 패턴(P)이 형성되어 있다. 예컨대, CVD 또는 ALD에 의해, 웨이퍼(W)에 마스크(41)와 동종의 막(42)(예컨대, SiO2막)을 성막한다. 이에 의해, 마스크(41)를 두껍게 할 수 있다. 마스크(41)를 이용하여, 피에칭막(40)을 에칭한다. 피에칭막(40)이 Si막인 경우, 할로겐 가스로 에칭한다. 피에칭막(40)이 SiN막인 경우, CHF계 가스로 에칭한다. 여기서, 도 15의 (a)에 나타내는 바와 같이, 마스크(41)를 두껍게 할 수 있기 때문에, 피에칭막(40)을 더욱 장시간 에칭할 수 있다. 도 15의 (b)에 나타내는 바와 같이, 피에칭막(40)은, 패턴(P)을 따라 에칭된다. 그리고, 막(42)을 제거한다. 예컨대, SiO2막을 제거하는 CR 처리를 행한다. 이에 의해, 도 15의 (c)에 나타내는 바와 같이, 마스크(41) 및 막(42) 등의 SiO2막을 제거할 수 있다.
도 16은 실시형태에 따른 막을 보호막으로서 이용한 에칭의 일례를 나타내는 도면이다. 도 16의 (a)에 나타내는 바와 같이, 웨이퍼(W)에는, 피에칭막(40)이 마련되어 있다. 피에칭막(40)은, 예컨대, Si막 또는, SiN막이다. 피에칭막(40) 상에는, 마스크(41)(예컨대, SiO2막)가 마련되어 있다. 마스크(41)에는, 패턴(P)이 형성되어 있다. 피에칭막(40)은, 패턴(P)을 따라 에칭되어 홀(H)이 형성되어 있다. 예컨대, ALD에 의해, 웨이퍼(W)에 막(42)(예컨대, SiO2막)을 성막한다. 이에 의해, 도 16의 (a)에 나타내는 바와 같이, 마스크(41)의 표면 및 피에칭막(40)의 홀(H)의 내면이 막(42)으로 덮여, 보호된다. 그리고, 이방성 에칭에 의해 웨이퍼(W)를 에칭한다. 이에 의해, 도 16의 (b)에 나타내는 바와 같이, 홀(H)의 측 벽을 막(42)으로 보호하면서 홀(H)을 더욱 깊게 에칭할 수 있다. 그리고, SiO2막을 제거하는 CR 처리를 행한다. 이에 의해, 도 16의 (c)에 나타내는 바와 같이, 마스크(41) 및 막(42)을 제거할 수 있다.
다음에, 전술한 바와 같은, 에칭 처리를 포함한 기판 처리의 흐름을 설명한다. 도 17은 실시형태에 따른 기판 처리의 흐름의 다른 일례를 나타내는 흐름도이다. 도 17에 나타내는 기판 처리는, 도 9에 나타낸 S10 후에, 웨이퍼(W)를 에칭하는 공정(단계 S20)을 더 포함한다. 이에 의해, 패턴(마스크)을 보호할 수 있기 때문에, 피에칭막(40)을 더욱 장시간 에칭할 수 있다. 또한, 홀(H)의 측벽을 보호하면서 홀(H)을 더욱 깊게 에칭할 수 있다. 또한, 도 17에 나타낸 기판 처리의 흐름에서는, 단계 S10 후, 단계 S20을 실시하는 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 예컨대, 단계 S20은, 단계 S14 후에 실시하여도 좋다.
그런데, CR 처리는, SiO2막 등의 실리콘 함유막에 반응층(AFS)을 형성하여, 반응층을 승화시킴으로써, 실리콘 함유막을 에칭한다. 그러나, 실리콘 함유막에, 반응층의 형성이나, 반응층의 승화를 저해하는 저해 요인이 되는 막을 형성한 경우, CR 처리는, 실리콘 함유막의 에칭이 저해된다. 도 18a는 실시형태에 따른 저해 요인이 되는 막의 일례를 나타내는 도면이다. 예컨대, 카본막에는, AFS를 형성할 수 없다. 이 때문에, 실리콘 함유막(50)에 카본의 막(이하 「카본막」이라고도 칭함)(51)이 형성되어 있는 경우, CR 처리를 실시하여도 AFS가 형성되지 않기 때문에, 실리콘 함유막(50)의 에칭이 저해된다. 도 18b는 실시형태에 따른 저해 요인이 되는 막의 다른 일례를 나타내는 도면이다. 예컨대, SiCl4나 SiBr4의 가스를 공급하면, 실리콘 함유막(50)에는, SiClx나 SiBrx에 의한 막(52)이 성막된다. 실리콘 함유막(50)에 SiClx나 SiBrx의 막(52)이 형성되어 있는 경우, AFS의 형성에서 NF3 가스, NH3 가스, Ar 가스가 공급되면, 막(52)은, AFS와 함께, NH4F, NH4Cl, NH4Br 등의 휘발하기 어려운 물질에 의한 막(53)으로 개질된다. 이 때문에, 실리콘 함유막(50)에 SiClx나 SiBrx의 막(52)이 형성되어 있는 경우, CR 처리를 실시하여도 AFS가 휘발하기 어려워지기 때문에, 실리콘 함유막(50)의 에칭이 저해된다.
도 19는 실시형태에 따른 CR 처리에 의한 패턴의 형상의 변화의 일례를 설명하는 도면이다. 도 19의 (a)에는 웨이퍼(W)의 일례를 나타내고 있다. 웨이퍼(W)는, 하지가 되는 하치층(30)(예컨대 실리콘층) 상에, SiO2막(32)이 마련되어 있다. SiO2막(32)에는, 패턴(P)이 형성되어 있다. 도 19는 웨이퍼(W)에 저해 요인이 되는 막을 마련하지 않은 경우의 CR 처리에 의한 패턴(P)의 형상의 변화를 나타내고 있다. CR 처리에서는, NF3 가스, NH3 가스, Ar 가스 등의 각종 가스를 도입하며 플라즈마를 생성한다. 이에 의해, SiO2막(32)에는, 도 19의 (b)에 나타내는 바와 같이, AFS의 층(33)이 형성된다. 그리고, CR 처리에서는, 웨이퍼(W)를 가열하여, AFS의 층(33)을 제거한다. 이에 의해, 도 19의 (c)에 나타내는 바와 같이, SiO2막(32)이 에칭되어 각 패턴(P)이 전체적으로 작아져, 패턴(P) 사이의 폭이 넓게 이루어진다.
도 20은 실시형태에 따른 성막 처리 및 CR 처리에 의한 패턴의 형상의 변화의 일례를 설명하는 도면이다. 도 20의 (a)에는 도 19와 마찬가지로, 패턴(P)이 형성된 웨이퍼(W)를 나타내고 있다. 도 20은 저해 요인이 되는 막을 성막한 경우의 CR 처리에 의한 패턴의 형상의 변화를 나타내고 있다. 예컨대, CH4나 Ar의 가스를 공급하며 플라즈마를 생성하여, 도 20의 (b)에 나타내는 바와 같이, 저해 요인이 되는 막으로서 카본막(51)을 웨이퍼(W)에 성막한다. 또한, 카본막(51)은, ALD에 의해 성막하여도 좋다. 이 카본막(51)이 형성된 웨이퍼(W)에 CR 처리를 실시한 경우, 카본막(51)에 AFS가 형성되지 않기 때문에, 도 20의 (c)에 나타내는 바와 같이, 에칭되지 않는다. 카본막(51)은, O2 가스를 공급하며 플라즈마를 생성함으로써, 도 20의 (d)에 나타내는 바와 같이, 제거할 수 있다.
도 21은 실시형태에 따른 성막 처리 및 CR 처리에 따른 패턴의 변화의 일례를 나타내는 도면이다. 도 21의 「초기」에는, 웨이퍼(W)에 형성된 패턴(P)의 초기 형상을 나타내고 있다. 또한, 패턴(P)의 높이(Height)를 나타내고 있다. 또한, 패턴(P) 상부에서의 패턴(P) 사이의 폭을 Top-CD(Critical Dimension)로서 나타내고 있다.
도 21의 「CR」은, 저해 요인이 되는 막을 마련하지 않고, CR 처리를 실시하였을 때의 패턴(P)의 형상의 변화를 나타내고 있다. 「CR」은, CR 처리를 5사이클 실시한 결과이다. 「CR」은, 패턴(P)의 높이가 초기 상태로부터 감소하고 있다. 또한, 「CR」에서는, 패턴(P)의 폭이 초기 상태로부터 감소하였기 때문에, 패턴(P) 사이의 폭(Top-CD)이 초기 상태로부터 증가하고 있다.
도 21의 「SiCl4+CR」은, 저해 요인이 되는 막으로서 SiClx를 성막하여 CR 처리를 실시하였을 때의 패턴(P)의 형상의 변화를 나타내고 있다. 「SiCl4+CR」은, SiCl4 가스를 공급하면서 플라즈마를 생성하여 SiClx의 막을 SiO2막(32)으로 성막한 후, CR 처리를 실시하여, O2 가스를 공급하면서 플라즈마를 생성하여 SiClx를 제거하는 것을 1사이클로 하여, 5사이클 실시한 결과이다. 「SiCl4+CR」에서는, SiClx를 성막한 영향으로 패턴(P)의 높이가 초기 상태로부터 약간 증가하고 있다. 또한, 「SiCl4+CR」에서는, SiClx를 성막한 영향으로 패턴(P)의 폭이 횡방향으로도 약간 증가하고 있어, 패턴(P) 사이의 폭(Top-CD)이 초기 상태로부터 약간 감소하고 있다.
도 21의 「Carbon+CR」은, 저해 요인이 되는 막으로서 카본막을 성막하여 CR 처리를 실시하였을 때의 패턴(P)의 형상의 변화를 나타내고 있다. 「Carbon+CR」에서는, SiCl4 가스를 공급하면서 플라즈마를 생성하여 카본막을 SiO2막(32)으로 성막한 후, CR 처리를 실시하여, O2 가스를 공급하면서 플라즈마를 생성하여 카본막을 제거하는 것을 1사이클로 하여, 5사이클 실시한 결과이다. 「Carbon+CR」에서는, 패턴(P)의 높이 및 패턴(P) 사이의 폭이 초기 상태와 같은 정도로 되어 있다.
도 22는 실시형태에 따른 패턴의 높이, 폭의 변화의 일례를 나타내는 도면이다. 도 22의 하부에는, 도 21에 나타낸 「CR」, 「SiCl4+CR」, 「Carbon+CR」에 대한 「초기」부터의 패턴(P)의 높이(Height)의 변화량, 패턴(P)의 폭(CD/2)의 변화량을 나타내고 있다. 또한, 패턴(P)은, 양 측면이 각각 에칭되기 때문에, 패턴(P)의 폭의 변화량은, 「초기」부터의 패턴(P) 사이의 폭(Top-CD)의 변화량의 1/2의 값으로 하고 있다. 또한, 도 22의 상부에는, 「CR」, 「SiCl4+CR」, 「Carbon+CR」에 대한 「초기」부터의 패턴(P)의 높이(Height)의 변화량, 패턴(P)의 폭(CD/2)의 변화량을 에칭량으로서 그래프에 나타내고 있다. 예컨대, 「CR」은, 패턴(P)의 높이(Height)의 변화량이 9 ㎚, 패턴(P)의 폭(CD/2)의 변화량이 8.4 ㎚로 되어 있고, 패턴(P)이 종방향 및 횡방향으로도 에칭되어 있다. 「SiCl4+CR」은, 패턴(P)의 높이(Height)의 변화량이 -4.2 ㎚, 패턴(P)의 폭(CD/2)의 변화량이 -0.6 ㎚로 되어 있고, SiClx를 성막한 영향으로 패턴(P)이 종방향으로 증가하고 있다. 「Carbon+CR」은, 패턴(P)의 높이(Height)의 변화량이 0.905 ㎚, 패턴(P)의 폭(CD/2)의 변화량이 -1.3 ㎚로 되어 있고, 패턴(P)의 높이 및 패턴(P) 사이의 폭의 변화가 작기 때문에 패턴(P)의 에칭이 저해되어 있다.
실시형태에 따른 기판 처리에서는, 이러한 저해 요인이 되는 막을 성막한 후, CR 처리를 실시함으로써, 패턴(P)의 형상을 제어할 수 있다. 도 23은 실시형태에 따른 성막 처리 및 CR 처리에 따른 패턴의 형상의 변화의 일례를 설명하는 도면이다. 도 23의 (a)에는 도 19와 마찬가지로, 패턴(P)이 형성된 웨이퍼(W)를 나타내고 있다. 예컨대, CH4나 Ar의 가스를 공급하며 플라즈마를 생성하여, 도 23의 (b)에 나타내는 바와 같이, 저해 요인이 되는 막으로서 카본막(51)을 웨이퍼(W)에 성막한다. 또한, 카본막(51)은, ALD에 의해 성막하여도 좋다. 그리고, O2 가스를 도입하여 플라즈마를 생성함으로써, 도 23의 (c)에 나타내는 바와 같이, 패턴(P)의 상부의 카본막(51)을 제거한다. O2 가스에 의한 플라즈마는, 패턴(P)의 상부측으로부터 카본막(51)을 에칭한다. 이 때문에, 플라즈마의 처리 시간 등의 조건을 조정함으로써, 패턴(P)의 상부의 카본막(51)을 제거할 수 있다. 이와 같이 패턴(P)의 상부의 카본막(51)이 제거된 웨이퍼(W)에 CR 처리를 실시한다. CR 처리에서는, 도 23의 (d)에 나타내는 바와 같이, SiO2막(11)은, 카본막(51)이 제거된 패턴(P)의 상부에 AFS의 층(33)이 형성된다. 이 때문에, 패턴(P)의 상부측이 에칭된다. 그리고, O2 가스를 공급하며 플라즈마를 생성하여 카본막(51)을 제거한다. 이에 의해, 도 23의 (e)에 나타내는 바와 같이, 패턴(P)의 폭을 크게 바꾸는 일없이, 패턴(P)의 높이를 낮게 할 수 있다.
도 24는 실시형태에 따른 성막 처리 및 CR 처리에 따른 패턴의 변화의 일례를 나타내는 도면이다. 도 24에는 도 21에 나타낸 「초기」, 「CR」, 「Carbon+CR」의 패턴(P)의 형상의 변화를 나타내고 있다.
도 24의 「Carbon+Mod.+CR」은, 도 23에 나타낸 바와 같이, 저해 요인이 되는 막으로서 카본막(51)을 성막하고, 패턴(P)의 상부의 카본막(51)을 제거하여 CR 처리를 실시하였을 때의 패턴(P)의 형상의 변화를 나타내고 있다. 「Carbon+Mod.+CR」에서는, 패턴(P)의 높이가 초기 상태로부터 감소하고 있다. 또한, 「Carbon+Mod.+CR」에서는, 패턴(P)의 폭이 초기 상태로부터 약간 감소하고 있어, 패턴(P) 사이의 폭이 초기 상태로부터 약간 증가하고 있다. 이 이유는, 패턴(P)의 상측의 카본막(51)이 제거되어 패턴(P)의 상측의 측면도 에칭되어 버리기 때문이다. 도 23에 나타내는 바와 같이, 「Carbon+Mod.+CR」에서는, 패턴(P)의 상측에서 폭이 감소하고 있다.
도 25는 실시형태에 따른 패턴의 높이, 폭의 변화의 일례를 나타내는 도면이다. 도 25의 하부에는, 도 24에 나타낸 「CR」, 「Carbon+CR」, 「Carbon+Mod.+CR」에 대한 「초기」부터의 패턴(P)의 높이(Height)의 변화량, 패턴(P)의 폭(CD/2)의 변화량을 나타내고 있다. 「CR」 및 「Carbon+CR」은, 도 22와 같은 것을 나타내고 있다. 또한, 도 24의 상부에는, 「CR」, 「Carbon+CR」, 「Carbon+Mod.+CR」에 대한 「초기」부터의 패턴(P)의 높이(Height)의 변화량, 패턴(P)의 폭(CD/2)의 변화량을 에칭량으로서 그래프에 나타내고 있다. 「Carbon+Mod.+CR」은, 패턴(P)의 높이(Height)의 변화량이 11.6 ㎚, 패턴(P)의 폭(CD/2)의 변화량이 3.565 ㎚로 되어 있고, 패턴(P)의 횡방향보다 종방향이 크게 에칭된다. 이와 같이, 저해 요인이 되는 막의 성막 처리와 CR 처리를 실시함으로써, 패턴(P)을 횡방향보다 종방향으로 크게 에칭할 수 있어, 패턴(P)의 형상(마스크의 형상)을 제어할 수 있다.
또한, 상기 실시형태에 따른 플라즈마 처리 장치(100)에서는, 웨이퍼(W)가 배치되는 배치대(110)의 배치면 전체면에 히터(111)를 하나 마련하여, 웨이퍼(W)의 온도를 제어하는 경우를 예로 설명하였지만, 이에 한정되는 것이 아니다. 배치대(110)의 배치면을 복수의 존으로 분할하여, 각각의 존에 히터(111)를 마련하여, 존마다 웨이퍼(W)의 온도를 제어하여도 좋다. 배치대(110)의 배치면은, 동심원형으로 분할되어도 좋고, 또한, 둘레 방향으로 분할되어도 좋다. 도 26은 실시형태에 따른 배치대의 배치면의 존 분할의 일례를 나타내는 도면이다. 도 26에는 배치대(110)의 배치면(115)을 나타내고 있다. 배치면(115)에는 웨이퍼(W)가 배치된다. 배치면(115)은, 복수의 존(116)으로 분할되어 있다. 도 26의 예에서는, 배치면(115)은, 동심원형으로 분할되고, 또한 둘레 방향으로 분할되어 있다. 성막 처리 및 CR 처리는, 온도에 따라 성막량이나 에칭량이 변화한다. 따라서, 이와 같이 배치면(115)을 복수의 존(116)으로 분할하고, 존(116)마다 웨이퍼(W)의 온도를 제어함으로써, 각 존(116)에 대응하는 웨이퍼(W)의 영역마다 패턴(P)의 형상을 제어할 수 있다. 예컨대, 성막 처리에서는, 웨이퍼(W)의 센터와 엣지에서 패턴(P)의 CD가 불규칙해지는 경우가 많다. 그래서, 배치대(110)의 배치면(115)의 각 존(116)의 온도를 CD의 편차가 작아지도록 온도 제어함으로써, 형성되는 패턴(P)의 CD를 일치시킬 수 있다. 또한, 온도 제어는, 패턴(P)의 CD를 균일하게 하는 제어에 한정되는 것이 아니라, 패턴(P)의 CD를 억지로 불균일해지도록 제어하여도 좋다. 예컨대, 후공정에서 패턴(P)의 CD가 웨이퍼(W)의 센터와 엣지에서 불균일해지는 경우, 후공정 후에 패턴(P)의 CD를 균일하게 하기 위해, 웨이퍼(W)의 센터와 엣지에서 패턴(P)의 CD가 불균일해지도록 각 존(116)의 온도를 제어하여도 좋다.
도 27은 실시형태에 따른 피처리체의 온도와 성막량의 관계의 일례를 설명하기 위한 도면이다. 기판 처리 장치에 있어서 처리되는 웨이퍼(W)는 예컨대, 직경 약 300 ㎜의 원반 형상이다. 웨이퍼(W)에 대하여 성막 처리를 실행할 때 웨이퍼(W)의 온도에 따라 성막량이 변동하는 것이 알려져 있다. 도 27의 (a)는 웨이퍼(W)의 온도와 성막량의 관계를 나타낸다. (a)에 나타내는 바와 같이, 웨이퍼(W) 온도가 높아지면 성막량은 증가하고, 웨이퍼(W) 온도가 낮아지면 성막량이 감소한다.
한편, 에칭 등의 처리 시에는 웨이퍼(W)의 중심 부분에서는 형상 이상(예컨대 보잉)이 작고, 웨이퍼(W)의 엣지 부분에서 형상 이상이 커지는 경향이 있는 것이 알려져 있다.
그래서, 형상 이상이 작은 경향이 있는 중심부의 온도를, 형상 이상이 큰 경향이 있는 엣지부보다 낮아지도록 배치대(110)의 각 존(116)의 온도를 제어한다. 이와 같이 제어하면, 형성되는 막의 막 두께를 웨이퍼(W)의 반경 방향 위치에 따라 조정할 수 있어, 형성되는 막의 면내 균일성을 향상시킬 수 있다.
또한, 막 두께 제어를 위해 도 27의 (b)에 나타내는 바와 같이 직경 방향 및 둘레 방향으로 분할된 복수의 존을 마련하여, 각각 독립적으로 온도 제어할 수 있도록 함으로써, 면내 균일성의 향상 이외에도, 온도 제어를 이용할 수 있다. 예컨대, 웨이퍼(W)의 위치마다 형성하는 막의 두께를 바꾸는 등의 처리도 실현할 수 있다.

Claims (8)

  1. 패턴을 갖는 처리 대상의 기판을 제공하는 공정과,
    상기 기판에 막을 성막하는 공정과,
    상기 기판의 표층에 반응층을 플라즈마에 의해 형성하는 공정과,
    상기 기판에 에너지를 부여하여 상기 반응층을 제거하는 공정을 포함하는, 기판 처리 방법.
  2. 제1항에 있어서,
    상기 성막하는 공정은, 상기 기판에 실리콘 함유막을 성막하는 것인, 기판 처리 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 성막하는 공정은, 상기 기판의 제1 영역에 선택적으로 실리콘 함유막을 성막하고,
    상기 제거하는 공정은, 상기 반응층을 제거함으로써 상기 기판의 제1 영역 이외의 제2 영역에 형성된 실리콘 함유막을 제거하는 것인, 기판 처리 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 기판은, 실리콘층에 마련된 SiO2막에 그 실리콘층에 도달하는 패턴이 형성되고, SiO2막의 상면 및 패턴의 측면이 SiN막으로 덮이며, 패턴의 바닥부의 실리콘층에 자연 산화막이 형성되고,
    상기 성막하는 공정은, 적어도 패턴의 측면에 SiO2막을 성막하고,
    상기 형성하는 공정은, NF3 가스 및 NH3 가스를 공급하면서 플라즈마를 생성하여 SiO2막 및 자연 산화막과 반응시켜 반응층으로서 (NH4)2SiF6을 형성하고,
    상기 제거하는 공정은, 상기 반응층을 제거함으로써 상기 자연 산화막을 제거하는 것인, 기판 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 형성하는 공정은, 상기 기판의 온도를 100℃ 이하로 하여 상기 반응층을 형성하고,
    상기 제거하는 공정은, 상기 기판의 온도를 100℃ 이상으로 하여 상기 반응층을 승화시키는 것인, 기판 처리 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 성막하는 공정은, 상기 기판에 형성된 실리콘 함유막과 동종의 실리콘 함유막을 성막하는 것인, 기판 처리 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 성막하는 공정은, 상기 기판에 형성된 실리콘 함유막과 이종(異種)의 실리콘 함유막을 성막하는 것인, 기판 처리 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    에칭하는 공정을 더 포함하는, 기판 처리 방법.
KR1020190112799A 2018-11-30 2019-09-11 기판 처리 방법 KR20200066156A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2018225461 2018-11-30
JPJP-P-2018-225461 2018-11-30
JP2019086812A JP7336873B2 (ja) 2018-11-30 2019-04-26 基板処理方法
JPJP-P-2019-086812 2019-04-26

Publications (1)

Publication Number Publication Date
KR20200066156A true KR20200066156A (ko) 2020-06-09

Family

ID=70849360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190112799A KR20200066156A (ko) 2018-11-30 2019-09-11 기판 처리 방법

Country Status (3)

Country Link
US (1) US11114304B2 (ko)
KR (1) KR20200066156A (ko)
CN (1) CN111261514A (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165954A (ja) 2009-01-16 2010-07-29 Ulvac Japan Ltd 真空処理装置及び真空処理方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930005440B1 (ko) * 1989-10-02 1993-06-21 다이닛뽕 스쿠린 세이소오 가부시키가이샤 절연막의 선택적 제거방법
JPH0590225A (ja) * 1991-01-22 1993-04-09 Toshiba Corp 半導体装置の製造方法
US6784108B1 (en) * 2000-08-31 2004-08-31 Micron Technology, Inc. Gas pulsing for etch profile control
US7942969B2 (en) * 2007-05-30 2011-05-17 Applied Materials, Inc. Substrate cleaning chamber and components
JP2009094307A (ja) * 2007-10-10 2009-04-30 Tokyo Electron Ltd エッチング方法及び記録媒体
JP2009152243A (ja) * 2007-12-18 2009-07-09 Toshiba Corp 半導体装置の製造方法
JP5374039B2 (ja) * 2007-12-27 2013-12-25 東京エレクトロン株式会社 基板処理方法、基板処理装置及び記憶媒体
JPWO2011024777A1 (ja) * 2009-08-27 2013-01-31 株式会社アルバック 真空処理装置及び真空処理方法
US9666414B2 (en) * 2011-10-27 2017-05-30 Applied Materials, Inc. Process chamber for etching low k and other dielectric films
US8455352B1 (en) * 2012-05-24 2013-06-04 Applied Materials, Inc. Method for removing native oxide and associated residue from a substrate
JP6001940B2 (ja) * 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
TWI591712B (zh) * 2012-10-03 2017-07-11 應用材料股份有限公司 使用低溫蝕刻劑沉積與電漿後處理的方向性二氧化矽蝕刻
JP2014135435A (ja) * 2013-01-11 2014-07-24 Toshiba Corp 半導体装置の製造方法
TWI578396B (zh) * 2013-12-11 2017-04-11 斯克林集團公司 基板處理方法及基板處理裝置
JP6328524B2 (ja) * 2014-08-29 2018-05-23 東京エレクトロン株式会社 エッチング方法
JP6366454B2 (ja) * 2014-10-07 2018-08-01 東京エレクトロン株式会社 被処理体を処理する方法
JP6320282B2 (ja) * 2014-12-05 2018-05-09 東京エレクトロン株式会社 エッチング方法
CN108778739B (zh) * 2016-03-13 2021-07-16 应用材料公司 用于选择性干式蚀刻的方法及设备
JP6671262B2 (ja) * 2016-08-01 2020-03-25 東京エレクトロン株式会社 窒化膜の形成方法および形成装置
JP6670707B2 (ja) * 2016-08-24 2020-03-25 東京エレクトロン株式会社 基板処理方法
US20180261464A1 (en) * 2017-03-08 2018-09-13 Tokyo Electron Limited Oxide film removing method, oxide film removing apparatus, contact forming method, and contact forming system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165954A (ja) 2009-01-16 2010-07-29 Ulvac Japan Ltd 真空処理装置及び真空処理方法

Also Published As

Publication number Publication date
CN111261514A (zh) 2020-06-09
US11114304B2 (en) 2021-09-07
US20200176265A1 (en) 2020-06-04

Similar Documents

Publication Publication Date Title
TWI781309B (zh) 被加工物之處理方法
KR20190026589A (ko) 에칭 방법
JP6438831B2 (ja) 有機膜をエッチングする方法
US11462412B2 (en) Etching method
JP2018200925A (ja) エッチング方法およびエッチング装置
KR20210061937A (ko) 막을 에칭하는 방법 및 플라즈마 처리 장치
JP7336873B2 (ja) 基板処理方法
US11955337B2 (en) Substrate processing method and substrate processing system
US20220093406A1 (en) Method and apparatus for processing a substrate
JP6763750B2 (ja) 被処理体を処理する方法
US11264236B2 (en) Substrate processing method
US11114304B2 (en) Substrate processing method
TW202230511A (zh) 基板處理方法及基板處理裝置
CN113169066B (zh) 基片处理方法和基片处理系统
JPH09289200A (ja) 基板温度制御装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal