KR20200062524A - 디스플레이 패널 및 디스플레이 장치 - Google Patents

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Abstract

본 발명의 실시예들은, 디스플레이 패널과 장치에 관한 것으로서, 액티브 영역에 배치된 구동 전압 라인과 기준 전압 라인을 중첩 배치함으로써, 디스플레이 패널의 개구율을 높이며 투명 디스플레이 장치의 경우 투명도를 높여줄 수 있도록 한다. 또한, 디스플레이 패널에 배치된 구동 전압 라인의 폭이 구동 전압을 공급하는 구동 회로로부터 멀어질수록 점차적으로 감소하도록 함으로써, 구동 전압 라인의 구간에 따른 구동 전압의 변동 폭의 편차를 감소시켜 디스플레이 패널의 영역에 따른 휘도 균일도를 개선할 수 있도록 한다.

Description

디스플레이 패널 및 디스플레이 장치{DISPLAY PANEL AND DISPLA DEVICE}
본 발명의 실시예들은, 디스플레이 패널과 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치는, 디스플레이 장치의 유형에 따라, 서브픽셀의 구조가 복잡해지거나, 디스플레이 패널에 배치되는 신호 배선의 종류와 수가 증가할 수 있다.
따라서, 서브픽셀의 구조나, 신호 배선의 종류와 수 등에 의해 디스플레이 패널의 개구율을 높이는데 많은 어려움이 존재한다. 또한, 디스플레이 패널에 배치된 서브픽셀이나 신호 배선의 배치 구조로 인해 디스플레이 패널이 나타내는 화상 품질이 저하될 수 있는 문제점이 존재한다.
본 발명의 실시예들의 목적은, 디스플레이 패널의 개구율을 높일 수 있는 구조를 갖는 디스플레이 패널 및 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 디스플레이 패널의 영역에 따라 나타나는 화질의 균일도를 개선할 수 있는 디스플레이 패널 및 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 디스플레이 패널의 액티브 영역에서 제1 방향으로 배치된 제1 전압 라인과, 디스플레이 패널의 논-액티브 영역에 배치된 제2 전압 라인과, 제1 전압 라인과 제2 전압 라인으로 전압을 공급하는 구동 회로를 포함하는 디스플레이 장치를 제공한다.
이러한 디스플레이 장치에서, 제1 전압 라인 및 제2 전압 라인 중 적어도 하나는, 제1 방향으로 배치된 부분에서, 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭이 나머지 부분의 폭보다 넓을 수 있다.
또한, 제1 전압 라인 및 제2 전압 라인 중 적어도 하나는, 제1 방향으로 배치된 부분의 폭이 구동 회로로부터 전압이 공급되는 지점으로부터 멀어질수록 점차적으로 감소할 수 있다.
그리고, 제1 전압 라인과 중첩되고 제1 전압 라인이 배치된 영역에 포함되도록 배치된 제3 전압 라인을 더 포함할 수 있으며, 제3 전압 라인의 폭은 일정할 수도 있고 구동 회로로부터 전압이 공급되는 지점으로부터 멀어질수록 감소할 수도 있다.
다른 측면에서, 본 발명의 실시예들은, 액티브 영역에서 제1 방향으로 배치된 제1 전압 라인과, 논-액티브 영역에 배치된 제2 전압 라인과, 제1 전압 라인과 제2 전압 라인으로 전압을 공급하는 구동 회로를 포함하고, 제1 전압 라인 및 제2 전압 라인 중 적어도 하나는, 제1 방향으로 배치된 부분에서, 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭이 나머지 부분의 폭보다 넓은 디스플레이 패널을 제공한다.
다른 측면에서, 본 발명의 실시예들은, 디스플레이 패널의 액티브 영역에서 제1 방향으로 배치된 제1 전압 라인과, 디스플레이 패널의 논-액티브 영역에 배치된 제2 전압 라인과, 디스플레이 패널의 일 측에 배치된 제1 구동 회로와, 디스플레이 패널의 타 측에 배치된 제2 구동 회로를 포함하고, 제1 전압 라인 및 제2 전압 라인 중 적어도 하나는, 제1 방향으로 배치된 부분에서, 제1 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭과 제2 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭이 나머지 부분의 폭보다 넓은 디스플레이 장치를 제공한다.
이때, 제1 전압 라인 및 제2 전압 라인 중 적어도 하나의 제1 방향으로 배치된 부분의 폭은, 제1 구동 회로로부터 전압이 공급되는 지점으로부터 디스플레이 패널의 중앙 부분으로 갈수록 점차적으로 감소하고, 제2 구동 회로로부터 전압이 공급되는 지점으로부터 디스플레이 패널의 중앙 부분으로 갈수록 점차적으로 감소할 수 있다.
본 발명의 실시예들에 의하면, 디스플레이 패널의 액티브 영역에 배치되며 디스플레이 구동시 정전압이 인가되는 구동 전압 라인과 기준 전압 라인이 중첩되어 배치되도록 함으로써, 디스플레이 구동에 영향을 주지 않으면서 디스플레이 패널의 개구율을 높일 수 있도록 한다.
본 발명의 실시예들에 의하면, 디스플레이 패널에 배치되는 구동 전압 라인의 폭이 구동 전압이 공급되는 지점으로부터 멀어질수록 점차적으로 감소되도록 함으로써, 디스플레이 패널의 영역에 따른 구동 전압의 변동 폭의 편차를 감소시켜 디스플레이 패널이 나타내는 화질의 균일도를 개선할 수 있도록 한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 회로 구조와 구동 타이밍의 예시를 나타낸 도면이다.
도 3과 도 4는 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 서브픽셀의 개략적인 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치가 투명한 디스플레이 장치인 경우 서브픽셀의 구조의 예시를 나타낸 도면이다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 구동 전압 라인의 구조의 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 구동 전압 라인의 구조에 따른 제1 구동 전압의 변동 폭의 예시를 나타낸 도면이다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 구동 전압 라인의 구조의 다른 예시를 나타낸 도면이다.
도 9는 도 8에 도시된 구동 전압 라인의 구조에 따른 제2 구동 전압의 변동 폭의 예시를 나타낸 도면이다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 구동 전압 라인의 구조의 또 다른 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치에 배치된 구동 전압 라인의 구조의 또 다른 예시를 나타낸 도면이다.
도 12와 도 13은 본 발명의 실시예들에 따른 디스플레이 장치에서 구동 전압 라인의 폭을 변경함에 따른 구동 전압의 변동 폭을 시뮬레이션 한 결과를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다. 이러한 서브픽셀(SP)은 각각 여러 회로 소자를 포함할 수 있으며, 둘 이상의 서브픽셀(SP)이 하나의 픽셀을 구성할 수 있다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다. 또한, 게이트 구동 회로(120)는, 서브픽셀(SP)의 발광 타이밍을 제어하는 발광 신호를 출력할 수도 있다. 이러한 스캔 신호를 출력하는 회로와, 발광 신호를 출력하는 회로는 일체로 구현될 수도 있고, 별도로 구현될 수도 있다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또한, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 배치되는 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다. 또한, 데이터 구동 회로(130)는, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고, 양 측에 위치할 수도 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로(미도시)를 더 포함할 수 있다.
또한, 디스플레이 패널(110)에는, 게이트 라인(GL)과 데이터 라인(DL) 이외에 각종 신호나 전압이 공급되는 전압 라인이 배치될 수 있다.
그리고, 각각의 서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 여러 회로 소자가 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 회로 구조의 예시를 나타낸 도면이다.
도 2를 참조하면, 서브픽셀(SP)에는, 서브픽셀(SP)의 구동을 위한 다수의 트랜지스터(T1, T2, T3, T4, T5, T6), 캐패시터(Cst) 및 발광 소자(EL)가 배치될 수 있다.
즉, 도 2는 6개의 트랜지스터(T1, T2, T3, T4, T5, T6)와 하나의 캐패시터(Cst)가 배치된 6T1C 구조를 예시로 나타내나, 디스플레이 장치(100)에 따라 서브픽셀(SP)을 구성하는 회로 소자는 다르게 배치될 수 있다.
또한, 서브픽셀(SP)에 배치된 트랜지스터(T1, T2, T3, T4, T5, T6)가 P 타입인 경우를 예시로 나타내나, 경우에 따라 N 타입으로 배치될 수도 있다.
제1 트랜지스터(T1)는, 제1 스캔 신호(SCAN1)에 의해 제어되고, 데이터 전압(Vdata)이 제1 노드(N1)에 인가되는 것을 제어한다. 이러한 제1 트랜지스터(T1)는 "스위칭 트랜지스터"라 할 수도 있다.
제2 트랜지스터(T2)는, 제2 노드(N2)의 전압에 의해 제어되고, 제1 구동 전압(VDD)의 공급을 제어한다. 여기서, 제1 구동 전압(VDD)은, 서브픽셀(SP)의 구동을 위한 고전위 전압일 수 있다. 그리고, 이러한 제2 트랜지스터(T2)는 "구동 트랜지스터"라 할 수도 있다.
제3 트랜지스터(T3)는, 제2 스캔 신호(SCAN2)에 의해 제어되고, 제2 노드(N2)와 제3 노드(N3) 사이에 전기적으로 연결된다. 이러한 제3 트랜지스터(T3)는 "보상 트랜지스터"라 할 수도 있다.
제4 트랜지스터(T4)는, 발광 신호(EM)에 의해 제어되고, 기준 전압(Vref)이 제1 노드(N1)에 인가되는 것을 제어한다. 이러한 제4 트랜지스터(T4)는, "제1 발광 트랜지스터"라 할 수도 있다.
제5 트랜지스터(T5)는, 발광 신호(EM)에 의해 제어되고, 제3 노드(N3)와 제4 노드(N4) 사이에 전기적으로 연결된다. 이러한 제4 트랜지스터(T4)는 "제2 발광 트랜지스터"라 할 수도 있다.
제6 트랜지스터(T6)는, 제2 스캔 신호(SCAN2)에 의해 제어되고, 기준 전압(Vref)이 제4 노드(N4)에 인가되는 것을 제어한다. 이러한 제6 트랜지스터(T6)는 "초기화 트랜지스터"라 할 수도 있다.
캐패시터(Cst)는, 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되고, 발광 소자(EL)가 발광하는 기간 동안 데이터 전압(Vdata)을 유지시켜줄 수 있다.
발광 소자(EL)는, 일 예로, 유기발광다이오드(OLED)일 수 있으며, 애노드 전극이 제4 노드(N4)에 연결되고, 캐소드 전극으로 제2 구동 전압(VSS)이 인가될 수 있다. 여기서, 제2 구동 전압(VSS)은 서브픽셀(SP)의 구동을 위한 저전위 전압일 수 있다.
도 2에 도시된 구동 타이밍을 참조하면, 제1 기간(P1)에 발광 신호(EM)가 로우 레벨인 상태에서, 로우 레벨인 제2 스캔 신호(SCAN2)가 인가될 수 있다.
따라서, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)가 턴-온 된 상태에서, 제3 트랜지스터(T3)와 제6 트랜지스터(T6)가 턴-온 될 수 있다. 그리고, 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)가 기준 전압(Vref)으로 초기화될 수 있다.
제2 기간(P2)에 제2 스캔 신호(SCAN2)가 로우 레벨인 상태에서, 로우 레벨인 제1 스캔 신호(SCAN1)와 하이 레벨인 발광 신호(EM)가 인가될 수 있다.
따라서, 제1 트랜지스터(T1)가 턴-온 되고, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)가 턴-오프 될 수 있다.
그리고, 제1 노드(N1)로 데이터 전압(Vdata)이 인가되고, 제2 노드(N2)로 제1 구동 전압(VDD)에서 제2 트랜지스터(T2)의 문턱 전압이 감해진 전압이 인가될 수 있다. 즉, 제2 기간(P2)에 데이터 전압(Vdata)의 인가와 제2 트랜지스터(T2)의 문턱 전압 보상이 이루어질 수 있다.
제3 기간(P3)에 발광 신호(EM)가 하이 레벨인 상태에서, 하이 레벨인 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)가 인가될 수 있다. 따라서, 제1 노드(N1)와 제2 노드(N2)가 플로팅될 수 있다.
제4 기간(P4)에 제1 스캔 신호(SCAN1)와 제2 스캔 신호(SCAN2)가 하이 레벨인 상태에서, 로우 레벨인 발광 신호(EM)가 인가될 수 있다.
따라서, 제4 트랜지스터(T4)와 제5 트랜지스터(T5)가 턴-온 되며, 데이터 전압(Vdata)에 따른 전류가 발광 소자(EL)로 공급되어 발광 소자(EL)가 데이터 전압(Vdata)에 따른 밝기를 나타낼 수 있다.
이러한 서브픽셀(SP)은, 전술한 회로 소자 등이 배치되는 영역과, 발광 소자(EL)에 의해 빛이 발산되는 영역으로 구분될 수 있다.
도 3과 도 4는 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)의 개략적인 구조의 예시들을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 서브픽셀(SP)은, 서브픽셀(SP)을 구동하기 위한 여러 회로 소자가 배치되는 회로 영역(CA)과, 영상 데이터에 따른 밝기를 나타내는 발광 영역(EA)을 포함할 수 있다.
회로 영역(CA)은, 회로 영역(CA)에 배치된 회로 소자 등이 외광 등으로 인해 손상되는 것을 방지하기 위해 개구되지 않은 영역일 수 있다.
그리고, 발광 영역(EA)은, 서브픽셀(SP)의 구동에 따른 이미지가 표시되는 영역이므로 개구된 영역일 수 있다.
이러한 회로 영역(CA)과 발광 영역(EA)은, 서브픽셀(SP) 내에서 서로 중첩되지 않고 구분되어 배치될 수 있다.
여기서, 서브픽셀(SP)에서 발광 영역(EA)이 차지하는 면적의 비율이 높을수록 서브픽셀(SP)이 나타내는 화상의 품질이 개선될 수 있으므로, 서브픽셀(SP)의 개구율을 높여줄 필요가 있다.
한편, 본 발명의 실시예들에 따른 디스플레이 장치(100)가 투명한 디스플레이 장치(100)인 경우에는, 디스플레이 패널(110)의 투명도를 높여주기 위해 서브픽셀(SP)에 투명 영역(TA)이 배치될 수 있다.
도 4를 참조하면, 서브픽셀(SP)은, 회로 소자가 배치되는 회로 영역(CA)과, 영상 데이터에 따른 밝기를 나타내는 발광 영역(EA)과, 투명한 투명 영역(TA)을 포함할 수 있다.
여기서, 회로 영역(CA)과 발광 영역(EA)은 서로 중첩되어 배치될 수 있다.
그리고, 서브픽셀(SP)에서 회로 영역(CA)과 발광 영역(EA)을 제외한 영역은 투명한 투명 영역(TA)일 수 있다.
따라서, 서브픽셀(SP) 내에 투명 영역(TA)을 배치함으로써, 투명한 디스플레이 장치(100)를 구현할 수 있도록 한다.
이와 같이, 디스플레이 장치(100)가 투명한 경우, 디스플레이 장치(100)의 투명도를 높여주기 위해서, 서브픽셀(SP)에 배치된 투명 영역(TA)의 비율을 높여줄 필요가 있다.
본 발명의 실시예들은, 서브픽셀(SP)의 구동에 영향을 주지 않으면서, 서브픽셀(SP)의 개구율을 높일 수 있는 방안을 제공한다. 또한, 디스플레이 장치(100)가 투명한 경우를 예시로 설명하나, 불투명한 디스플레이 장치(100)에도 개구율을 높여주기 위해 적용될 수 있다.
도 5는 본 발명의 실시예들에 따른 디스플레이 장치(100)가 투명한 디스플레이 장치(100)인 경우, 서브픽셀(SP)의 구조의 예시를 나타낸 도면이다.
도 5를 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)에는, 서브픽셀(SP)의 구동을 위한 제1 구동 전압(VDD)을 공급하는 제1 구동 전압 라인(DVL1), 서브픽셀(SP)의 초기화 등을 위한 기준 전압(Vref)을 공급하는 기준 전압 라인(RVL)과, 데이터 전압(Vdata)을 공급하는 데이터 라인(DL) 등이 배치될 수 있다.
전술한 제1 구동 전압 라인(DVL1), 기준 전압 라인(RVL) 및 데이터 라인(DL)은, 디스플레이 패널(110)에서 제1 방향(예, 수직 방향)으로 배치될 수 있다.
또한, 도 5에 도시되지는 않았으나, 서브픽셀(SP)의 구동을 위한 제2 구동 전압(VSS)을 공급하는 제2 구동 전압 라인(DVL2)이 디스플레이 패널(110)의 논-액티브 영역(N/A)에 배치될 수 있다.
여기서, 제1 구동 전압(VDD)은 서브픽셀(SP)로 공급되는 고전위 전압이고, 제2 구동 전압(VSS)은 서브픽셀(SP)로 공급되는 저전위 전압일 수 있다.
디스플레이 패널(110)의 액티브 영역(A/A)에는, 제1 방향과 교차하는 제2 방향(예, 수평 방향)으로 다수의 게이트 라인(GL)이 배치될 수 있다.
이러한 게이트 라인(GL)은, 서브픽셀(SP)의 구조와 구동 방식에 따라 하나 이상의 게이트 라인(GL)이 각각의 서브픽셀(SP)에 연결될 수 있다.
일 예로, 도 5에 도시된 예시와 같이, 스캔 신호(SCAN)가 인가되는 제1 스캔 라인(SCL1), 제2 스캔 라인(SCL2)과, 발광 신호(EM)가 인가되는 발광 제어 라인(EML)이 배치될 수 있다.
이러한 스캔 라인(SCL)과 발광 제어 라인(EML)은, 동일한 게이트 구동 회로(120)에 의해 구동될 수도 있고, 별도로 구비된 게이트 구동 회로(120)에 의해 구동될 수도 있다.
이러한 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되는 영역에 서브픽셀(SP)이 배치될 수 있다.
이러한 서브픽셀(SP)에는, 게이트 라인(GL)과 데이터 라인(DL) 등에 인가되는 신호, 전압 등에 의해 작동하는 다수의 트랜지스터(T1, T2, T3, T4, T5, T6)와, 캐패시터(Cst) 및 발광 소자(EL) 등이 배치될 수 있다.
그리고, 서브픽셀(SP)에서 회로 소자 등이 배치되지 않은 영역은 투명 영역(TA)일 수 있다.
이와 같이, 디스플레이 패널(110)의 액티브 영역(A/A)에서 신호 배선과 서브픽셀(SP) 내 회로 소자 등이 배치되지 않은 영역에 투명 영역(TA)이 배치되도록 함으로써, 투명한 디스플레이 장치(100)를 구현할 수 있다.
또한, 이러한 투명 영역(TA)의 비율, 즉, 서브픽셀(SP)의 개구율을 높이기 위해, 액티브 영역(A/A)에 배치된 신호 배선 중 일부 신호 배선이 중첩된 구조로 배치될 수 있다.
일 예로, 도 5에 도시된 예시와 같이, 서브픽셀(SP)로 제1 구동 전압(VDD)을 공급하는 제1 구동 전압 라인(DVL1)과, 기준 전압(Vref)을 공급하는 기준 전압 라인(RVL)이 중첩된 구조로 배치될 수 있다.
그리고, 제1 구동 전압 라인(DVL1)의 양 측에 데이터 라인(DL)이 배치될 수 있다.
즉, 도 5의 A-A' 부분의 단면 구조와 같이, 게이트 라인(GL)을 구성하는 게이트 메탈(Gate) 상에 제1 절연층(ILD1)이 배치되고, 제1 절연층(ILD1) 상에 기준 전압 라인(RVL)이 배치될 수 있다.
그리고, 기준 전압 라인(RVL) 상에 제2 절연층(ILD2)이 배치되고, 제2 절연층(ILD2) 상에 제1 구동 전압 라인(DVL1)과 데이터 라인(DL1, DL3)이 배치될 수 있다.
여기서, 기준 전압 라인(RVL)은, 일 예로, 서브픽셀(SP) 내 배치된 캐패시터(Cst)를 구성하는 플레이트(예, 상부 플레이트)와 동일한 층에 배치될 수 있다.
또한, 제1 구동 전압 라인(DVL1)은, 기준 전압 라인(RVL) 상에서 기준 전압 라인(RVL)과 완전히 중첩되며 배치될 수 있다.
제1 구동 전압 라인(DVL1)과 기준 전압 라인(RVL)은, 정전압이 인가되므로 서로 중첩되어 배치되더라도 서브픽셀(SP)의 구동에 영향을 주지 않을 수 있다.
그리고, 제1 구동 전압 라인(DVL1)이 기준 전압 라인(RVL)과 완전히 중첩되므로, 기준 전압 라인(RVL)과 다른 신호 배선 간의 기생 캐패시턴스가 형성되는 것을 방지해줄 수도 있다.
여기서, 제1 구동 전압 라인(DVL1)은, 게이트 메탈(Gate)의 하부에 배치되는 액티브층과의 연결을 위해 컨택홀 영역(DVL1_CH)을 포함할 수 있다. 즉, 제1 구동 전압 라인(DVL1)의 하부에 배치된 제1 절연층(ILD1), 제2 절연층(ILD2)에 형성된 컨택홀을 통해 액티브층과 연결될 수 있다.
따라서, 제1 구동 전압 라인(DVL1)의 하부에 배치되는 기준 전압 라인(RVL)은, 제1 구동 전압 라인(DVL1)의 컨택홀 영역(DVL1_CH)에서 우회하는 구조를 가질 수 있다.
이와 같이, 제1 구동 전압 라인(DVL1)과 기준 전압 라인(RVL)이 중첩되도록 함으로써, 액티브 영역(A/A)에서 신호 배선이 차지하는 면적을 감소시킬 수 있다. 그리고, 이를 통해 서브픽셀(SP)의 개구율을 높일 수 있다.
즉, 인접한 서브픽셀(SP) 사이에 신호 배선이 배치되지 않는 영역이 존재하도록 함으로써, 디스플레이 패널(110)의 투명도를 높여줄 수 있다.
일 예로, 도 5에 도시된 예시와 같이, 제1 구동 전압 라인(DVL1)의 일 측에 제1 서브픽셀(SP1)을 구동하기 위한 제1 데이터 라인(DL1)이 배치될 수 있다. 그리고, 제1 데이터 라인(DL1)의 일 측에 제1 투명 영역(TA1)이 배치될 수 있다.
또한, 제1 구동 전압 라인(DVL1)의 타 측에 제2 서브픽셀(SP2)을 구동하기 위한 제2 데이터 라인(DL2)과 제2 투명 영역(TA2)이 배치된다.
여기서, 제1 투명 영역(TA1)의 일 측에 제3 서브픽셀(SP3)의 제3 투명 영역(TA3)이 배치될 수 있다.
즉, 제1 서브픽셀(SP1)의 제1 투명 영역(TA1)과 제3 서브픽셀(SP3)의 제3 투명 영역(TA3)이 제2 방향으로 연결된 구조일 수 있다.
따라서, 각각의 서브픽셀(SP)에서 투명 영역(TA)이 차지하는 비율을 높여 디스플레이 패널(110)의 개구율을 높일 수 있으며, 투명한 디스플레이 장치(100)의 경우 투명도를 높여줄 수 있다.
또한, 본 발명의 실시예들은, 디스플레이 패널(110)에 배치된 일부 전압 라인의 폭을 조절해줌으로써, 디스플레이 패널(110)의 영역에 따른 휘도 편차가 발생하는 것을 방지하며 전체적인 휘도 균일도를 향상시켜줄 수 있다.
도 6은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 구동 전압 라인(DVL)의 구조의 예시를 나타낸 도면이다.
도 6을 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)에는, 서브픽셀(SP)로 제1 구동 전압(VDD)을 공급하는 제1 구동 전압 라인(DVL1)이 제1 방향(예, 수직 방향, y축 방향)으로 배치될 수 있다.
이러한 제1 구동 전압 라인(DVL1)은, 서브픽셀(SP)에 배치된 구동 트랜지스터, 즉, 전술한 제2 트랜지스터(T2)와 전기적으로 연결될 수 있다.
그리고, 디스플레이 패널(110)의 논-액티브 영역(N/A)에는, 서브픽셀(SP)로 제2 구동 전압(VSS)을 공급하는 제2 구동 전압 라인(DVL2)이 디스플레이 패널(110)의 외곽을 따라 배치될 수 있다.
이러한 제2 구동 전압 라인(DVL2)은, 서브픽셀(SP)에 배치된 발광 소자(EL)의 캐소드 전극과 전기적으로 연결될 수 있다.
서브픽셀(SP)에 배치된 발광 소자(EL)는, 서브픽셀(SP)로 일정한 제1 구동 전압(VDD)과, 제2 구동 전압(VSS)이 공급된 상태에서, 데이터 전압(Vdata)이 인가됨으로써 데이터 전압(Vdata)에 따른 밝기를 나타낸다.
여기서, 디스플레이 패널(110)의 위치에 따라 구동 전압 라인(DVL)에 흐르는 전류량의 차이로 인해 구동 전압 라인(DVL)으로 인가되는 구동 전압(VDD, VSS)의 변동 폭의 편차가 발생할 수 있다.
그리고, 구동 전압(VDD, VSS)의 변동 폭의 편차로 인해 디스플레이 패널(110)의 위치에 따라 동일한 데이터 전압(Vdata)이 인가되더라도 휘도 차이가 발생할 수 있다.
즉, 서브픽셀(SP)에 배치된 발광 소자(EL)의 휘도는 구동 트랜지스터에 걸리는 Vgs, Vds에 의해 결정될 수 있다.
이때, 서브픽셀(SP)로 인가되는 구동 전압(VDD, VSS)의 변동은 Vgs, Vds를 달라지게 하여 동일한 데이터 전압(Vdata)이 인가되는 경우에도 서브픽셀(SP)이 다른 휘도를 나타내게 할 수 있다. 그리고, 디스플레이 패널(110)의 위치에 따른 구동 전압(VDD, VSS)의 변동 폭의 편차로 인해 디스플레이 패널(110)의 위치에 따른 휘도 균일도가 저하될 수 있다.
따라서, 본 발명의 실시예들은, 디스플레이 패널(110)에 배치된 구동 전압 라인(DVL)의 폭을 조절해줌으로써, 구동 전압 라인(DVL)으로 인가되는 구동 전압(VDD, VSS)의 변동 폭의 편차를 감소시켜 디스플레이 패널(110)의 위치에 따른 휘도 편차를 감소시킬 수 있도록 한다.
일 예로, 도 6에 도시된 예시와 같이, 디스플레이 패널(110)의 액티브 영역(A/A)에 제1 방향으로 배치된 제1 구동 전압 라인(DVL1)은 제1 구동 전압(VDD)을 공급하는 데이터 구동 회로(130)와 가까운 부분의 폭이 나머지 부분의 폭보다 넓을 수 있다.
즉, 제1 구동 전압 라인(DVL1)으로 제1 구동 전압(VDD)이 공급되는 지점과 가장 가까운 부분의 폭 W1은, 제1 구동 전압(VDD)이 공급되는 지점과 가장 먼 부분의 폭 W2보다 넓을 수 있다.
그리고, 제1 구동 전압 라인(DVL1)의 폭은 제1 구동 전압(VDD)이 공급되는 지점과 멀어질수록 점차적으로 감소할 수 있다.
따라서, 제1 구동 전압 라인(DVL1)의 구간별 저항은, 도 6의 예시와 같이, 제1 구동 전압(VDD)이 공급되는 지점과 멀어질수록 점차적으로 증가할 수 있다(예, 0.7R, 0.8R, 0.9R, R).
제1 구동 전압 라인(DVL1)에서 전류량이 큰 구간의 저항이 상대적으로 작아지도록 함으로써, 해당 구간에서 제1 구동 전압(VDD)의 변동 폭을 감소시켜줄 수 있다.
그리고, 제1 구동 전압 라인(DVL1)에서 전류량이 작은 구간의 저항이 상대적으로 큰 상태가 되도록 함으로써, 제1 구동 전압 라인(DVL1)의 구간에 따른 제1 구동 전압(VDD)의 변동 폭의 편차가 감소되도록 할 수 있다.
여기서, 제1 구동 전압 라인(DVL1)에서 제2 방향(예, 수평 방향, x축 방향)으로 배치된 부분의 폭은 일정하게 함으로써, 제1 구동 전압(VDD)의 변동으로 인한 휘도 불균일에 영향을 주지 않는 부분에서는 일정한 저항을 갖도록 할 수 있다.
이와 같이, 디스플레이 패널(110)의 영역에 따라 서브픽셀(SP)로 인가되는 제1 구동 전압(VDD)의 변동 폭의 편차를 감소시켜줌으로써, 제1 구동 전압(VDD)의 변동 폭의 편차로 인해 디스플레이 패널(110)의 영역에 따른 휘도 차이가 발생하는 것을 방지해줄 수 있다.
따라서, 디스플레이 패널(110)의 전체적인 휘도 균일도를 개선할 수 있도록 한다.
도 7은 도 6에 도시된 구동 전압 라인(DVL)의 구조에 따른 제1 구동 전압(VDD)의 변동 폭의 예시를 나타낸 도면이다.
도 7을 참조하면, 제1 구동 전압 라인(DVL1)의 구간에 대응하는 디스플레이 패널(110)의 영역별로 일정한 전류가 흐른다고 가정할 때, 제1 구동 전압 라인(DVL1)의 구간별로 나타나는 제1 구동 전압(VDD)의 변동 폭, 즉, 낮아지는 폭을 나타낸 것이다.
제1 구동 전압 라인(DVL1)의 폭이 균일한 경우, 제1 구동 전압(VDD)이 공급되는 지점과 가장 가까운 구간은 전류량이 가장 크므로, 해당 구간에서 제1 구동 전압(VDD)의 변동 폭은 4IR로 높게 나타날 수 있다.
그리고, 제1 구동 전압(VDD)이 공급되는 지점과 가장 먼 구간은 전류량이 작으므로, 해당 구간에서 제1 구동 전압(VDD)의 변동 폭은 IR로 낮게 나타날 수 있다.
따라서, 제1 구동 전압 라인(DVL1)의 구간에 따른 제1 구동 전압(VDD)의 변동 폭이 최대 4배 정도 차이가 날 수 있으며, 이로 인해 디스플레이 패널(110)의 영역에 따른 휘도 편차가 발생할 수 있다.
반면, 제1 구동 전압 라인(DVL1)의 폭이 제1 구동 전압(VDD)이 공급되는 지점으로부터 멀어질수록 점차적으로 감소되는 경우, 제1 구동 전압(VDD)이 공급되는 지점과 가장 가까운 구간은 전류량이 크더라도 저항이 작으므로, 해당 구간에서 제1 구동 전압(VDD)의 변동 폭은 2.8IR로 나타날 수 있다.
그리고, 제1 구동 전압(VDD)이 공급되는 지점과 가장 먼 구간은 전류량이 작더라도, 상대적으로 저항이 크므로, 해당 구간에서 제1 구동 전압(VDD)의 변동 폭은 IR로 나타날 수 있다.
따라서, 제1 구동 전압 라인(DVL1)의 구간에 따른 제1 구동 전압(VDD)의 변동 폭이 최대 2.8배 정도 차이가 나도록 하므로, 디스플레이 패널(110)의 영역에 따른 제1 구동 전압(VDD)의 변동 폭의 편차를 감소시킬 수 있다.
그리고, 이러한 제1 구동 전압(VDD)의 변동 폭의 편차 감소를 통해, 디스플레이 패널(110)의 영역에 따른 휘도 편차를 감소시키고 휘도 균일도를 개선할 수 있다.
이러한 구동 전압 라인(DVL)의 폭을 조절하는 구조는, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 배치된 제2 구동 전압 라인(DVL2)에도 적용될 수 있다.
도 8은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 구동 전압 라인(DVL)의 구조의 다른 예시를 나타낸 도면이다.
도 8을 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)에는, 제1 구동 전압 라인(DVL1)이 제1 방향으로 배치될 수 있다. 그리고, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 제2 구동 전압 라인(DVL2)이 디스플레이 패널(110)의 외곽을 따라 배치될 수 있다.
이러한 제2 구동 전압 라인(DVL2)에서, y축 방향인 제1 방향으로 배치된 부분은, 제2 구동 전압(VSS)을 공급하는 데이터 구동 회로(130)와 가장 가까운 부분의 폭이 가장 넓을 수 있다.
일 예로, 도 8에 도시된 예시와 같이, 제2 구동 전압 라인(DVL2)이 제1 방향으로 배치된 부분에서, 제2 구동 전압(VSS)이 공급되는 지점과 가장 가까운 부분의 폭 W3은, 제2 구동 전압(VSS)이 공급되는 지점과 가장 먼 부분의 폭 W4보다 넓을 수 있다.
그리고, 제2 구동 전압 라인(DVL2)의 폭은 제2 구동 전압(VSS)이 공급되는 지점과 멀어질수록 점차적으로 감소할 수 있으며, 이에 따라, 제2 구동 전압 라인(DVL2)의 구간별 저항은 점차적으로 증가할 수 있다(예, 0.7R, 0.8R, 0.9R, R).
즉, 제2 구동 전압 라인(DVL2)이 제1 방향으로 배치된 부분에서, 전류량이 높은 부분의 저항이 작아지게 하고, 전류량이 낮은 부분의 저항이 상대적으로 높아지게 함으로써, 각각의 구간에서 나타나는 제2 구동 전압(VSS)의 변동 폭의 편차가 감소되도록 할 수 있다.
그리고, 제2 구동 전압 라인(DVL2)이 제2 방향으로 배치된 부분의 폭은 일정하게 함으로써, 제2 구동 전압(VSS)의 변동으로 인한 휘도 불균일에 영향을 주지 않는 부분은 일정한 저항을 갖도록 할 수 있다.
따라서, 디스플레이 패널(110)의 영역에 따른 제2 구동 전압(VSS)의 변동 폭의 편차를 감소시켜줌으로써, 서브픽셀(SP)로 공급되는 제2 구동 전압(VSS)의 변동으로 인한 디스플레이 패널(110)의 영역별 휘도 균일도가 저하되는 것을 방지해줄 수 있다.
도 9는 도 8에 도시된 구동 전압 라인(DVL)의 구조에 따른 제2 구동 전압(VSS)의 변동 폭의 예시를 나타낸 도면이다.
도 9를 참조하면, 제2 구동 전압 라인(DVL2)의 구간에 대응하는 디스플레이 패널(110)의 영역별로 일정한 전류가 흐른다고 가정할 때, 제2 구동 전압 라인(DVL2)의 구간별로 나타나는 제2 구동 전압(VSS)의 변동 폭, 즉, 상승하는 폭을 나타낸 것이다.
제2 구동 전압 라인(DVL2)의 폭이 균일한 경우에는, 제2 구동 전압(VSS)이 공급되는 지점과 가장 가까운 구간에서 제2 구동 전압(VSS)의 변동 폭이 4IR로 나타나고, 가장 먼 구간에서 제2 구동 전압(VSS)의 변동 폭이 IR로 나타날 수 있다.
따라서, 제2 구동 전압 라인(DVL2)의 구간에 따라 제2 구동 전압(VSS)의 변동 폭이 최대 4배 정도 차이가 날 수 있다.
반면, 제2 구동 전압 라인(DVL2)의 폭이 제2 구동 전압(VSS)이 공급되는 지점과 멀어질수록 점차적으로 감소하는 경우, 제2 구동 전압(VSS)이 공급되는 지점과 가장 가까운 구간에서 제2 구동 전압(VSS)의 변동 폭이 2.8IR로 나타날 수 있다.
따라서, 제2 구동 전압 라인(DVL2)에서 제2 구동 전압(VSS)이 공급되는 지점과 가장 먼 구간의 제2 구동 전압(VSS)의 변동 폭인 IR과 최대 2.8배 차이가 나므로, 제2 구동 전압(VSS)의 변동 폭을 감소시켜 디스플레이 패널(110)에 영역에 따른 휘도 편차를 감소시켜줄 수 있다.
도 10은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 구동 전압 라인(DVL)의 구조의 또 다른 예시를 나타낸 도면이다.
도 10을 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)에는, 제1 구동 전압 라인(DVL1)이 제1 방향으로 배치될 수 있다. 그리고, 디스플레이 패널(110)의 논-액티브 영역(N/A)에는, 제2 구동 전압 라인(DVL2)이 배치될 수 있으며, 제2 구동 전압 라인(DVL2)의 일부분은 제1 방향으로 배치될 수 있다.
여기서, 제1 구동 전압 라인(DVL1)이 제1 방향으로 배치된 부분에서, 제1 구동 전압 라인(DVL1)의 폭은 제1 구동 전압(VDD)이 공급되는 지점으로부터 멀어질수록 점차적으로 감소할 수 있다.
또한, 제2 구동 전압 라인(DVL2)이 제1 방향으로 배치된 부분에서, 제2 구동 전압 라인(DVL2)의 폭은 제2 구동 전압(VSS)이 공급되는 지점으로부터 멀어질수록 점차적으로 감소할 수 있다.
이와 같이, 제1 구동 전압 라인(DVL1)이 제1 방향으로 배치된 부분의 폭과 제2 구동 전압 라인(DVL2)이 제1 방향으로 배치된 부분의 폭이 구동 전압(VDD, VSS)이 공급되는 지점으로부터 멀어질수록 감소되도록 함으로써, 구동 전압 라인(DVL)의 구간에 따른 구동 전압(VDD, VSS)의 변동 폭의 편차를 감소시켜 디스플레이 패널(110)의 영역에 따른 휘도 불균일을 방지할 수 있다.
그리고, 제1 구동 전압 라인(DVL1)과 중첩되어 배치되는 기준 전압 라인(RVL)의 폭은 1001에 도시된 예시와 같이 균일할 수도 있고, 1002에 도시된 예시와 같이 데이터 구동 회로(130)로부터 멀어질수록 점차적으로 감소할 수도 있다.
즉, 기준 전압 라인(RVL)은, 서브픽셀(SP)의 초기화 등을 위한 기준 전압(Vref)이 인가되므로 서브픽셀(SP)이 나타내는 휘도에 영향을 주지 아니하나, 기준 전압 라인(RVL)과 다른 신호 배선 간의 기생 캐패시턴스 형성을 방지하기 위해 제1 구동 전압 라인(DVL1)이 기준 전압 라인(RVL)에 완전히 중첩되도록 기준 전압 라인(RVL)의 폭이 결정될 수 있다.
한편, 전술한 구동 전압 라인(DVL)의 구조는, 디스플레이 장치(100)의 유형에 따라 디스플레이 패널(110)의 양 측에 데이터 구동 회로(130)가 배치된 경우에도 적용될 수 있다.
도 11은 본 발명의 실시예들에 따른 디스플레이 장치(100)에 배치된 구동 전압 라인(DVL)의 구조의 또 다른 예시를 나타낸 도면이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 디스플레이 패널(110)의 일 측에 제1 데이터 구동 회로(131)가 배치될 수 있다. 그리고, 디스플레이 패널(110)의 타 측에 제2 데이터 구동 회로(132)가 배치될 수 있다.
제1 데이터 구동 회로(131)는, 디스플레이 패널(110)의 일부 영역, 예, 상단 부분을 구동하고, 제2 데이터 구동 회로(132)는, 디스플레이 패널(110)의 하단 부분을 구동할 수 있다. 또는, 제1 데이터 구동 회로(131)와 제2 데이터 구동 회로(132)가 디스플레이 패널(110)의 전체 영역을 구동할 수도 있다.
디스플레이 패널(110)의 액티브 영역(A/A)에는, 제1 구동 전압 라인(DVL1)이 제1 방향으로 배치될 수 있다.
이러한 제1 구동 전압 라인(DVL1)은, 제1 데이터 구동 회로(131)와 가까운 부분에서 디스플레이 패널(110)의 중앙 부분으로 갈수록 폭이 감소할 수 있다. 또한, 제2 데이터 구동 회로(132)와 가까운 부분에서 디스플레이 패널(110)의 중앙 부분으로 갈수록 폭이 감소할 수 있다.
그리고, 디스플레이 패널(110)의 논-액티브 영역(N/A)에는, 제2 구동 전압 라인(DVL2)이 배치될 수 있으며, 제2 구동 전압 라인(DVL2)의 일부는 제1 방향으로 배치될 수 있다.
이러한 제2 구동 전압 라인(DVL2)의 제1 방향으로 배치된 부분은, 제1 데이터 구동 회로(131)와 가까운 부분에서 디스플레이 패널(110)의 중앙 부분으로 갈수록 폭이 감소할 수 있다. 그리고, 제2 데이터 구동 회로(132)와 가까운 부분에서 디스플레이 패널(110)의 중앙 부분으로 갈수록 폭이 감소할 수 있다.
즉, 디스플레이 패널(110)의 양 측으로부터 구동 전압 라인(DVL)으로 구동 전압(VDD, VSS)이 공급되는 구조에서, 구동 전압 라인(DVL)의 폭이 구동 전압(VDD, VSS)이 공급되는 지점으로부터 디스플레이 패널(110)의 중앙 부분으로 갈수록 감소되도록 할 수 있다.
이에 따라, 디스플레이 패널(110)의 영역에 따른 구동 전압(VDD, VSS)의 변동 폭의 편차를 감소시키고, 구동 전압(VDD, VSS)의 변동 폭의 편차로 인한 휘도 불균일을 방지할 수 있다.
도 12와 도 13은 본 발명의 실시예들에 따른 디스플레이 장치(100)에서 구동 전압 라인(DVL)의 폭을 변경함에 따른 구동 전압의 변동 폭을 시뮬레이션 한 결과를 나타낸 도면이다.
도 12와 도 13을 참조하면, 디스플레이 패널(110)의 액티브 영역(A/A)에 제1 구동 전압 라인(DVL1)이 제1 방향으로 배치된 경우, 제1 구동 전압 라인(DVL1)의 폭을 가변하며 디스플레이 패널(110)의 3 구간(Top, Middle, Bottom)에서 제1 구동 전압(VDD)의 변동 폭을 시뮬레이션 한 것이다.
Case 1은, 제1 구동 전압 라인(DVL1)의 폭이 일정한 경우를 시뮬레이션 한 것으로서, 디스플레이 패널(110) 상단부의 편차는 0.24V, 중앙부의 편차는 0.15V, 하단부의 편차는 0.08V로 나타나, 상단부의 편차와 하단부의 편차가 3배로 나타나는 것을 알 수 있다.
Case 2는, 제1 구동 전압 라인(DVL1)의 폭이 디스플레이 패널(110)의 하단부로 갈수록 증가하는 경우를 시뮬레이션 한 것이다. 디스플레이 패널(110) 상단부의 편차는 0.27V이고, 하단부의 편차는 0.06V로 나타나, 상단부의 편차와 하단부의 편차가 4.5배로 나타나는 것을 알 수 있다.
Case 3은, 제1 구동 전압 라인(DVL1)의 폭이 디스플레이 패널(110)의 하단부로 갈수록 감소하는 경우를 시뮬레이션 한 것이다. 디스플레이 패널(110) 상단부의 편차는 0.22V이고, 하단부의 편차는 0.09V로 나타나, 상단부의 편차와 하단부의 편차가 2.4배로 감소된 것을 확인할 수 있다.
전술한 본 발명의 실시예들에 의하면, 디스플레이 패널(110)의 액티브 영역(A/A)에 배치되는 제1 구동 전압 라인(DVL1)과 기준 전압 라인(RVL)이 중첩되어 배치되도록 함으로써, 디스플레이 패널(110)의 개구율을 높일 수 있도록 한다.
특히, 투명한 디스플레이 장치(100)의 경우, 투명 영역(TA)을 증가시킬 수 있도록 함으로써, 디스플레이 장치(100)의 투명도를 높일 수 있도록 한다.
또한, 본 발명의 실시예들에 의하면, 구동 전압 라인(DVL)의 폭이 구동 전압(VDD, VSS)이 인가되는 지점으로부터 멀어질수록 점차적으로 감소되도록 함으로써, 구동 전압 라인(DVL)의 구간에 따른 구동 전압(VDD, VSS)의 변동 폭의 편차가 감소될 수 있도록 한다.
이에 따라, 디스플레이 패널(110)의 영역에 따른 구동 전압(VDD, VSS)의 변동 폭의 편차를 감소시켜, 디스플레이 패널(110)의 영역에 따른 휘도 균일도를 개선할 수 있도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러

Claims (20)

  1. 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널;
    상기 디스플레이 패널의 액티브 영역에서 제1 방향으로 배치된 제1 전압 라인;
    상기 디스플레이 패널의 논-액티브 영역에 배치된 제2 전압 라인; 및
    상기 제1 전압 라인과 상기 제2 전압 라인으로 전압을 공급하는 구동 회로를 포함하고,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나는,
    상기 제1 방향으로 배치된 부분에서, 상기 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭이 나머지 부분의 폭보다 넓은 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 전압 라인은,
    폭이 상기 구동 회로로부터 전압이 공급되는 지점으로부터 멀어질수록 점차적으로 감소하는 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2 전압 라인은,
    상기 제1 방향으로 배치된 부분의 폭이 상기 구동 회로로부터 전압이 공급되는 지점으로부터 멀어질수록 점차적으로 감소하는 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나는,
    상기 제1 방향과 교차하는 제2 방향으로 배치된 부분의 폭이 일정한 디스플레이 장치.
  5. 제1항에 있어서,
    상기 디스플레이 패널의 액티브 영역에서, 상기 제1 전압 라인과 중첩되고, 상기 제1 전압 라인이 배치된 영역에 포함되도록 배치된 제3 전압 라인을 더 포함하는 디스플레이 장치.
  6. 제5항에 있어서,
    상기 제3 전압 라인은,
    상기 제1 방향으로 배치된 부분의 폭이 상기 구동 회로로부터 전압이 공급되는 지점으로부터 멀어질수록 점차적으로 감소하는 디스플레이 장치.
  7. 제5항에 있어서,
    상기 제3 전압 라인은,
    상기 제1 전압 라인의 컨택홀 영역을 우회하여 배치된 디스플레이 장치.
  8. 제5항에 있어서,
    상기 제1 전압 라인과 상기 제3 전압 라인으로 정전압이 인가되는 디스플레이 장치.
  9. 제5항에 있어서,
    상기 다수의 데이터 라인은,
    상기 제1 전압 라인과 상기 제1 전압 라인의 일 측에 배치된 제1 서브픽셀 사이에 배치된 제1 데이터 라인; 및
    상기 제1 전압 라인과 상기 제1 전압 라인의 타 측에 배치된 제2 서브픽셀 사이에 배치된 제2 데이터 라인을 포함하는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 서브픽셀과 상기 제2 서브픽셀은 투명 영역을 포함하는 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1 서브픽셀과 인접하게 배치된 제3 서브픽셀은 투명 영역을 포함하고,
    상기 제1 서브픽셀의 투명 영역과 상기 제3 서브픽셀의 투명 영역은 상기 제1 방향과 교차하는 제2 방향으로 연결된 디스플레이 장치.
  12. 액티브 영역에서 제1 방향으로 배치된 제1 전압 라인;
    논-액티브 영역에 배치된 제2 전압 라인; 및
    상기 제1 전압 라인과 상기 제2 전압 라인으로 전압을 공급하는 구동 회로를 포함하고,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나는,
    상기 제1 방향으로 배치된 부분에서, 상기 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭이 나머지 부분의 폭보다 넓은 디스플레이 패널.
  13. 제12항에 있어서,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나는,
    상기 제1 방향으로 배치된 부분의 폭이 상기 구동 회로로부터 전압이 공급되는 지점으로부터 멀어질수록 점차적으로 감소하는 디스플레이 패널.
  14. 제12항에 있어서,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나는,
    상기 제1 방향과 교차하는 제2 방향으로 배치된 부분의 폭이 일정한 디스플레이 패널.
  15. 제12항에 있어서,
    상기 액티브 영역에서, 상기 제1 전압 라인과 중첩되고, 상기 제1 전압 라인이 배치된 영역에 포함되도록 배치된 제3 전압 라인을 더 포함하는 디스플레이 패널.
  16. 제15항에 있어서,
    상기 제3 전압 라인은,
    상기 제1 방향으로 배치된 부분의 폭이 상기 구동 회로로부터 전압이 공급되는 지점과 멀어질수록 점차적으로 감소하는 디스플레이 패널.
  17. 제15항에 있어서,
    상기 제1 전압 라인의 일 측에 배치되고 투명 영역을 포함하는 제1 서브픽셀;
    상기 제1 전압 라인의 타 측에 배치되고 투명 영역을 포함하는 제2 서브픽셀;
    상기 제1 전압 라인과 상기 제1 서브픽셀 사이에 배치된 제1 데이터 라인; 및
    상기 제1 전압 라인과 상기 제2 서브픽셀 사이에 배치된 제2 데이터 라인을 더 포함하는 디스플레이 패널.
  18. 제17항에 있어서,
    상기 제1 서브픽셀과 인접하게 배치된 제3 서브픽셀은 투명 영역을 포함하고,
    상기 제1 서브픽셀의 투명 영역과 상기 제3 서브픽셀의 투명 영역은 상기 제1 방향과 교차하는 제2 방향으로 연결된 디스플레이 패널.
  19. 디스플레이 패널의 액티브 영역에서 제1 방향으로 배치된 제1 전압 라인;
    상기 디스플레이 패널의 논-액티브 영역에 배치된 제2 전압 라인;
    상기 디스플레이 패널의 일 측에 배치된 제1 구동 회로; 및
    상기 디스플레이 패널의 타 측에 배치된 제2 구동 회로를 포함하고,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나는,
    상기 제1 방향으로 배치된 부분에서, 상기 제1 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭과 상기 제2 구동 회로로부터 전압이 공급되는 지점과 가까운 부분의 폭이 나머지 부분의 폭보다 넓은 디스플레이 장치.
  20. 제19항에 있어서,
    상기 제1 전압 라인 및 상기 제2 전압 라인 중 적어도 하나의 상기 제1 방향으로 배치된 부분의 폭은,
    상기 제1 구동 회로로부터 전압이 공급되는 지점으로부터 상기 디스플레이 패널의 중앙 부분으로 갈수록 점차적으로 감소하고,
    상기 제2 구동 회로로부터 전압이 공급되는 지점으로부터 상기 디스플레이 패널의 중앙 부분으로 갈수록 점차적으로 감소하는 디스플레이 장치.
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