KR20200040600A - 채널 제어 장치와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 채널 제어 장치와 이를 이용한 표시장치에 관한 것이다. 채널 제어 장치는 입력 데이터를 데이터 전압으로 변환하여 데이터 라인들에 공급하는 데이터 구동부, 및 채널 데이터를 입력 받아 상기 채널 데이터가 지시하는 무효 채널 구간에 더미 데이터를 발생하고 상기 더미 데이터를 상기 픽셀 데이터에 추가하여 상기 데이터 구동부로 전송하는 무효 채널 제어부를 포함한다.

Description

채널 제어 장치와 이를 이용한 표시장치{CHANNEL CONTROL DEVICE AND DISPLAY DEVICE USING THE GATE}
본 발명은 소스 드라이브 IC(Source Drive Integrated Circuit)의 채널 수를 표시패널의 해상도에 따라 적응적으로 가변할 수 있는 채널 제어 장치와 이를 이용한 표시장치에 관한 것이다.
액정 표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등 다양한 평판 표시장치가 개발되고 있다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율에서 월등한 수준으로 영상을 재현할 수 있다.
평판 표시장치의 구동회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 데이터 구동회로는 COF(Chip On Film)의 베이스 필름 상에 실장되는 소스 드라이브 IC로 구현될 수 있다. COF는 ACF(Anisotropic Conductive Film)를 이용한 접합 공정으로 표시패널에 접합되어 그 출력 패드들(output pad)이 데이터 라인들의 패드들에 연결될 수 있다.
드라이브 IC의 채널수는 고정되고 표시패널의 수평 해상도에 따라 선택된다. 표시패널의 수평 해상도가 변경되면 이 해상도에 맞는 채널 수를 갖는 드라이브 IC가 필요하다. 수평 해상도가 서로 다른 네 종류의 표시패널이 있을 때, 각 표시패널의 수평 해상도에 맞도록 채널 수가 다른 네 종류의 드라이브 IC가 필요하다.
드라이브 IC에 채널 수를 조정하는 회로를 추가할 수 있으나 회로와 옵션 핀(option pin) 추가로 인하여 소스 드라이브 IC의 칩 사이즈(chip size)가 커지고 IC 비용이 상승한다.
본 발명은 드라이브 IC에 채널 수 조정 회로와 옵션 핀 추가 없이 드라이브 IC의 채널 수를 가변할 수 있는 채널 제어 장치와 이를 이용한 표시장치를 제공한다.
본 발명의 일 실시예에 따른 채널 제어 장치는 입력 데이터를 데이터 전압으로 변환하여 데이터 라인들에 공급하는 데이터 구동부, 및 채널 데이터를 입력 받아 상기 채널 데이터가 지시하는 무효 채널 구간에 더미 데이터를 발생하고 상기 더미 데이터를 상기 픽셀 데이터에 추가하여 상기 데이터 구동부로 전송하는 무효 채널 제어부를 포함한다.
본 발명의 표시장치는 상기 채널 제어 장치를 이용하여 데이터 구동부의 드라이브 IC 각각에 별도의 채널 수 조정 회로나 옵션 핀 추가 없이 드라이브 IC 각각의 채널 수를 설계자가 원하는 대로 설정할 수 있다.
본 발명은 채널 제어 장치의 무효 채널부에서 무효 채널 구간을 서정하고 이 무효 채널 구간에 더미 데이터를 추가하여 드라이브 IC로 전송함으로써 드라이브 IC에 채널 수 조정 회로와 옵션 핀을 추가할 필요 없이 드라이브 IC의 채널 수를 가변할 수 있다.
본 발명은 픽셀별 전기적 특성 정보를 포함한 ADC 데이터를 출력하기 위한 ADC 데이터 채널들 중 센싱 라인에 연결되지 않는 ADC 무효 채널을 정의하는 채널 데이터를 입력 받아 ADC 무효 채널 이외의 ADC 유효 채널로부터의 ADC 데이터만 선별한다. 그 결과, 본 발명은 드라이브 IC에 별도의 채널 수 조정 회로와 옵션 핀을 추가할 필요 없이 드라이브 IC의 ADC 데이터 채널 수를 가변할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 표시패널에 다섯 개의 소스 드라이브 IC들이 연결된 예를 보여 주는 도면이다.
도 3은 해상도가 2560 x 1440 인 표시패널(100)에 다섯 개의 소스 드라이브 IC들이 연결된 예에서 타이밍 콘트롤러의 입출력 신호를 보여 주는 파형도이다.
도 4는 해상도가 2460 x 1200 인 표시패널에 다섯 개의 소스 드라이브 IC들이 연결된 예에서 타이밍 콘트롤러의 입출력 신호를 보여 주는 파형도이다.
도 5는 도 4에 도시된 소스 드라이브 IC 중 어느 하나에서 설정된 무효 채널 구간을 보여 주는 COF의 평면도이다.
도 6은 해상도가 2416 x 1200 인 표시패널에 다섯 개의 소스 드라이브 IC들이 연결된 예에서 타이밍 콘트롤러의 입출력 신호를 보여 주는 파형도이다.
도 7은 표시패널에 네 개의 소스 드라이브 IC들이 연결된 예를 보여 주는 도면이다.
도 8은 해상도가 1920 x 1080 인 표시패널에 네 개의 소스 드라이브 IC들이 연결된 예에서 타이밍 콘트롤러의 입출력 신호를 보여 주는 파형도이다.
도 9는 픽셀 회로의 일 예를 보여 주는 회로도이다.
도 10a 및 도 10b는 외부 보상 회로를 보여 주는 도면들이다.
도 11은 외부 보상 회로가 적용된 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 연결 구조를 상세히 보여 주는 도면이다.
도 12는 본 발명의 제1 실시예에 따른 무효 채널 제어부를 보여 주는 회로도이다.
도 13은 본 발명의 제2 실시예에 따른 무효 채널 제어부를 보여 주는 회로도이다.
도 14는 ADC 데이터 채널들 중 무효 채널 구간의 일 예를 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.
구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.
이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다. 이하의 실시예에서 유기 발광 표시장치가 설명되지만 본 발명은 이에 한정되지 않는다는 것에 주의하여야 한다. 본 발명은 표시패널의 다양한 해상도에 맞추어 표시패널 구동회로의 채널 수를 변경할 필요가 있는 표시장치라면 유기 발광 표시장치 이외의 표시장치에도 적용 가능하다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다.
표시패널(100)은 입력 영상을 재현하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 다수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 다수의 게이트 라인들(GL), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수도 있다. 서브 픽셀(101)들 각각은 픽셀 회로를 포함한다.
표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 입력 영상의 픽셀 데이터를 표시패널(100)의 픽셀들에 기입한다.
데이터 구동부(110)는 디지털-아날로그 변환기(Digital to Analog converter, 이하 "DAC"라 함)를 이용하여 타이밍 콘트롤러(130)로부터 수신된 입력 영상의 픽셀 데이터(EPI DATA)를 아날로그 감마 보상 전압으로 변환하여 유효 채널들을 통해 픽셀 데이터 전압을 출력한다. 데이터 구동부(110)의 유효 채널들은 데이터 라인들(DL)에 전기적으로 연결되어 픽셀 데이터 전압을 데이터 라인들(DL)에 공급한다. 서브 픽셀들 각각은 데이터 라인들(DL)을 통해 픽셀 데이터 전압을 공급 받는다. 서브 픽셀의 픽셀 회로는 데이터 라인과 서브 픽셀 사이에서 픽셀 데이터 전압을 스위칭하는 TFT(Thin Film Transistor)를 포함할 수 있다.
게이트 구동부(120)는 표시패널(100)에서 영상이 표시되는 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 출력하여 게이트 라인들(GL)을 통해 데이터 전압이 충전되는 픽셀들을 선택한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 출력하고 그 게이트 신호를 시프트한다. 게이트 신호는 도 9와 같은 발광 제어 신호(이하, “EM 신호”라 함)와 스캔 신호(SCAN1, SCAN2)를 포함할 수 있다.
타이밍 콘트롤러(130)는 데이터 구동부(110)의 유효 채널들에 입력 영상의 픽셀 데이터(디지털 데이터)를 전송하고, 데이터 구동부(110)의 무효 채널들에 입력 영상과 무관하게 설정된 더미 데이터를 전송한다.
타이밍 콘트롤러(130)는 호스트 시스템(150)으로부터 입력 영상의 픽셀 데이터(LVDS DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블 신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 픽셀들에 표시될 픽셀 데이터 구간을 정의한다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)가 생략될 수 있다.
호스트 시스템(150)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system), 웨어러블 기기 시스템 중 어느 하나일 수 있다.
타이밍 콘트롤러(130)는 입력 영상의 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
타이밍 콘트롤러(130)는 호스트 시스템(150)으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호, 및 GIP 회로(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
타이밍 콘트롤러(130)는 메모리(131)에 연결된다. 메모리(131)는 TV나 모니티와 같은 디스플레이에서 EEPROM(Electrically Erasable Programmable Read-Only Memory)일 수 있고, 모바일 기기나 웨어러블 기기의 경우 플래시 메모리(Flash memory)일 수 있다.
모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 데이터 구동부(110), 및 레벨 시프터, 도시하지 않은 전원 회로 등은 하나의 드라이브 IC에 집적될 수 있다.
메모리(131)에 표시패널 구동회로의 동작 타이밍을 정의하는 설정 데이터가 저장된다. 설정 데이터는 데이터 구동부(110)의 무효 채널 구간을 정의하는 CSM(Channel Sync Module) 데이터를 더 포함한다. CSM 데이터는 표시패널(100)의 수평 해상도나 소스 드라이브 IC의 채널 수 등에 기초하여 설정되는 무효 채널 구간을 정의한다. CSM 데이터는 무효 채널 구간의 스타트 위치(start)와 폭(with) 정보를 포함한다. 디스플레이 메이커는 표시패널(100)의 수평 해상도나 소스 드라이브 IC의 채널 수에 맞는 설정값으로 CSM 데이터를 업데이트할 수 있다.
레벨 시프터(140)는 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 온 전압과 게이트 오프 전압으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 하이 전압(VGH)으로 변환된다.
유기 발광 표시장치의 픽셀들 각각은 발광 소자인 OLED와, 게이트-소스간 전압(Vgs)에 따라 OLED에 전류를 공급하여 OLED를 구동하는 구동소자를 포함한다. OLED는 애노드 및 캐소드와, 이 전극들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다.
구동 소자는 MOSFET(metal oxide semiconductor field effect transistor)와 같은 트랜지스터로 구현될 수 있다. 구동 소자는 모든 픽셀들 간에 그 전기적 특성이 균일하여야 하지만 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 차이가 있을 수 있고 디스플레이 구동 시간의 경과에 따라 변할 수 있다. 이러한 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 방법 및/또는 외부 보상 방법이 적용될 수 있다.
내부 보상 방법은 서브 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 전기적 특성을 샘플링하여 서브 픽셀의 전기적 특성 편차 또는 경시 변화 만큼 구동 소자의 게이트-소스간 전압을 보상한다.
외부 보상 방법은 외부 보상 회로를 이용하여 구동 소자의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱하고, 서브 픽셀별로 센싱된 구동 소자의 전기적 특성을 바탕으로 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 서브 픽셀들 각각에서 구동 소자의 전기적 특성 편차 또는 경시 변화를 실시간 보상한다. 구동 소자의 전기적 특성은 문턱 전압(Vth)과 이동도(μ) 등을 포함할 수 있다.
외부 보상 회로는 아날로그 디지털 변환기(Analog to Digital Converter, 이하 “ADC”라 함)를 이용하여 서브 픽셀들 각각으로부터 센싱된 결과를 디지털 데이터(ADC DATA)로 변환하여 도시하지 않은 보상부에 전송한다. 보상부는 서브 픽셀 각각의 전기적 특성을 지시하는 디지털 데이터(ADC DATA)에 따라 미리 설정된 보상값을 선택한다. 보상부는 선택된 보상값을 입력 영상의 픽셀 데이터에 가산하거나 곱하여 데이터 구동부(110)로 전송되는 픽셀 데이터를 변조함으로써 사용 시간에 따른 서브 픽셀의 전기적 특성 변화 또는, 서브 픽셀들 간의 전기적 특성 편차를 보상한다.
도 2를 참조하면, 데이터 구동부(110)는 하나 이상의 소스 드라이브 IC로 구현될 수 있다. 소스 드라이브 IC(SIC1~SIC5) 각각은 COF의 베이스 필름 상에 실장될 수 있다. 소스 드라이브 IC(SIC1~SIC5)가 실장된 COF는 ACF를 이용한 접합 공정으로 표시패널(100)에 접합된다. COF의 입력 패드들(pad)은 PCB에 연결되고, 출력 패드들은 데이터 라인들(DL)의 패드들에 연결된다. PCB에 타이밍 콘트롤러(130), 레벨 시프터(140), 전원 회로 등이 실장될 수 있다.
소스 드라이브 IC들(SIC1~SIC5) 각각은 다수의 채널들을 포함한다. 소스 드라이브 IC들(SIC1~SIC5)의 채널들 각각은 타이밍 콘트롤러(130)의 제어 하에 무효 채널과 유효 채널로 정의될 수 있다. 무효 채널은 데이터 라인들과 연결되지 않는다. 반면에, 유효 채널은 데이터 라인과 전기적으로 연결되어 픽셀 데이터 전압을 데이터 라인에 공급한다.
무효 채널은 입력 영상의 픽셀 데이터와 무관하게 설정된 더미 데이터가 출력되는 소스 드라이브 IC의 무효 채널들이다. 더미 데이터는 타이밍 콘트롤러(130)에서 무효 채널 구간에 인코딩되어 소스 드라이브 IC들(SIC1~SIC5)로 전송된다. 더미 데이터는 타이밍 콘트롤러(130)에 의해 0(zero)으로 설정되어 무효 채널로 전송될 수 있지만 이에 한정되지 않는다. 무효 채널이 데이터 라인(DL)에 연결되지 않기 때문에 소스 드라이브 IC(SIC1~SIC5)로부터 발생되는 더미 데이터 전압은 데이터 라인(DL)에 인가되지 않는다.
소스 드라이브 IC(SIC1~SIC5)의 유효 채널들은 COF의 출력 패드들을 통해 데이터 라인들에 연결될 수 있다. 소스 드라이브 IC(SIC1~SIC5)가 COG(Chip on glass) 공정에서 표시패널(100)의 기판 상에 직접 접착될 수 있다. 이 경우, 소스 드라이브 IC의 유효 채널들은 IC 패키지의 범프들(bump)을 통해 데이터 라인들에 연결될 수 있다.
소스 드라이브 IC(SIC1~SIC5)의 유효 채널들과 데이터 라인들 사이에 도시하지 않은 디멀티플렉서(Demultiplexer)가 배치될 수 있다. 디멀티플렉서는 타이밍 콘트롤러(130)의 제어 하에 소스 드라이브 IC의 유효 채널들을 데이터 라인들에 연결할 수 있다. 디멀티플렉서는 다수의 스위치 소자들을 이용하여 데이터 구동부(110)로부터 출력되는 픽셀 데이터 전압을 데이터 라인들(DL)로 시분할 분배한다. 디멀티플렉서에 의해 데이터 구동부의 한 채널로부터 출력된 픽셀 데이터 전압이 다수의 데이터 라인들에 시분할 분배되기 때문에 데이터 구동부(110)의 채널 수가 감소될 수 있다.
소스 드라이브 IC들(SIC1~SIC5)의 채널 수가 N(N은 2 이상 소스 드라이브 IC의 채널 수 1/2) 일 때, N 개의 채널 수 각각이 타이밍 콘트롤러(130)의 제어 하에 유효 채널 또는 무효 채널로 동작한다.
이하의 실시예에서, 소스 드라이브 IC(SIC1~SIC5) 각각은 1536 개의 채널들을 가지는 예로 설명되지만 본 발명은 이에 한정되지 않는다. 픽셀 데이터가 적색, 녹색 및 청색 데이터를 포함하는 경우에, 1 픽셀 데이터는 세 개의 데이터 라인들을 통해 세 개의 서브 픽셀들에 공급된다. 1536 개의 유효 채널은 1536 개의 데이터 라인들에 연결되기 때문에 512 개의 픽셀들에 적색, 녹색 및 청색 데이터를 동시에 공급하어 512 개의 픽셀들을 담당한다.
도 2의 예는 소스 드라이브 IC(SIC1~SIC5)의 1536 개의 채널들 중에서 1530 개의 유효 채널들이 데이터 라인들(DL)에 연결되어 표시패널(100)의 1 수평 라인(x)을 따라 배열된 510 개의 픽셀들에 픽셀 데이터 전압을 동시에 공급할 수 있다. 도 2의 예에서 타이밍 콘트롤러(130)는 소스 드라이브 IC(SIC1~SIC5) 각각에서 여섯 개의 채널들을 더미 데이터가 전송되는 무효 채널들로 제어한다.
도 2는 해상도가 2550 x 1440 인 표시패널(100)에 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 연결된 예를 보여 준다. 도 2에서 PIX#는 픽셀 데이터의 번호이다. 수평 해상도가 2550이기 때문에 표시패널(100)의 데이터 라인 개수는 2550 * 3 = 7650 이다. 소스 드라이브 IC들(SIC1~SIC5) 각각은 타이밍 콘트롤러(130)의 제어 하에 1536 개의 채널들 중에서 1530 개의 유효 채널들을 갖는다. 따라서, 소스 드라이브 IC들(SIC1~SIC5)의 총 유효 채널 개수도 7650 개이다.
이러한 소스 드라이브 IC(SIC1~SIC5) 다섯 개가 수평 해상도가 2550인 표시패널(100)에 연결된다. 제1 소스 드라이브 IC(SIC1)의 제1 유효 채널이 좌측 끝단의 제1 데이터 라인에 연결되고 제5 소스 드라이브 IC(SIC5)의 마지막 유효 채널이 우측 끝단의 마지막 데이터 라인 즉, 제7650 데이터 라인에 연결된다. 도 3의 예와 같이, 소스 드라이브 IC들(SIC1~SIC5)에서 무효 채널 구간이 유효 채널들 구간 사이에 설정되면 표시패널(100)의 좌측 베젤과 우측 베젤이 폭이 작고 동일한 크기로 된다.
도 3 내지 도 8을 결부하여 소스 드라이브 IC에서 유효 채널 개수가 네 가지 옵션(Option)으로 가변되는 예를 설명하기로 한다.
도 3은 해상도가 2560 x 1440 인 표시패널(100)에 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 연결된 예에서 타이밍 콘트롤러의 입출력 신호를 보여 준다.
도 3을 참조하면, 1536 개의 채널 수를 갖는 소스 드라이브 IC들(SIC1~SIC5)이 다섯 개일 때 총 채널 개수는 7680 개이다. 수평 해상도가 2560이기 때문에 표시패널(100)의 데이터 라인 개수는 2560 * 3 = 7680 이다. 따라서, 수평 해상도가 2560인 표시패널(100)에 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 연결되는 경우에, 타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SIC5)의 모든 채널들을 유효 채널로 제어한다. 도 3의 예에서 소스 드라이브 IC들(SIC1~SIC5)의 채널들은 무효 채널 없이 모두 유효 채널로 동작하여 픽셀 데이터 전압을 출력한다.
도 3에서, DE_in은 타이밍 콘트롤러(130)에 입력되는 제1 데이터 인에이블 신호이다. Red_in, Green_in 및 Blue_in은 제1 데이터 인에이블 신호(DE_in)에 동기되어 타이밍 콘트롤러(130)에 입력되는 적색 데이터, 녹색 데이터, 및 청색 데이터를 나타낸다. CLK_in은 타이밍 콘트롤러(130)에 입력되는 제1 클럭이다. 타이밍 콘트롤러(130)는 호스트 시스템(150)으로부터의 제1 클럭(CLK_in)에 맞추어 입력 픽셀 데이터(Red_in, Green_in, Blue_in)을 샘플링하여 내장 메모리에 저장(write)한다.
도 3에서, DE_out은 타이밍 콘트롤러(130) 내에서 생성되는 제2 데이터 인에이블 신호이다. Red_in, Green_in 및 Blue_in은 제2 데이터 인에이블 신호(DE_out)에 동기되어 타이밍 콘트롤러(130)로부터 출력되는 적색 데이터, 녹색 데이터, 및 청색 데이터를 나타낸다. CLK_out은 타이밍 콘트롤러(130) 내의 발진기에서 생성되는 제2 클럭이다. 타이밍 콘트롤러(130)는 제2 클럭(CLK_out)에 맞추어 픽셀 데이터(Red_out, Green_out, Blue_out)를 내장 메모리로부터 독출하여(read) 소스 드라이브 IC들(SIC1~SIC5)로 전송한다. SIC_CH#는 소스 드라이브 IC(SIC1~SIC5)의 채널 번호다.
제2 데이터 인에이블 신호(DE_out)의 1 펄스에 하나의 소스 드라이브 IC의 1536 개 채널 분량의 데이터가 전송된다. 타이밍 콘트롤러(130)에 의해 무효 데이터 구간이 설정되면 그 무효 데이터 구간에 전송될 더미 데이터가 추가되기 때문에 제2 데이터 인에이블 신호(DE_out)의 펄스 폭이 그 만큼 증가된다. 따라서, 소스 드라이브 IC에서 무효 채널 구간의 가변에 따라 유효 채널 개수가 변하면 제2 데이터 인에이블 신호(DE_out) 가 도 4 및 도 6에 도시된 바와 같이 변경된다. 타이밍 콘트롤러(130)는 무효 채널 구간 유무와 관계 없이 그리고 무효 채널 구간의 길이에 관계 없이 제2 데이터 인에이블 신호(DE_out)의 1 펄스 폭 내에 소스 드라이브 IC(SIC1~SIC5) 각각의 총 채널 수에 맞게 데이터를 출력한다. 여기서, 데이터는 제2 데이터 인에이블 신호(DE_out)의 1 펄스 폭 내에 전송되는 픽셀 데이터와 더미 데이터를 포함한다.
도 4는 해상도가 2460 x 1200 인 표시패널(100)에 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 연결된 예에서 타이밍 콘트롤러(130)의 입출력 신호를 보여 준다. 도 5는 도 4에 도시된 소스 드라이브 IC 중 어느 하나에서 무효 채널 구간을 보여 준다.
도 4 및 도 5를 참조하면, 수평 해상도가 2460이기 때문에 표시패널(100)의 데이터 라인 개수는 2460 * 3 = 7380 이다. 따라서, 수평 해상도가 2460인 표시패널(100)에 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 연결되는 경우에, 소스 드라이브 IC들(SIC1~SIC5) 각각의 유효 채널 개수는 1476 개이고 총 유효 채널 개수는 1476 * 3 = 7380이다. 1476 개의 유효 채널은 1476 개의 데이터 라인들에 연결되기 때문에 492 개의 픽셀들에 적색, 녹색 및 청색 데이터를 동시에 공급한다.
타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SIC5) 각각에서 1536 개의 채널들 중 유효 채널들을 1476 개로 줄이기 위하여 60 개의 무효 채널들(NC_CH)을 설정한다. 도 5에서 NC_CH#는 무효 채널 번호이다. 타이밍 콘트롤러(130)는 제2 데이터 인에이블(DE_out)의 펄스 내에서 무효 채널 구간을 설정하고 그 무효 채널 구간에 60 개 채널 분량의 더미 데이터를 추가한다.
타이밍 콘트롤러(130)는 데이터 인에이블 신호(DE_out)의 펄스에 동기되어 소스 드라이브 IC별로 분리된 픽셀 데이터를 소스 드라이브 IC들(SIC1~SIC5)에 동시에 전송한다. 타이밍 콘트롤러(130)는 제2 데이터 인에이블 신호(DE_out)의 매 펄스 마다 마지막 픽셀 데이터가 소스 드라이브 IC(10)의 마지막 채널인 제1536 채널에 동기되도록 데이터를 소스 드라이브 IC(10)에 전송한다. 도 4 및 도 5의 예에서 무효 채널 구간이 유효 채널 구간 사이에 설정되지만 이에 한정되지 않는다.
도 5에서, 1536 개의 채널 수를 갖는 소스 드라이브 IC(10)에서 60 개의 무효 채널들(NC_CH)을 보여 준다. 타이밍 콘트롤러(130)는 소스 드라이브 IC(10)로 전송되는 픽셀 데이터들이 전송되는 유효 채널 구간에 무효 채널 구간을 추가하고 그 무효 채널 구간에 더미 데이터를 전송함으로써 무효 채널들의 위치와 개수를 제어할 수 있다.
도 6은 해상도가 2416 x 1200 인 표시패널에 다섯 개의 소스 드라이브 IC들이 연결된 예에서 타이밍 콘트롤러의 입출력 신호를 보여 주는 파형도이다.
도 6을 참조하면, 수평 해상도가 2416인 표시패널(100)에 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 연결되는 경우에, 유효 채널 개수가 1452인 다섯 개의 소스 드라이브 IC들(SIC1~SIC5)이 필요하다. 1452 개의 유효 채널은 1452 개의 데이터 라인들에 연결되기 때문에 484 개의 픽셀들을 담당한다.
타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SIC5) 각각에서 1536 개의 채널들 중 유효 채널들을 1452 개로 줄이기 위하여 1536-1452 = 84 개의 무효 채널들(NC_CH)을 설정한다. 타이밍 콘트롤러(130)는 제2 데이터 인에이블(DE_out)의 펄스 내에서 무효 채널 구간을 설정하고 그 무효 채널 구간에 84 개 채널 분량의 더미 데이터를 추가한다.
타이밍 콘트롤러(130)는 제2 데이터 인에이블 신호(DE_out)의 제1 펄스에 동기되는 픽셀 데이터와 더미 데이터를 제1 소스 드라이브 IC(SIC1)에 전송하고, 제2 데이터 인에이블 신호(DE_out)의 제2 펄스에 동기되는 픽셀 데이터와 더미 데이터를 제2 소스 드라이브 IC(SIC2)에 전송한다. 제2 데이터 인에이블 신호(DE_out)의 매 펄스 마다 마지막 픽셀 데이터가 소스 드라이브 IC(10)의 마지막 채널인 제1536 채널에 동기된다.
도 7은 표시패널에 네 개의 소스 드라이브 IC들(SIC1~SIC4)이 연결된 예를 보여 주는 도면이다. 도 8은 해상도가 1920 x 1080 인 표시패널(100)에 네 개의 소스 드라이브 IC들(SIC1~SIC4)이 연결된 예에서 타이밍 콘트롤러(130)의 입출력 신호를 보여 주는 파형도이다.
도 7 및 도 8을 참조하면, 수평 해상도가 1920인 표시패널(100)에 네 개의 소스 드라이브 IC들(SIC1~SIC4)이 연결되는 경우에, 유효 채널 개수가 1440인 네 개의 소스 드라이브 IC들(SIC1~SIC4)이 필요하다. 1440 개의 유효 채널은 1440 개의 데이터 라인들에 연결되기 때문에 480 개의 픽셀들을 담당한다.
타이밍 콘트롤러(130)는 소스 드라이브 IC들(SIC1~SIC5) 각각에서 1536 개의 채널들 중 유효 채널들을 1440 개로 줄이기 위하여 1536-1440 = 96 개의 무효 채널들(NC_CH)을 설정한다. 타이밍 콘트롤러(130)는 제2 데이터 인에이블(DE_out)의 펄스 내에서 무효 채널 구간을 설정하고 그 무효 채널 구간에 96 개 채널 분량의 더미 데이터를 추가한다.
타이밍 콘트롤러(130)는 제2 데이터 인에이블 신호(DE_out)의 제1 펄스에 동기되는 픽셀 데이터와 더미 데이터를 제1 소스 드라이브 IC(SIC1)에 전송하고, 제2 데이터 인에이블 신호(DE_out)의 제2 펄스에 동기되는 픽셀 데이터와 더미 데이터를 제2 소스 드라이브 IC(SIC2)에 전송한다. 제2 데이터 인에이블 신호(DE_out)의 매 펄스 마다 마지막 픽셀 데이터가 소스 드라이브 IC(10)의 마지막 채널인 제1536 채널에 동기된다.
본 발명의 픽셀 회로는 도 9와 같은 회로로 구현될 수 있으나 공지된 어떤 것도 가능하므로 도 9에 한정되지 않는다. 도 9에 도시된 픽셀 회로는 외부 보상 회로에 적용될 수 있다.
도 9를 참조하면, 픽셀 회로는 OLED, 구동 소자(DT), 스위치 소자(M1, M2), 커패시터(Cst) 등을 구비한다. 구동 소자(DT)와 스위치 소자(M1, M2)는 트랜지스터로 구현될 수 있다. 서브 픽셀들(101) 각각에서 픽셀 회로는 하나의 데이터 라인과 하나의 센싱 라인에 연결된다. 데이터 라인은 픽셀 회로의 데이터 입력 노드에 연결되고, 센싱 라인은 픽셀 회로의 센싱 노드에 연결된다. 데이터 입력 노드는 데이터 라인과 연결되고, 센싱 노드는 센싱 라인에 연결된다.
픽셀 회로의 OLED는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 의해 조절되는 전류량으로 발광하는 발광 소자이다. OLED의 전류패스는 EM 신호(EM)에 의해 제어되는 제2 스위치 소자(M2)에 의해 스위칭된다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제3 노드(n3)에 연결되고, 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극에 연결된다. VSS 전극은 픽셀 구동 전압(VDD) 보다 낮은 저전위 전압 예를 들면 0V 일 수 있으나 이에 한정되지 않는다.
커패시터(Cst)는 제1 노드(n1)와 제3 노드(n3) 사이에 연결되어 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다.
제1 스위치 소자(M1)는 n 채널 TFT로 구현될 수 있다. 제1 스위치 소자(M1)와 같이 오프 기간이 긴 스위치 소자의 경우, 제1 스위치 소자(M1)가 n 타입 Oxide TFT로 구현되면 저속 구동 모드에서 누설 전류가 감소되어 소비 전력이 개선되고 누설 전류로 인한 플리커(flicker)가 개선될 수 있다.
제2 및 제3 스위치 소자(M2, M3)는 p 채널 TFT로 구현될 수 있다. p 채널 LTPS((Low Temperature Poly Silicon) TFT는 전하 이동도가 높기 때문에 구동 효율을 높일 수 있고 소비 전력이 작다. 구동 소자(DT)는 n 채널 TFT 또는 p 타입 TFT로 구현될 수 있다.
제1 스위치 소자(M1)는 제1 스캔 신호(SCAN1)에 응답하여 센싱 라인으로부터의 기준 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 스위치 소자(M2)는 EM 신호(EM)에 응답하여 OLED에 흐르는 전류를 스위칭한다. 제3 스위치 소자(M3)는 제2 스캔 신호(SCAN2)에 응답하여 데이터 라인으로부터의 데이터 전압(Vdata)을 제3 노드(n3)에 공급한다. 제1 스위치 소자(M1)가 데이터 전압(Vdata)을 스위칭하고, 제3 스위치 소자(M3)가 기준 전압(Vref)을 스위칭할 수 있다.
도 10a 및 도 10b는 외부 보상 회로를 보여 주는 도면들이다.
도 10a를 참조하면, 외부 보상 회로는 센싱 라인(103)에 연결된 센싱부(22)와 보상부(26)를 포함한다. 센싱 라인(103)은 서브 픽셀(101)의 픽셀 회로에 연결된다.
센싱부(22)는 스위치 소자(SW1, SW2), 샘플 앤 홀드 회로(Sample & hold circuit)(55), ADC(56) 등을 포함한다. 센싱부(22)는 DAC(23)와 함께 데이터 구동부(22)에 내장될 수 있다. DAC(23)는 타이밍 콘트롤러(130)로부터 수신된 데이터를 아날로그 감마 보상 전압으로 변환한다. DAC(23)로부터 출력된 픽셀 데이터의 데이터 전압(Vdata)은 유효 채널을 통해 데이터 라인(102)으로 출력된다.
센싱부(22)는 구동 소자(DT)를 통해 흐르는 전류에 따라 변하는 센싱 라인(103)의 전류 또는 전압을 샘플링하여 구동 소자(DT)의 전기적 특성을 센싱할 수 있다. 센싱부(22)는 공지된 전압 센싱 회로 또는 전류 센싱 회로로 구현될 수 있다. 제1 스위치 소자(SW1)는 서브 픽셀(101)과 센싱 라인(103)을 초기화하기 위한 기준 전압(Vref)을 센싱 라인(103)에 공급한다. 제2 스위치 소자(SW2)는 센싱 라인(103)을 샘플 앤 홀드회로(55)에 연결한다.
샘플 앤 홀드회로(55)는 적분기, 커패시터, 스위치 등을 이용하여 센싱 라인(103) 상의 전류를 전압으로 변환하여 샘플링하거나 센싱 라인(103) 상의 전압을 샘플링하고 샘플링된 전압을 ADC(56)로 출력한다. ADC(56)는 샘플 앤 홀드 회로(55)로부터 입력된 전압을 디지털 데이터(ADC DATA)로 변환하여 보상부(26)로 출력한다. 디지털 데이터(ADC DATA)는 서브 픽셀별로 구동 소자의 전기적 특성 정보를 포함한다.
보상부(26)는 센싱부(22)로부터 수신된 ADC 데이터(ADC DATA)에 따라 룩업 테이블(Look up table)에 설정된 보상값을 선택한다. 보상부(26)는 선택된 보상값을 픽셀 데이터에 가산하거나 곱하여 픽셀 데이터를 변조함으로써 서브 픽셀(101)의 전기적 특성 변화나 서브 픽셀들(101) 간의 전기적 특성 편차를 보상한다. 룩업 테이블은 센싱부(22)로부터 수신된 ADC 데이터와 입력 영상의 픽셀 데이터를 어드레스(address)로 입력 받아 그 어드레스에 저장된 보상값을 출력한다. 보상부(26)에 의해 변조된 픽셀 데이터는 데이터 구동부(110)로 전송되어 DAC(23)를 통해 데이터 전압(Vdata)으로 변환된다.
데이터 전압 생성부(23)로 전송된다. 변조된 비디오 데이터(V-DATA)는 데이터 전압 생성부(23)에 의해 디스플레이용 데이터 전압으로 변환되어 제1 데이터 라인(102)에 공급된다.
도 10b에 도시된 바와 같이, 센싱부(22)가 제1 스위치 소자(SW1)를 통해 데이터 라인(102)에 데이터 전압(Vdata)을 공급할 수 있다. 기준 전압(Vref)은 센싱 라인(103)을 통해 서브 픽셀(101)에 인가된다.
도 11은 외부 보상 회로가 적용된 표시장치에서 타이밍 콘트롤러와 소스 드라이브 IC들 간의 배선 연결 구조를 상세히 보여 주는 도면이다.
도 11을 참조하면, 소스 드라이브 IC들(SIC1~SIC12)은 EPI 인터페이스를 통해 타이밍 콘트롤러(130)로부터 데이터를 수신한다.
EPI 인터페이스는 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SIC12)을 점 대 점(point to point) 방식 즉, 1:1로 연결하여 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SIC12) 사이의 배선수를 최소화한다. EPI 인터페이스는 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SIC12) 사이에 별도의 클럭 배선을 연결하지 않는다.
EPI 인터페이스 프로토콜은 본원 출원인에 의해 기 출원된 공개 특허 10-2010-0068936, 공개 특허 10-2010-0068938 등에서 자세히 설명되어 있다.
타이밍 콘트롤러(130)는 EPI 인터페이스 프로토콜에서 규정된 인코딩 방법으로 클럭이 내장된 데이터(EPI DATA)를 소스 드라이브 IC들(SIC1~SIC12) 각각에 차동 신호(differential signal)로 전송한다. 따라서, 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SIC12) 간에 차동 신호가 전송되는 EPI 데이터 배선쌍[DL(EPI DATA)]가 연결된다.
소스 드라이브 IC들(SIC1~SIC12) 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러(130)는 소스 드라이브 IC의 클럭 복원회로에 의해 복원되는 클럭의 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들(SIC1~SIC12) 각각에 전송한다. 소스 드라이브 IC들(SIC1~SIC12)의 클럭 복원회로는 EPI 데이터 배선쌍[DL(EPI DATA)]을 통해 수신된 차동 신호의 데이터로부터 클럭을 복원한다.
EPI 인터페이스 프로토콜에서, 타이밍 콘트롤러(130)는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 프리엠블 신호를 소스 드라이브 IC들(SIC1~SIC12)로 전송한다. 콘트롤 데이터는 데이터 타이밍 제어 정보와 게이트 타이밍 제어 정보 등을 포함한다. 소스 드라이브 IC(SIC1~SIC12)의 클럭 복원회로는 프리엠블 신호에 따라 클럭 트레이닝(Clock training, CT) 동작을 수행하여 내부 클럭의 위상과 주파수를 안정하게 고정한다. 내부 클럭의 위상과 주파수가 안정되게 고정(lock)될 때 소스 드라이브 IC(SIC1~SIC12)와 타이밍 콘트롤러 (130)사이에서 데이터가 전송되는 데이터 링크가 확립된다. 타이밍 콘트롤러(130)는 마지막 소스 드라이브 IC(SIC)로부터 락 신호(LOCK)가 하이 로직 레벨(High logic level)로 수신된 후에 콘트롤 데이터와 비디오 데이터를 EPI 인터페이스 프로토콜에서 정의된 데이터 패킷으로 인코딩하여 소스 드라이브 IC들(SIC1~SIC12)로 전송하기 시작한다.
소스 드라이브 IC들(SIC1~SIC12) 중 어느 하나라도 내장된 클럭 복원회로의 출력 위상과 주파수가 언락(Unlock)되면, 락 신호(LOCK)를 로우 로직 레벨(Low logic level)로 반전시키고 마지막 소스 드라이브 IC(SIC12)는 반전된 락 신호를 타이밍 콘트롤러(130)에 전송한다. 타이밍 콘트롤러(130)는 락 신호가 로우 로직 레벨로 반전되면 프리엠블 신호를 소스 드라이브 IC들(SIC1~SIC12)로 전송하여 소스 드라이브 IC들의 클럭 트레이닝을 재개한다.
타이밍 콘트롤러(130N)와 소스 드라이브 IC들(SIC1~SIC12)은 EPI 데이터 배선쌍[DL(EPI DATA)]을 통해 연결되고 또한, ADC 데이터 배선쌍[SL(ADC DATA)]을 통해 연결된다. EPI 데이터 배선쌍[DL(EPI DATA)]은 타이밍 콘트롤러(130)와 소스 드라이브 IC들(SIC1~SIC12)을 점 대 점 형태로 연결될 수 있다.
ADC 데이터 배선쌍[SL(ADC DATA)]는 타이밍 콘트롤러(130)를 소스 드라이브 IC들(SIC1~SIC12)에 병렬로 연결한다. ADC 데이터 배선쌍[SL(ADC DATA)]은 타이밍 콘트롤러(130)를 다수의 소스 드라이브 IC들(SIC1~SIC12)의 ADC 유효 데이터 채널들에 연결한다. 소스 드라이브 IC들(SIC1~SIC12)은 센싱부(22)의 ADC(56)로부터 출력되는 ADC 데이터를 타이밍 콘트롤러(130)로 전송한다.
제1 PCB(PCB1)에 연결된 소스 드라이브 IC들(SIC1~SIC6)은 제1 ADC 데이터 배선쌍[SL(ADC DATA)]을 통해 타이밍 콘트롤러(TCON)에 병렬로 연결될 수 있다. 제2 PCB(PCB2)에 연결된 소스 드라이브 IC들(SIC7~SIC12)은 제2 ADC 데이터 배선쌍[SL(ADC DATA)]을 통해 타이밍 콘트롤러(TCON)에 병렬로 연결될 수 있다. 소스 드라이브 IC들(SIC1~SIC12)이 타이밍 콘트롤러(TCON)에 병렬로 연결되기 때문에 소스 드라이브 IC들(SIC1~SIC12)은 ADC 데이터를 순차적으로 타이밍 콘트롤러(130)에 전송한다.
타이밍 콘트롤러(130)는 도 12에 도시된 바와 같이 소스 드라이브 IC 각각의 무효 채널 구간을 설정하는 무효 채널 제어부(200)를 포함할 수 있다.
도 12를 참조하면, 무효 채널 제어부(200)는 타이밍 콘트롤러(130)에 내장될 수 있으나 이에 한정되지 않는다. 예를 들어, 무효 채널 제어부(132)는 타이밍 콘트롤러에 연결된 별도의 회로로 구현될 수 있다.
무효 채널 제어부(200)는 다수의 메모리들(131~133), 메모리 제어부(30), 데이터 조합부(134~136), 및 데이터 송신부(137~139)를 포함한다.
메모리들(131~133)은 소스 드라이브 IC들에 전송될 픽셀 데이터를 저장한다. 메모리들(131~133) 각각은 메모리 제어부(30)로부터의 인에이블 신호(Enable signal)에 따라 인에이블되어 호스트 시스템(150)으로부터 수신되는 픽셀 데이터(LVDS)를 저장한다. 픽셀 데이터(LVDS DATA)는 메모리 제어부(30)로부터 수신된 어드레스 신호가 지시하는 메모리 영역(address)에 저장된다(write).
제1 메모리(131)는 메모리 제어부(30)로부터 수신된 제1 인에이블 신호(EN#1)와 제1 어드레스 신호(ADDR#1)에 따라 제1 소스 드라이브 IC(SIC1)의 유효 채널들에 전송될 픽셀 데이터를 저장한다. 제2 메모리(132)는 메모리 제어부(30)로부터 수신된 제2 인에이블 신호(EN#2)와 제1 어드레스 신호(ADDR#2)에 따라 제2 소스 드라이브 IC(SIC2)의 유효 채널들에 전송될 픽셀 데이터를 저장한다. 제n 메모리(133)는 메모리 제어부(30)로부터 수신된 제n 인에이블 신호(EN#n)와 제n 어드레스 신호(ADDR#n)에 따라 제n 소스 드라이브 IC(SICn)의 유효 채널들에 전송될 픽셀 데이터를 저장한다.
데이터 조합부들(134~136)는 메모리 제어부(130)의 제어 하에 메모리(131~133)으로부터 출력된(read) 픽셀 데이터와 메모리 제어부(40)로부터의 더미 데이터를 조합한다. 제1 데이터 조합부(134)는 제1 메모리(131)로부터의 픽셀 데이터와 함께 제1 소스 드라이브 IC(SIC1)의 무효 채널 구간 위치에 더미 데이터를 추가하여 제1 데이터 송신부(137)로 출력한다. 제2 데이터 조합부(135)는 제2 메모리(132)로부터 수신된 픽셀 데이터와 함께 제2 소스 드라이브 IC(SIC2)의 무효 채널 구간 위치에 더미 데이터를 추가하여 제2 데이터 송신부(138)로 출력한다. 제n 데이터 조합부(136)는 제n 메모리(133)로부터 수신된 픽셀 데이터와 함께 제n 소스 드라이브 IC(SICn)의 무효 채널 구간 위치에 더미 데이터를 추가하여 제n 데이터 송신부(139)로 출력한다.
제1 데이터 송신부(137)는 제1 데이터 조합부(134)로부터 수신된 데이터를 직렬 데이터로 변환하고 이 직렬 데이터를 차동 신호쌍으로 출력한다. 제1 데이터 송신부(137)로부터 출력된 차동 신호쌍은 제2 데이터 인에이블 신호(DE_out)의 제1 펄스 구간 동안 제1 EPI 데이터 배선쌍을 통해 제1 소스 드라이브 IC(SIC1)로 전송된다. 제2 데이터 송신부(138)는 제2 데이터 조합부(135)로부터 수신된 데이터를 직렬 데이터로 변환하고 이 직렬 데이터를 차동 신호쌍으로 출력한다. 제2 데이터 송신부(138)로부터 출력된 차동 신호쌍은 제2 데이터 인에이블 신호(DE_out)의 제2 펄스 구간 동안 제2 EPI 데이터 배선쌍을 통해 제2 소스 드라이브 IC(SIC2)로 전송된다. 제n 데이터 송신부(139)는 제n 데이터 조합부(136)로부터 수신된 데이터를 직렬 데이터로 변환하고 이 직렬 데이터를 차동 신호쌍으로 출력한다. 제n 데이터 송신부(139)로부터 출력된 차동 신호쌍은 제2 데이터 인에이블 신호(DE_out)의 제n 펄스 구간 동안 제n EPI 데이터 배선쌍을 통해 제n 소스 드라이브 IC(SICn)로 전송된다.
메모리 제어부(30)는 메모리들(131~133)의 읽기/쓰기 타이밍을 메모리별로 제어하기 위하여 인에이블 신호(EN#1~EN#n)를 독립적으로 발생한다. 그리고 메모리 제어부(30)는 CSM 데이터에서 정의된 소스 드라이브 IC별 무효 채널 구간을 제외한 유효 채널 구간을 정의하는 어드레스 신호(ADDR#1~ADDR#n)를 소스 드라이브 IC별로 독립적으로 발생한다. CSM 데이터는 소스 드라이브 IC 각각의 무효 채널 구간의 스타트 위치와 폭으로 무효 채널 구간을 정의한다.
메모리 제어부(30)는 소스 드라이브 IC들 각각의 무효 채널 구간에 미리 설정된 더미 데이터를 데이터 조합부(134~136)에 전송한다. 메모리 제어부(30)는 제2 데이터 인에이블 신호(DE_out)를 데이터 전송부들(137~139)에 전송하여 데이터 전송부들(137~139)의 데이터 출력 타이밍을 제어한다.
소스 드라이브 IC의 전체 ADC 데이터 채널들 중에서 유효 채널 수가 변경될 수 있다. 이 경우에, ADC 데이터 채널들 중 유효 채널들(이하, “ADC 유효 채널”이라 함)을 제외한 무효 채널들(이하, “ADC 무효 채널”이라 함)이 설정된다. ADC 유효 채널들은 센싱 라인들(103)에 연결된다. 반면에, ADC 무효 채널들은 센싱 라인들(103)에 연결되지 않는다.
도 13은 ADC 데이터 채널에 무효 채널 구간을 제어하는 무효 채널 제어부(200)를 보여 준다. 도 14는 ADC 데이터 채널들 중 무효 채널 구간의 일 예를 보여 주는 파형도이다.
도 13 및 도 14를 참조하면, 무효 채널 제어부(200)는 픽셀 데이터 채널들 중에서 무효 채널 구간(이하, “소스 무효 채널 구간”이라 함)을 설정하는 제1 무효 채널부와, ADC 데이터 채널들 중에서 ADC 무효 채널 구간을 설정하는 제2 무효 채널부를 포함한다. 제1 및 제2 무효 채널부에 CSM 데이터가 입력된다. CSM 데이터는 스타트 위치(start)와 폭(with)으로 소스 무효 채널 구간과 ADC 무효 채널 구간 각각을 정의한다. 소스 무효 채널 구간과 ADC 무효 채널 구간을 변경하기 위하여 CSM 데이터가 갱신(update)될 수 있다.
제1 무효 채널부는 메모리들(131~133), 제1 메모리 제어부(40), 데이터 조합부(134~136), 및 데이터 송신부(137~139)를 포함한다. 도 12에 도시된 무효 채널 제어부와 실질적으로 동일하므로 이에 대한 상세한 설명을 생략한다. 제1 메모리 제어부(40)는 소스 드라이브 IC별로 픽셀 데이터가 저장되는 메모(131~136)의 어드레스 신호를 제어하고 소스 무효 채널 구간에 더미 데이터가 추가되도록 메모리(131~133), 데이터 조합부(133~136), 및 데이터 송신부(137~139)를 제어한다.
제2 무효 채널부는 다수의 데이터 수신부들(46~48), ADC 유효 데이터 체크부(45), 다수의 메모리들(42~44) 등을 포함한다.
도 13의 예에서, ADC DATA #1~#4는 소스 드라이브 IC 각각으로부터 무효 채널 제어부(200)로 수신되는 ADC 데이터이다. ADC DATA CH#는 ADC 데이터 채널 번호이다. NC_CH#는 ADC 무효 채널 번호이다. ADC DATA는 무효 채널 제어부(200)에 의해 메모리(42~44)에 저장되는 ADC 유효 채널 데이터이다.
제1 ADC 데이터(ADC DATA #1)는 제1 소스 드라이브 IC(SIC1)의 제1 내지 제480 ADC 데이터 채널들로부터 발생된다. 제2 ADC 데이터(ADC DATA #2)는 제2 소스 드라이브 IC(SIC2)의 제1 내지 제480 ADC 데이터 채널들로부터 발생된다. ADC 데이터들(ADC DATA #1~#4) 각각에서 제240 데이터와 제241 데이터 사이에서 32 개의 ADC 무효 채널들(NC_CH DATA)이 무효 채널 전송부(200)로 전송된다.
데이터 수신부들(46~48)은 소스 드라이브 IC별로 ADC 데이터를 수신한다. 제1 데이터 수신부(46)는 ADC 데이터 배선쌍을 통해 제1 소스 드라이브 IC(SIC1)로부터 제1 ADC 데이터(ADC DATA #1)를 수신한다. 제2 데이터 수신부(48)는 ADC 데이터 배선쌍을 통해 제2 소스 드라이브 IC(SIC2)로부터 제2 ADC 데이터(ADC DATA #2)를 수신한다. 제n 데이터 수신부(49)는 ADC 데이터 배선쌍을 통해 제n 소스 드라이브 IC(SICn)로부터 제n ADC 데이터(ADC DATA #n)를 수신한다. ADC 데이터 배선쌍을 통해 ADC 데이터들(ADC DATA #1~#n)이 시분할되어 무효 채널 전송부(200)로 전송될 수 있다.
ADC 유효 데이터 체크부(45)는 CSM 데이터를 수신 받아 CSM 데이터가 지시하는 무효 채널 구간을 제외한 ADC 유효 채널로부터의 ADC 데이터를 선택하여 제2 메모리 제어부(41)에 공급한다. ADC 유효 데이터 체크부(45)는 소스 드라이브 IC별로 ADC 유효 채널로부터의 ADC 데이터를 메모리(42~44)에 저장하기 위하여, 메모리별로 ADC 데이터 인에이블 신호(ADC DE #1~#n)과 ADC 데이터를 분리한다.
제2 메모리 제어부(41)는 메모리들(42~44)을 독립적으로 제어하기 위하여 ADC 유효 데이터 체크부(45)의 ADC 데이터 인에이블 신호에 응답하여 메모리별로 인에이블 신호와 어드레스 신호를 독립적으로 생성한다. 제2 메모리 제어부(41)는 제1 ADC 유효 데이터 체크부(45)로부터의 제1 ADC 데이터 인에이블 신호에 응답하여 제1 메모리(42)의 읽기/쓰기를 제어하는 제1 ADC 메모리 인에이블 신호와 제1 ADC 데이터 어드레스 신호를 발생한다. 제2 메모리 제어부(41)는 제2 ADC 유효 데이터 체크부(45)로부터의 제2 ADC 데이터 인에이블 신호에 응답하여 제2 메모리(43)의 읽기/쓰기를 제어하는 제3 ADC 메모리 인에이블 신호와 제3 ADC 데이터 어드레스 신호를 발생한다. 제n 메모리 제어부(4n)는 제2 유효 데이터 체크부(45)로부터의 제n 데이터 인에이블 신호에 응답하여 제n 메모리(44)의 읽기/쓰기를 제어하는 제n ADC 메모리 인에이블 신호와 제n ADC 데이터 어드레스 신호를 발생한다.
제1 메모리(42)는 제1 ADC 메모리 인에이블 신호에 따라 인에이블되어 제1 소스 드라이브 IC(SIC1)의 ADC 유효 채널들로부터 수신된 ADC 데이터를 제1 ADC 데이터 어드레스 신호가 지시하는 메모리 영역에 저장한다. 제2 메모리(43)는 제2 ADC 메모리 인에이블 신호에 따라 인에이블되어 제2 소스 드라이브 IC(SIC2)의 ADC 유효 채널들로부터 수신된 ADC 데이터를 제2 ADC 데이터 어드레스 신호가 지시하는 메모리 영역에 저장한다. 제n 메모리(44)는 제n ADC 메모리 인에이블 신호에 따라 인에이블되어 제n 소스 드라이브 IC(SICn)의 ADC 유효 채널들로부터 수신된 ADC 데이터를 제n ADC 데이터 어드레스 신호가 지시하는 메모리 영역에 저장한다. 메모리(41~44)에 저장된 ADC 데이터는 보상부(26)에 제공된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 110 : 데이터 구동부
120 : 게이트 구동부(GIP 회로) 130 : 타이밍 콘트롤러
200 : 무효 채널 제어부

Claims (20)

  1. 입력 데이터를 데이터 전압으로 변환하여 데이터 라인들에 공급하는 데이터 구동부; 및
    채널 데이터를 입력 받아 상기 채널 데이터가 지시하는 무효 채널 구간에 더미 데이터를 발생하고 상기 더미 데이터를 상기 픽셀 데이터에 추가하여 상기 데이터 구동부로 전송하는 무효 채널 제어부를 포함하는 채널 제어 장치.
  2. 제 1 항에 있어서,
    상기 채널 데이터는 상기 무효 채널 구간의 스타트 위치와 폭을 정의하는 채널 제어 장치.
  3. 제 1 항에 있어서,
    상기 데이터 구동부는,
    하나 이상의 소스 드라이브 IC를 포함하고,
    상기 소스 드라이브 IC 각각은
    상기 채널 데이터에 따라 정의되는 무효 채널들을 포함하고,
    상기 소스 드라이브 IC의 유효 채널들이 상기 데이터 라인들에 연결되고,
    상기 소스 드라이브 IC의 무효 채널들이 상기 데이터 라인들에 연결되지 않는 채널 제어 장치.
  4. 제 3 항에 있어서,
    상기 무효 채널 제어부는
    제1 데이터 인에이블 신호를 입력 받아 상기 채널 데이터에 의해 정의된 무효 채널 구간 만큼 펄스폭이 가변되는 제2 데이터 인에이블 신호를 발생하는 채널 제어 장치.
  5. 제 4 항에 있어서,
    상기 무효 채널 제어부는
    제1 인에이블 신호와 제1 어드레스 신호를 입력받아 상기 제1 소스 드라이브 IC에 전송될 입력 영상의 픽셀 데이터를 제1 어드레스에 저장하는 제1 메모리;
    제2 인에이블 신호와 제2 어드레스 신호를 입력받아 상기 제2 소스 드라이브 IC에 전송될 입력 영상의 픽셀 데이터를 제2 어드레스에 저장하는 제1 메모리;
    상기 인에이블 신호들과 상기 어드레스 신호들을 발생하고 상기 채널 데이터가 지시하는 무효 채널 구간에 상기 더미 데이터를 출력하는 메모리 제어부;
    상기 제1 메모리로부터의 픽셀 데이터와 상기 더미 데이터를 조합하는 제1 데이터 조합부;
    상기 제2 메모리로부터의 픽셀 데이터와 상기 더미 데이터를 조합하는 제2 데이터 조합부;
    상기 제1 데이터 조합부로부터 수신된 데이터를 제2 데이터 인에이블 신호의 제1 펄스 구간에 상기 제1 소스 드라이브 IC로 전송하는 제1 데이터 송신부; 및
    상기 제2 데이터 조합부로부터 수신된 데이터를 제2 데이터 인에이블 신호의 제2 펄스 구간에 상기 제2 소스 드라이브 IC로 전송하는 제1 데이터 송신부를 포함하는 채널 제어 장치.
  6. 제 1 항에 있어서,
    상기 데이터 구동부는
    픽셀들의 센싱 노드에 연결된 센싱 라인들로부터 수신된 신호가 디지털 데이터로 변환되어 발생된 ADC 데이터를 출력하는 ADC 유효 채널들을 더 포함하고,
    상기 채널 데이터는 ADC 무효 채널 구간을 제외한 상기 ADC 유효 채널들을 정의하고,
    상기 무효 채널 제어부는 상기 채널 데이터에 응답하여 상기 ADC 유효 채널들로부터 수신된 ADC 데이터를 선택하는 채널 제어 장치.
  7. 제 6 항에 있어서,
    상기 데이터 구동부는,
    하나 이상의 소스 드라이브 IC를 포함하고,
    상기 소스 드라이브 IC 각각은
    상기 ADC 무효 채널 구간에 속한 하나 이상의 상기 ADC 무효 채널과, 상기 ADC 유효 채널들을 포함하고,
    상기 소스 드라이브 IC의 ADC 유효 채널들이 상기 센싱 라인들에 연결되고,
    상기 소스 드라이브 IC의 ADC 무효 채널들이 상기 센싱 라인들에 연결되지 않는 채널 제어 장치.
  8. 제 6 항에 있어서,
    상기 채널 데이터는 상기 소스 무효 채널 구간과 상기 ADC 무효 채널 각각의 스타트 위치와 폭을 정의하는 채널 제어 장치.
  9. 제 6 항에 있어서,
    상기 데이터 구동부는,
    제1 및 제2 소스 드라이브 IC를 포함하고,
    상기 무효 채널 제어부는
    제1 인에이블 신호와 제1 어드레스 신호를 입력받아 상기 제1 소스 드라이브 IC에 전송될 입력 영상의 픽셀 데이터를 제1 어드레스에 저장하는 제1 메모리;
    제2 인에이블 신호와 제2 어드레스 신호를 입력받아 상기 제2 소스 드라이브 IC에 전송될 입력 영상의 픽셀 데이터를 제2 어드레스에 저장하는 제1 메모리;
    상기 인에이블 신호들과 상기 어드레스 신호들을 발생하고 상기 채널 데이터가 지시하는 무효 채널 구간에 상기 더미 데이터를 출력하는 제1 메모리 제어부;
    상기 제1 메모리로부터의 픽셀 데이터와 상기 더미 데이터를 조합하는 제1 데이터 조합부;
    상기 제2 메모리로부터의 픽셀 데이터와 상기 더미 데이터를 조합하는 제2 데이터 조합부;
    상기 제1 데이터 조합부로부터 수신된 데이터를 상기 제1 소스 드라이브 IC로 전송하는 제1 데이터 송신부;
    상기 제2 데이터 조합부로부터 수신된 데이터를 상기 제2 소스 드라이브 IC로 전송하는 제1 데이터 송신부;
    상기 제1 소스 드라이브 IC로부터 상기 ADC 데이터를 수신하는 제1 데이터 수신부;
    상기 제2 소스 드라이브 IC로부터 상기 ADC 데이터를 수신하는 제2 데이터 수신부;
    상기 채널 데이터가 지시하는 ADC 무효 채널 이외의 상기 ADC 유효 채널들로부터 수신된 상기 ADC 데이터를 선택하는 ADC 유효 데이터 체크부;
    상기 ADC 유효 데이터 체크부로부터 상기 제1 및 제2 소스 드라이브 IC의 상기 ADC 유효 채널들로부터 수신된 ADC 데이터를 다수의 ADC 데이터 저장용 메모리에 소스 드라이브 IC별로 분리 저장하는 제2 메모리 제어부를 포함하는 채널 제어 장치.
  10. 입력 영상의 픽셀 데이터가 기입되는 픽셀들에 연결된 데이터 라인들;
    입력 데이터를 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동부; 및
    채널 데이터를 입력 받아 상기 채널 데이터가 지시하는 무효 채널 구간에 더미 데이터를 발생하고 상기 더미 데이터를 상기 픽셀 데이터에 추가하여 상기 데이터 구동부로 전송하는 무효 채널 제어부를 포함하는 표시장치.
  11. 제 10 항에 있어서,
    상기 데이터 구동부는,
    상기 무효 채널 구간에 속한 하나 이상의 무효 채널과, 상기 데이터 라인들에 연결된 유효 채널들을 포함하는 표시장치.
  12. 제 11 항에 있어서,
    상기 무효 채널 제어부는
    제1 데이터 인에이블 신호를 입력 받아 상기 채널 데이터에 의해 정의된 무효 채널 구간 만큼 펄스폭이 가변되는 제2 데이터 인에이블 신호를 발생하는 표시장치.
  13. 제 10 항에 있어서,
    상기 픽셀들의 센싱 노드에 연결된 센싱 라인들을 더 포함하고,
    상기 데이터 구동부는
    상기 센싱 라인들로부터 수신된 신호가 디지털 데이터로 변환되어 발생된 ADC 데이터를 출력하는 ADC 유효 채널들을 더 포함하고,
    상기 채널 데이터는 ADC 무효 채널 구간을 제외한 상기 ADC 유효 채널들을 정의하고,
    상기 무효 채널 제어부는 상기 채널 데이터에 응답하여 상기 ADC 유효 채널들로부터 수신된 ADC 데이터를 선택하는 표시장치.
  14. 다수의 데이터 라인들이 배치된 표시패널;
    상기 데이터 라인들에 전기적으로 연결된 유효 채널들과 상기 데이터 라인들에 전기적으로 연결되지 않은 무효 채널들을 포함하는 데이터 구동부; 및
    상기 유효 채널들에 입력 영상의 픽셀 데이터를 전송하고 상기 무효 채널들에 상기 입력 영상과 무관하게 설정된 더미 데이터를 전송하고 상기 데이터 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하는 표시장치.
  15. 제 14 항에 있어서,
    상기 타이밍 콘트롤러는,
    채널 데이터를 입력 받아 상기 채널 데이터가 지시하는 무효 채널 구간에 더미 데이터를 발생하고 상기 더미 데이터를 상기 픽셀 데이터에 추가하여 상기 데이터 구동부로 전송하는 무효 채널 제어부를 포함하는 표시장치.
  16. 제 15 항에 있어서,
    상기 채널 데이터는 상기 무효 채널 구간의 스타트 위치와 폭을 정의하는 표시장치.
  17. 제 14 항에 있어서,
    상기 유효 채널들이 상기 데이터 라인들에 연결되고,
    상기 무효 채널들이 상기 데이터 라인들에 연결되지 않는 표시장치.
  18. 제 14 항에 있어서,
    상기 픽셀들의 센싱 노드에 연결된 센싱 라인들을 더 포함하고,
    상기 데이터 구동부는
    상기 센싱 라인들로부터 수신된 신호가 디지털 데이터로 변환되어 발생된 ADC 데이터를 출력하는 ADC 유효 채널들을 더 포함하는 표시장치.
  19. 제 18 항에 있어서,
    상기 채널 데이터는 ADC 무효 채널 구간을 제외한 상기 ADC 유효 채널들을 정의하고,
    상기 무효 채널 제어부는 상기 채널 데이터에 응답하여 상기 ADC 유효 채널들로부터 수신된 ADC 데이터를 선택하는 표시장치.
  20. 제 19 항에 있어서,
    상기 ADC 유효 채널들이 상기 센싱 라인들에 연결되고,
    상기 ADC 무효 채널 구간에 속한 ADC 무효 채널들이 상기 센싱 라인들에 연결되지 않는 표시장치.
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